KR101842322B1

KR101842322B1 - 공유된 비트 라인을 갖는 비휘발성 메모리에 대한 비트 라인 사전충전 스킴

Info

Publication number: KR101842322B1
Application number: KR1020147023767A
Authority: KR
Inventors: 시우 룽 찬
Original assignee: 샌디스크 테크놀로지스 엘엘씨
Priority date: 2012-03-26
Filing date: 2012-11-28
Publication date: 2018-03-26
Also published as: US8902659B2; KR20150008377A; EP2831878A1; EP2831878B1; US20130250687A1; WO2013147939A1

Abstract

공유된-비트-라인 NAND 아키텍처를 이용하는 비-휘발성 저장 시스템을 동작시키기 위한 방법이 설명된다. 공유된-비트-라인 NAND 아키텍처는 NAND 스트링들의 하나 이상의 쌍들을 포함하고, 이러한 하나 이상의 쌍들 중 각각의 쌍은 공통 비트 라인을 공유한다. 일부 실시예들에서, 한 쌍의 NAND 스트링은 짝수 NAND 스트링에 인접하는 홀수 NAND 스트링을 포함한다. 짝수 NAND 스트링과 관련된 메모리 셀을 프로그래밍하기 전에, 홀수 NAND 스트링(즉, 프로그래밍을 위해 선택되지 않은 해당 쌍의 NAND 스트링)과 관련된 홀수 채널은, 비트 라인 금지 전압까지 사전충전되고, 플로팅 상태가 되며, 그 다음에 짝수 NAND 스트링과 관련된 짝수 채널이 사전충전됨에 따라 비트 라인 금지 전압보다 큰 제 2 전압까지 부스팅된다. 후속적으로, 홀수 채널은 메모리 셀의 프로그래밍 전에 (예를 들어, 셀프-부스팅을 통해) 부스팅될 수 있다.

Description

공유된 비트 라인을 갖는 비휘발성 메모리에 대한 비트 라인 사전충전 스킴{BIT LINE PRECHARGING SCHEME FOR NONVOLATILE MEMORY WITH SHARED BIT LINES}

공유된-비트-라인 NAND 아키텍처(shared-bit-line NAND architecture)를 이용하는 비-휘발성 저장 시스템(non-volatile storage system)을 동작시키기 위한 기술(technology)이 설명된다.

반도체 메모리는 다양한 전자 디바이스(electronic devices)(예를 들어, 셀룰러 전화기(cellular telephones), 디지털 카메라, 개인 휴대정보 단말기(personal digital assistants), 의료용 전자기기(medical electronics), 휴대용 컴퓨팅 디바이스(mobile computing devices), 비-휴대용 컴퓨팅 디바이스(non-mobile computing devices)와 같은 것)에서 광범위하게 사용된다. 반도체 메모리는 비-휘발성 메모리 혹은 휘발성 메모리를 포함할 수 있다. 전원(source of power)(예를 들어, 배터리(battery))에 비-휘발성 메모리가 연결되어 있지않아도, 비-휘발성 메모리는 정보가 저장 및 보유되게 할 수 있다. 비-휘발성 메모리의 예들은 플래시 메모리(flash memory)(예를 들어, NAND-타입 플래시 메모리 및 NOR-타입 플래시 메모리) 및 전기적으로 소거가능하고 프로그래밍가능한 판독 전용 메모리(Electronically Erasable Programmable Read Only Memory, EEPROM)를 포함한다.

플래시 메모리와 EEPROM은 플로팅-게이트 트랜지스터(floating-gate transistors)를 사용한다. 각각의 플로팅-게이트 트랜지스터에 대해, 플로팅 게이트는 플로팅-게이트 트랜지스터의 채널 영역 위에 위치하여 플로팅-게이트 트랜지스터의 채널 영역으로부터 절연되어 있다. 채널 영역은 플로팅-게이트 트랜지스터의 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에 위치하며 플로팅 게이트로부터 절연되어 있다. 플로팅-게이트 트랜지스터의 임계 전압은 플로팅 게이트 상에 저장된 전하의 양을 설정함으로써 제어될 수 있다. 플로팅 게이트 상의 전하의 양은 전형적으로, 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 혹은 핫-전자 주입(hot-electron injection)을 사용하여 제어된다.

최근에, NAND 플래시 메모리는 비트(bit) 당 비용을 감소시키기 위해 (무어의 법칙(Moore's law)보다 더 빠르게) 스케일링(scaling)되고 있다. 그러나, 프로세스 기하학적 구조(process geometries)가 줄어듦에 따라, 다수의 설계 및 프로세스 해결과제가 제시되고 있다. 이러한 해결해야 할 문제로는 플로팅 게이트 대 플로팅 게이트 커플링(floating gate to floating gate coupling)의 증가, 셀 대 셀 가변성(cell to cell variability)의 증가, 비트 라인 대 비트 라인 커패시턴스(bit line to bit line capacitance)의 증가, 비트 라인 저항(bit line resistance)의 증가, 그리고 비트 라인 콘택 저항(bit line contact resistance)의 증가가 있다.

도 1은 NAND 스트링(string)의 일 실시예를 나타낸다.
도 2는 도 1의 NAND 스트링에 대한 등가 회로도를 나타낸다.
도 3은 복수의 NAND 스트링들을 포함하는 메모리 블록의 일 예를 제공한다.
도 4는 메모리 블록 내에서 두 개의 인접하는 NAND 스트링들 사이에 비트 라인이 공유된 비-휘발성 저장 시스템의 일 실시예를 나타낸다.
도 5는 두 개의 인접하는 NAND 스트링들 사이에 비트 라인이 공유된 비-휘발성 저장 시스템의 대안적 실시예를 제공한다.
도 6a는 메모리 셀들의 페이지를 병렬로 판독 및 프로그래밍하기 위한 판독/기입 회로들을 포함하는 비-휘발성 저장 시스템의 일 실시예를 도시한다.
도 6b는 감지 블록의 일 실시예를 도시한다.
도 7a는 각각의 저장 소자가 데이터의 두 개의 비트들을 저장하는 4-상태 메모리 디바이스에 대한 임계 전압 분포들의 예시적인 세트를 도시한다.
도 7b는 2-패스 프로그래밍 기법(two-pass programming technique)의 제 1 패스(first pass)를 예시한다.
도 7c는 도 7b를 참조하여 설명된 2-패스 프로그래밍 기법의 제 2 패스(second pass)를 예시한다.
도 7d는 또 다른 2-패스 프로그래밍 기법의 제 1 패스를 예시한다.
도 7e는 도 7d를 참조하여 설명된 2-패스 프로그래밍 기법의 제 2 패스를 예시한다.
도 8a는 프로그래밍 동작 동안 임의의 선택된 워드 라인에 인가되는 일련의 프로그램 펄스 및 검증 펄스를 도시한다.
도 8b는 짝수 NAND 스트링들이 먼저 프로그래밍되는(그리고 홀수 NAND 스트링들의 프로그래밍은 금지된) 일 실시예를 도시하는바, 여기서 프로그램 펄스들의 세트는 각각의 연속적인 펄스에 대해 증가하는 크기를 갖고 있다.
도 8c는 짝수 NAND 스트링들의 프로그래밍이 홀수 NAND 스트링들의 프로그래밍과 교차배치된 일 실시예를 도시한다.
도 9a는 저장 소자들의 세트에 대한 복수-패스 프로그램 동작을 도시한다.
도 9b는 채널-대-플로팅 게이트 커플링(channel-to-floating gate coupling) 및 플로팅 게이트-대-플로팅 게이트 커플링(floating gate-to-floating gate coupling)을 보여주는 NAND 스트링들의 단면도를 도시한다.
도 10a는 NAND 스트링의 셀프-부스팅(self-boosting) 이전에 사용되는 NAND 스트링 셋업 스킴(NAND string setup scheme)의 일 실시예를 도시한다.
도 10b는 NAND 스트링의 셀프-부스팅 이전에 사용되는 NAND 스트링 셋업 스킴의 대안적 실시예를 도시한다.
도 10c는 NAND 스트링의 셀프-부스팅 이전에 사용되는 NAND 스트링 셋업 스킴의 일 실시예를 도시한다.
도 10d는 NAND 스트링들의 쌍의 셀프-부스팅 이전에 NAND 스트링들의 쌍을 사전충전하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.

공유된-비트-라인 NAND 아키텍처를 이용하는 비-휘발성 저장 시스템을 동작시키기 위한 기술이 설명된다. 공유된-비트-라인 NAND 아키텍처는 NAND 스트링들의 하나 이상의 쌍(pair)들을 포함하고, 이러한 NAND 스트링들의 하나 이상의 쌍들 중 각각의 쌍은 공통 비트 라인(common bit line)을 공유한다. 일부 실시예들에서, NAND 스트링의 쌍은 짝수 NAND 스트링(even NAND string)에 인접하는 홀수 NAND 스트링(odd NAND string)을 포함한다. 짝수 NAND 스트링과 관련된 메모리 셀을 프로그래밍하기 전에, 홀수 NAND 스트링(즉, 프로그래밍을 위해 선택되지 않은 해당 쌍의 NAND 스트링)과 관련된 홀수 채널은, 비트 라인 금지 전압(bit line inhibit voltage)까지 사전충전(precharge)되고, 플로팅 상태가 되며, 그 다음에 짝수 NAND 스트링과 관련된 짝수 채널이 사전충전됨에 따라 비트 라인 금지 전압보다 큰 제 2 전압까지 부스팅(boosting)된다. 후속적으로, 홀수 채널은 메모리 셀의 프로그래밍 전에 (예를 들어, 셀프-부스팅(self-boosting)을 통해) 부스팅될 수 있다.

공유된-비트-라인 NAND 아키텍처의 한 가지 혜택은 비트 라인 피치(bit line pitch)를 2x만큼 완화(relieve)시킨다는 것인데, 왜냐하면 NAND 스트링들을 공통 비트 라인과 페어링(pairing)시킴으로써 비트 라인들의 총 개수가 반으로 감축될 수 있기 때문이다. 주어진 프로세스 기하학적 구조에 대한 비트 라인 피치에서의 증가는 비트 라인 콘택들의 저항을 더 작아지게 할 수 있게 하며, 비트 라인들의 총 개수가 감소됨으로써 비트 라인 저항은 감소될 수 있고 그리고/또는 인접하는 비트 라인들 간의 비트 라인 대 비트 라인 커패시턴스가 감소될 수 있다. 그러나, 이러한 혜택들은 각각의 NAND 스트링의 제어가능성(controllability)이 감소되는 희생을 통해 얻어지는 것들이다. 예를 들어, 프로그래밍 동작 동안 NAND 스트링들의 쌍 중 단지 하나의 NAND 스트링만이 특정 시간에 공통 비트 라인을 통해 프로그래밍될 수 있다. 공유된-비트-라인 메모리 아키텍처에 관한 더 많은 정보는, 미국 가특허 출원번호 제61/561,286호(발명의 명칭: "Improved Operation for Non-Volatile Storage System With Shared Bit Lines Connected to Single Selection Device") 및 미국 가특허 출원번호 제61/422,385호(발명의 명칭: "Non-Volatile Storage System With Shared Bit Lines Connected to Single Selection Device")에서 찾을 수 있는바, 이들 특허문헌 모두는 그 전체가 참조로 본 명세서에 통합된다.

비-휘발성 저장 시스템의 일 예는 NAND 플래시 메모리 아키텍처를 사용하는바, 이 아키텍처는 복수의 플로팅-게이트 트랜지스터들을 두 개의 선택 게이트들 사이에서 이들과 직렬로 연결되도록 정렬시킨다. 직렬로 연결된 플로팅-게이트 트랜지스터들, 그리고 선택 게이트들은 NAND 스트링으로서 지칭된다. 플로팅-게이트 트랜지스터들 각각은 플로팅 게이트를 포함하며, 여기에 저장되는 전하의 양은 플로팅-게이트 트랜지스터의 임계 전압을 조정하기 위해 제어될 수 있다. 임계 전압을 조정함으로써 각각의 플로팅-게이트 트랜지스터는 데이터 저장 소자 혹은 메모리 셀로서 동작할 수 있게 된다. 일부 경우에 있어서, 메모리 셀 당 하나의 데이터 비트보다 더 많은 데이터 비트들이 복수의 임계 전압들 혹은 임계 전압 범위들을 프로그래밍 및 판독함으로써 제공될 수 있다(즉, 복수-레벨 메모리 셀 혹은 복수-상태 메모리 셀).

도 1은 NAND 스트링(90)의 일 실시예를 도시한다. 도 2는 도 1의 NAND 스트링에 대한 등가 회로도를 도시한다. 도시된 바와 같이, NAND 스트링(90)은 제 1 선택 게이트(120)(즉, 드레인-측 선택 게이트(drain-side select gate))와 제 2 선택 게이트(122)(즉, 소스-측 선택 게이트(source-side select gate)) 사이에 직렬로 연결된 네 개의 트랜지스터들(100, 102, 104 및 106)을 포함한다. 선택 게이트(120)는 NAND 스트링을 비트 라인(126)에 연결한다. 선택 게이트(122)는 NAND 스트링을 소스 라인(128)에 연결한다. 선택 게이트(120)는 제어 게이트(120CG)에 (즉, 도 2의 선택 라인(SGD)을 통해) 적절한 전압을 인가함으로써 제어된다. 선택 게이트(122)는 제어 게이트(122CG)에 (즉, 도 2의 선택 라인(SGS)을 통해) 적절한 전압을 인가함으로써 제어된다. 트랜지스터들(100, 102, 104, 및 106) 각각은 제어 게이트 및 플로팅 게이트를 갖는다. 예를 들어, 트랜지스터(100)는 제어 게이트(100CG) 및 플로팅 게이트(100FG)를 포함하고, 트랜지스터(102)는 제어 게이트(102CG) 및 플로팅 게이트(102FG)를 포함하고, 트랜지스터(104)는 제어 게이트(104CG) 및 플로팅 게이트(104FG)를 포함하고, 그리고 트랜지스터(106)는 제어 게이트(106CG) 및 플로팅 게이트(106FG)를 포함한다. 제어 게이트들(lOOCG, 102CG, 104CG, 및 106CG)은 워드 라인들(WL3, WL2, WL1, 및 WL0)에 각각 연결된다.

도 1 및 도 2가 NAND 스트링 내에 네 개의 플로팅-게이트 트랜지스터들을 보여주고 있지만, 네 개의 플로팅-게이트 트랜지스터들의 사용은 단지 예로서 제공되는 것임에 유의해야 한다. NAND 스트링은 네 개보다 더 적거나 더 많은 플로팅-게이트 트랜지스터들(혹은 메모리 셀들)을 가질 수 있다. 예를 들어, 일부 NAND 스트링들은 16개의 메모리 셀들, 32개의 메모리 셀들, 64개의 메모리 셀들, 128개의 메모리 셀들 등을 포함할 수 있다. 본 명세서에서 논의되는 것은 NAND 스트링 내에서의 메모리 셀들의 임의의 특정 개수로만 한정되지 않는다. 일 실시예는 66개의 메모리 셀들을 갖는 NAND 스트링들을 사용하는바, 이중 64개의 메모리 셀들은 데이터를 저장하기 위해 사용되고, 메모리 셀들 중 2개는 데이터를 저장하지 않기 때문에 더미 메모리 셀(dummy memory cell)들로 지칭된다.

NAND 구조를 사용하는 플래시 메모리 시스템에 대한 전형적인 아키텍처는 메모리 블록(memory block) 내에 복수의 NAND 스트링들을 포함한다. 메모리 블록은 소거의 단위를 포함할 수 있다. 일부 경우들에서, 메모리 블록 내에서의 NAND 스트링들은 공통 웰(common well)(예를 들어, P-웰)을 공유할 수 있다. 각각의 NAND 스트링은, 선택 라인 SGS에 의해 제어되는 소스 선택 게이트에 의해 공통 소스 라인에 연결되고, 그리고 선택 라인 SGD에 의해 제어되는 드레인 선택 게이트에 의해 관련 비트 라인에 연결된다. 본 명세서에서 사용되는 용어 "연결한다", "연결된다", "연결"은 직접적 연결 혹은 간접적 연결을 포함할 수 있다. 전형적으로, 각각의 비트 라인은 워드 라인들에 수직인 방향으로 그 관련된 NAND 스트링의 상부에서 뻗어나가서 감지 증폭기(sense amplifier)에 연결된다. NAND 타입 플래시 메모리들 및 이들의 동작에 관한 관련 예들은, 다음과 같은 미국 특허/특허출원들, 즉 미국 특허 번호 제5,570,315호, 미국 특허 번호 제5,774,397호, 미국 특허 번호 제6,046,935호, 미국 특허 번호 제6,456,528호, 및 미국 특허출원 공개번호 제2003/0002348호에 제공되는바, 이들 모두는 참조로 본 명세서에 통합된다. NAND 플래시 메모리에 추가하여, 다른 타입의 비휘발성 저장 디바이스들이 또한 사용될 수 있다.

일부 실시예들에서, 프로그래밍 동작 동안, 프로그래밍되지 않도록 되어 있는 저장 소자들(예를 들어, 타겟 데이터 상태(target data state)로 이전에 프로그래밍이 완료된 저장 소자들)은 관련 채널 영역들을 부스팅시킴으로써(예를 들어, 워드 라인 커플링(word line coupling)을 통해 채널 영역들을 셀프-부스팅시킴으로써) 프로그래밍으로부터 금지될 수 있거나 락아웃(lock out)될 수 있다. 선택되지 않은 저장 소자(혹은 선택되지 않은 NAND 스트링)는 금지된 혹은 락아웃된 저장 소자(혹은 금지된 NAND 스트링)로 지칭될 수 있는데, 왜냐하면 이러한 저장 소자는 프로그래밍 동작의 소정의 프로그래밍 반복 동안 프로그래밍으로부터 금지되거나 혹은 락아웃되기 때문이다. 일반적으로, 적절한 양의 부스팅이 사용되는 것이 중요하다. 만약 부스팅이 너무 낮다면, 금지된 저장 소자는 프로그램 디스터브(program disturb)를 겪을 수 있는바, 이 경우 임계 전압은 그 다음 더 상위의 데이터 상태, 혹은 저장 소자가 정확하게 판독될 수 없는 레벨까지 상승되게 된다. 반면, 부스팅이 너무 높다면, 전자기 커플링 효과(electromagnetic coupling effects)가 그 선택된 저장 소자들의 임계 전압들을 과도하게 상승시킬 수 있고, 이것은 결과적으로 임계 전압 분포들의 바람직하지 않은 폭넓어짐(widening)이 일어나게 한다.

도 3은 복수의 NAND 스트링들을 포함하는 메모리 블록의 일 예를 제공한다. 도시된 바와 같이, 각각의 NAND 스트링은 (Y + 1)개의 메모리 셀들을 포함한다. 각각의 NAND 스트링은 드레인측 선택 신호(SGD)에 의해 제어되는 드레인측 선택 게이트를 통해 드레인측 상의 (X + 1)개의 비트 라인들 중 하나의 비트 라인(즉, 비트 라인들 BL0 내지 BLX 중 하나의 비트 라인)에 연결된다. 각각의 NAND 스트링은 소스측 선택 신호(SGS)에 의해 제어되는 소스측 선택 게이트를 통해 소스 라인(소스(source))에 연결된다.

반도체 다이(semiconductor die) 상의 공간을 절약하기 위해, 두 개의 인접하는 NAND 스트링들(혹은 메모리 셀들 내의 다른 그룹화된 것)은 공통 비트 라인을 공유하는 것(즉, 공유된-비트-라인 메모리 아키텍처)이 제안된다. 일부 경우에 있어서, 두 개보다 많은 NAND 스트링들이 공통 비트 라인을 공유할 수 있다. 두 개의 인접하는 NAND 스트링들이 공통 비트 라인을 공유하도록 하는 한 가지 제안된 방법은, NAND 스트링을 공통 비트 라인에 연결 혹은 이로부터 분리시키기 위해 NAND 스트링 쌍의 각각의 NAND 스트링의 드레인측에 두 개의 선택 게이트들을 사용하는 것을 포함한다. 도 3을 참조하면, 일 예에서, 신호 SGD는 두 개의 드레인측 선택 신호들 SGD1 및 SGD2로 대체된다. 이 경우, 해당 쌍의 각각의 NAND 스트링은 두 개의 드레인측 선택 게이트들을 갖게 되고, 그 각각은 두 개의 드레인측 선택 신호들 SGD1 및 SGD2 중 상이한 드레인측 선택 신호에 연결된다. 각각의 NAND 스트링에 대한 두 개의 드레인측 선택 게이트들 중 하나는 그 임계 전압이 0 볼트보다 더 낮은 공핍 모드 트랜지스터(depletion mode transistor)이다. 각각의 NAND 스트링의 드레인측 상에 두 개의 선택 게이트들을 사용하는 경우 한 가지 문제는 두 개의 드레인측 선택 게이트들이 (한 개의 드레인측 선택 트랜지스터와 비교하여) 다이 상에 더 많은 면적을 요구한다는 것이다. 따라서, 집적 회로의 면적 관점에서, 각각의 NAND 스트링에 대해 단지 하나의 드레인측 선택 게이트만을 사용하고, 해당 쌍의 각각의 NAND 스트링을 두 개의 드레인측 선택 신호들 중 단지 하나와만 연결시키는 것이 이로울 수 있다.

도 4는 메모리 블록 내에서 두 개의 인접하는 NAND 스트링들 사이에 비트 라인이 공유된 비-휘발성 저장 시스템의 일 실시예를 도시한다. 도시된 바와 같이, 비-휘발성 저장 시스템은 네 개의 NAND 스트링들(즉, 비트 라인들 BL0 및 BL1과 부합되어 있는 NAND 스트링들의 두 개의 쌍)을 포함한다. 각각의 NAND 스트링은 워드 라인들 WL0 내지 WL63과 부합되어 있는 64개의 메모리 셀들을 포함한다. 워드 라인들 WLDS 및 WLDD와 부합되어 있는 두 개의 더미 메모리 셀들이 존재하는바, 이들 각각은 64개의 메모리 셀들의 각 측 상에 있다. 다른 실시예들에서는, 64개보다 더 많거나 더 적은 수의 메모리 셀들이 NAND 스트링 내에 포함될 수 있다. 비-휘발성 저장 시스템은 두 개의 드레인측 선택 신호들 SGDE 및 SGDO, 그리고 두 개의 비트 라인들 BL0 및 BL1을 포함한다. 비트 라인 BL0은 NAND 스트링(210) 및 NAND 스트링(212)에 연결된다. 비트 라인 BL1은 NAND 스트링(214) 및 NAND 스트링(216)에 연결된다. 드레인측 선택 신호 SGDE는 NAND 스트링(210) 및 NAND 스트링(214)을 선택하거나 선택하지 않는데 사용된다. 드레인측 선택 신호 SGDO는 NAND 스트링(212) 및 NAND 스트링(216)을 선택하거나 선택하지 않는데 사용된다. 각각의 NAND 스트링은 단일 트랜지스터로서 구현되는, 단지 하나의 드레인측 선택 게이트만을 포함한다. 예를 들어, NAND 스트링(210)은 드레인측 선택 게이트(220)를 포함하고, NAND 스트링(212)은 드레인측 선택 게이트(222)를 포함하고, NAND 스트링(214)은 드레인측 선택 게이트(224)를 포함하고, 그리고 NAND 스트링(216)은 드레인측 선택 게이트(226)를 포함한다. 드레인측 선택 신호 라인 SGDE는 선택 게이트(210) 및 선택 게이트(214)와 통신한다. 드레인측 선택 신호 라인 SGDO는 선택 게이트(222) 및 선택 게이트(226)와 통신한다. 각각의 NAND 스트링은 소스측 선택 신호 SGS에 의해 제어되는 소스 선택 게이트를 통해 소스 라인 SL과 통신한다.

도 5는 두 개의 인접하는 NAND 스트링들 사이에 비트 라인이 공유된 비-휘발성 저장 시스템의 대안적 실시예를 제공한다. 도시된 바와 같이, 비-휘발성 저장 시스템은 네 개의 NAND 스트링들(즉, 비트 라인들 BL0 및 BL1과 부합되어 있는 NAND 스트링들의 두 개의 쌍)을 포함한다. 비-휘발성 저장 시스템은 두 개의 드레인측 선택 신호들 SGDE 및 SGDO, 그리고 두 개의 비트 라인들 BL0 및 BL1을 포함한다. 비트 라인 BL0은 NAND 스트링(234) 및 NAND 스트링(236)에 연결되고 이들에 의해 공유된다. 비트 라인 BL1은 NAND 스트링(238) 및 NAND 스트링(240)에 연결되고 이들에 의해 공유된다. 드레인측 선택 신호 SGDE는 선택 게이트(252) 및 선택 게이트(254)와 통신한다. 드레인측 선택 신호 SGDO는 선택 게이트(250) 및 선택 게이트(256)와 통신한다. 각각의 NAND 스트링은 소스측 선택 신호 SGS에 의해 제어되는 소스 선택 게이트를 통해 소스 라인 SL과 통신한다. 도 4의 실시예와 도 5의 실시예 간의 차이는, 도 4의 실시예에서는 하나 걸러 있는 NAND 스트링의 드레인측 선택 게이트가, 동일한 드레인측 선택 신호와 통신하도록 드레인측 선택 신호들의 연결이 번갈아 되어 있다는 것이고, 반면 도 5의 실시예에서는 NAND 스트링들의 인접하는 쌍들이, 동일한 드레인측 선택 신호와 통신한다는 것이다.

도 6a는 (앞서 설명된 바와 같은, 비트 라인들을 공유하는 NAND 스트링들 상의 메모리 셀들을 포함하는) 메모리 셀들(예를 들어, NAND 복수-레벨 셀들)의 페이지(혹은 다른 단위)를 병렬로 판독 및 프로그래밍하기 위한 판독/기입 회로들을 포함하는 비-휘발성 저장 시스템(596)의 일 실시예를 도시한다. 도시된 바와 같이, 비휘발성 저장 시스템(596)은 메모리 다이(memory die)(598) 및 제어기(550)를 포함한다. 메모리 다이(598)는 메모리 어레이(memory array)(400)(예를 들어, 저장 소자들의 2-차원 혹은 3-차원 어레이), 제어 회로(510), 로우 디코더(row decoder)(530), 컬럼 디코더(column decoder)(560), 및 판독/기입 회로들(565)을 포함한다. 일 실시예에서, 다양한 주변 회로들(예를 들어, 로우 디코더들 혹은 컬럼 디코더들)에 의한 메모리 어레이(400)로의 액세스(access)는 어레이의 양 측 상에서 대칭적으로 구현되는바, 이에 따라 각 측 상의 액세스 라인들 및 회로의 밀도는 반으로 감소하게 된다. 메모리 어레이(400)는, 로우 디코더(530)를 통해 워드 라인들에 의해 어드레싱가능하고, 컬럼 디코더(560)를 통해 비트 라인들에 의해 어드레싱가능하다. 워드 라인들 및 비트 라인드은 메모리 어레이 제어 라인들의 예들이다. 판독/기입 회로들(565)은 복수의 감지 블록(sense block)들(500)을 포함하는바, 감지 블록들(500)은 저장 소자들의 페이지가 병렬로 판독 혹은 프로그래밍될 수 있게 한다. 일부 경우에 있어, 제어기(550)는 메모리 다이(598) 상에 통합될 수 있다. 커맨드(command)들 및 데이터는, 라인들(520)을 통해 호스트와 제어기(550) 간에 전달되고, 그리고 라인들(518)을 통해 제어기(550)와 메모리 다이(598) 간에 전달된다.

제어 회로(510)는, 메모리 어레이(400)에 관한 메모리 동작들을 수행하기 위해 판독/기입 회로들(565)과 협력한다. 제어 회로(510)는, 상태 머신(state machine)(512), 온-칩 어드레스 디코더(on-chip address decoder)(514), 그리고 파워 제어 모듈(power control module)(516)을 포함한다. 상태 머신(512)은 메모리 동작들의 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(514)는, 호스트 혹은 메모리 제어기에 의해 사용되는 어드레스와 디코더들(530 및 560)에 의해 사용되는 하드웨어 어드레스 간의 어드레스 인터페이스(address interface)를 제공한다. 파워 제어 모듈(516)은, 메모리 동작 동안 워드 라인들 및 비트 라인들에 공급되는 파워 및 전압들을 제어한다. 일 실시예에서, 파워 제어 모듈(516)은 공급 전압보다 더 큰 전압들을 생성시킬 수 있는 하나 이상의 전하 펌프(charge pump)들을 포함한다.

일부 실시예들에서, 메모리 어레이(400)와는 다른 컴포넌트들 중 (단독 혹은 조합된) 하나 이상의 컴포넌트는 관리 회로 혹은 제어 회로로서 지칭될 수 있다. 예를 들어, 하나 이상의 관리 회로 혹은 제어 회로는, 제어 회로(510), 상태 머신(512), 디코더들(530/560), 파워 제어(516), 감지 블록들(500), 판독/기입 회로들(565), 제어기(550) 등 중 어느 하나 혹은 이들의 조합을 포함할 수 있다. 하나 이상의 관리 회로들은 소거 동작, 프로그래밍 동작, 혹은 판독 동작을 포함하는 하나 이상의 메모리 어레이 동작들을 수행할 수 있거나 촉진시킬 수 있다.

일 실시예에서, 메모리 어레이(400)는 메모리 셀들의 다수 개의 블록들(예를 들어, 블록 0 내지 블록 1023, 혹은 다른 양)로 분할될 수 있다. 플래시 메모리 시스템들에 대해 공통인 것으로서, 블록은 소거의 단위다. 즉, 각각의 블록은 함께 소거되는 메모리 셀들의 최소 개수를 포함한다. 소거의 다른 단위들이 또한 사용될 수 있다. 블록은 비트 라인들 및 워드 라인들을 통해 액세스되는 NAND 스트링들의 세트를 포함한다. 전형적으로, 블록 내의 NAND 스트링들 모두는 워드 라인들의 공통 세트를 공유한다.

각각의 블록은 특정 개수의 페이지들로 분할될 수 있다. 일 실시예에서, 페이지는 프로그래밍의 단위이다. 프로그래밍의 다른 단위들이 또한 사용될 수 있다. 데이터의 하나 이상의 페이지들은 전형적으로 메모리 셀들의 하나의 로우(row)에 저장된다. 예를 들어, 데이터의 하나 이상의 페이지들이 공통 워드 라인에 연결된 메모리 셀들에 저장될 수 있다. 다른 실시예에서, 공통 워드 라인에 연결된 메모리들의 세트는 동시에 프로그래밍된다. 페이지는 하나 이상의 섹터(sector)들을 저장할 수 있다. 섹터는 사용자 데이터 및 오버헤드 데이터(overhead data)(이것은 또한 시스템 데이터로 지칭됨)를 포함할 수 있다. 오버헤드 데이터는 전형적으로, 섹터의 사용자 데이터로부터 계산된 에러 정정 코드(Error Correction Code, ECC) 및 헤더 정보(header information)를 포함한다. 제어기(혹은 다른 컴포넌트)는 데이터가 어레이에 프로그래밍되고 있을 때 ECC를 계산하고, 데이터가 어레이로부터 판독되고 있을 때 이것을 또한 점검(check)한다. 대안적으로, ECC 및/또는 다른 오버헤드 데이터는 그 관련되어 있는 사용자 데이터와는 다른 페이지들에 저장될 수 있거나, 혹은 심지어 다른 블록들에 저장될 수 있다. 사용자 데이터의 섹터는 전형적으로 512 바이트인바, 이것은 자기 디스크 드라이브(magnetic disk drives)에서의 섹터 크기에 대응한다. 다수의 페이지들(대체적으로 8개의 페이지들로부터 예를 들어, 최대 32개, 64개, 128개, 혹은 그 이상의 페이지들)이 블록을 형성한다. 상이한 크기의 블록들, 페이지들 및 섹터들이 또한 사용될 수 있다.

도 6b는 도 6a에서의 감지 블록(500)과 같은, 감지 블록(500)의 일 실시예를 도시한다. 개개의 감지 블록(500)은 코어 부분(core portion)(이것은 감지 모듈(580)로 지칭됨)과 공통 부분(common portion)(590)으로 구획(partition)될 수 있다. 일 실시예에서, 각각의 비트 라인에 대해 개별 감지 모듈(580)이 있고, 복수의 감지 모듈들(580)의 세트에 대해 하나의 공통 부분(590)이 존재한다. 일 예에서, 감지 블록은 1개의 공통 부분(590)과 8개의 감지 모듈들(580)을 포함한다. 한 그룹 내의 감지 모듈들 각각은 데이터 버스(572)를 통해 관련 공통 부분과 통신한다.

감지 모듈(580)은 감지 회로(570)를 포함하고, 이 감지 회로(570)는 연결된 비트 라인에서의 전도 전류가 미리결정된 임계 레벨보다 큰지 혹은 작은지 여부를 결정한다. 감지 모듈(580)은 또한 그 연결된 비트 라인 상의 전압 조건을 설정하기 위해 사용되는 비트 라인 래치(bit line latch)(582)를 포함한다. 예를 들어, 비트 라인 래치(582)에 래치되는 미리결정된 상태는 결과적으로, 그 연결된 비트 라인이, 프로그래밍 금지 전압(예를 들어, 1.5V 내지 3V)을 지정하는 상태가 되게 한다.

공통 부분(590)은, 프로세서(592), 데이터 래치들(594)의 세트, 데이터 래치들(594)의 세트와 데이터 버스(520) 사이에 결합된 I/O 인터페이스(596)를 포함한다. 프로세서(592)는 계산(computations)을 수행한다. 예를 들어, 프로세서(592)는, 감지된 저장 소자에 저장된 데이터를 결정할 수 있고 그 결정된 데이터를 데이터 래치들의 세트에 저장할 수 있다. 데이터 래치들(594)의 세트는 판독 동작 동안 프로세서(592)에 의해 결정되는 데이터 비트들을 저장하기 위해 사용될 수 있거나, 혹은 프로그래밍 동작 동안 데이터 버스(520)로부터 입력되는 데이터 비트들을 저장하기 위해 사용될 수 있다. 입력된 데이터 비트들은 메모리 어레이(예를 들어, 도 6a에서의 메모리 어레이(400))에 프로그래밍될 기입 데이터를 나타낸다. I/O 인터페이스(596)는 데이터 래치들(594)과 데이터 버스(520) 간의 인터페이스를 제공한다.

판독 동작 혹은 다른 저장 소자 감지 동안, 도 6a의 상태 머신(512)과 같은 상태 머신은 상이한 제어 게이트 전압들을 어드레싱된 저장 소자들에 공급하는 것을 제어한다. 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 미리정의된 제어 게이트 전압들에 걸친 스텝핑(stepping)이 진행됨에 따라, 감지 모듈(580)은 이러한 전압들 중 하나에서 트립핑(tripping)할 수 있고, 감지 모듈(580)로부터 버스(572)를 통해 프로세서(592)에 제공된다. 이때, 프로세서(592)는, 입력 라인들(593)을 통해 상태 머신으로부터의 그 인가된 제어 게이트 전압에 대한 정보와, 그리고 감지 모듈의 트립핑 이벤트(들)를 고려함으로써, 결과적인 메모리 상태를 결정한다. 그 다음에, 프로세서는 메모리 상태에 대한 바이너리 인코딩(binary encoding)을 계산하고, 결과적인 데이터 비트들을 데이터 래치들(594)에 저장한다. 코어 부분의 또 다른 실시예에서, 비트 라인 래치(582)는 감지 모듈(580)의 출력을 래치하기 위한 래치로서의 역할과 앞서 설명된 바와 같이 비트 라인 래치로서의 역할을 모두 행한다.

프로그래밍 동작 동안, 프로그래밍될 데이터는 데이터 래치들(594)의 세트에 저장된다. 상태 머신(512)의 제어 하에서, 프로그램 동작은 그 어드레싱된 저장 소자들의 제어 게이트들에 인가되는 일련의 프로그래밍 전압 펄스들을 포함한다. 각각의 프로그램 펄스 이후에는, 저장 소자가 원하는 메모리 상태로 프로그래밍되었는지를 결정하기 위해 재판독(read back)(혹은 검증 프로세스)이 행해진다. 프로세서(592)는 원하는 메모리 상태와 대비하여 그 재판독된 메모리 상태를 모니터링(monitoring)한다. 두 개가 일치하는 경우, 프로세서(592)는, 비트 라인이, 프로그램 금지 전압을 지정하는 상태가 되도록, 비트 라인 래치(582)를 설정한다. 이것은 비트 라인에 결합된 저장 소자의 후속 프로그래밍을 금지시키는바, 그 제어 게이트에 프로그램 펄스들이 나타나는 경우에도 프로그래밍을 금지시킨다. 다른 실시예들에서, 프로세서는 처음에 비트 라인 래치(582)를 로드(load)하고, 감지 회로는 이것을 검증 프로세스 동안 금지 값으로 설정한다.

데이터 래치 스택(data latch stack)(594)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일 실시예에서, 감지 모듈(580) 당 3개의 데이터 래치들이 있다. 데이터 래치들은 시프트 레지스터(shift register)로서 구현될 수 있고, 이에 따라 데이터 래치들에 저장된 병렬 데이터는 데이터 버스(520)를 위한 직렬 데이터로 변환되게 되며, 그 반대의 경우도 마찬가지다. 판독/기입 블록에 대응하는 데이터 래치들 모두는, 블록 시프트 레지스터를 형성하기 위해 함께 링크(link)될 수 있고, 이에 따라 데이터의 블록은 직렬 전달에 의해 입력 혹은 출력될 수 있게 된다. 특히, 판독/기입 모듈들의 뱅크(bank)는, 데이터 래치들의 세트 각각이 (마치 이들이 전체 판독/기입 블록에 대한 시프트 레지스터의 일부인 것처럼) 데이터를 데이터 버스에 혹은 데이터 버스로부터 순차적으로 시프트시키도록 구성된다.

도 7a는 각각의 저장 소자가 데이터의 두 개의 비트들을 저장하는 4-상태 메모리 디바이스에 대한 임계 전압 분포들의 예시적인 세트를 도시한다. 소거된(E-상태) 저장 소자들에 대한 제 1 임계 전압(Vth) 분포(700)가 제공된다. 세 개의 Vth 분포들(702, 704 및 706)은 프로그래밍된 상태 A, B 및 C를 각각 나타낸다. 일 실시예에서, E-상태에서의 임계 전압들, 그리고 A, B, 및 C 분포들에서의 임계 전압들은 양의 값이다. 또 다른 실시예에서, E-상태에 대한 임계 전압 분포는 음의 값이고, 반면 A, B, 및 C 분포들에 대한 임계 전압 분포들은 양의 값이다.

저장 소자들로부터 데이터를 판독하기 위해 세 개의 판독 기준 전압들(Vra, Vrb 및 Vrc)이 또한 제공된다. 소정의 저장 소자의 임계 전압이 Vra, Vrb 및 Vrc보다 큰지 아니면 작은지를 테스트(test)함으로써, 시스템은 저장 소자가 있는 상태, 예를 들어, 프로그래밍 상태를 결정할 수 있다.

더욱이, 세 개의 검증 기준 전압들, Vva, Vvb 및 Vvc가 제공된다. 저장 소자들을 A-상태, B-상태 또는 C-상태로 프로그래밍하는 경우, 시스템은 이러한 저장 소자들이 Vva, Vvb 또는 Vvc보다 크거나 같은 임계 전압을 갖는지 여부를 각각 테스트한다.

풀 시퀀스 프로그래밍(full sequence programming)으로 알려진 일 실시예에서, 저장 소자들은 E-상태로부터, 프로그래밍된-상태들 A, B 혹은 C 중 어느 하나로 바로 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 저장 소자들의 한 무리가 먼저 소거될 수 있고, 이에 따라 그 무리 내의 모든 저장 소자들은 E-상태에 있게 된다. 그 다음에, 저장 소자들을 상태 A, 상태 B 또는 상태 C로 바로 프로그래밍하기 위해 도 8a에 도시된 바와 같은 일련의 프로그래밍 펄스들이 사용될 수 있다. 일부 저장 소자들은 E-상태로부터 A-상태로 프로그래밍되고, 다른 저장 소자들은 E-상태로부터 B-상태로 프로그래밍되며 그리고/또는 E-상태로부터 C-상태로 프로그래밍된다.

또 하나의 다른 옵션(option)은 하나 이상의 데이터 상태들에 대해 하위 검증 레벨 및 상위 검증 레벨을 사용하는 것이다. 예를 들어, VvaL 및 Vva는 A-상태에 대해 각각 하위 검증 레벨 및 상위 검증 레벨이고, VvbL 및 Vvb는 B-상태에 대해 각각 하위 검증 레벨 및 상위 검증 레벨이고, 그리고 VvcL 및 Vvc는 C-상태에 대해 각각 하위 검증 레벨 및 상위 검증 레벨이다. 일부 경우에 있어서, 최상위 상태에 대해서는 프로그래밍 정밀도 감소가 허용될 수 있기 때문에 VvcL은 사용되지 않는다. 프로그래밍 동안, 타겟 상태로서 A-상태에 프로그래밍되고 있는 저장 소자의 Vth가 VvaL보다 큰 경우, 저장 소자의 프로그래밍 속도는 저속 프로그래밍 모드에서 예를 들어, 관련된 비트 라인 전압을 임의의 레벨, 예를 들어, (공칭 프로그램 레벨 혹은 비-금지 레벨(예컨대, 0V)와 전체 금지 레벨(예컨대, 4V 내지 6V) 사이에 있는) 0.6V 내지 0.8V까지 상승시킴으로써 느려진다. 이것은 임계 전압에서의 큰 스텝 증가를 피함으로써 더 큰 정확도를 제공한다. Vth가 Vva에 도달하는 경우, 저장 소자의 후속 프로그래밍은 락아웃된다. 유사하게, 타겟 상태로서 B-상태에 프로그래밍되고 있는 저장 소자의 Vth가 VvbL보다 큰 경우, 저장 소자의 프로그래밍 속도는 느려지고, 그리고 Vth가 Vvb에 도달하는 경우, 저장 소자의 후속 프로그래밍은 락아웃된다. 선택에 따라서는, 타겟 상태로서 C-상태에 프로그래밍되고 있는 저장 소자의 Vth가 VvcL보다 큰 경우, 저장 소자의 프로그래밍 속도는 느려지고, 그리고 Vth가 Vvc에 도달하는 경우, 저장 소자의 후속 프로그래밍은 락아웃된다. 이러한 프로그래밍 기법은 퀵 패스 라이트(quick pass write) 혹은 이중 검증 기법(dual verify technique)으로서 지칭되고 있다. 하나의 접근법에서, 이중 검증 레벨들은 가장 높은 상태에 대해서는 사용되지 않는데, 왜냐하면 일부 오버슈트(overshoot)가 그 상태에 대해서는 전형적으로 허용가능하기 때문임에 유의해야 한다. 대신에, 이중 검증 레벨들은 소거된 상태보다 크고 가장 높은 상태보다는 작은 그러한 프로그래밍된 상태들에 대해서는 사용될 수 있다.

도 7b는 2-패스 프로그래밍 기법의 제 1 패스를 예시한다. 본 예에서, 복수-상태 저장 소자는 두 개의 상이한 페이지들(하위 페이지 및 상위 페이지)에 대해 데이터를 저장한다. 도 7a로부터의 임계 전압 분포들(700, 702, 704 및 706)을 반복시킴으로써 네 개의 상태들이 제시된다. 이러한 상태들, 그리고 이들이 나타내는 비트들은, E-상태(11), A-상태(01), B-상태((00) 및 C-상태(10)이다. E-상태에 대해, 양쪽 페이지들은 "1"을 저장한다. A-상태에 대해, 하위 페이지는 "1"을 저장하고, 상위 페이지는 "0"을 저장한다. B-상태에 대해, 양쪽 페이지들은 "0"을 저장한다. C-상태에 대해, 하위 페이지는 "0"을 저장하고, 상위 페이지는 "1"을 저장한다. 비록 특정 비트 패턴이 각각의 상태에 할당되었지만, 상이한 비트 패턴들이 또한 할당될 수 있음에 유의해야 한다.

제 1 프로그래밍 패스에서는, 선택된 워드 라인(WLn)에 대한 하위 페이지가 프로그래밍된다. 만약 하위 페이지가 데이터 1에서 유지돼야 한다면, 저장 소자 상태는 상태 E에서 유지된다(분포(700)). 만약 데이터가 0으로 프로그래밍돼야 한다면, WLn 상의 저장 소자들의 임계 전압은 상승되고, 이에 따라 저장 소자는 중간(LM 혹은 하위 중간) 상태(분포(705))로 프로그래밍되게 된다.

일 실시예에서, 저장 소자가, 도 9a에서 스텝 "1"로 표시된 바와 같이, E-상태로부터 LM-상태로 프로그래밍된 이후, NAND 스트링 내의 인접하는 워드 라인 WLn+1 상의 이웃 저장 소자는, 도 9a에서 스텝 "2"로 표시된 바와 같이, 인접하는 워드 라인의 각각의 제 1 프로그래밍 패스에서 그 하위 페이지에 관하여 프로그래밍된다.

도 7c는 도 7b를 참조하여 설명된 2-패스 프로그래밍 기법의 제 2 패스를 예시한다. A-상태 저장 소자들은 E-상태 분포(700)로부터 A-상태 분포(702)로 프로그래밍되고, B-상태 저장 소자들은 LM-상태 분포(705)로부터 B-상태 분포(704)로 프로그래밍되고, 그리고 C-상태 저장 소자들은 LM-상태 분포(705)로부터 C-상태 분포(706)로 프로그래밍된다. WLn에 대한 2-패스 프로그래밍 기법의 제 2 패스는 도 9a에서 스텝 "3"으로 표시된다. WLn+1에 대한 2-패스 프로그래밍 기법의 제 2 패스는 도 9a에서 스텝 "5"로 표시된다.

도 7d는 또 다른 2-패스 프로그래밍 기법의 제 1 패스를 예시한다. 비정밀-정밀 프로그래밍(course-fine programming)으로 지칭되는 이러한 예에서, A-상태, B-상태, 및 C-상태 저장 소자들은 하위 검증 레벨들, VvaL, VvbL 및 VvcL을 각각 사용하여 E-상태로부터 분포들(712, 714 및 716)로 각각 프로그래밍된다. 이것은 비정밀 프로그래밍 패스이다. 예를 들어, 저장 소자들을 각각의 하위 검증 레벨들로 빠르게 프로그래밍하기 위해 상대적으로 커다란 프로그램 전압 스텝 크기가 사용될 수 있다.

도 7e는 도 7d를 참조하여 설명된 2-패스 프로그래밍 기법의 제 2 패스를 예시한다. A-상태, B-상태, 및 C-상태 저장 소자들은 공칭 상위 검증 레벨들, Vva, Vvb 및 Vvc를 각각 사용하여 각각의 하위 분포들로부터 각각의 최종 분포들(702, 704 및 706)로 각각 프로그래밍된다. 이것은 정밀 프로그래밍 패스이다. 예를 들어, 커다란 오버슈트를 피하면서 저장 소자들을 각각의 최종 검증 레벨들로 느리게 프로그래밍하기 위해 상대적으로 작은 프로그램 전압 스텝 크기가 사용될 수 있다.

비록 본 프로그래밍 예들이 네 개의 데이터 상태들 및 데이터의 두 개의 페이지들을 제시하고 있지만, 본 명세서에서 가르쳐지는 개념들은 네 개보다 더 많거나 더 적은 상태들 및 두 개보다 더 많거나 더 적은 페이지들을 갖는 다른 구현예들에 적용될 수 있다. 예를 들어, 저장 소자 당 8개 혹은 16개의 상태들을 갖는 메모리 디바이스들이 현재 계획되거나 생산되고 있다. 더욱이, 본 명세서에서 논의되는 예시적인 프로그래밍 기법들에서, 저장 소자의 Vth는 저장 소자가 타겟 데이터 상태로 프로그래밍됨에 따라 점진적으로 상승된다. 하지만, 저장 소자가 타겟 데이터 상태로 프로그래밍됨에 따라 저장 소자의 Vth는 점진적으로 낮아지는 프로그래밍 기법들이 사용될 수 있다. 저장 소자 전류를 측정하는 프로그래밍 기법들이 또한 사용될 수 있다. 본 명세서에서의 개념들은 다양한 프로그래밍 기법들에 채택될 수 있다.

도 8a는 프로그래밍 동작 동안 임의의 선택된 워드 라인에 인가되는 일련의 프로그램 펄스 및 검증 펄스를 도시한다. 프로그래밍 동작은 복수의 프로그래밍-검증 반복들을 포함할 수 있고, 여기서 각각의 반복은 선택된 워드 라인에, 하나 이상의 프로그램 전압들을 인가하고, 그리고 이후에 하나 이상의 검증 전압들을 인가한다. 일 실시예에서, 프로그램 전압들은 연속적인 반복들에서 스텝 업(step up)된다. 더욱이, 각각의 프로그램 전압은 (패스 전압(pass voltage)(Vpass) 레벨, 예컨대, 6V 내지 8V를 갖는) 제 1 부분과, 그 다음에 오는 (프로그램 레벨, 예컨대, 12V 내지 25V에 있는) 가장 높은 진폭의 제 2 부분을 포함할 수 있다. 예를 들어, 제 1 프로그램 펄스(800), 제 2 프로그램 펄스(802), 제 3 프로그램 펄스(804) 및 제 4 프로그램 펄스(806) 등은 프로그램 레벨 Vpgml, Vpgm2, Vpgm3 및 Vpgm4 등을 각각 갖는다. 각각의 프로그램 펄스 이후에 검증 전압들(Vva, Vvb 및 Vvc)(808)과 같은 하나 이상의 검증 전압들이 제공될 수 있다. 일부 경우에 있어서, 하나 이상의 초기 프로그램 펄스들 이후에는 검증 펄스들이 오지 않는데, 왜냐하면 임의의 저장 소자들이 가장 낮은 프로그램 상태(예를 들어, A-상태)에 도달한 것으로 예측되지 않기 때문이다. 후속적으로, 예를 들어, 프로그램 반복들은 A-상태에 대해 검증 펄스들을 사용할 수 있고, 그 다음에는 A-상태 및 B-상태에 대해 검증 펄스들을 사용하는 프로그램 반복들이 올 수 있으며, 그 다음에, B-상태 및 C-상태에 대해 검증 펄스들을 사용하는 프로그램 반복들이 올 수 있다.

앞에서 언급된 바와 같이, 프로그램 전압 Vpgm은 일련의 펄스들로서 인가된다. 도 8b 및 도 8c는 프로그램 전압 펄스들의 두 가지 상이한 실시예들을 보여준다. 양쪽 도면에 있어서, 음영처리된 펄스들은 짝수 NAND 스트링들을 프로그래밍하고, 반면 홀수 NAND 스트링들은 금지시킨다. 음영처리되지 않은 펄스들은 홀수 NAND 스트링들을 프로그래밍하고, 반면 짝수 NAND 스트링들은 금지시킨다.

도 8b는 짝수 NAND 스트링들이 먼저 프로그래밍되는(그리고 홀수 NAND 스트링들의 프로그래밍은 금지된) 일 실시예를 도시하는바, 여기서 프로그램 펄스들의 세트는 각각의 연속적인 펄스에 대해 증가하는 크기를 갖고 있다. 짝수 NAND 스트링들의 프로그래밍이 완료된 이후에, 홀수 NAND 스트링들이 프로그래밍되며(반면 짝수 NAND 스트링들의 프로그래밍은 금지됨), 여기서 프로그램 펄스들의 세트는 각각의 연속적인 펄스에 대해 증가하는 크기를 갖는다. 이러한 실시예에서, 짝수 NAND 스트링들에 대한 데이터가 먼저 데이터 래치들에 로드되고, 그 다음에, 짝수 NAND 스트링들이 프로그래밍된다. 짝수 NAND 스트링들이 프로그래밍된 이후에, 홀수 NAND 스트링들에 대한 데이터가 데이터 래치들에 로드되고, 그 다음에, 홀수 NAND 스트링들이 프로그래밍된다.

도 8c는 짝수 NAND 스트링들의 프로그래밍이 홀수 NAND 스트링들의 프로그래밍과 교차배치된 일 실시예를 도시한다. 예를 들어, 짝수 NAND 스트링들에 대해 제 1 크기에 있는 프로그램 펄스가 인가되고, 그 다음에 홀수 NAND 스트링들에 대해 제 1 크기에 있는 프로그램 펄스가 인가되고, 그 다음에 짝수 NAND 스트링들에 대해 제 2 크기에 있는 프로그램 펄스가 인가되고(여기서 제 2 크기는 제 1 크기보다 임의의 스텝 크기만큼 더 큼), 그 다음에 홀수 NAND 스트링들에 대해 제 2 크기에 있는 프로그램 펄스가 인가되는 등이다. 도 8c에 도시된 이러한 교차배치되는 프로그래밍(interleaved programming)의 경우에 있어서, 검증 동작들은 동일한 프로그래밍 전압에 있는 프로그래밍 펄스들의 각각의 쌍이 인가된 이후에 수행될 수 있다.

일부 실시예들에서는, 교차배치되는 프로그래밍을 사용하기 위해서 추가적인 래치들이 필요할 수 있다. 예를 들어, 셀 당 2개의 비트들을 저장하는 기술의 실시예에서, 교차배치되는 프로그래밍과 관련된 데이터의 추가적인 2개의 비트들을 단지 수용하기 위해서 감지 증폭기 당(즉, 비트 라인 당) 2개의 추가적인 래치들이 부가될 수 있다. 만약 비정밀/정밀 프로그래밍이 또한 이용돼야 한다면, 추가적인 제3의 래치가 또한 요구될 수 있다. 따라서, 메모리 셀 당 2개의 비트들을 갖는 비정밀/정밀 프로그래밍의 일부 실시예들에서, 감지 증폭기 당(혹은 비트 라인 당) 래치들의 개수는 4개에서 7개로 증가한다.

도 9a는 저장 소자들의 세트에 대한 복수-패스 프로그램 동작(multi-pass program operation)을 도시한다. 도시된 컴포넌트들은, 저장 소자들, 워드 라인들 및 비트 라인들의 훨씬 더 큰 세트의 서브세트일 수 있다. 하나의 가능한 프로그램 동작에 있어서, WLn-1 상의 저장 소자들, 예를 들어, 저장 소자들(822, 824 및 826)은 제 1 프로그래밍 패스에서 프로그래밍된다. 이러한 스텝 원문자 "1"로 표시되어 있다. 다음 스텝("2")에서, WLn 상의 저장 소자들, 예를 들어, 저장 소자들(832, 834 및 836)이 제 1 프로그래밍 패스에서 프로그래밍된다. 본 예에서, 워드 라인이 프로그래밍을 위해 선택될 때, 각각의 프로그램 펄스 이후에 검증 동작들이 일어난다. WLn 상의 검증 동작들 동안, 하나 이상의 검증 전압들이 WLn에 인가되고, 패스 전압이 WLn-1 및 WLn+1을 포함하는 나머지 워드 라인들에 인가된다. 패스 전압들은 선택된 워드 라인에 대해 감지 동작이 일어날 수 있도록, 그 선택되지 않은 저장 소자들을 턴온시키기 위해(즉, 전도 상태가 되도록 하기 위해) 사용된다. 다음 스텝("3")에서, WLn-1 상의 저장 소자들이 제 2 프로그래밍 패스에서 프로그래밍된다. 다음 스텝("4")에서, WLn+1 상의 저장 소자들, 예를 들어, 저장 소자들(842, 844 및 846)이 제 1 프로그래밍 패스에서 프로그래밍된다. 다음 스텝("5")에서, WLn 상의 저장 소자들이 제 2 프로그래밍 패스에서 이들 각각의 타겟 상태들로 프로그래밍된다.

도 9b는 채널-대-플로팅 게이트 커플링(channel-to-floating gate coupling) 및 플로팅 게이트-대-플로팅 게이트 커플링(floating gate-to-floating gate coupling)을 보여주는 NAND 스트링들의 단면도를 도시한다. 비트 라인 혹은 NAND 스트링 방향은 페이지 내로 진행하고, 그리고 워드 라인 방향은 좌측으로부터 우측으로 진행한다. 워드 라인(900)은 복수의 NAND 스트링들에 걸쳐 연장된다. 제 1 NAND 스트링은 채널 영역(916)을 포함한다. 제 1 NAND 스트링 내의 저장 소자(910)는, 워드 라인(900)의 일부분인 제어 게이트(912), 그리고 플로팅 게이트(914)를 포함한다. 제 2 NAND 스트링은 채널 영역(926)을 포함한다. 제 2 NAND 스트링 내의 저장 소자(920)는, 워드 라인(900)의 일부분인 제어 게이트(922), 그리고 플로팅 게이트(924)를 포함한다. 제 3 NAND 스트링은 채널 영역(936)을 포함한다. 제 3 NAND 스트링 내의 저장 소자(930)는, 워드 라인(900)의 일부분인 제어 게이트(932), 그리고 플로팅 게이트(934)를 포함한다.

메모리 디바이스들이 스케일 다운(scale down)됨에 따라, 저장 소자-대-저장 소자 간섭(storage element-to-storage element interference)들은 점점더 중요한 역할을 한다. 이러한 간섭들 중 하나가 프로그래밍 동안의 채널-대-플로팅 게이트 커플링이다. 모든-비트 라인 프로그래밍에서, 프로그래밍 하에 있는 선택된 워드 라인의 선택된 저장 소자(920)를 고려한다. 동일한 워드 라인(900) 상의 이웃 비트 라인의 저장 소자(예를 들어, 910 또는 930)는 자신의 타겟 데이터 상태에 도달한 경우, 후속 프로그래밍으로부터 락아웃되거나 프로그래밍 금지된다. 다음 프로그램 반복에서, 락아웃된 저장 소자의 기판 채널 영역(예를 들어, 916 또는 936)은 선택된 워드 라인에 프로그램 펄스가 인가되는 경우 저장 소자의 플로팅 게이트(예를 들어, 914 또는 934)가 더 프로그래밍되지 않도록 하기 위해 부스팅된다. 채널에서의 부스팅된 전위는 선택된 저장 소자(920)의 플로팅 게이트(924)에 대해 커플링 업(coupling up)되고, 이것은 프로그램 펄스가 인가되는 경우 그 선택된 저장 소자가 보게 되는 유효 프로그램 전압(effective program voltage)(Vpgm)에서의 증가를 일으키게 된다. 이것은 결과적으로 그 선택된 저장 소자의 Vth에서의 원하는 것보다 더 큰 점프(jump)를 일으킨다. 따라서, 저장 소자들의 Vth 분포들의 폭은 바람직하지 않게 확장될 수 있다. 이러한 채널-대-플로팅 게이트 커플링에 추가하여, 플로팅 게이트-대-플로팅 게이트가 또한, 선택된 저장 소자가 보게 되는 유효 Vpgm을 더 증가시킨다. 이것은 플로팅 게이트들(914 및/또는 934)로부터 플로팅 게이트(924)로의 커플링으로 나타난다.

더욱이, 더 심각한 경우에 있어서, 만약 선택된 저장 소자의 인접하는 이웃 저장 소자들이 모두 함께 락아웃된다면, 다음 프로그램 반복 동안 이들의 채널들은 모두 금지될 것이다. 이웃 채널들(예를 들어, 916 및 936)은 Vchannel로 부스팅될 것이고, 이에 따라 이들의 플로팅 게이트들(예를 들어, 914 및 934)은 또한 더 높은 전위로 부스팅되게 된다. 채널이 부스팅될 때마다, Vchannel의 일부는 플로팅 게이트에 커플링되게 되고, 따라서 플로팅 게이트 전위를 상승시킨다. 예를 들어, 이웃 채널들(916 및 936)에서의 Vchannel의 대략 15%가 플로팅 게이트들(914 및 934)에 각각 커플링될 수 있다. Vchannel과 이웃 플로팅 게이트 전위 모두가 그 선택된 저장 소자의 플로팅 게이트(924)에 대해 커플링 업되고 유효 Vpgm을 증가시킨다. 커플링(즉, 채널(916 및/또는 936)로부터 플로팅 게이트(914 및/또는 934)로의 커플링, 및 플로팅 게이트들(914 및/또는 934)로부터 플로팅 게이트(924)로의 커플링)의 양은 Vchannel에 따라 달라진다. 스케일링이 됨에 따라, 이러한 커플링들은 더 커지게 되고, 이것은 결과적으로 앞에서 설명된 용량성 커플링 효과(capacitive coupling effect)의 크기를 증가시키게 된다.

공유된-비트-라인 NAND 아키텍처의 사용이 갖는 한가지 문제점은, 프로그래밍 동작 동안, 임의의 공유된 비트 라인을 통해 NAND 스트링들의 쌍의 단지 하나의 NAND 스트링(즉, 능동적으로 제어되는 NAND 스트링)만이 제어된다는 것이다. NAND 스트링들의 쌍의 다른 NAND 스트링(즉, 제어되지 않는 NAND 스트링)은, 능동적으로 제어되는 NAND 스트링과 관련된 메모리 셀들의 프로그래밍 동안 드레인측 선택 게이트가 비-전도 상태에 놓이기 때문에 비제어 상태 혹은 플로팅 상태가 될 수 있다. 도 10a 내지 도 10c는 워드 라인 커플링을 통해 그 제어되지 않는 NAND 스트링의 채널을 셀프-부스팅시키기 전에 그 제어되지 않는 NAND 스트링의 채널을 셋업(set up)하기 위한 다양한 NAND 스트링 셋업 스킴(NAND string setup scheme)들의 예들을 제공한다. 일부 실시예들에서는, 제어되지 않는 NAND 스트링의 채널은 능동적으로 제어되는 NAND 스트링의 채널을 (예를 들어, 용량성 커플링을 통해) 제어함으로써 셀프-부스팅 전에 조정될 수 있다. 제어되지 않는 NAND 스트링의 채널이 셀프-부스팅된 이후, 능동적으로 제어되는 NAND 스트링과 관련된 메모리 셀들은, 제어되지 않는 NAND 스트링과 능동적으로 제어되는 NAND 스트링 모두에 공통인 선택된 워드 라인에 프로그래밍 전압을 인가함으로써, 프로그래밍될 수 있다.

도 10a 내지 도 10c에서, 신호들, SGDO, SGDE, BL0, 및 BL1은 도 4 또는 도 5를 참조하여 설명된 신호들과 부합될 수 있다. SGDO는 공통 비트 라인을 공유하고 있는 NAND 스트링들의 쌍의 홀수 NAND 스트링에 대한 드레인측 선택 게이트에 대한 제어 라인이다. SGDE는 NAND 스트링들의 쌍의 짝수 NAND 스트링에 대한 드레인측 선택 게이트에 대한 제어 라인이다. BL0은 NAND 스트링들의 제1의 쌍에 대한 제1의 공유된 비트 라인이고, BL1은 NAND 스트링들의 제2의 쌍에 대한 제2의 공유된 비트 라인이다. NAND 스트링들의 제1의 쌍은 NAND 스트링들의 제2의 쌍에 인접할 수 있다(즉, 물리적으로 NAND 스트링들의 제2의 쌍 다음에 위치할 수 있음). "BL0 channel O"은 NAND 스트링들의 제1의 쌍에 대한 홀수 NAND 스트링의 채널과 부합한다. "BL0 channel E"는 NAND 스트링들의 제1의 쌍에 대한 짝수 NAND 스트링의 채널과 부합한다. "BL1 channel O"은 NAND 스트링들의 제2의 쌍에 대한 홀수 NAND 스트링의 채널과 부합한다. "BL1 channel E"는 NAND 스트링들의 제2의 쌍에 대한 짝수 NAND 스트링의 채널과 부합한다. 점선(dotted line)들은 노드(node)(예를 들어, NAND 스트링과 관련된 채널)가 플로팅 상태(즉, 임의의 특정 전압으로 능동적으로 되거나 바이어스(bias)되지 않은 상태)일 때를 나타내기 위해 사용된다.

도 10a 내지 도 10c에서는 짝수 NAND 스트링과 관련된 메모리 셀들을 프로그래밍하는 것을 포함하는 NAND 스트링들의 쌍을 사전충전하기 위한 셋업 스킴을 제시하고 있다. 하지만 본 명세서에 설명되는 개념들은 홀수 NAND 스트링과 관련된 메모리 셀들을 프로그래밍하는 것을 포함하는 NAND 스트링들의 쌍을 사전충전하기 위한 셋업 스킴에도 또한 적용될 수 있다.

도 10a는 NAND 스트링의 셀프-부스팅 이전에 사용되는 NAND 스트링 셋업 스킴의 일 실시예를 도시한다. 도시된 바와 같이, 홀수 NAND 스트링들의 채널들을 사전충전하기 위해, 시간 T1에서, BL0 및 BL1은 비트 라인 금지 전압(예를 들어, 2V)까지 충전되고, SGDO는 Vsg(예를 들어, 4V 혹은 비트 라인 전압이 NAND 스트링들로 충분히 전해질 수 있도록 하는 다른 전압)까지 충전된다. 점선에 의해 제시되는 바와 같이, SGDE가 0V에 설정되어 있기 때문에, 짝수 NAND 스트링들의 채널들은 플로팅 상태가 된다. 그러나, 인접하는 홀수 NAND 스트링들의 충전된 채널들 간의 용량성 커플링으로 인해, 짝수 NAND 스트링들의 채널들은 커플링 업된다. 채널 커플링 비율이 40%라고 가정하면, 짝수 NAND 스트링들의 채널들은 0.8V(즉, 2V*0.4)로 커플링 업될 것이다. 시간 T1에서 SGDE에서의 범프(bump)는 SGDO가 충전되어 발생한 용량성 커플링에 의해 일어나는 것이다.

시간 T2에서, SGDO는 0V로 방전된다. 시간 T2와 시간 T3 사이에서, 모든 비트 라인들은 하이(high) 상태에서 유지되고, 모든 채널들은 플로팅 상태이다. 시간 T3에서, SGDE는 Vsg까지 충전되고, BL1은 비트 라인 프로그래밍 전압(예를 들어, 0V)로 설정된다. 이에 응답하여, 짝수 NAND 스트링의 채널("BL1 channel E")은, BL1에 의해 제어되는 짝수 NAND 스트링과 관련된 메모리 셀을 프로그래밍하기 위한 준비로서, 0V가 되게 된다. 홀수 NAND 스트링들의 채널들이 플로팅 상태로 남아있기 때문에, "BL1 channel E"의 0.8V로부터 0V로의 방전은 "BL1 channel O"의 플로팅 채널이 또한 커플링 다운(coupling down)되게 할 것이다. 채널 커플링 비율이 40%라고 가정하면, "BL1 channel O"은 1.68V(즉, 2V - 0.8V*0.4)로 커플링 다운될 것이다. 또 하나의 다른 문제는, BL0이 BL1에 의해 커플링 다운되고 SGDO가 SGDE에 의해 커플링 업되기 때문에 "BL0 channel O"은 누설될 있거나 혹은 전하를 잃을 수 있다.

BL0이 하이 상태에서 유지되기 때문에, 금지된 짝수 NAND 스트링의 채널은 하이 상태에서 유지될 것이다. 시간 T3에서 BL0에서의 전위 범프는 BL1이 비트 라인 프로그래밍 전압(예를 들어, 0V)으로 방전되어 발생한 용량성 커플링에 의해 일어나는 것이다. 홀수 NAND 스트링들의 채널들은 플로팅 상태가 되기 때문에, "BL0 channel O"은 (예를 들어, 인접하는 홀수 채널이 커플링 다운되어 발생된) 이차 커플링(second order coupling)으로 인해 커플링 다운될 수 있다. 시간 T3에서 SGDO에서의 범프는 SGDO가 충전되어 발생된 용량성 커플링에 의해 일어나는 것이다. 시간 T4에서, SGDE는 0V로 방전된다. 시간 T5에서, SGDE는 Vsgd(예를 들어, 2V)로 설정된다. 일부 경우들에 있어, 비트 라인 프로그래밍 전압은 (예를 들어, 비트 라인 전압을 퀵 패스 라이트 전압(Vqpw)까지 상승시킴으로써) 메모리 셀들의 프로그래밍의 속도를 늦추기 위해 조정될 수 있다. 시간 T5 이후에, 홀수 NAND 스트링들 및 짝수 NAND 스트링들과 관련된 워드 라인들은 금지된 채널들 혹은 플로팅 상태가 된 채널들을 셀프-부스팅 프로그램 금지 스킴(self-boosted program inhibit scheme)을 통해 커플링 업시키기 위해 충전될 수 있다. 금지된 채널들 혹은 플로팅 상태가 된 채널들이 부스팅된 이후, 프로그래밍을 위해 선택된 짝수 NAND 스트링들과 관련된 메모리 셀들을 프로그래밍하기 위해 프로그래밍 전압이, 선택된 워드 라인에 인가될 수 있다.

도 10b는 NAND 스트링의 셀프-부스팅 이전에 사용되는 NAND 스트링 셋업 스킴의 대안적 실시예를 도시한다. 도시된 바와 같이, 홀수 NAND 스트링들 및 짝수 NAND 스트링들 모두의 채널들을 사전충전하기 위해, 시간 T1에서, BL0 및 BL1은 비트 라인 금지 전압(예를 들어, 2V)까지 충전되고, SGDO 및 SGDE 모두는 Vsg(예를 들어, 4V 혹은 비트 라인 전압이 NAND 스트링들로 충분히 전해질 수 있도록 하는 다른 전압)까지 충전된다. SGDO 및 SGDE 모두가 하이 상태로 설정되기 때문에, 홀수 NAND 스트링들 및 짝수 NAND 스트링들 모두의 채널들은 비트 라인 금지 전압까지 충전된다.

시간 T2에서, SGDO는 0V로 방전되고, SGDE는 하이 상태에서 유지된다. 시간 T3에서, BL1은 비트 라인 프로그래밍 전압(예를 들어, 0V)으로 설정된다. 이에 응답하여, 짝수 NAND 스트링의 채널("BL1 channel E")은, BL1에 의해 제어되는 짝수 NAND 스트링과 관련된 메모리 셀을 프로그래밍하기 위한 준비로서, 0V가 되게 된다. 홀수 NAND 스트링들의 채널들이 플로팅 상태로 남아있기 때문에, "BL1 channel E"의 2.0V로부터 0V로의 방전은 "BL1 channel O"의 플로팅 채널이 또한 커플링 다운되게 할 것이다. 채널 커플링 비율이 40%라고 가정하면, "BL1 channel O"은 1.2V(즉, 2V - 2.0V*0.4)로 커플링 다운될 것이다.

BL0이 하이 상태에서 유지되기 때문에, 금지된 짝수 NAND 스트링의 채널은 하이 상태에서 유지될 것이다. 시간 T3에서 BL0에서의 전위 범프는 BL1이 비트 라인 프로그래밍 전압(예를 들어, 0V)으로 방전되어 발생한 용량성 커플링에 의해 일어나는 것이다. 홀수 NAND 스트링들의 채널들은 플로팅 상태가 되기 때문에, "BL0 channel O"은 (예를 들어, 인접하는 홀수 채널이 커플링 다운되어 발생된) 이차 커플링으로 인해 커플링 다운될 수 있다. 시간 T4에서, SGDE는 0V로 방전된다. 시간 T5에서, SGDE는 Vsgd(예를 들어, 2V)로 설정된다. 일부 경우들에 있어, 비트 라인 프로그래밍 전압은 (예를 들어, 비트 라인 전압을 퀵 패스 라이트 전압(Vqpw)까지 상승시킴으로써) 메모리 셀들의 프로그래밍의 속도를 늦추기 위해 조정될 수 있다. 시간 T5 이후에, 홀수 NAND 스트링들 및 짝수 NAND 스트링들과 관련된 워드 라인들은 금지된 채널들 혹은 플로팅 상태가 된 채널들을 셀프-부스팅 프로그램 금지 스킴을 통해 커플링 업시키기 위해 충전될 수 있다. 금지된 채널들 혹은 플로팅 상태가 된 채널들이 부스팅된 이후, 프로그래밍을 위해 선택된 짝수 NAND 스트링들과 관련된 메모리 셀들을 프로그래밍하기 위해 프로그래밍 전압이, 선택된 워드 라인에 인가될 수 있다.

도 10c는 NAND 스트링의 셀프-부스팅 이전에 사용되는 NAND 스트링 셋업 스킴의 일 실시예를 도시한다. 도시된 바와 같이, 홀수 NAND 스트링들의 채널들을 사전충전하기 위해, 시간 T1에서, BL0 및 BL1은 비트 라인 금지 전압(예를 들어, 2V)까지 충전되고, SGDO는 Vsg(예를 들어, 4V 혹은 비트 라인 전압이 NAND 스트링들로 충분히 전해질 수 있도록 하는 다른 전압)까지 충전된다. 점선에 의해 제시되는 바와 같이, SGDE가 0V에 설정되어 있기 때문에, 짝수 NAND 스트링들의 채널들은 플로팅 상태가 된다. 그러나, 인접하는 홀수 NAND 스트링들의 충전된 채널들 간의 용량성 커플링으로 인해, 짝수 NAND 스트링들의 채널들은 커플링 업된다. 채널 커플링 비율이 40%라고 가정하면, 짝수 NAND 스트링들의 채널들은 0.8V(즉, 2V*0.4)로 커플링 업될 것이다. 시간 T1에서 SGDE에서의 범프는 SGDO가 충전되어 발생한 용량성 커플링에 의해 일어나는 것이다.

시간 T2에서, SGDO는 0V로 방전되고, SGDE는 Vsg로 충전된다. 이에 응답하여, 홀수 NAND 스트링들의 채널들은 플로팅 상태가 되고, 반면 짝수 NAND 스트링들의 채널들은 비트 라인 전압들까지 충전된다. 일부 경우들에 있어서, 짝수 NAND 스트링들의 채널들이 비트 라인 금지 전압까지 충전되기 전에 홀수 NAND 스트링들의 채널들이 플로팅 상태가 되도록 보장하기 위해 타이밍 오프셋(timing offset)이 사용될 수 있다. 채널 커플링 비율이 40%라고 가정하면, 홀수 NAND 스트링들의 채널들은 2.48V(즉, 2V + 1.2V*0.4)로 커플링 업될 것이다.

시간 T3에서, BL1은 비트 라인 프로그래밍 전압(예를 들어, 0V)으로 설정된다. 이에 응답하여, 짝수 NAND 스트링의 채널("BL1 channel E")은, BL1에 의해 제어되는 짝수 NAND 스트링과 관련된 메모리 셀을 프로그래밍하기 위한 준비로서, 0V가 되게 된다. 홀수 NAND 스트링들의 채널들이 플로팅 상태로 남아있기 때문에, "BL1 channel E"의 2.0V로부터 0V로의 방전은 "BL1 channel O"의 플로팅 채널이 또한 커플링 다운되게 할 것이다. 채널 커플링 비율이 40%라고 가정하면, "BL1 channel O"은 1.68V(즉, 2.48V - 2.0V*0.4)로 커플링 다운될 것이다. SGDE가 이미 하이 상태에 있기 때문에, 도 10a에 도시된, BL0이 BL1에 의해 커플링 다운되는 것 및 SGDO가 SGDE에 의해 커플링 업되는 것으로 인한 전위 전하 누설 경로는 일어나지 않을 것이다.

도 10c에 도시된 셋업 스킴의 한 가지 혜택은, 홀수 NAND 스트링들(즉, 프로그래밍을 위해 선택되지 않은 NAND 스트링들)의 채널 전압들이 셀프-부스팅 이전에 그 금지된 짝수 NAND 스트링들의 채널 전압들에 상당히 가깝게 유지된다는 것이다(예를 들어, "BL1 channel O"은 도 10c의 시간 T4에서는 1.68V이고, 반면 도 10b의 시간 T4에서는 1.2V임). 또 다른 혜택은, 프로그래밍될 메모리 셀들과 관련된 비트 라인들이 SGDO 및 SGDE가 안정된 이후 스위칭되기 때문에 도 10a의 전위 누설 문제가 제거된다는 것이다.

도 10d는 NAND 스트링들의 쌍의 셀프-부스팅 이전에 NAND 스트링들의 쌍을 사전충전하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다. 일 실시예에서, 도 10d의 프로세스는 도 6a에서의 비-휘발성 저장 시스템(596)과 같은 비-휘발성 저장 시스템에 의해 수행될 수 있다.

단계(954)에서는, 제 1 시점(point in time)에서 제 1 전압이, 공통 비트 라인을 공유하고 있는 NAND 스트링들의 쌍의 제 1 NAND 스트링과 관련된 제 1 채널에 인가된다. NAND 스트링들의 쌍은 제 1 NAND 스트링(예를 들어, 홀수 NAND 스트링) 및 제 2 NAND 스트링(예를 들어, 짝수 NAND 스트링)을 포함할 수 있다. 제 1 전압은 비트 라인 금지 전압 혹은 비트 라인 사전충전 전압을 포함할 수 있다. 일부 경우들에서, 제 1 채널은 제 1 전압으로 설정되고, 제 1 NAND 스트링 및 제 2 NAND 스트링과 관련된 하나 이상의 워드 라인들은 패스 전압으로 바이어스될 수 있거나, 혹은 제 1 채널이 제 1 전압으로 바이어스될 수 있게 할 수 있는 다른 전압으로 바이어스될 수 있다. 단계(956)에서는, 제 2 시점에서 제 2 전압이, 제 1 NAND 스트링에 인접하여 있는 NAND 스트링들 쌍의 제 2 NAND 스트링과 관련된 제 2 채널에 인가된다. 제 2 전압은 비트 라인 금지 전압 혹은 비트 라인 사전충전 전압을 포함할 수 있다. 일부 경우들에서, 제 2 채널은 제 2 전압으로 설정되고, 제 1 NAND 스트링 및 제 2 NAND 스트링과 관련된 하나 이상의 워드 라인들은 패스 전압으로 바이어스될 수 있거나, 혹은 제 2 채널이 제 2 전압으로 바이어스될 수 있게 할 수 있는 다른 전압으로 바이어스될 수 있다.

만약 제 2 채널이 제 1 시점에서 플로팅 상태가 되면, 제 1 채널의 충전은 제 2 채널을 용량성 커플링을 통해 제 1 전압보다 더 작은 제 1 부스팅 전압까지 부스팅시킬 것이다. 만약 제 1 채널이 제 2 시점에서 플로팅 상태가 되면, 제 2 채널의 충전은 제 1 채널을 용량성 커플링을 통해 제 1 전압보다 더 큰 제 2 부스팅 전압까지 부스팅시킬 것이다. 제 1 채널을 제 2 부스팅 전압으로 설정함으로써, 제 1 NAND 스트링(즉, 프로그래밍을 위해 선택되지 않은 NAND 스트링)의 채널 전압은 프로그래밍될 인접하는 NAND 스트링들로 인한 커플링 이후 비트 라인 금지 전압에 상당히 가깝게 유지될 것이다.

단계(958)에서, 공통 비트 라인은 제 2 시점 이후 제 3 시점에서 프로그래밍 전압으로 설정된다. 일 예에서, 공통 비트 라인은 0V로 설정된다. 단계(960)에서, 제 1 NAND 스트링 및 제 2 NAND 스트링 모두가 제 3 시점 이후 제 4 시점에서 (예를 들어, 셀프-부스팅을 통해) 부스팅된다. 단계(962)에서, 제 2 NAND 스트링의 저장 소자는 제 4 시점 이후 제 5 시점에서 프로그래밍된다. 일 예에서, 프로그래밍 전압은 제 1 NAND 스트링 및 제 2 NAND 스트링 모두와 통신하는 선택된 워드 라인에 인가된다.

본 명세서에서 개시되는 기술의 일 실시예는, 제 1 NAND 스트링, 제 2 NAND 스트링, 그리고 제 1 NAND 스트링 및 제 2 NAND 스트링과 통신하는 하나 이상의 관리 회로들을 포함한다. 제 1 NAND 스트링은 공유된 비트 라인과 통신한다. 제 1 NAND 스트링은 제 1 채널을 포함한다. 제 2 NAND 스트링은 공유된 비트 라인과 통신한다. 제 2 NAND 스트링은 제 2 채널을 포함한다. 하나 이상의 관리 회로들은 제 1 시점에서 제 1 채널을 제 1 전압까지 사전충전하고, 제 1 채널의 사전충전은 제 2 채널을 제 1 전압보다 작은 제 1 부스팅 전압까지 부스팅시킨다. 하나 이상의 관리 회로들은 제 1 시점 이후 제 2 시점에서 제 2 채널을 제 1 전압까지 사전충전하고, 제 2 채널의 사전충전은 제 1 채널을 제 1 전압보다 큰 제 2 전압까지 부스팅시킨다. 하나 이상의 관리 회로들은 제 2 시점 이후의 제 3 시점에서, 공유된 비트 라인을 프로그래밍 전압으로 설정한다.

본 명세서에서 개시되는 기술의 일 실시예는, 제 1 시점에서, 제 1 전압을 제 1 NAND 스트링과 관련된 제 1 채널에 인가하는 것, 그리고 제 1 시점 이후의 제 2 시점에서, 제 2 전압을 제 2 NAND 스트링과 관련된 제 2 채널에 인가하는 것을 포함한다. 제 2 NAND 스트링은 제 1 NAND 스트링에 인접하여 있다. 제 2 NAND 스트링과 제 1 NAND 스트링은 공통 비트 라인을 공유한다. 제 1 전압을 인가함으로써 제 2 채널은 제 1 전압보다 작은 제 1 부스팅 전압까지 부스팅된다. 제 2 전압을 인가함으로써 제 1 채널은 제 1 전압보다 큰 제 2 부스팅 전압까지 부스팅된다. 이러한 방법은 또한, 제 2 시점 이후 제 3 시점에서, 공통 비트 라인을 프로그래밍 전압으로 설정하는 것, 그리고 제 3 시점 이후 제 4 시점에서, 제 2 NAND 스트링의 저장 소자를 프로그래밍하는 것을 포함한다.

본 명세서에서 개시되는 기술의 일 실시예는, 제 1 비트 라인, 복수의 워드 라인들, 제 1 선택 라인, 제 2 선택 라인, 제 1 NAND 스트링, 및 제 2 NAND 스트링을 포함한다. 제 1 NAND 스트링은 제 1 비트 라인과 통신한다. 제 1 NAND 스트링은 제1의 복수의 비-휘발성 저장 소자들 및 제 1 선택 게이트를 포함한다. 제 1 NAND 스트링은 제 1 채널을 포함한다. 제 2 NAND 스트링은 제 1 비트 라인과 통신한다. 제 2 NAND 스트링은 제2의 복수의 비-휘발성 저장 소자들 및 제 2 선택 게이트를 포함한다. 제 2 NAND 스트링은 제 2 채널을 포함한다. 복수의 워드 라인들은 제 1 NAND 스트링 및 제 2 NAND 스트링과 통신한다. 제 1 선택 라인은 제 1 선택 게이트에 연결되고, 제 2 선택 라인은 제 2 선택 게이트에 연결된다. 제 1 채널은 제 1 시점에서 제 1 전압으로 설정되고, 제 2 채널은 제 1 시점 이후 제 2 시점에서 제 1 전압으로 설정된다. 제 2 채널을 제 1 전압으로 설정함으로써 제 1 채널은 제 1 전압보다 큰 제 2 전압까지 부스팅된다. 제 2 시점 이후 제 3 시점에서 제 1 비트 라인이 비트 라인 프로그래밍 전압으로 바이어스된다.

본 명세서의 목적을 고려하면, 본 명세서에서 개시되는 기술과 관련된 각각의 프로세스는 하나 이상의 컴퓨팅 디바이스(computing device)들에 의해 계속해서 수행될 수 있다. 프로세스에서의 각각의 단계는 다른 단계들에서 사용된 컴퓨팅 디바이스들과 동일한 컴퓨팅 디바이스들 혹은 상이한 컴퓨팅 디바이스들에 의해 수행될 수 있고, 각각의 단계는 단일의 컴퓨팅 디바이스에 의해 반드시 수행될 필요는 없다.

본 명세서의 목적을 고려하면, "실시예", "일 실시예", "일부 실시예" 혹은 "또 다른 실시예"로 본 명세서에 언급된 것은 다양한 실시예들을 설명하기 위해 사용된 것으로, 반드시 동일한 실시예를 나타내지 않는다.

본 명세서의 목적을 고려하면, 연결은 직접적 연결 혹은 (예를 들어, 또 다른 부분을 통한) 간접적 연결일 수 있다.

본 명세서의 목적을 고려하면, 어떤 대상들의 "세트(set)"라는 용어는 해당 대상들 중 하나 이상으로 이루어진 "세트"를 지칭한다.

구조적 특징들 및/또는 방법적 동작들에 특정된 언어로 본 발명의 주된 내용이 설명되고 있지만, 첨부되는 특허청구범위에서 정의되는 이러한 주된 내용은 앞서 설명된 특정의 특징들 및 동작들에 반드시 한정되는 것이 아님을 이해해야 한다. 오히려, 앞서 설명된 이러한 특정의 특징들 및 동작들은 청구항들을 구현하는 예시적인 형태로서 개시되는 것이다.

Claims

비휘발성 저장 시스템으로서,
공유된 비트 라인(shared bit line)과 통신하며 제 1 채널을 포함하는 제 1 NAND 스트링(string);
상기 공유된 비트 라인과 통신하며 제 2 채널을 포함하는 제 2 NAND 스트링; 및
상기 제 1 NAND 스트링 및 상기 제 2 NAND 스트링과 통신하는 하나 이상의 관리 회로들
을 포함하고,
상기 하나 이상의 관리 회로들은 제 1 시점(point in time)에서 상기 제 1 채널을 제 1 전압까지 사전충전(precharge)하고, 상기 제 1 채널의 사전충전은 상기 제 2 채널을 상기 제 1 전압보다 작은 제 1 부스팅 전압(first boosted voltage)까지 부스팅(boosting)시키며,
상기 하나 이상의 관리 회로들은 상기 제 1 시점 이후 제 2 시점에서 상기 제 2 채널을 상기 제 1 전압까지 사전충전하고, 상기 제 2 채널의 사전충전은 상기 제 1 채널을 상기 제 1 전압보다 큰 제 2 전압까지 부스팅시키며,
상기 하나 이상의 관리 회로들은 상기 제 2 시점 이후 제 3 시점에서 상기 공유된 비트 라인을 프로그래밍 전압(programming voltage)으로 설정하는 것을 특징으로 하는 비휘발성 저장 시스템.
제1항에 있어서,
상기 제 2 NAND 스트링은 상기 제 1 NAND 스트링에 인접하는 것을 특징으로 하는 비휘발성 저장 시스템.
제1항에 있어서,
상기 하나 이상의 관리 회로들은 상기 제 3 시점 이후 제 4 시점에서 프로그래밍 전압을 선택된 워드 라인에 인가하는 것을 특징으로 하는 비휘발성 저장 시스템.
제1항에 있어서,
상기 하나 이상의 관리 회로들은 상기 제 1 시점에서 상기 공유된 비트 라인을 상기 제 1 전압으로 바이어스(bias)시키며, 적어도 상기 제 2 시점까지 상기 공유된 비트 라인을 상기 제 1 전압으로 계속 바이어스시키는 것을 특징으로 하는 비휘발성 저장 시스템.
제1항에 있어서,
상기 제 1 전압은 비트 라인 금지 전압(bit line inhibit voltage)을 포함하는 것을 특징으로 하는 비휘발성 저장 시스템.
제1항에 있어서,
상기 하나 이상의 관리 회로들은 상기 제 3 시점 이후 제 4 시점에서 상기 제 1 NAND 스트링 및 상기 제 2 NAND 스트링에 셀프 부스팅 프로그램 금지 스킴(self-boosted program inhibit scheme)을 적용하는 것을 특징으로 하는 비휘발성 저장 시스템.
비휘발성 저장 시스템을 동작시키기 위한 방법으로서,
제 1 NAND 스트링과 관련된 제 1 채널에 제 1 전압을 인가하는 단계;
상기 제 1 전압을 인가한 이후에 제 2 NAND 스트링과 관련된 제 2 채널에 제 2 전압을 인가하는 단계 - 상기 제 2 NAND 스트링은 상기 제 1 NAND 스트링에 인접하여 있고, 상기 제 2 NAND 스트링과 상기 제 1 NAND 스트링은 공통 비트 라인을 공유하며, 상기 제 1 전압을 인가함으로써 상기 제 2 채널은 상기 제 1 전압보다 작은 제 1 부스팅 전압까지 부스팅되고, 상기 제 2 전압을 인가함으로써 상기 제 1 채널은 상기 제 1 전압보다 큰 제 2 부스팅 전압까지 부스팅됨 - ;
상기 제 2 전압을 인가한 이후에 상기 공통 비트 라인을 프로그래밍 전압으로 설정하는 단계;
상기 공통 비트 라인을 설정한 이후에 상기 제 1 NAND 스트링 및 상기 제 2 NAND 스트링을 부스팅시키는 단계; 및
상기 제 1 NAND 스트링 및 상기 제 2 NAND 스트링을 부스팅시킨 이후에 상기 제 2 NAND 스트링의 저장 소자를 프로그래밍하는 단계
를 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키기 위한 방법.
제7항에 있어서,
상기 제 1 전압은 비트 라인 금지 전압을 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키기 위한 방법.
제7항에 있어서,
상기 공통 비트 라인을 프로그래밍 전압으로 설정하는 단계는 상기 공통 비트 라인을 접지값(ground)으로 바이어스하는 것을 포함하고,
상기 제 1 NAND 스트링 및 상기 제 2 NAND 스트링을 부스팅시키는 단계는 상기 제 1 NAND 스트링 및 상기 제 2 NAND 스트링에 셀프 부스팅 프로그램 금지 스킴을 적용하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키기 위한 방법.
제7항에 있어서,
상기 제 1 전압을 인가하는 단계는 상기 공통 비트 라인에 비트 라인 금지 전압을 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키기 위한 방법.