KR20100024918A - 비휘발성 저장소자의 판독 동작 동안에 파워 소모의 감소 - Google Patents

비휘발성 저장소자의 판독 동작 동안에 파워 소모의 감소 Download PDF

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KR20100024918A
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Abstract

판독 동작 동안에 비선택 워드라인 상에 감소된 판독 패스 전압을 제공함으로써, 비휘발성 저장 디바이스의 전력 소모가 감소된다. 판독중인 저장소자들을 구비한 선택 워드라인 이후에 있는 하나 이상의 비선택 워드라인들의 프로그래밍 상태가 체크되는바, 이는 상기 비선택 워드라인들이 프로그래밍된 저장소자들을 포함하고 있는지를 판별하기 위한 것이다. 프로그램되지 않은 워드라인이 식별되면, 감소된 판독 패스 전압이, 그 워드라인 및 프로그래밍 순서에서 그 워드라인 이후에 있는 다른 워드라인들에게 제공된다. 프로그래밍 상태는 워드라인에 저장된 플래그에 의해서 판별될 수 있는바, 예컨대 최하위 판독 상태에서 워드라인을 판독함으로써 판별될 수 있다. 체크되는 비선택 워드라인들은 워드라인들의 세트에서 기결정될 수 있으며 또는 선택 워드라인의 위치에 기초하여 적응적으로 결정될 수 있다.
전력 소모, 선택 워드라인, 판독 패스 전압, 프로그래밍 상태

Description

비휘발성 저장소자의 판독 동작 동안에 파워 소모의 감소{REDUCING POWER CONSUMPTION DURING READ OPERATIONS IN NON-VOLATILE STORAGE}
본 발명은 비휘발성 메모리에 관한 것이다.
반도체 메모리는 다양한 전자 디바이스들에서 점점 더 많이 이용되고 있다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대정보 단말기(PDA), 휴대용 연산 장치, 비-휴대용 연산 장치 및 기타 장치에서 사용된다. 그 중에서도, 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(Electrical Erasable Programmable Read Only Memory : EEPROM) 및 플래시 메모리가 가장 일반적인 비휘발성 반도체 메모리이다. EEPROM의 일 유형인 플래시 메모리의 경우, 통상적인 풀-피쳐링된 EEPROM과는 달리, 전체 메모리 어레이의 콘텐츠 또는 메모리의 일부 콘텐츠는 한번에 소거될 수 있다.
통상적인 EEPROM과 플래시 메모리 둘다는 플로팅 게이트를 이용하는바, 상기 플로팅 게이트는 반도체 기판의 채널 영역으로부터 절연되어 있으며 채널 영역 위에 자리잡고 있다. 플로팅 게이트와 채널 영역은 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에 제공되며 그리고 상기 플로팅 게이트로부터 절연된다. 트랜지스터의 임계전압은 플로팅 게이트 상에서 유지되고 있는 전하의 양에 의해 제어된다. 즉, 트랜지스터가 턴온되어 소스와 드레인 사이에서 도통을 허용하기 전에, 제어 게이트에 인가되어야만 하는 전압의 최소량은, 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.
몇몇 EEPROM과 플래시 메모리 디바이스들은 2개 범위의 전하들을 저장할 수 있는 플로팅 게이트를 갖는다. 따라서, 이러한 메모리 셀은 2개의 상태들(소거 상태와 프로그래밍 상태) 사이에서 프로그래밍/소거될 수 있다. 이러한 플래시 메모리 디바이스는, 각각의 메모리 셀이 1 비트의 데이터를 저장할 수 있기 때문에, 이진(binary) 메모리 디바이스라고 종종 지칭되기도 한다.
다중-상태(또는, 다중-레벨) 플래시 메모리 디바이스는, 프로그래밍된 다수개의 구별되는 유효 임계전압 범위들(또는, 허용 임계전압 범위들)을 식별함으로써 구현될 수 있다. 구별되는 임계전압 범위들 각각은, 메모리 디바이스에서 인코딩된 데이터 비트들의 세트에 대한 소정값에 대응한다. 예를 들어, 각각의 메모리 소자는 2 비트의 데이터를 저장할 수 있는바, 이 경우 메모리 소자는 구별되는 4개의 임계전압 범위들에 대응하는 분리된 4개의 전하 밴드(band) 중 어느 하나에 위치할 수 있다.
통상적으로, 프로그램 동작 동안에 제어 게이트에 인가되는 프로그램 전압 VPGM 은 시간에 대해 그 크기가 증가하는 일련의 펄스들로서 인가된다. 가능한 일례에서, 펄스들의 크기는 연속되는 각각의 펄스들 마다 소정의 스텝 사이즈(예컨대, 0.2 ~ 0.4 볼트) 만큼 증가한다. VPGM 은 플래시 메모리 소자의 제어 게이트에 인가 될 수 있다. 프로그램 펄스들 사이의 기간들에서 검증 동작들이 수행된다. 즉, 병렬로 프로그래밍되는 소자들의 그룹의 각 소자의 프로그래밍 레벨이, 연속적인 프로그래밍 펄스들 사이에서 판독되어, 각 소자의 프로그래밍 레벨이 각 소자가 프로그래밍될 예정인 검증 레벨과 같거나 또는 이보다 큰지가 판별된다. 다중 상태 플래시 메모리 소자들의 어레이의 경우에는, 소자의 각각의 상태에 대해서 검증 단계가 수행되어, 상기 소자가 데이터에 관련된 검증 레벨(data-associated verify level)에 도달했는지를 판별할 수 있다. 예를 들어, 4개의 상태들로 데이터를 저장할 수 있는 다중 상태 메모리 소자는, 3개의 비교 포인트들에 대해 검증 동작을 수행할 필요가 있을 수도 있다.
또한, EEPROM 또는 낸드(NAND) 스트링의 낸드 플래시 메모리 디바이스와 같은 플래시 메모리 디바이스를 프로그래밍하는 경우, VPGM 이 제어 게이트에 인가되고 비트라인은 접지되는 것이 전형적인바, 이는 셀 또는 메모리 소자(예컨대, 저장 소자)의 채널로부터 플로팅 게이트로 전자들이 주입되게 한다. 플로팅 게이트에 전자들이 축적되면, 상기 플로팅 게이트는 음으로(negatively) 충전되며 그리고 메모리 소자의 임계전압은 상승하게 되는바, 따라서 이러한 메모리 소자는 프로그래밍된 상태에 있다고 간주된다. 전술한 프로그래밍에 관한 좀더 상세한 내용은, "Source Side Self Boosting Technique For Non-Volatile Memory" 라는 명칭의 미국등록특허 US 6,859,397 와 "Detecting Over Programmed Memory" 라는 명칭의 미국공개특허 2005/0024939 (2005년 2월 3일자 공개)에서 찾아볼 수 있으며, 이들 미 국등록특허와 미국공개특허 모두는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
하지만, 메모리 디바이스에 관한 문제점들 중 하나는, 가능한한 어느 때라도 파워 소모를 감소시킬 필요가 있다는 점인데, 이는 예컨대, 비휘발성 메모리를 이용하는 휴대용 전자 디바이스에서 배터리 소모 및 발열 문제(heat build up)를 감소시키기 위한 것이다.
본 발명은 비휘발성 저장소자의 판독 동작 동안에 파워 소모를 감소시키는 방법을 제공함으로써, 상기한 문제점 및 다른 문제점들을 해결할 수 있다. 특히, 많은 수의 저장소자들이 소거 상태(예컨대, 프로그래밍되지 않은 상태)에 있는 때에, 파워 소모가 감소된다.
본 발명의 일실시예에 따르면, 비휘발성 저장소자를 동작시키는 방법이 제공되는바, 상기 방법은, 제 1 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자에 대해 감지 동작을 수행하는 것과 관련하여, 프로그래밍된 상태에 있는 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재하는지 안 하는지를 판별하는 단계를 포함한다. 또한 상기 방법은, 프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재한다고 상기 판별 단계에서 판별되는 때에, 상기 감지 동작을 수행하면서 상기 제 2 워드라인에게 제 1 전압을 인가하는 단계와 그리고 프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재 안 한다고 상기 판별 단계에서 판별되는 때에, 상기 감지 동작을 수행하면서 상기 제 2 워드라인에게 제 2 전압을 인가하는 단계를 포함한다. 예를 들어, 프로그래밍된 상태에 있는 비휘발성 저장소자들을 비선택 워드라인이 포함하지 않을 때, 더 작은 전압이 비선택 워드라인에게 인가될 수 있다.
본 발명의 다른 일실시예에 따르면, 비휘발성 저장소자를 동작시키는 방법이 제공되는바, 상기 방법은, 제 1 개수의 워드라인들이 적어도 하나의 프로그래밍된 비휘발성 저장소자를 포함하는지 안 하는지를 판별하는 단계, 그리고 제 1 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자에 대해 감지 동작을 수행하는 단계를 포함하는바, 상기 제 1 워드라인은 상기 제 1 개수의 워드라인들에 속하지 않는다. 상기 방법은 또한, 상기 제 1 개수의 워드라인들이 적어도 하나의 프로그래밍된 비휘발성 저장소자를 포함한다고 판별되는 때에, 상기 감지 동작을 수행하면서 상기 제 1 개수의 워드라인들에게 제 1 전압을 인가하는 단계와 그리고 상기 제 1 개수의 워드라인들이 적어도 하나의 프로그래밍된 비휘발성 저장소자를 포함하지 않는다고 판별되는 때에, 상기 감지 동작을 수행하면서 상기 제 1 개수의 워드라인들에게 제 2 전압을 인가하는 단계를 포함한다.
본 발명의 또 다른 일실시예에 따르면, 비휘발성 저장소자를 동작시키는 방법이 제공되는바, 상기 방법은, 마지막 소거 동작 이후의 프로그래밍 동작에서 제 1 워드라인이 이용되었는지 아닌지를 나타내는 데이터를 저장하는 단계, 그리고 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자에 대한 감지 동작 동안에 상기 제 1 워드라인에게 인가되는 전압 레벨의 세팅에 사용하기 위해 상기 데이터를 액세스하는 단계를 포함한다.
도1은 낸드 스트링의 평면도이다.
도2는 도1의 낸드 스트링에 대한 등가 회로도이다.
도3은 낸드 플래시 저장소자의 어레이에 대한 블록도이다.
도4는 기판 상에 형성된 낸드 스트링의 단면도이다.
도5는 판독동작 동안에 워드라인들의 세트에 인가된 전압들을 도시한다.
도6은 워드라인들의 세트에서 비선택(unselected) 워드라인의 프로그래밍 상태를 체크하는 것을 도시한 도면이다.
도7 판독동작 동안에 워드라인들의 세트에 인가된 전압들을 도시한 것으로, 프로그래밍된 워드라인들에 인가된 상위 판독 패스 전압(higher read pass voltage)과 프로그래밍되지 않은 워드라인들에 인가된 하위(lower) 판독 패스 전압을 포함한다.
도8은 판독동작 동안에 특정 파형들의 행동을 설명하는 타이밍도이다.
도9는 판독동작 동안에 워드라인들의 세트에 인가되는 전압들을 세팅하기 위한 프로세스의 순서도이다.
도10a는 워드라인들의 세트에서 비선택 워드라인들이 프로그래밍되었는지를 판별하기 위한 제 1 프로세스의 순서도이다.
도10b는 워드라인들의 세트에서 비선택 워드라인들이 프로그래밍되었는지를 판별하기 위한 제 2 프로세스의 순서도이다.
도10c는 워드라인들의 세트에서 비선택 워드라인들이 프로그래밍되었는지를 판별하기 위한 제 3 프로세스의 순서도이다.
도10d는 워드라인이 프로그래밍되었는지를 나타내는 데이터를 저장하기 위한 프로세스의 순서도이다.
도11은 낸드 플래시 저장소자들의 어레이에 대한 블록도이다.
도12는 단일 로우/컬럼 디코더 및 판독/기입 회로를 이용하는 비휘발성 메모리 시스템에 대한 블록도이다.
도13은 이중 로우/컬럼 디코더 및 판독/기입 회로를 이용하는 비휘발성 메모리 시스템에 대한 블록도이다.
도14는 감지 블록의 일례를 예시한 블록도이다.
도15는 전 비트라인(all bit line) 메모리 구조 또는 홀수-짝수 메모리 구조에 대해서, 메모리 어레이들을 블록들로 구성하는 일례를 예시한 도면이다.
도16은 단일 패스(single-pass) 프로그래밍의 경우 임계전압 분포들의 예시적인 세트를 도시한다.
도17은 다중 패스(multi-pass) 프로그래밍의 경우 임계전압 분포들의 예시적인 세트를 도시한다.
도18a 내지 도18c는 다양한 임계전압 분포들을 보여주며 그리고 비휘발성 메모리를 프로그래밍하는 프로세스를 예시한다.
도19는 비휘발성 메모리를 프로그래밍하기 위한 프로세스에 관한 일실시예를 나타낸 순서도이다.
도20은 프로그래밍 동안에 비휘발성 저장소자의 제어 게이트에 인가되는 예시적인 펄스 트레인을 도시한다.
본 발명은 비휘발성 저장소자의 판독동작 동안에서 파워 소모를 감소시키는 방법을 제공한다.
본 발명을 구현하기에 적절한 메모리 시스템의 일례는 낸드 플래시 메모리 구조를 이용하는바, 이는 2개의 선택 게이트들 사이에 직렬로 배치된 다수의 트랜지스터들을 포함한다. 직렬로 있는 상기 트랜지스터들과 선택 게이트들은 낸드 스트링이라고 호칭되기도 한다. 도1은 하나의 낸드 스트링에 대한 평면도이다. 도2는 그 등가회로도이다. 도1 및 도2에 도시된 낸드 스트링은 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 샌드위치되어 직렬로 배치된 4개의 트랜지스터들(100, 102, 104, 106)을 포함한다. 선택 게이트(120)는 낸드 스트링 연결을 비트라인(126)에 게이팅한다. 선택 게이트(122)는 낸드 스트링 연결을 소스라인(128)에 게이팅한다. 선택 게이트(120)는 제어 게이트(120CG)에 적절한 전압을 인가함으로써 제어된다. 선택 게이트(122)는 제어 게이트(122CG)에 적절한 전압을 인가함으로써 제어된다. 각각의 트랜지스터들(100, 102, 104, 106)은 제어 게이트와 플로팅 게이트를 갖는다. 예를 들어, 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이 트(106FG)를 갖는다. 제어 게이트(100CG)는 워드라인(WL3)에 연결되며, 제어 게이트(102CG)는 워드라인(WL2)에 연결되며, 제어 게이트(104CG)는 워드라인(WL1)에 연결되며, 제어 게이트(106CG)는 워드라인(WL0)에 연결된다. 또한, 제어 게이트들은 워드라인의 일부로서 제공될 수도 있다. 일실시예에서, 트랜지스터들(100, 102, 104, 106)은 각각 저장소자들이며, 또한 메모리 셀로도 지칭될 수도 있다. 다른 실시예에서, 상기 저장소자들은 다수개의 트랜지스터들을 포함할 수도 있으며 또는, 도1 및 도2에 도시된 것과 다를 수도 있다. 선택 게이트(120)는 선택라인 SGD(드레인 선택 게이트)에 연결된다. 선택 게이트(122)는 선택라인 SGS(소스 선택 게이트)에 연결된다.
도3은 3개의 낸드 스트링을 도시한 회로도이다. 낸드 구조를 이용하는 플래시 메모리 시스템의 통상적인 구조는 여러개의 낸드 스트링을 포함할 것이다. 예를 들어, 메모리 어레이에서 3개의 낸드 스트링(320, 340, 360)이 도시되어 있지만, 메모리 어레이은 훨씬 많은 낸드 스트링을 갖는다. 각각의 낸드 스트링은 2개의 선택 게이트와 4개의 저장소자들을 갖는다. 간략화를 위해서 4개의 저장소자들이 도시되어 있지만, 근래의 낸드 스트링은 예컨대 32개 또는 64개 까지의 저장소자들을 가질 수 있다.
예를 들어, 낸드 스트링(320)은 선택 게이트들(322, 327) 및 저장소자들(323-326)을 포함하고, 낸드 스트링(340)은 선택 게이트들(342, 347) 및 저장소자들(343-346)을 포함하며, 낸드 스트링(360)은 선택 게이트들(362, 367) 및 저장소자들(363-366)을 포함한다. 각각의 낸드 스트링은 선택 게이트들(예컨대, 선택 게이트 327, 347, 또는 367)에 의해 소스 라인에 연결된다. 선택 라인 SGS는 소스측 선택 게이트들을 제어하는데 이용된다. 다수의 낸드 스트링들(320, 340, 360) 각각은 선택 게이트들(322, 342, 362 등)의 선택 트랜지스터들에 의해서 비트라인들(321, 341, 361)에 각각 연결된다. 이들 선택 트랜지스터들은 드레인 선택 라인 SGD에 의해서 제어된다. 다른 실시예에서, 선택 라인들은 낸드 스트링들 사이에서 꼭 공통일 필요는 없다. 즉, 서로 다른 낸드 스트링들에 대해서 서로 다른 선택 라인들이 제공될 수도 있다. 워드라인 WL3은 저장소자들(323, 343, 363)에 대한 제어 게이트들에 연결된다. 워드라인 WL2은 저장소자들(324, 344, 364)에 대한 제어 게이트들에 연결된다. 워드라인 WL1은 저장소자들(325, 345, 365)에 대한 제어 게이트들에 연결된다. 워드라인 WL0은 저장소자들(326, 346, 366)에 대한 제어 게이트들에 연결된다. 도시된 바와 같이, 각각의 비트라인과 각각의 낸드 스트링은 어레이의 컬럼 또는 저장소자들의 세트를 구성한다. 워드라인들(WL3, WL2, WL1 및 WL0)은 어레이의 로우(row) 또는 세트를 구성한다. 각각의 워드라인은 그 로우 내의 각 저장소자들의 제어 게이트들을 연결한다. 또는, 워드라인들 자체에 의해서 제어 게이트들이 제공될 수도 있다. 예를 들어, 워드라인 WL12는 저장소자들(324, 344 및 364)에 대한 제어 게이트들을 제공한다. 실제로는, 하나의 워드라인에 수천개의 저장소자들이 있을 수 있다.
각각의 저장소자는 데이터를 저장할 수 있다. 예를 들어, 1 비트의 디지털 데이터를 저장하는 경우(이진 메모리 셀로 지칭됨), 저장소자의 가능한 임계전압 들(VTH)의 범위는, 논리 데이터 "1" 과 "0" 에 할당되는 2개의 범위로 나뉘어진다. 낸드형 플래시 메모리의 일례에서, 저장소자가 소거된 후의 임계전압(VTH)은 음(negative)이며, 이는 논리 "1" 로 정의된다. 프로그래밍 동작 이후의 임계전압(VTH)은 양(positive)이며, 이는 논리 "0" 으로 정의된다. 임계전압(VTH)이 음이고 그리고 판독 동작이 시도되는 경우, 상기 저장소자는 논리 "1"이 저장되어 있음을 나타내기 위해서 턴온될 것이다. 임계전압이 양이고 그리고 판독 동작이 시도되는 경우, 상기 저장소자는 턴온되지 않을 것이며, 이는 논리 "0"이 저장되어 있음을 나타낸다. 저장소자는 또한 다중 레벨의 정보, 예컨대 다수 비트의 디지털 데이터를 저장할 수 있다. 이 경우, (VTH) 값의 범위는 데이터 레벨의 갯수만큼 나뉘어진다. 예를 들어, 4개 레벨을 갖는 정보가 저장된다면, 데이터 값 "11", "10", "01", "00" 에 할당되는 네 개의 임계전압(VTH) 범위들이 존재할 것이다. 낸드 타입 메모리에 관한 일 실시예에서, 소거 동작 이후의 임계전압(VTH)은 음이며 이는 "11"로 정의된다. 양의 임계전압(VTH) 값들은 "10", "01", "00" 상태들을 위해 사용된다. 저장소자 안으로 프로그래밍되는 데이터와 그 저장소자의 임계전압 레벨들 사이의 특별한 관계는, 상기 저장소자들에 적용된 데이터 인코딩 체계에 의존한다. 예를 들어, 미국등록특허 US 6,222,762 및 미국공개특허(공개번호 2004/0255090)에는 다중-상태 플래시 저장소자를 위한 다양한 데이터 인코딩 체계가 개시되어 있는데, 이들 2개의 미국등록특허 및 미국공개특허는 본 발명에 대한 참조로서 그 전체내용 이 본 명세서에 통합된다.
낸드형 플래시 메모리들과 이들의 동작에 대한 관련 일례들은 다음의 미국등록특허들(미국등록특허 US 5,386,422, US 5,522,580, US 5,570,315, US 5,774,397, US 6,046,935, US 6,456,528, US 6,522,580)에 설명되어 있으며, 이들 모두는 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다.
플래시 저장소자를 프로그래밍하는 경우, 프로그램 전압이 저장소자의 제어 게이트에 인가되며 그리고 그 저장소자에 관계된 비트라인은 접지된다. 전자들은 채널로부터 플로팅 게이트로 주입된다. 플로팅 게이트에 전자들이 축적되는 때, 플로팅 게이트는 음으로 충전되며 그리고 그 저장소자의 VTH 는 상승한다. 프로그래밍되는 저장소자의 제어 게이트에 프로그램 전압을 인가하기 위해서, 프로그램 전압은 적절한 워드라인 상에 인가된다. 앞서 설명된 바와 같이, 각각의 낸드 스트링에 있는 하나의 저장소자는 동일한 워드라인을 공유한다. 예를 들어, 도3의 저장소자 324를 프로그래밍하는 경우, 저장소자 344 및 저장소자 364의 제어 게이트들에도 또한 프로그램 전압이 인가될 것이다.
도4는 기판 상에 형성된 낸드 스트링의 단면을 도시한 단면도이다. 상기 도면은 간략화된 것이며 축척대로 그려진 것은 아니다. 낸드 스트링(400)은, 기판(490) 상에 형성된, 소스측 선택 게이트(406), 드레인측 선택 게이트(424), 및 8개의 저장소자들(408, 410, 412, 414, 416, 418, 420 및 422)을 포함한다. 다수의 소스/드레인 영역들, 그 일례로는 소스/드레인 영역(430)이 각각의 저장소자들 및 선택 게이트들(406, 424)의 양측에 제공된다. 일실시예에서, 기판(490)은 삼중-웰 기법(tripple-well technique)을 채용하는바, 이는 n-웰 영역(494) 내의 p-웰 영역(492)을 포함하며, 상기 n-웰 영역(494)은 p-형 기판 영역(496) 내에 포함된다. 낸드 스트링 및 그의 비휘발성 저장소자들은 적어도 부분적으로 p-웰 영역 상에 형성될 수도 있다. VBITLINE 의 전위를 갖는 비트라인(426) 이외에도, VSOURCE 의 전위를 갖는 소스 공급라인(404)이 제공된다. 또한 전압들은, 터미널(402)을 통하여 p-웰 영역(492)에 인가될 수 있으며, 그리고 터미널(403)을 통하여 n-웰 영역(494)에 인가될 수 있다.
판독 동작동안에, 제어 게이트 전압 VCGR 이 선택 워드라인 상에 제공되는바, 이 일례에서 선택 워드라인은 저장소자 414에 관련된 WL3 이다. 또한, 저장소자의 제어 게이트는 워드라인의 일부로서 제공될 수도 있다는 점을 상기하라. 예를 들어, WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7 은 저장소자들(408, 410, 412, 414, 416, 418, 420, 422) 각각의 제어 게이트들을 통해서 연장될 수 있다. 가능한 하나의 부스팅 기법(boosting scheme)에서는, 판독 패스(pass) 전압인 VREAD 가 낸드 스트링(400)에 관련된 나머지 워드라인들에 인가된다. VSGS 및 VSGD가 선택 게이트들(406, 424)에 각각 인가된다.
도5는 판독 동작 동안에 워드라인들의 세트(500)에 인가되는 전압들을 도시한 것이다. 상기 일례에서는 WL0 에서 WLn-1 까지의 n 개의 워드라인들이 존재하는바, 이들은 WL0에서 시작하여 WLn-1 에서 종료하는 워드라인 순서로 프로그래밍된 다. 가능한 하나의 일례에서는 프로그래밍이 한번에 한 워드라인으로 진행될 수 있다는 점을 유의해야 하는바, 이러한 사례에서는 WL0에 관련된 저장소자들이 원하는 프로그래밍 상태들로 완전히(fully) 프로그래밍되고 이후, WL1에 관련된 저장소자들이 원하는 프로그래밍 상태들로 완전히 프로그래밍되는 등등의 식으로 진행한다. 이 경우, 워드라인 프로그래밍 순서는 WL0, WL1, WL2,... 이다.
가능한 또 하나의 일례에서는, 하나의 워드라인에 관련된 저장소자들이 다수의 패스들(passes)에서 프로그래밍된다. 예를 들어, 다음의 단계들이 수행될 수도 있다. 1) WL0에 관련된 저장소자들이 부분적으로 프로그래밍된다. 2) WL1에 관련된 저장소자들이 부분적으로 프로그래밍된다. 3) WL0에 관련된 저장소자들에 대한 프로그래밍이 완료된다. 4) WL2에 관련된 저장소자들이 부분적으로 프로그래밍된다. 5) WL1에 관련된 저장소자들에 대한 프로그래밍이 완료된다. 6) WL3에 관련된 저장소자들이 부분적으로 프로그래밍된다. 7) WL2에 관련된 저장소자들에 대한 프로그래밍이 완료된다 기타 등등. 이 경우 워드라인 프로그래밍 순서는 WL0, WL1, WL0, WL2, WL1, WL3, WL2... 이다. 다양한 프로그래밍 기법들 및 워드라인 프로그래밍 순서들이 이용가능하다.
몇몇 케이스에서는, 저장소자들의 블록(또는, 저장소자들의 다른 세트) 내의 모든 저장소자들이 데이터를 저장할 필요가 있다. 하지만, 다른 케이스들에서는 저장소자들의 오직 일부만이 데이터를 저장할 필요가 있다. 따라서, 판독 동작이 후속으로 수행되는 때, 세트 내의 모든 저장소자들이 데이터로 프로그램되었는지 또는 오직 일부만이 프로그램되었는지는 알 수 없다. 데이터로 프로그램되지 않은 저 장소자들은, 일반적으로 소거 상태에 있다. 예를 들어, 판독을 위한 선택 워드라인이 WL3 인 경우, 워드라인 프로그래밍 순서에서 그 이전에 존재하는 워드라인들 즉, 워드라인 WL0 내지 WL2이 프로그래밍되었다는 사실은 알려져 있다. 즉, 이들 워드라인들은 관련 저장소자들을 프로그래밍하는데 이용되었으며 따라서, 관련 저장소자들은 부분적으로 또는 완전히 프로그래밍된다. 다른 한편으로, 워드라인 프로그래밍 순서에서 선택 워드라인 이후에 존재하는 워드라인들 즉, 워드라인 WL4 내지 WLn-1 는 미지의(unknown) 프로그래밍 상태를 갖는다. 즉, WL3 이, 워드라인들이 세트에서 마지막으로 프로그래밍된 워드라인이 될 수도 있으며, 또는 아닐 수도 있다. 선택 워드라인 이외의 워드라인들은 비선택 워드라인으로 지칭된다. 상기 일례에서는, 판독 패스 전압인 VREAD가 비선택 워드라인들 각각에 인가된다.
하지만, 비선택 워드라인들에 대해서 고정된 VREAD 값을 사용하는 것은, 불필요한 에너지 소모를 야기할 수 있다. 예를 들어, 데이터의 페이지들이 WL0으로 기입되지만, 그 어떤 다른 페이지들도 다른 워드라인들로 기입되지 않는 경우를 고려하면, WL1 내지 WLn-1의 저장소자들은 소거 상태로 남아있는다. WL0 상의 저장소자들의 상태를 판독하는 때, 프로그래밍된 각각의 저장소자는, 프로그래밍되지 않은 다수개의 저장소자들과 함께 하나의 낸드 스트링 내에 존재할 것이다. 더 나아가, 낸드 스트링의 저항 RNAND는 저장소자들이 소거 상태에 있는 때에 더 낮아진다. 다음의 공식은 RSD, VWL, VTH, 및 상수 k의 함수로서 RNAND 를 나타내는바, 여기서 RSD 는 낸드 스트링의 소스-드레인 영역과 소스측 및 드레인측 선택 게이트들의 저항이며, VWL 는 인가된 워드라인 전압이며, VTH 는 한 워드라인의 관련 저장소자들의 임계전압이다.
Figure 112009072276894-PCT00001
따라서, 인가된 워드라인 전압인 VWL 과 임계전압 VTH 사이의 차이가 클 수록, RNAND 는 낮아진다. 예를 들어, 낸드 스트링의 모든 저장소자들이 최상위 프로그래밍 상태에 있는 때와 비교하면, 낸드 스트링의 모든 저장소자들이 소거 상태에 있는 때의 RNAND 는 절반으로 줄어들 수 있다. 또한, 다음의 관계식
Figure 112009072276894-PCT00002
및 P = IV 때문에, 저항 RNAND 가 높을수록 더 높은 ICELL, 더 큰 전력 소모(P) 및 더 높은 최대 순시 전류를 야기한다.
또한, 하나의 워드라인이 프로그래밍되는 때, 예컨대 기입되는 때, 저장소자들에 저장된 데이터 패턴들이 랜덤이라는 것을 보장하기 위해서, "랜덤화(randomization)" 피처가 이용될 수도 있다는 점을 유의해야 한다. 이 경우, 최상위 프로그래밍 상태(즉, "C" 상태)에 있는 소수의 저장소자들이 각각의 낸드 스트링에 존재하게 될 것이다.
전력 소모를 감소시키는 방법 중 하나는, 비선택 워드라인들에 인가되는 워드라인 전압인 VWL 을 낮추는 것이다. 예컨대, 현재 선택 워드라인의 위치 및 워드 라인 프로그래밍 순서에 근거하여 프로그래밍될 것으로 알려진 비선택 워드라인의 경우, 워드라인 전압인 VWL 을 낮추는 것은 용이하지 않을 수도 있는데, 이는 저장소자들 중 일부는 최상위 프로그래밍 상태로 프로그래밍될 수도 있으며 그리고 판독 교란(read disturb)을 회피하기 위해서 충분한 마진을 유지하는 것이 바람직하기 때문이다. 프로그래밍되지 않을 비선택 워드라인들의 경우, 상기 워드라인 전압(VWL)이 안전하게 감소될 수 있으며, 이는 판독 교란을 증가시키지 않고도 전력 소모를 감소시킨다. 예상되는 또 다른 장점은, 임계전압 분포의 감소이다. 이들 장점들은 다양한 방식으로 획득될 수 있다.
도6은 워드라인들의 세트에서 비선택 워드라인의 프로그래밍 상태를 체크하는 때에, 워드라인들(600)에 인가되는 전압들을 도시한 도면이다. 선택 워드라인 이후의 워드라인들이 프로그래밍되는지를 판별하는 방법들 중 하나는, 소정 워드라인, WLx의 프로그래밍 상태를 체크하는 것이다. 예를 들어, 32개의 워드라인(n=32)이 있으며 그리고 WL3이 선택 워드라인인 경우, 일례로 WL23의 프로그래밍 상태가 체크될 수 있다. WL23에 관련된 하나 이상의 저장소자에 또는 다른 곳에 플래그가 저장될 수 있는바, 이것은 상기 관련 저장소자들이 프로그래밍되었는지를 나타낸다. 상기 플래그는, 마지막 소거 동작 이후에, 그 워드라인이 프로그래밍 동작에서 이용되었는지 아닌지를 나타내는 데이터이다. 워드라인들이 차례차례로 판독되는 경우, WL0을 판독하기 전에, 예컨대 상기 WL23 플래그가 체크될 수 있는바, 이 경우 판독 쓰루풋(read throughput)은 WL1, WL2...를 판독하는 동안에 손실되지 않을 것이다.
예컨대, 정규(regular) 판독 동작 이전에 수행되는 선행-판독 동작(pre-read operation)에서 관련 저장소자들이 프로그래밍되었는지를 판별하기 위해서, WL23의 저장소자들을 판독하는 것도 또한 가능하다. 예를 들어, 하나의 감지 동작이 최하위 판독 레벨, 즉 Vra(도16 참조)에서 수행될 수 있다. 만일, 워드라인에 관련된 모든 비휘발성 저장소자들이 턴온이라면, 이들은 프로그래밍되지 않았다고 결론낼 수 있다. 그렇지 않다면, 적어도 하나의 비휘발성 저장소자가 프로그래밍된 것이다. 또한, 다수 워드라인들의 세트가, 프로그래밍된 적어도 하나의 비휘발성 저장소자를 포함하고 있는지를 동시에 판별하는 것도 가능하다. 이러한 것은, 최하위 판독 레벨, Vra 를 다수의 워드라인들에게 동시에 인가함으로써, 성취될 수 있다. 만일, 상기 워드라인들에 관련된 적어도 하나의 비휘발성 저장소자가 오프(off)로 남아있는다면, 적어도 하나의 비휘발성 저장소자가 프로그래밍되었다고 결론낼 수 있다. 그렇지 않다면, 다수의 워드라인들에 관련된 상기 비휘발성 저장소자들 모두는 프로그래밍되지 않는 것이다. 예를 들어, 관련 저장소자들이 프로그래밍되었는지를 판별하기 위해서, 최하위 판독 레벨이 선행 판독 전압으로서 WL23 - WL31에 인가될 수 있다.
만일, 하나의 워드라인에 관련된 저장소자들이 프로그래밍되었다면, 그 워드라인에 인가된 전압은 감소하지 않는다. 만일, 상기 관련 저장소자들이 프로그래밍되지 않았다면, 그 워드라인뿐만 아니라 워드라인 프로그래밍 순서에서 WLx 이후의 워드라인들에 인가된 전압은 감소할 수 있다. 선택 워드라인이 워드라인 프로그래 밍 순서에서 WLx 보다 이전에 있는 경우, 프로그래밍 상태 체크가 수행될 수 있다. 예를 들어, 선택 워드라인이 WL0 과 WLx-1 사이에 있는 경우, 프로그래밍 상태 체크가 수행될 수 있다. 또한, 첫번째 비선택 워드라인이 프로그램되었다고 판별된다면, 소정의 다른 워드라인들의 프로그래밍 상태를 체크하는 것도 가능하다. 예를 들어, 워드라인이 32개(n=32)이며 그리고 선택 워드라인이 WL3인 경우, 워드라인 WL23의 프로그래밍 상태가 먼저 체크될 수 있으며 만일, 워드라인 WL23이 프로그램되었다면 이후, WL27의 프로그래밍 상태가 체크될 수 있다. 만일, WL23은 프로그램되었지만 WL27은 프로그램되지 않았다면, WL27 내지 WL31에 인가되는 워드라인 전압들은 예컨대, 감소될 수 있다. 만일, WL27도 역시 프로그래밍되었다면, 비선택 워드라인 전압들 중 그 어떤 것도 감소시키지 않기로 결정될 수도 있다. 다른 일례에서는, n=32 인 경우 WL7, WL15 및 WL23은, 그 프로그래밍 상태가 체크될 수 있는 후보들이다. 워드라인 프로그래밍 순서에서 선택 워드라인 이후에 있는 후보 워드라인이 먼저 체크된다.
예를 들어, 판독을 위해 선택된 선택 워드라인이 WL8인 경우, 먼저 체크되는 후보 워드라인은 워드라인 WL15 이다. WL7은 체크되지 않는바, 이는 WL7이 워드라인 프로그래밍 순서에서 선택 워드라인보다 이전에 있으며 따라서, 프로그래밍될 것으로 가정되기 때문이다. WL15가 프로그래밍되지 않는다면, 감소된 워드라인 전압이 WL15 내지 WL31에 인가된다. 만일, WL15가 프로그래밍된다면, WL23이 체크된다. 만일, WL23이 프로그래밍되지 않는다면, 감소된 워드라인 전압이 WL23 내지 WL31에 인가된다. 만일, WL23이 프로그래밍된다면, 더 이상의 체크는 수행되지 않 으며, 감소되지 않은 워드라인 전압들이 인가된다.
따라서, 워드라인들의 세트에서 소정 위치들에 있는 하나 이상의 워드라인들이, 그들의 프로그래밍 상태를 판별하기 위하여 체크될 수 있으며, 그리고 이에 따라 워드라인 전압들이 설정될 수 있다.
또 다른 방법은, 워드라인들의 세트 내에서의 현재 선택 워드라인의 위치에 근거하여, 적응적으로(adaptively) 체크될 하나 이상의 워드라인들을 선택하는 것이다. 예를 들어, 프로그래밍에 대해서 제일 먼저 체크되는 워드라인은, 워드라인 프로그래밍 순서에서 현재 선택 워드라인 보다 이후에 있는, 워드라인들의 소정 개수가 될 수 있다. 예를 들어, WL3이 현재의 선택 워드라인이라면, 체크될 워드라인은 이보다 8개 워드라인만큼 더 높을 수 있다(예컨대, WL11). 만일, WL11이 프로그래밍되지 않는다면, 감소된 전압이 WL11 내지 WL31에 인가될 수 있다. 만일, WL11이 프로그래밍된다면, 체크될 다음 워드라인은 워드라인 WL19가 될 수 있다. 만일, WL19가 프로그래밍되지 않는다면, 감소된 전압이 WL19 내지 WL31에 인가될 수 있다. 만일, WL19가 프로그래밍된다면, 체크될 다음 워드라인은 워드라인 WL27이 될 수 있다. 만일, WL27이 프로그래밍되지 않는다면, 감소된 전압이 WL27 내지 WL31에 인가될 수 있다. 만일, WL27이 프로그래밍된다면, 감소되지 않은 워드라인 전압이 이용된다.
일반적으로, 워드라인들의 프로그래밍 상태를 체크하는데 이용되는 상기 특정 기법은, 선택 워드라인이 프로그래밍 순서에서 상대적으로 초기에(early) 존재하며 그리고 프로그래밍 순서에서 선택 워드라인 이후에 상당히 많은 수의 프로그 래밍되지 않은 워드라인들이 존재하는 경우에 전력 소모의 감소가 최대가 된다는 관찰결과에 근거할 수 있다. 이러한 상황은 예컨대, 하위(lower) 워드라인 상의 저장소자가 판독중이며 그리고 상위(higher) 워드라인들 상의 저장소자들이 아직 프로그래밍되지 않은 때에 발생할 수 있다.
워드라인들의 프로그래밍 상태를 체크하는데 이용되는 다양한 옵션들은 도10a 내지 10c를 참조하여 더욱 상세히 설명될 것이다.
도7은 판독 동작 동안에 워드라인들의 세트(700)에 인가되는 전압들을 도시한 도면으로, 프로그래밍된 워드라인들에게 인가되는 상위 판독 패스 전압(higher read pass voltage)과 프로그래밍되지 않은 워드라인들에게 인가되는 하위(lower) 판독 패스 전압을 포함한다. 여기서, 선택 워드라인 WL3은, 제어 게이트 판독 전압 VCGR 을 수신한다. WLx가 프로그래밍되지 않았다는 판별이 수행되는바, 이 경우 WLx+1 내지 WLn-1 도 역시 프로그래밍되지 않았다고 결론된다. 그 결과, 감소된 워드라인 전압 VREAD2 예컨대, 2 ~ 4 볼트가 WLx 내지 WLn-1 에 인가된다. VREAD 전압은 관련 저장소자들을 턴온시켜, 선택된 저장소자들에 대한 판독을 허용할 수 있을 만큼 충분히 높아야 하지만, 판독 교란을 유발할 정도로 높아서는 않된다. 일 실시예에서, VREAD2 = VDD(전원공급 전압)이다. 선택 워드라인 보다 이후에 있지만 WLx 보다는 이전에 있는 워드라인들 예컨대, WL4 내지 WLx-1의 프로그래밍 상태는 알려져 있지 않다. 따라서, 더 높은 워드라인 전압인 VREAD1 (예컨대, 6 볼트)가 WL4 내지 WLx-1에 인가된다. 여기서, VREAD1 > VREAD2 이다. 이들 워드라인들은 보수적인 방책(conservative measure)으로서, 프로그래밍된 것처럼 취급된다. 이와 유사하게, VREAD1 이 WL0 내지 WL2에 인가되는바, 이들 WL0 내지 WL2는 워드라인 프로그래밍 순서에서 선택 워드라인 WL3 보다 이전에 있기 때문에 프로그래밍된 것으로 알려진다.
본 출원에서 제공되는 기법들은 프로그래밍 동작과 관련하여 수행되는 검증 동작 동안에도 또한 이용될 수 있다. 하지만, 프로그래밍 동안에는, 선택 워드라인 이후의 워드라인은 프로그래밍되지 않는다고(소거) 알려져 있다. 따라서, 감소된 전압이, 임의의 프로그래밍 상태 체크들을 수행함이 없이도, 이들 워드라인들에게 인가될 수 있다.
본 출원에서 제공되는 기법들은, 검증과 판독 간의 낸드 체인(chain) 저항의 변화로 인해 야기된 임계전압 분포의 확장을 감소시키는데에도 또한 이용될 수 있다. WL23을 단순히 주목하는 대신에, 예컨대, WL31, WL16, 및 WL8을 또한 주목할 수도 있으며 또는 얼마나 많은 워드라인들이 기입되었는지를 검출하는 또 다른 방책들을 이용할 수도 있다. 기입된 워드라인들의 개수 및 검증 동안에 이용되는 VREAD 값들에 따라, 판독 동안에 상위 워드라인들의 VREAD 가 보상될 수 있다.
또 다른 옵션으로, VREAD1 과 VREAD2 사이의 중간 전압들이 이용된다. 예를 들어, WLx-1에 VREAD1 을 인가하고 WLx에 VREAD2 을 인가하는 대신에, 우리는 WLx-1에 VREAD1 을 인가하고 WLx에 VREAD1.5 을 인가하고 그리고 WLx+1에 VREAD2 을 인가할 수 있다. 여기서, VREAD1 > VREAD1.5 > VREAD2 이다. 이러한 것은, 인가되는 워드라인 전압의 점진적인 변이(transition)를 제공한다.
도8은 검증/판독 동작 동안에 소정 파형들의 행동을 설명하는 타이밍도이다. 일반적으로는, 판독 및 검증 동작 동안에, 선택 워드라인 또는 다른 제어 라인은 소정 전압에 연결되는바(상기 소정 전압의 레벨은 판독 및 검증 동작 각각에 특화된다), 이는 관심있는 저장소자의 임계전압이 이러한 레벨에 도달했는지를 판별하기 위함이다. 워드라인 전압이 인가된 이후, 저장소자가 턴온되는지를 판별하기 위해서, 상기 저장소자의 도통 전류(conduction current)가 측정된다. 도통 전류가 소정 값보다 크다고 측정된다면, 저장소자는 턴온된 것으로 가정되며 그리고 워드라인에 인가된 전압은 그 저장소자의 임계전압보다 크다. 만일, 상기 도통 전류가 소정 값보다 크다고 측정되지 않았다면, 그 저장소자는 턴온되지 않은 것으로 간주되며 그리고 워드라인에 인가된 전압은 그 저장소자의 임계전압보다 크지 않다.
판독 동작 또는 검증 동작 동안에 저장소자의 도통 전류를 측정하는 방법은 매우 많다. 일례로서, 저장소자의 도통 전류는 저장소자를 포함하고 있는 낸드 스트링이 비트라인을 방전시키는 것을 그것이 허용하는(또는 허용하지 못하는) 속도(rate)에 의해서 측정된다. 비트라인 상의 전하가 소정의 시간 이후에 측정되는바, 이는 비트라인 상의 전하가 방전되었는지 아닌지를 알아보기 위한 것이다. 또 다른 일례의 경우, 선택된 저장소자의 도통은 비트라인 상에 전류가 흐르게 하거나 또는 못 흐르게 하는바, 이는 상기 전류 흐름으로 인해 감지 증폭기의 캐패시터가 충전되었는지 아닌지에 의해 계측된다. 이들 2개의 사례들이 논의된다.
특히, 파형(800)은 드레인측 선택 게이트 전압(SGD)을 나타내며, 파형(805)은 프로그래밍되는 것으로 알려진 또는 프로그래밍될 수도 있는 비선택 워드라인들에 인가되는 전압을 나타내며, 파형(810)은 프로그래밍되지 않는 것으로 알려진 비선택 워드라인들에 인가되는 전압을 나타내며, 파형(815)은 선택 워드라인(예컨대, 판독/검증을 위해서 선택된 워드라인)에 인가되는 전압을 나타내며, 파형(820)은 소스측 선택 게이트(SGS) 전압(옵션 1)을 나타내며, 파형(825)은 SGS 전압(옵션 2)을 나타내며, 파형(830)은 선택된 비트라인(BL) 전압(옵션 1)(판독/검증을 위해 선택된 비트라인의 전압)을 나타내며, 파형(835)은 선택된 BL 전압(옵션 2)를 나타내며 그리고 파형(840)은 소스 전압을 나타낸다. 또한, 시간 지점들 t0 - t3는 수평 방향으로 연장된다.
2가지 버전의 SGS 와 선택된 비트라인(BL)이 도시되어 있음을 주목하라. 옵션 1은, 비트라인이 방전되었는지를 판별함으로써 저장소자의 도통 전류를 측정하는 저장소자들의 어레이에 대한 판독/검증 동작을 나타낸다. 옵션 2는, 감지 증폭기 내의 전용 캐패시터를 저장소자가 방전시키는 속도에 의해서 저장소자의 도통 전류를 측정하는 저장소자들의 어레이에 대한 판독/검증 동작을 나타낸다.
먼저, 감지 회로들의 동작 및 비트라인이 방전되었는지를 판별함으로써 저장소자의 도통 전류를 측정하는 저장소자들의 어레이가 옵션 1과 관련하여 설명될 것이다.
t1 이전에서는, 대략 0 볼트인 정상 상태 전압 Vss 에서 전압들이 시작된다. t1에서, SGD 및 SGS(옵션 2)는 각각 VSGD 및 VSGS (예컨대, 3.5 볼트)로 상승된다. 비선택된, 프로그래밍된 워드라인들은 VREAD1 으로 상승되며, 반면에 비선택된, 프로그래밍되지 않은 워드라인들은 낮은 값인 VREAD2 로 상승된다. 일반적으로, VREAD 전압은 관련 저장소자들을 턴온시켜, 선택된 저장소자들에 대한 판독을 허용할 수 있을 만큼 충분히 높아야 하지만, 판독 교란을 유발할 정도로 높아서는 않된다. 전압 VREAD 는 오버드라이브(overdrive) 전압으로서 작용하는바, 왜나하면 상기 전압은 비선택 저장소자들을 턴온시켜서 패스 게이트처럼 동작하게끔 만들기 때문이다. 선택 워드라인은 판독 동작을 위해 VCGR(제어 게이트 판독 전압)로 상승되거나 또는 검증 동작을 위해 검증 레벨로 상승된다. t1 과 t3 사이에서 선택 워드라인 상의 파형은 판독 펄스가 될 것으로 여겨지는바, 상기 판독 펄스는 감지(sense) 동작 동안에 이용된다. 일실시예에서, 선택된 비트라인(BL)(옵션 1)은 약 0.7 볼트로 선행 충전된다.
t2에서 낸드 스트링은 비트라인을 제어할 수 있다. 또한 t2에서, SGS(옵션 1)를 VSGS 로 상승시킴으로써, 소스측 선택 게이트가 턴온된다. 이는, 비트라인 상의 전하를 방전(dissipate)시키는 경로를 제공한다. 판독을 위해 선택된 저장소자의 VTH가 VCGR 보다 크거나 또는 선택 워드라인에 인가된 검증 레벨보다 크다면, 선택된 상기 저장소자는 턴온되지 않을 것이며 그리고 비트라인은 라인 832로 도시되 는 바와 같이 방전하지 않을 것이다. 판독을 위해 선택된 저장소자의 VTH가 VCGR 보다 작거나 또는 선택 워드라인에 인가된 검증 레벨보다 작다면, 선택된 상기 저장소자는 턴온(도통)될 것이며 그리고 비트라인은 라인 834로 도시되는 바와 같이 방전할 것이다. t2 이후 및 t3 이전의 소정 지점(특정 구현예에 의해 결정됨)에서, 감지 증폭기는 비트라인이 충분한 양을 방전했는지를 판별한다. t2 와 t3 사이에서, 감지 증폭기는 평가된 비트라인 전압(BL voltage)을 측정한다. t3에서, 도시된 파형들은 VSS(또는, 스탠바이 혹은 리커버리를 위한 다른 값)로 낮아진다.
옵션 2와 관련하여 다음에 논의되는 바는, 감지 증폭기 내의 전용 캐패시터를 충전시키는 속도에 의해서 저장소자의 도통 전류를 측정하는 감지 회로들 및 저장소자들의 어레이의 행동에 관한 것이다. t1에서, SGD는 VSGD 로 상승하며, 비선택 워드라인들은 VREAD1 또는 VREAD2 로 상승한다. 그리고 선택 워드라인은 판독 동작을 위해서 VCGR 로 상승하거나 또는 검증 동작을 위해서 검증 레벨로 상승한다. 이 경우, 감지 증폭기는 낸드 스트링이 어떤 행동을 하던지 간에, 비트라인 전압을 일정하게 유지하는바, 따라서 감지 증폭기는 상기 전압에 속박되어(clamped) 비트라인을 따라 흐르는 전류를 측정한다. t1 이후 및 t3 이전의 소정 지점(특정 구현예에 의해 결정됨)에서, 감지 증폭기는 감지 증폭기 내의 캐패시터가 충분한 양을 방전했는지를 판별할 것이다. t3에서, 도시된 파형들은 VSS(또는, 스탠바이 혹은 리커버리를 위한 다른 값)로 낮아질 것이다. 다른 실시예들에서는 몇몇 파형들의 타이 밍이 변경될 수도 있음을 유의해야 한다.
도8에 도시된 프로세스는 다음 판독 또는 검증 레벨에서 반복될 수 있는바, 다음 판독 또는 검증 레벨에서는, 다른 VCGR이 인가되어, 선택 워드라인에 관련된 저장소자들의 VTH가 해당 비교 포인트보다 높은지 또는 낮은지를 감지한다.
도9는 판독 동작 동안에 워드라인들의 세트에 인가되는 전압들을 설정하기 위한 프로세스의 순서도를 도시한 것이다. 단계 900에서 판독 동작이 시작된다. 단계 905는 판독을 위해서 저장소자들의 워드라인(예컨대, WLi)을 선택하는 것을 포함한다. 단계 910은, 하나 이상의 워드라인들에 관련된 프로그래밍 상태 플래그를 판독하고, 제어기에 의해 사용되는 메모리에 저장된 데이터를 액세스하고, 선행-판독 동작을 수행함에 의해서 또는 다른 기법에 의해서, 프로그래밍 순서에서 WLi 이후에 있는 워드라인들이 프로그래밍되었는지를 판별하는 것을 포함한다. 단계 915는 비선택되고, 프로그래밍된 워드라인들에 대해서 제 1 판독 패스 전압 VREAD1 을 설정하는 것을 포함하며 그리고 단계 920은 미지의(unknown) 프로그래밍 상태를 갖는 비선택 워드라인들에 대해서 상기 제 1 판독 패스 전압 VREAD1 을 설정하는 것을 포함한다. 단계 925는 비선택되고, 프로그래밍되지 않은 워드라인들에 대해서 제 2 판독 패스 전압 VREAD2 을 설정하는 것을 포함하는바, 여기서 VREAD2 < VREAD1 이다. 단계 930에서 제 1 감지 동작이 시작된다. 단계 935는 선택 워드라인에 대해서 제어 게이트 판독 전압을 설정하는 것을 포함한다. 단계 940은 하나 이상의 저장소자들 을 판독하는 것을 포함하며 그리고 단계 945는 그 결과를 저장하는 것을 포함하는바, 여기서 그 결과란 예컨대, 저장소자의 임계전압이 판독 비교전압 보다 큰지 아닌지를 나타내는 것이다. 단계 950에서 다음 감지 동작이 존재한다면, 단계 935 내지 단계 945가 반복된다. 예를 들어, 제 1 감지 동작은 판독 비교값 Vra를 이용할 수도 있으며, 제 2 감지 동작은 판독 비교값 Vrb를 이용할 수도 있으며, 그리고 제 3 감지 동작은 판독 비교값 Vrc를 이용할 수도 있다(도16 참조). 판독 동작은 단계 955에서 종료한다.
도10a는 워드라인들의 세트에서 비선택 워드라인들이 프로그래밍되었는지를 판별하는 제 1 프로세스에 대한 순서도를 도시한 것이다. 전술한 바와 같이, 일 방법은 워드라인들의 세트 내에서 기결정된 위치에 있는 워드라인이 프로그래밍되었는지를 판별하는 것에 관한 것이다. 특히, 단계 1000에서, 프로그래밍 순서 상에서 선택 워드라인 WLi 이후에 있는 워드라인들이 프로그래밍되었는지를 판별하는 프로세스가 시작된다. 단계 1002는, n개 워드라인들의 세트 내에서 기결정된 위치에 있으며 프로그래밍 순서 상에서 WLi 이후에 있는 워드라인 WLx가 프로그래밍되었는지를 판별하는 것을 포함한다. 도6과 관련하여 이전에 설명된 일례에서, n=32(32개 워드라인)이며, WLx 는 WL23 이다. 단계 1002에서의 판별은, 예컨대, WLx 상의 저장소자들을 판독하는 것 또는 이전에 설정된 상태 플래그를 판독하는 것(단계 1004)을 포함할 수 있다. 결정 단계 1006에서 WLx가 프로그래밍되었다고 판별되고 그리고 결정 단계 1008에서 더 이상의 프로그래밍 상태 체크가 수행되지 않을 것이라고 판별된다면, 비선택되고 프로그래밍된 워드라인들(워드라인 WL0 내지 WLi-1 그리고 WLi+1 내지 WLx)에 대해서 제 1 판독 패스 전압 VREAD1 이 설정되며(단계 1018), 미지의 프로그래밍 상태를 갖는 비선택 워드라인들(워드라인 WLx+1 내지 WLn-1)에 대해서 제 1 판독 패스 전압 VREAD1 이 설정된다(단계 1020). 즉, 모든 비선택 워드라인들에 대해서 VREAD1 이 이용된다. 예를 들어, WLi = WL3 이고 WLx = WL23 인 경우, 단계 1018은 WL0 ~ WL2 및 WL4 ~ WL23에 대해서 VREAD1 을 설정하는 것을 포함하며, 그리고 단계 1020은 WL24 ~ WL31에 대해서 VREAD1 을 설정하는 것을 포함한다.
만일, 결정 단계 1008에서, 또 다른 프로그래밍 상태 체크가 수행되어만 한다면, 프로세스는 단계 1002로 진행하는바, 여기에서는 새로운 워드라인 WLx(다른 x 값)가 프로그래밍되었는지가 판별된다. 하나의 일례로서, 제 1 패스에서는 WLx = WL23 이고 제 2 패스에서는 WLx = WL27 이다. 단계 1006에서, 새롭게 체크된 워드라인이 프로그래밍되었다고 판별되고 단계 1008에서 더 이상의 체크가 수행되지 않을 것이라고 판별된다면, 단계 1018 및 단계 1020이 전술한 바와 같이 수행된다. 예를 들어, 예를 들어, WLi = WL3 이고 WLx = WL27 인 경우, 단계 1018은 WL0 ~ WL2 및 WL4 ~ WL27에 대해서 VREAD1 을 설정하는 것을 포함하며, 그리고 단계 1020은 WL28 ~ WL31에 대해서 VREAD1 을 설정하는 것을 포함한다.
만일, 체크된 워드라인이 프로그램되지 않았다고 판별된다면(단계 1006), 단계 1012 ~ 단계 1016 이 수행된다. 단계 1012는 비선택되고 프로그래밍된 워드라인 들(워드라인 WL0 내지 WLi-1)에 대해서 VREAD1 을 설정하는 것을 포함하며, 단계 1014는 미지의 프로그래밍 상태를 갖는 비선택된 워드라인들(워드라인 WLi+1 내지 WLx-1)에 대해서 VREAD1 을 설정하는 것을 포함하며, 그리고 단계 1016은 비선택되고 프로그래밍되지 않은 워드라인들(워드라인 WLx 내지 WLn-1)에 대해서 더 작은 제 2 판독 패스 전압인 VREAD2 를 설정하는 것을 포함한다. 예를 들어, WLi = WL3 이고 WLx = WL23 인 경우, 단계 1012는 WL0 ~ WL2에 대해서 VREAD1 을 설정하는 것을 포함하며, 그리고 단계 1014는 WL4 ~ WL22에 대해서 VREAD1 을 설정하는 것을 포함하며 그리고 단계 1016은 WL23 ~ WL31에 대해서 VREAD2 를 설정하는 것을 포함한다.
일반적으로는, 프로그래밍 순서 상에서 선택 워드라인(예컨대, WL3)에 더 가까운 소정 워드라인(WL23)에서부터 시작하여 선택 워드라인으로부터 더 멀리 떨어진 소정 워드라인(WL27)까지 진행하는(임의의 프로그래밍되지 않은 워드라인에 도달할 때까지), 워드라인들에 대해서 프로그래밍 상태 체크가 수행될 수 있다. 그 반대의 방법도 또한 가능한바 예컨대, 프로그래밍 상태 체크를 수행하는 것은, 프로그래밍 순서 상에서 선택 워드라인(예컨대, WL3)으로부터 더 멀리 떨어진 소정 워드라인(WL27)에서부터 시작하여, 선택 워드라인에 더 가까운 소정 워드라인(WL23)까지 진행될 수 있다(임의의 프로그래밍되지 않은 워드라인에 도달할 때까지).
도10b는 워드라인들의 세트에서 비선택 워드라인들이 프로그래밍되었는지를 판별하는 제 2 프로세스에 대한 순서도를 도시한 것이다. 이 기법은, 워드라인들의 세트 내에서 선택 워드라인의 위치에 기초하여 결정되는 소정 워드라인에 대해서 프로그래밍 상태 체크를 수행하는 것을 포함한다. 특히, 단계 1040은 프로그래밍 순서 상에서 선택 워드라인 WLi 이후에 있는 워드라인들이 프로그래밍되었는지를 판별하기 위한 프로세스를 시작하는 것을 포함한다. 단계 1042에서 변수 k가 상수로 설정된다. 단계 1044는 워드라인 WLi+k(프로그래밍 순서상에서 워드라인 WLi 이후의 k 번째 워드라인)가 프로그래밍되었는지를 판별하는 것을 포함한다. 예를 들어, 워드라인은 32개이며(n=32), WLi = WL3 이고, k=8 이다. 이 경우, 단계 1044는 워드라인 WL11 이 프로그래밍되었는지를 판별하는 것을 포함한다. 단계 1044에서의 판별은, 예컨대, WL11 상의 저장소자들을 판독하는 것을 포함하거나 또는 이전에 설정된 상태 플래그를 판독하는 것을 포함한다(단계 1046). 결정 단계 1048에서 WLi+k가 프로그래밍되었다고 판별되고 그리고 결정 단계 1050에서 더 이상의 프로그래밍 상태 체크가 수행되지 않을 것이라고 판별된다면, 비선택되고 프로그래밍된 워드라인들(워드라인 WL0 내지 WLi-1 그리고 WLi+1 내지 WLi+k)에 대해서 제 1 판독 패스 전압 VREAD1 이 설정되며(단계 1062), 미지의 프로그래밍 상태를 갖는 비선택 워드라인들(워드라인 WLi+k+1 내지 WLn-1)에 대해서 제 1 판독 패스 전압 VREAD1 이 설정된다(단계 1064). 즉, 모든 비선택 워드라인들에 대해서 VREAD1 이 이용된다. 예를 들어, WLi = WL3 이고 k = 8인 경우, 단계 1062는 WL0 ~ WL2 및 WL4 ~ WL11에 대해서 VREAD1 을 설정하는 것을 포함하며, 그리고 단계 1064는 WL12 ~ WL31에 대해 서 VREAD1 을 설정하는 것을 포함한다.
만일, 단계 1050에서 또 다른 프로그래밍 상태 체크가 수행되어야만 한다면, 변수 k는 상기 상수만큼 증분된다(단계 1052). 예를 들어, 단계 1042에서 k=8 이고, 단계 1052에서 k=16 이다. 결정 단계 1054에서, 만일 k가 마지막 워드라인(또는 마지막 워드라인 인근의 다른 특정 워드라인)을 초과하지 않는다면, 새로운 k 값을 가지고 단계 1044와 단계 1046이 반복된다. 따라서, 이전에 체크된 워드라인으로부터 k개 워드라인만큼 떨어져 있는 새로운 워드라인의 프로그래밍 상태가 평가된다. 예를 들어, WLi = WL3 이고 k=16 인 경우, WL19의 프로그래밍 상태가 체크될 수 있다. 만일, 새롭게 체크되는 워드라인이 프로그래밍되지 않았다고 판별되면(단계 1048), 단계 1056 내지 단계 1060이 수행된다. 단계 1056은 비선택되고 프로그래밍된 워드라인들(워드라인 WL0 내지 WLi-1)에 대해서 VREAD1 을 설정하는 것을 포함하며, 단계 1058은 미지의 프로그래밍 상태를 갖는 비선택된 워드라인들(워드라인 WLi+1 내지 WLi+k-1)에 대해서 VREAD1 을 설정하는 것을 포함하며, 그리고 단계 1060은 비선택되고 프로그래밍되지 않은 워드라인들(워드라인 WLi+k 내지 WLn-1)에 대해서 더 작은 제 2 판독 패스 전압인 VREAD2 를 설정하는 것을 포함한다. 예를 들어, WLi = WL3 이고 WLi+k = WL19 인 경우, 단계1056은 WL0 ~ WL2에 대해서 VREAD1 을 설정하는 것을 포함하며, 그리고 단계 1058은 WL4 ~ WL18에 대해서 VREAD1 을 설정하는 것을 포함하며 그리고 단계 1060은 WL19 내지 WL31에 대해서 VREAD2 를 설정 하는 것을 포함한다.
도10c는 워드라인들의 세트에서 비선택 워드라인들이 프로그래밍되었는지를 판별하는 제 3 프로세스에 대한 순서도를 도시한 것이다. 이 기법은, 워드라인들의 세트 내에서 선택 워드라인의 위치에 기초하고 그리고 워드라인들의 세트 내의 워드라인들의 개수에 기초하여 결정되는 소정 워드라인에 대해서 프로그래밍 상태 체크를 수행하는 것을 포함한다. 기본적으로, 워드라인의 프로그래밍 상태를 체크하기 위한 증분값은, 마지막 워드라인과 선택 워드라인 사이에 있는 워드라인들의 개수의 분수(fraction)로서 표현된다.
특히, 단계 1070은 프로그래밍 순서 상에서 선택 워드라인 WLi 이후에 있는 워드라인들이 프로그래밍되었는지를 판별하기 위한 프로세스를 시작하는 것을 포함한다. 단계 1072에서 변수 k는 (n-i)/상수로 설정된다. 즉, k=(n-i)/상수. 예를 들어, WLi=WL3 이고, n=32 이고, 상수=3 인 경우, k = (32-3)/3 = 9.6 이다. 이 값은 가장 가까운 정수값(예컨대, 10)으로 반올림된다. 단계 1074는 워드라인 WLi+k(프로그래밍 순서상에서 워드라인 WLi 이후의 k 번째 워드라인)가 프로그래밍되었는지를 판별하는 것을 포함한다. 예를 들어, WLi = WL3 이고, k=10 이다. 이 경우, 단계 1074는 워드라인 WL13 이 프로그래밍되었는지를 판별하는 것을 포함한다. 단계 1074에서의 판별은, 예컨대, WL13 상의 저장소자들을 판독하는 것을 포함하거나 또는 이전에 설정된 상태 플래그를 판독하는 것을 포함한다(단계 1076). 결정 단계 1078에서 WLi+k가 프로그래밍되었다고 판별되고 그리고 결정 단계 1080에서 더 이상의 프로그래밍 상태 체크가 수행되지 않을 것이라고 판별된다면, 비선택되고 프 로그래밍된 워드라인들(워드라인 WL0 내지 WLi-1 그리고 WLi+1 내지 WLi+k)에 대해서 VREAD1 이 설정되며(단계 1092), 미지의 프로그래밍 상태를 갖는 비선택 워드라인들(워드라인 WLi+k+1 내지 WLn-1)에 대해서 VREAD1 이 설정된다(단계 1094). 즉, 모든 비선택 워드라인들에 대해서 VREAD1 이 이용된다. 예를 들어, WLi = WL3 이고 k = 10인 경우, 단계 1092는 WL0 ~ WL2 및 WL4 ~ WL13에 대해서 VREAD1 을 설정하는 것을 포함하며, 그리고 단계 1094는 WL14 ~ WL31에 대해서 VREAD1 을 설정하는 것을 포함한다.
만일, 단계 1080에서 또 다른 프로그래밍 상태 체크가 수행되어야만 한다면, 단계 1082에서 변수 k가 증분된다. 예를 들어, 단계 1072에서 k=10 이고, 단계 1082에서 k=20 이다. 결정 단계 1084에서, 만일 k가 마지막 워드라인(또는 마지막 워드라인 인근의 다른 특정 워드라인)을 초과하지 않는다면, 새로운 k 값을 가지고 단계 1074와 단계 1076이 반복된다. 따라서, 이전에 체크된 워드라인으로부터 k개 워드라인만큼 떨어져 있는 새로운 워드라인의 프로그래밍 상태가 평가된다. 예를 들어, WLi = WL3 이고 k=20 인 경우, WL23의 프로그래밍 상태가 체크될 수 있다. 만일, 새롭게 체크되는 워드라인이 프로그래밍되지 않았다고 판별되면(단계 1078), 단계 1086 내지 단계 1090이 수행된다. 단계 1086은 비선택되고 프로그래밍된 워드라인들(워드라인 WL0 내지 WLi-1)에 대해서 VREAD1 을 설정하는 것을 포함하며, 단계 1088은 미지의 프로그래밍 상태를 갖는 비선택된 워드라인들(워드라인 WLi+1 내지 WLi+k-1)에 대해서 VREAD1 을 설정하는 것을 포함하며, 그리고 단계 1090은 비선택되고 프로그래밍되지 않은 워드라인들(워드라인 WLi+k 내지 WLn-1)에 대해서 더 작은 제 2 판독 패스 전압인 VREAD2 를 설정하는 것을 포함한다. 예를 들어, WLi = WL3 이고 WLi+k = WL23 인 경우, 단계1086은 WL0 ~ WL2에 대해서 VREAD1 을 설정하는 것을 포함하며, 그리고 단계 1088은 WL4 ~ WL22에 대해서 VREAD1 을 설정하는 것을 포함하며 그리고 단계 1090은 WL23 내지 WL31에 대해서 VREAD2 를 설정하는 것을 포함한다.
만일, 단계 1082를 통하는 또 다른 경로가 만들어진다면, 다음에 k는 30으로 증분된다.
또 다른 다양한 기법들이, 프로그래밍 상태 체크를 위해서 워드라인들을 선발하는데에 이용될 수 있다. 예를 들어, 선발된(chosen) 워드라인들 간의 증분값은 상수일 필요는 없으며 변할 수도 있다. 하나의 일례로서, 프로그래밍되지 않은 워드라인을 찾아내기 위해서 더 큰 증분값이 초기에 이용될 수 있다. 이후 작은 증분값이 이용될 수 있다. 증분되는 방향은, 선택 워드라인 쪽으로 향하는 방향 및/또는 선택 워드라인으로부터 멀어지는 방향이 될 수 있다. 예를 들어, 선택 워드라인이 WL3 이고, n=32개의 워드라인이 있는 경우, 선발된 제 1 워드라인은 WL23이 될 수 있으며, 만일 WL23이 프로그래밍되지 않았다면 WL8이 후속될 수 있으며, 만일 WL8이 프로그래밍되었다면 WL16이 후속될 수 있다. 즉, WL23이 프로그래밍되지 않았다면, 프로그래밍되지 않은 제 1 워드라인 또는 프로그래밍되지 않은 상기 제 1 워드라인에 더 가까운 프로그래밍되지 않은 워드라인을 찾고자 시도하는 것이 바람직할 수 있다. 이 경우, WL23 보다, WL3에 더 가까운 워드라인으로서 WL8이 선택된다. 하지만, 이것이 너무 적극적이다(aggressive) 라고 판명되면(예컨대, WL8이 프로그래밍된 것으로 판명되면), 상기 방법은 WL16을 체크하는 것으로 후퇴(back off) 할 수도 있는바, WL16은 WL8 과 WL23 사이에 존재한다. 이러한 방법은 프로그래밍되지 않은 제 1 워드라인에 수렴하고자 한다. 원하는 정확도 및 조정될 수 있는 오버헤드(overhead)의 양에 따라, 프로그래밍되지 않은 제 1 워드라인은 정확히 판별될 수 있으며 또는 원하는 정확도로(예컨대, 워드라인들 근소한 범위 내로) 판별될 수 있다.
도10d는 워드라인이 프로그래밍되었는지를 나타내는 데이터를 저장하기 위한 프로세스에 대한 순서도이다. 비휘발성 저장소자의 소거 및 프로그래밍에 있어서 전형적인 이베트들의 시퀀스가 도시되어 있다. 단계 1092에서, 블록 또는 저장소자들의 다른 세트 내에 있는 저장소자들이 소거된다. 단계 1093에서, 저장소자들이 프로그래밍된다. 단계 1094에서, 프로그래밍된 각각의 워드라인에 대해서 또는 선발된 프로그래밍된 워드라인들에 대해서 그 워드라인이 프로그래밍되었다는 것을 나타내는 데이터가 저장된다. 예를 들어, 이는 프로그래밍된 워드라인의 하나(또는 그 이상)의 저장소자에 또는 다른 어느 곳에, 예컨대, 워드라인들의 상기 세트 내에 있는 다른 워드라인의 다른 저장소자에 또는 워드라인들의 다른 세트 내에 있는 저장소자에 플래그를 설정하는 것을 포함한다(단계 1095). 또는, 제어기에 의해 이용되는 메모리 내의 데이터 구조에 데이터가 저장될 수도 있는바, 예컨대, 다음과 같은 형태로 WL=x, flag=programmed 저장될 수 있다(단계 1096). 단계 1097에서, 이후 상기 데이터가 액세스되어 판독 또는 다른 감지 동작 동안에 최적의 비선택 워드라인 전압을 설정하는데 이용되는바, 이는 전술한 바와 같다.
도11은 도1 및 도2에 도시된 낸드 저장소자들의 예시적인 어레이(100)를 도시한 도면이다. 각각의 컬럼을 따라, 낸드 스트링(1150)에 대한 드레인 선택 게이트의 드레인 단자(1126)에 비트라인(1106)이 접속된다. 낸드 스트링의 각각의 로우(row)를 따라, 소스 라인(1104)이 낸드 스트링의 소스 선택 게이트들의 모든 소스 단자들(1128)을 연결할 수도 있다. 예시적인 낸드 아키텍처 어레이와 이것의 메모리 시스템의 일부로서의 동작은 미국등록특허들(US 5,570,315, US 5,774,394 및 US 6,046,935)에서 찾아볼 수 있다.
저장소자들의 어레이는 많은 수의 저장소자들의 블록들로 나뉘어 진다. 플래시 EEPROM 시스템에서 통상적인 바와 같이, 블록은 소거의 단위이다. 즉, 각각의 블록은 함께 소거되는 최소 개수의 메모리 셀들을 포함한다. 일반적으로 각각의 블록은 다수의 페이지들로 나뉘어진다. 하나의 페이지는 프로그래밍의 단위이다. 일실시예에서 개별 페이지들은 세그먼트들로 나뉘어질 수도 있으며, 그리고 세그먼트는 기본 프로그래밍 동작으로서 한번에 기입되는 가장 적은 수의 저장소자들을 포함할 수 있다. 일반적으로, 하나 이상의 데이터 페이지들이 저장소자들의 한 로우(row)에 저장된다. 하나의 페이지는 하나 이상의 섹터들을 저장할 수 있다. 하나의 섹터는 사용자 데이터 및 오버헤드 데이터를 포함한다. 일반적으로, 오버헤드 데이터는, 그 섹터의 사용자 데이터로부터 계산된 에러 보정 코드(Error Correction Code : ECC)를 포함한다. 제어기(후술될 것임)의 일부는, 데이터가 상기 어레이 내로 프로그래밍되는 때에 상기 ECC를 계산하며, 또한 데이터가 상기 어레이로부터 판독되는 때에 상기 ECC를 체크한다. 대안적으로는, ECC 및/또는 다른 오버헤드 데이터는, 이들에 관한 사용자 데이터와는 다른 페이지들에 저장될 수도 있으며, 심지어는 상이한 블록들에 저장될 수도 있다.
일반적으로, 사용자 데이터의 섹터는 512 바이트(byte)이며, 이는 자기 디스크 드라이브의 한 섹터의 사이즈에 대응한다. 일반적으로, 오버헤드 데이터는 추가적인 16 ~ 20 바이트이다. 많은 수의 페이지들이 하나의 블록을 형성하는바, 예를 들면 8 페이지가 하나의 블록을 형성하거나 또는 32, 64, 128 또는 그 이상의 페이지들이 블록을 형성할 수도 있다. 몇몇 실시예에서는, 낸드 스트링의 로우가 블록을 형성한다.
일실시예에서는, 충분한 시간동안 p-웰을 소거 전압(예컨대, 20V)으로 상승시키고 그리고 선택된 블록의 워드라인들을 접지시키며, 반면에 소스 및 비트라인들은 플로팅시킴으로써, 메모리 저장소자들이 소거된다. 용량성 커플링(capacitive coupling) 때문에, 비선택 워드라인들, 비트라인들, 선택 라인들, 및 c-소스도 또한, 소거 전압의 상당한 일부분까지 상승한다. 따라서, 선택된 저장소자들의 터널 산화막들에는 강한 전기장이 인가되며, 그리고 전형적으로는 파울러-노드하임 터널링 매커니즘에 의해 플로팅 게이트의 전자들이 기판 측으로 방출됨에 따라, 선택된 저장소자들의 데이터가 소거된다. 플로팅 게이트로부터 p-웰 영역으로 전자들이 이송됨에 따라, 선택된 저장소자의 임계전압이 낮아진다. 소거 동작은, 전체 메모리 어레이, 개별 블록들, 또는 셀들의 다른 단위에 대해서 수행될 수 있다.
도12는, 단일 로우/컬럼 디코더와 판독/기입 회로를 이용하는 비휘발성 메모리 시스템에 대한 블록도이다. 상기 블록도에는 본 발명의 일실시예에 따라, 저장소자들의 페이지를 병렬로 판독 및 프로그래밍하기 위한 판독/기입 회로를 구비한 메모리 디바이스(1296)가 예시되어 있다. 메모리 디바이스(1296)는 하나 이상의 메모리 다이(1298)를 포함할 수 있다. 메모리 다이(1298)는 저장소자들(1100)의 2차원적인 어레이, 제어 회로(1210), 및 판독/기입 회로(1265)를 포함한다. 몇몇 실시예에서, 저장소자들의 어레이는 3차원이 될 수도 있다. 메모리 어레이(1100)는, 로우 디코더(1230)를 통해 워드라인들에 의해 그리고 컬럼 디코더(1260)를 통해 비트라인들에 의해서 어드레스될 수 있다. 판독/기입 회로(1265)는 다수의 감지 블록들(1200)을 포함하며 그리고 저장소자들의 페이지가 병렬로 판독 및 프로그래밍되게 한다. 전형적인 실시예에서는, 하나 이상의 메모리 다이(1298)처럼, 동일한 메모리 디바이스(1296) 내에 제어기(1250)가 포함된다(예컨대, 착탈가능한 저장 카드). 커맨드 및 데이터가 라인들(1220)을 통해서 호스트와 제어기(1250) 사이에서 전달되며, 그리고 라인들(1218)을 통해서 제어기와 하나 이상의 메모리 다이(1298) 사이에서 전달된다.
제어 회로(1210)는 판독/기입 회로(1265)와 협동하여 메모리 어레이(1100) 상에 메모리 동작들을 수행한다. 상기 제어 회로(1210)는 상태머신(1212), 온-칩 어드레스 디코더(1214), 부스트 제어기(1215) 및 전력 제어 모듈(1216)을 포함한다. 상태머신(1212)은 메모리 동작에 대한 칩 레벨 제어를 제공한다. 온-칩 어드레 스 디코더(1214)는, 호스트 혹은 메모리 제어기에 의해 이용되는 어드레스와 디코더들(1230, 1260)에 의해 이용되는 하드웨어 어드레스 사이에서 어드레스 인터페이스를 제공한다. 부스트 제어기(1215)는 전술한 바와 같이, 소스측 및 드레인측 부스팅을 개시하는 타이밍을 결정하는 것을 포함하여, 부스트 모드를 세팅하는데 이용될 수 있다. 전력 제어 모듈(1216)은, 메모리 동작 동안에 워드라인들 및 비트라인들에 공급되는 전력 및 전압들을 제어한다.
몇몇 실시예에서, 도12의 구성요소들 중 일부가 결합될 수 있다. 다양한 설계예에서, 저장소자 어레이(1100)를 제외한 하나 이상의 구성요소들(단독으로, 또는 결합하여)은 관리회로로서 고려될 수도 있다. 예를 들어, 하나 이상의 관리회로는, 제어 회로(1210), 상태머신(1212), 디코더(1214/1260), 전력 제어기(1216), 감지 블록(1200), 판독/기입 회로(1265), 제어기(1250) 등등 중 어느 하나 또는 이들의 임의의 조합을 포함할 수 있다.
도13은 이중 로우/컬럼 디코더와 판독/기입 회로를 사용하는 비휘발성 메모리 시스템에 대한 블록도이다. 도13에서는 도12에 도시된 메모리 디바이스(1296)의 배치와는 또 다른 배치가 제공된다. 다양한 주변회로들에 의한 메모리 어레이(1100)로의 액세스는, 어레이의 대향 측면들 상에서 대칭적인 방식으로 구현되며, 따라서 액세스 라인들의 밀도와 각각의 사이드에서의 회로의 밀도가 절반으로 감소될 수 있다. 따라서, 상기 로우 디코더는 로우 디코더들(1230A, 1230B)로 나뉘어지며, 컬럼 디코더는 컬럼 디코더들(1260A, 1260B)로 나뉘어진다. 이와 유사하게, 판독/기입 회로는, 어레이(1100)의 아래쪽에서 비트라인들에 연결된 판독/기입 회로(1265A)와 어레이(1100)의 위쪽에서 비트라인들에 연결된 판독/기입 회로(1265B)로 나뉘어진다. 이러한 방식으로, 판독/기입 모듈의 밀도는 본질적으로 절반으로 감소된다. 도13의 디바이스는 또한, 도12의 디바이스에 관하여 설명된 바와 같이, 제어기를 포함할 수 있다.
도14는 감지블록의 일례를 도시한 블록도이다. 개별 감지 블록(1200)은 감지 모듈(1280)로 지칭되는 코어부와 그리고 공통부(1290)로 나뉘어진다. 본 발명의 일실시예에서는, 각각의 비트라인에 대해서 별도의 감지 모듈(1280)이 존재할 것이며 그리고 다수의 감지 모듈들(1280)의 세트에 대해서 하나의 공통부(1290)가 존재할 것이다. 일례로서, 하나의 감지 블록은 하나의 공통부(1290)와 8개의 감지 모듈(1280)을 포함한다. 그룹 내의 각각의 감지 모듈들은 데이터 버스(1272)를 통해 관련 공통부와 통신할 것이다. 이에 관한 좀더 상세한 내용은 2006년 6월 29일자로 공개된 "Non Volatile Memory and Method with Shared Processing for an Aggregate of Sense Amplifier" 라는 명칭의 미국공개특허 US2006/0140007을 참조하라. 상기 미국공개특허는 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다.
감지 모듈(1280)은 감지회로(1270)를 포함하는바, 감지회로(1270)는 연결된 비트라인에서의 도통 전류가 소정의 임계레벨보다 위인지 아래인지를 판별한다. 또한, 감지 모듈(1280)은, 연결된 비트라인의 전압 조건을 설정하는데 이용되는 비트라인 래치(1282)를 포함한다. 예를 들어, 비트라인 래치(1282)에 래치된 소정 상태는, 연결된 비트라인을 프로그램 금지를 가리키는 소정 상태(예컨대, Vdd)로 끌어 올리게 할 수 있다.
공통부(1290)는 프로세서(1292), 데이터 래치(1294)의 세트, 그리고 데이터 래치(1294)들의 세트와 데이터 버스(1220) 사이에 커플된 I/O 인터페이스(1296)를 포함한다. 프로세서(1292)는 계산(computation)을 수행한다. 예를 들어, 그 기능들 중 하나는, 감지된 저장소자에 저장된 데이터를 판별하는 것이며 그리고 판별된 데이터를 데이터 래치의 세트에 저장하는 것이다. 데이터 래치들(1294)의 세트는 판독 동작 동안에 프로세서(1292)에 의해 판별된 데이터 비트를 저장하는데 이용된다. 또한, 이것은 프로그램 동작 동안에 데이터 버스(1220)로부터 입수된 데이터 비트를 저장하는데 이용될 수도 있다. 입수된 상기 데이터 비트는 메모리 내로 프로그래밍될 예정인 기입 데이터(write data)를 나타낸다. I/O 인터페이스(1296)는 데이터 래치(1294)와 데이터 버스(1220) 사이의 인터페이스를 제공한다.
판독 또는 감지하는 동안에, 시스템의 동작은 상태머신(1212)의 제어하에 있는바, 상태머신은 어드레스된 저장소자에게 서로 다른 제어 게이트 전압들을 공급하는 것을 콘트롤한다. 기정의된 다양한 제어 게이트 전압들이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응됨에 따라, 상기 감지 모듈(1280)은 이들 전압들 중 하나를 트립(trip)할 수 있으며 그리고 감지 모듈(1280)로부터 프로세서(1292)에게로 버스(1272)를 통해 출력이 제공될 것이다. 이 시점에서 프로세서(1292)는, 감지 모듈의 트립핑 이벤트(들)과 입력라인(1293)을 통해 상태머신으로부터 수신한, 인가된 제어 게이트 전압에 관한 정보를 고려함으로써, 결과적인 메모리 상태를 결정한다. 이후, 프로세서는 메모리 상태에 대한 이진 인코딩을 계산하며 그리 고 결과 데이터 비트를 데이터 래치(1294)에 저장한다. 코어부에 관한 다른 실시예에서는, 비트라인 래치(1282)가 이중 임무를 수행하는바, 감지 모듈(1280)의 출력을 래치하는 래치로서의 임무와 전술한 바와같은 비트라인 래치로서의 임무를 또한 수행한다.
몇몇 실시예들에서는 다수의 프로세서(1292)들을 포함할 것으로 예상된다. 일실시예에서, 각각의 프로세서(1292)는 출력 라인(미도시)을 포함할 것인바, 이들 출력 라인들 각각은 함께 와이어-논리합(wired-OR'd)된다. 몇몇 실시예들에서, 상기 출력 라인들은 상기 와이어-논리합 라인에 연결되기 전에 반전(inverting) 된다. 이러한 구성은, 프로그래밍 검증 프로세스(verify process) 동안에 프로그래밍 프로세스가 언제 완료되었는지에 대한 빠른 판별을 가능케 하는바, 이는 상기 와이어-논리합(wired-OR)을 수신하는 상태 머신이, 프로그래밍되는 모든 비트들이 원하는 레벨에 언제 도달했는지를 판별할 수 있기 때문이다. 예를 들어, 각각의 비트가 원하는 레벨에 도달하면, 그 비트에 대해서 논리 0이 와이어-논리합 라인으로 보내질 것이다(또는, 데이터 1 이 반전된다). 모든 비트들이 데이터 0을 출력하면(또는, 반전된 데이터 1), 상태머신은 프로그래밍 프로세스를 종료해야함을 알게된다. 각각의 프로세서가 8개의 감지 모듈과 통신하기 때문에, 상기 상태 머신은 와이어-논리합 라인을 8번 판독해야만 할 수도 있으며, 또는 상기 상태머신이 와이어-논리합 라인을 한번만 판독하면 되도록 관련 비트라인들의 결과들을 축적하는 논리회로(logic)가 프로세서에 부가될 수도 있다. 이와 유사하게, 논리 레벨을 올바르게 선택함으로써, 전역(global) 상태머신은 첫번째 비트가 그 상태를 언제 변경하는지 를 검출할 수 있으며 따라서 알고리즘을 변경할 수 있다.
프로그램 또는 검증 동안에, 프로그래밍될 데이터는 데이터 버스(1220)로부터 데이터 래치들(1294)의 세트 내에 저장된다. 상태 머신의 제어 하에 있는 프로그래밍 동작은, 어드레스된 저장소자들의 제어 게이트들에게 일련의 프로그래밍 전압 펄스들을 인가하는 것을 포함한다. 각각의 프로그래밍 펄스에 뒤이어서, 저장소자가 원하는 메모리 상태로 프로그래밍되었는지를 판별하는 리드 백(read back)(검증) 동작이 후속된다. 프로세서(1292)는, 원하는 메모리 상태와 관련하여, 리드 백(read back) 메모리 상태를 모니터링한다. 두개의 상태(원하는 메모리 상태와 검증된 메모리 상태)가 서로 일치하면, 상기 프로세서(1292)는 비트라인 래치(1282)를 세팅하는바, 이는 프로그램 금지를 나타내는 소정 상태로 그 비트라인을 끌어올리기(pull) 위함이다. 이러한 것은, 상기 비트라인에 접속된 저장소자에 대한 후속 프로그래밍을 금지하는데, 심지어 프로그래밍 펄스들이 그 제어 게이트에 인가되더라도, 프로그래밍이 금지된다. 다른 실시예에서, 상기 프로세서는 초기에 비트라인 래치(1282)를 로드(load)하며 그리고 감지 회로는 검증 프로세스 동안에 그것을 금지값으로 세팅한다.
데이터 래치 스택(1294)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일실시예에서는, 감지 모듈(1280) 하나당 3개의 데이터 래치들이 존재한다. 몇몇 실시예들에서(하지만, 필수적인 것은 아님), 상기 데이터 래치들은 쉬프트 레지스터로 구현되며 따라서 여기에 저장된 병렬 데이터는 데이터 버스(1220)에 대해서 직렬 데이터로 변환되며, 그 반대의 경우도 가능하다. 바람직한 실시예에 서, m개의 저장소자들의 판독/기입 블록에 대응하는 모든 데이터 래치들은 함께 링크되어 블록 쉬프트 레지스터를 형성할 수 있으며, 따라서 데이터의 블록이 직렬 전송에 의하여 입력 또는 출력될 수 있다. 특히, 판독/기입 모듈들의 뱅크(bank)가 개조될 수 있는바, 그것의 데이터 래치들의 세트 각각은, 마치 이들이 전체 판독/기입 블록에 대한 쉬프트 레지스터의 일부인 것처럼, 데이터 버스로 또는 데이터 버스로부터 데이터를 차례차례로(in sequence) 쉬프트할 것이다.
비휘발성 저장 디바이스의 다양한 실시예들의 구조 및 동작에 관한 추가적인 정보는, 다음의 특허문헌들에서 찾아볼 수 있다. (1) 2007년 3월 27일자로 등록된 "Non-Volatile Memory And Method With Reduced Source Line Bias Errors" 라는 명칭의 미국등록특허(US 7,196,931). (2) 2006년 4월 4일자로 등록된 "Non-Volatile Memory And Method with Improved Sensing" 라는 명칭의 미국등록특허(US 7,023,736). (3) 2006년 5월 16일자로 등록된 "Memory Sensing Circuit and Method For Low Voltage Operation" 라는 명칭의 미국등록특허(US 7,046,568) (4) 2006년 10월 5일자로 공개된 "Compensating for Coupling During Read Operations of Non- Volatile Memory" 라는 명칭의 미국공개특허(공개번호 2006/0221692). (5) 2006년 7월 20일자로 공개된 "Reference Sense Amplifier For Non-Volatile Memory" 라는 명칭의 미국공개특허(공개번호 2006/0158947). 이들 5개의 특허문헌들은 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다.
도15는 올 비트라인(all bitline) 메모리 아키텍처 또는 홀수-짝수(odd-even) 메모리 아키텍처에 대하여, 블록화된 메모리 어레이의 구성을 예시한 도면이 다. 메모리 어레이(1500)의 예시적인 구조들이 도시되어 있다. 하나의 일례로서, 1024개의 블록들로 나뉘어진 낸드 플래시 EEPROM이 설명된다. 각각의 블록내에 저장된 데이터는 동시에 소거될 수 있다. 일실시예에서, 상기 블록은 동시에 소거되는 저장소자들의 최소 단위이다. 상기 일례에서 각각의 블록에는, 비트라인 BL0, BL1, BL2, ... BL8511에 대응하는 8512개의 컬럼들이 존재한다. 올 비트라인(all bit line : ABL) 아키텍처(아키텍처 1510)라고도 지칭되는 일례에서, 블록의 모든 비트라인들은 판독 및 프로그래밍 동작 동안에 동시에 선택될 수 있다. 공통 워드라인을 따라 있으며 임의의 비트라인에 연결된 저장소자들은 동시에 프로그래밍될 수 있다.
제공된 일례에서, 64개의 저장소자들과 2개의 더미 저장소자들이 직렬로 연결되어 낸드 스트링을 형성한다. 64개의 데이터 워드라인들과 2개의 더미 워드라인들 WL-d0, WL-d1 이 존재하는바, 여기서 각각의 낸드 스트링은 64개의 데이터 저장소자들과 2개의 더미 저장소자들을 포함한다. 다른 일실시예에서, 낸드 스트링은 64개보다 다소 많거나 적은 데이터 저장소자들 및 2개의 더미 저장소자들을 가질 수 있다. 데이터 메모리 셀은 사용자 데이터 또는 시스템 데이터를 저장할 수 있다. 일반적으로, 더미 메모리 셀은 사용자 데이터 또는 시스템 데이터를 저장하는데 이용되지 않는다.
낸드 스트링의 일 단자는 드레인 선택 게이트(선택 게이트 드레인 라인 SGD에 연결됨)를 통하여 해당 비트라인에 연결되며, 그리고 다른 일 단자는 소스 선택 게이트(선택 게이트 소스 라인 SGS에 연결됨)를 통하여 c-소스에 연결된다.
홀수-짝수 아키텍처(아키텍처 1500)로 지칭되는 다른 실시예에서, 비트라인들은 짝수 비트라인들(BLe)과 홀수 비트라인들(BLo)로 나뉘어진다. 이 경우, 공통 워드라인을 따라 있으며 홀수 비트라인에 연결된 저장소자들은 한번에(at one time) 프로그래밍된다. 반면에, 공통 워드라인을 따라 있으며 짝수 비트라인에 연결된 저장소자들은 다른 한번에(at another time) 프로그래밍된다. 데이터는 서로 다른 블록들 내에 프로그래밍될 수 있으며 서로 다른 블록들로부터 동시에 판독될 수 있다. 이 일례에서 각각의 블록에는 8512개의 컬럼들이 존재하는바, 이들은 홀수 컬럼들 및 짝수 컬럼들로 나뉘어진다.
판독 및 프로그래밍 동작의 일 구성 동안에, 4256개의 저장소자들이 동시에 선택된다. 선택된 저장소자들은 동일한 워드라인을 가지며 동일한 유형의 비트라인들(예컨대, 홀수 또는 짝수)을 갖는다. 따라서, 532 바이트의 데이터(논리 페이지를 구성함)가 동시에 판독 또는 프로그래밍될 수 있으며, 그리고 메모리의 하나의 블록은 적어도 8개의 논리 페이지들(그 각각이 홀수 및 짝수 페이지들을 갖는 4개의 워드라인들)을 저장할 수 있다. 다중-상태 저장소자의 경우, 각각의 저장 소자는 2 비트의 데이터를 저장하며, 여기서 이들 2비트들 각각은 서로 다른 페이지에 저장되며, 하나의 블록은 16개의 논리 페이지들을 저장한다. 다른 크기를 갖는 블록들 및 페이지들 역시도 또한 이용될 수 있다.
ABL 아키텍처 또는 홀수-짝수 아키텍처 중 어느 하나에 있어서, p-웰을 소거 전압(예컨대, 20볼트)으로 상승시키고 그리고 선택된 블록의 워드라인들을 접지시킴으로써, 저장소자들이 소거될 수 있다. 소스 라인들과 비트라인들은 플로팅된다. 전체 메모리 어레이 상에서, 별도의 블록 상에서, 또는 메모리 디바이스의 일부분인 다른 단위의 저장소자들 상에서 소거가 수행될 수 있다. 저장소자들의 플로팅 게이트로부터 p-웰 영역으로 전자들이 이송되며 따라서, 저장소자들의 VTH는 음(negative)이 된다.
판독 및 검증 동작에서, 선택 게이트들(SGD 및 SGS)은 2.5 ~ 4.5 볼트 범위의 전압에 연결되며 그리고 비선택 워드라인들(예컨대, WL2가 선택 워드라인인 경우, WL0, WL1, WL3)은 판독 패스(pass) 전압인 VREAD(통상적으로 4.5 ~ 6.0 볼트)까지 상승하는바, 이는 트랜지스터들이 패스 게이트처럼 동작하게 만든다. 전술한 바와 같이, 몇몇 워드라인들에는 더 낮은 VREAD가 이용될 수 있다. 선택 워드라인 WL2는 소정 전압에 연결되는데, 이 전압의 레벨은 각각의 판독 및 검증 동작에 특화된 것으로, 이는 관심있는 저장소자의 VTH가 상기 레벨보다 위인지 아래인지를 판별하기 위한 것이다. 예를 들어, 2-레벨 저장소자에 대한 판독 동작에서, 선택 워드라인 WL2는 접지될 수도 있으며, 따라서 VTH가 0볼트보다 높은지가 검출된다. 2-레벨 저장소자에 대한 검증 동작에서, 선택 워드라인 WL2는 예컨대, 0.8볼트에 연결되며, 따라서 VTH가 적어도 0.8 볼트에 도달했는지 아닌지가 검증된다. 소스 및 p-웰은 0 볼트이다. 짝수 비트라인들(BLe)이라고 가정되는 선택된 비트라인들은, 예컨대 0.7 볼트로 선행 충전된다. 만일, VTH가 워드라인 상의 상기 판독 또는 검증 레벨보다 높다면, 관심있는 저장소자에 관련된 비트라인(BLe)의 전위 레벨은 하이 레 벨을 유지할 것인바, 이는 비도통 저장소자 때문이다. 다른 한편으로, 만일, VTH가 상기 판독 또는 검증 레벨보다 낮다면, 관심있는 비트라인(BLe)의 전위 레벨은 낮은 레벨(예컨대, 0.5V보다 낮음)로 감소할 것인바, 이는 도통된 저장소자가 비트라인을 방전시키기 때문이다. 따라서, 전압 비교기 및 비트라인에 연결된 감지 증폭기에 의해서 저장소자의 상태가 검출될 수 있다.
전술한 바와 같은, 소거, 판독 및 검증 동작들은 해당 기술분야에 공지된 기법을 따라 수행된다. 따라서, 설명된 상세 내용의 많은 부분들이 당업자에 의해 변경될 수도 있다. 해당 기술분야에 알려져 있는 또 다른 소거, 판독 및 검증 테크닉들도 이용가능하다.
도16은 임계전압 분포들의 예시적인 세트를 도시한다. 각각의 저장소자들이 2 비트의 데이터를 저장하는 경우에 대해서, 저장소자 어레이의 예시적인 VTH 분포들이 제공된다. 소거된 저장소자들에 대해서는 제 1 임계전압 분포 E 가 제공된다. 프로그래밍된 저장소자들에 대한 3개의 임계전압 분포들 A, B, C 역시도 도시되어 있다. 일실시예에서, E 분포내의 임계전압들은 음이며(negative), A, B, 및 C 분포 내의 임계전압들은 양이다(positive).
구별되는 각각의 임계전압 범위들은, 데이터 비트들의 세트에 대한 기결정된 값들에 대응한다. 저장소자 내로 프로그래밍된 데이터와 저장소자의 임계전압 레벨 사이의 특정한 관계는, 그 저장소자들에게 적용된 데이터 인코딩 체계에 의존한다. 예를 들어, 미국등록특허 US 6,222,762 및 미국공개특허(공개번호 2004/0255090, 2004년 12월 16일 공개)에는 다중-상태 플래시 저장소자들을 위한 다양한 데이터 인코딩 체계가 개시되어 있는데, 이들 2개의 미국등록특허 및 미국공개특허는 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다. 일실시예에서는, 그레이 코드 할당을 이용하여 데이터 값들이 임계전압 범위들에 할당되는바, 따라서 플로팅 게이트의 임계전압이 오류로 인해 이웃한 물리적 상태로 쉬프트되더라도, 오직 하나의 비트만이 영향을 받을 것이다. 하나의 일례에서는 "11" 이 임계전압 범위 E(상태 E)에 할당되며, "10" 이 임계전압 범위 A(상태 A)에 할당되며, "00" 이 임계전압 범위 B(상태 B)에 할당되며, "01" 이 임계전압 범위 C(상태 C)에 할당된다. 하지만, 다른 실시예들에서는 그레이 코드가 사용되지 않는다. 비록, 4개의 상태들이 도시되어 있지만, 4개보다 많거나 혹은 적은 상태를 포함하는 상이한 다중-상태 구조들에서 본 발명이 이용될 수도 있다.
또한, 저장소자들로부터 데이터를 판독하기 위한 3개의 판독 기준 전압들인 Vra, Vrb, 및 Vrc가 제공된다. 주어진 저장소자의 임계전압이 Vra, Vrb, 및 Vrc 보다 위인지 아래인지를 테스트함으로써, 상기 시스템은 저장소자가 어떤 상태(예컨대, 프로그래밍 조건)에 있는지를 판별할 수 있다.
또한, 3개의 검증 기준 전압들인 Vva, Vvb, 및 Vvc 가 제공된다. 저장소자들이 더 많은 상태들을 저장하는 경우, 추가적인 판독 및 검증 기준 값들이 이용될 수 있다. 저장소자들을 상태 A로 프로그래밍하는 경우, 시스템은 이들 저장소자들이 Vva 보다 크거나 혹은 Vva와 같은 임계전압을 갖고 있는지를 테스트할 것이다. 저장소자들을 상태 B로 프로그래밍하는 경우, 시스템은 이들 저장소자들이 Vvb 보 다 크거나 혹은 Vvb와 같은 임계전압을 갖고 있는지를 테스트할 것이다. 저장소자들을 상태 C로 프로그래밍하는 경우, 시스템은 이들 저장소자들이 Vvc 보다 크거나 혹은 Vvc와 같은 임계전압을 갖고 있는지를 테스트할 것이다.
풀 시퀀스(full sequence) 프로그래밍으로 알려진 일실시예에서, 저장소자들은, 소거 상태 E로부터 프로그래밍된 상태들인 상태 A, B, 및 C 중 어느 하나로 직접 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 저장소자들의 집단(population)은 먼저 소거될 수도 있으며, 따라서 상기 집단 내의 모든 저장소자들은 소거 상태 E에 있게 된다. 이후, 도20의 제어 게이트 전압 시퀀스에 의해 도시되는 바와 같은, 일련의 프로그래밍 펄스들이 저장소자들을 상태 A, B 또는 C 로 직접 프로그래밍하는데 이용될 수 있다. 비록, 몇몇 저장소자들은 상태 E로부터 상태 A로 프로그래밍될 예정이나, 다른 저장소자들은 상태 E로부터 상태 B로 프로그래밍될 것이며 및/또는 상태 E로부터 상태 C로 프로그래밍될 것이다. 선택된 워드라인(WLi) 상에서 상태 E로부터 상태 C로 프로그래밍하는 때에, WLi-1의 인접 플로팅 게이트로의 기생 커플링(parastic coupling) 량이 최대가 되는바, 이는 상태 E에서 상태 A로 또는 상태 E에서 상태 B로 프로그래밍할 때의 전압 변동에 비하여, WLi의 플로팅 게이트 상에서의 전하 변동량이 가장 크기 때문이다. 상태 E로부터 상태 B로 프로그래밍 할때, 인접 플로팅 게이트로의 커플링의 양은 감소하지만, 여전히 상당한 정도이다. 상태 E로부터 상태 A로 프로그래밍 할때, 커플링의 양은 더욱 더 감소한다. 결과적으로, WLi-1의 각각의 상태를 후속으로 판독하기 위해서 요구되는 보정의 양은, WLi 상의 인접 저장소자의 상태에 따라 변동될 것이다.
도17은 상이한 2개의 페이지들(하위(lower) 페이지와 상위(upper) 페이지)에 대해 데이터를 저장하는 다중 상태 저장소자를 프로그래밍하는 투 패스(two-pass) 기법의 일례를 예시한 것이다. 상태 E(11), 상태 A(10),상태 B(00),상태 C(01)의 4개의 상태들이 도시되어 있다. 상태 E의 경우, 2개의 페이지들 모두는 "1"을 저장한다. 상태 A의 경우, 하위(lower) 페이지는 "0"을 저장하고 상위(upper) 페이지는 "1"을 저장한다. 상태 B의 경우, 2개의 페이지들 모두는 "0"을 저장한다. 상태 C의 경우, 하위 페이지는 "1"을 저장하고 상위 페이지는 "0"을 저장한다. 비록, 특정한 비트 패턴들이 각각의 상태에 대해서 할당되었지만, 이와 다른 비트 패턴들도 할당될 수 있음을 유의해야 한다.
제 1 프로그래밍 패스에서, 저장소자의 임계전압 레벨은, 하위 논리 페이지로 프로그래밍될 비트에 따라 설정된다. 만일, 상기 비트가 논리 "1" 이라면, 임계전압은 변경되지 않는바, 이는 이전에 소거되었던 결과로서 임계전압이 이미 적절한 상태에 있기 때문이다. 하지만, 프로그래밍될 상기 비트가 논리 "0" 이라면, 저장소자의 임계전압은 상태 A로 상승하는바, 이는 화살표 1100 으로 도시된다. 이로서 제 1 프로그래밍 패스가 완료된다.
제 2 프로그래밍 패스에서, 저장소자의 임계전압 레벨은, 상위 논리 페이지로 프로그래밍될 비트에 따라 설정된다. 만일, 상위 논리 페이지 비트가 논리 "1"을 저장할 예정이라면, 하위 페이지 비트의 프로그래밍에 따라 상기 저장소자가 상태 E 또는 A 중 어느 하나에 있기 때문에 프로그래밍이 일어나지 않으며, 상기 상태 E, A 둘다는 논리 "1"의 상위 페이지 비트를 갖는다. 만일, 상위 페이지 비트가 논리 "0"을 저장할 예정이라면, 임계전압은 쉬프트된다. 제 1 패스의 결과 상기 저장소자가 소거 상태 E에 남아있게 된다면, 제 2 패스에서 상기 저장소자는 프로그래밍되며, 따라서 임계전압이 상태 C 내에 있도록 증가되는바, 이는 화살표 1720으로 도시된다. 만일, 제 1 프로그래밍 패스의 결과로서 저장소자가 상태 A로 프로그래밍되었다면, 상기 저장소자는 제 2 패스에서 추가로 프로그래밍되며, 따라서 임계전압은 화살표 1710으로 도시된 바와같이 상태 B에 있도록 증가된다. 제 2 패스의 결과는, 하위 페이지에 대한 데이터를 변경하는 일 없이, 상위 페이지에 대해 논리 "0"을 저장하도록 명시된 소정 상태로 저장소자를 프로그래밍하는 것이다. 도16 및 도17에서, 인접 워드라인 상의 플로팅 게이트로의 커플링의 양은, 최종 상태에 따라 다르다.
일실시예에서는, 하나의 페이지 전체를 채우기에 충분한 데이터가 기입된다면, 풀 시퀀스 기입(full sequence writing)을 수행하도록 시스템이 셋업될 수 있다. 만일, 전체 페이지에 대해 충분치 못한 데이터가 기입된다면, 프로그래밍 프로세스는 수신된 데이터로 하위 페이지를 프로그래밍할 수 있다. 후속 데이터가 수신되는 경우, 상기 시스템은 상위 페이지를 프로그래밍할 것이다. 본 발명의 또 다른 실시예에서, 상기 시스템은 하위 페이지를 프로그래밍하는 모드에서 기입을 개시할 수 있으며, 그리고 한 워드라인 전체에 대한 대부분의 저장소자들 또는 모든 저장소자들을 채우기에 충분한 데이터가 후속으로 수신된다면, 상기 시스템은 풀 시퀀스 프로그래밍 모드로 전환할 수 있다. 이러한 실시예에 대한 좀더 상세한 내용은, "Pipelined Programming of Non-Volatile Memories Using Early Data" 라는 명칭의 미국공개특허(공개번호 2006/0126390, 2006년 6월 15일 공개)에 개시되어 있으며, 상기 미국공개특허는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
도18a 내지 도18c는 비휘발성 메모리를 프로그래밍하기 위한 또 다른 프로세스를 도시한 것으로, 상기 또 다른 프로세스에서는 앞선 페이지들에 대해서 인접 저장소자들을 기입한 이후에, 소정 페이지에 관하여 특정 저장소자를 기입함으로써, 상기 특정 저장소자에 대한 플로팅 게이트간 커플링(floating gate-to-floating gate coupling)을 감소시킨다. 예시적인 일 구현예에서, 비휘발성 저장소자들 각각은, 4개의 데이터 상태들을 이용하여 2 비트의 데이터를 저장한다. 예를 들어, 상태 E는 소거 상태이며, 상태 A, B, 및 C는 프로그래밍된 상태라고 가정하자. 상태 E는 데이터 11을 저장하며, 상태 A는 데이터 01을 저장하며, 상태 B는 데이터 10을 저장하며, 상태 C는 데이터 00을 저장한다. 이러한 것은 논-그레이(non-Gray) 코딩의 일례인바, 이는 2개의 비트들이 인접한 상태 A와 상태 B 사이에서 변경되기 때문이다. 물리적인 데이터 상태들로 데이터를 인코딩하는 또 다른 인코딩 기법들이 이용될 수도 있다. 각각의 메모리 소자는 2개의 데이터 페이지들로부터의 비트들을 저장한다. 참조를 위한 목적으로, 이들 데이터 페이지들은 상위 페이지와 하위 페이지로 호칭될 것이다. 하지만, 다른 명칭(label)들이 이용될 수도 있다. 상태 A에 대해서, 상위 페이지는 비트 0을 저장하고 하위 페이지는 비트 1을 저장한다. 상태 B에 대해서, 상위 페이지는 비트 1을 저장하고 하위 페이지는 비트 0을 저장한다. 상태 C에 대해서, 2개의 페이지들 모두는 데이터 비트 0을 저장한다.
프로그래밍 프로세스는 이 단계(two-step) 프로세스이다. 첫번째 단계에서, 하위 페이지가 프로그래밍된다. 만일, 하위 페이지가 데이터 1 로 남아있을 것이라면, 상기 저장소자의 상태는 상태 E로 남아있는다. 만일, 데이터가 0으로 프로그래밍될 것이라면, 저장소자의 임계전압은 상승하며 따라서 상기 저장소자는 상태 B' 로 프로그래밍된다. 따라서, 도18a는 상태 E로부터 상태 B'로 저장소자들을 프로그래밍하는 것을 보여준다. 상태 B'은 중간(interim) 상태 B 인바, 따라서 검증 포인트는 Vvb' 로 도시되어 있으며, 이는 Vvb 보다 낮다.
일실시예에서, 저장소자가 상태 E에서 상태 B'으로 프로그래밍된 이후, 낸드 스트링의 그것의 인접 저장소자(WLn+1)는 그 하위 페이지에 관하여 프로그래밍된다. 예를 들어, 다시 도2를 참조하면, 저장소자(106)에 대한 하위 페이지가 프로그래밍된 이후, 저장소자(104)에 대한 하위 페이지가 프로그래밍될 것이다. 저장소자(104)를 프로그래밍한 이후, 상기 저장소자(104)의 임계전압이 상태 E에서 상태 B'로 상승되었다면, 플로팅 게이트간 커플링 효과는 저장소자(106)의 겉보기(apparent) 임계전압을 상승시킬 것이다. 이러한 것은, 도18b의 임계전압 분포(1850)로서 도시된 바와 같이, 상태 B'에 대한 임계전압 분포를 넓히는 효과를 갖게 될 것이다. 이와 같은, 임계전압 분포의 겉보기 확장(apparent widening)은, 상위 페이지를 프로그래밍할 때에 치유될 것이다.
도18c는 상위 페이지를 프로그래밍하는 프로세스를 도시한 것이다. 만일, 저장소자가 소거 상태 E에 있고 그리고 상위 페이지가 1로 남아있다면, 상기 저장소자는 상태 E에 남아있을 것이다. 만일, 상기 저장소자가 상태 E에 있고 그리고 그 것의 상위 페이지 데이터가 0으로 프로그래밍될 예정이라면, 상기 저장소자의 임계전압는 상기 저장소자가 상태 A에 있도록 상승될 것이다. 만일, 상기 저장소자가 중간 임계전압 분포 1850에 있으며 그리고 상위 페이지 데이터가 1로 남아있다면, 상기 저장소자는 최종 상태 B로 프로그래밍될 것이다. 만일, 상기 저장소자가 중간 임계전압 분포 1850에 있으며 그리고 상위 페이지 데이터가 데이터 0이 될 예정이라면, 상기 저장소자의 임계전압은, 상기 저장소자가 상태 C에 있도록 상승하게 될 것이다. 도18a 내지 도18c에 의해 도시된 프로세스는, 플로팅 게이트간 커플링을 감소시키는바, 이는 인접 저장소자들에 대한 오직 상위 페이지 프로그래밍만이, 주어진 저장소자의 겉보기 임계전압에 대해서 영향을 미칠 것이기 때문이다. 대안적인 상태 코딩의 일례는, 상위 페이지 데이터가 1 인 경우, 분포(1850)로부터 상태 C로 이동시키는 것이며, 그리고 상위 페이지 데이터가 0 인 경우, 상태 B로 이동시키는 것이다.
비록, 4개의 데이터 상태들 및 2개의 데이터 페이지들에 관한 일례가 도18a 내지 도18c에 도시되어 있긴 하지만, 본 발명의 개념은 4개 보다 많거나 적은 상태들 및 2개 보다 많거나 적은 페이지들을 갖는 또 다른 구현예들에 적용될 수 있다.
도19는 비휘발성 메모리를 프로그래밍하는 방법에 대한 일실시예를 예시한 순서도이다. 일 구현예에서, 저장소자들은 프로그래밍되기 전에 소거된다(블록 단위로 또는 다른 단위로). 단계 1900에서, "데이터 로드(dat load)" 커맨드가 제어기에 의해 발행되며, 그리고 제어회로(1210)에 의해서 입력이 수신된다. 단계 1905에서, 페이지 어드레스를 나타내는 어드레스 데이터가 제어기 또는 호스트로부터 디코더(1214)에 입력된다. 단계 1910에서, 어드레스된 페이지에 대한 일 페이지의 프로그램 데이터가 프로그래밍을 위해서 데이터 버퍼에 입력된다.상기 데이터는 래치들의 적절한 세트 내에 래치된다. 단계 1915에서, "프로그램" 커맨드가 제어기에 의해 발행되어 상태머신(1212)에 제공된다.
"프로그램(program)" 커맨드에 의해 트리거링되어, 단계 1910에서 래치된 데이터는 선택된 저장소자들 안으로 프로그래밍될 것인바, 이는 적절한 선택 워드라인에 인가되는 도20의 펄스 트레인(200)의 스텝핑된 프로그램 펄스들을 이용하여 상태머신(1212)에 의해 제어된다. 단계 1920에서, 프로그램 전압인 VPGM이 시작 펄스(예컨대, 12V 또는 다른 적절한 값)로 초기화되며 그리고 상태머신(1212)에 의해 유지되는 프로그램 카운터(PC)가 0으로 초기화된다. 단계 1930에서, 첫번째 VPGM 펄스가 선택 워드라인에 인가되어, 선택 워드라인에 관련된 저장소자들에 대한 프로그래밍을 개시한다. 만일, 논리 "0"이 특정 데이터 래치에 저장된다면(이는 해당 저장소자가 프로그래밍되어야함을 나타냄), 대응 비트라인은 접지된다. 다른 한편으로, 만일 논리 "1"이 특정 데이터 래치에 저장된다면(이는 해당 저장소자가 현재 데이터 상태를 유지해야함을 나타냄), 대응 비트라인은 VDD에 연결되어 프로그래밍이 금지된다.
단계 1935에서, 선택된 저장소자들의 상태들이 검증된다. 선택된 저장소자의 타겟 임계전압이 적절한 레벨에 도달했다는 것이 검출되면, 해당 데이터 래치에 저장된 데이터는 논리 "1"로 변경된다. 선택된 저장소자의 타겟 임계전압이 적절한 레벨에 도달하지 못했다는 것이 검출되면, 해당 데이터 래치에 저장된 데이터는 변경되지 않는다. 이러한 방식으로, 자신의 해당 데이터 래치에 논리 "1"이 저장되어 있는 비트라인은 프로그래밍될 필요가 없다. 모든 데이터 래치들이 논리 "1"을 저장하고 있는 경우, 상태 머신(1212)은, 전술한 바와 같은 와이어-논리합(wired-OR) 유형의 매커니즘을 통해서, 모든 선택된 저장소자들이 프로그래밍되었다는 사실을 알게된다. 단계 1940에서, 모든 데이터 래치들이 논리 "1"을 저장하고 있는지에 대한 체크가 수행된다. 만일, 모든 데이터 래치들이 논리 "1"을 저장하고 있다면, 프로그래밍 프로세스는 완료되며 그리고 성공적인 것이 되는바, 이는 선택된 모든 저장소자들이 프로그래밍되었고 그리고 검증되었기 때문이다. "통과(PASS)" 라는 상태가 단계 1945에서 보고된다.
만일, 단계 1940에서, 모든 데이터 래치들이 논리 "1"을 저장하고 있는 것은 아니다라고 판별된다면, 프로그래밍 프로세스는 계속된다. 단계 1950에서, 프로그램 제한값(PCmax)에 대해서 프로그램 카운터(PC)가 체크된다. 프로그램 제한값에 대한 일례는 20이다. 하지만, 다른 값들이 다양한 구현예에서 이용될 수 있다. 만일, 프로그램 카운터(PC)가 상기 프로그램 제한값(PCmax)보다 작지 않다면, 프로그램 프로세스는 실패한 것이며, "실패(FAIL)" 라는 상태가 단계 1955에서 보고된다. 만일, 프로그램 카운터(PC)가 상기 프로그램 제한값(PCmax)보다 작다면, 상기 VPGM이 스텝 사이즈만큼 증가되며 그리고 프로그램 카운터(PC)는 단계 1960에서 증분된다. 이후, 프로세스는 단계 1930으로 되돌아오며, 다음 VPGM 펄스가 인가된다.
도20은 프로그래밍 동안에 비휘발성 저장소자의 제어 게이트에 인가되는 예시적인 펄스 트레인(2000), 그리고 펄스 트레인 동안에 발생하는 부스트 모드에서의 스위치(switch)를 도시한 도면이다. 펄스 트레인(2000)은 일련의 프로그램 펄스들(2005, 2010, 2015, 2020, 2025, 2030, 2035, 2040, 2045, 2050,...등)을 포함하는바, 이들은 프로그래밍을 위해서 선택된 워드라인에 인가된다. 일실시예에서, 프로그래밍 펄스들은 전압 VPGM을 갖는바, 전압 VPGM은 12볼트에서 시작하며 그리고 최대 20 볼트에 도달할 때까지 각각의 연속적인 프로그래밍 펄스들에 대해서 증분(예컨대, 0.5 볼트) 만큼씩 증가한다. 프로그램 펄스들 사이에는 검증 펄스들이 존재한다. 예를 들어, 검증 펄스들의 세트(2006)은 3개의 검증 펄스들을 포함한다. 몇몇 다른 실시예에서는 데이터가 프로그래밍되는 각각의 상태(예컨대, 상태 A, B, 및 C)에 대해서 검증 펄스가 존재할 수도 있다. 다른 실시예에서는, 더 많거나 또는 더 적은 검증 펄스들이 존재할 수 있다. 각 세트의 검증 펄스는 예를 들어, Vva, Vvb, 및 Vvc(도17) 또는 Vvb'(도18)의 크기를 가질 수 있다.
전술한 바와 같이, 부스트 모드를 구현하기 위해서 워드라인들에 인가되는 전압들은, 프로그래밍이 발생하는 때에 예컨대, 프로그램 펄스 이전에 및 프로그램 펄스 동안에 인가된다. 실제로, 부스트 모드의 부스트 전압들은, 각각의 프로그램 펄스 이전에 약간(slightly) 초기화될 수 있으며 그리고 각각의 프로그램 펄스 이후에 제거될 수 있다. 다른 한편으로, 프로그램 펄스들 사이에서 발생하는 예컨대, 검증 프로세스 동안에, 부스트 전압들은 인가되지 않는다. 대신, 일반적으로 부스 트 전압보다는 작은 판독 전압들이 비선택 워드라인들에 인가된다. 판독 전압들은 소정 크기를 갖는바, 현재 프로그래밍되는 저장소자의 임계전압이 검증 레벨과 비교 중인 때에, 낸드 스트링에서 이전에 프로그래밍되었던 저장소자들을 온 상태로 충분히 유지할 수 있을 만큼의 크기를 갖는다.
본 발명의 실시예들에 관한 전술한 내용들은 예시와 설명을 위해 제공되었다. 실시예에 대한 모든 것을 속속들이 규명한다던가 또는 개시된 실시예들만으로 본 발명을 제한하고자 의도된 것이 아님을 유의해야 한다. 전술한 가르침에 비추어 볼때, 해당 기술분야의 당업자에게는 다양한 변형예와 수정예들이 자명할 것이다. 본 발명의 기술적 사상과 실질적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되고 기술되었으며, 따라서 해당 기술분야의 당업자들은 다양한 실시예들에 따른 본 발명을 가장 잘 활용할 수 있을 것이며, 고려중인 특정한 사용에 적합한 다양한 변형예들을 가장 잘 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서 정의되어야 한다.

Claims (21)

  1. 비휘발성 저장소자를 동작시키는 방법으로서,
    제 1 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자에 대해 감지 동작을 수행하는 것과 관련하여, 프로그래밍된 상태에 있는 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재하는지 안 하는지를 판별하는 단계;
    프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재한다고 상기 판별 단계에서 판별되는 때에, 상기 감지 동작을 수행하면서 상기 제 2 워드라인에게 제 1 전압을 인가하는 단계; 및
    프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재 안 한다고 상기 판별 단계에서 판별되는 때에, 상기 감지 동작을 수행하면서 상기 제 2 워드라인에게 제 2 전압을 인가하는 단계
    를 포함하는 비휘발성 저장소자를 동작시키는 방법.
  2. 제1항에 있어서,
    상기 제 2 전압은 상기 제 1 전압보다 작은 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  3. 제1항에 있어서,
    상기 판별하는 단계는,
    상기 제 2 워드라인에게 소정 전압을 인가하는 단계와 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 턴온되는지를 판별하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  4. 제1항에 있어서,
    프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재 안 한다고 상기 판별 단계에서 판별되는 때에, 상기 감지 동작을 수행하면서, 워드라인 프로그래밍 순서에서 상기 제 2 워드라인 이후에 있는 적어도 하나의 추가 워드라인에게 상기 제 2 전압을 인가하는 단계
    를 더 포함하는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  5. 제1항에 있어서,
    상기 감지 동작을 수행하면서, 워드라인 프로그래밍 순서에서 상기 제 1 워드라인 이전에 있는 제 3 워드라인에게 상기 제 1 전압을 인가하는 단계
    를 더 포함하는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  6. 제1항에 있어서,
    상기 감지 동작을 수행한 이후,
    (a) 프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재한다고 상기 판별 단계에서 판별되는 때에, 상기 제 2 워드라인에게 상기 제 1 전압을 인가하면서, 또는
    (b) 프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재 안 한다고 상기 판별 단계에서 판별되는 때에, 상기 제 2 워드라인에게 상기 제 2 전압을 인가하면서,
    제 3 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자에 대해 제 2 감지 동작을 수행하는 단계
    를 더 포함하는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  7. 제1항에 있어서,
    상기 제 2 워드라인은 워드라인들의 세트 내에서 기결정된 워드라인 위치에 있는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  8. 제1항에 있어서,
    상기 제 2 워드라인은, 워드라인들의 세트 내에서의 상기 제 1 워드라인의 위치에 기초하여, 워드라인들의 상기 세트 내에서 소정의 워드라인 위치에 있는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  9. 제1항에 있어서,
    상기 감지 동작은 판독 동작을 포함하는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  10. 제1항에 있어서,
    상기 감지 동작은 검증 동작을 포함하는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  11. 제1항에 있어서,
    상기 판별하는 단계는,
    프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재하는지 안 하는지를 나타내는 데이터에 액세스하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  12. 제1항에 있어서,
    프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재한다고 상기 판별 단계에서 판별되는 때에, 상기 방법은,
    프로그래밍된 상태에 있는 제 3 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재하는지 안 하는지를 판별하는 단계;
    프로그래밍된 상태에 있는 상기 제 3 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재한다고 판별되는 때에, 상기 감지 동작을 수행하면서 상기 제 3 워드라인에게 제 1 전압을 인가하는 단계; 및
    프로그래밍된 상태에 있는 상기 제 3 워드라인에 관계되는 적어도 하나의 비 휘발성 저장소자가 존재 안 한다고 판별되는 때에, 상기 감지 동작을 수행하면서 상기 제 3 워드라인에게 제 2 전압을 인가하는 단계
    를 더 포함하는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  13. 제12항에 있어서,
    워드라인 프로그래밍 순서 상에서, 상기 제 2 워드라인은 상기 제 1 워드라인 이후에 있으며, 그리고 상기 제 3 워드라인은 상기 제 2 워드라인 이후에 있는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  14. 제12항에 있어서,
    상기 제 3 워드라인은 기결정된 개수의 워드라인들 만큼 상기 제 2 워드라인으로부터 이격되어 있는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  15. 제12항에 있어서,
    상기 제 3 워드라인은, 워드라인들의 세트 내에서의 상기 제 1 워드라인의 위치에 기초하여, 워드라인들의 상기 세트 내에서 소정의 워드라인 위치에 있는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  16. 제12항에 있어서,
    상기 제 1 및 제 3 워드라인은 워드라인들의 세트 내에서 기결정된 워드라인 위치에 있는 것을 특징으로 하는 비휘발성 저장소자를 동작시키는 방법.
  17. 비휘발성 저장 시스템으로서,
    비휘발성 저장소자들의 세트;
    비휘발성 저장소자들의 상기 세트와 통신하는 워드라인들의 세트; 및
    비휘발성 저장소자들의 상기 세트 및 워드라인들의 상기 세트와 통신하는 하나 이상의 제어 회로들
    을 포함하여 이루어지며,
    상기 하나 이상의 제어 회로들은,
    a) 제 1 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자에 대해 감지 동작을 수행하는 것과 관련하여, 프로그래밍된 상태에 있는 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재하는지 안 하는지를 판별하고;
    b) 프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재한다고 상기 하나 이상의 제어 회로들이 판별하는 때에, 상기 감지 동작을 수행하면서 상기 제 2 워드라인에게 제 1 전압을 인가하고; 그리고
    c) 프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재 안 한다고 상기 하나 이상의 제어 회로들이 판별하는 때에, 상기 감지 동작을 수행하면서 상기 제 2 워드라인에게 제 2 전압을 인가하는 것을 특징으로 하는 비휘발성 저장 시스템.
  18. 제17항에 있어서,
    상기 감지 동작을 수행한 이후, 상기 하나 이상의 제어 회로들은,
    (a) 프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재한다고 상기 하나 이상의 제어 회로들이 판별하는 때에, 상기 제 2 워드라인에게 상기 제 1 전압을 인가하면서, 또는
    (b) 프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재 안 한다고 상기 하나 이상의 제어 회로들이 판별하는 때에, 상기 제 2 워드라인에게 상기 제 2 전압을 인가하면서,
    제 3 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자에 대해 제 2 감지 동작을 수행하는 것
    을 특징으로 하는 비휘발성 저장 시스템.
  19. 제17항에 있어서,
    상기 제 2 워드라인은 워드라인들의 세트 내에서 기결정된 워드라인 위치에 있는 것을 특징으로 하는 비휘발성 저장 시스템.
  20. 제17항에 있어서,
    상기 제 2 워드라인은, 워드라인들의 세트 내에서의 상기 제 1 워드라인의 위치에 기초하여, 워드라인들의 상기 세트 내에서 소정의 워드라인 위치에 있는 것을 특징으로 하는 비휘발성 저장 시스템.
  21. 비휘발성 저장 시스템으로서,
    비휘발성 저장소자들의 세트;
    비휘발성 저장소자들의 상기 세트와 통신하는 워드라인들의 세트;
    제 1 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자에 대해 감지 동작을 수행하는 수단;
    프로그래밍된 상태에 있는 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재하는지 안 하는지를 판별하는 수단;
    프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재한다고 상기 판별하는 수단이 판별하는 때에, 상기 감지 동작 동안에 상기 제 2 워드라인에게 제 1 전압을 인가하는 수단; 및
    프로그래밍된 상태에 있는 상기 제 2 워드라인에 관계되는 적어도 하나의 비휘발성 저장소자가 존재 안 한다고 상기 판별하는 수단이 판별하는 때에, 상기 감지 동작 동안에 상기 제 2 워드라인에게 제 1 전압을 인가하는 수단
    을 포함하는 비휘발성 저장 시스템.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150014702A (ko) * 2013-07-30 2015-02-09 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법
US9183939B2 (en) 2013-06-27 2015-11-10 Samsung Electronics Co., Ltd. Nonvolatile memory device, a memory system having the same, and a read method thereof, the read method applying a read pass voltage to a selected wordline after a sensing
KR20160035443A (ko) * 2014-09-23 2016-03-31 에스케이하이닉스 주식회사 가변적 ispp 방식을 이용하여 프로그램을 수행하는 3차원 비휘발성 반도체 메모리 장치, 데이터 저장 장치 및 사용자 장치
KR20200130740A (ko) * 2018-06-15 2020-11-19 실리콘 스토리지 테크놀로지 인크 플래시 메모리 시스템에서 워드 라인들과 제어 게이트 라인들 사이의 커플링을 감소시키기 위한 방법 및 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2920143B1 (fr) * 2007-08-20 2010-01-22 Aircelle Sa Dispositif de commande des actionneurs de maintenance de capots d'une nacelle de turboreacteur
JP2009193631A (ja) * 2008-02-14 2009-08-27 Toshiba Corp 不揮発性半導体記憶装置
JP4913191B2 (ja) * 2009-09-25 2012-04-11 株式会社東芝 不揮発性半導体記憶装置
US9449700B2 (en) * 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
KR20190130828A (ko) * 2018-05-15 2019-11-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US11037635B1 (en) 2020-02-06 2021-06-15 Sandisk Technologies Llc Power management for multi-plane read operations
US11189351B2 (en) * 2020-03-27 2021-11-30 Sandisk Technologies Llc Peak and average current reduction for sub block memory operation
CN112614530B (zh) * 2021-01-04 2022-04-01 长江存储科技有限责任公司 三维存储器及其控制方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270969A (en) * 1987-06-29 1993-12-14 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with nand cell structure
US6034899A (en) * 1987-06-29 2000-03-07 Kabushiki Kaisha Toshiba Memory cell of nonvolatile semiconductor memory device
US5828603A (en) * 1997-04-23 1998-10-27 Atmel Corporation Memory device having a power supply-independent low power consumption bit line voltage clamp
JP2002133885A (ja) 2000-10-30 2002-05-10 Toshiba Corp 不揮発性半導体記憶装置
JP3938309B2 (ja) * 2002-01-22 2007-06-27 富士通株式会社 リードディスターブを緩和したフラッシュメモリ
JP4157065B2 (ja) 2004-03-29 2008-09-24 株式会社東芝 半導体記憶装置
US7064981B2 (en) 2004-08-04 2006-06-20 Micron Technology, Inc. NAND string wordline delay reduction
TWI333210B (en) * 2006-06-01 2010-11-11 Sandisk Corp Non-volatile storage system and verify operation for non-volatile storage using different voltages
US7310272B1 (en) * 2006-06-02 2007-12-18 Sandisk Corporation System for performing data pattern sensitivity compensation using different voltage

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9183939B2 (en) 2013-06-27 2015-11-10 Samsung Electronics Co., Ltd. Nonvolatile memory device, a memory system having the same, and a read method thereof, the read method applying a read pass voltage to a selected wordline after a sensing
KR20150014702A (ko) * 2013-07-30 2015-02-09 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법
KR20160035443A (ko) * 2014-09-23 2016-03-31 에스케이하이닉스 주식회사 가변적 ispp 방식을 이용하여 프로그램을 수행하는 3차원 비휘발성 반도체 메모리 장치, 데이터 저장 장치 및 사용자 장치
KR20200130740A (ko) * 2018-06-15 2020-11-19 실리콘 스토리지 테크놀로지 인크 플래시 메모리 시스템에서 워드 라인들과 제어 게이트 라인들 사이의 커플링을 감소시키기 위한 방법 및 장치

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