KR101595044B1 - 비휘발성 메모리에서의 감지 동안 데이터 상태에 기반하는 온도 보상 - Google Patents

비휘발성 메모리에서의 감지 동안 데이터 상태에 기반하는 온도 보상 Download PDF

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마사키 히가쉬타니
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샌디스크 테크놀로지스, 인코포레이티드
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Abstract

비휘발성 저장 디바이스에서의 온도 영향들이, 검증 동작 및 판독 동작 동안, 데이터 상태 의존성, 그리고 선택에 따라서는 온도 의존성 감지 전류를 제공함으로써 처리된다. 서로 다른 감지 전류(1)가 각각의 데이터 상태(2)에 대해 제공되어, 공통 온도 계수(3)가, 서로 다른 데이터 상태들을 갖는 저장 소자들에 대해 실현된다. 더 높은 상태들에 대한 온도 계수는 더 낮은 상태들의 온도 계수로 감소될 수 있다. 감지하는 동안, 감지 시간은, 선택된 저장 소자가 전도 상태에 있을 때 원하는 감지 전류가 달성되도록 조정될 수 있다. 고정된 전압 트립 포인트가 유지될 수 있다. 감지 시간 동안, 사전 충전된 커패시터는, 선택된 저장 소자가 전도 상태에 있을 때, 예를 들어 비트 라인 및 NAND 스트링을 통해 그 선택된 저장 소자로 방전한다. 방전 레벨은 전류로 변환되고, 이 전류는 상태-의존성, 그리고 선택에 따라서는 온도 의존성 기준 전류와 비교된다.

Description

비휘발성 메모리에서의 감지 동안 데이터 상태에 기반하는 온도 보상{DATA STATE-BASED TEMPERATURE COMPENSATION DURING SENSING IN NON-VOLATILE MEMORY}
본 발명은 비휘발성 메모리에 관한 것이다.
반도체 메모리는 다양한 전자 디바이스들에서 그 사용이 점점 증가하고 있다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 폰, 디지털 카메라, 개인 휴대 단말기, 휴대용 컴퓨팅 디바이스, 비휴대용 컴퓨팅 디바이스 및 다른 디바이스들에서 사용된다. 전기적으로 소거가능하고 프로그래밍가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory, EEPROM) 및 플래시 메모리는 가장 널리 사용되는 비휘발성 반도체 메모리들 중 하나이다. 플래시 메모리에 있어서, 또한 일 타입의 EEPROM에 있어서, 전체 메모리 어레이의 콘텐츠 혹은 메모리의 일부의 콘텐츠는, 종래의 완전한 기능을 갖는 EEPROM과 대조적으로, 하나의 단계로 소거될 수 있다.
종래의 EEPROM과 플래시 메모리는 플로팅 게이트를 사용하는데, 플로팅 게이트는 반도체 기판 내의 채널 영역으로부터 절연되어 채널 영역 위에 위치한다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트로부터 절연되어 플로팅 게이트 위에 제공된다. 이렇게 형성된 트랜지스터의 임계 전압(threshold voltage)(VTH)은 플로팅 게이트 상에 보유되는 전하의 양에 의해 제어된다. 즉, 트랜지스터가 턴온되어 그 소소와 드레인 간의 전도가 일어나기 전에 제어 게이트에 인가돼야 하는 전압의 최소의 양이 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.
일부 EEPROM 및 플래시 메모리 디바이스는 두 개의 전하 범위를 저장하기 위해 사용되는 플로팅 게이트를 구비하고, 이에 따라 메모리 셀은 두 개의 상태(예를 들어, 소거 상태와 프로그래밍 상태) 사이에서 프로그래밍/소거될 수 있다. 이러한 플래시 메모리 디바이스는 때때로 바이너리 플래시 메모리 디바이스(binary flash memory device)로 불리는데, 왜냐하면 각각의 저장 소자가 1비트의 데이터를 저장할 수 있기 때문이다.
복수-상태(이것은 또한 복수-레벨로 언급되기도 함) 플래시 메모리 디바이스는, 복수의 개별 허용/유효 프로그래밍 임계 전압 범위들을 식별함으로써 구현된다. 각각 개별 임계 전압 범위는 메모리 디바이스에 인코딩되는 데이터 비트들의 세트를 위한 소정의 값에 대응한다. 예를 들어, 메모리 소자가 네 개의 개별 임계 전압 범위에 대응하는 네 개의 별개의 전하 밴드들 중 하나에 놓일 수 있을 때, 각각의 메모리 소자는 2비트의 데이터를 저장할 수 있다.
전형적으로, 프로그램 동작 동안 제어 게이트에 인가되는 프로그램 전압(VPGM)이 시간에 따라 크기가 증가하는 일련의 펄스로 인가된다. 하나의 가능한 방법에서, 펄스의 크기는 소정의 스텝 크기, 예를 들어 0.2-0.4V만큼씩 각각의 연속적인 펄스로 증가한다. VPGM은 플래시 메모리 소자의 제어 게이트에 인가될 수 있다. 프로그램 펄스들 간의 일정 시기에 검증 동작이 수행된다. 즉, 병렬로 프로그래밍되는 소자들의 그룹의 각각의 소자의 프로그래밍 레벨이 연속적인 프로그래밍 펄스들 사이에서 판독되어, 소자가 프로그래밍되는 검증 레벨과 동일한지 아니면 더 큰지가 결정된다. 복수-상태 플래시 메모리 소자의 어레이에 있어서, 검증 단계가 소자의 각각의 상태에 대해 수행될 수 있어, 소자가 데이터 관련 검증 레벨에 도달했는지가 결정될 수 있다. 예를 들어, 네 가지 상태로 데이터를 저장할 수 있는 복수-상태 메모리 소자는 세 개의 비교 포인트들에 대해 검증 동작을 수행할 필요가 있을 수 있다.
더욱이, NAND 스트링 내의 NAND 플래시 메모리 디바이스와 같은 플래시 메모리 디바이스나 EEPROM을 프로그래밍할 때, 전형적으로 VPGM이 제어 게이트에 인가되고 비트 라인은 접지되며, 이것은 셀 혹은 메모리 소자(예를 들어, 저장 소자)의 채널로부터의 전자들이 플로팅 게이트에 주입되게 한다. 전자들이 플로팅 게이트에 축적될 때, 플로팅 게이트는 음으로 충전되고, 메모리 소자의 임계 전압은 상승되어, 메모리 소자는 프로그래밍 상태에 있게 되는 것으로 고려된다. 이러한 프로그래밍에 대한 더 많은 정보는 미국 특허 번호 제6,859,397호 및 미국 특허 번호 제6,917,545호에서 찾을 수 있으며, 이러한 특허문헌들 양쪽 모두는 참조로 본 명세서에 통합된다.
NAND 플래시 메모리 디바이스들과 같은, 현재의 비휘발성 저장 디바이스들에서, 온도 변화는 데이터를 판독하고 기입하는 데 있어 문제를 일으킨다. 메모리 디바이스는 그 배치되는 환경에 따라 가변의 온도 하에 놓인다. 예를 들어, 현재 일부 메모리 디바이스들은 -40℃ 내지 +85℃ 범위의 사용에 대해 그 정격이 맞추어져 있다. 산업용, 군사용 및 가전 애플리케이션들에서의 디바이스들은 상당히 큰 온도 변화를 겪을 수 있다. 온도는 많은 트랜지스터 파라미터들에 영향을 줄 수 있고, 이러한 것들 중에서도 중요한 것이 임계 전압이다. 특히, 온도 변화는 판독 에러를 일으킬 수 있고, 그리고 비휘발성 저장 소자의 서로 다른 상태의 임계 전압 분포의 폭을 넓힐 수 있다. 온도 변화로 인해 발생하는 오류들에 대처하기 위한 개선된 기술이 요구된다.
본 발명은 검증 및 판독 동작 동안 저장 소자 내에 데이터 상태 의존성 전류(data state-dependent current)를 유발시킴으로써 비휘발성 저장소에서의 판독 정밀도를 개선하는 방법을 제공하여, 앞서 언급된 문제 및 다른 문제에 대처한다.
일 실시예에서, 비휘발성 저장소를 동작시키는 방법이 제공되고, 이 방법은, (a) 선택된 비휘발성 저장 소자의 제어 게이트에 한번에 하나씩 전압들을 인가하는 것과, (b) 각각의 전압을 인가하는 동안, 상기 선택된 비휘발성 저장 소자에 적어도 하나의 전류 소스를 결합시키는 것과, (c) 상기 선택된 비휘발성 저장 소자를 통해 흐르는 전류를 감지하는 것과, 그리고 (d) 상기 감지된 전류를 기준 전류와 비교하는 것을 포함하며, 상기 기준 전류는 상기 전압들 중 적어도 두 개에 대해 서로 다르다. 서로 다른 감지 전류들이 (예를 들어, 서로 다른 상태들의) 서로 다른 전압들에 대해 사용될 수 있다.
또 다른 실시예에서, 비휘발성 저장소를 동작시키는 방법이 제공되고, 이 방법은, (a) 선택된 워드 라인을 통해 NAND 스트링 내의 적어도 하나의 선택된 비휘발성 저장 소자의 제어 게이트에 전압을 인가하는 것과, 여기서 상기 전압은 더 낮은 상태와 더 높은 상태로 분리되고, (b) 만약 상기 적어도 하나의 선택된 비휘발성 저장 소자가 상기 전압을 인가함에 의해 전도성이 된다면, 상기 선택된 비휘발성 저장 소자를 통해 흐르는 전류를 유발시키는 것과, 그리고 (c) 상기 전류를 기준 전류와 비교하는 것을 포함하며, 상기 기준 전류는 더 높은 상태의 기준 온도 계수에 근거하고 있다. 상기 기준 전류는 동일한 기준 온도 계수에서 서로 다른 상태들에 대해 서로 다를 수 있다.
또 다른 실시예에서, 감지 전류는 상태 및 온도 계수 양쪽 모두에 따라 달라질 수 있다.
또 다른 실시예에서, 비휘발성 저장소를 동작시키는 방법이 제공되며, 이 방법은, (a) 선택된 비휘발성 저장 소자의 제어 게이트에 한번에 하나씩 전압들을 인가하는 것과, (b) 각각의 전압을 인가하는 동안, 사전 충전된 커패시터(pre-charged capacitor)를 상기 선택된 비휘발성 저장 소자에 결합시키는 것과, 여기서 상기 커패시터는 상기 선택된 비휘발성 저장 소자가 전도 상태에 있을 때 상기 선택된 비휘발성 저장 소자로 방전하며, 그리고 (c) 상기 전압들 각각에 대해 서로 다른 방전 시간 이후, 상기 커패시터가 트립 포인트(trip point) 아래로 방전하는지 여부에 근거하여 상기 선택된 비휘발성 저장 소자가 전도 상태에 있는지 여부를 결정하는 것을 포함한다. 상기 방전 시간은 또한 온도에 따라 변할 수 있다.
또 다른 실시예에서, 비휘발성 저장소가 제공되며, 상기 비휘발성 저장소는, 비휘발성 저장 소자의 세트 및 적어도 하나의 제어 회로를 포함한다. 상기 적어도 하나의 제어 회로는, 선택된 비휘발성 저장 소자의 제어 게이트에 한번에 하나씩 전압들을 인가하고, 각각의 전압을 인가하는 동안, 상기 선택된 비휘발성 저장 소자에 적어도 하나의 전류 소스를 결합시키고, 상기 선택된 비휘발성 저장 소자를 통해 흐르는 전류를 감지하고, 그리고 상기 감지된 전류를 기준 전류와 비교하며, 여기서, 상기 기준 전류는 상기 전압들 중 적어도 두 개에 대해 서로 다르다.
본 명세서에서 제시되는 방법을 수행하기 위한 대응하는 방법, 시스템, 및 컴퓨터 판독가능 혹은 프로세서 판독가능 저장 디바이스가 또한 제공될 수 있다.
도 1a는 NAND 스트링의 상면도이다.
도 1b는 도 1a의 NAND 스트링의 등가 회로도이다.
도 2는 NAND 플래시 저장 소자들의 어레이의 블록도이다.
도 3은 NAND 스트링의 단면도이다.
도 4는 임계 전압의 분포를 나타낸다.
도 5a는 서로 다른 상태들에 대한 온도 계수 대 감지 전류를 나타낸다.
도 5b는 높은 상태와 낮은 상태 간의 온도 계수에서의 변화 대 감지 전류를 나타낸다.
도 5c는 서로 다른 상태들에 대해서, 온도에 대한 감지 전류에서의 변화를 나타낸다.
도 6은 판독 동작 동안, 선택된 워드 라인에 인가된 제어 게이트 판독 전압들을 나타낸다.
도 7은 프로그래밍 동안, 선택된 비휘발성 저장 소자들의 제어 게이트들에 인가되는 예시적 펄스 트레인(pulse train)을 나타낸다.
도 8은 감지를 위한 NAND 스트링 및 컴포넌트들의 구성을 나타낸다.
도 9a는 서로 다른 상태들에 대해, 저장 소자에 대한 전류 대 게이트 소스 간 전압 관계를 나타낸다.
도 9b는 서로 다른 상태들에 대한 감지 커패시터 상의 전압의 방전을 나타낸다.
도 10a는 프로그램-검증 프로세스를 나타낸다.
도 10b는 판독 프로세스를 나타낸다.
도 11은 NAND 플래시 저장 소자들의 어레이의 블록도이다.
도 12는 단일 로우/컬럼 디코더들 및 판독/기입 회로들을 사용하는 비휘발성 메모리 시스템의 블록도이다.
도 13은 감지 블록의 일 실시예를 나타낸 블록도이다.
도 14는 메모리 어레이를, 모든 비트 라인 메모리 아키텍처에 대한 블록들로 혹은 홀수-짝수 메모리 아키텍처에 대한 블록들로, 편성하는 예를 나타낸다.
도 15는 임계 전압 분포들의 예시적인 세트 및 1-패스 프로그래밍을 나타낸다.
도 16은 임계 전압 분포들의 예시적인 세트 및 2-패스 프로그래밍을 나타낸다.
도 17a 내지 도 17c는 다양한 임계 전압 분포들을 나타내고 아울러 비휘발성 메모리를 프로그래밍하는 프로세스를 설명한다.
본 발명은 검증 및 판독 동작 동안 저장 소자 내에 데이터 상태 의존성 전류를 유발시킴으로써 비휘발성 저장소에서의 판독 정밀도를 개선하는 방법을 제공한다.
본 발명을 구현하기에 적합한 메모리 시스템의 일 예는 NAND 플래시 메모리 구조를 이용하는바, 이것은 두 개의 선택 게이트들 사이에 직렬로 복수의 트랜지스터들을 정렬하는 것을 포함한다. 직렬로 연결된 트랜지스터들 및 선택 게이트들이 NAND 스트링으로 언급된다. 도 1a는 하나의 NAND 스트링을 도시한 상면도이다. 도 1b는 그 등가 회로도이다. NAND 스트링은 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 샌드위치 되어 직렬로 연결된 네 개의 트랜지스터들(100, 102, 104 및 106)을 포함한다. 선택 게이트(120)는 비트 라인(126)으로의 NAND 스트링 연결을 게이팅한다. 선택 게이트(122)는 소스 라인(128)으로의 NAND 스트링 연결을 게이팅한다. 선택 게이트(120)는 제어 게이트(120CG)에 적절한 전압을 인가함으로써 제어된다. 선택 게이트(122)는 제어 게이트(122CG)에 적절한 전압을 인가함으로써 제어된다. 트랜지스터들(100, 102, 104 및 106) 각각은 제어 게이트와 플로팅 게이트를 갖는다. 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 갖는다. 제어 게이트(100CG)는 워드 라인(WL3)에 연결되며(혹은 제어 게이트(100CG)는 워드 라인(WL3)임), 제어 게이트(102CG)는 워드 라인(WL2)에 연결되며, 제어 게이트(104CG)는 워드 라인(WL1)에 연결되며, 그리고 제어 게이트(106CG)는 워드 라인(WL0)에 연결된다. 일 실시예에서, 트랜지스터들(100, 102, 104 및 106)은 각각의 저장 소자들이며, 또한 메모리 셀로 언급될 수도 있다. 다른 실시예에서, 저장 소자들은 다수의 트랜지스터들을 포함할 수 있거나 또는 도시된 것과 다를 수 있다. 선택 게이트(120)가 선택 라인(SGD)에 연결된다. 선택 게이트(122)가 선택 라인(SGS)에 연결된다.
도 2는 세 개의 NAND 스트링들을 도시하는 회로도이다. NAND 구조를 사용하는 플래시 메모리 시스템을 위한 전형적인 아키텍처는 수 개의 NAND 스트링들을 포함한다. 예를 들어, 세 개의 NAND 스트링들(320, 340 및 360)이 보다 많은 NAND 스트링들을 갖는 메모리 어레이 내에 제시된다. NAND 스트링들 각각은 두 개의 선택 게이트들 및 네 개의 저장 소자들을 포함한다. 간결한 설명을 위해 네 개의 저장 소자들이 제시되지만, 현대의 NAND 스트링들은, 예를 들어 최대 32개 혹은 64개의 저장 소자들을 가질 수 있다.
예를 들어, NAND 스트링(320)은 선택 게이트들(322 및 327) 및 저장 소자들(323-326)을 포함하고, NAND 스트링(340)은 선택 게이트들(342 및 347) 및 저장 소자들(343-346)을 포함하며, NAND 스트링(360)은 선택 게이트들(362 및 367) 및 저장 소자들(363-366)을 포함한다. 각각의 NAND 스트링은 자신의 선택 게이트들(예를 들어, 선택 게이트들(327, 347 또는 367))에 의해 소스 라인에 연결된다. 선택 라인(SGS)은 소스측 선택 게이트들을 제어하는데 사용된다. 다양한 NAND 스트링들(320, 340 및 360)이 선택 게이트들(322, 342, 362) 내의 선택 트랜지스터들에 의해 각각의 비트 라인들(321, 341 및 361)에 연결되는 등등이다. 이러한 선택 트랜지스터들은 드레인 선택 라인(SGD)에 의해 제어된다. 다른 실시예들에서, 선택 라인들은 NAND 스트링들 간에 반드시 공통일 필요는 없는 바, 즉, 서로 다른 NAND 스트링들에 대해 서로 다른 선택 라인들이 제공될 수 있다. 워드 라인(WL3)이 저장 소자들(323, 343 및 363)을 위한 제어 게이트들에 연결된다. 워드 라인(WL2)이 저장 소자들(324, 344 및 364)을 위한 제어 게이트들에 연결된다. 워드 라인(WL1)이 저장 소자들(325, 345 및 365)을 위한 제어 게이트들에 연결된다. 워드 라인(WL0)이 저장 소자들(326, 346 및 366)을 위한 제어 게이트들에 연결된다. 알 수 있는 바와 같이, 각각의 비트 라인 및 각각의 NAND 스트링은 저장 소자들의 어레이 혹은 세트의 컬럼들을 포함한다. 워드 라인들(WL3, WL2, WL1 및 WL0)은 이러한 어레이 또는 세트의 로우(row)들을 포함한다. 각각의 워드 라인은 해당 로우에서 각각의 저장 소자의 제어 게이트들을 연결한다. 또는, 제어 게이트들은 워드 라인들 자체에 의해 제공될 수 있다. 예를 들어, 워드 라인(WL2)은 저장 소자들(324, 344 및 364)을 위한 제어 게이트들을 제공한다. 실제로, 워드 라인 상에는 수천 개의 저장 소자들이 있을 수 있다.
각각의 저장 소자는 데이터를 저장할 수 있다. 예를 들어, 1비트의 디지털 데이터를 저장할 때, 저장 소자의 가능한 임계 전압들(VTH)의 범위는 로직 데이터 "1" 및 "0"에 할당되는 두 개의 범위로 분할된다. NAND 타입 플래시 메모리의 일 예에서, 저장 소자가 소거된 후 VTH는 음의 값을 갖고, 로직 "1"로 정의된다. 프로그램 동작 이후 VTH는 양의 값을 갖고, 로직 "0"으로 정의된다. VTH가 음이고 판독이 시도될 때, 저장 소자는 턴온되어, 로직 "1"이 저장됨을 표시한다. VTH가 양이고 판독 동작이 시도될 때, 저장 소자는 턴온되지 않고, 이것은 로직 0이 저장됨을 표시한다. 저장 소자는 또한 복수 레벨의 정보, 예를 들어 복수 비트의 디지털 데이터를 저장할 수 있다. 이 경우, VTH 값의 범위는 데이터 레벨들의 수로 분할된다. 예를 들어, 만약 네 개 레벨의 정보가 저장된다면, 데이터 값 "11", "10", "01" 및 "00"에 할당되는 네 개의 VTH 범위가 존재할 것이다. NAND 타입 메모리의 일 예에서, 소거 동작 이후의 VTH는 음이고, "11"로서 정의된다. 양의 VTH 값들은 "10", "01" 및 "00"의 상태들에 대해 사용된다. 저장 소자에 프로그래밍되는 데이터와 저장 소자의 임계 전압 범위들 간의 특정 관계는 저장 소자들에 대해 채택되는 데이터 인코딩 방식에 따라 달라진다.
NAND 타입 플래시 메모리들과 이들의 동작에 대한 관련 예들은 특허문헌들(미국 특허 번호 제5,386,422호, 제5,570,315호, 제5,774,397호, 제6,046,935호, 제6,456,528호 및 제6,522,580호)에 제시되어 있으며, 이들 각각은 참조로 본 명세서에 통합된다.
플래시 저장 소자를 프로그래밍할 때, 프로그램 전압이 저장 소자의 제어 게이트에 인가되고, 저장 소자와 관련된 비트 라인은 접지된다. 채널로부터의 전자들이 플로팅 게이트에 주입된다. 전자들이 플로팅 게이트에 축적되는 경우, 플로팅 게이트는 음으로 충전되고, 저장 소자의 VTH가 상승한다. 프로그래밍되는 저장 소자의 제어 게이트에 프로그램 전압을 인가하기 위해, 프로그램 전압이 적절한 워드 라인 상에 인가된다. 앞서 설명된 바와 같이, NAND 스트링들 각각에서의 하나의 저장 소자는 동일한 워드 라인을 공유한다. 예를 들어, 저장 소자(324)를 프로그래밍할 때, 프로그램 전압은 또한 저장 소자들(344 및 364)의 제어 게이트들에도 인가될 것이다.
도 3은 NAND 스트링의 단면도를 나타낸 것이다. 이 단면도는 간략화된 도면이며 일정 비율로 도시되지 않았다. NAND 스트링(400)은, 기판(490) 위에 형성된, 소스측 선택 게이트(406), 드레인측 선택 게이트(424), 및 여덟 개의 저장 소자들(408, 410, 412, 414, 416, 418, 420 및 422)을 포함한다. 이러한 컴포넌트들은 p-웰 영역(492) 위에 형성될 수 있으며, p-웰 영역(492) 자체는 기판의 n-웰 영역(494)에 형성된다. n-웰은 또한 p-기판(496)에 형성될 수 있다. 공급 라인(402) 및 공급 라인(403)은 p-웰 영역(492) 및 n-웰 영역(494)과 각각 통신할 수 있다. VBL의 전위를 갖는 비트 라인(426)에 추가하여, VSOURCE의 전위를 갖는 소스 공급 라인(404)이 제공된다. VSGS가 선택 게이트(406)에 인가되고, VSGD가 선택 게이트(424)에 인가된다. 워드 라인 혹은 비휘발성 저장 소자의 소스측은, 예를 들어, 소스 공급 라인(404)에서, NAND 스트링의 소스 단부에 면하고 있는 측면을 말하고, 워드 라인 혹은 비휘발성 저장 소자의 드레인측은, 예를 들어, 비트 라인(426)에서, NAND 스트링의 드레인 단부에 면하고 있는 측면을 말한다.
도 4는 임계 전압(VTH)의 분포를 나타낸다. 일반적으로, 일련의 복수-레벨 저장 소자들은 2N개의 서로 다른 상태들로 프로그래밍될 수 있으며, 여기서 N≥2이다. 예를 들어, 4개, 8개 또는 16개의 상태들이 사용될 수 있다. 하지만, 상태들의 개수가 증가하고 상태들 간의 간격이 감소함에 따라 각각의 저장 소자의 프로그래밍된 데이터 상태를 정확하게 재판독할 있는 것이 점점 더 중요하게 된다. 초반부에 언급된 바와 같이, 판독 정밀도에 영향을 미치는 하나의 인자는 온도이며, 이것은 저장 소자들이 프로그래밍되는 시간과 판독되는 시간 사이에 변할 수 있다. 프로그래밍보다 더 낮은 온도에서의 판독은 결과적으로 VTH를 더 높게 시프트시킨다. 마찬가지로, 프로그래밍보다 더 높은 온도에서의 판독은 결과적으로 VTH를 더 낮게 시프트시킨다. 예를 들어, 분포들(500, 502, 506 및 510)은 E(소거), A, B, 및 C 상태들을 각각 도시한다. VTH의 하향 시프트가 E, A, B, 및 C 상태들에 대한 임계 분포들(501, 504, 508 및 512)에 의해 각각 도시된다.
상태들(A, B 및 C) 각각에 대한 제어 게이트 검증 전압들(VV -A, VV -B 및 VV -C)은, 하나 이상의 선택된 저장 소자들이 의도된 상태로 프로그래밍되었는지 여부를 검증하기 위한 프로그램-검증 동작의 검증 부분 동안, 사용된다. 유사하게, 상태들(A, B 및 C) 각각에 대한 제어 게이트 판독 전압들(VCGR -A, VCGR -B 및 VCGR -C)이 하나 이상의 선택된 저장 소자들의 데이터 상태를 확인하기 위한 판독 동작 동안, 사용된다. 임계 전압들은 온도 및 다른 요인으로 인해 판독 에러를 일으키는 정도까지 시프트될 수 있다. 온도 변화에 대처하는 한가지 방법은 온도를 기반으로 하여 제어 게이트 판독 전압들을 조정하는 것을 포함한다. 예를 들어, 만약 VTH가 상승되면, 이에 따라 제어 게이트 판독 전압이 상승될 수 있다. 그러나, 이러한 방법이 온도 변화를 보상할 수 있을지라도, 저장 소자의 레벨에서 이러한 변화를 감소시키거나 제거하지는 못한다.
도 5a는 서로 다른 데이터 상태들에 대한 온도 계수(Tc) 대 감지 전류(Isense) 관계를 나타낸다. Tc는 온도에 대한 VTH에서의 변화를 나타낸다. 온도 계수(Tc)는 메모리 디바이스의 특성(예를 들어, 도핑(doping), 레이아웃(layout) 등)에 따라 달라진다. 더욱이, 온도 계수는 메모리의 치수가 감소함에 따라 그 크기가 증가할 것으로 예측된다. 일반적으로, Tc는 서로 다른 온도에서의 테스트를 통해 특정 메모리에 대해 측정될 수 있다.
복수-레벨 NAND 또는 NOR와 같은 비휘발성 저장소에서, 온도 계수(Tc)는 상태 의존적이다. 예를 들어, 곡선들(520, 522 및 524)은 상태들(A, B 및 C)에 대해 서로 다른 감지 전류에 대한 Tc의 크기를 각각 도시한다. Tc의 절대값이 도시된다. TC=△VTH/△Temp로 정의되는 Tc는 전형적으로 온도가 증가함에 따라 VTH가 감소하기 때문에 음의 값을 가진다. Tc는 예를 들어, 약 - 1 mV/℃ 내지 -4 mV/℃의 범위를 가질 수 있다. 더욱이, 저장 소자들이 점점 작아짐에 따라, Tc 및 그 상태 의존성은 더 강해진다. 본 명세서에서 설명되는, 온도 영향에 대처하는 한 가지 방법은, 데이터 상태에 따라 감지 전류를 변경시키는 것을 포함한다.
저장 소자의 VTH는 검증 및 판독 동작을 포함하는 감지 동안 사용되는 감지 전류 레벨에 따라 달라진다. 감지 전류 레벨이 더 높아지면, 일정 프로그래밍 상태에 도달하기 위해 필요한 플로팅 게이트 전하는 더 낮아진다. 또한 더 높은 전류 레벨에 대해, 디바이스는 서브-임계 전도 체제로부터 더 떨어지게 된다. 감지 전류 레벨을 증가시킴으로써, 저장 소자의 Tc는 모든 상태에 대해 감소한다. 도 5a는 또한, C 상태가 B 상태보다 더 높은 Tc를 가지고 있고, B 상태가 A 상태보다 더 높은 Tc를 가지고 있음을 표시한다. 저장 소자의 Tc를 감소시키기 위하여, 상대적으로 더 높은 감지 전류에서 저장 소자가 감지될 수 있다. 예를 들어, C 상태의 저장 소자의 Tc를 감소시키기 위해, 상대적으로 더 높은 감지 전류에서 저장 소자가 감지될 수 있다. E, A 및 B 상태의 저장 소자들은 감지로부 록아웃(lock out)되어 있기 때문에, 전력 소비에 미치는 부정적 영향력은 무시가능하다. 더욱이, 상대적으로 일정한 소정의 기준 Tc(TC - REF)를 달성하기 위해, 각각의 상태 감지시 특정의 서로 다른 감지 전류가 사용된다. 구체적으로 살펴보면, 표시된 바와 같은 기준 전류들(ISENSE -A, ISENSE -B 및 ISENSE -C)이 A, B 및 C 상태에 대한 감지를 수행할 때 각각 사용될 수 있다. 더욱이, 주어진 상태에서, 동일한 감지 전류가 검증 및 판독 양쪽 모두에 대해 사용될 수 있거나, 혹은 서로 다른 감지 전류가 검증 및 판독에 대해 사용될 수 있다.
한 가지 선택사항으로서, 서로 다른 기준 전류가, 각각의 상태에 대해, 이에 따라 각각의 대응하는 검증 혹은 판독 전압에 대해 제공된다. 또 다른 선택사항으로는, 서로 다른 기준 전류가, 적어도 두 개의 상태에 대해, 이에 따라 적어도 두 개의 대응하는 검증 혹은 판독 전압에 대해 제공된다. 이러한 경우, 공통 기준 전류가 두 개 이상의 상태 및 대응하는 검증 혹은 판독 전압에 대해 사용될 수 있다. 예를 들어, B 및 C 상태에 대해 동일한 기준 전류를 사용하는 것이 적절한 것으로 결정될 수 있다. 또는, 8개의 상태(E, A, B, C, D, E, F 및 G)가 존재하는 경우, A, B 및 C 상태에 대해서는 제 1 기준 전류를 사용하고, D 및 E 상태에 대해서는 제 2 기준 전류를 사용하고, 그리고 F 및 G 상태에 대해서는 제 3 기준 전류를 사용하는 것이 적절할 수 있다. 특정 메모리 디바이스의 테스트는 서로 다른 기준 전류로 달성되는 성능을 표시한다. 이러한 테스트는 판독 에러를 측정하는 것, 그리고 판독 에러의 최소화와 간접 비용(overhead cost)의 최소화 간의 상충관계(tradeoff)에 근거하여 서로 다른 기준 전류의 개수를 조정하는 것을 포함할 수 있다.
프로그래밍 동안, 저장 소자는, VTH가 일정 레벨(저장 소자가 비전도 상태에 진입하게 되는 레벨)까지 상승할 때까지, 프로그램 펄스를 계속 수신하고, 그리고 검증 동작 동안 그 감지 전류는 A, B 및 C 상태에 대해 각각 ISENSE -A, ISENSE -B 또는 ISENSE-C 아래로 떨어진다. 아래에서 더 상세히 설명되는 바와 같이, 감지는 사전충전된 커패시터를 저장 소자로 방전시키는 것을 포함할 수 있다. 방전의 양은 전류 레벨과 상관되어 있으며, 이 전류 레벨은 원하는 기준 레벨들(ISENSE -A, ISENSE -B 또는 ISENSE-C)과 비교되고, 이 기준 레벨들은 메모리 디바이스 및 감지 컴포넌트들의 로직에 프로그래밍된다. 더욱이, 방전 시간 주기는 또한, 메모리 디바이스 및 감지 컴포넌트들의 로직에 걸쳐 조정될 수 있고, 이에 따라 특정의 전압 방전 레벨(트립 포인트(trip point)) 및 대응하는 전류 레벨이 특정의 방전 시간 주기에서 달성돼야만 한다. 저장 소자가 그 부가된 조건을 만족시킨 이후에만(이것은 결과적으로 감지 전류가 소정의 상태에 대해 특정의 감지 전류 레벨 아래로 떨어지게 함), 저장 소자는 소정의 상태에 완전하게 프로그래밍된 것으로 고려된다.
도 5b는 높은 상태와 낮은 상태 간의 온도 계수에서의 변화 대 감지 전류를 나타낸다. 예를 들어, △Tc는 C 상태의 Tc와 A 상태의 Tc 간의 차이를 나타낼 수 있다. △Tc의 크기는 감지 전류가 증가함에 따라 감소한다. 이것은, 더 낮은 상태의 저장 소자들보다 더 높은 감지 전류 레벨에서 더 높은 상태의 저장 소자들을 감지하는 것의 또 하나의 이점이다. 즉, 더 높은 상태에 대한 감지 전류를 변경시킴으로써, Tc의 상태 의존성이 감소될 수 있고, 이것은 결과적으로 임계 분포가 더 밀집되게 할 수 있다. 예를 들어, A 상태와 C 상태 간의 Tc에서의 차이를 50%만큼 감소시키기 위해, 감지 전류 레벨은 50%만큼 증가될 수 있다. 특정 메모리 디바이스에 있어, 각각의 상태에 대한 감지 전류의 최적 레벨은 테스트로부터 결정될 수 있다.
도 5c는 서로 다른 상태들에 대해서, 온도에 대한 감지 전류에서의 변화를 나타낸다. 온도 영향들을 감소시키는 또 다른 방법은, 감지 전류가 온도에 의존하게 하는 것으로, 예를 들어 온도 감소에 따라 ISENSE를 감소시키는 것이다. 곡선(540, 542 및 544)은, 상태(A, B 및 C)에 대해서, 온도에 대한 기준 감지 전류에서의 변화를 각각 도시한 것이다. 본 방법은, 데이터 상태에 근거하여 감지 전류를 변경시키는 것과, 별도로 혹은 결합되어 적용될 수 있다. 즉, 또 다른 방법들은, 데이터 상태에 따라 ISENSE를 변경시키는 것, 온도에 따라 ISENSE를 변경시키는 것, 그리고 데이터 상태 및 온도에 따라 ISENSE를 변경시키는 것을 포함한다. 후자의 방법은 Tc의 크기에 있어 더 강한 감소를 제공한다.
예를 들어, 메모리 디바이스가 높은 온도(THI)에서 상태 C로 프로그래밍된다고 가정한다. 이러한 경우에, ISENSE -C(T- HI )는 기준 Tc에 대응하는 기준 감지 전류다. 즉, 감지된 전류가 ISENSE -C(T- HI )에 있거나 혹은 그 아래에 있을 때까지, 선택된 저장 소자가 프로그래밍되도록, 감지 프로세스가 구성될 수 있다. 아래에서 더 설명되는, 온도 의존성 회로는, 각각의 상태에서 대해, 온도에 근거하여 어떤 ISENCE 레벨을 적용할지를 결정하는데 사용될 수 있다. 더욱이, 커패시터의 방전 시간을 조정함으로써, 서로 다른 기준 감지 전류가 가해질 수 있다. 예를 들어, 상태 C에 대해, 일 방전 시간은 온도가 THI일 때 ISENSE -C(T- HI )의 기준 감지 전류를 가하는 것에 대응하고, 그리고 더 긴 방전 시간은 온도가 TLO일 때 ISENSE -C(T- LO )의 더 낮은 기준 감지 전류를 가하는 것에 대응한다. 중간 방전 시간은 중간 온도에 대응할 수 있다.
프로그래밍 이후, 메모리 디바이스가 이후 다시 판독될 때, 적절한 기준 감지 전류가 현재 결정된 온도에 근거하여 가해질 수 있다. 예를 들어, 만약 저장 소자가 높은 온도에서 프로그래밍되고 낮은 온도에서 판독된다면, VTH는 더 높게 시프될 것이다. 이러한 시프트는 더 낮은 감지 전류에서 메모리를 감지함으로써 보상될 수 있다. 따라서, 온도가 감소됨에 따라 ISENSE를 감소시킴으로써, Tc는 모든 상태에 대해 감소될 수 있다. 더욱이, 임의의 주어진 온도에서, 더 높은 메모리 상태는 더 높은 ISENSE에서 감지될 것이다. 데이터 상태들을 서로 다르게 처리하는 것이 또한 가능하고, 이에 따라, 예를 들어, 더 낮은 상태 내지 중간 상태들(예를 들어, 상태 A 및 B)에 대해서는 데이터 상태에 따라 ISENSE를 변경시키고, 더 높은 상태들(예를 들어, 상태 C)에 대해서는 데이터 상태 및 온도에 따라 ISENSE를 변경시킨다. 전형적으로, 동일한 기준 감지 전류가 프로그램-검증 동작과 판독 동작 양쪽 모두의 동작 동안 가해질 수 있다.
일반적으로, 모든 상태들에 대해 공통이 되도록 Tc(TC - REF)가 선택될 수 있고, 각각의 상태에 대해 대응하는 ISENSE의 위치를 찾기 위해 도 5a의 곡선이 사용될 수 있다. 그 다음에, 메모리 디바이스는, 아래에 더 자세히 설명되는 바와 같이, 감지시, 그 선택된 ISENSE 레벨을 사용하도록 구성될 수 있다.
본 명세서에서 설명되는 방법에 있어서, 판독 동안 온도 의존성 워드 라인 전압을 사용할 필요가 없다. 더욱이, 어떤 다른 방법을 수행할 때처럼 기준 셀들을 사용할 필요가 없다. Tc가 완전히 제거될 수 없지만, 모든 상태들에 대해 공통 Tc를 제공함으로써 상태-기반의 Tc에 대한 필요를 없앨 수 있고, 이것은 설계를 더 간단하게 만들며, 결과적으로 VTH 분포를 더 밀집시킨다. 또 다른 선택사항으로는, 추가적인 보상을 제공하기 위해 온도에 근거하여 워드 라인 전압을 또한 조정하는 것이다. 예를 들어, (Vth가 더 낮기 때문에) 더 낮은 워드 라인 전압이 더 높은 온도에 대해 사용될 수 있고, 그리고 더 높은 워드 라인 전압이 더 낮은 온도들에 대해 사용될 수 있다.
도 6은 판독 동작 동안, 임의의 선택된 워드 라인에 인가되는 제어 게이트 판독 전압들을 나타낸 것이다. 판독 동작 동안, 상태들(A, B 및 C)에 대해 각각 연속적인 진폭들(VCGR -A, VCGR -B 및 VCGR -C)을 갖는 제어 게이트 전압 파형이, 하나 이상의 선택된 저장 소자들의 워드 라인에 각각 인가되는바, 이들은 시간 주기(t0-tl, tl-t2 및 t2-t3)에서 판독된다. VCGR -A, VCGR -B 및 VCGR -C는 도 4에서 또한 도시된다. 본 예는 네 개의 이용가능한 데이터 상태가 존재하는 경우에 적용된다. 일반적으로, 제어 게이트 전압 파형은, 2N개의 가능한 데이터 상태가 존재하는 경우, 2N-1개의 진폭을 갖는다.
도 7은 프로그래밍 동안, 선택된 비휘발성 저장 소자들의 제어 게이트들에 인가되는 예시적 펄스 트레인을 나타낸다. 펄스 트레인(740)은 저장 소자들을 프로그래밍하고 검증하는데 사용된다. 펄스 트레인(740)은 다수의 프로그램 펄스들(702, 704, 706, 708, 710 ...)을 포함하고 아울러 저장 소자들을 검증하기 위해 각각의 프로그램 펄스들의 각각의 쌍 사이에 있는 검증 펄스들의 세트(그 일 예가 검증 펄스 세트(742)임)를 포함한다. 일 실시예에서, 프로그래밍 펄스들은 전압, VPGM을 가지는바, 이것은 12V에서 시작하고, 각각의 연속적인 프로그래밍 펄스에 대해 예를 들어 0.5V의 증분치만큼 증가하는바, 예를 들어, 20-25V의 최대치에 도달할 때까지 증가한다. 일부 실시예들에서, 데이터가 프로그래밍되는 각각의 상태(예를 들어, 상태 A, B 및 C)에 대한 검증 펄스가 있을 수 있다. 다른 실시예들에서, 더 많거나 더 적은 검증 펄스들이 있을 수 있다. 각각의 세트에서의 검증 펄스들은 예를 들어, VV -A, VV -B 및 VV -C(이것은 또한 도 4에도 도시되어 있음)의 진폭을 가질 수 있다.
도 8은 감지를 위한 NAND 스트링 및 컴포넌트들의 구성을 나타낸다. 간략화된 예로서, NAND 스트링(818)은 워드 라인들(WLO, WLl, WL2 및 WL3)과 각각 통신하고 있는 네 개의 저장 소자들을 포함한다. 실제로는, 추가적인 저장 소자들 및 워드 라인들이 사용될 수 있다. 더욱이, 추가적인 NAND 스트링들이 전형적으로 블록 내에서 혹은 비휘발성 저장 소자들의 다른 세트 내에서 서로 인접하여 정렬된다. 저장 소자들이 기판의 p-웰 영역에 결합된다. 비트 라인(816)이 NAND 스트링의 드레인측과 통신하고 아울러 감지 모듈(800)과 통신한다. 비트 라인 감지 트랜지스터(810)가 비트 라인(816)에 결합된다. 이 트랜지스터는 감지 동작 동안 감지 모듈이 NAND 스트링과 통신할 수 있도록 제어부(814)에 응답하여 전도 상태를 만드는 고전압 트랜지스터다.
비트 라인 전압 클램프 트랜지스터(bit line voltage clamp transistor)(808)는 비트 라인이 감지 증폭기(802)와 통신할 수 있도록 제어부(814)에 응답하여 개방되는 저전압 트랜지스터다. 판독 혹은 검증 동작과 같은 감지 동작 동안, 감지 증폭기(802) 내의 커패시터(전하 저장 컴포넌트)(804)가 충전되는 사전 충전 동작이 일어난다. 트랜지스터(808)는 사전 충전이 가능하도록 개방될 수 있다.
예를 들어, 선택된 워드 라인이 WL1이라고 가정한다. 감지 동작 동안, WL1상의 전압이 WL1 상의 저장 소자들의 제어 게이트들에 결합된다. 예를 들어, 검증 동작 동안, 각각의 프로그램 펄스 이후, 일련의 검증 전압들(VV -A, VV -B 및 VV -C)이 WL1 상에 제공된다. 판독 동작 동안, 일련의 판독 전압들(VCGR -A, VCGR -B 및 VCGR -C)이 WL1 상에 공급된다. 더욱이, 전형적으로 0V에 있는 전압 VSOURCE가 NAND 스트링(818)의 소스측에 인가된다.
또한, 감지 동작 동안, 워드 라인 전압이 인가될 때, 트랜지스터(810)는 NAND 스트링(818)의 드레인측에서 턴온된다(예를 들어, 전도 상태가 됨). 추가적으로, 트랜지스터(808)가 전도 상태가 되도록 트랜지스터(808)에 전압이 인가된다. 선택된 저장 소자가 전도 상태에 있을 때, 사전 충전된 커패시터(804)가 비트 라인을 통해 저장 소자 및 NAND 스트링을 경유하여 소스로 방전하고, 이에 따라 소스는 전류 싱크(current sink)로서 동작한다. 표시된 바와 같이, 전류("I")가 흐른다.
저장 소자에 대한 감지가 완료되면, 풀 다운 회로(pull down circuit)(812)가 비트 라인을 그라운드, Vsource 혹은 다른 레벨까지 풀링(pulling)하여, 저장 소자는, 다른 NAND 스트링들 상의 다른 저장 소자들에 대한 감지가 계속되더라도, 후속 감지로부터 록아웃된다.
제어부(814)는 또한, 도 5c와 연계되어 설명된 바와 같이, ISENSE가 온도 의존적 전류가 되는 실시예들과 함께 사용될 수 있도록, 온도-의존성 회로(temperature-dependent circuit)(815)를 포함할 수 있다. 일반적으로, 온도-보상된 신호들을 제공하는 다양한 기술들이 알려져 있다. 예를 들어, 이러한 기술들 중 하나 이상의 기술이 온도-의존성 회로(815)에서 사용될 수 있다. 이러한 기술들 대부분은 실제 온도 측정치를 획득하는 것을 필요로 하지 않다(비록 이러한 방법이 또한 가능할지라도). 예를 들어, 본 명세서에 참조로 통합되는, 미국 특허 번호 제6,801,454호(발명의 명칭: "Voltage Generation Circuitry Having Temperature Compensation")는 온도 계수에 근거하여 비휘발성 메모리에 판독 전압을 출력하는 전압 발생 회로를 설명한다. 이 회로는 밴드 갭 전류(band gap current)를 사용하는 바, 이것은 온도-비의존성 부분과 온도가 증가함에 따라 증가하는 온도-의존성 부분을 포함한다. 본 명세서에 참조로 통합되는, 미국 특허 번호 제6,560,152호(발명의 명칭: "Non-Volatile Memory With Temperature-Compensated Data Read")는 데이터 저장 소자의 소스 혹은 드레인에 인가되는 전압을 바이어스하는 바이어스 발생기 회로를 사용한다. 이러한 기술들 중 임의의 기술 그리고 임의의 다른 알려진 기술이 본 명세서에서 설명되는 바와 같은 온도 보상된 감지 전류를 제공하기 위해 사용될 수 있다.
도 9a는 서로 다른 상태들에 대해, 저장 소자에 대한 전류 대 게이트 소스 간 전압 관계를 나타낸다. x-축은 감지되는 저장 소자의 게이트 소스 간 전압을 나타낸다. 예를 들어, VGS -A, VGS -B 및 VGS -C의 게이트 소스 간 전압들이 표시된다. 검증 동작 동안, Vsource=0V에 대해, VGS -A, VGS -B 및 VGS -C는 VV -A, VV -B 및 VV -C와 각각 같다. 판독 동작 동안, Vsource=0V에 대해, VGS -A, VGS -B 및 VGS -C는 VCGR -A, VCGR -B 및 VCGR-C와 각각 같다. y-축은 드레인 전류 ID(저장 소자 및 NAND 스트링을 통해 흐르는 전류)를 나타낸다. 이것은 또한 감지 전류로 언급되는데 왜냐하면 이 전류가 감지 동안 발생되기 때문이다. 기준 감지 전류 레벨들(ISENSE -A, ISENSE -B 또는 ISENSE -C)이 또한 표시된다. 언급된 바와 같이, 프로그램-검증 동안, 소정의 상태에 대한 기준 감지 전류 아래로 떨어지는 전류가 흐를 때까지, 저장 소자가 소정의 상태에 프로그래밍되는 것으로 고려되지 않도록, 감지 프로세스가 구성될 수 있다. 이와는 반대로, 판독 동작 동안, 저장 소자는, 기준 감지 전류를 초과하는 전류가 흐를 때, 후속 감지로부터 록아웃된다.
곡선들(900, 902 및 904)은 A, B 및 C 상태에서의 저장 소자들에 대한 전류 대 전압 관계를 각각 나타낸다. 일반적으로, VGS가 저장 소자의 임계 전압을 초과하기 시작할 때, 저장 소자의 드레인으로부터 소스로 전류가 흐르기 시작한다. VGS의 레벨은 서로 다른 상태에 대해 변하는데, 왜냐하면 임계 전압이 서로 다른 상태에 대해 변하기 때문이다. VGS의 낮은 값에 대해서는 약한 전류가 발생하고, VGS의 보다 높은 값에 대해서는 전류가 증가하는바, 이 동작 포인트에서 저장 소자는 전도 상태에 있는 것으로 고려된다. 즉, 저장 소자가 특정 동작 포인트(이 동작 포인트에서 곡선은 그 굴곡부에서 가파르게 상승함)에 있을 때, 저장 소자는 일반적으로 전도 상태에 있는 것으로 고려된다. VGS에 근거하여, 대응하는 감지 전류가 흐를 것이다. 예를 들어, 도 5a와 연계하여 볼 때, 점점 더 높아지는 감지 전류가 ISENSE -A, ISENSE -B 및 ISENSE -C가 되는 동작 포인트(901, 903 및 905)가 각각 확인될 수 있다. 검출된 전류는, 저장 소자가 완전히 프로그래밍되도록 하기 위해, 이러한 레벨들 아래로 떨어져야만 한다.
예를 들어, C 상태로의 프로그래밍 동안, 검증 동작 동안 흐르는 전류는 초기에 큰데, 왜냐하면 VV -A(=VGS)>VTH가 크기 때문이다(이것은 VV -A가 고정되어 있고, VSOURCE는 0V이며, VTH가 초기에 작기 때문임). 추가적인 프로그램 펄스들이 인가됨에 따라, VTH는 더 커지게 되고, 이에 따라, VGS-VTH는 더 작아지게 되며 전류 또한 더 작아지게 된다. 결국, 전류는 기준 레벨 아래로 떨어지고, 이때 저장 소자는 완전히 프로그래밍된다.
도 9b는 서로 다른 상태들에 대한 감지 커패시터 상의 전압의 방전을 나타낸다. 감지 동작 동안, 커패시터(804)(도 8) 상의 전압은 t0과 tl 사이의 사전 충전 단계에서 초기 전압 VC=VINITIAL로 사전 충전된다. 사전 충전은 또한, 비트 라인 전압이, 감지에 적합한 소정의 레벨이 되게 한다. 특정 시간 tl에서, 만약 선택된 저장 소자가 전도 상태에 있다면, 선택된 워드 라인에 인가된 제어 게이트 전압에 대해, 방전 단계가 시작되는바, 이 방전 단계에서, 커패시터는 NAND 스트링을 통해 그 선택된 저장 소자로 방전하고 소스로 싱크된다. 더욱이, 방전율은 A, B 및 C 상태에 대해 라인(912, 914 및 916)에 의해 각각 표시된 바와 같이 그 상태에 따라 변할 수 있다. 만약 선택된 저장 소자가 전도 상태에 있지 않다면, 라인(910)에 의해 표시된 바와 같이, 커패시터는 크게 방전하지 않을 것이다. 데이터 상태에 근거하여 감지 시간(이것은 또한 적분 시간, 혹은 방전 시간으로 언급되기도 함)을 설정함으로써, 대응하는 감지 전류가 유발된다. 특히, tA=t4-tl, tB=t3-tl 또는 tc=t2-tl의 감지 시간이 A, B 또는 C 상태에 대해 각각 사용될 수 있다. 감지 시간은 또한 온도에 근거하여 조정될 수 있고, 이에 따라 더 긴 방전 주기(더 낮은 감지 전류에 대응함)가 더 낮은 온도와 함께 사용될 수 있고, 그리고 더 짧은 방전 주기(더 높은 감지 전류에 대응함)가 더 높은 온도와 함께 사용될 수 있다.
더욱이, 적절한 감지 시간에 대해, 동일한 전압 트립 포인트(VTRIP)가 각각의 상태에 대해 사용될 수 있다. VTRIP은, 만약 Vc가 감지 시간에 VTRIP 아래로 떨어지면, 선택된 저장 소자가 전도 상태에 있는 것으로 고려되고 아울러, 만약 Vc가 감지 시간에 VTRIP 아래로 떨어지지 않는다면, 선택된 저장 소자가 비전도 상태에 있는 것으로 고려되는 그러한 레벨을 나타낸다. 더욱이, 감지 전류는 ISENSE=(△V/t)×C에 의해 커패시턴스의 방전과 관련되어 있는바, 여기서 C는 커패시터(804)의 커패시턴스이다. 따라서, A, B 또는 C 상태에 대해, 각각 ISENSE -A=(△V/tA)×C, ISENSE-B=(△V/tB)×C 및 ISENSE -C=(△V/tC)×C이다. 달리 말하면, 프로그래밍 동안, 저장 소자는 프로그램 펄스들을 계속 수신하는데, 이것은 검증 동작 동안 A, B 및 C 상태에 대해 감지 전류가 ISENSE -A, ISENSE -B 또는 ISENSE -C 아래로 각각 떨어지는 결과를 초래하도록 저장 소자의 게이트 소스 간 전압이 충분히 낮아지는 레벨로 VTH가 상승할 때까지 계속된다. 따라서, 감지 증폭기의 커패시터는, 만약 선택된 저장 소자가 전도 상태에 있다면, 일정 전류를 공급하는 전류 소스인 것으로 고려될 수 있다. Vc는 t5에서 방전된다.
따라서, 감지 전류 레벨에서의 증가는 임의의 메모리 상태에 대해 감지 동작 동안 적분 시간을 감소시킴으로써 달성될 수 있다. 동일한 트립 포인트에 대해서, 적분 시간에서의 감소는 감지 전류 레벨에서의 대응하는 증가를 의미한다. 이러한 특징은 적분 시간을 변경시킬 수 있는 기존의 메모리 설계에서 쉽게 구현될 수 있다. 이러한 방법은, 더 높은 상태에 대해서는 Tc를 더 많이 변경시키고, 더 낮은 상태에 대해서는 Tc를 더 적게 변경시킬 수 있는바, 이상적으로는 모든 상태에 대해 단일의 Tc로 수렴시킬 수 있다. 예를 들어, 소정의 메모리 디바이스가 커패시턴스 C와, 그리고 VINITIAL과 VTRIP 간의 차이에 근거하는 △V를 갖도록 구성된다고 가정한다. A 상태에 대해, 예를 들어, 도 5a를 근거로 하는 선택된 소정의 ISENSE-A에 있어서, 관계식 tA=△V/(ISENSE -A×C)로부터 적절한 감지 시간 tA가 결정될 수 있다. 유사하게, B 및 C 상태에 대한 감지 시간은 각각 tB=△V/(ISENSE -B×C) 및 tC=△V/(ISENSE -C×C)이다. △V, C 및 감지 전류는 알려진 파라미터들이고, 따라서 이로부터 대응하여 감지 시간이 결정된다. 언급된 바와 같이, 감지 시간은 온도에 따라 변할 수 있어, 도 5c에 따라, 서로 다른 온도에서 서로 다른 Isense를 또한 제공하게 된다.
데이터 상태에 근거하여, 임의의 선택된 저장 소자들에서의 감지 전류를 유발시키는 다양한 방법이 사용될 수 있다. 예를 들어, 서로 다른 감지 전류 출력들을 제공하도록 조정가능한 하나의 전류 소스 회로가 사용될 수 있고, 혹은 다수의 서로 다른 전류 소스 회로들(각각의 감지 전류 출력에 대해 하나씩)이 사용될 수 있다.
감지에 관한 더 세부적 사항은, 본 명세서에 참조로 통합되는 미국 특허 번호 제7,376,030호에서 찾을 수 있다.
도 10a는 프로그램 및 검증 프로세스를 나타낸다. 프로그램 동작은 단계(1000)에서 시작한다. 단계(1002)에서, 프로그램 펄스들이, 임의의 선택된 워드 라인에 인가된다. 단계(1004)에서, 검증 동작이 시작한다. 단계(1006)는 제어 게이트 검증 전압(VV -A)을 선택된 워드 라인에 인가하는 것을 포함하고, 그리고 단계(1008)는 전류를 감지하고 그 전류를 ISENSE -A와 비교하여 선택된 저장 소자들이 전도 상태에 있는지 여부를 결정하는 것을 포함한다. 다음으로, 단계(1010)는 제어 게이트 검증 전압(VV -B)을 선택된 워드 라인에 인가하는 것을 포함하고, 그리고 단계(1012)는 전류를 감지하고 그 전류를 ISENSE -B와 비교하여 선택된 저장 소자들이 전도 상태에 있는지 여부를 결정하는 것을 포함한다. 다음으로, 단계(1014)는 제어 게이트 검증 전압(VV -C)을 선택된 워드 라인에 인가하는 것을 포함하고, 그리고 단계(1016)는 전류를 감지하고 그 전류를 ISENSE -C와 비교하여 선택된 저장 소자들이 전도 상태에 있는지 여부를 결정하는 것을 포함한다. 만약 결정 단계(1018)에서 다음 프로그램 펄스가 있다면, 프로세싱은 단계(1002)에서 계속된다. 그렇지 않다면, 프로그램 동작은 단계(1019)에서 종료된다. 이러한 프로세스는 네 개보다 많은 데이터 상태들이 있을 때 이에 따라 더 확장될 수 있다.
도 10b는 판독 프로세스를 나타낸다. 판독 동작은 단계(1020)에서 시작한다. 단계(1022)에서, 제어 게이트 판독 전압(VCGR -A)이 선택된 워드 라인에 인가되고, 단계(1024)는 전류를 감지하고 그 전류를 ISENSE -A와 비교하여 선택된 저장 소자들이 전도 상태에 있는지 여부를 결정하는 것을 포함한다. 단계(1026)에서, 제어 게이트 판독 전압(VCGR -B)이 선택된 워드 라인에 인가되고, 단계(1028)는 전류를 감지하고 그 전류를 ISENSE -B와 비교하여 선택된 저장 소자들이 전도 상태에 있는지 여부를 결정하는 것을 포함한다. 단계(1030)에서, 제어 게이트 판독 전압(VCGR -C)이 선택된 워드 라인에 인가되고, 단계(1032)는 전류를 감지하고 그 전류를 ISENSE -C와 비교하여 선택된 저장 소자들이 전도 상태에 있는지 여부를 결정하는 것을 포함한다. 판독 동작은 단계(1034)에서 종료된다.
소정의 저장 소자에 대해서, 제어 게이트 전압이 낮은 전압으로부터 높은 전압으로 인가된다고 가정하면, 데이터 상태는 저장 소자가 전도 상태가 되도록 하는 제 1 제어 게이트 전압에 근거하여 결정된다. 예를 들어, 만약 VCGR -A가, 저장 소자가 전도 상태가 되도록 하는 제 1 전압이라고 하면, 저장 소자는 E 상태에 있다. 만약 VCGR -B가, 저장 소자가 전도 상태가 되도록 하는 제 1 전압이라고 하면, 저장 소자는 A 상태에 있다. 만약 VCGR -C가 저장 소자가 전도 상태가 되도록 하는 제 1 전압이라고 하면, 저장 소자는 B 상태에 있다. 만약 제어 게이트 전압들 중 그 어느 전압도 저장 소자가 전도 상태가 되도록 하지 못한다면, 저장 소자는 C 상태에 있다. 특정 상태에 있는 것으로 결정된 소정의 저장 소자는 후속 판독으로부터 록아웃된다. 본 예에서, 소정의 상태에 대해, 동일한 감지 전류가 검증 및 판독 동작에 대해 사용된다.
도 11은 도 1a 및 도 1b에 제시된 바와 같은 NAND 저장 소자들의 어레이(1100)의 예를 나타낸다. 각각의 컬럼을 따라, 비트 라인(1106)이 NAND 스트링(1150)에 대한 드레인 선택 게이트의 드레인 단자(1126)에 결합된다. NAND 스트링의 각각의 로우를 따라, 소스 라인(1104)이 NAND 스트링들의 소스 선택 게이트들의 소스 단자들(1128) 모두를 연결할 수 있다.
저장 소자들의 어레이는 저장 소자들의 다수의 블록들로 분할된다. 플래시 EEPROM 시스템에 있어 공통적인 것으로서, 블록은 소거의 단위이다. 즉, 각각의 블록은 함께 소거되는 최소 개수의 저장 소자들을 포함한다. 각각의 블록은 전형적으로 다수의 페이지로 분할된다. 페이지는 프로그래밍의 최소 단위이다. 데이터의 하나 이상의 페이지들이 전형적으로, 일 로우의 저장 소자들에 저장된다. 예를 들어, 임의의 로우는 전형적으로 수 개의 인터리브(interleave)된 페이지들을 포함하거나 혹은 하나의 페이지를 구성할 수 있다. 페이지의 모든 저장 소자들은 함께 판독되거나 프로그래밍될 것이다. 더욱이, 페이지는 하나 이상의 섹터들로부터의 사용자 데이터를 저장할 수 있다. 섹터는 편의적인 사용자 데이터의 단위로서 호스트에 의해 사용되는 논리적 개념이고, 이것은 제어기에 한정되는 오버헤드 데이터를 전형적으로 포함하지 않는다. 오버헤드 데이터는 섹터의 사용자 데이터로부터 계산되는 에러 정정 코드(Error Correction Code, ECC)를 포함할 수 있다. (아래에 설명되는) 제어기의 일부는, 데이터가 어레이에 프로그래밍되고 있을 때 ECC를 계산하고, 그리고 또한 데이터가 어레이로부터 판독되고 있을 때 ECC를 점검한다. 대안적으로, ECC들 그리고/또는 다른 오버헤드 데이터는, 이들이 관련된 사용자 데이터와는 다른 페이지들 내에, 또는 심지어 다른 블록들 내에 저장된다.
사용자 데이터의 섹터는 전형적으로 512 바이트이며, 이는 자기 디스크 드라이브에서의 섹터의 크기에 대응한다. 전형적으로, 오버헤드 데이터는 부가적인 16-20 바이트이다. 다수의 페이지들(대체로 8 페이지로부터 예를 들어 최대 32 페이지, 64 페이지, 128 페이지 혹은 그 이상의 페이지들)이 블록을 형성한다. 일부 실시예들에서, NAND 스트링들의 로우가 블록을 구성한다.
일 실시예에서, 메모리 저장 소자들은, 충분한 시간 동안 p-웰을 소거 전압(예를 들어, 14-22V)까지 상승시키고, 선택된 블록의 워드 라인들을 접지시킴으로써, 소거된다(이 경우 소스 및 비트 라인들은 플로팅 상태임). 용량성 커플링(capacitive coupling)으로 인해, 비선택 워드 라인들, 비트 라인들, 선택 라인들, 및 c-소스도 또한, 소거 전압의 상당한 부분까지 상승한다. 따라서, 선택된 저장 소자의 터널 옥사이드 층에 강한 전기장이 인가되며, 선택된 저장 소자들의 데이터는, 전형적으로 파울러-노드하임 터널링 매커니즘(Fowler-Nordheim tunneling mechanism)에 의해, 플로팅 게이트의 전자들이 기판측으로 방출됨에 따라, 소거된다. 플로팅 게이트로부터 p-웰 영역으로 전자들이 이동됨에 따라, 선택된 저장 소자의 임계 전압이 낮아진다. 소거는 전체 메모리 어레이, 개별 블록들, 또는 다른 단위의 저장 소자들 상에서 수행될 수 있다.
도 12는 단일의 로우/컬럼 디코더들 및 판독/기입 회로들을 이용하는 비휘발성 메모리 시스템의 블록도이다. 본 도면은 본 발명의 일 실시예에 따른, 저장 소자들의 페이지를 병렬로 판독 및 프로그래밍하기 위한 판독/기입 회로들을 구비한 메모리 디바이스(1296)를 예시한다. 메모리 디바이스(1296)는 하나 이상의 메모리 다이(1298)를 포함할 수 있다. 메모리 다이(1298)는 저장 소자들의 이차원 어레이(1100), 제어 회로(1210) 및 판독/기입 회로들(1265)을 포함한다. 일부 실시예들에서, 저장 소자들의 어레이는 삼차원일 수 있다. 메모리 어레이(1100)는 워드 라인들에 의해 로우 디코더(1230)를 통해 아울러 비트 라인들에 의해 컬럼 디코더(1260)를 통해 어드레싱 가능하다. 판독/기입 회로들(1265)은 복수의 감지 블록들(1200)을 포함하고, 그리고 저장 소자들의 페이지가 병렬로 판독 혹은 프로그래밍될 수 있게 한다. 전형적으로, 제어기(1250)가 동일한 메모리 디바이스(1296)(예를 들어, 탈착가능 저장 카드) 내에 하나 이상의 메모리 다이(1298)로서 포함된다. 커맨드들 및 데이터가 라인들(1220)을 통해 호스트와 제어기(1250) 간에 전달되고, 아울러 라인들(1218)을 통해 제어기와 하나 이상의 메모리 다이(1298) 간에 전달된다.
제어 회로(1210)는 메모리 어레이(1000) 상에서 메모리 동작을 수행하기 위해 판독/기입 회로들(1265)과 협동한다. 제어 회로(1210)는 상태 머신(1212), 온-칩 어드레스 디코더(1214), 온도 보상 제어(1215) 및 파워 제어 모듈(1216)을 포함한다. 상태 머신(1212)은 메모리 동작들의 칩-레벨 제어를 제공하고 아울러 ECC 디코딩 엔진을 포함할 수 있다. 온-칩 어드레스 디코더(1214)는 호스트 혹은 메모리 제어기에 의해 사용되는 어드레스와 디코더들(1230 및 1260)에 의해 사용되는 하드웨어 어드레스 간의 어드레스 인터페이스를 제공한다. 온도 보상 제어(1215)는, 본 명세서에서 설명되는 바와 같이(예를 들어, 도 5c 참조), 온도 의존성 감지 전류를 제공할 수 있다. 파워 제어 모듈(1216)은 메모리 동작 동안 워드 라인과 비트 라인에 공급되는 전력 및 전압을 제어한다.
일부 구현들에 있어서, 도 12의 컴포넌트들 중 일부는 결합될 수 있다. 다양한 설계로, 저장 소자 어레이(1100) 이외에, 이러한 컴포넌트들 중 하나 이상은 (단독으로 또는 결합하여) 관리 회로로 고려될 수 있다. 예를 들어, 하나 이상의 관리 회로들은 제어 회로(1210), 상태 머신(1212), 디코더들(1214/1260), 파워 제어(1216), 감지 블록들(1200), 판독/기입 회로들(1265), 제어기(1250) 등등 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
또 다른 방법에서, 다양한 주변 회로들에 의한 메모리 어레이(1100)로의 액세스는 어레이의 맞은편 상에서 대칭적으로 구현되어 각 측면 상의 액세스 라인 및 회로의 밀도는 반으로 감소한다. 따라서, 로우 디코더는 두 개의 로우 디코더들로 분할되며, 컬럼 디코더는 두 개의 컬럼 디코더들로 분할된다. 유사하게, 판독/기입 회로들은 어레이(1100)의 하부로부터 비트 라인들에 연결되는 판독/기입 회로들과, 그리고 어레이(1100)의 상부로부터 비트 라인들에 연결되는 판독/기입 회로들로 분할된다. 이런 방식으로, 판독/기입 모듈들의 밀도는 본질적으로 절반으로 감소된다.
도 13은 감지 블록의 일 실시예를 나타낸 블록도이다. 개별 감지 블록(1200)은 감지 모듈(1280)로 언급되는 코어 부분과, 그리고 공통 부분(1290)으로 파티션된다. 일 실시예에서, 각각의 비트 라인에 대해 개별적 감지 모듈(1280)이 존재하고 다수의 감지 모듈들(1280)의 세트에 대해 하나의 공통 부분(1290)이 존재한다. 일 예에서, 감지 블록은 하나의 공통 부분(1290)과 여덟 개의 감지 모듈(1280)을 포함한다. 그룹 내의 감지 모듈들 각각은 데이터 버스(1272)를 통해 관련 공통 부분과 통신한다. 더 세부적인 내용에 대해서는, 본 명세서에 그 전체가 참조로 통합되는 미국 특허출원 공개번호 제2006/0140007호(발명의 명칭: "Non-Volatile Memory and Method with Shared Processing for an Aggregate of Sense Amplifiers", 2006년 6월 29일 공개)를 참조하기 바란다.
감지 모듈(1280)은 감지 회로(1270)를 포함하는바, 이것은 연결된 비트 라인에서의 전도 전류가 소정의 임계 레벨보다 큰지 혹은 작은지 여부를 결정한다. 감지 모듈(1280)은 또한, 연결된 비트 라인 상의 전압 상태를 설정하는데 사용되는 비트 라인 래치(1282)를 포함한다. 예를 들어, 비트 라인 래치(1282)에 래치된 소정의 상태는, 연결된 비트 라인이 프로그램 금지를 지정하는 상태(예를 들어, 1.5-3 V)까지 풀링되게 한다.
공통 부분(1290)은 프로세서(1292), 데이터 래치들(1294)의 세트, 그리고 데이터 래치들(1294)의 세트와 데이터 버스(1220) 사이에 결합된 I/O 인터페이스(1296)를 포함한다. 프로세서(1292)는 연산을 수행한다. 예를 들어, 그 기능들 중 하나는 감지된 저장 소자에 저장된 데이터를 결정하는 것, 그리고 결정된 데이터를 데이터 래치들의 세트에 저장하는 것이다. 데이터 래치들(1294)의 세트는 판독 동작 동안 프로세서(1292)에 의해 결정된 데이터 비트들을 저장하는데 사용된다. 이것은 또한, 프로그램 동작 동안 데이터 버스(1220)로부터 입력되는 데이터 비트들을 저장하는 데에 사용된다. 입력되는 데이터 비트들은 메모리에 프로그래밍될 기입 데이터를 나타낸다. I/O 인터페이스(1296)는 데이터 래치들(1294)과 데이터 버스(1220) 간의 인터페이스를 제공한다.
판독 또는 감지 동안, 시스템의 동작은, 어드레싱된 저장 소자에 서로 다른 제어 게이트 전압들의 공급을 제어하는 상태 머신(1212)의 제어하에 있다. 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 사전에 정의된 제어 게이트 전압들을 통한 단계별 진행에 따라, 감지 모듈(1280)은 이러한 전압들 중 하나에서 트립핑(tripping)하고, 그리고 출력이 감지 모듈(1280)로부터 버스(1272)를 통해 프로세서(1292)로 제공될 것이다. 이때, 프로세서(1292)는, 입력 라인들(1293)을 통한 상태 머신으로부터의 인가된 제어 게이트 전압에 대한 정보 및 감지 모듈의 트리핑 이벤트(tripping event)(들)를 고려함으로써 결과적인 메모리 상태를 결정한다. 그 다음에, 프로세서는 메모리 상태에 대한 바이너리 인코딩을 계산하고, 결과적인 데이터 비트들을 데이터 래치들(1294)에 저장한다. 코어 부분의 또 다른 실시예에서, 비트 라인 래치(1282)는, 감지 모듈(1280)의 출력을 래치하기 위한 래치로서, 아울러 앞서 설명된 바와 같은 비트 라인 래치로서, 이중 기능을 수행한다.
일부 구현들은 다수의 프로세서들(1292)을 포함할 것으로 예측된다. 일 실시예에서, 각각의 프로세서(1292)가 출력 라인(미도시)을 포함하여, 출력 라인들 각각이 함께 와이어드-OR(wired-OR)되게 된다. 일부 실시예들에서, 출력 라인들은 와이어드-OR 라인에 연결되기 전에 반전된다. 이러한 구성은, 프로그램 검증 프로세스 동안, 언제 프로그래밍 프로세스가 완료되는 지를 빠르게 결정할 수 있게 하는데, 그 이유는 와이어드-OR를 수신하는 상태 머신이, 프로그래밍되는 모든 비트들이 원하는 레벨에 언제 도달하는 지를, 결정할 수 있기 때문이다. 예를 들어, 각각의 비트가 자신의 원하는 레벨에 도달하면, 그 비트에 대한 로직 제로(0)가 와이어드-OR 라인에 전송된다(또는 데이터 일(1)이 반전됨). 모든 비트들이 데이터 0을 출력하면(또는 데이터 일(1)이 반전되면), 상태 머신은 프로그래밍 프로세스를 종료해야 함을 알게 된다. 각각의 프로세서가 여덟 개의 감지 모듈들과 통신하기 때문에, 상태 머신은 와이어드-OR 라인을 여덟 번 판독할 필요가 있거나, 또는 관련된 비트 라인들의 결과들을 축적하기 위해 로직이 프로세서(1292)에 부가되어 상태 머신은 단지 와이어드-OR 라인을 한 번만 판독할 필요가 있게 된다. 유사하게, 로직 레벨을 올바르게 선택함으로써, 글로벌 상태 머신(global state machine)은 언제 첫 번째 비트가 자신의 상태를 변경하고 그에 따라 알고리즘을 변경하는 지를 검출할 수 있다.
프로그램 또는 검증 동안, 프로그래밍될 데이터는 데이터 버스(1220)로부터 데이터 래치들(1294)의 세트에 저장된다. 상태 머신의 제어하에서, 프로그램 동작은 어드레싱된 저장 소자들의 제어 게이트들에 인가되는 일련의 프로그래밍 전압 펄스들을 포함한다. 각각의 프로그래밍 펄스 다음에는, 저장 소자가 원하는 메모리 상태로 프로그래밍되었는 지를 결정하기 위해 재판독(검증)이 행해진다. 프로세서(1292)는 원하는 메모리 상태에 관하여 재판독된 메모리 상태를 모니터링한다. 두 개가 일치하면, 프로세서(1292)는, 프로그램 금지를 지정하는 상태까지 비트 라인이 풀링되도록, 비트 라인 래치(1282)를 설정한다. 이것은, 비트 라인에 결합된 저장 소자가, 비록 그 제어 게이트 상에 프로그래밍 펄스들이 나타날지라도, 후속적으로 프로그래밍되는 것을 금지시킨다. 다른 실시예들에서, 프로세서는 초기에 비트 라인 래치(1282)를 로드(load)하고, 감지 회로는 이것을 검증 프로세스 동안 금지 값으로 설정한다.
데이터 래치 스택(1294)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일 실시예에서, 감지 모듈(1280)당 세 개의 데이터 래치들이 있다. 일부 구현들(하지만, 요구되는 것은 아님)에 있어서, 데이터 래치들은 시프트 레지스터(shift register)로서 구현되어 그 안에 저장된 병렬 데이터가 데이터 버스(1222)를 위해 직렬 데이터로 변환되게 하며, 그 반대 경우의 가능하다. 바람직한 실시예에서, m개의 저장 소자들의 판독/기입 블록에 대응하는 모든 데이터 래치들이 블록 시프트 레지스터를 형성하도록 함께 링크될 수 있으며, 이에 따라 데이터의 블록은 직렬 전송에 의해 입력 또는 출력될 수 있다. 특히, 판독/기입 모듈들의 뱅크는, 마치 이들이 전체 판독/기입 블록에 대한 시프트 레지스터의 일부인 것처럼, 데이터 래치들의 자신의 세트 각각이 데이터를 차례로 데이터 버스 내로 혹은 밖으로 시프트시키도록 조정된다.
비휘발성 저장 디바이스의 다양한 실시예의 구조 및/또는 동작에 대한 추가적인 정보는 특허문헌(미국 특허 번호 제7,196,931호, 미국 특허 번호 제7,023,736호, 미국 특허 번호 제7,046,568호, 제7,196,928호 및 제7,327,619호)에서 찾을 수 있으며, 이들 문헌 각각은 참조로 본 명세서에 통합된다.
도 14는 메모리 어레이를, 모든 비트 라인 메모리 아키텍처에 대한 블록들로 편성하거나, 또는 홀수-짝수 메모리 아키텍처에 대한 블록들로 편성하는 예를 도시한다. 메모리 어레이(1400)의 예시적인 구조들이 설명된다. 하나의 예로서, 1,024개의 블록들로서 파티션되는 NAND 플래시 메모리 EEPROM이 설명된다. 각 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에서, 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 본 예에서, 각각의 블록에는, 비트 라인들(BL0, BL1, ... BL8511)에 대응하는 8,512개의 컬럼들이 있다. 모든 비트 라인(All Bit LIne, ABL) 아키텍처(아키텍처 1410)로 언급되는 일 실시예에서, 블록의 비트 라인들 모두는 판독 및 프로그램 동작 동안 동시에 선택될 수 있다. 공통 워드 라인을 따라 있고 아울러 임의의 비트 라인에 연결된 저장 소자들이 동시에 프로그래밍될 수 있다.
제시된 예에서는, 네 개의 저장 소자들이 직렬로 연결되어 NAND 스트링을 형성한다. 네 개의 저장 소자들이 각각의 NAND 스트링에 포함되는 것으로 제시되었지만, 그 개수는 네 개보다 많거나 적게 사용될 수 있다.(예를 들어, 16개, 32개, 64개 혹은 또 다른 개수). NAND 스트링의 하나의 단자는 (선택 게이트 드레인 라인들(SGD)에 연결된) 드레인 선택 게이트를 통해 대응하는 비트 라인에 연결되고, 또 다른 단자는 (선택 게이트 소스 라인(SGS)에 연결된) 소스 선택 게이트를 통해 c-소스에 연결된다.
홀수-짝수 아키텍처(아키텍처 1400)로 언급되는 또 다른 실시예에서, 비트 라인들은 짝수 비트 라인들(BLe) 및 홀수 비트 라인들(BLo)로 분할된다. 홀수/짝수 아키텍처에서, 공통 워드 라인을 따라 있고 아울러 홀수 비트 라인들에 연결된 저장 소자들이 일 시간에 프로그래밍되고, 공통 워드 라인을 따라 있고 아울러 짝수 비트 라인들에 연결된 저장 소자들이 또 다른 일 시간에 프로그래밍된다. 본 예에서, 각각의 블록에는, 짝수 컬럼들과 홀수 컬럼들로 분할된 8,512개의 컬럼들이 있다. 본 예에서, 네 개의 저장 소자들이 직렬로 연결되어 NAND 스트링을 형성하도록 제시된다. 네 개의 저장 소자들이 각각의 NAND 스트링에 포함되는 것으로 제시되었지만, 네 개보다 많거나 적은 개수의 저장 소자들이 사용될 수 있다.
판독 동작과 프로그래밍 동작 중 하나의 구성 동안, 4,256개의 저장 소자들이 동시에 선택된다. 선택된 저장 소자들은 동일한 워드 라인 및 동일한 종류의 비트 라인(예를 들어, 짝수 또는 홀수)을 갖는다. 따라서, 로직 페이지를 형성하는 532 바이트의 데이터가 동시에 판독 또는 프로그래밍될 수 있으며, 메모리의 하나의 블록은 적어도 여덟 개의 로직 페이지들(네 개의 워드 라인들, 각각은 홀수 페이지들 및 짝수 페이지들을 가짐)을 저장할 수 있다. 복수-상태 저장 소자들에 있어서, 각각의 저장 소자가 2비트의 데이터를 저장할 때(이러한 2비트 각각은 서로 다른 페이지에 저장됨), 하나의 블록은 16개의 로직 페이지들을 저장한다. 다른 크기의 블록들 및 페이지들이 또한 사용될 수 있다.
ABL 또는 홀수-짝수 아키텍처에 있어서, 저장 소자들은 p-웰을 소거 전압(예를 들어, 20V)까지 상승시키고, 선택된 블록의 워드 라인들을 접지시킴으로써 소거될 수 있다. 소스 및 비트 라인들은 플로팅 상태에 있다. 소거는 전체 메모리 어레이, 개별 블록들, 또는 메모리 디바이스의 일부인 또 다른 단위의 저장 소자들 상에서 수행될 수 있다. 전자들이 저장 소자들의 플로팅 게이트들로부터 p-웰 영역으로 전달되어, 저장 소자들의 VTH가 음이 되게 된다.
판독 및 검증 동작에서, 선택 게이트들(SGD 및 SGS)은 2.5-4.5V 범위의 전압에 연결되고 비선택 워드 라인들(예컨대, WL2가 선택 워드 라인인 경우, WL0, WL1, WL3)은 판독 패스 전압(read pass voltage)(VREAD)(전형적으로 4.5 내지 6V의 범위에 있는 전압)까지 상승되어, 트랜지스터들이 패스 게이트(pass gate)들로서 동작하게 한다. 선택 워드 라인 WL2가 일정 전압에 연결되는바, 이 전압의 레벨은 해당 저장 소자의 VTH가 이러한 레벨보다 큰지 아니면 작은지 여부를 결정하기 위해 각각의 판독 및 검증 동작에 대해 특정되어 있다. 예를 들어, 2-레벨 저장 소자에 대한 판독 동작에서, 선택 워드 라인 WL2가 접지될 수 있고, 이에 따라 VTH가 0V보다 큰지 여부가 검출된다. 2-레벨 저장 소자에 대한 검증 동작에서, 선택 워드 라인 WL2가, 예를 들어, 0.8V에 연결되고, 이에 따라 VTH가 적어도 0.8V에 도달했는지 아닌지 여부가 검증된다. 소스 및 p-웰은 0V에 있다. 선택된 비트 라인들(짝수 비트 라인들(BLe)인 것으로 가정)이, 예를 들어, 0.7V의 레벨로 사전 충전된다. 만약, VTH가 워드 라인 상의 판독 또는 검증 레벨보다 더 높다면, 해당 저장 소자와 관련된 비트 라인(BLe)의 전위 레벨은, 비전도성 저장 소자 때문에, 고레벨을 유지한다. 반면, 만약 VTH가 판독 혹은 검증 레벨보다 더 낮다면, 해당 비트 라인(BLe)의 전위 레벨은 낮은 레벨(예를 들어, 0.5V보다 낮은 레벨)로 감소하는데, 왜냐하면 전도성 저장 소자가 비트 라인을 방전시키기 때문이다. 이로 인해, 저장 소자의 상태는, 비트 라인에 연결된 전압 비교기 감지 증폭기에 의해 검출될 수 있다.
앞서 언급된 소거, 판독 및 검증 동작들은 관련 기술분야에서 알려진 기술에 따라 수행된다. 따라서, 설명된 상세 내용들 중 많은 부분이 본 발명의 기술분야에서 숙련된 자에 의해 변경될 수 있다. 관련 기술분야에서 알려진 다른 소거, 판독 및 검증 기술이 또한 사용될 수 있다.
도 15는 임계 전압 분포들의 예시적인 세트 및 1-패스 프로그래밍을 나타낸다. 저장 소자 어레이에 대한 예시적인 VTH 분포들이 제시되는바, 이는 각각의 저장 소자가 2비트의 데이터를 저장하는 경우에 대한 것이다. 소거된 저장 소자들에 대한 제 1 임계 전압 분포 E가 제공된다. 프로그래밍된 저장 소자들에 대한 세 개의 임계 전압 분포들 A, B 및 C가 또한 도시된다. 일 실시예에서, E 분포에서의 임계 전압들은 음의 값을 가지고, A, B, 및 C 분포에서의 임계 전압들은 양의 값을 가진다.
각각의 개별 임계 전압 범위는, 데이터 비트들의 세트에 대한 소정의 값들에 대응한다. 저장 소자에 프로그래밍되는 데이터와 저장 소자의 임계 전압 레벨들 간의 특정 관계는 저장 소자들에 대해 채택되는 데이터 인코딩 방식에 따라 달라진다. 예를 들어, 미국 특허 번호 제6,222,762호 및 미국 특허 번호 제7,237,074호는 복수-상태 플래시 저장 소자들을 위한 다양한 데이터 인코딩 방식을 설명하고 있는바, 이 특허문헌들은 모두 그 전체가 참조로 본 명세서에 통합된다. 일 실시예에서, 데이터 값들이 그레이 코드 할당을 이용하여 임계 전압 범위들에 할당되고, 이에 따라 플로팅 게이트의 임계 전압이 그 이웃하는 물리적 상태로 잘못 시프트되는 경우 단지 일 비트만이 영향을 받는다. 일 예에서, "11"이 임계 전압 범위 E(상태 E)에 할당되고, "10"이 임계 전압 범위 A(상태 A)에 할당되며, "00"이 임계 전압 범위 B(상태 B)에 할당되고, 그리고 "01"이 임계 전압 범위 C(상태 C)에 할당된다. 하지만, 다른 실시예들에서, 그레이 코드는 사용되지 않는다. 비록, 네 가지 상태들이 제시되고 있지만, 본 발명은 또한, 네 개보다 많거나 혹은 적은 상태를 포함하는 다른 복수 상태 구조들과 함께 사용될 수 있다.
저장 소자들로부터 데이터를 판독하기 위한 세 개의 판독 기준 전압들(VCGR -A, VCGR-B 및 VCGR -C)이 또한 제공된다. 소정의 저장 소자의 임계 전압이 VCGR -A, VCGR -B 및 VCGR-C보다 큰지 아니면 작은지 여부를 테스트함으로써, 시스템은 저장 소자가 있게 되는 상태, 예를 들어, 프로그래밍 상태를 결정할 수 있다.
또한, 세 개의 검증 기준 전압들(VV -A, VV -B 및 VV -C)이 제공된다. 저장 소자들을 상태 A로 프로그래밍할 때, 시스템은 이러한 저장 소자들이 VV -A 이상의 임계 전압들을 갖는지 여부를 테스트한다. 저장 소자들을 상태 B로 프로그래밍할 때, 시스템은 저장 소자들이 VV -B 이상의 임계 전압들을 갖는지 여부를 테스트한다. 저장 소자들을 상태 C로 프로그래밍할 때, 시스템은 이러한 저장 소자들이 VV -C 이상의 임계 전압들을 갖는지 여부를 테스트한다.
풀 시퀀스 프로그래밍(full sequence programming)으로 알려진 일 실시예에서, 저장 소자들은, 소거 상태 E로부터 프로그래밍 상태 A, B, 및 C 중 어느 하나로 직접 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 일 무리의 저장 소자들이 먼저 소거되어, 그 무리 내의 모든 저장 소자들이 소거 상태 E에 있을 수 있다. 그 다음에, 일련의 프로그래밍 펄스들이 사용되어 저장 소자들을 상태 A, B 또는 C로 직접 프로그래밍한다. 일부 저장 소자들이 상태 E로부터 상태 A로 프로그래밍되는 반면, 다른 저장 소자들은 상태 E로부터 상태 B로 그리고/또는 상태 E로부터 상태 C로 프로그래밍된다. WLn 상에서 상태 E로부터 상태 C로 프로그래밍할 때, WLn-1 아래의 인접하는 플로팅 게이트로의 기생 커플링(parastic coupling)의 양은 최대가 되는데, 왜냐하면 상태 E로부터 상태 A로 혹은 상태 E에서 상태 B로 프로그래밍할 때의 전하에서의 변화와 비교하여, WLn 아래의 플로팅 게이트 상에서의 전하의 양에서의 변화가 가장 크기 때문이다. 상태 E로부터 상태 B로 프로그래밍할 때, 인접하는 플로팅 게이트로의 커플링의 양은 더 적다. 상태 E로부터 상태 A로 프로그래밍할 때, 커플링의 양은 훨씬 더 감소한다.
도 16은 두 개의 서로 다른 페이지들(하위 페이지 및 상위 페이지)에 대해 데이터를 저장하는 복수 상태 저장 소자를 프로그래밍하는 2-패스 기술의 예를 나타낸다. 네 가지 상태(상태 E(11), 상태 A(10), 상태 B(00), 상태 C(01))가 도시된다. 상태 E에 대해, 하위 페이지와 상위 페이지는 모두 "1"을 저장한다. 상태 A에 대해, 하위 페이지는 "0"을 저장하고 상위 페이지는 "1"을 저장한다. 상태 B에 대해, 하위 페이지와 상위 페이지는 모두 "0"을 저장한다. 상태 C에 대해, 하위 페이지는 "1"을 저장하고 상위 페이지는 "0"을 저장한다. 특정 비트 패턴들이 상태들 각각에 할당되었지만, 서로 다른 비트 패턴들이 또한 할당될 수 있음을 유의해야 한다.
제 1 프로그래밍 패스에서, 저장 소자의 임계 전압 레벨은, 하위 로직 페이지로 프로그래밍될 비트에 따라 설정된다. 만일 비트가 로직 "1"이면, 임계 전압은 변경되지 않는데, 왜냐하면 이전에 소거되었던 결과로서 임계 전압이 적절한 상태에 있기 때문이다. 하지만, 프로그래밍될 비트가 로직 "0"이면, 화살표(1600)로 표시된 바와 같이, 저장 소자의 임계 전압은 상태 A가 되도록 상승한다. 이로써 제 1 프로그래밍 패스가 완료된다.
제 2 프로그래밍 패스에서, 저장 소자의 임계 전압 레벨은, 상위 로직 페이지로 프로그래밍될 비트에 따라 설정된다. 만일 상위 로직 페이지 비트가 로직 "1"을 저장해야 한다면, 프로그래밍은 일어나지 않는데, 왜냐하면 저장 소자가 상태 E 혹은 A 중 하나에 있기 때문이다(이것은 하위 페이지 비트의 프로그래밍에 따라 달라지며, 이 경우 상태 E와 A 양쪽 모두에 있어 상위 페이지 비트는 "1"임). 만일 상위 페이지 비트가 로직 "0"이 돼야한다면, 임계 전압은 시프트된다. 만약 제 1 패스의 결과로 인해 저장 소자가 소거 상태 E에 남아있게 된다면, 제 2 패스에서 저장 소자는 프로그래밍되고, 이에 따라 화살표(1620)로 표시된 바와 같이, 임계 전압이 증가하여 상태 C에 있게 된다. 만일 제 1 프로그래밍 패스의 결과로서 저장 소자가 상태 A로 프로그래밍되었다면, 저장 소자는 제 2 패스에서 추가로 프로그래밍되며, 이에 따라 화살표(1610)로 표시된 바와 같이, 임계 전압이 증가하여 상태 B에 있게 된다. 제 2 패스의 결과는, 하위 페이지에 대한 데이터를 변경시킴 없이, 상위 페이지에 대해 로직 "0"을 저장하도록 지정된 상태에 저장 소자를 프로그래밍하는 것이다. 도 15 및 도 16 양쪽 도면 모두에서, 인접하는 워드 라인 상의 플로팅 게이트로의 커플링의 양은 최종 상태에 따라 다르다.
일 실시예에서, 전체 페이지를 채우기에 충분한 데이터가 기입되는 경우, 풀 시퀀스 기입(full sequence writing)이 수행되도록 시스템이 설정될 수 있다. 만일 전체 페이지에 대해 충분하지 않은 데이터가 기입된다면, 프로그래밍 프로세스는 수신된 데이터로 하위 페이지 프로그래밍을 수행할 수 있다. 후속 데이터가 수신되는 경우, 시스템은 상위 페이지를 프로그래밍할 것이다. 또 다른 실시예에서, 시스템은 하위 페이지를 프로그래밍하는 모드에서 기입을 개시할 수 있으며, 그리고 전체(혹은 대부분의) 워드 라인의 저장 소자들을 채우기에 충분한 데이터가 후속으로 수신된다면, 시스템은 풀 시퀀스 프로그래밍 모드로 전환할 수 있다. 이러한 실시예에 대한 좀더 상세한 내용은, 참조로 본 명세서에 통합되는, 미국 특허 번호 제7,120,051호에 개시되어 있다.
도 17a 내지 도 17c는, 임의의 특정 저장 소자에 있어서 특정 페이지에 관해 그 특정 저장 소자에 대한 기입을, 이전 페이지에 대해 인접하는 저장 소자들에 대한 기입 이후에, 수행함으로써, 플로팅 게이트 대 플로팅 게이트 커플링의 효과를 감소시키는, 비휘발성 메모리를 프로그래밍하는 또 다른 프로세스를 나타낸다. 예시적인 일 구현예에서, 비휘발성 저장 소자들은, 네 개의 데이터 상태들을 사용하여 저장 소자당 2비트의 데이터를 저장한다. 예를 들어, 상태 E는 소거 상태라고 가정하고, 상태 A, B, 및 C는 프로그래밍 상태라고 가정한다. 상태 E는 데이터 11을 저장한다. 상태 A는 데이터 01을 저장한다. 상태 B는 데이터 10을 저장한다. 상태 C는 데이터 00을 저장한다. 이것은 비-그레이 코딩(non-Gray coding)의 예인데, 왜냐하면, 인접하는 상태들 A와 B 간에 양쪽 비트들이 모두 변하기 때문이다. 데이터를 물리적 데이터 상태에 인코딩하는 다른 인코딩 방법이 또한 사용될 수 있다. 각각의 저장 소자는 두 개의 데이터 페이지들을 저장한다. 참조 목적으로, 이러한 데이터 페이지들은 상위 페이지 및 하위 페이지로 언급되지만, 다른 명칭이 부여될 수도 있다. 상태 A와 관련하여, 상위 페이지는 비트 0을 저장하고 하위 페이지는 비트 1을 저장한다. 상태 B와 관련하여, 상위 페이지는 비트 1을 저장하고 하위 페이지는 비트 0을 저장한다. 상태 C와 관련하여, 양쪽 페이지들은 모두 비트 데이터 0을 저장한다.
프로그래밍 프로세스는 2-단계 프로세스(two-step process)이다. 제 1 단계에서, 하위 페이지가 프로그래밍된다. 만일 하위 페이지가 데이터 1을 유지해야 한다면, 저장 소자의 상태는 상태 E에서 유지된다. 만일, 데이터가 0으로 프로그래밍돼야한다면, 저장 소자의 전압의 임계치가 상승되어 저장 소자는 상태 B'로 프로그래밍되게 된다. 따라서, 도 17a는 상태 E로부터 상태 B'로의 저장 소자들의 프로그래밍을 보여준다. 상태 B'는 중간 상태 B이고, 따라서 검증 포인트는 VV -B보다 낮은 V'V-B로 도시된다.
일 실시예에서, 저장 소자가 상태 E로부터 상태 B'로 프로그래밍된 이후, NAND 스트링 내의 그 이웃 저장 소자(WLn+1)가 그 하위 페이지에 관하여 프로그래밍된다. 예를 들어, 다시 도 2를 다시 참조하면, 저장 소자(106)에 대한 하위 페이지가 프로그래밍된 이후, 저장 소자(104)에 대한 하위 페이지가 프로그래밍된다. 저장 소자(104)를 프로그래밍한 이후, 만약 저장 소자(104)가 상태 E로부터 상태 B'로 상승된 임계 전압을 갖는다면, 플로팅 게이트 대 플로팅 게이트 커플링 효과는 저장 소자(106)의 겉보기 임계 전압을 상승시킬 것이다. 이것은 상태 B'에 대한 임계 전압 분포의 폭을, 도 17b의 임계 전압 분포(1750)로서 도시된 바와 같이, 넓히는 효과를 갖는다. 이러한 임계 전압 분포의 겉보기 폭 넓어짐은 상위 페이지를 프로그래밍할 때에 교정된다.
도 17c는 상위 페이지를 프로그래밍하는 프로세스를 도시한 것이다. 만일 저장 소자가 소거 상태 E에 있고 그리고 상위 페이지가 1에서 유지돼야 한다면, 저장 소자는 상태 E에 남아있을 것이다. 만일 저장 소자가 상태 E에 있고 그리고 그 상위 페이지 데이터가 0으로 프로그래밍돼야 한다면, 저장 소자의 임계 전압은 상승되어 저장 소자는 상태 A에 있게 된다. 만일 저장 소자가 중간 임계 전압 분포(1750)에 있고, 그리고 상위 페이지 데이터가 1에서 유지돼야 한다면, 저장 소자는 최종 상태 B로 프로그래밍될 것이다. 만일 저장 소자가 중간 임계 전압 분포(1750)에 있고, 그리고 상위 페이지 데이터가 데이터 0이 돼야한다면, 저장 소자의 임계 전압은 상승되어 저장 소자는 상태 C에 있게 된다. 도 17a 내지 도 17c에 의해 도시된 프로세스는, 플로팅 게이트 대 플로팅 게이트 커플링의 효과를 감소시키는데, 왜냐하면 단지 이웃 저장 소자들의 상위 페이지 프로그래밍만이, 소정의 저장 소자의 겉보기 임계 전압에 영향을 미치기 때문이다. 대안적 상태 코딩의 예는, 상위 페이지 데이터가 1일 때, 분포(1750)로부터 상태 C로 이동되는 것이며, 그리고 상위 페이지 데이터가 0일 때, 상태 B로 이동되는 것이다. 비록 도 17a 내지 도 17c가 네 개의 데이터 상태 및 두 개의 데이터 페이지에 관한 예를 제공하지만, 본 발명의 가르침은 네 개보다 많거나 적은 상태들 및 두 개보다 많거나 적은 페이지들을 갖는 다른 구현 예들에 적용될 수 있다.
본 발명의 앞서의 상세한 설명은 예시 및 설명 목적으로 제공된 것이다. 이러한 설명이 본 발명 모두를 말하는 것이 되도록 의도되지 않았는바, 즉 본 발명이 개시되는 형태로 정확히 한정되도록 의도되지 않았다. 앞서의 가르침에 비추어 많은 수정 및 변형이 가능하다. 설명된 실시예들은 본 발명의 원리와 그 실제적 응용을 가장 잘 설명하기 위해 선택되었으며, 그럼으로써, 본 발명의 기술분야에서 숙련된 다른 기술자들이, 그 고려되는 특정 용도에 적합하도록, 다양한 수정을 통해 다양한 실시예로 본 발명을 가장 잘 사용할 수 있게 선택된 것이다. 본 발명의 범위는 첨부되는 특허청구범위에 의해 정의되도록 의도되는 바이다.

Claims (15)

  1. 비휘발성 저장 장치를 동작시키는 방법으로서,
    선택된 비휘발성 저장 소자(408-422)의 제어 게이트(lOOCG)에 한번에 하나씩 복수의 전압들(VCGR-A, VCGR-B, VCGR-C)을 인가하는 단계와;
    각각의 전압을 인가하는 동안, 상기 선택된 비휘발성 저장 소자에 적어도 하나의 전류 소스(804)를 결합시키는 단계와;
    상기 선택된 비휘발성 저장 소자를 통해 흐르는 전류(ISENSE)를 감지하는 단계와; 그리고
    상기 감지된 전류를 상기 전압들 중 적어도 두 개에 대해 서로 다른 기준 전류(ISENSE-A, ISENSE-B, ISENSE-C)와 비교하는 단계를 포함하여 구성되며,
    상기 기준 전류는 서로 다른 데이터 상태들의 서로 다른 온도 계수 대 전류 관계들(520, 522, 524)에 따라 설정되는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
  2. 제1항에 있어서,
    상기 기준 전류는 상기 서로 다른 데이터 상태들에 대해 공통 온도 계수(TC-REF)를 제공하도록 설정되는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 기준 전류는 전압이 높을수록 높은 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 기준 전류는 각각의 전압에 대해 서로 다른 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 기준 전류는 적어도 두 개의 전압에 대해 동일한 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 적어도 하나의 전류 소스는 전하 저장 컴포넌트(804)를 포함하며, 그리고 상기 감지하는 단계는 상기 전하 저장 컴포넌트가 방전하는 정도를 결정하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 복수의 전압들은 판독 혹은 검증 동작에서 인가되는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 전압들 중 적어도 하나에 대한 상기 기준 전류는 온도 의존적인 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 전압들 중 적어도 하나는 온도 보상되는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 선택된 비휘발성 저장 소자는 스트링(818) 내의 다른 비휘발성 저장 소자들에 직렬로 연결되고, 그리고 상기 적어도 하나의 전류 소스는 상기 스트링의 드레인 단부에 결합되는 것을 특징으로 하는 비휘발성 저장 장치를 동작시키는 방법.
  11. 비휘발성 저장 시스템으로서,
    선택된 비휘발성 저장 소자(408-422)의 제어 게이트(lOOCG)에 한번에 하나씩 복수의 전압들(VCGR-A, VCGR-B, VCGR-C)을 인가하는 수단과;
    각각의 전압을 인가하는 동안, 상기 선택된 비휘발성 저장 소자에 적어도 하나의 전류 소스(804)를 결합시키는 수단과;
    상기 선택된 비휘발성 저장 소자를 통해 흐르는 전류(ISENSE)를 감지하는 수단과; 그리고
    상기 감지된 전류를 상기 전압들 중 적어도 두 개에 대해 서로 다른 기준 전류(ISENSE-A, ISENSE-B, ISENSE-C)와 비교하는 수단을 포함하여 구성되며,
    상기 기준 전류는 서로 다른 데이터 상태들의 서로 다른 온도 계수 대 전류 관계들(520, 522, 524)에 따라 설정되는 것을 특징으로 하는 비휘발성 저장 시스템.
  12. 제11항에 있어서,
    상기 기준 전류는 상기 서로 다른 데이터 상태들에 대해 공통 온도 계수(TC-REF)를 제공하도록 설정되는 것을 특징으로 하는 비휘발성 저장 시스템.
  13. 제11항 또는 제12항에 있어서,
    상기 기준 전류는 상기 전압들 중 적어도 두 개에 대해 동일한 것을 특징으로 하는 비휘발성 저장 시스템.
  14. 삭제
  15. 삭제
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