KR100934497B1 - 비휘발성 저장소 내의 커플링 보상 - Google Patents

비휘발성 저장소 내의 커플링 보상 Download PDF

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Abstract

비휘발성 메모리 셀의 플로팅 게이트(또는 다른 전하 저장 소자) 상에 저장된 겉보기 전하에서의 시프트가 인접한 플로팅 게이트들(또는 다른 인접한 전하 저장 소자들)에 저장된 전하에 기초하여 전기장의 커플링으로 인해 발생할 수 있다.다른 시간에 프로그래밍 되는 인접한 메모리 셀들의 세트들 사이에서 가장 현저하게 문제가 발생한다. 이러한 커플링을 보상하기 위해, 주어진 메모리 셀에 대한 판독 프로세스는 인접한 메모리 셀의 프로그래밍 상태를 고려한다.
비휘발성 메모리, 풀로팅 게이트, 커플링, 전하 저장 소자

Description

비휘발성 저장소 내의 커플링 보상{COMPENSATING FOR COUPLING IN NON-VOLATILE STRORAGE}
관련 출원의 상호 참조
이 출원은 미국 특허출원 발명의 명칭 "Compensating For Coupling During Read Operations Of Non- Volatile Memory"(발명자: Jian Chen, Raul-Adrian Cernea 및 Gerrit Jan Hemink, 대리인 관리번호: SAND-01040US0, 본 출원과 같은 날짜에 출원됨)와 관련되어 있고, 이 출원은 그 전체가 참조로 본 명세서에 통합된다.
이 출원은 미국 특허출원 발명의 명칭 "Read Operation For Non- Volatile Storage That Includes Compensation For Coupling"(발명자: Yan Li and Jian Chen, 대리인 관리번호: SAND-01045US0, 본 출원과 같은 날짜에 출원됨)과 관련되어 있고, 이 출원은 그 전체가 참조로 본 명세서에 통합된다.
본 발명은 비휘발성 메모리에 대한 기술과 관련되어 있다.
반도체 메모리는 다양한 전자 디바이스에서 점점 더 보편적으로 사용되고 있다. 예를 들어, 비휘발성 반도체 메모리는 셀률러 전화기, 디지털 카메라, PDA(Personal Digital Assistants), 모바일 컴퓨팅 디바이스, 비이동성 컴퓨팅 디 바이스 및 다른 디바이스들에서 사용되고 있다. EEPROM(Electrical Erasable Programmable Read Only Memory) 및 플래시 메모리는 가장 보편적인 비휘발성 반도체 메모리들 중 하나이다.
EEPROM과 플래시 메모리 모두는 반도체 기판에서 채널 영역 위에 위치함과 아울러 채널 영역으로부터 절연되어 있는 플로팅 게이트를 사용한다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에 제공되고 플로팅 게이트로부터 절연되어 있다. 트랜지스터의 임계 전압은 플로팅 게이트 상에 보유된 전하의 양에 의해 제어된다. 즉, 소스와 드레인 사이의 전도를 허용하기 위해 트랜지스터가 턴온(turn on)되기 전에 제어 게이트에 인가되어야 하는 최소 전압의 양은 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.
EEPROM 또는 플래시 메모리 디바이스, 예를 들어 NAND 플래시 메모리 디바이스를 프로그램하는 경우, 일반적으로 프로그램 전압이 제어 게이트에 인가되고, 비트 라인(bit line)은 접지된다. 채널로부터의 전자들은 플로팅 게이트에 주입된다. 전자들이 플로팅 게이트에 축적되는 경우, 플로팅 게이트는 음으로 충전되고, 그리고 메모리 셀의 임계 전압은 상승되어 메모리 셀은 프로그래밍 상태에 있게 된다. 프로그래밍에 대한 더 많은 정보는 미국 특허 출원 10/379,608(발명의 명칭: "Self-Boosting Technique," 2003.03.05. 출원), 미국 특허 출원 10/629,068(발명의 명칭: "Detecting Over Programmed Memory," 2003.07.29. 출원)에서 알 수 있으며, 이 모두는 그 전체가 참조로 본 명세서에 통합된다.
일부 EEPROM과 플래시 메모리 디바이스는 두 가지 범위의 전하들을 저장하는 데 사용되는 플로팅 게이트를 가지고 있고, 따라서 메모리 셀은 두 가지 상태(소거 상태 및 프로그래밍 상태) 간에 프로그래밍/소거될 수 있다. 이러한 플래시 메모리 디바이스는 종종 바이너리 플래시 메모리 디바이스(binary flash memory device)로 언급된다.
복수-상태 플래시 메모리 디바이스는 금지 영역(forbidden ranges)에 의해 분리된 복수의 개별 허용/유효 프로그래밍 임계 전압 범위(multiple distinct allowed/valid programmed threshold voltage ranges)를 식별함으로써 구현된다. 각각의 개별 임계 전압 범위는 메모리 디바이스에서 인코딩된 데이터 비트들의 세트에 대한 소정의 값에 대응된다.
플로팅 게이트 상에 저장된 겉보기 전하(apprarent charge)에서의 시프트(shift)는 인접한 플로팅 게이트에 저장된 전하에 기초하는 전기장의 커플링(coupling)으로 인해 발생할 수 있다. 이러한 플로팅 게이트 대 플로팅 게이트 커플링 현상은 미국 특허 5,867,429에 설명되어 있으며, 이것은 그 전체가 참조로 본 명세서에 통합된다. 타겟 플로팅 게이트(target floating gate)에 대한 인접한 플로팅 게이트는 동일한 비트 라인 상에 있는 이웃하는 플로팅 게이트들과, 동일한 워드 라인 상의 이웃하는 플로팅 게이트들과, 또는 타겟 플로팅 게이트로부터 가로질러 있는 플로팅 게이트들을 포함할 수 있는 데, 왜냐하면 이들은 이웃하는 비트 라인과 이웃하는 워드 라인 양쪽 모두에 있기 때문이다.
플로팅 게이트 대 플로팅 게이트 커플링 현상은 다른 시간에 프로그래밍되는 인접한 메모리 셀들의 세트들 사이에서 가장 현저하게 발생한다. 예를 들어, 제 1 메모리 셀은 제 1 세트의 데이터에 대응하는 그 플로팅 게이트에 임의 레벨의 전하를 부가하기 위해 프로그래밍 된다. 그 후에, 하나 이상의 인접한 메모리 셀들은 제 2 세트의 데이터에 대응하는 그 플로팅 게이트들에 임의 레벨의 전하를 부가하기 위해 프로그래밍 된다. 하나 이상의 인접하는 메모리 셀들이 프로그래밍된 이후에, 제 1 메모리 셀로부터 판독된 전하 레벨은 제 1 메모리 셀에 연결되는 인접한 메모리 셀들 상의 전하의 효과로 인해 프로그래밍되는 경우와 다르게 보인다. 인접하는 메모리 셀들로부터의 커플링은 판독되는 겉보기 전하 레벨을 충분한 양만큼 시프트시켜 저장된 데이터를 잘못 판독하게 할 수 있다.
플로팅 게이트 대 플로팅 게이트 커플링의 효과는 복수-상태 디바이스에 대해 매우 중요한데, 왜냐하면 복수-상태 디바이스들에서 허용된 임계 전압 범위와 금지 범위는 바이너리 디바이스들에서 보다 더 좁기 때문이다. 따라서, 플로팅 게이트 대 플로팅 게이트 커플링은 결과적으로 메모리 셀이 허용된 임계 전압 범위에서 금지 범위로 시프트되게 한다.
메모리 셀들의 크기가 계속 작아짐에 따라, 짧은 채널 효과, 더 큰 옥사이드 두께/커플링 비율 변화 및 더 많은 채널 도펀트 변동으로 인해, 임계 전압의 본래의 프로그래밍 및 소거 분포가 증가되어 인접하는 상태들 간의 이용 가능한 분리를 감소시킬 것으로 예측된다. 이 효과는 단지 두 가지 상태만을 사용하는 메모리들(바이너리 메모리들)보다 복수 상태 메모리들에 대해 훨씬 더 중요하다. 더욱이, 워드 라인들 간의 공간의 감소 및 비트 라인들 간의 공간의 감소는 또한 인접하는 플로팅 게이트들 간의 커플링을 증가시킨다.
따라서, 플로팅 게이트들 간의 커플링의 효과를 감소시킬 필요가 있다.
플로팅 게이트들 간의 커플링을 보상하기 위해, 주어진 메모리 셀에 대한 판독 프로세스는 인접한 메모리 셀의 프로그래밍 상태를 고려한다. 다양한 실시예들이 개시된다.
일 실시예에서, 비휘발성 저장 소자들의 적어도 서브세트의 각각의 비휘발성 저장 소자에 대해, 인접한 저장 소자에 저장된 전하 레벨에 기초하여 소정의 오프셋(offset)들의 세트로부터 오프셋이 결정된다. 판독 프로세스들의 세트가 수행되고, 각각의 판독 프로세스는 소정의 오프셋들의 세트들 중 서로 다른 하나를 사용하고, 그리고 비휘발성 저장 소자들 모두에 관해 수행된다. 각각의 오프셋에 대해 적어도 하나의 판독 프로세스가 있다. 각각의 비휘발성 저장 소자는 각각의 비휘발성 저장 소자에 대해 결정된 오프셋과 관련된 판독 프로세스들 중 적당한 하나로부터 최종 데이터를 제공한다.
일부 실시예들은 적어도 제 1 페이지와 제 2 페이지에 대한 데이터를 저장하는 복수-상태 비휘발성 저장 소자들의 제 1 세트로부터 데이터를 판독하는 방법을 포함한다. 이 방법은 복수-상태 비휘발성 저장 소자들의 제 1 세트에 인접한 복수-상태 비휘발성 저장 소자들의 제 2 세트에 대한 전하 레벨 데이터(charge level data)를 결정하는 것을 포함한다. 복수의 판독 프로세스는 두 개의 인접한 데이터 상태들에 관한 임계 전압을 구별하기 위해 제 1 기준 값에 관하여 수행된다. 각각의 판독 프로세스는 제 1 기준 값으로 소정의 오프셋들의 세트 중 서로 다른 하나를 사용한다. 비휘발성 저장 소자들의 제 1 세트 각각은 각각의 인접한 비휘발성 저장 소자와 관련된 하나의 오프셋에 대응하는 판독 프로세스들 중 적당한 하나로부터 최종 데이터를 제공한다. 인접한 데이터 상태들의 다른 쌍들 사이에서 기준 값에 대한 비-제로 오프셋들(non-zero offsets)에 기초하여 사용자 데이터 판독 프로세스들로부터 다른 데이터를 사용함이 없이, 최종 데이터에 기초하여 제 1 페이지에 대해 데이터 값들이 결정된다.
일부 실시예들은 비휘발성 저장 소자들의 제 1 세트와 비휘발성 저장 소자들의 제 2 세트를 프로그래밍하는 것을 포함하고, 이들 모두는 데이터의 제 1 및 제 2 그룹핑(grouping)들을 저장한다. 이 프로그래밍은 데이터의 제 1 그룹핑에 대한 인접하는 비휘발성 저장 소자들에 쓰기 이후에 데이터의 제 2 그룹핑에 대한 특별한 비휘발성 저장 소자에 쓰는 것을 포함한다. 비휘발성 저장 소자들의 제 1 세트로부터 데이터를 판독하려 하는 경우, 이 시스템은 또한 비휘발성 저장 소자들의 제 2 세트로부터 판독한다. 비휘발성 저장 소자들의 제 2 세트로부터의 판독은 정확한 데이터 판독을 요구하지 않고, 오히려 판독 동작은 단지 전하 레벨 혹은 겉보기 전하 레벨의 표시를 얻을 필요가 있다. 판독 동작은 비휘발성 저장 소자들의 제 1 세트 상에서 수행된다. 이러한 판독 동작은 제 1 표시를 제공하는 비휘발성 저장 소자들의 제 2 세트의 비휘발성 저장 소자들에 인접한 비휘발성 저장 소자들의 제 1 세트의 비휘발성 저장 소자들에 대한 제 1 보상을 사용한다. 이러한 판독 동작은 제 1 표시를 제공하지 않는 비휘발성 저장 소자들의 제 2 세트의 비휘발성 저장 소자들에 인접한 비휘발성 저장 소자들의 제 1 세트의 비휘발성 저장 소자들에 대한 제 1 보상을 사용하지 않는다.
도 1은 NAND 스트링의 평면도이다.
도 2는 NAND 스트링의 등가 회로도이다.
도 3은 NAND 스트링의 단면도이다.
도 4는 NAND 플래시 메모리 셀의 어레이(array)를 나타낸 블록도이다.
도 5는 비휘발성 메모리 시스템의 블록도이다.
도 6은 비휘발성 메모리 시스템의 블록도이다.
도 7은 감지 블록의 일 실시예를 도시한 블록도이다.
도 8은 감지 모듈의 일 실시예를 도시한 블록도이다.
도 9는 감지 모듈의 동작 부분을 설명한 테이블이다.
도 10은 감지 모듈의 동작을 설명한 타이밍도이다.
도 11은 공통 소스 라인상의 전압을 설명하는 블록도이다.
도 12는 소스 라인에 연결된 메모리 셀을 도시한다.
도 13은 다양한 임계 전압 분포를 도시한다.
도 14는 감지 모듈의 동작 부분을 설명하는 타이밍도이다.
도 15는 비휘발성 메모리를 프로그래밍하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 16은 비휘발성 메모리 셀의 제어 게이트에 인가되는 예시적 파형이다.
도 17은 임계 전압 분포의 예시적 세트를 도시한다.
도 18은 임계 전압 분포의 예시적 세트를 도시한다.
도 19A 내지 도 19C는 다양한 임계 전압 분포를 도시하고 그리고 비휘발성 메모리를 프로그래밍하는 프로세스를 설명한다.
도 20A 내지 도 20G는 다양한 실시예에 있어서 비휘발성 메모리를 프로그래밍하는 순서를 도시한 테이블이다.
도 21은 비휘발성 메모리를 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 22는 비휘발성 메모리에 대한 판독 동작을 수행하는 프로세스의 일 실시예를 설명하는 흐름도이다.
도 23은 데이터를 복원하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 24는 복수의 워드 라인으로부터 데이터를 복원하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 25는 하위 페이지로부터 데이터를 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 26은 상위 페이지로부터 데이터를 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 27은 데이터 판독을 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 28은 상위 페이지로부터 데이터를 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 29는 보상을 사용하지 않고 데이터를 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 30은 플로팅 게이트 대 플로팅 게이트 (또는 유전체 영역 대 유전체 영역) 커플링을 보상하면서 데이터를 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 31은 데이터 값을 결정하기 위한 프로세스를 도시한 테이블이다.
도 32는 정정을 사용하여 상위 페이지 데이터를 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 32A는 파이프라인 판독 프로세스를 설명하는 타이밍도이다.
도 33은 감지 모듈의 회로도이다.
도 34는 데이터를 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 35는 데이터를 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 36은 도 35의 프로세스와 관련된 상위 페이지 데이터를 판독하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
본 발명을 구현하는 데 적합한 메모리 시스템의 일 예는 NAND 플래시 메모리 구조를 사용하고, 이것은 두 개의 선택 게이트들 사이에 직렬로 연결된 복수의 트랜지스터들을 배열하는 것을 포함한다. 직렬로 연결된 트랜지스터들과 선택 게이트 는 NAND 스트링으로 언급된다. 도 1은 하나의 NAND 스트링을 보여 주는 평면도이다. 도 2는 그것의 등가 회로이다. 도 1 및 도 2에 도시된 NAND 스트링은 네 개의 트랜지스터들(100, 102, 104 및 106)을 포함하는데, 이들은 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에서 직렬로 연결되어 있고 그리고 샌드위치되어 있다. 선택 게이트(120)는 NAND 스트링을 비트 라인(126)에 연결한다. 선택 게이트(122)는 NAND 스트링을 소스 라인(128)에 연결한다. 선택 게이트(120)는 적당한 전압을 제어 게이트(120CG)에 인가함으로써 제어된다. 선택 게이트(122)는 적당한 전압을 제어 게이트(122CG)에 인가함으로써 제어된다. 트랜지스터들(100, 102, 104 및 106) 각각은 제어 게이트와 플로팅 게이트를 갖는다. 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 포함한다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 포함한다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 포함한다. 제어 게이트(1OOCG)는 워드 라인(WL3)에 연결되고, 제어 게이트(102CG)는 워드 라인(WL2)에 연결되고, 제어 게이트(104CG)는 워들 라인(WL1)에 연결되고, 그리고 제어 게이트(106CG)는 워드 라인(WL0)에 연결된다. 일 실시예에서, 트랜지스터들(100, 102, 104 및 106)은 각각의 메모리 셀들이다. 다른 실시예에서, 메모리 셀들은 복수의 트랜지스터들을 포함할 수 있거나 또는 도 1 및 도 2에 도시된 것과 다를 수 있다. 선택 게이트(120)는 선택 라인(SGD)에 연결된다. 선택 게이트(122)는 선택 라인(SGS)에 연결된다.
도 3은 상기 설명된 NAND 스트링의 단면도를 제공한다. 도 3에 도시된 바와 같이, NAND 스트링의 트랜지스터들은 p-웰 영역(140)에 형성된다. 각각의 트랜지스터는 제어 게이트(lOOCG, 102CG, 104CG 및 106CG)와 플로팅 게이트(100FG, 102FG, 104FG 및 106FG)로 구성되는 적층된 게이트 구조를 포함한다. 플로팅 게이트들은 옥사이드 혹은 다른 유전체 막의 상부의 p-웰의 표면상에 형성된다. 제어 게이트는 플로팅 게이트 위에 있고, 폴리실리콘 간 절연체 층은 제어 게이트와 플로팅 게이트를 분리시킨다. 메모리 셀들(100, 102, 104 및 106)의 제어 게이트들은 워드 라인을 형성한다. N+ 도핑 층(130, 132, 134, 136 및 138)은 이웃하는 셀들 간에 공유되고, 그럼으로써 셀들은 직렬로 서로 연결되어 NAND 스트링을 형성한다. 이러한 N+ 도핑 층은 셀들 각각의 소스 및 드레인을 형성한다. 예를 들어, N+ 도핑 층(130)은 트랜지스터(122)의 드레인 그리고 트랜지스터(106)에 대한 소스 역할을 하고, N+ 도핑 층(132)은 트랜지스터(106)에 대한 드레인 그리고 트랜지스터(104)에 대한 소스 역할을 하고, N+ 도핑 층(134)은 트랜지스터(104)에 대한 드레인 그리고 트랜지스터(102)에 대한 소스 역할을 하고, N+ 도핑 층(136)은 트랜지스터(102)에 대한 드레인 그리고 트랜지스터(100)에 대한 소스 역할을 하고, 그리고 N+ 도핑 층(138)은 트랜지스터(100)에 대한 드레인 그리고 트랜지스터(120)에 대한 소스 역할을 한다. N+ 도핑 층(126)은 NAND 스트링에 대해 비트 라인에 연결되고, 반면에 N+ 도핑 층(128)은 복수의 NAND 스트링에 대해 공통 소스 라인에 연결된다.
주의할 것으로, 비록 도 1 내지 도 3이 NAND 스트링에서 네 개의 메모리 셀들을 보여주고 있지만, 네 개의 트랜지스터드을 사용하는 것은 단지 예로서 제공된다. 본 명세서에서 설명되는 기술과 함께 사용되는 NAND 스트링은 네 개의 메모리 셀들 보다 더 적거나 혹은 네 개의 메모리 셀들 보다 더 많은 셀들을 가질 수 있다. 예를 들어, 일부 NAND 스트링들은 8 메모리 셀, 16 메모리 셀, 32 메모리 셀, 등을 포함할 수 있다. 본 명세서에서의 설명은 NAND 스트링에서 임의의 특별한 수의 메모리 셀들에 한정되지 않는다.
각각의 메모리 셀은 아날로그 또는 디지털 형태로 나타내진 데이터를 저장할 수 있다. 한 비트의 디지털 데이터를 저장할 때, 메모리 셀의 가능한 임계 전압의 범위는 두 가지 범위로 나누어지며, 이것은 논리적 데이터 "1"과 "0"으로 할당되어 있다. NAND형 플래시 메모리의 일 예에서, 전압 임계치는 메모리 셀이 소거된 이후에 음의 값이고 로직 "1"로 정의된다. 임계 전압은 프로그램 동작이 이후에 양의 값이고, 로직 "0"으로 정의된다. 임계 전압이 음의 값이고 0 볼트를 제어 게이트에 인가함으로써 판독이 시도되는 경우, 메모리 셀은 턴온되어 로직 1이 저장되는 것을 표시한다. 임계 전압이 양의 값이고 제어 게이트에 0 볼트를 인가함으로써 판독 동작이 시도되는 경우, 메모리 셀은 턴온되지 않고, 이것은 로직 0이 저장되어 있다는 것을 표시한다.
메모리 셀은 또한 복수의 상태를 저장할 수 있고, 그럼으로써 복수 비트의 디지털 데이터를 저장할 수 있다. 데이터의 복수의 상태를 저장하는 경우, 임계 전압 윈도우(window)는 그 상태의 수로 나누어진다. 예를 들어, 만약, 네 가지 상태가 사용된다면, 데이터 값 "11," "10," "01," 및 "00"에 할당된 네 가지 임계 전압 범위가 존재한다. NAND형 메모리의 일 예에서, 소거 동작 이후의 임계 전압은 음의 값이고 "11"로 정의된다. 양의 임계 전압은 "10," "01," 및 "00"의 상태에 대해 사 용된다. 일부 실시예들에서, 데이터 값(예를 들어 논리적 상태)은 그레이 코드 할당(Gray code assignment)을 사용하여 임계 범위에 할당되고 그래서 만약 플로팅 게이트의 임계 전압이 그 이웃하는 물리적 상태로 잘못 시프트 한다면 단지 하나의 비트만이 영향을 받는다. 메모리 셀로 프로그래밍되는 데이터와 셀의 임계 전압 범위 사이의 특정 관계는 메모리 셀에 대해 채택된 데이터 인코딩 방식에 따라 다르다. 예를 들어, 미국 특허번호 6,222,762와 미국 특허출원번호 10/461,244(발명의 명칭: "Tracking Cells For A Memory System," 2003.06.13. 출원)는 복수-상태 플래시 메모리 셀에 대한 다양한 데이터 인코딩 방식을 설명하고 있으며, 이들 모두는 참조로 그 전체가 본 명세서에 통합된다.
NAND형 플래시 메모리의 관련 예들과 그 동작은 다음의 미국특허/미국특허출원에서 제공되고 있으며, 이들 모두는 그 전체가 참조로 본 명세서에 통합된다: 미국 특허번호 5,570,315; 미국 특허번호 5,774,397; 미국 특허번호 6,046,935; 미국 특허번호 5,386,422; 미국 특허번호 6,456,528; 및 미국 특허출원번호 09/893,277(공개번호 US2003/0002348). NAND 플래시 메모리에 추가하여 비휘발성 메모리의 다른 형태도 본 발명와 함께 사용될 수 있다.
플래시 EEPROM 시트템에서 유용한 메모리 셀의 또 다른 형태는 비휘발성 방식으로 전하를 저장하기 위해 전도성의 플로팅 게이트 대신에 비전도성의 유전체 물질을 사용한다. 이러한 셀은 논문 "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device"(저자 : Chan 외, IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95)에서 설명된다. 실리콘 옥사이드, 실리콘 나이트 리드 및 실리콘 옥사이드 ("ONO")로 형성되는 삼중 층 유전체(triple layer dielectric)가 메모리 셀 채널 위의 전도성 제어 게이트와 반전도성 기판의 표면 사이에 샌드위치된다. 셀 채널로부터의 전자들을 나이트리드에 주입함으로써 셀은 프로그래밍 되고, 여기서 전자들은 제한된 영역에 트래핑(trapping)되고 저장된다. 그 다음으로 이 저장된 전하는 검출될 수 있는 방식으로 셀의 채널 부분의 임계 전압을 바꾼다. 셀은 핫 홀(hot holes)을 나이트리드에 주입함으로써 소거된다. 또한 "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application"(저자: Nozaki 외, IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501)을 참조하기 바라며, 여기서는 도핑된 폴리실리콘 게이트가 메모리 셀 채널의 부분을 넘어 확장하여 개별 선택 트랜지스터를 형성하는 분리된-게이트 구성(split-gate configuration)에서의 유사한 셀을 설명하고 있다. 앞서 나온 두 개의 논문은 그 전체가 참조로 본 명세서에 통합된다. 본 명세서에 참조로 통합되는 "Nonvolatile Semiconductor Memory Technology"(저자: William D. Brown 및 Joe E. Brewer, IEEE Press, 1998)의 섹션 1.2에서 설명된 프로그래밍 기술은 또한 이 섹션에서 유전체 전하-트래핑 디바이스에 응용가능하다고 설명되어 있다. 이 단락에서 설명된 메모리 셀도 본 발명과 함께 사용될 수 있다. 따라서 본 명세서에서 설명되는 기술은 또한 서로 다른 메모리 셀들의 유전체 영역들 간의 커플링에 적용될 수 있다.
각각의 셀에 두 개의 비트를 저장하는 또 다른 접근법은 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell"(저자: Eitan 외, IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545)에 의해설명되어 있다. ONO 유전체 층은 소스와 드레인 확산 사이의 채널을 가로질러 확장한다. 하나의 데이터 비트에 대한 전하는 드레인에 인접한 유전체 층에 국부화되고, 그리고 다른 데이터 비트에 대한 전하는 소스에 인접한 유전체 층에 국부화된다. 복수-상태 데이터 저장은 유전체에서 공간적으로 분리된 전하 저장 영역의 바이너리 상태를 개별적으로 판독함으로서 얻어진다. 이 단락에서 설명된 메모리 셀들도 본 발명과 함께 사용될 수 있다.
도 4는 도 1 내지 도 3에 도시된 바와 같이 NAND 셀의 어레이의 예를 도시하고 있다. 각각의 열(column)을 따라, 비트 라인(206)이 NAND 스트링(150)에 대해 드레인 선택 게이트의 드레인 단자(126)에 연결된다. NAND 스트링의 각각의 행(row)을 따라, 소스 라인(204)이 NAND 스트링의 소스 선택 게이트의 모든 소스 단자(128)을 연결한다. 메모리 시스템의 일부로서 NAND 아키텍처 어레이와 그 동작의 예는 미국 특허번호 5,570,315; 5,774,397; 및 6,046,935에서 찾을 수 있다.
메모리 셀의 어레이는 많은 수의 메모리 셀의 블록으로 나누어진다. 플래시 EEPROM 시스템에 대해서 공통적인 것으로서, 블록은 소거의 단위이다. 즉, 각각의 블록은 함께 소거되는 최소 개수의 메모리 셀을 포함한다. 각각의 블록은 일반적으로 복수의 페이지들로 나누어 진다. 페이지는 프로그래밍의 단위이다. 일 실시예에서, 개별 페이지는 세그먼트(segments)로 나누어질 수 있고 그리고 이 세그먼트는 기본 프로그래밍 동작으로서 한번에 쓰여지는 극소수의 셀을 포함할 수 있다. 데이터의 하나 이상의 페이지들은 일반적으로 메모리 셀의 하나의 행에 저장된다. 페이지는 하나 이상의 섹터(sectors)를 저장할 수 있다. 섹터는 사용자 데이터와 오버헤드 데이터(overhead data)를 포함한다. 오버헤드 데이터는 일반적으로 섹터의 사용자 데이터로부터 계산되는 에러 정정 코드(Error Correction Code, ECC)를 포함한다. 제어기(아래에서 설명됨) 부분은 데이터가 어레이로 프로그래밍되는 때 ECC를 계산하고, 그리고 또한 데이터가 어레이로부터 판독되는 때에 ECC를 점검(check)한다. 대안적으로, ECC 및/또는 다른 오버헤드 데이터가, 그것들이 속한 사용자 데이터와는 다른 페이지들에 저장되거나 심지어 다른 블록들에 저장된다.
사용자 데이터의 섹터는 일반적으로 자기 디스크 드라이브(magnetic disk drives)에서의 섹터 크기에 대응하는 512 바이트이다. 오버헤드 데이터는 일반적으로 추가적인 16 내지 20 바이트이다. 많은 수의 페이지들이 블록을 형성하는데, 8 페이지로부터 예를 들어 32, 64 혹은 그 이상의 페이지까지의 임의의 장소를 형성한다. 일부 실시예에 있어서, NAND 스트링의 행은 블록을 포함한다.
일 실시예에서, 메모리 셀들은 충분한 시간 동안 p-웰을 소거 전압(예를 들어, 20 볼트)까지 상승시킴으로써 그리고 선택된 블록의 워드 라인을 접지시킴으로서 소거되고 반면에 소스 및 비트 라인들은 플로팅된다. 용량성 커플링으로 인해, 선택되지 않은 워드 라인들, 비트 라인들, 선택 라인들, 및 c-소스는 또한 소거 전압의 상당한 부분까지 상승된다. 따라서 강한 전기장이 선택된 메모리 셀의 터널 옥사이드 층에 인가되고 그리고 선택된 메모리 셀의 데이터는 플로팅 게이트의 전자가 기판쪽으로 방출될 때 소거된다. 전자가 플로팅 게이트로부터 p-웰 영역으로 전달될 때, 선택된 셀의 임계 전압은 낮아지게 된다. 소거는 전체 메모리 어레이, 개별 블록, 또는 또 다른 셀들의 유닛 상에서 수행될 수 있다.
도 5는 본 발명의 일 실시예에 따라, 병렬로 연결된 메모리 셀의 페이지를 판독하고 프로그래밍하는 판독/쓰기 회로를 갖는 메모리 디바이스(296)를 도시하고 있다. 메모리 디바이스(296)는 하나 이상의 메모리 다이(298)를 포함할 수 있다. 메모리 다이(298)는 2차원 어레이의 메모리 셀들(300), 제어 회로(310), 및 판독/쓰기 회로(365)를 포함한다. 메모리 어레이(300)는 행 디코더(row decoder)(330)를 통해 워드 라인에 의해 그리고 행 디코더(360)를 통해 비트 라인에 의해 어드레싱될 수 있다. 판독/쓰기 회로(365)는 복수의 감지 블록(400)을 포함하고, 그리고 메모리 셀의 페이지가 병렬로 판독되거나 프로그래밍될 수 있도록 한다. 일반적으로 제어기(350)는 하나 이상의 메모리 다이(298)로서 동일한 메모리 디바이스(296)(예를 들어 탈착가능한 저장 카드)에 포함될 수 있다. 명령 및 데이터는 라인(320)을 통해 호스트와 제어기(350) 간에 전달되고, 라인(318)을 통해 제어기와 하나 이상의 메모리 다이(298) 간에 전달된다.
제어 회로(310)는 판독/쓰기 회로(365)와 함께 동작하여 메모리 어레이(300) 상의 메모리 동작을 수행한다. 제어 회로(310)는 상태 머신(312), 온-칩 어드레스 디코더(on-chip address decoder)(314), 및 파워 제어 모듈(316)을 포함한다. 상태 머신(312)은 메모리 동작의 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(314)는 디코더(330 및 360)에 의해 사용되는 하드웨어 어드레스에 대한 호스트 혹은 메모리 제어기에 의해 사용되는 것 간의 어드레스 인터페이스를 제공한 다. 파워 제어 모듈(316)은 메모리 동작 동안 워드 라인과 비트 라인에 제공되는 파워 및 전압을 제어한다.
도 6은 도 5에 도시된 메모리 디바이스(296)의 또 다른 구성이다. 다양한 주변 회로에 의한 메모리 어레이(300)에 대한 액세스(access)는 어레이의 대향 면 상에 대칭으로 구현되고, 그래서 각각의 면 상의 회로 및 액세스 라인의 밀도는 반정도 감소된다. 따라서, 행 디코더는 행 디코더(330A와 330B)로 나누어지고 열 디코더(column decoder)는 열 디코더(360A와 360B)로 나누어진다. 마찬가지로, 판독/쓰기 회로는 어레이(300)의 하부로부터 비트 라인에 연결되는 판독/쓰기 회로(365A)와 어레이(300)의 상부로부터 비트 라인에 연결되는 판독/쓰기 회로(365B)로 분리된다. 이와 같은 방식으로, 판독/쓰기 모듈의 밀도는 실질적으로 반정도 감소된다. 도 6의 디바이스는 또한 도 5의 디바이스에 대해 상기 설명된 바와 같이 제어기를 포함할 수 있다.
도 7은 감지 모듈(380)과 공통 부분(390)으로 불리는, 코어 부분으로 구역화된 개별 감지 블록(400)의 블록도이다. 일 실시예에서, 복수의 감지 모듈(380)의 세트에 대한 각각의 비트 라인과 하나의 공통 부분(390)에 대한 개별 감지 모듈(380)이 있을 수 있다. 일 실시예에서, 감지 블록은 하나의 공통 부분(390)과 여덟 개의 감지 모듈(380)을 포함한다. 하나의 그룹에서의 감지 모듈 각각은 데이터 버스(372)를 통해 관련된 공통 부분과 통신한다. 더 세부적인 사항에 대해서는 미국 특허출원 11/026,536(발명의 명칭: "Non- Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers," 2004.12.29 출원)을 참조하기 바라며, 이것은 그 전체가 참조로 본 명세서에 통합된다.
감지 모듈(380)은 연결된 비트 라인에서의 전도 전류가 소정의 임계 레벨의 위 혹은 아래에 있는지 여부를 결정하는 감지 회로(370)를 포함한다. 감지 모듈(380)은 또한 연결된 비트 라인 상에서의 전압 조건을 설정하는데 사용되는 비트 라인 래치(bit line latch)(382)를 포함한다. 예를 들어, 비트 라인 래치(382)에 래치된 소정의 상태는 결과적으로 연결된 비트 라인이 프로그램 금지를 지정하는 상태가 되도록 한다(예를 들어, Vdd).
공통 부분(390)은 프로세서(392), 데이터 래치(394)의 세트, 및 데이터 래치(394)의 세트와 데이터 버스(320) 간에 연결된 I/O 인터페이스(396)를 포함한다. 프로세서(392)는 계산을 수행한다. 예를 들어 그 기능들 중의 하나는 감지된 메모리 셀에 저장된 데이터를 결정하고 데이터 래치의 세트에서의 결정된 데이터를 저장하는 것이다. 데이터 래치(394)의 세트가 판독 동작 동안 프로세서(392)에 의해 결정된 데이터 비트를 저장하는데 사용된다. 또한 프로그램 동작 동안 데이터 버스(320)로부터 입수된 데이터 비트를 저장하는데 사용된다. 입수된 데이터 비트는 메모리로 프로그래밍되는 것을 의미하는 쓰기 데이터를 나타낸다. I/O 인터페이스(398)는 데이터 래치(394)와 데이터 버스(320) 간의 인터페이스를 제공한다.
판독 또는 감지 동안, 시스템의 동작은 어드레싱되는 셀에 서로 다른 제어 게이트 전압의 공급을 제어하는 상태 머신(312)의 제어하에 있다. 메모리에 의해 지원되는 다양한 메모리 상태에 대응하는 다양한 미리 정의된 제어 게이트 전압을 통해 진행되기 때문에, 감지 모듈(380)은 이러한 전압들 중 하나의 전압에서 트 립(trip)하고 출력은 버스(372)를 통해 감지 모듈(380)로부터 프로세서(392)로 제공된다. 이때, 프로세서(392)는 입력 라인(393)을 통해 상태 머신으로부터의 인가된 제어 게이트 전압에 관한 정보 및 감지 모듈의 트립핑 이벤트(들)(tripping event(s))을 고려함으로써 결과로서 생기는 메모리 상태를 결정한다. 그 다음으로 메모리 상태에 대해 바이너리 인코딩을 계산하고 결과로서 생기는 데이터 비트를 데이터 래치(394)에 저장한다. 코어 부분의 또 다른 실시예에서, 비트 라인 래치(382)는 두 가지 역할을 하는데, 감지 모듈(380)의 출력을 래치하기 위한 래치로서의 역할 그리고 상기 설명된 비트 라인 래치로서의 역할 모두를 한다.
예측할 수 있는 것으로, 일부 실시예는 복수의 프로세서(392)를 포함한다. 일 실시예에서, 각각의 프로세서(392)는 출력 라인(도 7에는 도시되지 않음)을 포함하여 출력 라인들 각각은 함께 와이어드-OR(wired-OR) 된다. 일부 실시예에서, 출력 라인은 와이어드-OR 라인에 연결되기 전에 인버팅(inverting) 된다. 이러한 구성은 프로그램 검증 프로세스 동안 프로그래밍 프로세스가 언제 완료되는지에 관해 빠른 결정을 가능하게 하는데, 왜냐하면 와이어드-OR을 수신하는 상태 머신은 프로그래밍되는 모든 비트들이 요구된 레벨에 언제 도달하는지를 결정할 수 있기 때문이다. 예를 들어, 각각의 비트가 요구된 레벨에 도달할 때, 그 비트에 대한 로직 제로는 와이어드-OR 라인에 전해진다(또는 데이터 1이 인버팅된다). 모든 비트들이 데이터 0(또는 인버팅된 데이터 1)을 출력할 때, 상태 머신은 프로그래밍 프로세스를 종료시켜야 하는 것을 알고 있다. 각각의 프로세서가 여덟 개의 감지 모듈과 통신하기 때문에, 상태 머신은 와이어드-OR 라인을 여덟 번 판독할 필요가 있 고, 또는 관련 비트 라인의 결과를 축적하기 위해 프로세서(392)에 로직이 부가되고, 그래서 상태 머신은 단지 와이어드-OR 라인을 한 번만 판독할 필요가 있다. 마찬가지로, 로직 레벨을 올바르게 선택함으로써, 전체 상태 머신은 제 1 비트가 그 상태를 언제 바꿀지 그리고 그에 대응하여 알고리즘을 언제 바꿀지를 검출할 수 있다.
프로그램 혹은 검증 동안, 프로그래밍되는 데이터는 데이터 버스(320)로부터데이터 래치(394)의 세트에 저장된다. 상태 머신의 제어 하에서의 프로그램 동작은 어드레싱된 메모리 셀의 제어 게이트에 인가된 일련의 프로그래밍 전압 펄스를 포함한다. 각각의 프로그래밍 펄스 이후에 셀이 요구된 메모리 상태로 프로그래밍되었는지를 결정하기 위해 다시 판독(검증)이 일어난다. 프로세서(392)는 요구된 메모리 상태에 대한 다시 판독 메모리 상태를 모니터링한다. 두 개가 일치하는 경우, 프로세서(222)는 비트 라인 래치(214)를 세팅(setting)하여 비트 라인이 프로그램 금지를 지정하는 상태가 되게 한다. 이것은 프로그래밍 펄스가 그 제어 게이트 상에 나타날지라도 비트 라인에 연결된 셀의 후속 프로그래밍을 금지한다. 다른 실시예에서, 프로세서는 초기에 비트 라인 래치(382)를 로딩하고 그리고 감지 회로는 검증 프로세스 동안 이것을 금지 값으로 세팅한다.
데이터 래치 스택(data latch stack)(394)은 감지 모듈에 대응하는 데이터 래치의 스택을 포함한다. 일 실시예에서, 감지 모듈(380) 당 세 개의 데이터 래치가 있다. 일부 실시예에서(그러나 요구되는 것이 아님), 데이터 래치는 시프트 레지스터로 구현되고, 그래서 여기에 저장된 병렬 데이터는 데이터 버스(320)에 대해 직렬 데이터로 변환되고, 그 반대의 경우도 마찬가지이다. 바람직한 실시예에서, m 메모리 셀의 판독/쓰기 블록에 대응하는 모든 데이터 래치는 서로 연결되어 블록 시프트 레지스터를 형성할 수 있고 그래서 데이터의 블록은 직렬 전송에 의해 입력 또는 출력될 수 있다. 특히, r 판독/쓰기 모듈의 뱅크는 그 데이터 래치의 세트 각각이 데이터 버스의 안과 밖으로 데이터를 시프트 시키도록 구성된다(마치 이들이 전체 판독/쓰기 블록에 대해 시프트 레지스터의 일부인 것처럼).
도 8은 감지 모듈(380)의 예를 도시하고 있다. 하지만, 다른 실시예도 또한 사용될 수 있다. 감지 모듈(380)은 비트 라인 분리 트랜지스터(bit line isolation transistor)(512), 비트 라인 풀 다운 회로(bit line pull down circuit)(520), 비트 라인 전압 클램프(bit line voltage clamp)(610), 판독 버스 전달 게이트(readout bus transfer gate)(530), 및 이 실시예에서는 비트라인 래치(382)를 포함하는 감지 증폭기(600)를 포함한다. 주의할 것으로, 도 8의 메모리 셀(10)과 페이지 제어기(540)는 감지 모듈(380)과 관련되어 있지만 구조적으로 감지 모듈(380)의 일 부분은 아니다.
일반적으로, 메모리 셀의 페이지는 병렬로 동작된다. 따라서 대응하는 수의 감지 모듈이 병렬로 동작한다. 일 실시예에서, 페이지 제어기(540)는 유리하게 병렬로 동작되는 감지 모듈에 제어 및 타이밍 신호를 제공한다.
비트 라인 분리 트랜지스터(512)가 신호(BLS)에 의해 인에이블링될 때, 감지 모듈(380)은 메모리 셀의 비트 라인(36)에 연결가능하다. 감지 모듈(380)은 감지 증폭기(600)를 이용하여 메모리 셀의 전도 전류를 감지하고 그리고 감지 노드(501) 에서 디지털 전압 레벨(SEN2)로서 판독 결과를 래치하고 그리고 이것을 게이트(530)를 통해 판독 버스(532)에 출력한다.
감지 증폭기(600)는 실질적으로 제 2 전압 클램프(620), 프리차지 회로(precharge circuit)(640), 판별기 또는 비교 회로(650), 및 래치(660)를 포함한다. 판별기 회로(650)는 전용 커패시터(652)를 포함한다. 일 실시예에서, 기준 전압은 판독되는 메모리 셀의 제어 게이트에 인가된다. 만약 기준 전압이 메모리 셀의 임계 전압보다 더 크다면, 메모리 셀은 턴온되고 그리고 소스와 드레인 사이에 전류를 전도시킨다. 만약 기준 전압이 메모리 셀의 임계 전압보다 더 크지 않다면, 메모리 셀은 턴온되지 않고 소스와 드레인 사이에 전류를 전도시키지 않는다. 많은 실시예들에서, 온/오프는 연속적인 천이일 수 있고, 그래서 메모리 셀은 다른 제어 게이트 전압에 응답하여 서로 다른 전류를 전도시킨다. 만약 메모리 셀이 온이고 전류를 전도시키고 있다면, 전도되는 전류는 노드 SEN(631) 상에서의 전압이 감소하도록 하고, 커패시터(652) 양단의 전압을 효과적으로 충전시키거나 증가시키며 커패시터의 다른 단자는 Vdd에 있다. 만약 노드 SEN 상에서의 전압이 소정의 감지 기간 동안 소정의 레벨로 방전된다면, 감지 증폭기(600)는 메모리 셀이 제어 게이트 전압에 응답하여 턴온되었다고 보고한다.
감지 모듈(380)의 한 가지 특징은 감지하는 동안 비트 라인에 일정한 전압 공급을 형성하는 것이다. 이것은 비트 라인 전압 클램프(610)에 의해 바람직하게 구현된다. 비트 라인 전압 클램프(610)는 비트 라인(36)과 직렬로 연결된 트랜지스터(612)와 함께 다이오드 클램프처럼 동작한다. 그것의 게이트는 일정한 전 압(BLC)(이것은 그 임계 전압(VT) 위에 있는 요구된 비트 라인 전압(VBL)과 같다)에 바이어싱(biasing) 되어 있다. 이러한 방식으로, 이것은 비트 라인을 감지 노드(501)로부터 분리시키고 비트 라인에 대해 일정한 전압 레벨(예를 들어, 프로그램-검증 또는 판독 동안 요구된 VBL = 0.5 내지 0.7)을 설정한다. 일반적으로, 비트 라인 전압 레벨은 긴 프리차지 시간을 피하기에는 충분히 낮지만 그라운드 노이즈(ground noise) 및 다른 요인(factor)을 피하기에는 충분히 높은 임의 레벨로 설정된다.
감지 증폭기(600)는 감지 노드(501)를 통과하는 전도 전류를 감지하고, 그리고 전도 전류가 소정의 값 위에 있는지 또는 아래에 있는지를 결정한다. 감지 증폭기는 감지 노드(501)에서 신호(SEN2)로서 디지털 형태로 감지된 결과를 판독 버스(532)에 출력한다.
디지털 제어 신호(INV)(이것은 실제로 판독 이후에 신호(SEN2)의 인버팅된 상태이다)는 또한 풀 다운 회로(520)에 출력된다. 감지된 전도 전류가 소정의 값보다 더 클 때, INV는 하이(HIGH)이고 그리고 SEN2는 로우(LOW)이다. 이 결과는 풀 다운 회로(520)에 의해 강화된다. 풀 다운 회로(520)는 제어 신호(INV)에 의해 제어되는 n-트랜지스터(522)와 제어 신호(GRS)에 의해 제어되는 또 다른 n-트랜지스터(550)를 포함한다. GRS 신호는 로우일 때 비트 라인(36)이 INV 신호의 상태에 상관없이 플로팅되도록 할 수 있다. 프로그래밍 동안, GRS 신호는 하이로 되어 비트 라인(36)이 접지되게 하고 INV에 의해 제어되도록 할 수 있다. 비트 라인이 플로팅될 필요가 있을 때, GRS 신호는 로우가 된다.
도 10(H)-10(O)은 도 8에 도시된 바람직한 감지 모듈의 타이밍을 나타낸다. 다른 특징에 관한 감지 모듈 동작의 추가적인 설명은 동시계속 출원인 미국 특허출원번호 10/254,830(발명의 명칭: "Non-Volatile Memory And Method With Reduced Source Line Bias Errors," 2002,09.24. 출원, 발명자: Raul-Adrian Cernea 및 Yan Li, 출원공개 번호 2004/0057287(2004.03.25. 공개)); 그리고 미국 특허출원번호 10/665,828(발명의 명칭: "Non-Volatile Memory And Method with Improved Sensing," 2003.09.17. 출원, 발명자: Raul- Adrian Cernea 및 Yan Li, 출원 공개번호 2004/0109357(2004.06.10. 공개))에 설명되어 있다. 이 두 개의 참조된 출원의 모든 개시 내용은 그 전체가 참조로 본 명세서에 통합된다.
일 실시예에서, 비트 라인 바이어스는 비트 라인 전압 보상기(560)에 의해 공급된다. 이것은 각각 신호(INVL 및 INVR)의 형태로 그 왼쪽과 오른쪽 이웃으로부터 INV 신호를 감지하고, 그리고 이에 응답하여 도 9의 바이어스 전압 테이블에 따라 바이어스 전압(△VBL)을 공급한다. 바이어스 전압은 비트 라인(36)에 스위칭가능하게 연결된 노드(523)에 공급된다. 프로그래밍 동안, 신호(BLS 및 INV) 모두는 하이이고 반면에 신호(GRS)는 로우이다. 이것은 비트 라인 전압 보상기(560)에 대한 비트 라인(36) 액세스를 가능하게 한다.
도 9는 비트 라인에 인가된 오프셋 전압을 그 왼쪽과 오른쪽 이웃의 프로그램-금지 모드의 함수로 나열한 바이어스 전압 테이블이다. 가운데 열은 프로그래밍 하의 저장 유닛의 비트 라인에 인가된 바이어스 전압 또는 오프셋을 그 왼쪽과 오른쪽 이웃의 모드의 함수로 나열하고 있다. 일반적으로, 프로그램-금지 모드에 있 는 그 이웃이 많을수록, 더 많은 비트 라인 바이어스가 인접한 비트 라인의 플로팅 게이트로부터의 커플링의 섭동 효과(perturbation effect)를 오프셋시킬 필요가 있다.
도 10(A)-10(G)는 본 발명의 제 1 실시예에 따른, 프로그램 동작동안 전압 보상 방식을 도시한 타이밍도이다.
도시된 전압이 프로그래밍 및 프로그램 금지 하의 NAND 스트링에 대해 메모리 에레이의 다양한 워드 라인 및 비트 라인에 인가된다. 프로그램 동작은 비트 라인 프리차지 단계, 프로그램 단계 및 방전단계로 그룹화될 수 있다.
비트 라인 프리차지 단계에서,
(1) 소스 선택 트랜지스터는 0V에서 SGS에 의해 턴 오프되고(도 10(A)), 반면에 드레인 선택 트랜지스터는 VSG까지 높이 올라가는 SGD에 의해 턴 온 되며(도 10(B)), 그럼으로써 비트 라인이 NAAND 스트링에 액세스할 수 있게 할 수 있다.
(2) 프로그램-금지 NAND 스트링의 비트 라인 전압은 VDD에 의해 주어진 소정의 전압까지 상승할 수 있다(도 10(F)). 프로그램-금지 NAND 스트링의 비트 라인 전압이 VDD까지 상승하는 경우, 드레인 선택 트랜지스터 상의 게이트 전압(SGD)가 VDD로 떨어질 때 프로그램-금지 NAND 스트링은 플로팅한다. 동시에, 프로그래밍 NAND 스트링의 비트 라인 전압이 능동적으로 0V로 풀 다운된다(도 10(G)).
(3) 프로그래밍 NAND 스트링의 비트 라인 전압은 비트 라인 전압 보상기(560)에 의해 공급되는 △VBL로 바이어싱된다(도 10(G)). 전압 보상기(560)로부터 출력되는 △VBL의 값은 그 이웃하는 것 중의 하나 또는 양쪽 모두가 프로그램- 금지 모드에 있는지 혹은 있지 않은지에 따라 다르다.
(4) NAND 스트링의 행의 드레인 선택 트랜지스터에 연결된 드레인 워드 라인은 VDD로 낮추어진 전압을 갖는다. 이것은 이러한 프로그램-금지 NAND 스트링만을 플로팅시키며, 그들의 비트 라인 전압은 VDD에 비교될 수 있는 데, 왜냐하면 그들의 드레인 선택 트래지스터들은 턴 오프되기 때문이다(도 10(B) & 도 10(F)). 프로그래밍되는 메모리 트랜지스터를 포함하는 NAND 스트링에 관해서, 그들의 드레인 선택 트랜지스터들은 그들의 드레인에서 거의 0V의 비트 라인 전압에 대해 턴 오프되지 않는다.
(5) 어드레싱되지 않는 NAND 스트링에서의 메모리 트랜지스터는 VPASS에 설정되는 그들의 제어 게이트 전압을 가져 완전히 이들을 턴 온 시킨다(도 10(C)). 프로그램-금지 NAND 스트링이 플로팅하기 때문에, 어드레싱되지 않은 메모리 트랜지스터의 제어 게이트에 인가된 높은 VPASS 및 Vpgm(프로그램 전압)은 그들의 채널 및 전하 저장 소자의 전압을 상승시키고, 그럼으로써 프로그래밍을 금지시킨다. VPASS는 일반적으로 Vpgm(예를 들어, ~15-24V)에 대해 어떤 중간 전압(예를 들어, ~10V)에 설정된다.
프로그램 단계에서,
(6) 프로그래밍 전압(Vpgm)이 프로그램밍을 위해 선택된 메모리 트랜지스터의 제어 게이트에 인가된다(도 10(D)). 프로그램 금지 하의 저장 유닛(즉, 부스팅된 채널 및 전하 저장 유닛을 가짐)은 프로그래밍 되지 않는다. 프로그래밍 하의 저장 유닛은 바이어싱된 비트 라인 전압(도 10(G))으로 프로그래밍되어 프로그램- 금지 모드에 존재하는 그 이웃들 중 하나 혹은 양쪽 모두로 인한 임의의 섭동을 오프셋시킨다. 프로그래밍 저장 유닛 상의 하나의 섭동은 워드 라인 방향에서 인접한 저장 유닛으로 인한 것이고, 플로팅된 채널 및 전하 저장 유닛은 워드 라인으로부터 높은 제어 게이트 전압에 의해 용량적으로 부스팅된다. 이것은 NAND 스트링이 프로그램-금지 모두에 놓이는 경우 발생한다. 이것은 또한 프로그래밍되는 메모리 트랜지스터의 전하 저장 유닛 상의 전압을 섭동(증가)시키는 바람직하지 못한 영향을 준다. 그 이웃하는 것들이 저장 유닛의 프로그래밍 동안 하고 있는 것을 감지함으로써, 그 이웃하는 것들의 섭동은 적당한 비트 라인 전압 바이어스로 그에 대응하여 보상된다.
방전 단계에서,
(7) 다양한 제어 라인 및 비트 라인이 방전될 수 있다.
메모리 셀들을 감지하는 것과 관련하여 한 가지 잠재적인 문제는 소스 라인 바이어스이다. 많은 수의 메모리 셀들이 병렬로 감지되는 경우, 그들의 전류는 결합되어 결과적으로 유한한 저항(finite resistance)을 갖는 그라운드 루프에서 매우 큰 전압 상승을 일으킨다. 이로 인해 결과적으로 임계 전압 감지를 사용하는 판독 동작에서 에러를 발생시키는 소스 라인 바이어스를 초래한다.
도 11은 그라운드에 대해 유한한 저항을 갖는 소스 라인에서의 전류 흐름으로 인한 소스 전압 에러의 문제를 도시한다. 판독/쓰기 회로(365)는 메모리 셀의 페이지 상에서 동시에 동작한다. 판독/쓰기 회로(365)에서의 각각의 감지 모듈(380)은 비트 라인을 통해 대응하는 셀에 연결된다. 예를 들어, 감지 모듈(380) 은 메모리 셀(예를 들어, 셀 1)의 전도 전류(i1)(소스-드레인 전류)를 감지한다. 전도 전류는 감지 모듈로부터 비트 라인을 통해 메모리 셀의 드레인으로 흐르고 그리고 소스 라인(204)을 통해 그라운드로 가기 전에 소스로부터 나온다. 집적 회로 칩에서, 메모리 어레이에서의 셀들의 소스는 메모리 칩의 어떤 외부 그라운드 패드(ground pad)(예를 들어, Vss 패드)에 연결된 소스 라인(204)의 복수의 브랜치들(multiple branches)로서 서로 함께 묶인다. 금속 스트래핑(metal strapping)이 소스 라인의 저항을 감소시키기 위해 사용되는 경우일 지라도, 유한한 저항(R)은 메모리 셀의 소스 전극과 그라운드 패드 사이에 남아 있다. 일반적으로, 그라운드 루프 저항(R)은 약 50 오옴(ohm)이다.
병렬로 감지되는 메모리의 전체 페이지에 대해, 소스 라인(204)을 통해 흐르는 전체 전류는 모든 전도 전류의 합이다. 즉, iTOT = i1 + i2 + ... + in. 일반적으로, 각각의 메모리 셀은 그 전하 저장 소자에 프로그래밍되는 전하의 양에 따라 달라지는 전도 전류를 갖는다. 메모리 셀의 주어진 제어 게이트 전압에 대해, 작은 전하가 상대적으로 더 높은 전도 전류를 발생시킨다. 유한한 저항이 메모리 셀의 소스 전극과 그라운드 패드 사이에 존재하는 경우, 저항 양단의 전압 강하는 Vdrop = iTOTR로 주어진다.
예를 들어, 만약 4,256 비트 라인이 동시에 방전하여, 그 각각이 1 ㎂의 전류를 갖는다면, 소스 라인 전압 강하는 4,000 라인 × 1 ㎂/라인 × 50 오옴 ~ 0.2 볼트와 같다. 이 소스 라인 바이어스는 메모리 셀의 임계 전압이 감지되는 경우, 0.2 볼트의 감지 에러를 제공한다.
도 12는 소스 라인 전압 강하에 의해 발생된 메모리 셀의 임계 전압 레벨에서의 에러를 도시한다. 메모리 셀의 제어 게이트에 공급되는 임계 전압(VT)은 GND에 대한 것이다. 그러나, 메모리 셀이 보는 유효 VT는 그 제어 게이트와 소스 간의 전압 차이이다. 공급되는 VT와 유효 VT 간에 약 Vdrop의 차이가 있다(소스(14)로부터 소스 라인까지의 더 작은 전압 강하의 제공은 무시). 이 Vdrop 혹은 소스 라인 바이어스는, 메모리 셀의 임계 전압이 감지될 때, 예를 들어 0.2 볼트의 감지 에러를 제공한다.
본 발명의 일 양상에 따르면, 소스 라인 바이어스를 감소시키는 방법이 멀티-패스 감지(multi-pass sensing)를 위한 기술 및 특징을 갖는 판독/쓰기 회로에 의해 달성된다. 각각의 패스는 주어진 경계 전류 값(given demarcation current value)보다 더 큰 전도 전류를 갖는 메모리 셀을 식별하고 셧 다운(shut down) 시키는 데 도움을 준다. 일반적으로, 각각의 패스를 갖고, 주어진 경계 전류 값이 종래의 단일-패스 감지에 대한 브레이크포인트 전류 값(breakpoint current value)으로 점진적으로 수렴한다. 이런 방식으로, 이후의 패스에서의 감지는 소스 라인 바이어스에 의한 영향을 덜 받는데, 왜냐하면 더 높은 전류 셀은 셧 다운되기 때문이다.
도 13은 4-상태 메모리에 대한 메모리 셀의 페이지의 예시적 집단 분포(population distribution)를 나타내고 있다. 메모리 셀들의 각각의 클러스터(cluster)가 서로로부터 명확하게 분리되어 있는 전도 전류(ISD)의 범위 내에서 프로그래밍된다. 예를 들어, 브레이크포인트(381)는 두 개의 클러스터들 간의 경계 전류 값으로 각각 "A" 및 "B" 메모리 상태를 나타낸다. 종래의 단일-패스 감지에 있어서, "B" 메모리 상태에 대해 필요한 조건은 브레이크포인트(381)보다 더 작은 전도 전류를 갖는 것이다. 만약 소스 라인 바이어스가 없다면, 공급되는 임계 전압(VT)에 관한 집단 분포는 굵은 선을 갖는 커브에 의해 도시된다. 그러나, 소스 라인 바이어스 에러 때문에, 제어 게이트에서의 메모리 셀들 각각의 임계 전압은 소스 라인 바이어스에 의해 증가된다. 이것은 더 높은 제어 게이트 전압이 이 바이어스를 보상하기 위해 인가될 필요가 있음을 의미한다. 도 13에서, 소스 라인 바이어스는 결과적으로 더 높은 겉보기 VT로 이 분포(파선)를 시프팅(shifting) 시킨다. 이 시프팅은 더 높은 임계 (더 낮은 전류) 메모리 상태를 감지하는 경우 더 큰 데, 왜냐하면 더 높게 인가된 워드 라인 전압으로 인해 더 많은 전체 어레이 전류가 흐르기 때문이다. 만약 브레이크포인트(381)가 소스 라인 에러가 없는 경우에 대해 설계된다면, 소스 라인 에러의 존재는 전도 전류가 전도가 없는 영역에서 나타나게 하는 "A" 상태의 후미 종단(tail end)의 일부를 갖고, 이것은 브레이크포인트(381)보다 더 높다는 것을 의미한다. 이것은 결과적으로 "A" 상태(더 많은 전도)의 일부가 "B" 상태(더 적은 전도)로 잘못 구분되게 한다.
예를 들어, 본 멀티-패스 감지는 두 개의 패스((j = 1 내지 2)에서 구현될 수 있다. 제 1 패스 이후에, 브레이크포인트(381)보다 더 높은 전도 전류를 갖는 이러한 메모리 셀들이 식별되고 이들의 전도 전류를 턴 오프 함으로써 제거된다. 이들의 전도 전류를 턴 오프 하는 바람직한 방법은 그들의 비트 라인 상의 그들의 드레인 전압을 그라운드에 세팅하는 것이다. 제 2 패스(j = 2)에서, 소스 라인 바이어스에 공헌하는 높은 전류 상태를 제거하기 때문에, 파선을 갖는 분포가 굵은 선을 갖는 분포에 접근한다. 따라서, 경계 전류 값으로 브레이크포인트(381)를 사용하여 감지함으로써 "A" 상태를 "B" 상태로 잘못 판단하지 않는다.
종래의 원-패스(one-pass) 접근과 비교하여, 본 투-패스(two-pass) 방법은 "A" 셀들의 일부를 "B" 혹은 더 높은 셀들로 잘못 식별할 가능성을 실질적으로 감소시킨다. 패스의 수가 증가함에 따라 리턴(returns)이 감소할지라도, 둘 이상의 패스를 생각할 수도 있다. 더욱이, 각각의 패스는 동일한 경계 전류를 가질 수 있고, 또는 각각의 연속적인 패스와 함께 사용되는 경계 전류는 종래 단일-패스 감지에서 통상 사용되는 브레이크포인트로 수렴한다. 추가적으로, 브레이크포인트들이 상태 B와 상태 C 간에 사용될 수 있을 뿐만 아니라 상태 E와 상태 A 간에도 사용될 수 있다.
일반적으로, 대응하는 수의 멀티-패스 감지 블록(400)에 의해 동작되는 메모리 셀의 페이지가 존재한다. 페이지 제어기(540)는 감지 모듈들 각각에 제어 및 타이밍 신호를 제공한다. 일 실시예에서, 페이지 제어기(540)는 제어 회로(310)에서의 상태 머신(312)의 일부로서 구현된다. 또 다른 실시예에서, 페이지 제어기(540)는 판독/쓰기 회로(365)의 일부이다. 페이지 제어기(540)는 미리 결정된 수의 패스(j = 1 내지 N)를 통해 멀티-패스 감지 블록들(400) 각각을 순환시키고, 그리고 또한 각각의 패스에 대해 소정의 경계 전류 값(Io(j))을 공급한다. 경계 전류 값은 또한 감지를 위한 시간 주기로서 구현될 수 있다. 마지막 패스 이후에, 페이지 제어기(540)는 신호(NCO)를 갖는 전달 게이트(488)가 SEN 노드(631)의 상태를 판독 버스(532)에 대한 감지된 데이터로서 판독하도록 할 수 있다. 결국, 감지 데이터의 페이지는 감지 모듈들 모두로부터 판독된다.
판독/검증 동작 동안 감지 모듈(380)의 추가적인 동작 및 타이밍이 도 14(A)-14(K)의 타이밍도에 관하여 설명되며, 이것은 단계(1)-(9)로 구분된다.
단계(0) : 셋업
감지 모듈(380)(도 8 참조)은 인에이블링 신호(BLS)(도 14(A))를 통해 비트 라인(36)에 연결된다. 전압 클램프는 BLS(도 14(B))로 인에이블링 된다. 프리차지 회로(640)는 제어 신호(FLT)(도 14(C))로 제한된 전류 소스로서 인에이블링된다.
단계(1) : 제어되는 프리차지
감지 증폭기(600)는 리셋 신호(reset signal)(RST)(도 14(D))에 의해 초기화되는데, 이 리셋 신호는 신호 INV가 트랜지스터(658)를 통해 그라운드가 되게 한다. 따라서, 리셋 시, INV는 로우로 셋팅된다. 동시에, p-트랜지스터(663)는 상보적인 신호 LAT가 Vdd 혹은 하이가 되게 한다(도 14(H)).
분리 게이트(isolation gate)(630)는 신호(LAT)에 의해 제어되는 n-트랜지스터(632)에 의해 형성된다. 따라서, 리셋 이후에, 분리 게이트가 인에이블링 되어 감지 노드(501)를 감지 증폭기의 내부 감지 노드(631)에 연결하고, 그리고 신호(SEN2)는 내부 감지 노드(631)에서의 신호(SEN)와 동일하다.
프리차지 회로(640)는 소정의 시간 주기 동안 내부 감지 노드(631) 및 감지 노드(SEN2)(501)를 통해 비트 라인(36)을 사전 충전한다. 이것은 전도를 감지하기 위해 최적의 전압을 비트 라인에 공급한다.
프리차지 회로(640)는 제어 신호(FLT)("FLOAT")에 의해 제어되는 풀-업 p-트랜지스터(642)를 포함한다. 비트 라인은 비트 라인 전압 클램프(610)에 의해 세팅된 바와 같은 요구된 비트 라인 전압으로 풀 업 된다. 풀-업의 속도는 비트 라인에서의 전도 전류에 따라 다르다. 전도 전류가 더 작아질 수 록, 풀-업은 더 빨라진다.
앞서 설명된 것으로서, 만약 소정의 값보다 더 높은 전도 전류를 갖는 이러한 메모리 셀들이 턴 오프 된다면 소스 라인 바이어스로 인한 감지 에러는 최소화되고 그리고 소스 라인 바이어스에 대한 그들의 공헌은 제거된다. 프리차지 회로(640)는 두 가지 기능을 하도록 구현된다. 하나는 비트 라인을 최적의 감지 전압으로 사전 충전시키는 것이다. 다른 하나는 D.C.(Direct Current) 감지를 위해 소정의 값보다 더 큰 전도 전류를 갖는 이러한 메모리 셀들의 식별을 도와서, 이들이 소스 라인 바이어스에 공헌하지 못하게 하는 것이다.
D.C. 감지는 소정의 전류를 비트 라인에 공급하기 위해 전류 소스처럼 동작하는 프리차지 회로를 제공함으로써 달성될 수 있다. p-트랜지스터(642)를 제어하는 신호(FLT)는 소정의 전류가 프리차지 회로(640)를 통해 흐르도록 "프로그래밍" 한다. 예를 들어, FLT 신호는 500nA에 세팅된 기준 전류를 갖는 전류 미러(current mirror)로부터 발생될 수 있다. p-트랜지스터(642)가 전류 미러의 미러링된 레 그(mirrored leg)를 형성할 때, 동일한 500nA가 흐르도록 한다.
도 14(I1)-14(I4)는 70OnA, 40OnA, 22OnA 및 4OnA의 전도 전류를 갖는 메모리 셀들에 각각 연결된 네 개의 예시적인 비트 라인 상에서의 전압을 나타내고 있다. 프리차지 회로(640)가 500nA의 제한을 갖는 전류 소스일 때, 예를 들어 500nA를 초과하는 전도 전류를 갖는 메모리 셀은 축적할 수 있는 것보다 더 빠르게 배출되는 비트 라인 상에서의 전하를 갖는다. 결론적으로, 전도 전류 700nA를 갖는 비트 라인에 대해, 내부 감지 노드(631)에서의 그 전압 혹은 신호(SEN)는 0V에 가깝게(예를 들어, 0.1 볼트, 도 14(I1) 참조) 남아 있을 수 있다. 반면에, 만약 메모리 셀의 전도 전류가 500nA 아래에 있다면, 프리차지 회로(640)는 비트 라인을 충전하기 시작하고 그 전압은 클램핑된 비트 라인 전압(예를 들어, 전압 클램프(610)에 의해 세팅된 0.5V)(도 14(12)-14(14) 참조)으로 상승하기 시작한다. 이에 대응하여, 내부 감지 노드(631)는 0V에 가깝게 유지되거나 Vdd(도 14(G))로 풀 업된다. 일반적으로, 전도 전류가 더 작으면 작을수록, 비트 라인 전압은 클램핑된 비트 라인 전압으로 더 빠르게 충전된다. 따라서, 제어되는 프리차지 단계 이후에 비트 라인 상의 전압을 검사함으로써, 연결된 메모리 셀이 소정의 레벨보다 더 높은 전도 전류를 가지고 있는지 더 낮은 전도 전류를 가지고 있는지 여부를 식별하는 것이 가능하다.
단계(2) : 후속 스트로브로(strobes)부터 높은 전류 셀들을 D.C. 래칭 & 제거
제어되는 프리차지 단계 이후에, 신호(SEN)이 판별기 회로(650)에 의해 감지 되는 초기 D.C. 높은 전류 감지 단계가 시작한다. 이 감지는 소정의 레벨보다 더 높은 전도 전류를 갖는 그러한 메모리 셀들을 식별한다. 판별기 회로(650)는 직렬로 연결된 두 개의 p-트랜지스터들(654 및 656)을 포함하고, 신호(INV)를 가리키는 노드(657)에 대해 풀 업의 역할을 한다. p-트랜지스터(654)는 로우가 되는 판독 스트로브 신호(STB)에 의해 인에이블링되고 그리고 p-트랜지스터(656)는 로우가 되는 내부 감지 노드(631)에서의 SEN 신호에 의해 인에이블링 된다. 높은 전류 메모리 셀들은 OV에 가까운 신호 SEN을 가지거나 혹은 적어도 그 비트 라인들이 p-트랜지스터(656)를 턴 오프하기에 충분하게 사전 충전될 수 없게 하는 신호(SEN)를 갖는다. 예를 들어, 만약 약한 풀 업이 500nA의 전류로 한정된다면, 700nA의 전도 전류를 갖는 셀을 풀 업 하는 데 실패한다(도 14(G1)). STB 스트로브가 래치에 대해 로우일 때, 노드(657)에서의 INV는 Vdd로 풀 업 된다. 이것은 INV 하이 및 LAT 로우를 갖는 래치 회로(660)를 세팅한다(도 14(H1)).
INV가 하이이고 LAT가 로우일 때, 분리 게이트(630)는 디스에이블되고 그리고 감지 노드(481)는 내부 감지 노드(631)로부터 차단된다. 동시에, 비트 라인은 풀 다운 회로(520)에 의해 그라운드가 된다(도 8 & 도14(I1)). 이것은 비트 라인에서의 임의의 전도 전류를 효율적으로 턴 오프시키고 소스 라인 바이어스에 공헌하지 못하게 한다.
따라서, 감지 모듈(380)의 바람직한 일 실시예에서, 제한된 전류 소스 프리차지 회로가 사용된다. 이것은 높은 전류를 운반하는 비트 라인을 식별하도록 그리고 후속 감지에 있어 소스 라인 바이어스 에러를 최소화하기 위해 그들을 턴 오프 시키도록 추가적인 방법 또는 대안적인 방법(D.C. 감지)을 제공한다.
또 다른 실시예에서, 프리차지 회로는 높은 전류 비트 라인의 식별을 돕도록 특정적으로 구성되지 않지만, 메모리 시스템에 대해 이용가능한 최대 전류의 허용 범위 내에서 가능한 빠르게 비트 라인을 풀 업하고 사전 충전하기에 최적화되어 있다.
단계(3) : 복원/프리차지
이전에 풀 다운되지 않았던 비트 라인에서의 전도 전류의 감지 이전에, 프리차지 회로는 로우가 되는 신호(FLT)의해 활성화되어 내부 감지 노드(631)를 Vdd(도 14(C) 및 도 14(I2)-14(I4))까지 사전 충전시키고 그리고 비트 라인은 인접한 비트 라인 상의 전압에서의 감소로 인해 부분적으로 커플 다운(couple down)될 수 있다.
단계(4) : 제 1 A.C. 감지
일 실시예에서, A.C.(교류(Alternating Current) 또는 과도(transient)) 감지는 플로팅된 내부 감지 노드(631)에서의 전압 강하를 결정함으로써 수행된다. 이것은 내부 감지 노드(631)에 연결된 커패시터(CSA)(652)를 사용하는 판별기 혹은 비교 회로(650)에 의해 수행되고, 그것을 충전시키는 속도를 고려한다(노드(SEN) 상의 전압을 감소시킴). 집적 회로 환경에서, 커패시터(652)는 일반적으로 트랜지스터로 구현된다. 그러나 다른 형태의 구현도 적합하다. 커패시터(652)는 최적의 전류 판별을 위해 선택될 수 있는 소정의 커패시턴스 예를 들어, 30fF를 갖는다. 일반적으로 100-1000nA 범위 내의 경계 전류 값은 충전 기간을 적당히 조절함으로써 세팅될 수 있다.
판별기 회로(650)는 내부 감지 노드(631)에서의 신호(SEN)를 감지한다. 각각의 감지 이전에, 내부 감지 노드(631)에서의 신호(SEN)는 프리차지 회로(640)에 의해 Vdd까지 풀 업 된다. 이것은 초기에 커패시터(652) 양단 전압이 제로(0)가 되도록 세팅한다.
감지 증폭기(600)가 감지할 준비가 되어 있을 때, 프리차지 회로(640)는 하이가 되는 FLT에 의해 디스에이블 된다(도 14(C)). 제 1 감지 기간(T1)은 스트로브 신호(STB)의 어써트(assert)에 의해 끝난다. 감지 기간 동안, 전도하고 있는 메모리 셀에 의해 발생된 전도 전류가 커패시터를 충전시킨다. SEN에서의 전압은 Vdd로부터 감소하는데, 왜냐하면 커패시터(652)가 비트 라인에서 전도 전류의 배출 동작을 통해 충전되기 때문이다. 도 14(G)(곡선(G2-G4) 참조)는 40OnA, 22OnA 및 4OnA의 전도 전류를 갖는 메모리 셀들에 각각 연결된 남아 있는 세 개의 예시적인 비트 라인에 대응하는 SEN 신호를 나타내고 있으며, 더 높은 전도 전류를 가질수록 감소가 더 빠르다.
단계(5) : 후속 감지로부터 더 높은 전류 셀들의 제 1 A.C. 래칭 및 제거
제 1 소정의 감지 기간의 끝에서, SEN은 비트 라인에서의 전도 전류에 따라 달라지는 어떤 전압까지 감소된다(도 14의 곡선(G2-G4) 참조). 예를 들어, 제 1 단계에서의 경계 전류는 300nA에 있도록 세팅된다. 커패시터(CSA)(652), 감지 기간(T1), 및 p-트랜지스터(656)의 임계 전압은 경계 전류(예를 들어, 300nA)보다 더 큰 전도 전류에 대응하는 신호(SEN)가 판별기 회로(650) 내의 트랜지스터(656)를 턴 온 시키기에 충분히 낮게 강하하게 한다. 신호 STB 스트로브를 로우로 래칭 할 때, 출력 신호(INV)는 하이가 되고, 그리고 래치(660)에 의해 래칭된다(도 14(E) 및 도 14(H)(곡선(H2))). 반면에, 경계 전류보다 낮은 전도 전류에 대응하는 신호(SEN)는 트랜지스터(656)를 턴 온 시킬 수 없는 신호(SEN)를 생성한다. 이 경우에, 래치(660)는 변경되지 않은 채로 남아 있고, 이 경우에 LAT는 하이로 유지된다(도 14(H3) 및 도 14(H4)). 따라서, 알 수 있는 것으로, 판별기 회로(650)는 감지 기간에 의해 세팅된 기준 전류에 대하여 비트 라인에서의 전도 전류의 크기를 효율적으로 결정한다.
감지 증폭기(600)는 또한 제 2 전압 클램프(620)를 포함하며, 이 클램프의 목적은 비트 라인 전압 클램프(610)가 적당하게 기능하도록 하기 위해 트랜지스터(612)의 드레인의 전압을 충분히 높게 유지시키는 것이다. 앞서 설명된 바와 같이, 비트 라인 전압 클램프(610)는 비트 라인 전압을 소정의 값(VBL) 예를 들어, 0.5에 클램핑시킨다. 이것은 트랜지스터(612)의 게이트 전압(BLC)이 VBL + VT(여기서, VT는 트랜지스터(612)의 임계 전압이다)에서 세팅되도록 요구하고, 그리고 감지 노드(501)에 연결된 드레인이 소스보다 더 크도록(즉, 신호(SEN2) > VBL) 요구한다. 특히, 소정의 전압 클램프(610 및 620) 구성에서, SEN2는 LAT - VT 혹은 BLX - VT 중 더 작은 것보다 더 높아서는 안되며, SEN은 더 낮아서는 안 된다. 감지 동안, 분리 게이트(630)는 통과 모드(pass-through mode)에 있다. 그러나, 감지 동안 내부 감지 노드(631)에서의 신호(SEN)는 Vdd로부터 감소하는 전압을 갖는다. 제 2 전압 클램프(620)는 SEN이 LAT - VT 혹은 BLX - VT (어느 것이 더 낮은지에 상관없이) 아래로 떨어지는 것을 방지한다. 이것은 신호(BLX)(여기서, BLX ≥ VBL + VT)(도 14(F))에 의해 제어되는 n-트랜지스터(612)에 의해 달성된다. 따라서, 전압 클램프(610 및 620)의 동작을 통해, 비트 라인 전압(VBL)은 감지 동안 일정하게 예를 들어, ~ 0.5V로 유지된다.
종래 비트 라인 커패시턴스를 사용하는 대신 전용 커패시터(652)를 사용하여 전류를 측정함으로써 몇 가지 유리한 점을 얻을 수 있다. 먼저, 이것은 비트 라인 상의 일정한 전압 소스를 가능하게 하여 비트-라인 크로스토크(crosstalk)를 피할 수 있다. 두 번째로, 전용 커패시터(652)는 감지에 대해 최적인 커패시턴스가 선택될 수 있도록 한다. 예를 들어, 약 2pF의 비트 라인 커패시턴스에 비해 약 30 fF의 커패시턴스를 가질 수 있다. 더 작은 커패시턴스는 빠르게 충전하기 때문에 감지 속도를 증가시킬 수 있다. 마지막으로, 비트 라인의 커패시턴스를 사용하는 종래의 방법에 비해 전용 커패시턴스에 대한 감지는 감지 회로가 메모리 아키텍처 혹은 크기에 관해 독립적이도록 할 수 있다.
또 다른 실시예에서, 전류 결정은 기준 전류와 비교하여 달성될 수 있으며, 이것은 기준 메모리 셀의 전도 전류에 의해 제공될 수 있다. 이것은 전류 미러의 부분으로서 비교 전류로 달성될 수 있다.
전류 결정의 출력은 래치 회로(660)에 의해 래치된다. 래치 회로는 트랜지스터(666 및 668)와 함께 트랜지스터(661, 662, 663 및 664)에 의해 세트/리셋 래치로서 형성된다. p-트랜지스터(666)는 신호(RST)(RESET)에 의해 제어되고 그리고 n-트랜지스터(668)는 신호(STB)에 의해 제어된다. 낮은 전압 동작에 적합하게 구성된 상기 설명된 감지 증폭기의 변형은 미국 특허출원 번호 11/015,199(제목: "Improved Memory Sensing Circuit And Method For Low Voltage Operation," 발명자: Raul-Adrian Cernea, 2004.12.16. 출원)에서 찾을 수 있으며, 이것은 그 전체가 참조로 본 명세서에 통합된다.
일반적으로, 대응하는 수의 멀티-패스 감지 모듈(380)에 의해 동작되는 메모리 셀들의 페이지가 있을 수 있다(도 8). 제 1 경계 전류 레벨보다 더 높은 전도 전류를 갖는 이러한 메모리 셀들에 대해, 그들의 LAT 신호는 로우로 래치된다(INV는 하이로 래치됨). 이것은 또한 비트 라인 풀 다운 회로(520)가 대응하는 비트 라인이 그라운드가 되도록 하고, 그럼으로써 그들의 전류를 턴 오프한다.
단계(6) : 복원/프리차지
이전에 풀 다운되지 않은 비트 라인(36)과 같은 그러한 비트 라인에서의 전도 전류의 다음(next) 감지 전에, 프리차지 회로는 신호(FLT)에 의해 활성화되어 내부 감지 노드(631)를 Vdd까지 사전 충전시킨다(도 14(C)(6) 및 도 14(I3)(6)-14(I4)(6)).
단계(7) : 제 2 감지
감지 증폭기(600)가 감지할 준비가 되어 있는 경우, 프리차지 회로(642)는 하이가 되는 FLT에 의해 디스에이블된다(도 14(C)). 제 2 감지 기간(T2)은 스트로브 신호(STB)의 어써트에 의해 세팅된다. 감지 기간 동안, 전도 전류는, 만약 존재한다면, 커패시터를 충전시킨다. 커패시터(652)가 비트 라인(36) 내의 전도 전류의 배출 동작을 통해 충전됨에 따라 SEN은 Vdd로부터 감소한다.
앞서의 예에 따르면, 300nA보다 더 큰 전도 전류를 갖는 메모리 셀은 초기 단계에서 벌써 식별되며 셧 다운(shut down)된다. 도 14(G)(곡선(G3 및 G4))는 각각 220nA 및 40nA의 전도 전류를 갖는 메모리 셀에 각각 연결된 두 개의 예시적 비트 라인에 대응하는 SEN 신호를 나타낸다.
단계(8) : 판독을 위한 제 2 래칭
제 2 소정의 감지 기간(T2)의 끝에서, SEN은 비트 라인(36)에서의 전도 전류에 따라 달라지는 어떤 전압으로 감소된다(도 14(G))(곡선(G3 및 G4)). 예를 들어, 이 제 2 단계에서의 경계 전류는 100nA에 있도록 세팅된다. 이러한 경우에, 전도 전류 220nA를 갖는 메모리 셀은 INV를 하이로 래치되게 하고(도 14(H)) 그리고 이후에 비트 라인은 그라운드가 된다(도 14(I3)). 반면에, 전도 전류 40nA를 갖는 메모리 셀은 래치의 상태에 영향을 미치지 못하며, 이것은 LAT 하이로 미리 세팅되어 있다.
단계(9) : 버스에 대한 판독
마지막으로, 판독 단계에서, 전달 게이트(488)에서 제어 신호(NCO)는 래치된 신호(SEN2)가 판독 버스(499)에 대해 판독될 수 있게 한다(도 14(J) 및 도 14(K)).
도 14(I1)-14(I4)로부터 알 수 있는 바와 같이, 비트 라인 전압은 각각의 감지 기간 동안 일정하게 유지된다. 따라서, 앞서의 설명으로부터, 용량성 비트-라인 대 비트-라인 커플링이 제거된다.
상기 설명된 감지 모듈(380)은 감지가 세 가지 패스로 수행되는 일 실시예이며, 첫 번째 두 패스는 더 높은 전류 메모리 셀들을 식별하고 셧 다운시키도록 구현된다. 소스 라인 바이어스에 대한 더 높은 전류 공헌이 제거되어, 마지막 패스는 더 낮은 범위 전도 전류를 갖는 셀들을 더 정확하게 감지할 수 있다.
다른 실시예에서, 감지 동작은 D.C. 및 A.C. 패스들의 서로 다른 조합으로 구현되며, 어떤 것은 단지 두 개 혹은 그 이상의 A.C. 패스 또는 단지 하나의 패스를 사용한다. 다른 패스에 대해, 사용된 경계 전류 값은 매번 동일할 수 있고 또는 마지막 패스에서 사용된 경계 전류를 향해 점진적으로 수렴할 수 있다.
도 15는 비휘발성 메모리를 프로그래밍하는 방법의 일 실시예를 나타낸 흐름도이다. 일 실시예에서, 메모리 셀들은 또한 프로그래밍 전에 (블록 단위로 혹은 다른 단위로) 소거된다. 도 15의 단계(700)에서, "데이터 로드" 명령이 제어기 회로(310)에 의해 수신된 입력 및 제어기에 의해 발행된다. 단계(702)에서, 페이지 어드레스를 지정하는 어드레스 데이터는 제어기 혹은 호스트로부터 디코더(314)로 입력된다. 단계(704)에서, 어드레싱된 페이지에 대한 프로그램 데이터의 페이지는 프로그래밍을 위해 데이터 버퍼에 입력된다. 이 데이터는 적절한 세트의 래치 내에 래치된다. 단계(706)에서, "프로그램" 명령은 제어기에 의해 상태 머신(312)에 발행된다.
"프로그램" 명령에 의해 트리거(trigger)되고, 단계(704)에서 래치된 데이터는 적절한 워드 라인에 인가되는 도 16의 스텝 펄스(stepped pulses)를 사용하여 상태 머신(312)에 의해 제어되는 선택된 메모리 셀들에 프로그래밍 된다. 단계(708)에서, 프로그램 전압(Vpgm)은 시작 펄스(예를 들어, 12V)로 초기화되고 그리고 상태 머신(312)에 의해 유지되는 프로그램 카운터(Program Counter, PC)는 0으로 초기화 된다. 단계(710)에서 제 1 Vpgm 펄스가 선택된 워드 라인에 인가된다. 로직 "0"이 대응하는 메모리 셀이 프로그래밍 되어야 한다고 표시하는 특별한 데이터 래치에 저장된다면, 대응하는 비트 라인이 접지된다. 반면에, 만약 로직 "1"이 대응하는 메모리 셀이 그 현재의 데이터 상태에서 유지되어야 한다고 표시하는 특별한 래치에 저장된다면, 대응하는 비트 라인은 프로그래밍을 금지하도록 Vdd에 연결된다.
단계(712)에서, 선택된 메모리 셀들의 상태가 검증된다. 만약 선택된 셀의 타겟 임계 전압이 적절한 레벨에 도달했다고 검출된다면, 대응하는 데이터 래치에 저장된 데이터는 로직 "1"로 변경된다. 만약 임계 전압이 적절한 레벨에 도달하지 않았다고 검출된다면, 대응하는 데이터 래치에 저장된 데이터는 변경되지 않는다. 이러한 방식으로, 그 대응하는 데이터 래치에 저장된 로직 "1"을 갖는 비트 라인은 프로그래밍될 필요가 없다. 데이터 래치 모두가 로직 "1"을 저장하는 경우, (앞서 설명된 와이어드-OR 타입 메커니즘을 통해) 상태 머신은 모든 선택된 셀들이 프로 그래밍되어 있다는 것을 안다. 단계(714)에서, 데이터 래치 모두가 로직 "1"을 저장하고 있는지 여부가 점검된다. 만약 그렇다면, 프로그래밍 프로세스는 완료되고 성공적인데, 왜냐하면 모든 선택된 메모리 셀들이 프로그래밍되고 검증되기 때문이다. "패스(PASS)"의 상태가 단계(716)에서 보고된다.
만약, 단계(714)에서, 데이터 래치들 모두가 로직 "1"을 저장하는 것은 아니라고 결정된다면 프로그래밍 프로세스는 계속된다. 단계(718)에서, 프로그램 카운터(PC)는 프로그램 한계 값(PCMAX)에 대비하여 점검된다. 프로그램 한계 값의 일 예는 20이지만, 다른 개수가 또한 사용될 수 있다. 만약 프로그램 카운터(PC)가 20보다 작다면, 프로그램 프로세스는 실패하고 "실패(FAIL)"의 상태가 단계(720)에서 보고된다. 만약 프로그램 카운터(PC)가 20보다 작다면, Vpgm 레벨은 단계 크기(step size) 만큼 증가되고 프로그램 카운터(PC)는 단계(722)에서 증분된다. 단계(722) 이후에 프로세스는 단계(710)으로 다시 돌아가 다음 Vpgm 펄스를 인가한다.
성공적인 프로그램 프로세스의 끝에서, 메모리 셀들의 임계 전압은, 적절하게, 프로그래밍되는 메모리 셀들에 대한 임계 전압의 하나 이상의 분포 내에 있어야 하고 또는 소거되는 메모리 셀들에 대한 임계 전압의 분포 내에 있어야 한다. 도 17은 각각의 메모리 셀이 두 비트의 데이터를 저장할 때 메모리 셀 어레이에 대한 임계 전압 분포를 나타낸다. 도 17은 소거되는 메모리 셀들에 대한 제 1 임계 전압 분포(E)를 나타낸다. 프로그래밍되는 메모리 셀들에 대한 세 가지 임계 전압 분포(A, B, 및 C)가 또한 도시된다. 일 실시예에서, E 분포에서의 임계 전압은 음(negative)이고, A, B, 및 C 분포에서의 임계 전압은 양(positive)이다.
도 17의 각각의 개별 임계 전압 범위는 데이터 비트들의 세트에 대한 소정의 값들에 대응된다. 메모리 셀에 프로그래밍되는 데이터와 셀의 임계 전압 레벨 사이의 특정 관계는 셀들에 대해 채택된 데이터 인코딩 방식에 따라 다르다. 예를 들어 미국 특허 번호 6,222,762 및 미국 특허출원 번호 10/461,244("Tracking Cells For A Memory System," 2003.06.13. 출원)은 복수-상태 플래시 메모리 셀들에 대한 다양한 데이터 인코딩 방식을 설명하고 있으며, 이들 모두는 참조로 그 전체가 본 명세서에 통합된다. 일 실시예에서, 데이터 값들이 그레이 코드 할당을 사용하여 임계 전압 범위에 할당되고, 그래서 만약 플로팅 게이트의 임계 전압이 그 이웃하는 물리적 상태로 잘못 시프팅 할지라도, 단지 하나의 비트만이 영향을 받는다. 하나의 예는 임계 전압 범위 E(상태 E)에 "11"을 할당하고, 임계 전압 범위 A(상태 A)에 "10"을 할당하고, 임계 전압 범위 B(상태 B)에 "00"을 할당하고, 그리고 임계 전압 범위 C(상태 C)에 "01"을 할당한다. 그러나, 다른 실시예에서는 그레이 코드가 사용되지 않는다. 도 17이 네 개의 상태를 도시하고 있지만, 본 발명은 또한 네 개의 상태보다 많은 상태 혹은 적은 상태를 포함하는 다른 복수-상태 구조와 함께 사용될 수도 있다.
도 17은 또한 메모리 셀들로부터 데이터를 판독하기 위한 세 가지 판독 기준 전압(Vra, Vrb 및 Vrc)을 보여주고 있다. 주어진 메모리 셀의 임계 전압이 Vra, Vrb 및 Vrc 이상 혹은 이하에 있는지 여부를 테스트함으로써, 시스템은 메모리 셀이 어떤 상태에 있는지를 결정할 수 있다. 도 17은 또한 세 가지 검증 기준 전압(Vva, Vvb 및 Vvc)을 보여주고 있다. 메모리 셀들을 상태 A에 프로그래밍하는 경우, 시스템은 이러한 메모리 셀들이 셀들이 Vva 이상의 임계 전압을 갖는지를 테스트한다. 메모리 셀들을 상태 B에 프로그래밍하는 경우, 시스템은 이러한 메모리 셀들이 Vvb이상의 임계 전압을 갖는지를 테스트한다. 메모리 셀들을 상태 C에 프로그래밍하는 경우, 시스템은 이러한 메모리 셀들이 Vvc이상의 임계 전압을 갖는지를 결정한다.
전체 시퀀스 프로그래밍(full sequence programming)으로 알려진 일 실시예에서, 메모리 셀들은 소거 상태(E)로부터 프로그래밍 상태 A, B, 및 C 중 어느 하나로 직접 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 한 무리의 메모리 셀들은 먼저 소거될 수 있고 그래서 무리 내의 모든 메모리 셀들은 소거 상태 E에 있게 된다. 그 다음으로 도 16에 도시된 제어 게이트 전압 시퀀스를 사용하여 도 15에 도시된 프로세스는 메모리 셀들을 상태 A, B, 혹은 C로 직접 프로그래밍하는 데 사용된다. 일부 메모리 셀들이 상태 E에서 상태 A로 프로그래밍 되고 있는 반면에, 다른 메모리 셀들은 상태 E에서 상태 B로 그리고/또는 상태 E에서 상태 C로 프로그래밍되고 있다. WLn 상에서 상태 E에서 상태 C로 프로그래밍할 때, WLn-1 하에서 인접한 플로팅 게이트에 대한 커플링의 양은 최대인데, 왜냐하면 WLn 하에서의 플로팅 게이트 상의 전압의 변화가 크기 때문이다. 상태 E에서 상태 B로 프로그래밍할 때, 인접한 플로팅 게이트에 대한 커플링의 양은 감소되지만 또한 상당하다. 상태 E에서 상태 A로 프로그래밍할 때, 커플링의 양은 훨씬 더 감소된다. 결과적으로, WLn-1의 각각의 상태를 계속적으로 판독하기 위해 요구되는 정정의 양은 WLn 상의 인접한 셀의 상태에 따라 변한다.
도 18은 두 개의 서로 다른 페이지들(하위 페이지 및 상위 페이지)에 대한 데이터를 저장하는 복수-상태 메모리 셀을 프로그래밍하는 투-패스 기술의 예를 나타낸다. 네 가지 상태, 상태 E(11), 상태 A(10), 상태 B(00) 및 상태 C(01)가 도시된다. 상태 E에 대해, 양쪽 페이지는 "1"을 저장한다. 상태 A에 대해, 하위 페이지는 "0"을 저장하고 상위 페이지는 "1"을 저장한다. 상태 B에 대해, 양쪽 페이지는 "0"을 저장한다. 상태 C에 대해, 하위 페이지는 "1"을 저장하고 상위 페이지는 "0"을 저장한다. 주의할 것으로, 특정 비트 패턴들이 각각의 상태들에 할당되었지만, 다른 비트 패턴들이 할당될 수도 있다. 제 1 프로그래밍 패스에서, 셀의 임계 전압 레벨은 하위 논리적 페이지에 프로그래밍되는 비트에 따라서 세팅된다. 만약 비트가 로직 "1"이라면, 임계 전압은 변화되지 않는데, 왜냐하면 그것은 더 앞서 소거된 결과로서 적절한 상태에 있기 때문이다. 그러나, 만약 프로그래밍되는 비트가 로직 "0"이라면, 화살표(730)에 의해 도시된 바와 같이 셀의 임계 레벨은 증가되어 상태 A가 된다. 이것은 제 1 프로그래밍 패스로 결론내린다.
제 2 프로그래밍 패스에서, 셀의 임계 전압 레벨은 상위 논리적 페이지에 프로그래밍되는 비트에 따라 세팅된다. 만약 상위 논리적 페이지 비트가 로직 "1"을 저장해야 한다면, 하위 페이지 비트의 프로그래밍에 따라 셀은 상태 E 혹은 상태 A(이들 양쪽 모두는 "1"의 상위 페이지 비트를 지니고 있다) 중 하나에 있기 때문에 어떠한 프로그래밍도 일어나지 않는다. 만약 상위 비트가 로직 "0"이 되어야 한다면, 임계 전압은 시프트된다. 만약 제 1 패스의 결과로 셀이 소거 상태 E에 남아있다면, 제 2 단계에서 셀은 프로그래밍되고 그래서 임계 전압은 증가되어 화살표(734)에 의해 도시된 바와 같이 상태 C에 있게 된다. 만약 셀이 제 1 프로그래밍 패스의 결과로서 상태 A에 프로그래밍 되었다면, 메모리 셀은 또한 제 2 패스에서 프로그래밍되고, 그래서 임계 전압은 증가되어 화살표(732)에 의해 도시된 바와 같이 상태 B에 있게 된다. 제 2 패스의 결과는 하위 페이지에 대한 데이터의 변경 없이 상위 페이지에 대해 로직 "0"을 저장하도록 지정된 상태에 셀을 프로그래밍하는 것이다. 도 17과 도 18 양쪽 모두에서, 인접한 워드 라인 하의 플로팅 게이트에 대한 커플링의 양은 최종 상태에 따라 다르다.
일 실시예에서, 충분한 데이터가 전체 페이지를 채워야 한다면 시스템은 전체 시퀀스 쓰기를 수행하도록 설정될 수 있다. 만약 충분한 데이터가 전체 페이지에 대해 써지지 않는다면, 프로그래밍 프로세스는 수신된 데이터를 가지고 하위 페이지 프로그래밍을 실행할 수 있다. 후속 데이터가 수신될 때, 시스템은 상위 페이지를 프로그래밍한다. 또 다른 실시예에서, 만약 충분한 데이터가 계속해서 수신되어 워드 라인의 메모리 셀 전체(혹은 대부분)를 채운다면, 시스템은 하위 페이지를 프로그래밍하는 모드에서 쓰기를 시작할 수 있고 전체 시퀀스 프로그래밍 모드로 전환할 수 있다. 이러한 실시예의 더 세부적인 사항은 미국 특허출원번호 11/013,125(발명의 명칭: "Pipelined Programming of Non- Volatile Memories Using Early Data," 2004.12.14. 출원, 발명자: Sergy Anatolievich Gorobets 및 Yan Li)에 개시되어 있으며, 이것은 그 전체가 참조로 본 명세서에 통합된다.
도 19A-C는, 임의의 특별한 메모리 셀에 있어서, 이전 페이지에 대해 인접한 메모리 셀에 쓰기 다음에 특별한 페이지에 관한 그 특별한 메모리 셀에 쓰기에 의해, 플로팅 게이트 대 플로팅 게이트 커플링을 감소시키는 비휘발성 메모리를 프로그래밍하는 또 다른 프로세스를 개시한다. 도 19A-C에 의해 설명되는 프로세스의 구현의 일 예에서, 비휘발성 메모리 셀은 네 개의 데이터 상태를 사용하여 메모리 셀 당 두 비트의 데이터를 저장한다. 예를 들어, 상태 E가 소거되는 상태이고 상태 A, B, 및 C가 프로그래밍되는 상태라고 가정하자. 상태 E는 데이터 11을 저장한다. 상태 A는 데이터 01을 저장한다. 상태 B는 데이터 10을 저장한다. 상태 C는 데이터 00을 저장한다. 이것은 양쪽 비트들이 인접한 상태 A & B 사이에서 변하기 때문에 비-그레이 코딩의 예이다. 물리적 데이터 상태에 대한 데이터의 다른 코딩이 또한 사용될 수 있다. 각각의 메모리 셀은 두 페이지의 데이터를 저장한다. 참조 목적으로 데이터의 이러한 페이지들은 상위 페이지 및 하위 페이지로 불린다. 그러나 이들은 다른 명칭을 부여받을 수 있다. 도 19의 프로세스에 대한 상태 A에 관하여, 상위 페이지는 비트 0을 저장하고 하위 페이지는 비트 1을 저장한다. 상태 B에 관하여, 상위 페이지는 비트 1을 저장하고 하위 페이지는 비트 0을 저장한다. 상태 C에 관하여, 양쪽 페이지는 비트 데이터 0을 저장한다. 도 19의 프로그래밍 프로세스는 두-단계 프로세스이다. 제 1 단계에서, 하위 페이지가 프로그래밍된다. 하위 페이지가 데이터 1을 유지해야 한다면 메모리 셀 상태는 상태 E에 남아있다. 만약 데이터가 0으로 프로그래밍된다면, 메모리 셀의 전압의 임계 값은 상승되어 메모리 셀은 상태 B'에 프로그래밍된다. 따라서, 도 19A는 상태 E로부터 상태 B'로의 메모리 셀들의 프로그래밍을 보여준다. 도 19A에 도시된 상태 B'는 잠정 상태(interim state) B이다. 따라서 검증 포인트는 Vvb'로 도시되고, 이것은 Vvb보다 더 낮다.
일 실시예에서, 메모리 셀이 상태 E로부터 상태 B'로 프로그래밍된 이후에, NAND 스트링 내의 그 이웃하는 메모리 셀(WLn+1)은 하위 페이지에 대해 프로그래밍된다. 예를 들어, 도 2를 다시 보면, 메모리 셀(106)에 대한 하위 페이지가 프로그래밍된 이후에, 메모리 셀(104)에 대한 하위 페이지가 프로그래밍된다. 메모리 셀(104)을 프로그래밍한 이후에, 플로팅 게이트 대 플로팅 게이트 커플링 효과는, 만약 메모리 셀(104)이 상태 E로부터 상태 B'로 상승된 임계 전압을 갖는다면, 메모리 셀(106)의 겉보기 임계 전압을 상승시킨다. 이것은 상태 B'에 대한 임계 전압 분포를 도 19B의 임계 전압 분포(750)로 도시된 것으로 확장시키는 효과가 있다. 임계 전압 분포의 겉보기 확장은 상위 페이지를 프로그램하는 경우 교정된다.
도 19C는 상위 페이지를 프로그래밍하는 프로세스를 도시한다. 만약 메모리 셀이 소거 상태 E에 있고 그리고 상위 페이지가 1에 남아 있어야 한다면, 메모리 셀은 상태 E에 남아 있다. 만약 메모리 셀이 상태 E에 있고 그리고 상위 페이지 데이터가 0으로 프로그래밍되어야 한다면, 메모리 셀의 임계 전압은 상승되어 메모리 셀은 상태 A에 있게 된다. 만약 메모리 셀이 중간 임계 전압 분포(750)에 있고 그리고 상위 페이지 데이터가 1에 남아있어야 한다면, 메모리 셀은 최종 상태 B에 프로그래밍된다. 만약 메모리 셀이 중간 임계 전압 분포(750)에 있고, 상위 페이지 데이터가 데이터 0이 되어야 한다면, 메모리 셀의 임계 전압은 상승되어 메모리 셀은 상태 C에 있게 된다. 도 19A-C에 의해 도시된 프로세스는 플로팅 게이트 대 플로팅 게이트 커플링의 효과를 감소시키는데, 왜냐하면 이웃하는 메모리 셀들의 단지 상위 페이지 프로그래밍만이 주어진 메모리 셀의 겉보기 임계 전압에 영향을 주기 때문이다. 대안적인 상태 코딩의 예는 상위 페이지 데이터가 1일 때, 분포(750)로부터 상태 C로의 이동이고, 상위 페이지 데이터가 0일 때 상태 B로의 이동이다.
도 19A-C가 네 가지 데이터 상태 및 두 페이지의 데이터에 관한 예를 제공하고 있지만, 도 19A-C에 의해 설명되는 개념은 네 가지 상태보다 많거나 혹은 적은 상태 및 두 페이지와는 다른 페이지를 갖는 다른 실시예에 적용될 수 있다.
도 20A-F는, 도 17, 18, 및 19에 의해 설명된 방법에 대해 다양한 실시예들에 따라, 프로그래밍의 순서를 설명하는 다양한 테이블을 나타내고 있다. 앞서 설명된 바와 같이, 각각의 블록은 열을 형성하는 비트 라인의 세트와 행을 형성하는 워드 라인의 세트를 포함한다. 일 실시예에서, 비트 라인은 홀수 비트 라인과 짝수 비트 라인으로 나누어진다. 공통 워드 라인을 따라 있으며 홀수 비트 라인에 연결된 메모리 셀들은 한번에 프로그래밍되고, 반면에, 공통 워드 라인을 따라 있으며 짝수 비트 라인에 연결된 메모리 셀들은 또 다른 한번에 프로그래밍된다("짝수/홀수 프로그래밍"). 또 다른 실시예에서, 메모리 셀들은 블록 내의 모든 비트 라인에 대해 워드 라인을 따라 프로그래밍된다("모든 비트 라인 프로그래밍"). 다른 실시예에서, 비트 라인 혹은 블록은 다른 그룹핑들로 분해될 수 있다(예를 들어, 왼쪽 및 오른쪽, 둘 이상의 그룹핑, 등).
도 20A는 모든 비트 라인 프로그래밍에 대해 비트 라인을 따라 있는 메모리 셀들을 프로그래밍하는 순서를 나타낸 테이블이다. 이 실시예에서, 네 개의 워드 라인을 갖는 블록은 네 개의 페이지(페이지 0-3)를 포함한다. 페이지 0이 먼저 쓰여지고, 그 다음에 페이지 1, 그 다음에 페이지 2, 그리고 그 다음에 페이지 3이 쓰여진다. 페이지 0에서의 데이터는 워드 라인 WL0에 연결된 모든 메모리 셀들에 의해 저장된 데이터를 포함한다. 페이지 1에서의 데이터는 워드 라인 WL1에 연결된 모든 메모리 셀들에 의해 저장된 데이터를 포함한다. 페이지 2에서의 데이터는 워드 라인 WL2에 연결된 메모리 셀들에 의해 저장된 데이터를 포함한다. 페이지 3에서의 데이터는 워드 라인 WL3에 연결된 모든 메모리 셀들에 의해 저장된 데이터를 포함한다. 도 20A의 실시예는 도 17에 관하여 앞서 설명된 바와 같이 전체 시퀀스 프로그래밍을 가정한다.
전체 시퀀스 프로그래밍의 또 다른 실시예에서, 데이터는 짝수 비트 라인에 먼저 쓰여 질 수 있고 그 다음에 홀수 비트 라인에 쓰여질 수 있다. 도 17에 관하여 앞서 설명된 전체 시퀀스 프로그래밍 방법을 사용하는 경우, 도 20B는 짝수 및 홀수 비트 라인을 프로그래밍하는 순서를 도시한다. 이 실시예에서, 네 개의 워드 라인을 갖는 블록은 여덟 페이지의 데이터를 포함한다. 워드 라인 WL0에 연결된 짝수 비트 라인 상에서의 메모리 셀들은 페이지 0에 대한 데이터를 저장한다. 워드 라인 WL0에 연결된 홀수 비트 라인 상에서의 메모리 셀들은 페이지 1에 대한 데이터를 저장한다. 워드 라인 WL1에 연결된 짝수 비트 라인 상에서의 메모리 셀들은 페이지 2에 대한 데이터를 저장한다. 워드 라인 WL1에 연결된 홀수 비트 라인 상에서의 메모리 셀들은 페이지 3에 대한 데이터를 저장한다. 워드 라인 WL2에 연결된 짝수 비트 라인 상에서의 메모리 셀들은 페이지 4에 대한 데이터를 저장한다. 워드 라인 WL2에 연결된 홀수 비트 라인 상에서의 메모리 셀들은 페이지 5에 대한 데이터를 저장한다. 워드 라인 WL3에 연결된 짝수 비트 라인 상에서의 메모리 셀들은 페이지 6에 대한 데이터를 저장한다. 워드 라인 WL3에 연결된 홀수 비트 라인 상에서의 메모리 셀들은 페이지 7에 대한 데이터를 저장한다. 데이터는 페이지 번호에 따른 수치적 순서로 페이지 0으로부터 페이지 7까지 프로그래밍된다.
도 20C의 테이블은 모든 비트 라인 프로그래밍을 수행하는 메모리 어레이에 대한 도 18의 두 단계 프로그래밍 프로세스에 따른 프로그래밍에 대한 순서를 나타낸다. 네 개의 워드 라인을 갖는 블록이 여덟 개의 페이지를 포함하도록 도시되었다. 워드 라인 WL0에 연결된 메모리 셀들에 대해, 하위 페이지 데이터는 페이지 0을 형성하고 그리고 상위 페이지 데이터는 페이지 1을 형성한다. 워드 라인 WL1에 연결된 메모리 셀들에 대해, 하위 페이지 데이터는 페이지 2를 형성하고 그리고 상위 페이지 데이터는 페이지 3을 형성한다. 워드 라인 WL2에 연결된 메모리 셀들에 대해, 하위 페이지의 데이터는 페이지 4를 형성하고 그리고 상위 페이지 데이터는 페이지 5를 형성한다. 워드 라인 WL3에 연결된 메모리 셀들에 대해, 하위 페이지의 데이터는 페이지 6을 형성하고 그리고 상위 페이지 데이터는 페이지 7을 형성한다. 데이터는 페이지 번호에 따라 수치적 순서로 페이지 0으로부터 페이지 7까지 프로그래밍된다.
도 20D는 홀수/짝수 프로그래밍을 수행하는 메모리 아키텍처에 대해 도 18의 두 단계 프로그래밍 프로세스를 프로그래밍하는 순서를 나타낸 테이블을 제공한다. 네 개의 워드 라인을 갖는 블록은 16 페이지를 포함하는데, 이 페이지들은 페이지 0부터 페이지 15까지 페이지 번호 따라 수치적 순서로 프로그래밍 된다. 워드 라인 WL0에 연결된 짝수 비트 라인 상에서의 메모리 셀들에 대해, 하위 페이지의 데이터가 페이지 0을 형성하고 상위 페이지 데이터가 페이지 2를 형성한다. 워드 라인 WL0에 연결된 홀수 비트 라인 상에서의 메모리 셀들에 대해, 하위 페이지의 데이터가 페이지 1을 형성하고 데이터의 상위 페이지가 페이지 3을 형성한다. 워드 라인 WL1에 연결된 짝수 비트 라인 상에서의 메모리 셀들에 대해, 하위 페이지가 페이지 4를 형성하고 상위 페이지가 페이지 6을 형성한다. 워드 라인 WL1에 연결된 홀수 비트 라인 상에서의 메모리 셀들에 대해, 하위 페이지가 페이지 5를 형성하고 상위 페이지가 페이지 7을 형성한다. 워드 라인 WL2에 연결된 짝수 비트 라인 상에서의 메모리 셀들에 대해, 하위 페이지가 페이지 8을 형성하고 상위 페이지가 페이지 10을 형성한다. 워드 라인 WL2에 연결된 홀수 비트 라인 상에서의 메모리 셀들에 대해, 하위 페이지가 페이지 9를 형성하고 상위 페이지가 페이지 11을 형성한다. 워드 라인 WL3에 연결된 짝수 비트 라인 상에서의 메모리 셀들에 대해, 하위 페이지가 페이지 12를 형성하고 상위 페이지가 페이지 14를 형성한다. 워드 라인 WL3에 연결된 홀수 비트 라인 상에서의 메모리 셀들에 대해, 하위 페이지가 페이지 13을 형성하고 상위 페이지가 페이지 15를 형성한다. 대안적으로, 도 20E에서와 같이, 짝수 비트 라인들의 각각의 워드 라인 하의 하위 페이지 및 상위 페이지 양쪽 모두는 동일 워드 라인에 대한 홀수 비트 라인들의 양쪽 페이지를 프로그래밍하기 전에 프로그래밍 된다.
도 20F와 도 20G는 도 19A-C의 프로그래밍 방법을 사용하는 메모리 셀들을 프로그래밍하기 위한 순서를 나타내고 있다. 도 20F는 모든 비트 라인 프로그래밍을 수행하는 아키텍처를 포함하고 있다. 워드 라인 WL0에 연결된 메모리 셀들에 대해, 하위 페이지는 페이지 0을 형성하고 상위 페이지는 페이지 2를 형성한다. 워드 라인 WL1에 연결된 메모리 셀들에 대해, 하위 페이지는 페이지 1을 형성하고 상위 페이지는 페이지 4를 형성한다. 워드 라인 WL2에 연결된 메모리 셀들에 대해, 하위 페이지는 페이지 3을 형성하고 상위 페이지는 페이지 6을 형성한다. 워드 라인 WL3에 연결된 메모리 셀들에 대해, 하위 페이지는 페이지 5을 형성하고 상위 페이지는 페이지 7을 형성한다. 메모리 셀들은 페이지 번호에 따라 페이지 0으로부터 페이지 7까지 수치적 순서로 프로그래밍된다.
도 20G의 테이블은 홀수/짝수 프로그래밍을 수행하는 아키텍처에 관한 것이다. 워드 라인 WL0에 연결된 짝수 비트 라인들 상의 메모리 셀들에 대해, 하위 페이지는 페이지 0을 형성하고 그리고 상위 페이지는 페이지 4를 형성한다. 워드 라인 WL0에 연결된 홀수 비트 라인들 상의 메모리 셀들에 대해, 하위 페이지는 페이지 1을 형성하고 그리고 상위 페이지는 페이지 5를 형성한다. 워드 라인 WL1에 연결된 짝수 비트 라인들 상의 메모리 셀들에 대해, 하위 페이지는 페이지 2를 형성하고 그리고 상위 페이지는 페이지 8을 형성한다. 워드 라인 WL1에 연결된 홀수 비트 라인들 상의 메모리 셀들에 대해, 하위 페이지는 페이지 3을 형성하고 그리고 상위 페이지는 페이지 9를 형성한다. 워드 라인 WL2에 연결된 짝수 비트 라인들 상의 메모리 셀들에 대해, 하위 페이지는 페이지 6을 형성하고 그리고 상위 페이지는 페이지 12를 형성한다. 워드 라인 WL2에 연결된 홀수 비트 라인들 상의 메모리 셀들에 대해, 하위 페이지는 페이지 7을 형성하고 그리고 상위 페이지는 페이지 13을 형성한다. 워드 라인 WL3에 연결된 짝수 비트 라인들 상의 메모리 셀들에 대해, 하위 페이지는 페이지 10을 형성하고 그리고 상위 페이지는 페이지 14를 형성한다. 워드 라인 WL3에 연결된 홀수 비트 라인들 상의 메모리 셀들에 대해, 하위 페이지는 페이지 11을 형성하고 그리고 상위 페이지는 페이지 15를 형성한다. 메모리 셀들은 페이지 번호에 따라 페이지 0으로부터 페이지 15까지 수치적 순서에 따라 프로그래밍 된다. 마지막으로, 짝수 및 홀수 비트 라인 양쪽 모두를 갖는 아키텍처들 각각은 짝수 비트 라인들 모두가 물리적으로 예를 들어 칩의 왼쪽에 함께 위치되고, 홀수 비트 라인들 모두가 예를 들어 칩의 오른쪽에 함께 위치되도록 구현될 수 있다.
주의할 것으로, 도 20A-20G의 실시예에서, 메모리 셀들은 소스 사이드로부터 드레인 사이드로 NAND 스트링을 따라 프로그래밍 된다. 또한, 이 테이블은 단지 네 개의 워드 라인을 갖는 실시예만을 나타낸다. 테이블 내에 나타난 다양한 방법이 네 개의 워드 라인 보다 많거나 적은 워드 라인을 갖는 시스템에 적용될 수 있다. 홀수/짝수 프로그래밍을 사용하는 아키텍처의 예는 미국 특허번호 6,522,580 및 6,643,188에서 찾을 수 있고, 이들 모두는 그 전체가 참조로 본 명세서에 통합된 다. 모든 비트 라인 프로그래밍을 사용하는 아키텍처에 관한 더 많은 정보는 본 명세서에 그 전체가 참조로 통합되는 다음의 미국 특허 문서들에서 찾을 수 있다: 미국 특허출원 공개번호 US 2004/0057283; 미국 특허출원 공개번호 US 2004/0060031; 미국 특허출원 공개번호 US 2004/0057285; 미국 특허출원 공개번호 US 2004/0057287; 미국 특허출원 공개번호 US 2004/0057318; 미국 특허 6,771,536; 미국 특허 6,781,877.
일반적으로, 모든 비트 라인들을 함께 프로그래밍하는 아키텍처는 모든 비트 라인들로부터 데이터를 함께 판독한다. 마찬가지로, 홀수 및 짝수 비트 라인을 개별적으로 프로그래밍하는 아키텍처는 일반적으로 홀수 및 짝수 비트 라인들을 개별적으로 판독한다. 그러나 이러한 제한이 요구되는 것은 아니다. 데이터 판독을 위해 본 명세서에서 설명되는 기술은 모든 비트 라인 프로그래밍 혹은 홀수/짝수 비트 라인 프로그래밍과 함께 사용될 수 있다.
도 21은 비휘발성 메모리 셀들로부터 데이터를 판독하기 위한 일 실시예를 나타낸 흐름도이다. 감지 모듈에 관한 앞서의 설명은 데이터가 특별한 비트 라인으로부터 어떻게 판독되는 가를 설명한다. 도 21은 시스템 레벨에서의 판독 프로세스를 제공한다. 단계(800)에서, 판독 동작은 데이터 판독에 대한 요구(단계(798))에 응답하여 특별한 페이지에 대해 수행된다. 일 실시예에서, 페이지에 대한 데이터가 프로그래밍될 때, 시스템은 또한 에러 정정 코드(Error Correction Code, ECC)를 생성하고 그리고 데이터의 페이지로 이러한 ECC들을 쓴다. ECC 기술은 본 발명의 기술분야에서 공지되어 있다. 사용되는 ECC 프로세스는 종래 기술에서 공지된 임의 의 적당한 ECC 프로세스를 포함할 수 있다. 페이지로부터 데이터를 판독할 때, ECC는 데이터 내에 임의의 에러가 있는지 여부를 결정하는데 사용된다(단계(802)). ECC 프로세스는 제어기, 상태 머신 혹은 시스템 내의 어떤 장소에서 수행될 수 있다. 만약 데이터 내에 에러가 없다면, 데이터는 단계(804)에서 사용자에게 보고된다. 예를 들어, 데이터는 데이터 I/O 라인(320)을 통해 제어기 또는 호스트에 전달된다. 만약 에러가 단계(802)에서 발견된다면, 에러가 정정가능한지 여부가 결정된다(단계(806)). 이 에러는 플로팅 게이트 대 플로팅 게이트 커플링 효과로 인한 것 일 수 있거나 다른 물리적 매커니즘으로 인한 것일 수 있다. 다양한 ECC 방법이 데이터의 세트에서의 미리 결정된 수의 에러들을 정정하는 능력을 가지고 있다. 만약 ECC 프로세스가 데이터를 정정할 수 있다면, ECC 프로세스는 단계(808)에서 이 데이터를 정정하는 데 사용되고 그리고 정정된 바와 같이 이 데이터는 단계(810)에서 사용자에게 보고된다. 만약 데이터가 ECC 프로세스에 의해 정정가능하지 않다면, 데이터 복원 프로세스가 단계(820)에서 수행된다. 일부 실시예들에서, ECC 프로세스는 단계(820) 이후에 수행된다. 데이터 복원 프로세스에 대한 더 세부적인 사항은 아래에서 설명된다. 데이터가 복원된 이후에, 이 데이터는 단계(822)에서 보고된다. 주의할 것으로, 도 21의 프로세스는 모든 비트 라인 프로그래밍 혹은 홀수/짝수 비트 라인 프로그래밍을 사용하여 프로그래밍되는 데이터와 함께 사용될 수 있다.
도 22는 페이지에 대한 판독 동작을 수행하는 프로세스의 일 실시예를 나타낸 흐름도이다(도 21의 단계(800) 참조)). 도 22의 프로세스는 블록의 모든 비트 라인, 블록의 단지 홀수 비트 라인, 블록의 단지 짝수 라인, 혹은 블록의 비트 라인의 다른 서브세트를 포함하는 페이지에 대해 수행될 수 있다. 단계(840)에서, 판독 기준 전압(Vra)이 페이지와 관련된 적당한 워드 라인에 인가된다. 단계(842)에서, 페이지와 관련된 비트 라인들이 감지되어 Vra를 그들의 제어 게이트에 인가하는 것에 기초하여 어드레싱되는 메모리 셀들이 전도하는지 또는 전도하지 않는지를 결정한다. 전도하는 비트 라인들은 메모리 셀들이 턴온되었다고 표시한다. 따라서, 이러한 메모리 셀들의 임계 전압은 Vra 아래(예를 들어, 상태 E에)에 있다. 단계(844)에서, 비트 라인에 대한 감지의 결과가 이러한 비트 라인에 대해 적당한 래치에 저장된다. 단계(846)에서, 판독 기준 전압(Vrb)이 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(848)에서, 비트 라인이 앞서 설명된 바와 같이 감지된다. 단계(850)에서, 이 결과가 비트 라인에 대한 적당한 래치에 저장된다. 단계(852)에서, 판독 기준 전압(Vrc)은 페이지와 관련된 워드 라인에 인가된다. 단계(854)에서, 비트 라인이 감지되어 상기 설명된 바와 같이 어느 메모리 셀들이 전도하는지를 결정한다. 단계(856)에서, 감지 단계로부터의 이 결과가 비트 라인에 대한 적당한 래치에 저장된다. 단계(858)에서, 각 비트 라인에 대한 데이터 값이 결정된다. 예를 들어, 만약 메모리 셀이 Vra에서 전도한다면, 메모리 셀은 상태 E에 있다. 만약 메모리 셀이 Vrb 및 Vrc에서 전도한지만 Vra에서 전도하지 않는다면, 메모리 셀은 상태 A에 있다. 만약 메모리 셀이 Vrc에서 전도하지만 Vra 및 Vrb에서 전도하지 않는다면, 메모리 셀은 상태 B에 있다. 만약 메모리 셀이 Vra, Vrb 또는 Vrc에서 전도하지 않는다면, 메모리 셀은 상태 C에 있다. 일 실시예에서, 데 이터 값은 프로세서(392)에 의해 결정된다. 단계(860)에서, 프로세서(392)는 각각의 비트 라인에 대한 적당한 래치에 결정된 데이터 값을 저장한다. 다른 실시예에서, 다양한 레벨(Vra, Vrb, 및 Vrc)을 감지하는 것은 다른 순서로 일어날 수 있다.
도 23은 데이터를 복원하기 위한 프로세스(단계(820))의 일 실시예를 도시하는 흐름도를 포함한다. 데이터는 플로팅 게이트 대 플로팅 게이트 커플링 효과로 인한 에러를 포함할 수 있다. 도 23의 프로세스는 플로팅 게이트 대 플로팅 게이트 효과를 보상하는 동안 데이터를 판독하려는 것이다. 이 보상은 이웃하는 워드 라인을 관측하는 것과 그리고 이웃하는 워드 라인의 과거 프로그래밍이 플로팅 게이트 대 플로팅 게이트 커플링 효과를 어떻게 생성하는 지를 결정하는 것을 포함한다. 예를 들어, 워드 라인 WLn 상의 데이터를 판독할 때, 프로세스는 또한 워드 라인 WLn+1의 데이터를 판독한다. 만약 워드 라인 WLn+1 상의 데이터가 WLn 상의 데이터를 방해한다면, 판독 프로세스는 이 방해를 보상한다. 일반적으로, 본 명세서에서 제시된 방법은 다른 오프셋(예를 들어, OV, 0.1V, 0.2V, 0.3V)을 사용하여 이웃하는 워드 라인 상의 메모리 셀의 상태에 따라 기준 전압을 판독한다.
도 23에서 도시된 프로세스는 도 17(여기서, 하나의 논리적 페이지의 두 개의 비트는 각각의 셀에 저장되고 함께 판독되고 보고된다)에 관해 앞서 설명된 전체 시퀀스 프로그래밍에 적용된다. 만약 이웃하는 워드 라인 상의 메모리 셀이 상태 E에 있다면, 플로팅 게이트 대 플로팅 게이트 커플링 효과는 없다. 만약 이웃하는 워드 라인 상의 메모리 셀이 상태 A에 있다면, 작은 커플링 효과가 존재한다. 만약 이웃하는 워드 라인 상의 메모리 셀이 상태 B에 있다면, 중간 정도의 플로팅 게이트 대 플로팅 게이트 커플링 효과가 있다. 만약 이웃하는 워드 라인 상의 메모리 셀이 상태 C에 있다면, 더 큰 플로팅 게이트 대 플로팅 게이트 커플링 효과가 있다. 이웃하는 워드 라인으로 인한 정확한 커플링 효과는 어레이 구현에 따라 변하고 그리고 디바이스를 특징지우는 것에 의해 결정될 수 있다. 일 실시예에서, 상태 A에 있는 이웃하는 셀로 인한 플로팅 게이트 대 플로팅 게이트 커플링 효과는 겉보기 임계전압을 0.1 볼트 시프트시킨다. 상태 B에 있는 이웃하는 메모리 셀로 인한 플로팅 게이트 대 플로팅 게이트 커플링 효과는 겉보기 임계전압을 0.2 볼트 시프트시킨다. 상태 C에 있는 이웃하는 메모리 셀로 인한 플로팅 게이트 대 플로팅 게이트 커플링 효과는 겉보기 임계전압을 0.3 볼트 시프트시킨다. 본 명세서에서 설명된 기술은 이러한 효과에 대한 값들의 임의의 한 세트에 한정되지 않으며 구현에 기초하여 변한다.
도 23에서 단계(870)는 이웃하는 워드 라인 WLn+1에 대한 판독 동작을 수행하는 것을 포함한다. 이것은 이웃하는 워드 라인에 대한 도 22의 프로세스를 수행하는 것을 포함한다. 예를 들어, 만약 워드 라인 WL1에서의 페이지가 판독된다면, 단계(870)는 워드 라인 WL2 상에서 도 22의 프로세스를 수행하는 것을 포함한다. 단계(870)의 결과는 단계(872)에서 적당한 래치에 저장된다. 일부 실시예에서, WLn+1에 대해 수행된 판독 동작은 결과적으로 WLn+1 상에 저장된 실제 데이터를 결정한다. 다른 실시예에서, WLn+1에 대해 수행된 판독 동작은 결과적으로 WLn+1 상의 전하 레벨을 결정하며, 이것은 WLn+1 상에 저장된 데이터를 실제로 반영할 수 있거나 혹은 반영하지 않을 수 있다. 단계(874)에서, 판독 동작은 정상 판독 포인트에서 해당 워드 라인 WLn에 대해 수행된다. 이것은 Vra, Vrb 및 Vrc를 사용하여 도 22의 프로세스를 수행하는 것을 포함한다. 일부 실시예에서, WLn+1을 판독하기 위해 사용되는 레벨 및/또는 레벨의 수는 WLn을 판독하기 위해 초기에 사용된 것과 정확히 동일하지 않을 수 있고 그리고 플로팅 게이트 임계 값의 간단한 일부 어림값(approximation)이 WLn 정정 목적에 대해 충분하다. 단계(874)의 결과는 이웃하는 셀 WLn+1은 상태 E에 있도록 결정된 메모리 셀을 갖는 비트 라인에 대해 적절한 래치에 저장된다(단계(870)). 다른 비트 라인에 대해, 이 데이터는 무시된다. 단계(878)에서 판독 동작은 판독 포인트에 대한 오프셋의 제 1 세트를 사용하여 해당 워드 라인에 대해 수행된다. 즉, 도 22의 프로세스가 수행된다. 그러나 Vra, Vrb 및 Vrc를 사용하기보다는 오히려 이 시스템은 Vra + 0.1V, Vrb + 0.1V 및 Vrc + 0.1V를 사용한다. 단계(880)에서, 단계(878)의 결과는 상태 A의 이웃하는 메모리 셀들(예를 들어, WLn+1)을 갖는 메모리 셀을 갖는 비트 라인에 대해 저장된다. 다른 비트 라인에 대한 데이터는 무시된다. 단계(882)에서, 판독 동작은 제 2 오프셋을 사용하여 해당 워드 라인에 대해 수행된다. 도 22의 프로세스가 수행된다. 그러나 판독 기준 포인트들은 Vra + 0.2V, Vrb + 0.2V 및 Vrc + 0.2V이다. 단계(884)에서, 단계(882)의 결과는 상태 B의 이웃들(예를 들어, WLn+1)을 갖는 메모리 셀들을 갖는 그러한 비트 라인들에 대한 래치에 저장된다. 단계(886)에서, 판독 동작은 제 3 오프셋을 사용하여 해당 워드 라인에 대해 수행된다. 따라서, 도 22의 프로세스는 판독 비교 포인트들로서 Vra + 0.3V, Vrb + 0.3V 및 Vrc + 0.3V를 사용한다. 단계(880)에서, 단계(886)의 결과가 이웃하는 셀들(예를 들어, WLn+1)이 상태 C에 있는 메모리 셀들을 갖는 그러한 비트 라인에 대해 저장된다.
앞서의 설명에서, 도 23의 프로세스는 도 21의 데이터 복원 단계(820)의 일부로서 수행된다. 또 다른 실시예에서, 도 23의 프로세스는 데이터 판독 요구에 응답하여 수행되는 초기 판독 프로세스로서 사용될 수 있다.
도 24는 데이터 복원 프로세스(도 23의 방법)가 프로그래밍될 마지막 워드 라인을 제외한 블록의 모든 워드 라인에 대해 수행될 수 있는 것을 나타내는 흐름도이다. 예를 들어, 만약 X + 1 워드 라인이 존재하다면, 복원 프로세스는 워드 라인 WLO에서 WLx-1까지에 대해 사용될 수 있다. 워드 라인 WLx(예를 들어, 드레인에 가장 가까이 있는 워드 라인)에 대한 복원 프로세스를 수행할 필요가 없는데, 왜냐하면 이 워드 라인은 플로팅 게이트 대 플로팅 게이트 커플링 효과를 일으킨 이후에 프로그램되는 이웃이 없기 때문이다. 도 24가 비록 순차적으로 모든 워드 라인들에 대해 수행되는 복원 프로세스를 갖는 실시예를 보여주고 있지만, 도 21에 관하여 앞서 설명된 일 실시예에서, 복원 프로세스는 개별 시간에 워드 라인들에 대해 수행되며 ECC 에러가 존재하는 경우에만 수행된다.
도 22와 도 23의 상기 설명된 방법들은 도 17의 하나의 논리적 페이지의 두 개의 비트들을 저장하는 전체 시퀀스 프로그래밍에 관하여 설명된다. 이러한 프로세스들은 두 개의 논리적 페이지들 각각으로부터 하나의 비트를 저장하는 도 18의 두-단계 프로세스에 따라 프로그래밍되는 데이터를 판독할 때 약간 수정될 수 있다. 예를 들어, 표준 판독 동작을 수행할 때(도 21의 단계(800)), 하위 페이지 판독은 Vra 및 Vrc를 메모리 셀들의 제어 게이트에 인가하는 것을 요구하고 그리고 데이터가 하위 페이지에 대해 상태 E/C(데이터 1) 또는 상태 A/B(데이터 0)에 있는지 여부를 결정하기 위해 이러한 판독 포인트들에서 감지하는 것을 요구한다. 따라서, 도 22는 하위 페이지 판독에 대해 단지 단계(840, 842, 844 및 852-860)를 수행함으로써 수정된다. 상위 페이지의 판독을 수행하는 것에 대해, 판독 비교 포인트(Vrb)는 상위 페이지 데이터가 상태 E/A(데이터 1) 혹은 상태 B/C(데이터 0)에 대해 존재하는지 여부를 결정하는데 사용된다. 따라서, 상위 페이지 판독에 대해, 도 22의 프로세스는 단지 단계(846, 848, 850, 858 및 860)만을 수행하도록 수정된다. 추가적으로, 데이터를 복원할 때(단계(820)), 프로세스는 하위 페이지에 대한 데이터를 복원하기 위해 도 25의 방법을 수행하고 상위 페이지에 대한 데이터를 복원하기 위해 도 26의 프로세스를 수행한다.
도 25의 단계(930)에서, 판독 동작은 도 22의 방법에 따라 이웃하는 워드 라인 WLn+1에 대해 수행된다. 일부 실시예에서, WLn+1에 대해 수행되는 판독 동작은 결과적으로 WLn+1 상에 저장된 실제 데이터를 결정한다. 다른 실시예들에서, WLn+1에 대해 수행되는 판독 동작은 결과적으로 WLn+1 상의 전하 레벨을 결정하며, 이것은 WLn+1 상에 저장된 데이터를 실제로 반영할 수 있거나 혹은 반영하지 않을 수 있다. 이러한 판독 동작의 결과는 단계(932)에서 적절한 래치에 저장된다. 단계(934)에서, 판독 기준 전압(Vra)은 워드 라인에 인가된다. 단계(936)에서, 비트 라인에 대한 데이터가 감지된다. 단계(938)에서, 그 결과가 적절한 래치에 저장된다. 단계(940)에서, 판독 기준 전압(Vrc)이 워드 라인에 인가된다. 단계(942)에서, 데이터는 앞서 설명된 바와 같이 감지된다. 단계(944)에서, 감지 단계(942)의 결과는 상태 E의 데이터를 저장하는 이웃하는 셀과 관련된 비트 라인에 대해 저장된다. 단계(946)에서, Vrc 플러스(plus) 제 1 오프셋(예를 들어, 0.1 볼트 혹은 또 다른 적당한 값)은 판독되는 페이지에 대한 워드 라인에 인가된다. 단계(948)에서, 데이터는 앞서 설명된 바와 같이 감지된다. 단계(950)에서, 단계(948)의 결과는 상태 A의 데이터를 저장하는 이웃하는 셀들과 관련된 비트 라인에 대해 저장된다. 다른 비트 라인들에 대한 데이터는 버려진다. 단계(952)에서, Vrc 플러스 제 2 오프셋(예를 들어, 0.2 볼트 혹은 다른 적당한 값)은 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(954)에서, 데이터는 앞서 설명된 바와 같이 감지 모듈을 사용하여 감지된다. 단계(956)에서, 단계(954)의 결과는 상태 B의 데이터를 저장하는 이웃하는 셀들과 관련된 비트 라인들에 대해 저장된다. 단계(958)에서, Vrc 플러스 제 3 오프셋(0.3 볼트 혹은 다른 적절한 값)은 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(960)에서, 감지 모듈은 앞서 설명된 바와 같이 데이터를 감지하는데 사용된다. 단계(962)에서, 단계(960)의 결과는 상태 C의 데이터를 저장하는 이웃하는 셀들과 관련된 그러한 비트 라인들에 대해 저장된다. 단계(964)에서, 프로세서(392)는 감지 단계로부터 저장된 데이터에 기초하여 데이터 값들을 결정한다. 단계(966)에서, 단계(964)로부터의 결정된 데이터 값들은 판독 데이터를 요구하는 사용자에 대한 궁극적인 통신을 위해 래치에 저장된다. 또 다른 실시예에서, 상태 A와 관련된 단계(934-938)는 단계(962)와 단계(964) 사이에서 수행될 수 있다.
주의할 것으로, 도 25에 의해 설명된 프로세스에서, 오프셋들은 단지 Vrc에 인가되어 상태 C로부터 상태 B를 분리시킨다. 암시적으로 가정된 것으로, Vra에서 판독할 때 오프셋은 존재할 필요가 없는데, 왜냐하면 일반적으로 소거 상태의 음의 임계값은, 비록 WLn+1에 의해 영향을 받을지라도, 정정이 필요 없을 정도로 상태 A로부터 충분히 멀리 분리되기 때문이다. 이것은 현 세대의 메모리에 대한 실제적인 가정인 반면, 장래의 다음 세대 메모리에서는 맞지 않을 수 있고, 그리고 단계(946-962)에서 Vrc에 관하여 설명된 오프셋 프로세스는 단계(940) 전에 Vra에 부가될 수 있다.
단계 (964)에서의 데이터 값들을 결정할 때, 만약 메모리 셀이 Vra에 응답하여 전도한다면, 하위 페이지 데이터는 "1"이다. 만약 메모리 셀이 Vra에 응답하여 전도하지 않는다면 그리고 Vrc(혹은 Vrc 플러스 적절한 오프셋)에 응답하여 전도하지 않는다면, 하위 페이지 데이터는 또한 "1"이다. 만약 메모리 셀이 Vra에 응답하여 전도하지 않지만 Vrc(혹은 Vrc 플러스 적절한 오프셋)에 응답하여 전도한다면, 하위 페이지 데이터는 "0"이다.
도 26의 프로세스는 상위 페이지에 대한 데이터를 판독하거나 복원하는데 사용된다. 단계(1000)에서, 판독 동작이 도 22의 방법을 사용하여 이웃하는 워드 라인 WLn+1에 대해 수행된다. 일부 실시예들에서, WLn+1에 대해 수행되는 판독 동작은 결과적으로 WLn+1 상에 저장된 실제 데이터를 결정한다. 다른 실시예들에서, WLn+1에 대해 수행되는 판독 동작은 결과적으로 WLn+1 상의 전하 레벨을 결정하고, 이것은 WLn+1 상에 저장되는 데이터를 실제로 반영할 수 있거나 또는 반영하지 않을 수 있다. 단계(1002)에서, 단계(1000)의 결과는 비트 라인들 각각에 대해 적절한 래치에 저장된다. 단계(1004)에서, 판독 기준 전압(Vrb)은 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1006)에서, 감지 모듈은 앞서 설명된 바와 같이 데이터를 감지하는데 사용된다. 단계(1008)에서, 단계(1006)의 결과는 상태 E의 데이터를 저장하는 이웃하는 메모리 셀들과 관련된 그러한 비트 라인들에 대해 저장된다. 단계(1010)에서, Vrb 플러스 오프셋(예를 들어, 0.1V 혹은 어떤 다른 적절한 값)은 워드 라인에 인가된다. 단계(1012)에서, 앞서 설명된 바와 같이 데이터가 감지된다. 단계(1014)에서, 단계(1012)로부터의 결과가 상태 A의 데이터를 저장하는 이웃하는 셀들과 관련된 그러한 비트 라인들에 대해 저장된다. 단계(1016)에서, Vrb 플러스 제 2 오프셋(예를 들어, 0.2V 혹은 또 다른 적절한 값)이 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1018)에서, 데이터는 앞서 설명된 바와 같이 감지된다. 단계(1020)에서, 단계(1018)로부터의 결과는 상태 B에 이웃하는 셀과 관련된 그러한 비트 라인들에 대해 저장된다. 단계(1022)에서, Vrb 플러스 제 3 오프셋(0.3V 혹은 또 다른 적절한 값)이 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1024)에서, 데이터는 앞서 설명된 바와 같이 감지된다. 단계(1026)에서, 단계(1024)의 결과는 상태 C의 데이터를 저장하는 이웃하는 메모리 셀과 관련된 그러한 비트 라인들에 대해 저장된다. 단계(1028)에서, 프로세서(392)는 저장되고 감지된 데이터에 기초하여 데이터 값들을 결정한다. 만약 메모리 셀이 Vrb(혹은 Vrb 플러스 적절한 오프셋)에 응답하여 턴온 된다면, 상위 페이지 데이터는 "1"이다. 만약 메모리 셀이 Vrb(혹은 Vrb 플러스 적절한 오프셋)에 응답하여 턴온 되지 않는다면, 상위 페이지 데이터는 "0"이다. 단계(1030)에서, 프로세서(392)에 의해 결정된 데이터 값들은 사용자에 대한 통신을 위해 데이터 래치에 저장된다.
또 다른 실시예에서, 데이터를 복원하기 위해 도 25 및 도 26의 방법을 사용하기 보다는 오히려, 도 25와 도 26의 방법이 데이터 판독에 대한 요구에 응답하여 수행되는 초기 데이터 판독에 대해 사용될 수 있다.
도 25와 도 26은 도 18의 상위 페이지 및 하위 페이지 프로세스를 사용하여 프로그래밍 되는 데이터 판독에 대한 것이다. 도 25와 도 26의 이러한 두 가지 방법은 모든 비트 라인 프로그래밍 혹은 홀수/짝수 비트 라인 프로그래밍에 의해 프로그래밍되는 데이터를 판독하기 위해 사용될 수 있다. 모든 비트 라인 프로그래밍과 함께 사용될 때, 모든 비트 라인들은 동시에 판독된다. 홀수/짝수 비트 라인 프로그래밍과 함께 사용되는 때, 짝수 비트 라인은 제 1 시간에 동시에 판독되고 홀수 비트 라인은 다른 시간에 동시에 판독된다.
도 27-36은 도 19A-C와 관련된 방법에 따라 프로그래밍되는 데이터를 판독하는데 사용되는 프로세스를 설명한다. 도 27의 프로세스는 ECC 사용 전에, ECC 사용과 별개로 및/또는 ECC 사용과 함께 데이터의 특별한 하나 이상의 페이지들(또는 다른 그룹핑)에 대한 판독 요구에 응답하여 수행되는 데이터를 판독하기 위한 전체 프로세스로서 구현될 수 있다. 다른 실시예들에서, 도 27의 프로세스는 도 21의 데이터 복원 단계(820)의 일부로서 수행될 수 있다. 도 19의 프로세스에 따라 프로그래밍되는 데이터를 판독할 때, 이웃하는 셀들의 하위 페이지 프로그래밍으로 인한 플로팅 게이트로부터 플로팅 게이트까지의 커플링의 임의의 섭동은 문제가 되는 셀의 상위 페이지를 프로그래밍할 때 정정된다. 따라서, 이웃하는 셀들로부터의 플로팅 게이트 대 플로팅 게이트 커플링 효과를 보상하려 할 때, 프로세스는 이웃하는 셀들의 상위 페이지의 프로그래밍으로 인한 커플링 효과만을 고려할 필요가 있다. 따라서, 도 27의 단계(1060)에서, 프로세스는 이웃하는 워드 라인에 대해 상위 페이지 데이터를 판독한다. 만약 이웃하는 워드 라인의 상위 페이지가 프로그래밍되지 않았다면(단계(1062)), 고려되는 페이지는 플로팅 게이트 대 플로팅 게이트 커플링 효과를 보상하지 않고 판독될 수 있다(단계(1064)). 만약 이웃하는 워드 라인의 상위 페이지가 프로그래밍 되었다면(단계(1062)), 고려되는 페이지는 단계(1066)에서 플로팅 게이트 대 플로팅 게이트 커플링 효과에 대한 일부 보상을 사용하여 판독되어야 한다. 일부 실시예들에서, 이웃하는 워드 라인에 대해 수행되는 판독 동작은 결과적으로 이웃하는 워드 라인 상의 전하 레벨을 결정하는 것이며, 이것은 이웃하는 워드 라인상에 저장된 데이터를 정확히 반영할 수 있거나 혹은 반영하지 않을 수 있다.
일 실시예에서, 도 19의 프로그래밍 프로세스를 구현하는 메모리 어레이는 하나 이상의 플래그(flag)들을 저장하기 위한 메모리 셀들의 세트를 비축하고 있다. 예를 들어, 메모리 셀들의 하나의 열은 메모리 셀들의 각각의 행들의 하위 페이지가 프로그래밍 되었는지 여부를 표시하는 플래그들을 저장하는데 사용될 수 있고, 그리고 메모리 셀들의 또 다른 열은 메모리 셀들의 각각의 행들에 대한 상위 페이지가 프로그래밍 되었는지 여부를 표시하는 플래그들을 저장하는데 사용될 수 있다. 일부 실시예들에서, 여분의 셀들이 플래그의 복사본을 저장하는데 사용될 수 있다. 적절한 플래그를 점검함으로써, 이웃하는 워드 라인에 대한 상위 페이지가 프로그래밍되었는지 여부가 결정될 수 있다. 프로그래밍을 위한 프로세스 및 이러한 플래그에 관한 더 세부적인 것은 미국 특허번호 6,657,891(발명의 명칭: "Semiconductor Memory Device For Storing Multi-Valued Data," 발명자: Shibata 외.)에서 찾을 수 있으며, 이것은 참조로 그 전체가 본 명세서에 통합된다.
도 28은 이웃하는 워드 라인에 대한 상위 페이지 데이터를 판독하기 위한 프로세스의 일 실시예를 설명한다(도 27의 단계(1060)). 단계(1100)에서, 판독 기준 전압(Vrc)이 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1102)에서, 비트 라인들은 앞서 설명된 바와 같이 감지된다. 단계(1104)에서, 단계(1102)의 결과가 적절한 래치에 저장된다. Vrc에서의 첫 번째 판독은 상위 페이지 데이터를 유일하게(uniquely) 결정하도록 선택되는데, 왜냐하면 하위 페이지 데이터는 정상적으로 벌써 WLn+1에 쓰여졌기 때문이고, 그리고 Vra 또는 Vrb에서의 판독은 유일한 결과를 보장하지 않는데, 왜냐하면 분포(750)(도 19C)가 이러한 값들을 오버랩(overlap)할 수 있기 때문이다.
단계(1106)에서, 시스템은 판독되는 페이지와 관련된 상위 페이지 프로그래밍을 표시하는 플래그를 점검한다. 일 실시예에서, 플래그를 저장하는 메모리 셀은 만약 플래그가 세팅되지 않았다면 상태 E에 데이터를 저장하고 그리고 플래그가 세팅되어 있다면 상태 C에 데이터를 저장한다. 따라서, 그 특별한 메모리 셀이 단계(1102)에서 감지될 때, 만약 메모리 셀이 전도한다면(턴온된다면), 메모리 셀은 상태 C에 데이터를 저장하지 않고 플래그는 세팅되지 않는다. 만약 메모리 셀이 전도하지 않는다면, 단계(1106)에서 메모리 셀은 상위 페이지가 프로그래밍 되었음을 표시한다고 추정된다.
또 다른 실시예에서, 플래그는 바이트에 저장될 수 있다. 모든 비트들을 상태 C에 저장하기보다는 오히려, 그 바이트는 플래그를 대표하고 상태 머신(312)에 알려진 고유한 8 비트 코드를 포함하고, 그래서 8 비트 코드가 상태 E에 적어도 하나의 비트를, 상태 A에 적어도 하나의 비트를, 상태 B에 적어도 하나의 비트를, 그리고 상태 C에 적어도 하나의 비트를 갖는다. 만약 상위 페이지가 프로그래밍 되지 않았다면, 메모리 셀들의 바이트는 모두 상태 E에 있다. 만약 상위 페이지가 프로그래밍 되었다면, 메모리 셀들의 바이트는 코드를 저장한다. 일 실시예에서, 단계(1106)는 코드를 저장하는 바이트의 메모리 셀들 중 어느 하나가 Vrc에 응답하여 턴온되지 않았는지 여부를 점검함으로써 수행된다. 또 다른 실시예에서, 단계(1106)는 플래그를 저장하고 데이터를 상태 머신에 전송하는 메모리 셀들의 바이트를 어드레싱하고 판독하는 것을 포함하고, 이것은 메모리 셀들에 저장된 코드가 상태 머신에 의해 예측된 코드와 정합하는지 여부를 검증한다. 만약 그렇다면, 상태 머신은 상위 페이지가 프로그래밍 되었다고 결론 짓는다.
만약 플래그가 세팅되지 않았다면(단계(1108)), 도 28의 프로세스는 상위 페이지는 프로그래밍 되지 않았다는 결론과 함께 종료한다. 만약 플래그가 세팅되었다면(단계(1108)), 상위 페이지는 프로그래밍되었고, 단계(1120)에서 판독 전압(Vrb)는 판독되는 페이지와 관련된 워드 라인에 인가된다고 추정된다. 단계(1122)에서, 비트 라인은 앞서 설명된 바와 같이 감지된다. 단계(1124)에서, 단계(1122)의 결과는 적절한 래치에 저장된다. 단계(1126)에서, 판독 기준 전압(Vra)은 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1128)에서, 비트 라인이 감지된다. 단계(1130)에서, 단계(1128)의 결과가 적절한 래치에 저장된다. 단계(1132)에서, 프로세서(392)가 세 개의 감지 단계(1102, 1122 및 1128)의 결과에 기초하여 판독되는 메모리 셀들 각각에 의해 저장되는 데이터 값을 결정한다. 단계(1134)에서, 단계(1132)에서 결정된 데이터 값은 사용자에 대한 궁극적인 통신을 위해 적절한 데이터 래치에 저장된다. 단계(1132)에서, 프로세서(392)는 선택된 특정 상태 코딩에 의존하는 공지된 간단한 로직 기술을 사용하여 상위 페이지 및 하위 페이지 데이터의 값을 결정한다. 예를 들어, 도 19에서 설명된 코딩에 대해, 하위 페이지 데이터는 Vrb*(Vrb에서 판독할 때 저장된 값의 보수(complement))이고, 그리고 상위 페이지 데이터는 Vra* OR(Vrb AND Vrc*)이다. 도 20의 프로세스는, WLn+1을 판독하는데 사용되는 것으로 본 명세서에서 설명되었지만, 아래에서 설명되는 바와 같이 WLn을 판독하는데 사용될 수 있다. 도 27의 단계(1160)에서와 같이 WLn+1을 판독하는데 사용될 때, 요구되는 것은 단지 데이터뿐만 아니라 상위 페이지 데이터의 존재의 결정이다. 아래의 도 31에서 설명되는 방법을 사용하여 이러한 결정이 만들어 진다. 주의할 것으로, WLn+1을 판독할 때, Vra, Vrb, 및 Vrc에 대해 선택된 값들은 WLn을 판독할 때 선택된 것들과 다를 수 있다.
도 29는 시스템이 이웃하는 워드 라인으로부터의 플로팅 게이트 대 플로팅 게이트 커플링을 보상할 필요가 없을 때, 고려 중인 워드 라인의 데이터를 판독하는 프로세스의 일 실시예를 설명하는 흐름도이다(도 27의 단계(1064) 참조). 단계(1150)에서, 고려 중인 워드 라인과 관련된 상위 페이지에 대한 판독인지 또는 하위 페이지에 대한 판독인지 여부가 결정된다. 판독이 하위 페이지에 대한 것이라면, 단계(1152)에서, 판독 기준 전압(Vrb)은 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1154)에서, 비트 라인이 감지된다. 단계(1156)에서, 감지 단계(1154)의 결과는 적절한 래치에 저장된다. 단계(1158)에서, 플래그는 페이지가 상위 페이지 데이터를 포함하고 있는 지를 결정하기 위해 점검된다. 만약 플래그가 없다면, 존재하는 임의의 데이터는 중간 상태에 있고 그리고 Vrb는 사용하기에 부정확한 임계값이고 프로세스는 단계(1160)에서 계속된다. 단계(1160)에서, Vra는 워드 라인에 인가되고, 비트 라인은 단계(1162)에서 다시 감지되고, 그리고 단계(1164)에서 그 결과가 저장된다. (단계(1164) 또는 단계(1158) 중 어느 하나 이후의) 단계(1166)에서, 만약 플래그가 세팅된다면 프로세서(392)는 저장될 데이터 값을 결정한다. 일 실시예에서, 하위 페이지를 판독할 때, 만약 메모리 셀이 워드 라인에 인가되는 Vrb(혹은 Vra)에 응답하여 턴온된다면, 하위 페이지 데이터는 "1"이고, 만약 그렇지 않다면, 하위 페이지 데이터는 "0"이다.
만약 이 페이지 어드레스가 상위 페이지에 대응한다면(단계(1150)), 상위 페이지 판독 프로세스는 단계(1170)에서 수행된다. 일 실시예에서, 단계(1170)의 상위 페이지 판독 프로세스는 도 28에서 설명된 방법과 동일한 방법을 포함하며, 이것은 플래그와 세 가지 상태 모두를 판독하는 것을 포함하는데, 왜냐하면 쓰여지지 않은 상위 페이지는 판독 또는 또 다른 이유로 어드레싱될 수 있기 때문이다.
도 30은 플로팅 게이트 대 플로팅 게이트 커플링 효과를 보상하는 동안 데이터 판독을 위한 프로세스의 일 실시예를 설명하는 흐름도를 도시한다(도 27의 단계(1066) 참조). 도 30의 단계(1200)에서, 이 시스템은 플로팅 게이트 대 플로팅 게이트 커플링을 보상하기 위해 오프셋을 사용할지 여부를 결정한다. 이것은 각각의 비트 라인에 대해 개별적으로 수행된다. 적당한 프로세서(392)는 어느 비트 라인이 이웃하는 워드 라인들로부터의 데이터에 기초하여 오프셋을 사용할 필요가 있는지를 결정한다. 만약 이웃하는 워드 라인이 상태 E 또는 B에 있다면(또는 상태 E 또는 B를 겉으로 표시하는 전하를 갖는다면), 판독되는 특별한 워드 라인은 플로팅 게이트 대 플로팅 게이트 커플링 효과를 보상할 필요가 없다. 추정하는 것으로, 만약 이것이 상태 E에 있다면, 이것은 임의의 커플링에 공헌하지 않는데, 왜냐하면 임계값은 현재 워드 라인이 쓰여진 이후에 움직이지 않았기 때문이다. 만약 이것이 상태 B에 있다면, 이것은 B'로부터 움직인 것이고, 그리고 B'로부터 B로의 움직임은 작고 무시될 수 있다. 일 실시예에서, 단계(1200)의 프로세스는 단계(1060)와 동시에 수행될 수 있다. 예를 들어, 도 31은 특별한 비트 라인에 대해 오프셋을 사용할지 여부의 결정을 수행하는 단계를 설명하는 챠트를 제공한다. 제 1 단계는 Vra를 사용하여 판독 프로세스를 수행하는 것이다. 제 2 단계는 Vrb를 사용하여 판독을 수행하는 것이다. Vra에서 판독할 때, 래치는 만약 메모리 셀이 상태 E에 있다면 1을 저장하고 그리고 만약 메모리 셀이 상태 A, B, 혹은 C에 있다면 0을 저장한다. Vrb에서 판독할 때, 래치는 상태 E 및 A에 대해 1을 저장하고 그리고 상태 B 및 C에 대해 0을 저장한다. 도 31의 제 3 단계는 제 2 단계로부터의 결과를 인버팅 한 값을 단계 1로부터의 결과와 XOR 연산을 수행하는 것을 포함한다. 제 4 단계에서, 판독이 워드 라인에서 Vrc를 사용하여 수행된다. 래치는 상태 E, A, 및 B에 대해 1을 저장하고 상태 C에 대해 0을 저장한다. 제 5 단계에서, 단계 4 및 단계 3의 결과는 논리적 AND 연산에 의해 연산된다. 주의할 것으로, 단계 1, 2, 및 4는 도 28의 일부로서 수행될 수 있다. 도 31의 단계 3 및 5는 전용 하드웨어 혹은 프로세서(392)에 의해 수행될 수 있다. 단계 5의 결과는 래치에 저장되는데, 만약 오프셋이 필요하지 않다면 1이 저장되고 만약 오프셋이 필요하다면 0이 저장된다. 이 오프셋은 플로팅 게이트 대 플로팅 게이트 커플링을 보상하는데 사용된다. 따라서, 판독 오프셋은 A 혹은 C 상태에 있는 WLn+1 상의 이웃하는 메모리 셀들을 갖는 WLn 상에서 판독되는 이러한 메모리 셀들에 대해 요구된다. 이러한 접근법은 두 개 혹은 그 이상의 래치들을 요구하면서 WLn+1로부터 전체 데이터를 저장하는 이전의 방법과 비교하여 WLn을 정정할지 또는 정정 안 할지 여부를 결정하기 위해 단지 하나의 래치를 필요로 한다.
도 30의 단계(1202)를 다시 보면, 판독되는 페이지가 상위 페이지인지 혹은 하위 페이지인지 여부가 결정된다. 만약 판독되는 페이지가 하위 페이지라면, Vrb는 판독되는 페이지와 관련된 워드 라인에 인가된다(단계(1204)). 주의할 것으로, 도 19에 설명된 바이너리 상태 코딩에 대해서, Vrb에서의 판독이 상위 페이지 데이터를 결정하기 위해 사용되는 도 17 및 도 18에서 설명되는 바이너리 상태 코딩과 비교하여, Vrb에서의 판독은 하위 페이지 데이터를 결정하기에 충분하다. 단계(1206)에서, 비트 라인이 감지된다. 단계(1208)에서, 단계(1206)의 결과가 비트 라인과 관련된 적절한 래치에 저장된다. 단계(1210)에서, Vrb 플러스 오프셋이 판독되는 워드 라인에 인가된다. 단계(1212)에서, 비트 라인이 감지된다. 단계(1214)에서, 단계(1212)의 감지의 결과가 단계(1200)에서 오프셋을 사용하도록 결정된 비트 라인에 대해 단계(1208)에서 저장된 결과에 겹쳐 쓰는(overwrite)데 사용된다. 만약 특별한 비트 라인이 오프셋을 사용할 필요가 없다고 결정된다면, 단계(1212)로부터의 데이터는 저장되지 않는다. 단계(1216)에서, 프로세서(392)는 하위 페이지에 대한 데이터가 1 또는 0인지를 결정한다. 만약 메모리 셀이 Vrb(혹은, 만약 적절하다면 Vrb 플러스 오프셋)에 응답하여 턴온된다면, 하위 페이지 데이터는 1이고 만약 그렇지 않다면 하위 페이지 데이터는 0이다. 단계(1218)에서, 하위 페이지 데이터는 사용자에 대한 통신을 위해 적절한 래치에 저장된다.
만약 판독되는 페이지가 상위 페이지라고 단계(1202)에서 결정된다면, 상위 페이지 정정 프로세스가 단계(1220)에서 수행된다. 도 32는 상위 페이지 정정 프로세스를 설명하는 흐름도를 제공한다. 도 32의 단계(1250)에서, 판독 기준 전압(Vrc)은 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1252)에서, 비트 라인이 감지된다. 단계(1254)에서, 감지 단계의 결과는 적절한 래치에 저장된다. 단계(1256)에서, Vrc 플러스 오프셋(예를 들어, 0.1V)이 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1258)에서, 비트 라인이 감지된다. 단계(1260)에서, 감지 단계(1258)의 결과가 오프셋이 요구되는(단계(1200) 참조) 임의의 비트 라인에 대해 단계(1254)에서 저장된 결과에 겹쳐 쓰는데 사용된다. 단계(1270)에서, Vrb는 워드 라인에 인가된다. 단계(1272)에서, 비트 라인이 감지된다. 단계(1274)에서, 감지 단계(1272)의 결과가 저장된다. 단계(1276)에서, Vrb 플러스 오프셋이 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1278)에서, 비트 라인이 감지된다. 단계(1280)에서, 단계(1278)의 결과가 오프셋이 요구되는(단계(1200) 참조) 그러한 비트 라인들에 대해 단계(1274)에서 저장된 결과에 겹쳐 쓰는데 사용된다. 단계(1282)에서, Vra가 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1284)에서, 비트 라인이 감지된다. 단계(1286)에서, 감지 단계(1284)의 결과가 적절한 래치에 저장된다. 단계(1288)에서, Vra 플러스 오프셋이 판독되는 페이지와 관련된 워드 라인에 인가된다. 주의할 것으로, 단계(1288, 1280 및 1256)에서 사용된 오프셋은 동일하고, 암시적으로 가정하고 있는 것은 상태 E에서 상태 A로의 이동에 있어 WLn+1의 상위 페이지 프로그래밍으로부터의 WLn에 대한 커플링은 상태 B'에서 상태 C로의 이동 때와 대략 동일하다. 다른 실시예들에서, 오프셋은 달라질 수 있다. 단계(1290)에서, 비트 라인이 감지된다. 단계(1292)에서, 단계(1290)의 결과가 오프셋이 요구되는(단계(1200) 참조) 그러한 비트 라인들에 대해 단계(1286)에서 저장된 결과를 오버라이트하는데 사용된다. 일부 실시예들에서, 상태 E와 상태 A 간의 여유(margin)는 충분하여 Vra와 관련된 오프셋이 불필요하고 단계(1288)에서 단계(1292)는 생략될 수 있다. 단계(1294)에서, 프로세서(392)는 도 28에 관하여 앞서 설명된 바와 동일한 방식으로 데이터 값들을 결정하거나 종래 기술에서 공지된 또 다른 방법으로 데이터 값들을 결정한다. 단계(1296)에서, 프로세서(392)에 의해 결정된 데이터 값들은 사용자에 대한 통신을 위해 적절한 데이터 래치에 저장된다. 다른 실시예에서, 판독의 순서(Vrc Vrb, Vra)는 변경될 수 있다.
도 27에 관한 앞서의 설명에서, 데이터의 페이지의 판독과 관련된 예가 설명된다. 데이터 판독에 대한 요구가 데이터의 복수 페이지 판독을 요구할 수 있지만 반드시 필요한 것은 아니다. 일 실시예에서, 데이터의 복수 페이지를 판독하는 프로세스의 속도를 높이기 위해, 판독 프로세스는 파이프라인(pipeline)되고 그래서 사용자가 데이터의 이전 페이지를 전달하는 동안 상태 머신은 다음 페이지 감지를 실행한다. 이러한 실시예에서, 플래그 페치 프로세스(flag fetch process)(예를 들어, 도 28의 단계(1006) 참조)는 파이프라인된 판독 프로세스를 방해할 수 있다. 이러한 방해를 피하기 위해, (플래그를 판독하고 그것을 상태 머신에 전송하기 보다는 오히려) 주어진 페이지가 판독될 때, 그 페이지에 대한 플래그를 판독하고 그리고 그 플래그를 점검하기 위해 앞서 언급된 와이어드-OR 검출 프로세스를 사용하는 일 실시예를 고려할 수 있다. 예를 들어, (이웃하는 워드 라인을 판독하는) 도 27의 단계(1060) 동안, 프로세스는 기준 전압으로서 Vrc를 사용하여 데이터를 먼저 판독한다. 여기서, 만약 와이어드-OR 라인이 각각의 상태가 데이터 1을 저장한다고 표시한다면, 상위 페이지는 프로그래밍되지 않았다. 따라서 어떠한 보상도 필요 없고 그리고 시스템은 플로팅 게이트 대 플로팅 게이트 커플링을 보상함이 없이 판독을 수행한다(단계(1064)). 만약 플래그가 각각의 데이터 상태에서의 데이터를 포함하는 일-바이트 코드라면, 적어도 플래그 메모리 셀들은 만약 플래그가 셋팅된다면 상태 C에서 데이터를 갖는다. 만약 와이어드-OR 라인이 어떠한 메모리 셀들도 상태 C에서 데이터를 가지지 않는다고 표시한다면, 상태 머신은 플래그가 셋팅되지 않았다고 결론내린다. 따라서, 이웃하는 워드 라인에 대한 상위 페이지는 프로그래밍되지 않으며, 플로팅 게이트 커플링에 대한 보상은 필요하지 않다.
도 32A는 앞서 설명된 바와 같이 파이프라인된 판독을 수행하기 위한 일 실시예를 설명하는 타이밍도이다. 도 32A는 두 개의 신호를 도시한다. 신호(1300)는 메모리 시스템으로부터 제어기(혹은 호스트/사용자)에게 전달되는 준비/비지 신호(Ready/Busy signal)를 나타내는데, 이것이 로우일 때 메모리 시스템은 아직 I/O 라인(230) 상에 데이터를 전송할 준비가 되지 않았음을 표시하고, 이것이 하이 일때 데이터는 전송될 수 있음을 표시한다. 도 32A는 워드 라인 WLn, WLn+1, WLn+2, ...을 따라 메모리 셀들에 대해 하위 페이지 및 상위 페이지와 관계있는 판독 요구에 응답하여 파이프라인된 판독 프로세스를 보여준다. 먼저, 신호(1300)가 주기(1300A)를 포함하며, 이것은 사용자에 대한 통신을 위해 준비되도록 데이터의 제 1 세트를 대기하는 것에 해당한다. 주기(1300B) 동안, 워드 라인 WLn에 연결된 메모리 셀들의 하위 페이지에 저장된 데이터는 I/O 라인(320)을 통해 사용자에게 전달된다. 주기(1300C) 동안, 워드 라인 WLn에 연결된 메모리 셀들의 상위 페이지에 저장된 데이터는 I/O 라인(320)을 통해 사용자에게 전달된다. 다음 주기 동안, 워드 라인 WLn+1에 연결된 메모리 셀들의 하위 페이지에 저장된 데이터가 전달되는 것 등이다.
도 32A의 신호(1302)는 메모리 시스템 내에서 발생한 것을 나타내는 표시이다. 판독될 제 1 데이터는 워드 라인 WLn에 연결된 메모리 셀들의 하위 페이지이다. 주기(1302A) 동안, 이웃하는 워드 라인 WLn+1이 판독된다(예를 들어, Vra, Vrb 및 Vrc에서의 세 가지 판독 동작). 주기(1302B)에서, 플래그는 상위 페이지가 프로그래밍 되었는지 여부를 결정하기 위해 상태 머신에 페치되고 전달된다. 주의할 것으로, 파이프라인이 시작하지 않았기 때문에 상태 머신은 판독 페치를 수행할 수 있다. 대안적으로, (앞서 설명된) Vrc에서의 판독 이후에 와이어드-OR 프로세스가 플래그를 점검하기 위해 사용될 수 있다. 단계(1302C)에서, 플래그 상태에 의해 결정되는데 필요한 만큼의 보상을 사용하여, WLn의 하위 페이지가 판독된다. 주기(1302D) 동안, WLn 하위 페이지 데이터가 출력 레지스터들에 놓여 진다.
주기(1302E)에서, 이웃하는 워드 라인 WLn+1이 판독된다(예를 들어, Vra, Vrb 및 Vrc에서의 세 가지 판독 동작). 이 단계가 필요하지 않을 수 있는데, 왜냐하면 이것이 벌써 전에 수행되었기 때문이다. 그러나, 1302E, 1302F, 및 1302G와 관련된 시간이 일반적으로 단계(1300B)와 관련된 것보다 더 작기 때문에, 동작의 일치(consistency)를 위해 수행될 수 있다. 더욱이, 일부 실시예들에서 WLn 및 WLn+1 양쪽 모두와 관련된 데이터를 동시에 저장할 수 있는 충분한 래치들이 존재하지 않을 수 있다. 주기(1302F) 동안, WLn+1에 대한 플래그가 Vrc에서의 판독 이후에 와이어드-OR 프로세스를 수행함으로써 판독되고, 그럼으로써, 파이프라인을 멈추게 하는 전체 플래그 페치를 피할 수 있다. 주기(1302G) 동안, 필요한 만큼의 보상을 사용하여 WLn의 상위 페이지가 판독된다. 주기(1302H) 동안, 신호(1302)는 떨어지고 반면에 WLn의 상위 페이지 데이터는 내부 래치로부터 출력 레지스터에 전달된다.
WLn에 대한 하위 페이지 및 상위 페이지를 판독한 이후에, 시스템은 WLn+1에 대한 하위 페이지 및 상위 페이지를 판독하는 등, 판독 데이터 모두가 사용자에게 제공될 때까지 판독된다. 주기(1302I)에서, 새로운 이웃하는 워드 라인 WLn+2이 판독된다(예를 들어, Vra, Vrb 및 Vrc에서의 세 가지 판독 동작). 주기(1302J) 동안, WLn+2에 대한 플래그가 Vrc에서의 판독 이후에 와이어드-OR 프로세스를 수행함으로써 판독되고, 그럼으로써 파이프라인을 멈추게 하는 전체 플래그 페치를 피할 수 있다. 주기(1302K) 동안에, 필요한 만큼의 보상을 사용하여, WLn+1의 하위 페이지가 판독된다. 이 프로세스는 앞서 설명된 바와 같이 계속된다. 일부 실시예에서, WLn+1 데이터를 한번 판독하고 다음으로WLn의 상위 페이지 및 하위 페이지 데이터를 동시에 판독하고 이후에 다시 판독하기 보다는 오히려 상위 페이지를 저장함으로써 판독의 수를 감소시키는 것이 유용할 수 있다. 판독 단계의 수를 감소시킴으로써 얻을 수 있는 한 가지 장점은 전력 소비를 최소화시킬 수 있다는 것이다.
앞서의 실시예들은 서로 다른 기준 포인트들에서의 복수의 판독을 사용한다. 이것이 플로팅 게이트 대 플로팅 게이트 커플링을 보상하는 정확한 수단을 제공하 는 반면, 판독 프로세스에 추가적인 시간을 부가시킨다. 또 다른 실시예는 정정 특징을 부가하기 위해 감지 증폭기를 수정하는 것이다. 만약 감지 증폭기가 이웃하는 워드 라인 데이터에 의존하는 다른 트립 포인트(trip point)를 감지하도록 수정될 수 있다면, 단일 감지 동작은 최종 정정된 데이터를 제공한다. 이 방법은 실현 가능하고 시간을 절약할 수 있다. 결점은 감지 증폭기 레이아웃 영역에서의 증가이다.
도 8을 다시 보면, 감지 트립 포인트가 감지 증폭기(600)의 커패시터(CSA)(652)에 기초하여 세팅된다. 다른 트립 포인트들이 이웃하는 워드 라인으로부터의 데이터에 의존하는 SEN 노드 상의 다른 커패시터를 사용함으로써 동일한 감지 프로세스에 대해 세팅될 수 있다. 정정이 필요 없을 때, 더 큰 커패시터를 사용한다. 정정이 필요할 때, 더 작은 커패시터를 사용한다. 도 33은 도 8의 감지 모듈(380)과 유사한 감지 모듈(380')을 도시한다. 그러나, 감지 증폭기(600')는 이웃하는 워드 라인으로부터의 데이터에 기초하여 연결된 혹은 연결되지 않은 추가적인 커패시터(1382)를 포함한다. 커패시터(1382)는 트랜지스터(1380)을 통해 SEN 노드에 연결된다. 트랜지스터(1380)는 트랜지스터(1384) 및 게이트(530)을 통해 판독 버스(532)에 연결된다. 이웃하는 워드 라인으로부터의 데이터는 판독 버스(532) 및 트랜지스터(1384)를 통해 트랜지스터(1380)에 대한 노드(C)에 제공된다. 만약 데이터 1이 노드(C)에서 제공된다면, 이웃하는 메모리 셀로부터의 플로팅 게이트 대 플로팅 게이트 커플링으로 인한 어떠한 정정도 필요하지 않다. 데이터 0이 노드(C)에서 제공된다면, 정정이 필요하다. 어떠한 정정도 필요하지 않다면, 커패시터(1382)는 SEN 노드에 전기적으로 연결된다. 만약 정정이 필요하다면, 커패시터(1382)는 SEN 노드로부터 분리된다. 추가적인 커패시터가 SEN 노드에 부가되지 않을 때, 더 높은 (방해된) 임계값과 관련된 더 작은 셀 전류가 커패시터 상의 전압을 더 높은 커패시턴스를 충전하는 더 낮은 임계 (방해되지 않은) 상태로 등가적으로 충전시킨다.
도 33이 추가적인 커패시터를 선택적으로 부가하는 것을 도시하고 있지만, 다른 실시예들은 다른 보상 효과를 달성하기 위해 더 많은 커패시터들을 선택적으로 부가할 수 있다. 추가적으로, 일부 실시예들은 선택적으로 연결된 SEN 노드에 연결된 커패시터들 모두를 가질 수 있고, 그래서 각각의 가능성(예를 들어, 보상 없음, 보상 1, 보상 2, ...)이 서로 다른 세트의 커패시터들을 연결한다. 일부 실시예들에서, 다른 용량성 디바이스들이 또한 사용될 수도 있다.
도 34는 도 33의 두 개의 커패시터들을 사용하는 일 실시예를 설명하는 흐름도를 제공한다. 도 34의 방법은 도 30의 방법에 대한 대안적인 실시예를 제공한다. 도 34의 단계(1320)에서, 특별한 비트 라인에 대해 오프셋을 사용할지 여부에 대한 결정이 비트 라인에 기초하여 만들어진다. 이것은 도 30의 단계(1200)와 유사하다. 단계(1322)에서, 하위 페이지에 대한 혹은 상위 페이지에 대한 판독 프로세스가 존재하는지 여부가 결정된다. 만약 하위 페이지에 대한 판독 프로세스가 존재한다면, 방법은 단계(1324)에서 계속된다. 만약 오프셋이 요구된다면, 추가적인 커패시터가 SEN 2 노드로부터 분리된다. 만약 오프셋이 요구되지 않는다면, 추가적인 커패시터가 SEN 2 노드에 연결된 채로 남아 있다. 단계(1326)에서, Vrb는 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1328)에서, 비트 라인이 감지된다. 단계(1330)에서, 감지 단계(1328)의 결과는 저장된다. 단계(1332)에서, 프로세서(392)는 저장된 데이터 값을 결정한다. 일 실시예에서, 하위 페이지를 판독할 때, 만약 메모리 셀이 워드 라인에 인가되는 Vrb에 응답하여 턴온된다면, 하위 페이지 데이터는 "1"이 되고, 만약 그렇지 않으면 하위 페이지 데이터는 "0"이다. 단계(1334)에서, 프로세서에 의해 결정된 데이터 값들은 사용자에 의한 판독을 위해 적절한 래치에 저장된다.
만약 상위 페이지에 대한 판독 프로세스가 존재한다고 결정된다면(단계(1322)), 프로세스는 단계(1340)로 계속된다. 단계(1320)가 오프셋이 요구된다고 결론 내리면, 추가적인 커패시터는 분리된다(단계(1340)). 만약 오프셋이 요구되지 않는다면, 추가적인 커패시터는 SEN2 노드에 연결된 채로 남아 있다. 단계(1342)에서, 상위 페이지 판독 프로세스가 도 28에 관해 앞서 설명된 바와 같이 수행된다.
앞서 설명된 바와 같이, 많은 수의 메모리 셀들이 병렬로 감지될 때, 그들의 결합된 전류는 결과적으로 큰 전압 강하 및 유한 저항을 가진 그라운드 루프(ground loop) 를 일으킬 수 있다. 이것은 결과적으로 소스 라인 바이어스를 일으킨다. 일 실시예는 플로팅 게이트 대 플로팅 게이트 커플링 효과를 보상하기 위해 이런 소스 라인 바이어스를 이용한다. 소스 라인 바이어스를 고려하는 앞서 설명된 일 실시예는 복수의 감지 단계(이것은 또한 스트로브로 불림)를 포함한다. 제 1 스트로브 동안, 모든 적절한 비트 라인들이 소스 라인에 연결된다. 제 2 스트로 브 동안, 비트 라인들의 더 작은 서브세트들이 소스 라인에 연결된다. 제 1 스토로브는 더 높은 소스 라인 오프셋 전압으로 수행되고, 이것은 전도하는 셀이 소스 라인 전압 오프셋을 가지지 않는 경우보다 실제로 덜 전도하고 있는 것을 나타낸다. 이것은 더 높은 값으로의 임계 전압 시프트와 등가이다. 제시된 이 프로세스는 제 1 스트로브가 절대적으로(unconditionally) 데이터 래치에 데이터를 저장하는 것이다. 제 2 스트로브에서, 판독되는 워드 라인 상의 일부 셀들이 이웃하는 워드 라인과의 플로팅 게이트 커플링 효과로 인해 보상을 요구하는지를 점검한다. 만약 그렇다면, 정정을 요구하는 셀들에 대해, 제 1 스트로브로부터의 데이터를 제 2 스트로브로부터의 데이터로 겹쳐 쓴다. 정정이 필요없는 셀들에 대해서는 데이터에 겹쳐 쓰지 않고 그리고 데 2 스트로브로부터의 데이터를 버린다. 이 방법을 사용하여 얻을 수 있는 하나의 장점은 데이터 정정이 정상 판독 루틴 내에서 숨겨지기 때문에 판독 시간을 감소시킨다는 것이다.
소스 라인 바이어스 방법의 단점은 오프셋의 값이 데이터 패턴에 따라 다르다는 것이다. 만약 어떤 감지 레벨에서의 더 많은 전도 셀이 존재한다면, 소스 전압은 더 커지고 더 많은 정정이 수행된다. 어떤 감지 레벨에서 더 적은 전도 셀이 존재한다면, 소스 전압은 더 작아지고 더 적은 정정이 수행된다. 모든 페이지가 전적으로 랜덤 데이터(random data)를 가진다고 가정하면 시프트는 모든 페이지에 대해 거의 일정한 값이 된다. 메모리 셀 당 두 개의 비트를 가지면, 비트 라인의 25%가 상태 E에 있을 수 있고, 25%가 상태 A에 있을 수 있고, 25%가 상태 B에 있을 수 있고, 그리고 25%가 상태 C에 있을 수 있다. Vra에서 판독할 때, 전도하는 비트 라 인의 25%가 있을 수 있다. Vrc에서 판독할 때, 전도하는 비트 라인의 75%가 있을 수 있으며, 결과적으로 상태 A를 판독할 때보다 상태 C를 판독할 때 더 많은 정정이 있게 된다.
도 35는 상기 설명된 두 개의 스트로브 싸이클을 사용하는 것에 기초하여 보상(단계(1066) 참조)을 갖는 판독을 위한 일 실시예를 나타낸 흐름도를 제공한다. 단계(1400)에서, 시스템은 특별한 비트 라인에 대해 오프셋을 선택할지 여부를 결정한다. 이것은 상기 설명된 단계(1200)와 유사하다. 만약 하위 페이지에 대한 판독 프로세스가 있다면(단계(1402)), 그러면 프로세스는 단계(1404)에서 계속된다. 만약 상위 페이지에 대한 판독 프로세스가 존재한다면, 프로세스는 단계(1424)에서 계속된다. 단계(1404)에서, 기준 전압(Vrb)이 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1406)에서, 비트 라인이 감지된다. 단계(1408)에서, 감지 단계(1406)의 결과가 적당한 래치에 저장된다. 단계(1404-1408)는 제 1 스트로브이다. 단계(1410)에서, 제 1 스트로브 동안 높은 전류를 가지는 것으로 결정된 이러한 비트 라인들은 제 2 스트로브 동안 턴 오프 된다. 단계(1412)에서, 제 2 스트로브는 Vrb를 워드 라인에 인가함으로써 시작된다. 단계(1414)에서, 비트 라인이 감지된다. 단계(1416)에서, 정정이 요구되는 이러한 비트 라인들은 단계(1408)로부터의 데이터에 겹쳐 쓰기 위해 사용되는 단계(1414)로부터의 데이터를 갖는다. 단계(1418)에서, 프로세서(392)는 저장된 데이터 값을 결정한다. 일 실시예에서, 하위 페이지를 판독하는 경우, 만약 메모리 셀이 워드 라인에 인가되는 Vrb에 응답하여 턴 온 된다면, 하위 페이지 데이터는 "1"이고; 만약 그렇지 않다면, 하위 페이지 데이터는 "0"이다. 단계(1420)에서, 결정된 데이터 값은 사용자에 대한 통신을 위해 적당한 래치에 저장된다.
도 36은 소스 전류에 기초하여 정정을 갖고 상위 페이지 판독을 수행하는 프로세스의 일 실시예를 나타낸 흐름도를 제공한다(도 35의 단계(1424)). 단계(1502)에서, 기준 전압(Vrc)이 판독되는 페이지와 관련된 워드 라인에 인가된다. 단계(1504)에서, 비트 라인이 감지된다. 단계(1506)에서, 그 결과가 적당한 래치에 저장된다. 단계(1508)에서, 높은 전류를 갖는 이러한 비트 라인들은 제 2 스트로브 동안 턴오프된다. 제 1 스트로브는 단계(1502-1506)를 포함한다. 단계(1510)에서, 제 2 스트로브는 Vrc를 동일한 워드 라인에 인가함으로써 시작된다. 단계(1512)에서, 비트 라인이 감지된다. 단계(1514)에서, 단계(1506)에서 저장된 결과가 정정이 요구되는 이러한 비트 라인들에 대해 단계(1512)의 결과에 의해 겹쳐 써진다. 단계(1516)에서, 상기 설명된 바와 같이, 이 시스템은 상위 페이지 프로그래밍에 대한 플래그를 점검한다. 만약 상위 페이지에 프로그래밍된 데이터가 존재한다고 표시하는 플래그가 세팅된다면, 프로세스는 단계(1522)로 계속 진행된다. 만약 플래그가 세팅되지 않았다면, 단계(1520)에서 도 36의 프로세스는 종료되고, 상위 페이지는 프로그래밍되지 않았다고 결론짓는다. 상기 설명된 플래그 점검을 위한 다른 프로세스 혹은 타이밍이 또한 사용될 수 있다.
단계(1522)에서, 판독되는 페이지와 관련된 워드 라인에 Vrb를 인가함으로써 제 1 스트로브가 수행된다. 단계(1524)에서, 비트 라인이 감지된다. 단계(1526)에서, 그 결과가 적당한 래치에 저장된다. 단계(1528)에서, 제 1 스트로브에서 높은 전류을 갖는 이러한 비트 라인들은 제 2 스트로브에 대해 턴 오프된다. 단계(1540)에서, 제 2 스트로브는 워드 라인에 Vrb를 인가함으로써 시작된다. 단계(1542)에서, 비트 라인이 감지된다. 단계(1544)에서, 오프셋이 요구되는 이러한 비트 라인들에 대해 단계(1526)로부터의 결과가 단계(1542)로부터의 결과에 의해 겹쳐 써진다. 단계(1546)에서, 판독되는 페이지와 관련된 워드 라인에 Vra를 인가함으로써 제 1 스트로브가 수행된다. 단계(1548)에서, 비트 라인이 감지된다. 단계(1550)에서, 단계(1548)로부터의 결과가 저장된다. 단계(1552)에서, 제 1 스트로브 동안 높은 전류를 갖는 비트 라인이 제 2 스트로브에 대해 턴 오프된다. 단계(1554)에서, 제 2 스트로브가 워드 라인에 Vra를 인가함으로써 시작된다. 단계(1556)에서, 비트 라인이 감지된다. 단계(1558)에서, 단계(1550)에서 저장된 결과가 오프셋이 요구되는 이러한 비트 라인들에 대해 단계(1556)으로부터의 결과에 의해 겹쳐 써진다. 일부 실시예에서, 상태 E와 상태 A 사이의 여유는 충분하여 Vra와 관련된 오프셋은 필요없고 단계(1552)에서 단계(1588)는 생략될 수 있다. 단계(1560)에서, 프로세서(392)는 래치에 저장된 결과에 기초하여 저장된 데이터 값을 결정한다. 이것은 단계(1132)에 관하여 앞서 설명된 바와 같이 수행된다. 프로세서(392)에 의해 결정된 데이터 값은 단계(1562)에서 적당한 래치에 저장된다.
플로팅 게이트 대 플로팅 게이트 커플링의 영향을 역전(reverse)시킬 수 있는 능력의 결과로서, 임계 전압 분포들 간의 여유가 더 작아질 수 있거나 혹은 메모리 시스템이 더 빠르게 프로그래밍될 수 있다.
상기 실시예들에서, 이웃하고 있는 워드 라인들이 네 개의 상태로 저장된 데 이터를 판독하기 위해 세 번의 추가적인 판독이 존재했다. 다른 실시예들에서, 세 번보다 더 적은 판독이 수행될 수 있고, 그럼으로써 사용되는 서로 다른 오프셋들의 수를 감소시킬 수 있다. 이것은 결과적으로 오프셋들의 분해능(resolution)을 감소시킨다. 추가적으로, 세 번 이상의 판독이 사용되어 오프셋의 더 정교한 조정이 가능할 수 있다. 일부 실시예에 있어서, 상기 설명된 프로세스의 일부는 칩 밖에서(off chip)에서 수행될 수 있다.
앞서 설명된 본 발명의 세부적인 설명은 예시 및 설명의 목적으로 제공된 것이다. 본 발명을 개시되는 이러한 형태에 정확히 한정시키려 하거나 이러한 형태만이 본 발명의 전부가 되도록 의도된 것이 아니다. 상기의 설명으로부터 많은 수정 및 변경이 가능하다. 본 발명의 원리 및 그 실제 응용을 가장 잘 설명하기 위해서, 그럼으로써 본 발명의 기술분야에서 숙련된 기술을 가진자들이 다양한 실시예로 그리고 고려되는 특별한 사용에 적합한 다양한 수정을 통해 본 발명을 가장 잘 이용할 수 있도록 하기 위해 상기 설명된 실시예들이 선택되었다. 본 발명의 범위는 본 명세서에 첨부되는 특허청구범위에 의해 정의되도록 의도되었다.

Claims (14)

  1. 적어도 제 1 페이지 및 제 2 페이지에 대한 데이터를 저장하는 제 1 세트의 비휘발성 저장 소자들로부터 데이터를 판독하는 방법에 있어서,
    상기 제 1 세트의 비휘발성 저장 소자들에 인접한 제 2 세트의 비휘발성 저장 소자들에 대해 전하 레벨 데이터를 결정하는 단계와, 상기 제 1 세트의 비휘발성 저장 소자들과 상기 제 2 세트의 비휘발성 저장 소자들은 적어도 네 가지 데이터 상태들과 관련되고; 상기 전하 레벨 데이터는 네 가지의 서로 다른 전하 레벨들을 포함하며; 그리고
    복수의 판독 동작들을 수행하는 단계를 포함하며, 각각의 판독 동작은, 두 개의 인접한 데이터 상태을 구별하는 서로 다른 기준 레벨들의 세트를 사용하여, 상기 제 1 세트의 비휘발성 저장 소자들 각각에 인접한 상기 제 2 세트의 비휘발성 저장 소자들 각각이 상기 네 가지의 서로 다른 전하 레벨들 중 어떤 레벨을 가지는지에 근거하여 상기 판독 동작들 중 하나와 관련된 정보를 기록하도록 결정하고, 상기 기록된 정보는 데이터의 상기 제 1 페이지에 대한 데이터 값들을 나타내는 것을 특징으로 하는 데이터를 판독하는 방법.
  2. 제 1 항에 있어서,
    상기 복수의 판독 동작들 각각은 상기 제 1 세트의 비휘발성 저장 소자들에 대한 제어 게이트들에 미리 결정된 전압을 인가하는 것과, 그리고 상기 제 1 세트의 비휘발성 저장 소자들이 전도하고 있는지 여부를 감지하는 것을 포함하는 것을 특징으로 하는 데이터를 판독하는 방법.
  3. 제 1 항에 있어서,
    상기 서로 다른 기준 레벨들은 기본 기준 레벨 및 상기 기본 기준 레벨로부터의 오프셋들의 세트에 대응하는 것을 특징으로 하는 데이터를 판독하는 방법.
  4. 제 3 항에 있어서,
    상기 네 가지 데이터 상태들은 제 1 상태, 제 2 상태, 제 3 상태, 및 제 4 상태를 포함하고;
    상기 제 1 상태는 소거된 저장 소자들에 대응하고; 그리고
    상기 두 개의 인접한 데이터 상태들은 상기 제 2 상태 및 상기 제 3 상태에 대응하는 것을 특징으로 하는 데이터를 판독하는 방법.
  5. 제 1 항에 있어서,
    상기 제 1 세트의 비휘발성 저장 소자들은 NAND 플래시 메모리 디바이스들인 것을 특징으로 하는 데이터를 판독하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 세트의 비휘발성 저장 소자들은 플로팅 게이트들을 포함하는 것을 특징으로 하는 데이터를 판독하는 방법.
  7. 제 1 항에 있어서,
    상기 제 1 세트의 비휘발성 저장 소자들 각각은 전하를 저장하기 위한 유전체 영역을 포함하는 것을 특징으로 하는 데이터를 판독하는 방법.
  8. 비휘발성 메모리 시스템에 있어서,
    적어도 제 1 그룹핑 및 제 2 그룹핑에 대해 데이터를 저장할 수 있는 제 1 세트의 비휘발성 저장 소자들과;
    상기 제 1 세트의 비휘발성 저장 소자들에 인접한 제 2 세트의 비휘발성 저장 소자들과, 상기 제 2 세트의 비휘발성 저장 소자들은 적어도 네 가지 데이터 상태들과 관련되고; 그리고
    상기 비휘발성 저장 소자들 세트와 통신하고 있는 하나 이상의 관리 회로들을 포함하여 구성되며, 상기 하나 이상의 관리 회로들은 상기 제 2 세트의 비휘발성 저장 소자들에 대한 전하 레벨 데이터를 결정하고, 상기 전하 레벨 데이터는 네 가지의 서로 다른 전하 레벨들을 포함하며, 상기 하나 이상의 관리 회로들은 두 개의 인접한 데이터 상태들 사이를 구별시키는 서로 다른 기준 레벨들을 사용하여 복수의 판독 동작들을 수행하고, 상기 제 1 세트의 비휘발성 저장 소자들 각각은 인접한 상기 제 2 세트의 비휘발성 저장 소자들 각각이 상기 네 가지의 서로 다른 전하 레벨들 중 어떤 레벨을 가지는지에 근거하여 상기 판독 동작들 중 하나와 관련된 정보를 기록하도록 결정하고, 상기 기록된 정보는 상기 제 1 그룹핑에 대한 데이터 값들을 표시하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 서로 다른 기준 레벨들은 기본 기준 레벨과 상기 기본 기준 레벨로부터의 오프셋들의 세트에 대응하고;
    상기 네 가지 데이터 상태들은 제 1 상태, 제 2 상태, 제 3 상태, 및 제 4 상태를 포함하고;
    상기 제 1 상태는 소거된 저장 소자들에 대응하고; 그리고
    상기 두 개의 인접한 데이터 상태들은 상기 제 2 상태 및 상기 제 3 상태와 대응하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 하나 이상의 관리 회로들은 상태 머신, 디코더들, 및 감지 회로들을 포함하고;
    상기 비휘발성 저장 소자들 세트는 비휘발성 저장 소자들의 어레이의 부분이고, 상기 비휘발성 저장 소자들의 어레이는 워드 라인들과 비트 라인들을 포함하고;
    상기 비휘발성 저장 소자들 세트는 제 1 워드 라인에 연결되고; 그리고
    상기 비휘발성 저장 소자들 세트에 연결된 상기 비휘발성 저장 소자들은 상기 제 1 워드 라인에 인접한 제 2 워드 라인에 연결되는 것을 특징으로 하는 비휘발성 메모리 시스템.
  11. 제 8 항에 있어서,
    상기 제 1 세트의 비휘발성 저장 소자들은 플래시 메모리 디바이스들인 것을 특징으로 하는 비휘발성 메모리 시스템.
  12. 제 8 항에 있어서,
    상기 제 1 세트의 비휘발성 저장 소자들은 NAND 플래시 메모리 디바이스들인 것을 특징으로 하는 비휘발성 메모리 시스템.
  13. 제 8 항에 있어서,
    상기 제 1 세트의 비휘발성 저장 소자들은 플로팅 게이트들을 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  14. 제 8 항에 있어서,
    상기 제 1 세트의 비휘발성 저장 소자들 각각은 전하를 저장하기 위한 유전체 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
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