CN1368736A

CN1368736A - 具交织读出和编程能力的改进集成电路存储器及工作方法

Info

Publication number: CN1368736A
Application number: CN 01130302
Authority: CN
Inventors: 曹正中; 林天乐
Original assignee: Integrated Memory Technologies Inc
Current assignee: Integrated Memory Technologies Inc
Priority date: 2000-11-21
Filing date: 2001-11-20
Publication date: 2002-09-11

Abstract

一种非易失性半导体存储器,包括:以列和行安排的多个存储单元,多条字线,多条比特线,多个输出缓存器,及由多个子页组成的多个页缓存器。每个页缓存器通过第一列解码器电路连至多条对应的比特线上,并经第二列解码器电路连至对应的输出缓存器上。这种构造容许外围控制电路按时钟节拍使存储在第一子页的各页缓存器中的数据进入各个输出缓存器,同时使锁存的比特线数据进入第二子页的各页缓存器中。此结构能够同时实现读出和更新不同子页中的页缓存器数据。以两个地址寄存器集合来存储编程用的起始地址和结束地址。编程期间,只有位于起始地址与结束地址间的各子页被接连地编程。该子页编程技术可大为减小扰动和编程时间。

Description

具交织读出和编程能力的改进集成电路存储器及工作方法

本发明的背景

本发明的领域

本发明涉及一种改进的集成存储器电路，能够无任何间隙地连续读出或编程数据页，并涉及运行它的方法。

先有技术的说明

用于存储数据的半导体集成存储器电路器件典型地已经分类为易失性的和非易失性的，前者在断电后其中的数据将丢失，后者在断电后其中的数据可以保持。

非易失性存储器中包含有安排成多行和多列(或比特线)的非易失性存储单元阵列，参照阵列中诸非易失性存储单元的安排情况，它们可以分类成与非型或或非型。此外，非易失性存储单元可安排成工作于页模式状态，其中，将一个数据页(通常为512字节)存储入与存储器电路器件集成在一起的多个锁存器(或者多个页缓存器)中。集成存储器电路器件的读出使一个存储单元页来的数据被读出，并存储入其多个锁存器中。然后，典型地，从集成存储器电路器件中以串行方式读出该多个锁存器的内容。集成存储器电路器件的编程使外部来的数据存储入其多个锁存器中。然后，将这多个锁存器的内容存储入一个非易失性存储单元页中。通常，一个非易失性存储单元页处于同一行或同一字线上。

常规的页模式读出工作中，每当寻址一个字线时，片上的控制电路需要一个等待状态，以检测到所选择字线的存储单元中存储的数据。检测到之后，数据在按时钟节拍输出至I/O板之前先锁存入多个页缓存器中。这个等待状态通常约为几微秒，占去平均页模式读出访问时间的一大部分。尤其在读出大量数据的应用中，经常要接连地寻址若干个相继的字线。由于每一寻址的字线有一个等待状态，将使得总的读出性能劣化。所以，非易失性存储器需要有最小数目的等待状态，以提供出高性能的页模式读出工作。

在US Patent No.5,768,215中，对上述等待状态问题提出了一种解决办法，采用两组页缓存器，每一组页缓存器的容量为一页存储单元之一半大小。初始时，自第一页存储单元来的数据读出进入两组页缓存器中。然后，读出第一组页缓存器，将内容向外输出。然而，一旦第二组页缓存器的内容开始读出，便开始第二页存储单元的读出，将第二页存储单元之一半中读出的数据存储入第一组页缓存器中。在第二组页缓存器的内容向外输出之后，该第二页存储单元的一半也已经读出，并存储入第一组页缓存器中。当第一组页缓存器开始读出时，第二页存储单元的第二个一半也开始读出，并存储入第二组页缓存器中。这样可交替读出一页存储单元的一半，并将数据存储入两组页缓存器之一，同时地，另一组页缓存器的内容被连续地读出。

通常的页模式程序工作中，首先将数据顺序地装入多个页缓存器。无论被编程的比特(或是集合成的字节)数目为多少，装入多个页缓存器的全部数据将同时地编程入一个所选择页的存储单元中。由于诸如电荷泵(典型地，因为编程中需要的电压源高于外部供电电压而配置它的)之类的片上电路只能传送一个有限的电流量，所以，当比特数目增加时编程效率将劣化。由于板上电荷泵所能提供的电流量的限制，一种解决办法是需要较大的时间来编程一页(或多页)数据。所以，需求一种新技术来给出高效的编程。

最后，在与非结构中应用的非易失性存储单元典型地为堆栈门类型，诸如是US Patent 5,768,215中所公开的。此外，在或非结构中应用的非易失性存储单元可以是堆栈门类型或是分离门类型，诸台US Patent 5,668,757中所公开的那样，这个公开的专利其整体引入在此作为参考。

发明概述

本发明中，一个集成电路存储器件内具有着安排成多个子页存储单元的一种页存储单元。诸存储单元与多个字线及多个比特线之间有电连接。多个子页缓存器与多个比特线之间也有电连接，以将由多个比特线所连接的存储单元中读出的数据进行存储。该器件还有一个I/O数据缓存器。每个子页中包含有多个非相邻的比特线，在它们上面连接了存储单元，而每个子页的诸比特线与另一子页的诸比特线是交织的。一个读出控制器电路连接至该多个子页缓存器上，以启动一个读出工作，将第一子页存储单元来的数据读出送到一个关联的第一子页缓存器上，同时将第二子页缓存器来的数据读出送到所述I/O数据缓存器上。

本发明还涉及一种集成电路存储器件，其中具有一个或非结构来仿真读出，并对一个与非集成电路存储器件中的工作进行编程。最后，本发明涉及一种读出-修改-写入电路。

附图的简要说明

图1是本发明之集成电路存储器件中其平面布置图的一个示意安排。

图2A是一个示意电路图，表明比特线连接至页缓存器上，以及将页缓存器分组成本发明之器件中的子页。

图2B是一个示意电路图，表明一个金属带同VSS的连接。

图3是一个详细的示意电路图，表示各个页缓存器与各个比特线之间的连接，以及本发明之器件中从页缓存器到输出缓存器的连接。

图3A是一个详细的电路图，表明本发明之器件中的比特线预充电电路。

图3B是一个详细的电路图，表明本发明之器件中的数据线预充电电路。

图3C是一个电路图，表明一个检测放大器以及与本发明之器件中每个页缓存器相关联的读出-修改-写入电路。

图4是一个详细的电路图，表明一个页缓存器与第一和第二列解码器电路的连接。

图4A是一个定时图，用于在本发明之器件中的页模式读出工作。

图4B是一个详细的电路图，表明比特线与输出缓存器之间的连接。

图4C是一个定时图，用于在本发明之器件中的页模式编程工作。

图4D是一个电路图，表明在图4所示出之电路中应用的信号BIASR的产生。

图5是一个本发明之器件的示意方框图。

图6是一个定时图，表明用于本发明之器件中的页模式读出工作。

图7是一个流程图，表明本发明之页模式读出方法中的子页预取数工作。

图8是一个流程图，表明本发明之页模式编程方法中的子页编程工作。

优选实施例的详细说明

参考图1，示明了本发明之集成电路存储器件10中应用的一个平面布置图的示意安排。众所周知，器件10由硅制成，是一个集成电路器件或芯片10。优选实施例中，该器件或芯片10是一个8M×8bit闪存EEPROM，如US Patent 5,668,757(该专利引入在此作为参考)中公开的那样，它应用了分离门类型的非易失性存储单元，安排成一个或非阵列12。如US Patent 5,668,757中公开的那样，存储单元之编程的产生依靠热沟道电子隧道。此外，优选实施例中，尽管器件10有着安排成或非阵列12的非易失性存储单元，但器件10也可以仿真与非类型页模式器件的工作。然而，应当指出，本发明并不限制于这一具体集成方式或是工作的配置或模式。

存储单元阵列12处于器件10的中央。阵列12的左边有一个控制门解码器14。阵列12的右边有一个字线解码器16。阵列12的上边有多个页缓存器18。优选实施例中，有512×8个页缓存器，它们对应于一个1024×8存储单元的页。外围电路24位于器件10的上边。器件10的左边有电荷泵22。器件10的右边有电流泵20。在器件10的四角邻近，放置有垫片(诸如I/O、电源和控制)。

由于存储单元阵列配置成8M×8bit，所以整个存储单元阵列12分成8个相同的子阵列(子阵列12-0、子阵列12-1、……、子阵列12-7)。每个子阵列有一个对应的I/O。因此，子阵列12-0对应于I/O-0，……，子阵列12-7对应于I/O-7。虽然，存储单元12分成8个相同的子阵列12-n，但是，来自字线解码器16的每个字和来自控制门解码器14的每个控制门线是沿着所有8个相同的子阵列12-n“水平地”走线的。优选实施例中，一条字线和一条控制线相交1024×8单元，而每个单元各有一条关联的比特线。因此，每个子阵列12-n中有1024个单元。在每个子阵列12-n内，有512个页缓存器18。因此，每个页缓存器18关联两个存储单元。为了简化解说，仅仅说明8个子阵列12-n之一以及其对应的页缓存器18-n之一，并示出于下面诸图中。

参考图2A，多条相邻的信号线PBLO至PBL511连接至各个页缓存器18上。每条信号线PBL连接至一个页缓存器18上。所以，有512个页缓存器18。每条信号线PBL通过比特线开关44(见图3)进一步连接至一对紧接相邻的比特线BLj和BL(j+1)上。因此，512条PBL线将512个页缓存器连接至1024条比特线上。每条比特线依次连接至一列非易失性存储单元上。当一行特定的存储单元被选择时，有1024个存储单元关联于512条PBL线。连接至诸信号线PBL0-PBL511上的全部512个(从#0至#511)页缓存器18进一步分组成16个交织的子页18-n。因此，每个子页18-n中包含有32个页缓存器18。每个子页18-n的组群及其成分如下：

子页n包含PBL[16k+n]，其中

n＝0，1，……，15；k＝0，1，……，31；

因此，子页18-0包含有连接至PBL[0]，[16]，[32]，[48]，……，[496]上的各个页缓存器18。

子页18-1包含有连接至PBL[1]，[17]，[33]，[49]，……，[497]上的各个页缓存器18。

子页18-2包含有连接至PBL[2]，[18]，[34]，[50]，……，[498]上的各个页缓存器18。

最后，子页18-15包含有连接至PBL[15]，[31]，[47]，[63]，……，[511]上的各个页缓存器18。

从上面可见，每个子页18-n中包含有位置并不互相紧接相邻的页缓存器18。相反地，同一个子页18-n的各个页缓存器18连接至这样的诸信号线PBL上，即它们互相地间隔相等的距离(也就是相隔15个页缓存器18的距离)，并一起组群以形成一个子页。因此，16个子页18-0至18-15是互相交织的。依靠这种安排，在子页预取数期间由选择出的存储单元抽取的电流可以均匀地扩展在全体的存储单元子阵列12-n上，而不是集聚在象32条相邻的PBL信号线那样窄的一个区域内。基于存储单元中源极扩散区的片电阻值，仔细地选择两条相邻PBL线之间的距离。

参考图2A，每个存储单元的源极线由一个局部扩散通路连接在一起。一条金属带的布线水平地通过单元阵列。间断性的VSS抽头做成使局部扩散通路连接至VSS上。如果子页距离L对于如图2A中示明的每个选择的比特线来说其长度足以容纳1个VSS抽头，则VSS颤动(或者地电位颤动)将最小化地降到I_cell×R_diff。这里，I_cell为单元电流，R_diff为扩散电阻。如果子页距离减小到L/4，则1个VSS抽头在4条所选择的比特线上共享，如图2B中所示，对于那4条比特线来说VSS颤动有不同的增加。所以，在VSS诸抽头布局区域的代价与VSS颤动之间，可以从折衷兼顾中得出一个最佳的L值。

图3是一个示意图，示明了页缓存器18、第一列解码器46、第二列解码器38/40/42、检测放大器和输出缓存器48。这个示图中，由数据锁存器和检测电路34构成各个页缓存器18。各个数据锁存器和检测电路34分别地连接至对应的各条PBL线上，并通过第一列解码器46，PBL线连接至MBL线上。每条MBL线通过2比特线的开关44 BSW0/BSW1连接至一对比特线上。每个锁存器和检测电路34x通过第二列解码器38/40/42又连接至数据线Dx上(如图中所示和后面的讨论，数据线Dx中包含一对数据线)。数据线Dx通过第二列解码器38/40/42连接至检测放大器和输出缓存器48上。

图3A是一个示意电路图，示明了比特线预充电电路44P和比特线开关44。电路44P的预充电晶体管用来在开始页模式读出工作之前将各个选择的比特线预充电至预定的电压电平BIASP上。预充电晶体管由信号YLPBx激励，这里，x＝0，……，15。信号YLPBx是一个解码的信号，它代表了具体的子页18-n之选择。当具体的YLPBx被激励时，它激励32对比特线BL，使那些64条比特线预充电。例如，如果YLPB0被激励，则比特线BL0、1，BL16、17，BL32、33，BL48、49，……，BL496、497均连接至电压源BIASP上。

每个页缓存器18连接至一条输出线Dx上(如前面的叙述，实际上输出线Dx是一对输出线)。由于有512个页缓存器18，所以有512条输出线Dx。16个相邻的页缓存器18和它们关联的输出线D(x，x+15)组群一起，形成一个组群36。总起来，有32组输出线D。如图3B中所示，32组输出线D都提供给第二列解码器38。基于选择信号YL0……YL15，由第二列解码器38从每个组群36选择出诸输出线D中的一条。因此，第二列解码器38选择32个输出，从每个组群36内选择出一个，它们代表了来自同一个选择的子页18-n内全部的页缓存器18的输出。

第二列解码器38的32个输出提供给预充电电路38P，它在节点DLU0……DLU15、DLU0……DLU15上输出32个信号。(仍然，每条线代表一对输出线。)预充电电路38P的预充电晶体管用来在切换第二列解码器38之前使各个中间节点DLUx预充电。

来自预充电电路38P的输出即信号DLU0……DLU15，DLU0……DLU15提供给第二列解码器40。基于选择信号YU0……YU15，由第二列解码器40选择出来自第一组16个DLU信号的诸输出线之一，以及来自第二组16个DLU信号的诸输出线之一。因此，第二列解码器40选择出两个输出，其每一个为一对输出线。

来自第二列解码器40的两个输出提供给预充电电路40P，它在节点DLL0和DLL1上输出两个信号。预充电电路40P的诸预充电晶体管用来在切换第二列解码器40之前使诸中间节点DLLx充电。

预充电电路40P输出的信号DLL0和DLL1提供给第二列解码器42，它基于选择信号20和21选择出两个信号之一作为输出DL(一对输出线：DL和DLB)。从第二列解码器42上来的选择的信号DL(DL和DLB)提供给输出缓存器48。

因此，通过第二列解码器38/40/42的作用，自选择的子页18-n来的、存储在一个页缓存器18中的一种信号(该信号及其补码两者)将从器件10中输出。预充电电路38P/40P只是在第二列解码器38/40/42被激励之前对一定的节点起预充电的作用。由于所有这些中间节点DLUx/DLLx上都负载有大的寄生电容，所以在第二列解码器38/40/42上的任何切换都将对图4中所示的数据锁存器34C造成扰动。为了防止这种扰动，在切换之前所有DLUx/DLLx节点都必须预充电到VCC-VTN上。

图3C是一个示意电路图，详细示明了输出缓存器48。来自选择的页缓存器18中一个锁存器之输出的一对输出信号DL和DLB(它们代表了数据信号和倒相的数据信号)，提供到差分放大器48SA上。差分放大器48SA的输出DOUT提供到一串锁存器上，然后提供给复用器48M。在页模式工作中，这将是信号的通路。然而，器件10也可以工作在非页模式下，这里，来自非易失性存储单元的信号直接地读出，不存储入页缓存器18。在那种场合，来自非易失性存储单元的信号连同来自一个参考单元的信号都提供到检测放大器48NA上。检测放大器48NA的输出提供给一串锁存器，再输入至复用器48M。复用器48M的输出给出为器件10的输出。

来自检测放大器48NA的锁存的信号CSAOUT又在反馈状态下提供给反馈电路48R，反馈电路48R连接至输出线DL和DLB上，应用在编程工作期间的读出-修改-写入模式中，后面将对此进行较详细的讨论。

图4是一个电路图，详细示明了页缓存器18之一。所示明的第二列解码器38中包含有用于每个数据锁存器的三个晶体管126/110/19，以及包含检测电路34；不过，为了便于解说，对于图3中所示的第二列解码器38只示出了用于每个数据锁存器的一个晶体管、以及检测电路34。第一列解码器46中包含有用于每个数据锁存器的两个晶体管124/142、以及检测电路34，但又为了便于解说，只示出图3中的一个晶体管。在此示意电路图中，每个数据锁存器和检测电路34中包含有一个数据锁存器34C、一个锁存器复位电路34D、一个程序/检测选择电路34B和一个程序激励电路34A。下面，将较详细地说明这个页缓存器18的程序/检测工作。

为了实现页模式读出工作，数据锁存器34C由锁存器复位电路34D首先复位，并由图3A中的比特线预充电电路44P将所选择的比特线预充电到电压电平BIASP上。取决于选择的存储单元中存储的数据，PBL(或者比特线或列线)被激励至两个二进制电压电平之某一个上：比特线预充电后的高电平或低电平。存储于存储单元中的数据可以是两种状态之一：通或断。每种状态代表二进制数据之一：1或0。如果选择的存储单元处于通状态，则该单元将抽取电流，使PBL从预充电电平BIASP上放电到0伏(低电平)上。如果选择的存储单元处于断状态，则该单元不抽取电流，PBL停留在预充电电平BIASP(高电平)上。在预充电比特线到达电稳定状态后，选择的存储单元被转换成PBL上对应的电压电平。

程序/检测选择电路34B的信号BIASL和选择的第一列解码器46的YLS使得PBL与数据锁存器34O(在锁存器34C中标记D的节点上)之间的检测通路接通。数据锁存器34C将按照PBL上的电压电平存储一个状态。在这个工作中，信号BIASR保持于大约1.5V上。所以，在此读出工作之后，选择的存储单元的数据被传输和锁存于数据锁存器34C中。如图3C中的符号所示明，锁存器34C中锁存的数据可应用任一种现代技术水平的SRAM检测放大器48SA以时钟节拍传送出。图4中所示的数据(DLU)和数据反码(DLUB)提供给图3C中所示的输入端DL和DLB。检测放大器48SA的输出进一步由连接成主从配置的两个锁存器予以缓存，以对于输出缓存器延伸其数据保持时间。

由前面可见，数据锁存器34C简单地是个SRAM，但可以在不同的条件下工作。数据锁存器34C工作上的作用是将数据提供给外部期间，或是存储由外部提供来的数据期间，数据提供在信号线D和DB上，它们将分别变成DLU和DLUB。在此情况下，节点BIASR与地相连，数据锁存器34C的作用如同一个通常的、对称的SRAM锁存器。然而，在预取数和检测工作期间，当数据锁存器34C的作用是检测和存储该存储单元的状态时，该存储单元是单端的，连接至单条比特线上。在那种情况下，BIASR连接至1.5V上。通过锁存器复位电路34D将节点DB拉到地电位上，锁存器34C便首先在D输出端上设置为高电平。数据锁存器34C中P型晶体管134的电导与存储单元的电导之比，决定了数据锁存器34C的D输出。

除了页模式读出工作之外，本发明的页缓存器34还能以一个附加的旁通门晶体管38A实现随机访问读出工作。与第二列解码器38一起，晶体管38A将PBL连接至数据线CDLU上，然后如图4B中所示，终于连接至CDLLx上，再连接至CDL上。图4B是一个示意电路图，示明了第二列解码器38/40/42的一个附加部分。在随机访问读出工作期间，存储于选择的存储单元内的数据通过第二列解码器38/40/42从对应的PBL传输至CDL上，并不经历第一列解码器46和数据锁存器34。应用如图3C中以符号所示的任一种现代技术水平的非易失性半导体存储器检测放大器48NA，能够读出CDL信号。检测放大器48NA的输出进一步由连接成主从配置的两个锁存器予以缓存，以对于输出缓存器延伸其数据保持时间。

图4A示明用于读出工作的一个详细的定时图。在示明为“检测YLS<0>”的期间，选择出一个特定的页x组群。当信号YLPB<0>变低时，所选择的比特线预充电。当YSL<0>第一次变高时，因电路34D的接通(Rstpgb也为高电平)而发生锁存器34的复位，第一列解码器46中的诸晶体管导通。然而，由于BIASL为低电平，程序/检测选择电路34B中的诸晶体管不导通，阻止了PBL来的信号通过到锁存器34上。当BIASL初始地变高时，PBL的存储单元发生放电。当BIASL为高电平和YLS<0>也为高电平时，从PBL到锁存器34C的通路接通。在此时间期内，Rstpgb为低电平，阻止锁存器34复位。于是，比特线PBL的值存储入锁存器34C内。

页缓存器34的编程工作如下面所述。

在页模式编程工作开始之前，由锁存器复位电路34D使数据锁存器34C首先复位。然后，通过第二列解码器38/40/42必须将各个I/O板来的输入数据(DLU和DLUB)装载入数据锁存器34C。在编程电路达到电稳定状态之后，装载入数据锁存器34C的数据如下地编程入所选择的存储单元中。编程/检测选择电路34B的信号pgmd和选择的第一列解码器46的YLS使PBL与编程激励电路34A之间的编程通路接通。取决于存储在数据锁存器34C中的数据，PBL将被编程激励电路34A激励至两个二进制电压电平之某一个：高电平或低电平。如果节点D＝VCC(这称为编程禁止状态)，晶体管117将导通。这会使电路34B中旁通晶体管116的诸节点之一连接至VCC上。导通的晶体管116会将PBL连接至VCC-VTN上。使PBL连接至VCC-VTN上的动作其结果是不发生编程工作。如果节点D为低电平，即D＝0V(这称为编程状态)，DB将变为高电平。它使晶体管118导通，PBL连接至处于地电位的PGND上。

参考图4C，示出了一个详细的定时图，用于前述的编程工作。

图5是一个示意的电路框图，示明了按照本发明用于实现编程和读出工作的各个电路。

图6是一个定时图，用于实现页模式读出工作。本发明的页模式读出工作开始于初始等待状态[t0-t2]，在此期间两个子页的数据相继地被预取数入对应的页缓存器中。那两个子页中包含有由外部地址输入选择出的一个第一子页以及逻辑上跟随在第一子页后面的一个第二子页。为了便于说明，子页[0](S0[0：31])的数据和子页[1](S1[0：31])的数据在初始等待状态期间被预取数。在这个初始等待状态之后，可以使控制信号RE_来回翻转，以在[t3-t4]期间顺序地按时钟节拍得出存储在子页[0]之页缓存器中的数据S0[0：31]。当时间跨越t4时，子页[1]的数据S1[0：31]开始按时钟节拍输出，在[t4-t5]期间同时地使子页[2](S2[0：31])的数据开始被预取数。此后，在任一个时间段t[N]-t[N+1]内(这里，N＞3)，由翻转的控制信号RE_按时钟节拍得出子页[M](S(M)[0：31])的数据，同时，子页[M+1](S(M+1)[0：31])的数据被预取数，这里，M＝0-15。由于数据的预取数总是领先于数据的按时钟节拍给出，所以在时间期t3之后不需要有等待状态。因此，除了初始等待状态之外，在所有其余的时间期内消除了等待状态。

图7是一个流程图，用于实现图6中所示的本发明的页模式无缝读出工作。此流程图中包含三个主要部分。在部分1、2中，各个子页在初始等待期间被接连地预取数。部分2、3是并行地处理的。在部分2中，按时钟节拍得出页缓存器数据。当地址按时钟节拍跨越子页边界时，部分3将与部分2并行地启动，以对一个新子页进行预取数。

图8是一个流程图，用以实现上面所述的页模式编程工作。此流程图中包含有四个主要的循环。在开始编程工作之前，必须使所有的页缓存器复位至“编程禁止”状态，并必须将一个起始地址输入给片上的地址计数器。用于编程的起始地址将由片上地址寄存器的一个第一集合予以锁存。在循环1中，各个数据字节顺序地装入各个页缓存器。当地址计数器增量时，地址寄存器的一个第二集合存储下最近的地址作为编程用的结束地址。在循环2中，实现读-修改-写入的例行程序。在该例行程序中，通过图4B中所示的PBL-CDL通路对所选择页的每个存储单元进行读出和检验。如果该存储单元已经处于编程的状态，则无论数据锁存器34C的原来内容怎样，都使对应的页缓存器的该数据锁存器34C设置到编程状态。

在与非技术条件下，用户能够在10个编程命令序列以内对选择的页进行编程，并对于在先前的编程序列中已经编程的、所选择的子页，正当地装入“1”。但在以后的校验阶段期间，这种装载会在存储器与锁存器数据之间造成校验矛盾。(存储单元为“0”，而锁存器数据为“1”。)解决这个问题的一种方法是当锁存器数据为“1”时，旁通掉校验误差。然而，当所选择页中非选择的子页内其存储单元于编程期间从“1”改变到“0”时，上面的做法将捕捉不到编程扰动误差。本发明中，当诸存储单元此前已被编程时，实施了读出-修改-写入来避免校验期间上述的误差，并在选择的子页中进一步编程诸存储单元。读出-修改-写入中的所有情况说明于下面。

a)如果存储器处在所选择页的所选择子页内：

如果锁存器数据为“1”或“0”，原来的存储单元数据为“0”，则读出-修改-写入将锁存器数据改变到“0”，对这个存储器进行再编程。校验期间，使存储单元数据与锁存器数据“0”进行比较。

如果新数据为“0”，原来的存储单元数据为“1”，则对这个存储器进行编程。校验期间，使存储单元数据与锁存器数据“0”进行比较。

如果锁存器数据为“1”，原来的存储单元数据也为“1”，则不对该存储器进行编程。校验期间，使存储单元数据与锁存器数据“1”进行比较。

b)如果存储器处在所选择页的非选择子页内：

锁存器数据为“1”。如果原来的存储单元数据为“0”，则读出-修改-写入将锁存器数据改变到“0”，不对这个存储器进行再编程，校验期间，使存储单元数据与锁存器数据“0”进行比较。

锁存器数据为“1”。如果原来的存储单元数据为“1”，则读出-修改-写入不改变锁存器数据，不对这个存储器进行再编程。校验期间，使存储单元数据与锁存器数据“1”进行比较。

由于快闪存储器的性质，只在擦除工作期间存储单元才能被擦除。在当前的场合下，擦除的单元将保持为二进制数据“1”。编程工作期间，诸存储单元只能从1到0进行编程。如果单元原来被擦除到1，它就可以编程到0。如果单元已经编程到0，则用编程工作不能将它编程回到1(只有擦除工作才能使数据从0反转到1)。如果控制电路尝试将任一个单元从0到1编程，则该单元不会发生变化。该单元会保持其原来的数据，所以，在读出-修改-写入过程中，原来的单元数据首先被读出。如果诸单元已经编程，则无论锁存器怎样指明，锁存器必须翻转回到编程状态，已确保已编程的单元依然为已编程的单元。如果诸单元被擦除了，则锁存器指示将被存储入单元中。

图3C中，电路48R示明了一个优选实施例来实现这种读出-修改-写入例行程序。如图3C中所示，如果选择的存储单元已经处于编程状态，则CSAOUT将为0V。当DlatWbk为高电平时，旁通门N0/N1将导通。所以，DL将被下拉到0V。对应的页缓存器数据也将设定到0V(编程状态)。在循环3中，接连的子页将被相继地编程。有三种寄存器集：

起始地址寄存器集(SAR)

结束地址寄存器集(EAR)

地址计数器(ADC)

在循环1期间，各个数据字节装入各个页缓存器中，编程应开始处的地址又装入至地址计数器(ADC)中。SAR地址寄存器集将这个地址存储作为起始地址。当数据装载过程停止时，地址计数器将最后的地址保持于在其上面编程应停止的地方。EAR地址寄存器将这个地址存储作为结束地址。在循环3期间，起始地址再装入地址计数器中。然后，子页编程从这个地址上开始。当编程前进到结束地址上时，编程停止。图5中示明了SAR、EAR和ADC寄存器。所以，在这个循环中，只有那些在循环1中先前装载了数据的子页，才被编程。在循环4中，通过图4B上示出的PBL-CDL通路，所选择页中的每个存储单元将被读出。通过图3B中示出的通路，每个数据锁存器34C也将被读出。使每个存储单元的数据与其对应的数据锁存器34C的数据进行比较。如果自存储单元和数据锁存器34C两者来的数据互相匹配，则该存储器成功地编程了。否则，这个存储单元编程失败。

Claims

1.一种集成电路存储器件，它包含有：

一页存储单元，它安排成与相关的多条字线和多条比特线进行电连接的多个子页存储单元；

多个子页缓存器，它们与所述多条比特线进行电连接，用于对连接至所述多条比特线的所述诸存储单元上读出的数据实施存储；

一个I/O数据缓存器；

每个子页包含有其上面连接着各个存储单元的多条非相邻的比特线，每个子页的所述各条比特线与另一个子页的各条比特线相互交织；以及

连接至所述多个子页缓存器上的读出控制器电路，用于启动一个读出工作，以将一个第一子页存储单元上来的数据读出至一个关联的第一子页缓存器上，同时地，将一个第二子页缓存器来的数据读出至所述I/O数据缓存器上。

2.权利要求1的器件，其中，每个子页中还包含有多条非相邻的、均匀地间隔开的比特线，它们上面连接着各个存储单元。

3.权利要求2的器件，其中，每个子页缓存器与多条相邻的比特线相关联；以及

一个列选择电路，用于将一个子页缓存器选择给所述多条相邻的比特线之一。

4.权利要求3的器件，其中，每个子页缓存器与两条比特线相关联。

5.权利要求4的器件，其中，每个子页缓存器中还包含有：

锁存器；

连接至所述锁存器上的复位电路；以及

开关，用于将所述锁存器连接至所述列选择电路上。

6.权利要求4的器件，其中，所述各个存储单元是非易失性存储单元。

7.权利要求6的器件，其中，所述非易失性存储单元页安排成或非结构。

8.一种读出一页存储单元的方法，该存储单元页安排成与一个集成电路存储器件内相关的多条字线和多条比特线进行电连接的多个子页存储单元；所述方法包含有：

读出第一子页的各个存储单元，所述第一子页中包含有连接至一个第一多条非相邻比特线的各个存储单元；

将所述第一子页存储单元来的数据存储入一个第一子页缓存器中；以及

将第一子页缓存器来的数据向外读出至所述集成电路存储器件上，同时地，读出一个第二子页存储单元，所述第二子页中包含有连接至一个第二多条非相邻比特线的各个存储单元，这些比特线与所述第一多条非相邻比特线相互交织，并存储下从一个第二子页缓存器来的、不同于从所述第一子页缓存器来的数据。

9.权利要求8的方法，其中，所述第一多条非相邻比特线是相互间均匀地间隔的。

10.权利要求9的方法，其中，所述第二多条非相邻比特线是相互间均匀地间隔的。

11.权利要求8的方法，其中，所述第一子页缓存器包含有多个锁存器，又其中，每个锁存器与多条比特线相关联。

12.权利要求11的方法，其中，每个锁存器与两条比特线相关联。

13.权利要求11的方法，其中，所述第二子页缓存器包含有多个锁存器，又其中，每个锁存器与多条比特线相关联。

14.一种集成电路存储器件，用于仿真与非存储器件的读出工作，所述集成电路存储器件中包含有：

安排成一种或非配置的、由各个分离门类型的浮动门存储单元组成的阵列，并与相关的多条字线和多条比特线进行电连接；所述阵列安排成多个子页存储单元；

与所述多条比特线进行电连接的多个子页缓存器，用于存储下从连接至所述多条比特线的所述各个存储单元上读出的数据；以及

与所述多个子页缓存器连接的读出控制电路，用于启动读出工作，将一个第一子页存储单元来的数据读出进入一个第一子页缓存器，并用于启动一个读出工作，将所述第一子页缓存器来的数据向外读出至所述集成电路存储器件中；同时地，用于启动一个读出工作，将一个第二子页存储单元来的数据读出进入一个第二子页缓存器中。

15.权利要求14的器件，其中，所述多个子页存储单元之每个子页中包含有多条其上面连接着各个存储单元并且非相邻地均匀间隔开的比特线，又所述多个子页存储单元相互交织。

16.权利要求15的器件，其中，每个子页缓存器与多条相邻比特线相关联；以及

列选择电路，用于选择一个子页缓存器给所述多条相邻比特线之一。

17.权利要求16的器件，其中，每个子页缓存器与两条比特线相关联。

18.权利要求17的器件，其中，每个子页缓存器中还包含有：

锁存器；

连接至所述锁存器上的复位电路；以及

开关，用于将所述锁存器连接至所述列选择电路上。

19.一种集成电路存储器件，它包含有：

多个非易失性存储单元，它们与相关的多条字线和多条比特线进行电连接；

锁存器，与所述多条比特线进行电连接，用于将被编程的数据存储入一个选择的存储单元中；

检测放大器，与所述多条比特线进行电连接，用于检测存储在所述选择的存储单元中的数据；

修改电路，用于接收由所述检测放大器检测到的所述数据，并用于将所述数据存储入与一条比特线相关联的所述锁存器中，该比特线是与所述选择的存储单元相连接的，只是这个场合中，检测的所述数据属于被编程状态中的存储单元；以及

编程电路，用于将所述锁存器来的数据存储至所述选择的存储单元中。

20.一种对一个非易失性存储单元之阵列中一个选择的非易失性存储单元进行编程的方法，所述非易失性存储单元阵列连接至多条字线上和多条比特线上；所述方法包含有：

在与所述选择的存储单元连接的一个锁存器中进行存储，被编程的数据存储入所述选择的存储单元中；

从所述选择的存储单元中读出数据；以及

基于读出的所述数据修改所述锁存器。

21.一种集成电路存储器件，用于仿真与非存储器件的编程工作，所述集成电路存储器件中包含有：

与所述多条用于存储数据的比特线进行电连接的多个子页缓存器，对外向所述器件提供数据，并且数据被编程入连接至所述多条比特线上的所述各个存储单元中；以及

与所述多个子页缓存器连接的一个编程控制电路，用于启动一个编程工作，将顺序地来自一个子页缓存器的数据编程入一个关联的子页存储单元中，直至来自所述多个子页缓存器的数据都编程入所述多个子页存储单元中。

22.权利要求21的器件，其中，所述各个存储单元之每一个的编程应用热电子沟道注入法。

23.一种集成电路非易失性存储器件，它包含有：

浮动门存储单元阵列，它与相关的多条字线和多条比特线进行电连接，所述阵列安排成多个子页存储单元；

与所述多条用于存储数据的比特线进行电连接的多个子页缓存器，对外向所述器件提供数据，并且数据被编程入连接至所述多条比特线上的所述各个存储单元中；

起始子页地址缓存器，用于存储被编程入所述存储单元之数据的起始地址；

结束子页地址缓存器，用于存储被编程入所述存储单元之数据的结束地址；以及

与所述多个子页缓存器连接的编程控制电路，用于启动编程工作，从所述起始子页地址缓存器上存储的地址起、到所述结束子页地址缓存器上存储的地址止，顺序地将数据编程入关联的各个子页存储单元中。

24.一种集成电路非易失性存储器件，它包含有：

浮动门存储单元阵列，它与相关的多条字线和多条比特线进行电连接；

每个子页缓存器包含一个具有第一输入/输出节点和第二输入/输出节点的锁存器，其中，所述第二输入/输出节点是所述第一输入/输出节点的反相，锁存器还具有一个第一节点和一个第二节点，所述第一节点连接至一个第一电压上，又其中，所述第一输入/输出节点连接至一个关联的比特线上；以及

控制电路，当数据沿着所述第一和第二输入/输出节点向外提供给所述锁存器或者由外部提供自所述锁存器时，用于将所述第一电压提供给所述第二节点，并当数据从所述比特线读出进入所述锁存器时，用于将不同于所述第一电压的一个第二电压提供给所述第二节点。

25.权利要求24的器件，还包含一个连接至所述第二输入/输出节点的复位电路，用于使所述锁存器的状态复位。

26.一种集成电路非易失性存储器件，它包含有：

每个子页缓存器内包含一个用于对连接至一个关联的比特线上的存储单元之状态进行存储的锁存器，所述锁存器具有一个第一输入/输出节点和一个第二输入/输出节点，其中，所述第二输入/输出节点是所述第一输入/输出节点的反相，又其中，所述第一输入/输出节点连接至一条关联的比特线上；以及

具有第一比较器和第二比较器的检测放大器，所述第一比较器具有两个输入端，用于接收沿着所述第一输入/输出节点提供的一个锁存器来的信号，以及接收沿着所述第二输入/输出节点提供的一个信号，并对它们进行比较，用以产生出一个指明所述锁存器中存储之状态的第一输出信号，又所述第二比较器具有两个输入端，用于接收来自一条比特线的信号和一个参考信号，并对它们进行比较，用以产生出指明连接至所述比特线上之一个存储单元内所存储之状态的一个第二输出信号；该检测放大器还具有一个复用器，用于输出所述第一或第二输出信号。

27.权利要求26的器件，其中，所述检测放大器还包含一个反馈连接，将所述第二比较器的输出连接至所述第一比较器的所述两个输入端上。