CN106776355B - 对存储器的连续页面读取 - Google Patents

对存储器的连续页面读取 Download PDF

Info

Publication number
CN106776355B
CN106776355B CN201611050680.3A CN201611050680A CN106776355B CN 106776355 B CN106776355 B CN 106776355B CN 201611050680 A CN201611050680 A CN 201611050680A CN 106776355 B CN106776355 B CN 106776355B
Authority
CN
China
Prior art keywords
page
data
words
memory
receiving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611050680.3A
Other languages
English (en)
Other versions
CN106776355A (zh
Inventor
沈骏
张屹华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority to CN201611050680.3A priority Critical patent/CN106776355B/zh
Publication of CN106776355A publication Critical patent/CN106776355A/zh
Application granted granted Critical
Publication of CN106776355B publication Critical patent/CN106776355B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/202—Non-volatile memory
    • G06F2212/2022—Flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/6022—Using a prefetch buffer or dedicated prefetch cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/65—Details of virtual memory and virtual address translation
    • G06F2212/654—Look-ahead translation

Abstract

本发明涉及对存储器的连续页面读取。本文所揭示的标的涉及以连续方式读取存储器的技术。一种方法包括以下步骤：读取第一数据页面并响应于接收到所述第一页面的存储器地址的第一部分而将所述第一数据页面提供到页面缓冲器；响应于接收到所述第一页面的所述存储器地址的额外部分而提取存储在所述页面缓冲器中的所述第一数据页面的字；及在完成所述提取所述第一页面的字之前激活读出放大器以感测第二数据页面。同时读取第一页面的一部分及后续页面的一部分的此过程可提供改进读取速度的益处。

Description

对存储器的连续页面读取
分案申请
本发明专利申请是申请日为2010年12月24日，申请号为201080070725.8，以及发明名称为“对存储器的连续页面读取”的发明专利申请案的分案申请。
技术领域
本文中所揭示的标的涉及以连续方式读取存储器的技术。
背景技术
存储器装置是用于许多类型的电子装置中，比如，计算机、蜂窝式电话、个人数字助理(PDA)、数据记录器及导航设备(仅举几个实例)。在此些电子装置中，可采用各种类型的非易失性存储器装置，比如NAND或NOR快闪存储器、SRAM、DRAM及相变存储器(仅举几个实例)。通常来说，可使用写入或编程操作以将信息存储在此些存储器装置中，同时可使用读取操作来检索已存储的信息。
发明内容
本发明提供了一种方法，其包括：接收第一数据页面的存储器地址的至少一部分；至少部分地基于接收到所述存储器地址的至少一部分而从页缓冲器提取所述第一数据页面的字；及在开始提取所述第一数据页面的字之后接收第二数据页面。
本发明还提供了一种用于读取数据的控制器，所述控制器经操作以：响应于接收数据页的存储器地址的第一部分而将所述数据页提供到页缓冲器；响应于接收所述存储器地址的额外部分而提取所述页缓冲器中的所述数据页的字；及响应于从所述页缓冲器提取的所述数据页的所述字的监视的计数达到阈值计数而读取后续数据页。
本发明进一步提供了一种系统，其包括：存储器单元阵列；及控制器，其与所述存储器单元阵列通信，所述控制器经操作以：接收第一数据页面的存储器地址的至少一部分；至少部分地基于接收到所述存储器地址的至少一部分而提取页缓冲器中的所述第一数据页面的字；及至少部分地基于从所述页缓冲器提取的所述第一数据页的所述字的监视的计数达到阈值计数而接收第二数据页面。
附图说明
参考以下图式将描述非限制性及非详尽性实施例，其中在贯穿各种图式中，除非另行说明，否则相同参考数字指代相同部件。
图1是根据实施例的连续读取过程的时序图。
图2是根据实施例的连续读取过程的流程图。
图3是根据另一实施例的连续读取过程的时序图。
图4是根据又一实施例的连续读取过程的时序图。
图5是根据又一实施例的连续读取过程的时序图。
图6是图解说明计算系统的示范性实施例的示意图。
具体实施方式
贯穿本说明书，对“一个实施例”或“一实施例”的引用意指连同所述实施例描述的特定特征、结构或特性包含在所主张标的的至少一个实施例中。因此，在贯穿本说明书的各处中出现的词组“在一个实施例中”或“一实施例”不一定全部指同一实施例。此外，特定特征、结构或特性可组合在一个或一个以上实施例中。
本文中描述的实施例包含通过以重叠、连续方式读取存储在存储器中的多个页面的数据来改进数据输送量的过程及/或电子架构。例如，在读取第一页面之后，可在无中断的情况下连续读取第二页面以提供所述第二页面的存储器地址。此读取过程还可包含读取所述第一页面的一部分同时准备读取所述第二页面的一部分。例如，当读取所述第一页面的一部分时，可激活存储器的一个或一个以上读出放大器以测量所述第二页面中所包含的存储器单元的状态。在实施方案中，读出放大器的此激活可包括用以读取页面的过程的初始部分。
在实施方案中，数据页面可包括十六个字，其中一个数据字可包括十六个位，然而所主张的标的不限于此。相较于非连续读取多个页面的读取操作，读取多个数据页面的此连续方式可导致相对快速的读取操作。读取速度的此改进的原因可归因于以下事实：此连续读取过程无需包含原本可在读取一个页面的过程结束之后且在读取后续页面的过程开始之前发生的时间延迟。例如，或者可使用此时间延迟以提供存储器地址及/或在读取过程期间为感测后续数据页面的存储器单元预留时间。又，此连续读取过程的益处可包含减少突发读取技术可使用的引脚数目。例如，连续读取过程无需包含CLOCK引脚、WAIT引脚及/或ADDRESS VALID引脚。即便如此，此连续读取过程还可实现与突发读取过程类似的数据输送量。
在实施例中，以重叠、连续方式读取存储器装置的多个页面的过程可包含感测/读取数据页面并响应于接收到存储器地址的第一部分而将所述数据页面清空到页面缓冲器中。所述存储器地址的第一部分可包括数据页面的地址且所述存储器地址的额外部分可包括所述存储器地址的最低有效位以识别所述数据页面的字。例如，一个三字节地址的第一部分可包括所述地址的几乎四个最低有效位(LSB)。在将所述数据页面清空到所述页面缓冲器中之后，可将所述存储器地址的额外部分(例如，LSB)提供到所述存储器装置。因此，用户可开始从所述页面缓冲器提取所述页面的字。在提取字的此过程期间，可计数从所述页面缓冲器提取的字的数目。如果此计数达到特定阈值数目，那么可开始读取后续数据页面的读取过程。此特定阈值数目(可针对特定应用选择)可包括小于所述数据页面的字的阈值数目的数目。同时，在读取后续数据页面的至少第一部分的同时可继续提取第一页面的剩余字。读取存储器装置的多个页面的此过程可进一步包括响应于正提取数据页面的末字而将后续数据页面清空到页面缓冲器中。在实施方案中，可在不接收后续数据页面的地址的情况下自动执行起始后续数据页面的读取。例如，用户或执行应用程序无需提供后续数据页面的地址。当然，读取多个页面的过程的此些细节仅为实例，且所主张的标的不限于此。
在另一实施例中，可响应于存储器地址的位的两个状态之间的切换而执行以重叠、连续方式读取存储器装置的多个页面的过程。例如，使存储器地址的LSB从高状态切换到低状态可导致提取数据字。随后从低状态切换到高状态可导致提取另一数据字等等。以此方式，可与切换所述存储器地址的位同步地执行提取数据字。在此实施方案中，提取数据的过程可仅使用存储器装置的单一地址引脚(例如，用于存储器地址的LSB的引脚)。
在实施例中，以连续方式读取存储器装置的多个页面的过程可由包括控制器的存储器装置执行，所述控制器用以读取数据页面并响应于接收到存储器地址的第一部分而将所述数据页面清空到页面缓冲器中。在此过程中，控制器还可响应于接收到所述存储器地址的额外部分而提取存储在所述页面缓冲器中的数据页面的字。此控制器还可监视从所述页面缓冲器提取的字的计数且响应于所述计数达到特定阈值数目，所述控制器可读取后续数据页面同时继续提取所述字。此特定阈值数目可小于所述数据页面中的字的数目。
图1是根据实施例的连续读取过程100的时序图。在一个实施方案中，此读取过程可应用于包括NOR快闪存储器、存储器控制器及处理器的计算系统(例如，参见图6)。其它实施方案可涉及其它类型的存储器，比如NAND、PCM等等。例如，处理器(响应于执行应用程序)可提供包含识别将读取数据的物理位置的存储器地址的读取命令。此地址可包括多字宽并行信号。在一个实施方案中，从NOR快闪存储器读取的数据可在发送到处理器(例如，用户)之前加载到页面缓冲器。当然，计算的此些细节仅是实例且所主张的标的不限于此。
在一个实施方案中，读取过程100可涉及24位寻址及包括十六个字的页面。因此，例如可由4位地址或24位地址的4位LSB部分个别地识别特定页面的此些字。图1中的标记“A[Max:4]”意指包括从最高有效位(MSB)到从LSB起的第四位的多个位的存储器地址的一部分。类似地，A[3:0]描述包括从从所述LSB起的第四位到所述LSB的四个位的存储器地址的一部分。当然，关于地址大小的此些细节仅是实例且所主张的标的不限于任何特定大小。
参考图1，在时间T1，可将地址A[Max:4]的MSB部分提供到存储器装置。又在时间T1，波形CRD#可转变成逻辑低以引导所述存储器装置进入连续读取模式。芯片启用信号CE#还可转变成逻辑低。又在时间T1，可由波形ATD中的脉冲指示从所述存储器装置读取数据页面的感测过程。如上文解释，可由地址A[Max:4]的MSB部分识别此数据页面。感测过程可包含激活一个或一个以上读出放大器以感测存储器装置的存储器阵列的页面的个别存储器单元的逻辑电平。例如，在实施方案中，可通过比如由存储器装置中的ATD电路产生的地址事务检测(ATD)脉冲等事件激活读出放大器。例如，此ATD电路可响应于检测到MSB地址的转变而产生ATD脉冲。在完成此感测过程后，可即刻在时间间隔ELQV(例如，CE#低到DQ有效)期间的某时(例如，在清空过程中)将读取数据页面加载到页面缓冲器中。接着，可通过用户、处理器或发出读取命令以从存储器装置进行读取的任何此实体检索存储在所述页面缓冲器中的数据页面的个别字节或字。同时，可将包括四个位的存储器地址的LSB部分A[3:0]提供到所述存储器装置。在时间T2，可由存储器控制器(例如)从所述页面缓冲器检索所述数据页面的第一字D0。在时间T3，所述存储器控制器可响应于接收到新存储器地址A[3:0]而从所述页面缓冲器检索所述数据页面的第二字D1。例如，所述新存储器地址可包括对应于存储在当前页面的位置01H处的字D1的值01H。在时间间隔Tapa期间，所述存储器装置的存储器控制器可解码A[3:0]以从所述页面缓冲器检索后续字(举例来说，比如D1)并将所述后续字放置在数据总线上。可响应于接收到后续地址A[3:0](例如，02H、03H、04H…)而从页面缓冲器类似地检索所述数据页面的后续字。在实施方案中，可计数从数据缓冲器检索的数据字的数目。在达到特定阈值计数之后(比如在时间T4)，可开始读取后续数据页面(例如，包括字D16到D31)的过程，同时继续从页面缓冲器提取第一页面的剩余字。详细地，参考图1中的DATA波形，在字D9处达到特定阈值计数之后(比如在时间T4)，可开始读取后续数据页面的过程，同时继续从页面缓冲器提取第一页面的剩余字D10到D15。因此，在从数据缓冲器检索特定数目个字后，可即刻发生开始读取后续数据页面的此过程，其中所述特定数目小于所述数据页面中的字数目。波形ATD可包含在时间T4的脉冲以开始读取后续数据页面的感测过程。此感测过程可发生在时间间隔Tsense内。在完成所述感测过程后且在完成从页面缓冲器检索或提取第一页面的字的过程之后(比如在时间T5)，可将新读取的第二数据页面加载到页面缓冲器中(在时间T5由波形Flush中的脉冲指示)。在一个实施方案中，如果已提取页面的所有字，那么可完成检索或提取所述页面的字的过程。同时读取第一页面的一部分及后续页面的一部分的此过程可提供改进读取速度的益处。此过程还可包括读取第一页面及后续页面的连续读取过程。
正如第一数据页面(如上文所述)，可响应于接收到后续地址A[3:0](例如，01H、02H、03H…)而从所述页面缓冲器类似地检索第二或后续数据页面的后续字。在达到特定计数之后(比如在时间T6)，可开始读取第三数据页面(例如，包括字D32到D47)的过程，同时继续从所述页面缓冲器提取第二页面的剩余字。详细地，参考图1中的DATA波形，在字D24处达到特定计数之后(比如在时间T6)，可开始读取第三数据页面的过程，同时继续从所述页面缓冲器提取第二页面的剩余字D25到D31。因此，在从数据缓冲器检索特定阈值数目个字后，可即刻发生开始读取后续数据页面的此过程。波形ATD可包含在时间T6的脉冲以开始读取第三数据页面的感测过程。此感测过程可发生在时间间隔Tsense(例如，从时间T6到时间T7)内。在完成所述感测过程后且在完成从所述页面缓冲器检索或提取所述第二页面的字的过程之后(比如在时间T7)，可将新读取的第三数据页面加载到所述页面缓冲器中(在时间T7由波形Flush中的脉冲指示)。同时读取第二页面的一部分及第三页面的一部分的此过程可提供改进读取速度的益处，如上文提及。此过程还可包括读取第二页面及第三页面的连续读取过程。可针对后续数据页面以与上文描述类似的方式继续此过程。当然，过程100的此些细节仅为实例且所主张的标的在此方面不受限制。
图2是根据实施例的连续读取过程200的流程图。此读取过程可类似于(例如)通过图1中的时序图所描述的读取过程。在框210，可将包含存储器地址的读取命令提供到存储器装置。可(例如)由执行应用程序的处理器起始此读取命令，然而所主张的标的不限于此。在一个实施方案中，可由存储器装置在并行总线上接收此读取命令及存储器地址。在另一实施方案中，可由所述存储器装置串行接收此读取命令及存储器地址。在任一实施方案中，在框220，所述存储器装置可读取通过包括MSB的存储器地址的至少一部分识别的数据页面。相比来说，例如存储器地址的LSB可描述页面的数据的个别字及/或字节。读取数据页面的过程可包括感测过程，所述感测过程包含激活一个或一个以上读出放大器以感测存储器装置的存储器阵列的页面的个别存储器单元的逻辑电平。在框230，在完成此感测过程后，可即刻将读取数据页面加载或清空到页面缓冲器中。在框240，接着可通过(例如)用户、处理器或发出读取命令以从存储器装置进行读取的任何此实体检索存储在所述页面缓冲器中的数据页面的个别字。在框250，可监视或计数所提取字的数目。在菱形260，可比较目前为止所提取的字数目与小于所述页面中的字数目的特定阈值数目。例如，此特定阈值数目可等于12，其中页面中的字数目可等于16。如果所提取的字数目小于特定阈值数目，那么过程200可返回到框240以提取另一字。然而，如果所提取的字数目不小于特定阈值数目，那么过程200可前进到框270以开始读取后续数据页面的过程。在框285，可通过感测过程读取后续数据页面，如上文所述。在完成感测过程后，可即刻将后续页面清空到页面缓冲器。同时，在框285所述的过程发生的同时可从页面缓冲器提取第一页面的剩余字。因此，在从数据缓冲器检索特定数目个字后，可即刻发生开始读取后续数据页面的此过程。另外，此过程可包括在无时间延迟的情况下及/或在不提供后续页面的新页面地址的情况下读取后续页面的连续读取过程。当然，过程200的此些细节仅为实例且所主张的标的在此方面不受限制。
图3是根据实施例的特定连续读取过程300的时序图。此过程可类似于上述过程100或200，不同的是过程300开始于如下的失准开始地址。此失准开始地址可包括不等于00H(其可表示数据页面中的第一字)的字地址(例如，参见过程100，其中第一字D0是由地址00H表示)。尽管如此，在此情况下，在特定实施例中，可在可读取后续数据页面之前从页面缓冲器提取页面的所有字。然而，无需相对于将此些字存储在存储器阵列的页面及/或页面缓冲器中的顺序依序执行此提取过程。例如，在图3中，失准开始地址等于0EH(其可表示字D14)。接着可提取由字地址0FH表示的D15。在达到字地址(例如，0FH)的上值后，字地址接着可即刻以字地址00H开始以使得接着提取字D0。以下字地址可依序包括分别表示D1、D2、D3…D13的值01H、02H、03H…0DH。因此，可提取所有十六个字，然而所主张的标的不限于任何特定提取顺序。
详细地，读取过程300可涉及24位寻址及包括十六个字的页面。因此，(例如)可通过4位地址或24位地址的4位LSB部分个别地识别特定页面的此些字。当然，关于地址大小的此些细节仅为实例，且所主张的标的不限于任何特定大小。在时间T1，可将地址A[Max:4]的MSB部分提供到存储器装置。又在时间T1，可通过波形ATD中的脉冲指示从存储器装置读取数据页面的感测过程。如上文解释，可通过地址A[Max:4]的MSB部分识别此数据页面。感测过程可包含激活一个或一个以上读出放大器以感测存储器装置的存储器阵列的页面的个别存储器单元的逻辑电平。在完成此感测过程后，可即刻在时间间隔ELQV期间的某时将读取数据页面清空到页面缓冲器。接着，可通过用户、处理器或发出读取命令以从存储器装置进行读取的任何此实体检索存储在所述页面缓冲器中的数据页面的个别字节或字。同时，可将包括四个位的存储器地址的LSB部分A[3:0]提供到存储器装置。如上文指出，此存储器地址无需以特定存储器位置(例如，00H)开始。例如，在时间T2，可从页面缓冲器检索所述数据页面的第一字D14。在时间T3，可响应于接收到新存储器地址A[3:0]而从页面缓冲器检索所述数据页面的第二字D15。例如，所述新存储器地址可包括对应于存储在当前页面的位置0FH处的字D15的值0FH。响应于接收到后续地址A[3:0](例如，00H、01H、02H…)可从所述页面缓冲器类似地检索所述数据页面的后续字。在实施方案中，可计数从数据缓冲器检索的数据字的数目。在达到特定阈值计数之后(比如在时间T4)，可开始读取后续数据页面(例如，包括字D16到D31)的过程，同时继续从页面缓冲器提取第一页面的剩余字。详细地，参考图3中的DATA波形，在字D7处达到特定阈值计数之后(比如在时间T4)，可开始读取后续数据页面的过程，同时继续从页面缓冲器提取第一页面的剩余字D8到D13。因此，在从数据缓冲器检索特定阈值数目个字后，可即刻发生开始读取后续数据页面的此过程，其中所述特定阈值数目小于所述数据页面中的字的数目。波形ATD可包含在时间T4的脉冲以开始读取后续数据页面的感测过程。此感测过程可发生在时间间隔Tsense内。在完成所述感测过程后且在完成从页面缓冲器检索或提取第一页面的字的过程之后(比如在时间T5)，可将新读取的第二数据页面加载到页面缓冲器中(在时间T5由波形Flush中的脉冲指示)。尽管可能已从所述第一页面的地址范围中间开始提取所述第一数据页面，然而还可以地址00H开始提取下一数据页面。例如，可响应于接收到地址A[3:0](例如，01H、02H、03H…)而从页面缓冲器检索第二或后续数据页面的后续字。如在第一数据页面的情况中，在达到特定计数之后(比如在时间T6)，可开始读取第三数据页面(例如，包括字D32到D47)的过程，同时继续从页面缓冲器提取所述第二页面的剩余字，如上文解释。详细地，参考图3中的DATA波形，在字D24处达到特定计数之后(比如在时间T6)，可开始读取第三数据页面的过程，同时继续从页面缓冲器提取第二页面的剩余字D25到D31。因此，在从数据缓冲器检索特定数目个字后，可即刻发生开始读取后续数据页面的此过程。波形ATD可包含在时间T6的脉冲以开始读取第三数据页面的感测过程。此感测过程可发生在时间间隔Tsense(例如，从时间T6到时间T7)内。在完成所述感测过程后且在完成从页面缓冲器检索或提取第二页面的字的过程之后(比如在时间T7)，可将新读取的第三数据页面加载到页面缓冲器中(在时间T7由波形Flush中的脉冲指示)。可针对后续数据页面以与上文描述类似的方式继续此过程。当然，过程300的此些细节仅为实例且所主张的标的在此方面不受限制。
图4是根据实施例的特定连续读取过程400的时序图。此过程可类似于上文所述的过程100或200，不同的是过程400(如过程300)开始于如下的失准开始地址。如上文解释，此失准开始地址可包括不等于00H(其可表示数据页面中的第一字)的字地址(例如，参见过程100，其中第一字D0由地址00H表示)。在此情况下，与过程300相比，读取以失准开始地址开始的初始页面的过程可包括截断所述初始页面并开始读取以对准地址开始(例如，以字地址00H开始)的后续页面的过程。详细地，在时间T1，可将地址A[Max:4]的MSB部分提供到存储器装置。又在时间T1，可通过波形ATD中的脉冲指示从存储器装置读取数据页面的感测过程。如上文解释，可由地址A[Max:4]的MSB部分识别此数据页面。感测过程可包含激活一个或一个以上读出放大器以感测存储器装置的存储器阵列的页面的个别存储器单元的逻辑电平。在完成此感测过程后，可即刻在时间间隔ELQV期间的某时将读取数据页面清空到页面缓冲器。接着，可通过用户、处理器或发出读取命令以从存储器装置进行读取的任何此实体检索存储在所述页面缓冲器中的数据页面的个别字节或字。同时，可将包括四个位的存储器地址的LSB部分A[3:0]提供到存储器装置。如上文指出，此存储器地址无需以特定存储器位置(例如00H)开始。例如，在时间T2，可从页面缓冲器检索所述数据页面的第一字D14。在时间T3，可响应于接收到新存储器地址A[3:0]而从页面缓冲器检索所述数据页面的第二字D15。例如，所述新存储器地址可包括对应于存储在当前页面的位置0FH处的字D15的值0FH。然而，可在时间T4重新初始化过程400因此截断第一数据页面，而非从所述页面缓冲器检索所述数据页面的后续字。在一个实施方案中，无法读取此经截断数据，然而在到页面缓冲器的后续清空期间可保留此数据。可通过在时间T4开始的时间间隔ELQV期间感测后续数据页面(例如，包括字D16到D31)并将所述后续页面清空到页面缓冲器中而开始读取所述后续页面的过程。在时间T5，可提取字D16以及后续字D17、D18等等。在达到特定提取计数之后(比如在时间T6)，可开始读取第三数据页面(例如，包括字D32到D47)的过程，同时继续从页面缓冲器提取第二页面的剩余字，如上文解释。详细地，参考图4中的DATA波形，在字D24处达到特定计数之后(比如在时间T6)，可开始读取第三数据页面的过程，同时继续从页面缓冲器提取第二页面的剩余字D25到D31。因此，在从数据缓冲器检索特定数目个字后，可即刻发生开始读取后续数据页面的此过程。波形ATD可包含在时间T6的脉冲以开始读取第三数据页面的感测过程。此感测过程可发生在时间间隔Tsense内(例如，从时间T6到时间T7)。在完成所述感测过程后且在完成从所述页面缓冲器检索提取第二页面的字的过程之后(比如在时间T7)，可将新读取的第三数据页面加载到页面缓冲器中(在时间T7由波形Flush中的脉冲指示)。可针对后续数据页面以与上文描述类似的方式继续此过程。当然，过程400的此些细节仅为实例且所主张的标的在此方面不受限制。
图5是根据另一实施例的特定连续读取过程500的时序图。为图解说明特定实例，读取过程500可涉及24位寻址及包括十六个字的页面。因此，(例如)可通过4位地址或24位地址的4位LSB部分个别地识别特定页面的此些字。图5中的标记“A[Max:1]”意指包括除LSB之外的所有位的存储器地址的一部分。因此，A0描述所述存储器地址的LSB。当然，关于地址大小的此些细节仅为实例且所主张的标的不限于任何特定大小。
过程500可类似于过程100，除关于提取页面的字节或字的过程之外。详细地，过程100包含通过增加及/或更新字地址A[3:0]来提取字D0、D1、D2等等。相比来说，过程500包含通过切换存储器地址A0的LSB来提取字D0、D1、D2等等。因此，例如，当A0从一个逻辑电平转变到另一逻辑电平(例如，从1转变到0或从0转变到1)时，可从页面缓冲器提取后续字。
返回到图5，在时间T1，可将地址A[Max:1]的MSB部分提供到存储器装置。还在时间T1，波形CRD#可转变成逻辑低以指示所述存储器装置进入连续读取模式。芯片启用信号CE#还可转变成逻辑低。还在时间T1，可通过波形ATD中的脉冲指示从所述存储器装置读取数据页面的感测过程。如上文解释，可通过地址A[Max:1]的MSB部分识别此数据页面。感测过程可包含激活一个或一个以上读出放大器以感测存储器装置的存储器阵列的页面的个别存储器单元的逻辑电平。在完成此感测过程后，可即刻在时间间隔ELQV期间的某时将读取数据页面加载到页面缓冲器(例如，清空过程)中。接着，可由用户、处理器或发出用以从存储器装置进行读取的读取命令的任何此类实体检索存储在页面缓冲器中的数据页面的个别字节或字。同时，可将所述存储器地址的LSB A0提供到所述存储器装置。在时间T2，可从页面缓冲器检索所述数据页面的第一字D0。在时间T3，可响应于切换或转变存储器地址的LSBA0而从页面缓冲器检索所述数据页面的第二字D1。可响应于切换A0而从页面缓冲器类似地检索所述数据页面的后续字。过程500的剩余描述可类似于过程100的描述。例如，可对从数据缓冲器检索的数据字的数目进行计数。在达到特定计数之后(比如在时间T4)，可开始读取后续数据页面(例如，包括字D16到D31)的过程，同时继续从页面缓冲器提取第一页面的剩余字。波形ATD可包含在时间T4的脉冲以开始读取后续数据页面的感测过程。此感测过程可发生在时间间隔Tsense内。在完成所述感测过程后且在完成从页面缓冲器检索或提取第一页面的字的过程之后(比如在时间T5)，可将新读取的第二数据页面加载到页面缓冲器中(在时间T5由波形Flush中的脉冲指示)。
正如第一数据页面(如上文所述)，可响应于切换A0而从页面缓冲器类似地检索第二或后续数据页面的后续字。在达到特定计数之后(比如在时间T6)，可开始读取第三数据页面(例如，包括字D32到D47)的过程，同时继续从页面缓冲器提取第二页面的剩余字。详细地，参考图5中的DATA波形，在字D24处达到特定计数之后(比如在时间T6)，可开始读取第三数据页面的过程，同时继续切换A0并从页面缓冲器提取第二页面的剩余字D25到D31。因此，在从数据缓冲器检索特定数目个字后，可即刻发生开始读取后续数据页面的此过程。波形ATD可包含在时间T6的脉冲以开始读取第三数据页面的感测过程。此感测过程可发生在时间间隔Tsense内(例如，从时间T6到时间T7)。在完成所述感测过程后且在完成从页面缓冲器检索或提取第二页面的字的过程之后(比如在时间T7)，可将新读取的第三数据页面加载到页面缓冲器中(在时间T7由波形Flush中的脉冲指示)。同时读取第二页面的一部分及第三页面的一部分的此过程可提供改进读取速度的益处，如上文提及。此过程还可包括读取第二页面及第三页面的连续读取过程。可针对后续数据页面以与上文描述类似的方式继续此过程。当然，过程500的此些细节仅为实例且所主张的标的在此方面不受限制。
图6是图解说明包含存储器装置610的计算系统600的示范性实施例的示意图。此计算装置可包括一个或一个以上处理器(例如)以执行应用程序及/或其它代码。例如，存储器装置610可包括非易失性存储器或数据缓冲器。计算装置604可表示可经配置以管理存储器装置610的任何装置、器具或机器。存储器装置610可包含存储器控制器615及存储器622。举例而非限制地，计算装置604可包含：一个或一个以上计算装置及/或平台，举例来说，比如桌上型计算机、膝上型计算机、工作站、服务器装置或类似物；一个或一个以上个人计算或通信装置或器具，举例来说，比如个人数字助理、移动通信装置或类似物；计算系统及/或相关服务提供商能力，举例来说，比如数据库或数据存储服务提供商/系统；及/或其任何组合。
应认知，可使用或以其它方式包含硬件、固件、软件或其任何组合而实施系统600中展示的各种装置中的所有装置或部分装置及如本文中进一步描述的过程及方法。因此，举例而非限制地，计算装置604可包含至少一个处理单元620，处理单元620通过总线640及主机或存储器控制器615操作地耦合到存储器622。处理单元620表示可经配置以执行数据计算程序或过程的至少一部分的一个或一个以上电路。举例而非限制地，处理单元620可包含一个或一个以上处理器、控制器、微处理器、微控制器、专用集成电路、数字信号处理器、可编程逻辑装置、现场可编程门阵列及类似物或其任何组合。处理单元620可包含经配置以与存储器控制器615通信的操作系统。此操作系统可(例如)产生待经由总线640发送到存储器控制器615的命令。在一个实施方案中，例如响应于读取命令，存储器控制器615可读取数据页面并响应于经由总线640接收到存储器地址的第一部分而将所述数据页面清空到页面缓冲器625中。接着可响应于接收到所述存储器地址的额外部分而提取存储在页面缓冲器625中的所述数据页面的字。存储器控制器615可计数从所述页面缓冲器提取的字。响应于所计数的字达到特定数目(其小于所述页面的字的数目)，所述存储器控制器可开始读取后续页面，同时继续提取第一页面的字。当然，此实施方案仅为实例且所主张的标的不限于此。例如，在另一实施方案中，由于页面缓冲器可包含在存储器622内部，所以数据缓冲器625无需包含在计算系统600中。在特定实例中，此存储器可至少部分地基于是否已提取16个数据字而确定是否将清空其页面缓冲器。又，在一个实施方案中，存储器控制器615无需计数所提取的数据，这是因为连续页面读取协议可提出一旦存储器控制器提取16个字，所述存储器便可在由所述存储器感测后续页面时相应地清空页面缓冲器。以此方式，存储器自身可计数已由存储器控制器提取的数据以便确保所述存储器具有足够时间执行后续感测过程。再次，此些细节仅为实例且所主张的标的不限于此。
存储器622表示任何数据存储机构。存储器622可包含(例如)主存储器624及/或辅助存储器626。主存储器624可包含(例如)随机存取存储器、只读存储器等等。虽然在此实例中图解说明为与处理单元620分离，但应了解主存储器624的全部或部分可提供在处理单元620内或以其它方式与处理单元620位于同一地点/耦合。
辅助存储器626可包含(例如)与主存储器相同或类似类型的存储器及/或一个或一个以上数据存储装置或系统，举例来说，比如磁盘驱动器、光盘驱动器、磁带驱动器、固态存储器驱动器等等。在某些实施方案中，辅助存储器626可操作地接纳计算机可读媒体628或可以其它方式配置以耦合到计算机可读媒体628。计算机可读媒体628可包含(例如)可载送及/或产生用于系统600中的一个或一个以上装置的可存取数据、代码及/或指令的任何媒体。
计算装置604可包含(例如)输入/输出632。输入/输出632表示可经配置以接受或以其它方式引入人及/或机器输入的一个或一个以上装置或特征，及/或可经配置以传递或以其它方式提供人及/或机器输出的一个或一个以上装置或特征。举例而非限制地，输入/输出装置632可包含操作地配置的显示器、扬声器、键盘、鼠标、轨迹球、触摸屏、数据端口等等。
如本文中使用的术语“及”、“及/或”及“或”可包含将至少部分取决于其所使用于的上下文的各种意义。典型地，“及/或”以及“或”(如果用以使列表(比如A、B或C)相关联)既定指此处的A、B及C以包含意义使用以及此处的A、B及C以排除意义使用。
虽然已图解说明及描述目前视为示范性实施例的实施例，但所属领域的技术人员将明白在不脱离所主张标的的情况下可进行各种其它修改且可替换等效物。此外，在不脱离本文所述的中心概念的情况下，可进行许多修改以使特定情境适用于所主张标的的教示。因此，期望所主张的标的不限于所揭示的特定实施例，而是此所主张的标的还可包含属于所附权利要求书及其等效物的范围内的所有实施例。

Claims (20)

1.一种用于读取数据的方法，其包括：
接收第一数据页面的存储器地址的至少第一部分，其中所述存储器地址的所述第一部分指示所述第一数据页面的初始字之外的字；
至少部分地基于接收到所述存储器地址的所述第一部分而从页缓冲器提取所述第一数据页面的字，其中从所述第一数据页面的所述初始字之外的所述字开始提取所述第一数据页面的字；
接收所述第一数据页面的存储器地址的第二部分，其中所述存储器地址的所述第二部分指示所述第一数据页面的所述初始字；及
在开始提取所述第一数据页面的字之后，且在完成所述提取所述第一数据页面的字之前，接收第二数据页面。
2.根据权利要求1所述的方法，进一步包括：
监控从所述页缓冲器提取的所述第一数据页面的所述字的计数，其中至少部分地基于从所述页缓冲器提取的所述第一数据页面的所述字的所述计数而接收所述第二数据页面。
3.根据权利要求1所述的方法，进一步包括：
至少部分的基于接收所述存储器地址的所述第一部分而将所述第一数据页面提供到所述页缓冲器；及
在接收所述存储器地址的所述第二部分之后接收所述第一数据页面的所述存储器地址的额外部分。
4.根据权利要求1所述的方法，其中提取所述第一数据页面的所述字包括：
以第一顺序提取字，所述第一顺序不同于所述页缓冲器中的所述第一数据页面的所述字的第二顺序。
5.根据权利要求1所述的方法，其中从所述页缓冲器中的所述第一数据页面的所述初始字之外的字开始提取所述第一数据页面的字。
6.根据权利要求1所述的方法，进一步包括：
在提取所述第一数据页面的至少一个字之后将所述第二数据页面提供到所述页缓冲器。
7.根据权利要求6所述的方法，进一步包括：
至少部分地基于将所述第二数据页面提供到所述页缓冲器而接收第三数据页面，其中在从所述第二数据页面提取字时从所述页缓冲器接收所述第三数据页面。
8.根据权利要求7所述的方法，其中至少部分地基于接收地址事务检测ATD脉冲而接收所述第三数据页面，其中所述ATD脉冲是至少部分地基于检测最高有效位地址而产生的。
9.一种用于读取数据的控制器，所述控制器经操作以：
响应于接收数据页的存储器地址的第一部分而将所述数据页提供到页缓冲器；
响应于接收所述存储器地址的第二部分而提取所述页缓冲器中的所述数据页的字，其中从所述页缓冲器中的所述数据页的初始字之外的字开始提取所述数据页的所述字；及
响应于从所述页缓冲器提取的所述数据页的所述字的监视的计数达到阈值计数而读取后续数据页。
10.根据权利要求9所述的控制器，所述控制器经操作以
激活经操作以感测个别存储器单元的逻辑状态的读出放大器；
从所述读出放大器接收指示所述个别存储器单元的感测到的逻辑状态的第一信号；及
响应于提取所述数据页的最后一个字而将指示所述个别存储器单元的逻辑状态的第二信号发送给所述页缓冲器。
11.根据权利要求9所述的控制器，其中所述存储器地址的所述第一部分包括所述数据页的地址，且其中所述存储器地址的所述第二部分包括识别所述数据页的所提取的字的最低有效位。
12.根据权利要求9所述的控制器，其中相对于所述页缓冲器中所述数据页的字的顺序，所述数据页的字的提取是以非顺序次序执行的。
13.根据权利要求12所述的控制器，其中在相对于所述页缓冲器中所述数据页的字的顺序以非顺序次序最初开始之后，以顺序次序提取所述数据页的所述字的子集。
14.一种存储器系统，其包括：
存储器单元阵列；及
控制器，其与所述存储器单元阵列通信，所述控制器经操作以：
接收第一数据页面的存储器地址的至少第一部分，其中所述存储器地址的所述第一部分指示所述第一数据页面的初始字之外的字；
至少部分地基于接收到所述存储器地址的所述第一部分而提取页缓冲器中的所述第一数据页面的字，其中从所述第一数据页面的所述初始字之外的所述字开始提取所述第一数据页面的字；
接收所述第一数据页面的存储器地址的第二部分，其中所述存储器地址的所述第二部分指示所述第一数据页面的所述初始字；及
至少部分地基于从所述页缓冲器提取的所述第一数据页面的所述字的监视的计数达到阈值计数而接收第二数据页面。
15.根据权利要求14所述的存储器系统，其中所述控制器经操作以至少部分地基于接收所述存储器地址的额外部分而接收所述第二数据页面。
16.根据权利要求15所述的存储器系统，其中所述存储器地址的所述第一部分包括所述第一数据页面的地址，且所述存储器地址的所述额外部分包括识别所述第一数据页面的所提取的字的至少一部分的存储器地址位。
17.根据权利要求15所述的存储器系统，其中所述控制器经操作以至少部分地基于提取所述第一数据页面的至少一个字而将所述第二数据页面发送到所述页缓冲器。
18.根据权利要求14所述的存储器系统，其中所述控制器经操作以在接收所述第二数据页面之后接收第三数据页面，其中在预定的时间接收地址事务检测ATD脉冲后执行所述第三数据页面的接收。
19.根据权利要求14所述的存储器系统，其中所述控制器经操作以从一个或多个读出放大器接收所述存储器系统的所述存储器单元阵列的页面的个别存储器单元的逻辑电平。
20.根据权利要求19所述的存储器系统，其中所述控制器经操作以至少部分地基于提取所述第一数据页面的最后一个字而将所述逻辑电平发送到所述页缓冲器。
CN201611050680.3A 2010-12-24 2010-12-24 对存储器的连续页面读取 Active CN106776355B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611050680.3A CN106776355B (zh) 2010-12-24 2010-12-24 对存储器的连续页面读取

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201611050680.3A CN106776355B (zh) 2010-12-24 2010-12-24 对存储器的连续页面读取
PCT/CN2010/002153 WO2012083507A1 (en) 2010-12-24 2010-12-24 Continuous page read for memory
CN201080070725.8A CN103262050B (zh) 2010-12-24 2010-12-24 对存储器的连续页面读取

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201080070725.8A Division CN103262050B (zh) 2010-12-24 2010-12-24 对存储器的连续页面读取

Publications (2)

Publication Number Publication Date
CN106776355A CN106776355A (zh) 2017-05-31
CN106776355B true CN106776355B (zh) 2021-01-08

Family

ID=46313008

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201080070725.8A Active CN103262050B (zh) 2010-12-24 2010-12-24 对存储器的连续页面读取
CN201611050680.3A Active CN106776355B (zh) 2010-12-24 2010-12-24 对存储器的连续页面读取

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201080070725.8A Active CN103262050B (zh) 2010-12-24 2010-12-24 对存储器的连续页面读取

Country Status (6)

Country Link
US (4) US8976621B2 (zh)
EP (1) EP2656224B1 (zh)
JP (1) JP6097222B2 (zh)
KR (1) KR101520204B1 (zh)
CN (2) CN103262050B (zh)
WO (1) WO2012083507A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103262050B (zh) * 2010-12-24 2016-12-21 美光科技公司 对存储器的连续页面读取
US9128822B2 (en) * 2012-06-22 2015-09-08 Winbond Electronics Corporation On-chip bad block management for NAND flash memory
US9324450B2 (en) 2013-03-13 2016-04-26 Winbond Electronics Corporation NAND flash memory
KR102130813B1 (ko) * 2013-10-08 2020-07-06 삼성전자주식회사 재구성 가능 프로세서 및 재구성 가능 프로세서를 동작하는 방법
US9442798B2 (en) 2014-07-31 2016-09-13 Winbond Electronics Corporation NAND flash memory having an enhanced buffer read capability and method of operation thereof
US9367392B2 (en) 2014-08-01 2016-06-14 Winbond Electronics Corporation NAND flash memory having internal ECC processing and method of operation thereof
KR20160075165A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10082964B2 (en) * 2016-04-27 2018-09-25 Micron Technology, Inc Data caching for ferroelectric memory
KR102573131B1 (ko) * 2016-07-04 2023-09-01 에스케이하이닉스 주식회사 고속 데이터 전송을 위한 메모리 장치
JP6232109B1 (ja) 2016-09-27 2017-11-15 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および連続読出し方法
JP6274589B1 (ja) * 2016-09-28 2018-02-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および連続読出し方法
US11048649B2 (en) 2018-10-17 2021-06-29 Macronix International Co., Ltd. Non-sequential page continuous read
US10977121B2 (en) 2018-10-17 2021-04-13 Macronix International Co., Ltd. Fast page continuous read
JP6744950B1 (ja) * 2019-05-21 2020-08-19 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
JP6744951B1 (ja) * 2019-05-24 2020-08-19 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
US10957384B1 (en) 2019-09-24 2021-03-23 Macronix International Co., Ltd. Page buffer structure and fast continuous read
US11249913B2 (en) 2020-03-06 2022-02-15 Macronix International Co., Ltd. Continuous read with multiple read commands
US11302366B2 (en) 2020-03-06 2022-04-12 Macronix International Co., Ltd. Method and system for enhanced read performance in low pin count interface

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1368736A (zh) * 2000-11-21 2002-09-11 积忆科技股份有限公司 具交织读出和编程能力的改进集成电路存储器及工作方法
US20080165589A1 (en) * 2007-01-08 2008-07-10 Macronix International Co., Ltd. Method and system for a serial peripheral interface

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6126524U (ja) 1984-07-20 1986-02-17 佳男 寺田 寝たきり病人の腰を揚げる腰揚げ装置
DE3721660A1 (de) 1987-06-26 1989-01-05 Siemens Ag Wicklung fuer elektrische maschinen oder apparate mit metalloxid-widerstaenden zur ueberspannungsbegrenzung
JPH01199399A (ja) * 1988-02-03 1989-08-10 Mitsubishi Electric Corp 半導体記憶装置
JP3038710B2 (ja) * 1988-08-15 2000-05-08 ブラザー工業株式会社 画像データ用メモリ装置
JP3323868B2 (ja) * 1991-07-22 2002-09-09 株式会社東芝 不揮発性半導体記憶装置
JP2696026B2 (ja) 1991-11-21 1998-01-14 株式会社東芝 半導体記憶装置
JP3581170B2 (ja) 1994-07-28 2004-10-27 株式会社東芝 半導体記憶装置
KR0169419B1 (ko) 1995-09-28 1999-02-01 김광호 불휘발성 반도체 메모리의 독출방법 및 장치
US6469955B1 (en) * 2000-11-21 2002-10-22 Integrated Memory Technologies, Inc. Integrated circuit memory device having interleaved read and program capabilities and methods of operating same
JP2001184874A (ja) 1999-12-21 2001-07-06 Sony Corp 半導体記憶装置の読み出し方法および半導体記憶装置
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP3851865B2 (ja) * 2001-12-19 2006-11-29 株式会社東芝 半導体集積回路
JP4199220B2 (ja) * 2001-12-19 2008-12-17 株式会社東芝 半導体集積回路
JP4190836B2 (ja) 2002-08-30 2008-12-03 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US6895475B2 (en) * 2002-09-30 2005-05-17 Analog Devices, Inc. Prefetch buffer method and apparatus
US20050010717A1 (en) * 2003-07-07 2005-01-13 Soo-Ching Ng Access and data management method using double parallel tracks for flash memory cells
JP4614650B2 (ja) * 2003-11-13 2011-01-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4708723B2 (ja) * 2004-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4447977B2 (ja) * 2004-06-30 2010-04-07 富士通マイクロエレクトロニクス株式会社 セキュアプロセッサ、およびセキュアプロセッサ用プログラム。
KR100632947B1 (ko) 2004-07-20 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US7447078B2 (en) * 2005-04-01 2008-11-04 Sandisk Corporation Method for non-volatile memory with background data latch caching during read operations
KR100626391B1 (ko) * 2005-04-01 2006-09-20 삼성전자주식회사 원낸드 플래시 메모리 및 그것을 포함한 데이터 처리시스템
JP4943681B2 (ja) * 2005-09-15 2012-05-30 凸版印刷株式会社 半導体メモリ
US20090327535A1 (en) * 2008-06-30 2009-12-31 Liu Tz-Yi Adjustable read latency for memory device in page-mode access
CN101782870B (zh) * 2009-01-16 2011-12-14 旺宏电子股份有限公司 存储器装置与其控制方法
CN103262050B (zh) * 2010-12-24 2016-12-21 美光科技公司 对存储器的连续页面读取

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1368736A (zh) * 2000-11-21 2002-09-11 积忆科技股份有限公司 具交织读出和编程能力的改进集成电路存储器及工作方法
US20080165589A1 (en) * 2007-01-08 2008-07-10 Macronix International Co., Ltd. Method and system for a serial peripheral interface
CN101226456A (zh) * 2007-01-08 2008-07-23 旺宏电子股份有限公司 一种用于序列周边接口的方法与系统

Also Published As

Publication number Publication date
CN103262050B (zh) 2016-12-21
US20130339634A1 (en) 2013-12-19
US8976621B2 (en) 2015-03-10
EP2656224B1 (en) 2018-04-11
US9830267B2 (en) 2017-11-28
US10956334B2 (en) 2021-03-23
CN103262050A (zh) 2013-08-21
JP6097222B2 (ja) 2017-03-15
KR101520204B1 (ko) 2015-05-13
WO2012083507A1 (en) 2012-06-28
US20200034300A1 (en) 2020-01-30
CN106776355A (zh) 2017-05-31
US20180143908A1 (en) 2018-05-24
US20150149738A1 (en) 2015-05-28
JP2014501999A (ja) 2014-01-23
EP2656224A4 (en) 2014-06-11
KR20130109213A (ko) 2013-10-07
US10423531B2 (en) 2019-09-24
EP2656224A1 (en) 2013-10-30

Similar Documents

Publication Publication Date Title
CN106776355B (zh) 对存储器的连续页面读取
US10248592B2 (en) Interrupted write operation in a serial interface memory with a portion of a memory address
US11494302B2 (en) Phase change memory in a dual inline memory module
CN107305781B (zh) 存储器装置、存储器系统和控制存储器装置的方法
US10509589B2 (en) Support for improved throughput in a memory device
CN109217876B (zh) 串行器和包括该串行器的存储装置
US6425062B1 (en) Controlling burst sequence in synchronous memories
US7634623B2 (en) Method and apparatus for self-timed data ordering for multi-data rate memories and system incorporating same
TWI497500B (zh) 非揮發性記憶體之修改之讀取操作
TWI570734B (zh) 記憶體連續頁面讀取
US20100250828A1 (en) Control signal output pin to indicate memory interface control flow
CN114253464A (zh) 控制读取请求的方法和具有主机装置的存储器控制器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant