JP2003157680A

JP2003157680A - 不揮発性半導体メモリ装置とその検証方法

Info

Publication number: JP2003157680A
Application number: JP2001356122A
Authority: JP
Inventors: Kazuhiro Sato; 和弘佐藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-11-21
Filing date: 2001-11-21
Publication date: 2003-05-30

Abstract

(57)【要約】【課題】センスアンプの活性化やワード線の充放電の回
数を減らし、ベリファイ動作を高速化する。【解決手段】メモリセルアレイと、選択メモリセルＭ０
Ａ，…の期待値データがビット線ごとに格納された複数
のデータラッチ回路ＬＡＴａ，…と、期待値データとセ
ル記憶データを比較し、プログラムが十分の場合に期待
値データをプログラム禁止電圧に強制的に書き換えるベ
リファイ回路３０〜５０と、複数のデータロード線ＤＬ
ａ〜ＤＬｄと、所定数のメモリセル列を１つの動作可能
な単位とし、各データロード線に対し電気的に接続すべ
きビット線とデータラッチ回路のそれぞれを、当該単位
内と単位相互間で順次切り換えるカラム接続制御回路
（ＹＧ０Ａ，…、ＹＧ１Ａ，…、Ｔ２Ａ，…、Ｔ３Ａ，
…およびＡＤ２，ＡＤ３，ＯＲ）とを有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラム後のメ
モリセルから読み出したセル記憶データを、当該メモリ
セルにプログラムすべき期待値データと比較してプログ
ラムが十分に行われたか否かを判断するベリファイ機能
を有した不揮発性半導体メモリ装置と、その検証方法と
に関する。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭは、ＣＨＥ（Ｃ
ｈａｎｎｅｌＨｏｔＥｌｅｃｔｒｏｎ）のプログラ
ム方式（以下、ＣＨＥ方式）を用いたメモリセルと、Ｆ
Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングの
プログラム方式（以下、ＦＮ方式）を用いたメモリセル
とに大きく分類される。

【０００３】ＦＮ方式は、ＣＨＥ方式に比べプログラム
電流が小さい反面、それに要する時間は数ｍｓｅｃ／セ
ルと長い。これを解決するためにビット線毎にラッチ回
路を備えワード線１本分（以下、１セクタ）のデータを
ラッチして同時にプログラムおよびベリファイを実行す
ることで、１セル分に要する時間を少なく見せている。

【０００４】ベリファイは、メモリセルへのプログラム
が十分であるかどうかを検証する動作である。１セクタ
内のすべてのメモリセルがプログラム完了とされるまで
プログラムを継続すると、既にプログラムが十分なメモ
リセルへ過剰にプログラムが実行されるためディスター
ブ等の信頼性上の問題が発生する。そのためプログラム
が完了したメモリセルにつながるラッチ回路を書き換え
て、それ以降、そのメモリセルに対してプログラムを行
わない制御が行われる。

【０００５】以下に、図を用いて説明する。図１０に、
従来のＤＩＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセ
ルアレイと、その周辺回路を示す。図１０中、符号ＬＡ
Ｔａ（ＬＡＴｂ，ＬＡＴｃ，ＬＡＴｄ）は、プログラム
すべきデータを格納するラッチ回路である。符号ＴＡ
（ＴＢ，ＴＣ，ＴＤ）はＷＲＩＴＥ信号により制御さ
れ、ラッチ回路とメインビット線ＭＢＬ０（ＭＢＬ１，
ＭＢＬ２，ＭＢＬ３）とを電気的に分離または接続する
トランジスタである。符号ＳＡ（ＳＢ，ＳＣ，ＳＤ）は
セレクトトランジスタであり、メインビット線ＭＢＬ０
（ＭＢＬ１，ＭＢＬ２，ＭＢＬ３）と、サブビット線Ｓ
ＢＬ０（ＳＢＬ１，ＳＢＬ２，ＳＢＬ３）とを電気的に
分離または接続する。符号Ｍ０Ａ，Ｍ０Ｂ，Ｍ０Ｃ，Ｍ
０Ｄはメモリトランジスタ（メモリセル）である。その
ゲートはワード線ＷＬ０、ソースはソース線ＳＬ、ドレ
インはサブビット線ＳＢＬ０，ＳＢＬ１，ＳＢＬ２，Ｓ
ＢＬ３に接続されている。ソース線ＳＬは、読み出し動
作時に接地電位ＧＮＤに固定される。

【０００６】メインビット線ＭＢＬ０，ＭＢＬ１，ＭＢ
Ｌ２，ＭＢＬ３，…は、４本を単位として、ＹＡ０〜Ｙ
Ａ３信号により順次制御されるカラム選択ゲートＹＧ０
〜ＹＧ３を介して一つに接続されている。さらに、その
各接続中点が、ＹＢ０〜ＹＡｎ信号により順次制御され
るカラム選択ゲートＹＧＡ，ＹＧＢ，…を介して、デー
タの入出力、読み出し、書き換えを制御する周辺回路１
００に接続されている。

【０００７】この周辺回路１００は、大まかには、メモ
リセルの記憶データを読み出すセンスアンプ１０１と、
センスアンプ出力を、ラッチ回路ＬＡＴａ〜ＬＡＴｄの
保持データと比較し書き換えデータを生成する比較書換
回路１０２と、入出力データ、セル読み出しデータ、書
き換えデータが共に経由する共通のデータ線ＤＬに対し
て接続された３つのトランスファゲートＴＧＩ，ＴＧ
Ｓ，ＴＧＷと、その制御回路とからなる。制御回路は、
５個のインバータＩ１〜Ｉ５と３つのＮＡＮＤ回路ＮＡ
１〜ＮＡ３とから構成され、図示のように結線されてい
る。なお、入力データＤＩＮの供給端子とトランスファ
ゲートＴＧＩとの間には、インバータＩ６が接続されて
いる。

【０００８】このように構成されたメモリセルアレイ
と、その周辺回路の動作を説明する。ここで、図１１は
メモリセルの閾値分布図である。

【０００９】例えばメモリセルＭ０Ａからデータを読み
出したい時、ワード線ＷＬ０を選択して、読み出し電圧
（＝ＶＲＥＡＤ）に固定する。また、それと同時に、信
号ＹＡ０，ＹＢ０を活性化すると、図１０のカラム選択
ゲートＹＧ０，ＹＧＡがオンする。このとき、ＬＷＲＩ
ＴＥ信号、ＤＬＯＡ信号は共にローレベルなので、トラ
ンスファゲートＴＧＳのみオンする。その結果、これら
を介してセンスアンプ１０１とメインビット線ＭＢＬ０
が電気的に接続される。これによりセンスアンプ１０１
は、メインビット線ＭＢＬ０を、ある特定の電位に固定
させる。このとき、図１１のように、メモリセルＭ０Ａ
の閾値が読み出し電圧ＶＲＥＡＤより高い場合、メモリ
セルＭ０Ａを介して電流が流れない。逆に、メモリセル
Ｍ０Ａの閾値が読み出し電圧ＶＲＥＡＤより低い場合、
メモリセルＭ０Ａを介して電流が流れる。この電流が流
れるか否かをセンスアンプ１０１が感知し、それを増幅
した信号が図１０の端子ＤＯＵＴから出力される。

【００１０】プログラム動作では、ワード線につながる
メモリセル、例えばＭ０Ａ，Ｍ０Ｂ，Ｍ０Ｃ，Ｍ０Ｄへ
のプログラムを一括して実行する。まず、データロード
期間に、オン状態のトランスファゲートＴＧＩを介して
外部から入力された、動作対象列のメモリセルにプログ
ラムすべき期待値データが各メインビット線ＭＢＬ０，
ＭＢＬ１，ＭＢＬ２，ＭＢＬ３を介して、対応するラッ
チ回路ＬＡＴａ〜ＬＡＴｄに入力される。例えばワード
線ＷＬ０につながるメモリセルＭ０Ａに“１”データ、
メモリセルＭ０Ｂに“０”データ、その他は任意のデー
タをプログラムしたい場合、ラッチＬＡＴａへの“１”
データの入力により、図１０に示すノードａは、例えば
電源電圧Ｖ_CCレベルの所定電圧ＶＢＩＴ０に固定され、
ラッチＬＡＴｂへの“０”データの入力により、ノード
ｂは接地電位ＧＮＤに固定される。

【００１１】すべてのラッチ回路ＬＡＴａ〜ＬＡＴｄへ
のデータ入力が終わると、一旦、第１のプログラム動作
を行うために、ブロック選択信号ＢＳ０を−５Ｖにして
サブビット線ＳＢＬ０，ＳＢＬ１，ＳＢＬ２，ＳＢＬ
３，…をメインビット線ＭＢＬ０，ＭＢＬ１，ＭＢＬ
２，ＭＢＬ３，…から切り離す。また、ワード線ＷＬ０
に１５Ｖ、ソース線ＳＬに−５Ｖ、メモリセルの共通ウ
エルに−５Ｖの各電位を印加する。これにより、１セク
タ内すべてのメモリセルに対し、例えば電子をＦＮトン
ネリングにより注入して“１”データを書き込む（第１
のプログラム動作）。

【００１２】つぎに、第２のプログラム動作を行うため
に、ブロック選択信号ＢＳ０を（ＶＢＩＴ０＋Ｖｔｈ
ｓ）レベルに変化させ、サブビット線ＳＢＬ０，ＳＢＬ
１，ＳＢＬ２，ＳＢＬ３，…をメインビット線ＭＢＬ
０，ＭＢＬ１，ＭＢＬ２，ＭＢＬ３，…に電気的に接続
する。ここで、ＶｔｈｓはセレクトトランジスタＳＡ，
ＳＢ，ＳＣ，ＳＤ，…の閾値電圧である。また、ワード
線ＷＬ０に−１２Ｖを印加し、ソース線ＳＬはオープン
状態とする。このとき、ＷＲＩＴＥ信号を、（ＶＢＩＴ
０＋Ｖｔｈ２）レベルに充電する。そのため、ラッチ回
路ＬＡＴａのノードａ＿、メインビット線ＭＢＬ０、サ
ブビット線ＳＢＬ０は電気的に接続され、メモリセルＭ
０Ａのドレインは０Ｖとなる。この電圧印加条件ではＦ
Ｎトンネリングは起こらないので、メモリセルＭ０Ａは
“１”データの閾値分布のままである。一方、メモリセ
ルＭ０Ｂのドレインには電圧ＶＢＩＴ０が印加される。
このとき、電圧ＶＢＩＴ０はＦＮトンネリングに必要な
電位（＝４〜６Ｖ）に昇圧されている。したがって、メ
モリセルＭ０ＢではＦＮトンネリングにより蓄積電子が
引き抜かれ、その閾値が“１”データの分布から“０”
データの分布へと変化する（第２のプログラム動作）。

【００１３】ここで、ワード線ＷＬ０以外のワード線に
つながるメモリセルはプログラムの対象外である。この
うち非選択ワード線ＷＬ１を例にとると、これにつなが
るメモリセルのプログラム禁止は、上記第１および第２
のプログラム動作時に、非選択ワード線ＷＬ１の電位を
常時、接地電位ＧＮＤで保持することにより達成され
る。他の非選択ワード線についても同様である。

【００１４】いま、仮に、上記した第２のプログラム動
作時に、メモリセルＭ０Ｂの閾値が“０”データ分布を
越えて図１１の“Ａ”分布になったとする。このような
過剰消去は、例えば閾値のウエハ面内分布が予定より悪
かった場合に、その分布端のメモリセルで起こり得る。

【００１５】この場合に、サブビット線ＳＢＬ１につな
がるメモリセルＭ１Ｂが“１”データであり、それを読
み出すとする。この読み出しでは、メモリセルＭ１Ｂが
接続されたワード線ＷＬ１に読み出し電圧ＶＲＥＡＤを
印加し、その他のワード線ＷＬ０，…には接地電位ＧＮ
Ｄを印加する。しかし、上記したようにメモリセルＭ０
Ｂの閾値が過剰消去により過度に低下し接地電位以下の
場合、メモリセルＭ０Ｂを介してサブビット線ＳＢＬ１
にリーク電流が流れる。その１つのメモリセルからのリ
ーク電流は小さくでも、同一のサブビット線ＳＢＬ１に
接続された複数の非選択メモリセルからのリーク電流が
積算されると、サブビット線ＳＢＬ１からは“０”デー
タが出力されて誤読み出しが発生することがある。

【００１６】これを防止するために、一挙に期待値にま
でプログラムを行うことはしないで、内部動作にて、短
時間の第２のプログラム動作を実行し、続いてベリファ
イ動作を実行し、ラッチ回路ＬＡＴａ〜ＬＡＴｄに入力
された期待値通りのプログラムが完了するまで、その短
時間の第２のプログラムとベリファイを何回か繰り返す
動作シーケンスを採用している。

【００１７】以下、ベリファイの手順を説明する。図１
２（Ａ）〜（Ｌ）は、ベリファイのタイミングチャート
である。

【００１８】サイクル１〜８は、クロックＣＬＫ（図１
２（Ａ））で規定される動作サイクルを示す。サイクル
１では、ＷＲＩＴＥ信号を活性化し（図１２（Ｌ））、
ＹＡ０とＹＢ０の各信号を活性化して（図１２（Ｄ），
（Ｈ））、カラム選択ゲートＹＧ０，ＹＧＡをオンさせ
る。その状態で、期待値データを、ラッチＬＡＴａから
メインビット線ＭＢＬ０、オン状態のトランスファゲー
トＴＧＳおよびセンス線ＳＬＩＮＥを経由して、センス
アンプ１０１により読み出す。この読み出した期待値デ
ータを、比較書換回路１０２内の第１のラッチ回路で保
持する。このとき、ワード線ＷＬ０は非活性状態である
（図１２（Ｂ））。

【００１９】サイクル２において、ＷＲＩＴＥ信号を非
活性とし（図１２（Ｌ））、ラッチＬＡＴａをメインビ
ット線側から電気的に切り離し、ワード線ＷＬ０をベリ
ファイ電圧（＝ＶＶＲＦＹ）にする（図１２（Ｂ））。
これにより、メモリセルＭ０Ａ内のセル記憶データを、
メインビット線ＭＢＬ０から、オン状態のカラム選択ゲ
ートＹＧ０，ＹＧＡ、オン状態のトランスファゲートＴ
ＧＳおよびセンス線ＳＬＩＮＥを経由して、センスアン
プ１０１により読み出す。この読み出したセル記憶デー
タを、比較書換回路１０２内の第２のラッチ回路で保持
する。

【００２０】サイクル３において、比較書換回路１０２
内の第１のラッチ回路の保持データ（期待値データ）と
第２のラッチ回路の保持データ（セル記憶データ）とを
比較演算して、その結果に応じてラッチＬＡＴａへの書
き換えデータを確定する。

【００２１】サイクル４では、ＬＷＲＩＴＥ信号および
ＷＲＩＴＥ信号を活性化して（図１２（Ｊ），
（Ｌ））、オン状態のトランスファゲートをＴＧＳから
ＴＧＷに切り換える。これにより、比較書換回路１０４
の出力で確定している書き換えデータを、書き込み線Ｗ
ＬＩＮＥ、トランスファゲートＴＧＷ、カラム選択ゲー
トＹＧＡとＹＧ０、メインビット線ＭＢＬ０、オン状態
のトランジスタＴＡを経由して、ラッチＬＡＴａに入力
する。そして、サイクル５において次のビット線に移
り、サイクル５〜８で、上記したサイクル１〜４と同様
な動作を繰り返す。

【００２２】いま、サイクル１で、比較書換回路１０２
内の第１のラッチ回路に、期待値データとして“１”が
保持されたとする。サイクル２ではセル記憶データが比
較書換回路４内の第２のラッチ回路に保持されるが、そ
のセル記憶データが“１”であれば書き換えデータは
“１”に確定される。一方、比較書換回路４内の第２の
ラッチ回路に保持されたセル記憶データが“０”であれ
ば、前記第１のプログラム動作が不十分とみなされ、以
後の動作を止め、第１のプログラム動作を再度行うなど
の処置が取られる。

【００２３】第１のプログラム動作が十分と判断され、
サイクル５に動作が入り、ここで比較書換回路１０２内
の第１のラッチ回路に、期待値データとして“０”が保
持されたとする。サイクル６ではセル記憶データが比較
書換回路１０２内の第２のラッチ回路に保持されるが、
そのセル記憶データが“０”であれば前記第２のプログ
ラム動作が十分と見なされ書き換えデータが“１”で確
定される。この確定データを用いた書き換えによって、
ラッチＬＡＴｂ内のノードｂが“ＧＮＤ”の低い電位か
ら“ＶＢＩＴＯ”の高い電位に推移する。このとき、そ
の反転信号が現れるノードｂ＿は“ＧＮＤ”に推移する
ので、それ以後の第２のプログラム動作において、ＦＮ
トンネリングに必要な電圧がメモリセルのドレインに印
加されない。一方、比較書換回路１０２内の第２のラッ
チ回路に保持されたセル記憶データが“１”であれば、
前記第２のプログラム動作が不十分とみなされ書き換え
データが“０”で確定される。そのため、この確定デー
タを用いた書き換え後も、ラッチＬＡＴｂ内のノードｂ
は“ＧＮＤ”を維持する。このとき、その反転信号が現
れるノードｂ＿は再度プログラムが十分行える高い電位
ＶＢＩＴＯが印加された状態が維持されるので、それ以
後の第２のプログラム動作時に、ＦＮトンネリングに必
要な電圧をメモリセルのドレインに印加することができ
る。したがって、その後、このメモリセルＭ０Ｂに対し
ては、２回目の第２のプログラム動作が実行される。

【００２４】このような第２のプログラムとベリファイ
を、プログラム対象行内の全てのセルに対して一括して
繰り返し行うと、プログラムがより早い段階で十分とな
ったセルから次々と書き換えデータ“１”が確定してゆ
く。上記したように書き換えデータ“１”が確定する
と、そのセルに対してプログラムが禁止されるので、以
後は、残りのセルに対して第２プログラムとベリファイ
が実行される。そして、全てのセルで確定データが
“１”となると、当該対象行に対するプログラム動作が
完了する。このプログラム動作では、短い時間の第２の
プログラムを繰り返し実行するのでメモリセルの閾値が
徐々に下がることとなり、また、その都度、ベリファイ
で閾値を確認するため、図１１の“Ａ”分布のように閾
値が負となることが有効に防止できる。

【００２５】この従来のフラッシュＥＥＰＲＯＭでは、
高速な回路構成をもつセンスアン１０１を、メモリセル
アレイ全体に対し１つ配置して高速読み出し動作を可能
としている。

【００２６】

【発明が解決しようとする課題】ところが、この高速な
回路構成をもつセンスアンプでは、ベリファイ読み出し
動作のたびにセンスアンプを活性化し、非活性化する制
御が必要であり、その都度、大きな突入電流が流れる。
このため、センスアンプで消費する電流が大きいという
不利益がある。ワード線も、メモリセルをベリファイ読
み出しする毎に充放電する必要があり、大きな容量のワ
ード線を充放電するための電力消費が大きいことも不利
益の一つとなっている。

【００２７】また、これら配線の充放電が頻繁に行われ
ると、電圧の安定化に時間がかかる。その一方で、安定
化のための時間を削ると、その配線の電位変動によっ
て、ベリファイ読み出し動作が不安定になる。

【００２８】今後、さらに動作電圧を低減することが見
込まれるが、その場合、動作電圧の低下に伴って、より
緻密な第２のプログラムとベリファイが必要になってく
る。しかし、上記した課題、すなわち配線の充放電に起
因して電圧の安定化のための時間を要し、あるいは動作
の不安定化を招くことが解決されないと、ベリファイに
かかる時間が増加する事態も予想される。

【００２９】ところで、現在のフラッシュＥＥＰＲＯＭ
は、用途によってベリファイ動作の仕方も異なる。例え
ば、データ格納用メモリの用途においては、高速なプロ
グラムが要求されるため、書き込み完了／未完了の判定
データを保持するラッチ回路をセンスアンプと兼用させ
ることで、１セクタ一括のベリファイ動作を実行するこ
とも可能である。この場合、センスアンプはビット線ご
とに配置される。

【００３０】しかし、データ格納用メモリの用途で高速
なプログラムを行うためには読み出し動作も高速化しな
ければならないため、ビット線間スペースに納まる程度
の回路規模のラッチ回路（およびセンスアンプ）では、
その要求性能に追いつかない。高速動作が可能な回路構
成のセンスアンプをビット線ごとに設けることも考えら
れるが、その場合、ビット線ピッチを拡げなければなら
ず、専有面積が増大する。一方、仮に高速動作可能なセ
ンスアンプをビット線ごとに配置できたとしても、その
センスアンプを構成するトランジスタの閾値は高速動作
のため高く、出力信号は大きな振幅となる。このような
大振幅信号増幅の機能はラッチ回路としては不要で、両
者には要求性能に違いがある。

【００３１】一方、ベリファイ動作時のラッチ回路を兼
用した期待値読み出し用の小規模なセンスアンプのほか
に、セル読み出し専用の高速なセンスアンプを別に設
け、この回路規模が大きな高速センスアンプをビット線
数本おきに配置した構成も報告されている。

【００３２】ところが、このような読み出し動作経路と
ベリファイ動作経路を別にした構成では、それらを構成
するトランジスタおよび各経路途中に挿入されたトラン
ジスタの閾値の違いから、動作タイミング設計が難し
く、動作の安定性に欠けるという不利益がある。

【００３３】本発明は、このような実情に鑑みてなさ
れ、検出回路（センスアンプ）を含むベリファイ回路を
有し、当該ベリファイ回路とメモリセルアレイ間の読み
出し動作経路とベリファイ動作経路とを同じとした構成
の不揮発性半導体メモリ装置を改良し、その検出回路の
活性化やワード線の充放電の回数を減らしたベリファイ
方法と、その方法の実施が容易な構成を有した不揮発性
半導体メモリ装置を提供することを目的とする。

【００３４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点に係る不揮発性半導体メモリ装
置は、各列ごとにビット線を共有した複数の不揮発性メ
モリセルを行列状に配置させたメモリセルアレイと、ビ
ット線ごとに設けられ、選択された行のメモリセルにプ
ログラムすべき期待値データが格納された複数のデータ
ラッチ回路と、データラッチ回路内の期待値データおよ
びメモリセル内のセル記憶データを読み出して比較し、
プログラムが十分の場合に上記データラッチ回路内の期
待値データをプログラム禁止電圧に強制的に書き換える
ベリファイ回路と、メモリセルアレイとベリファイ回路
との間に介在し、期待値データ、セル記憶データ、また
はプログラム禁止電圧が排出される複数のデータロード
線と、所定数のメモリセル列を１つの動作可能な単位と
し、各データロード線に対し電気的に接続すべきビット
線とデータラッチ回路のそれぞれを、当該単位内と単位
相互間で順次切り換えるカラム接続制御回路とを有して
いる。

【００３５】上記ベリファイ回路は、好適に、上記期待
値データと上記セル記憶データとを検出する検出回路
と、検出回路が先に検出したデータを一時的に保持する
レジスタと、当該レジスタ、検出回路から出力される期
待値データとセル記憶データ間で電圧値の大小を比較
し、比較結果に応じて上記プログラム禁止電圧，期待値
データの一方を出力する比較書換回路とを含む。この構
成では、上記ベリファイ回路と上記複数のデータロード
線との間に接続され、ベリファイ回路内の上記検出回路
の入力に電気的に接続すべきデータロード線、上記比較
書換回路の出力に電気的に接続すべきデータロード線を
順次切り換えるベリファイ接続制御回路をさらに有して
いる。

【００３６】また、上記データラッチ回路は、好適に、
保持データをメモリセルに供給する第１のラッチ回路
と、上記データロード線とデータを交信する第２のラッ
チ回路とを含み、上記交信により第２のラッチ回路が保
持した上記期待値データまたは上記プログラム禁止電圧
を第１のラッチ回路に転送して、保持させる転送スイッ
チをさらに有している。この場合、上記カラム接続制御
回路は、好適に、上記第２のラッチ回路ごとに設けら
れ、その記憶ノードと上記複数のデータロード線との電
気的な接続と非接続を切り換えるスイッチと、当該スイ
ッチを所定数の列ごとにオンさせ、スイッチがオンした
列を行方向に順次１列ずつシフトさせるラッチ接続制御
回路とを含む。

【００３７】前記目的を達成するために、本発明の第２
の観点に係る不揮発性半導体メモリ装置の検証方法は、
各列ごとにビット線を共有し、行列状に配置された複数
の不揮発性メモリセルのうち、選択された行のメモリセ
ルのセル記憶データを検証する不揮発性半導体メモリ装
置の検証方法であって、メモリセルにプログラムすべき
期待値データを保持する工程と、保持されている期待値
データを読み出す工程と、メモリセルから記憶データを
読み出す工程と、読み出したセル記憶データを、対応す
るメモリセルの期待値データと比較する工程と、比較の
結果、プログラムが十分の場合に、次のプログラムデー
タとして用いるために保持されている期待値データをプ
ログラム禁止電圧に強制的に書き換える工程とを有し、
上記期待値データの読み出し工程、上記セル記憶データ
の読み出し工程、上記データの比較工程、上記プログラ
ムデータの書き換え工程のうち、動作対象のメモリセル
の列が異なる複数の工程を並列に実行する。

【００３８】好適に、上記期待値データの読み出し工
程、上記セル記憶データの読み出し工程、上記データの
比較工程、上記プログラムデータの書き換え工程を、単
独で、または連続した工程を組み合わせて１つのメモリ
セルに関し実行するときに、上記セル記憶データの読み
出し工程が、その読み出し対象セルが属する列を切り換
えながら連続して実行されるように、上記工程の組合せ
と、上記４つの工程を繰り返すメモリセル列の数を予め
決定する工程をさらに含む。

【００３９】このような本発明に係る不揮発性半導体メ
モリ装置と、その検証方法では、全体としてベリファイ
を達成する一連の動作のうち、少なくとも２つの動作が
並列に実行される。このとき、セル記憶データの読み出
し動作が異なる列に対し連続して実行されるようにする
と、ベリファイ期間中はワード線をベリファイ読み出し
電圧で一定に保つことができる。また、検出回路の起動
はベリファイ動作が始まるときの最初の１回でよい。

【００４０】

【発明の実施の形態】第１実施形態図１は、本実施形態に係るフラッシュＥＥＰＲＯＭの概
略構成を示すブロック図である。このフラッシュＥＥＰ
ＲＯＭ１のメモリセルアレイ２内に、データ記憶セル
（以下、メモリセル）ＭＣが、ワード線ＷＬとビット線
ＢＬによりマトリックスを組んで接続されている。

【００４１】図２に、代表的なフラッシュＥＥＰＲＯＭ
のメモリセルとして、ＦＧ型素子の断面構造を示す。Ｆ
Ｇ型メモリセルＭＣは、ｐ型の半導体基板ＳＵＢまたは
ｐ型ウエルＷＥＬＬ上に積層された、二酸化硅素などか
らなるトンネル膜ＴＦ，多結晶硅素などからなるフロー
ティングゲートＦＧ，例えばＯＮＯ（Ｏｘｉｄｅ−Ｎｉ
ｔｒｉｄｅ−Ｏｘｉｄｅ）構造のゲート間絶縁膜ＩＦ，
および多結晶硅素などからなるコントロールゲートＣＧ
を有する。フローティングゲートＦＧは電気的に浮遊状
態に維持された導電層であり、コントロールゲートＣＧ
はゲート電圧Ｖｃｇが印加可能にワード線ＷＬに接続さ
れ、あるいはワード線ＷＬを兼用する。ワード線ＷＬ
は、行方向のメモリセルＭＣに共有されている。このゲ
ート積層体の両側の半導体表面に、ＤＩＮＯＲ型，ＮＡ
ＮＤ型の接続形式ではサブビット線ＳＢＬをなすｎ型不
純物領域（ソース・ドレイン領域Ｓ／Ｄ）が形成されて
いる。このソース・ドレイン領域Ｓ／Ｄの一方にドレイ
ン電圧Ｖｄが印加され、他方にソース電圧Ｖｓが印加さ
れる。なお、他の接続形式、例えばＮＯＲ型，ＡＮＤ型
等では、ソース・ドレイン領域Ｓ／Ｄの一方がソース線
ＳＬ（またはサブソース線ＳＳＬ）をなし、他方がビッ
ト線ＢＬ（またはサブビット線ＳＢＬ）をなす。以下の
説明では、ＤＩＮＯＲ型を前提とする。

【００４２】このメモリセルアレイ２の周辺回路とし
て、図１に示すように、ワード線を駆動するためのワー
ド線ドライバ３、入力されたロウアドレス信号ＡＸｎに
基づいて駆動すべきワード線を選択するためのロウアド
レスバッファ４およびロウデコーダ５、書き込むべきデ
ータ（以下、期待値データ）を格納するラッチアレイ
６、メモリセルからの送受信信号を増幅するセンスアン
プアレイ７、ラッチアレイ６およびセンスアンプアレイ
７とビット線ＢＬとの電気的な接続と非接続をスイッチ
ングするマルチプレクサ８、入力されたカラムアドレス
信号ＡＹｎに基づいてマルチプレクサを駆動するための
カラムアドレスバッファ９およびカラムデコーダ１０、
ラッチアレイ６に保持させる期待値データを外部から入
力し、あるいはセンスアンプアレイ７が読み出したセル
記憶データを外部に出力するための入出力バッファ１
１、そして、これらの各ブロックを所望の動作に応じて
制御するコントロール回路１２とを有している。

【００４３】図３は、このメモリセルアレ２、ラッチア
レイ６、センスアンプアレイ７、マルチプレクサ８、お
よびコントロール回路１１の要部を示す回路図である。
また、図４はラッチアレイ６を構成する第１のラッチの
回路図、図５（Ａ），（Ｂ）および図６はラッチアレイ
６を構成する第２のラッチ回路付近の拡大した回路図で
ある。図３に示す回路は、４本のビット線ごとに周辺回
路部の構成および接続関係がほぼ同じであり、以下、こ
の４本のビット線に対応する周辺回路部を主に説明す
る。この原則によれば、最初の左端のビット線に連なる
回路は５本目のビット線に連なる回路と同じとなるが、
実際は、一部異なる。このため、５本目のビット線に連
なる回路については、その異なる部分のみ説明する。５
本目のビット線以降は、５本目のビット線に連なる回路
と、２〜４本目のビット線に連なる回路とが繰り返し配
置されているので、ここでの説明は省略する。なお、図
では、６本目以降のビット線に連なる回路は、その接続
を一部簡略化して描いてある。

【００４４】ラッチＬＡＴ１ａ，ＬＡＴ１ｂ，ＬＡＴ１
ｃ，ＬＡＴ１ｄが、それぞれトランジスタＴ１Ａ，Ｔ１
Ｂ，Ｔ１Ｃ，Ｔ１Ｄを介して、メインビット線ＭＢＬ
０，ＭＢＬ１，ＭＢＬ２，ＭＢＬ３に、この順で接続さ
れている。各ラッチは、図４にラッチＬＡＴ１ａで代表
して示すように、２つのインバータから構成されてい
る。すなわち、ｐＭＯＳトランジスタＰ１とｎＭＯＳト
ランジスタＮ１とを直列接続させた第１のインバータ
と、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタ
Ｎ２とを直列接続させた第２のインバータとが、それぞ
れ電圧ＶＢＩＴ０の供給線と接地電位ＧＮＤの供給線と
の間に接続されている。第１のインバータの出力（記憶
ノードａ１）が、第２のインバータの入力、すなわちｐ
ＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２の
共通ゲートに接続されている。また、第２のインバータ
の出力（記憶ノードａ１＿）が、第１のインバータの入
力、すなわちｐＭＯＳトランジスタＰ１とｎＭＯＳトラ
ンジスタＮ１の共通ゲートに接続されている。以下、こ
のラッチを、第１のラッチ回路という。

【００４５】これらラッチとメインビット線との電気的
な接続と非接続を制御するトランジスタＴ１Ａ，Ｔ１
Ｂ，Ｔ１Ｃ，Ｔ１Ｄの各ゲートは、インバータＩＮ１の
出力に接続されている。インバータＩＮ１の入力はＮＯ
Ｒ回路ＮＲの出力に接続され、ＮＯＲ回路ＮＲの２つの
入力には、動作時に、ＴＲ２Ｔ１信号とＷＲＩＴＥ信号
が入力される。したがって、ＴＲ２Ｔ１信号とＷＲＩＴ
Ｅ信号の何れか一方または双方が活性化された場合に、
トランジスタＴ１Ａ，Ｔ１Ｂ，Ｔ１Ｃ，Ｔ１Ｄがオン
し、ＴＲ２Ｔ１信号とＷＲＩＴＥ信号の双方が不活性の
場合に、トランジスタＴ１Ａ，Ｔ１Ｂ，Ｔ１Ｃ，Ｔ１Ｄ
がオフする。

【００４６】メインビット線ＭＢＬ０，ＭＢＬ１，ＭＢ
Ｌ２，ＭＢＬ３は、それぞれカラム選択ゲートＹＧ０
Ａ，ＹＧ０Ｂ，ＹＧ０Ｃ，ＹＧ０Ｄを介して、センスア
ンプ側と接続されている。カラム選択ゲートＹＧ０Ａは
信号ＹＡ０により制御され、カラム選択ゲートＹＧ０Ｂ
は信号ＹＡ１により制御され、カラム選択ゲートＹＧ０
Ｃは信号ＹＡ２により制御され、カラム選択ゲートＹＧ
０Ｄは信号ＹＡ３により制御される。なお、このカラム
選択ゲートの配置と制御は、４列ごとに繰り返されてい
る。

【００４７】本実施形態では、データロード線を複数
本、ここでは４本備える。データロード線ＤＬａ，ＤＬ
ｂ，ＤＬｃ，ＤＬｄは、それぞれカラム選択ゲートＹＧ
１Ａ，ＹＧ１Ｂ，ＹＧ１Ｃ，ＹＧ１Ｄを介して、対応す
るメインビット線側と接続されている。カラム選択ゲー
トＹＧ１Ａ，ＹＧ１Ｂ，ＹＧ１Ｃ，ＹＧ１Ｄは信号ＹＢ
０により制御される。なお、次の４列のカラム選択ゲー
トＹＧ２Ａ，ＹＧ２Ｂ，ＹＧ２Ｃ，ＹＧ２Ｄは信号ＹＢ
１により制御され、この制御が４列を単位に繰り返さ
れ、最後のカラム選択ゲートＹＧｎＤは信号ＹＢｎによ
り制御される。

【００４８】カラム選択ゲートＹＧ０ＡとＹＧ１Ａとを
接続するラインの途中に、第１のラッチ回路ＬＡＴ１ａ
の内容を複写して保持するデータ保持回路２０ａが接続
されている。同様に、カラム選択ゲートＹＧ０ＢとＹＧ
１Ｂとの接続中点にデータ保持回路２０ｂが接続され、
カラム選択ゲートＹＧ０ＣとＹＧ１Ｃとの接続中点にデ
ータ保持回路２０ｃが接続され、カラム選択ゲートＹＧ
０ＤとＹＧ１Ｄとの接続中点にデータ保持回路２０ｄが
接続され、次のカラム選択ゲートＹＧ０ＡとＹＧ２Ａと
の接続箇所途中にデータ保持回路２０ｅが接続されてい
る。

【００４９】データ保持回路２０ａ〜２０ｅのそれぞれ
は、図５（Ａ），（Ｂ）および図６に示すように、第１
のラッチ回路と同様な構成の第２のラッチ回路ＬＡＴ２
ａ〜ＬＡＴ２ｅと、メインビット線とデータロード線と
の電気的な接続と非接続をスイッチングするトランジス
タＴ２Ａ〜Ｔ２Ｅと、その接続点と第２のラッチ回路の
ノードａ２＿〜ｅ２＿との電気的な接続と非接続をスイ
ッチングするトランジスタトランジスタＴ３Ａ〜Ｔ３Ｅ
と、これらのトランジスタの制御信号を生成する制御ロ
ジック部とを有する。制御ロジック部は、２入力または
３入力の３つのＡＮＤ回路ＡＤ１〜ＡＤ３と、ＡＮＤ回
路ＡＤ１〜ＡＤ３の出力信号を入力し、上記制御信号を
出力するＯＲ回路ＯＲとからなる。

【００５０】ＡＮＤ回路ＡＤ１は、その一方の入力がＴ
Ｒ２Ｔ１信号の供給線に接続され、他方の入力が電源電
圧信号ＶＤＤの供給線に接続されている。この点は、４
つのデータ保持回路とも共通している。データ保持回路
２０ａ〜２０ｅは、ＡＮＤ回路ＡＤ２，ＡＤ３の入力の
接続の仕方が異なる。

【００５１】図５（Ａ）に示すデータ保持回路２０ａで
は、ＡＮＤ回路ＡＤ２の第１の入力がＶＥＲＩＦＹ信号
の供給線に接続され、第２の入力がＳＴＡＲＴＶ信号の
供給線に接続されている。また、ＡＮＤ回路ＡＤ３の第
１の入力が信号ＹＡ２の供給線に接続され、第２の入力
がＶＥＲＩＦＹ信号の供給線に接続され、第３の入力が
信号ＹＢ０の供給線に接続されている。図５（Ｂ）に示
すデータ保持回路２０ｅでは、ＡＮＤ回路ＡＤ２の第１
の入力が信号ＹＡ２の供給線に接続され、第２の入力が
ＶＥＲＩＦＹ信号の供給線に接続され、第３の入力が信
号ＹＢ０の供給線に接続されている。また、ＡＮＤ回路
ＡＤ３の第１の入力が信号ＹＡ３の供給線に接続され、
第２の入力がＶＥＲＩＦＹ信号の供給線に接続され、第
３の入力が信号ＹＢ１の供給線に接続されている。

【００５２】図６に示すように、データ保持回路２０ｂ
では、ＡＮＤ回路ＡＤ２の第１の入力が信号ＹＡ３の供
給線に接続され、第２の入力がＶＥＲＩＦＹ信号の供給
線に接続され、第３の入力が信号ＹＢ０の供給線に接続
されている。また、ＡＮＤ回路ＡＤ３の第１の入力が信
号ＹＡ０の供給線に接続され、第２の入力がＶＥＲＩＦ
Ｙ信号の供給線に接続され、第３の入力が信号ＹＢ０の
供給線に接続されている。また、データ保持回路２０ｃ
では、ＡＮＤ回路ＡＤ２の第１の入力が信号ＹＡ０の供
給線に接続され、第２の入力がＶＥＲＩＦＹ信号の供給
線に接続され、第３の入力が信号ＹＢ１の供給線に接続
されている。また、ＡＮＤ回路ＡＤ３の第１の入力が信
号ＹＡ１の供給線に接続され、第２の入力がＶＥＲＩＦ
Ｙ信号の供給線に接続され、第３の入力が信号ＹＢ０の
供給線に接続されている。また、データ保持回路２０ｄ
では、ＡＮＤ回路ＡＤ２の第１の入力が信号ＹＡ２の供
給線に接続され、第２の入力がＶＥＲＩＦＹ信号の供給
線に接続され、第３の入力が信号ＹＢ０の供給線に接続
されている。また、ＡＮＤ回路ＡＤ３の第１の入力が信
号ＹＡ１の供給線に接続され、第２の入力がＶＥＲＩＦ
Ｙ信号の供給線に接続され、第３の入力が信号ＹＢ１の
供給線に接続されている。

【００５３】図３に示すように、４本のデータロード線
に、セルデータ読み出し回路３０、ラッチデータ読み出
し回路４０および書き換え回路５０が接続されている。

【００５４】セルデータ読み出し回路３０は、センスア
ンプ３１、センスアンプ３１の出力に接続されたラッチ
回路３２、センスアンプ３１の入力に接続されたトラン
スファゲートＴＧ１、トランスファゲートＴＧ１の入力
と入力データＤＩＮの供給端子との間に直列接続された
トランスファゲートＴＧ２およびインバータＩＮ２、デ
ータロード信号ＤＬＯＡＤの供給端子に接続されたイン
バータＩＮ３、および４つのカラム選択ゲートＹＧ２
Ａ，ＹＧ２Ｂ，ＹＧ２Ｃ，ＹＧ２Ｄを有している。トラ
ンスファゲートＴＧ１のｎＭＯＳゲートとトランスファ
ゲートＴＧ２のｐＭＯＳゲートが接続され、その接続中
点がインバータＩＮ３の出力に接続されている。一方、
トランスファゲートＴＧ１のｐＭＯＳゲートとトランス
ファゲートＴＧ２のｎＭＯＳゲートには、データロード
信号ＤＬＯＡＤが印加されるようになっている。また、
トランスファゲートＴＧ１の入力とデータロード線ＤＬ
ａとの間にカラム選択ゲートＹＧ５Ａが接続されてい
る。同様に、トランスファゲートＴＧ１の入力とデータ
ロード線ＤＬｂ，ＤＬｃ，ＤＬｄとの間に、それぞれカ
ラム選択ゲートＹＧ５Ｂ，ＹＧ５Ｃ，ＹＧ５Ｄが接続さ
れている。カラム選択ゲートＹＧ５Ａは信号ＹＡ０によ
り制御され、カラム選択ゲートＹＧ５Ｂは信号ＹＡ１に
より制御され、カラム選択ゲートＹＧ５Ｃは信号ＹＡ２
により制御され、カラム選択ゲートＹＧ５Ｄは信号ＹＡ
３により制御される。

【００５５】ラッチデータ読み出し回路４０は、センス
アンプ４１、センスアンプの出力に接続された２連式の
ラッチ回路４２、および５つのカラム選択ゲートＹＧ３
Ａ，ＹＧ３Ｂ，ＹＧ３Ｃ，ＹＧ３Ｄ，ＹＧ３Ｅを有して
いる。センスアンプ４１の入力とデータロード線ＤＬａ
との間にカラム選択ゲートＹＧ３Ａ，ＹＧ３Ｅが並列に
接続されている。センスアンプ４１の入力とデータロー
ド線ＤＬｂ，ＤＬｃ，ＤＬｄとの間に、それぞれカラム
選択ゲートＹＧ３Ｂ，ＹＧ３Ｃ，ＹＧ３Ｄが接続されて
いる。このうちカラム選択ゲートＹＧ３Ｅは、ＳＴＡＲ
ＴＶ信号により制御される。

【００５６】書き換え回路５０は、比較書換回路５１
と、４つのカラム選択ゲートＹＧ４Ａ，ＹＧ４Ｂ，ＹＧ
４Ｃ，ＹＧ４Ｄを有している。比較書換回路５１の一方
の入力がラッチ回路４２の出力に接続され、他方の入力
がラッチ回路３２の出力に接続されている。これらラッ
チ回路３２，４２および比較書換回路５１はクロック信
号ＣＬＫに同期して動作する。比較書換回路５１の出力
とデータロード線ＤＬａとの間にカラム選択ゲートＹＧ
４Ａが接続されている。同様に、比較書換回路５１の出
力とデータロード線ＤＬｂ，ＤＬｃ，ＤＬｄとの間に、
それぞれカラム選択ゲートＹＧ４Ｂ，ＹＧ４Ｃ，ＹＧ４
Ｄが接続されている。

【００５７】カラム選択ゲートＹＧ３Ａ，ＹＧ４Ｂの各
ゲートがＮＡＮＤ回路ＮＡとインバータＩＮ４の直列回
路の出力に接続されている。そのＮＡＮＤ回路ＮＡの一
方の入力に信号ＹＡ３Ｂが入力される。カラム選択ゲー
トＹＧ３Ｂ，ＹＧ４Ｃの各ゲートがＮＡＮＤ回路ＮＡと
インバータＩＮ４の直列回路の出力に接続されている。
そのＮＡＮＤ回路ＮＡの一方の入力に信号ＹＡ０Ｂが入
力される。カラム選択ゲートＹＧ３Ｃ，ＹＧ４Ｄの各ゲ
ートがＮＡＮＤ回路ＮＡとインバータＩＮ４の直列回路
の出力に接続されている。そのＮＡＮＤ回路ＮＡの一方
の入力に信号ＹＡ１Ｂが入力される。カラム選択ゲート
ＹＧ３Ｄ，ＹＧ４Ａの各ゲートがＮＡＮＤ回路ＮＡとイ
ンバータＩＮ４の直列回路の出力に接続されている。そ
のＮＡＮＤ回路ＮＡの一方の入力に信号ＹＡ２Ｂが入力
される。これら４つのＮＡＮＤ回路ＮＡの他方入力は共
通化され、ＶＲＩＦＹ信号の供給線に接続されている。

【００５８】つぎに、このフラッシュＥＥＰＲＯＭのプ
ログラム動作を説明する。図７（Ａ）〜（Ｚ）は、最初
の５セル分のプログラム動作を説明するための各信号お
よびノード電位のタイミングチャートである。各信号
は、図７（Ａ）のクロック信号ＣＬＫに同期して印加さ
れる。

【００５９】この図より前のタイミングで、従来と同様
に、第１のプログラム動作を１本のワード線、例えばワ
ード線ＷＬ０に連なるメモリセル、Ｍ０Ａ，Ｍ０Ｂ，Ｍ
０Ｃ，Ｍ０Ｄ，…に対し一括して実行する。これによ
り、１本のワード線内のセル群（１セクタ）内の全ての
メモリセルの閾値が高いレベル“１”で揃う。

【００６０】最初に、各ラッチ回路にデータをロードす
る。まず、図７（Ｂ），（Ｃ）に示すように、ＤＬＯＡ
Ｄ信号，ＴＲ２Ｔ１信号を一斉に活性化する。また、図
７（Ｇ）に示す信号ＹＡ０〜ＹＡ３およびＹＢ０〜ＹＢ
ｎを順次、予め決められたタイミングで短時間だけ活性
化する。信号ＹＢ０の活性化期間に、インバータＩＮ２
により反転した入力データＤＩＮ＿が、オン状態のトラ
ンスファゲートＴＧ２、オン状態のカラム選択ゲートＹ
Ｇ５Ａ〜ＹＧ５Ｄを通って、データロード線ＤＬａ〜Ｄ
Ｌａに排出される。このとき、反転入力データＤＩＮ＿
は、ＹＡ０〜ＹＡ３信号のスイッチングによりデータロ
ード線ＤＬａ〜ＤＬｄ上に“１”または“０”の１ビッ
トごとに振り分けられる。データロード線ＤＬａ上の反
転入力データＤＩＮ＿（“１”または“０”）は、オン
状態のカラム選択ゲートＹＧ１Ａ，ＹＧ０Ａ、オン状態
のトランジスタＴ１Ａを通って、第１のラッチ回路ＬＡ
Ｔ１ａの反転ノードａ＿に入力される。このため、入力
データＤＩＮがノード１ａにロードされる。また、図７
（Ｑ）に示すようにノードＡが活性化されていることか
ら、同じデータが、オン状態のトランジスタＴ２Ａ，Ｔ
３Ａ（図５（Ａ））を通って、第２のラッチ回路ＬＡＴ
２ａのノードａ２にロードされる。同様にして、２〜４
ビット目の入力データＤＩＮが、第１のラッチ回路ＬＡ
Ｔ１ｂ〜ＬＡＴ１ｄのノードｂ１〜ｄ１にロードされ、
第２のラッチ回路ＬＡＴ２ｂ〜ＬＡＴ２ｄのノードｂ２
〜ｄ２にロードされる。

【００６１】続くカラム選択ゲートＹＢ１の活性化期間
に、５〜８ビット目の入力データが第１および第２のラ
ッチ回路にロードされる。以後、この動作を繰り返し
て、全ての第１および第２のラッチ回路に対し、１セク
タ分のデータがロードされる。このラッチデータは、プ
ログラム終了の判断時の比較基準となる期待値データで
ある。データロードが完了すると、図７（Ｃ）のＴＲ２
Ｔ１信号が立ち下がり、また、図７（Ｇ）に示す信号が
全て非活性となるため、全ラッチ回路がメインビット線
から切り離される。

【００６２】第２のプログラム動作では、図７（Ｅ），
（Ｆ）に示すように、ＷＲＩＴＥ信号およびＢＳ０信号
が活性化され、ワード線ＷＬ０の電位がプログラム電圧
ＶＰＲＯＧまで立ち上がる。このワード線電位は、一定
時間経過後に、ベリファイ電圧ＶＶＲＦＹに下げられ
る。このプログラム電圧ＶＰＲＯＧの印加時間中に、第
２のプログラム動作が実行される。これにより、第１の
ラッチ回路ＬＡＴ１ａ，ＬＡＴ１ｂ，…の保持データの
論理に応じて、メモリセルＭ０Ａ，Ｍ０Ｂ，…に書き込
みが行われる。この１回目の第２のプログラム動作で
は、通常、最も書き込み速度が早いメモリセルの閾値が
期待値に達するか、全てのメモリセルで閾値が期待値に
達しない。

【００６３】次に、ベリファイを行って、メモリセルセ
ルデータが期待値データに達したか否かを判断し、必要
に応じてラッチデータを書き換える動作を行う。以下、
この動作を詳細に説明する。

【００６４】この動作期間中は、図７（Ｄ）に示すよう
に、ＶＥＲＩＦＹ信号を常時、活性化しておく。カラム
を選択する信号については、図７（Ｉ）〜（Ｌ）に示す
ように、ＹＡ０とＹＡ０Ｂ、ＹＡ１とＹＡ１Ｂ、ＹＡ２
とＹＡ２Ｂ、ＹＡ３とＹＡ３Ｂの対を、サイクル２から
始めて、この順でクロック１周期（１サイクル時間）だ
け活性化する。また、図７（Ｍ）〜（Ｐ）に示すよう
に、ＹＢ０，ＹＢ１，ＹＢ２，…，ＹＢｎの各信号を、
この順でクロック４周期（４サイクル時間）だけ活性化
する。

【００６５】サイクル１では、図７（Ｄ），（Ｈ）に示
すようにＶＥＲＩＦＹ信号とＳＴＡＲＴＶ信号が共に活
性化しているので、図７（Ｑ）に示すように、デ−タ保
持回路２０ａ内では、ＡＮＤ回路ＡＤ２の出力がハイレ
ベルになり、ノードＡが活性化する（図５（Ａ）参
照）。他のデータ保持回路では、ＹＡ０〜ＹＡ３信号が
非活性なのでＡＮＤ回路ＡＤ２の出力がローレベルを維
持し、ノードＢ〜Ｅは何れも活性化しない。その結果、
第２のラッチ回路ＬＡＴ２ａの期待値データのみが、デ
ータロード線ＤＬａに排出される。また、ＶＥＲＩＦＹ
信号による制御によりカラム選択ゲートＹＧ３Ｅがオン
し、データロード線ＤＬａ上の期待値データがセンスア
ンプ４１で読み出される。読み出された期待値データは
ラッチ回路４２内のラッチに保持される。このサイク
ル１のデータロード線ＤＬａの電位は、期待値データの
論理（“１”または“０”）に応じて任意であり、この
状態（この状態を経由する動作）を、以後、“第２のラ
ッチ回路の読み出し状態（動作）”といい、図７では符
号“Ｅ”で表現する。

【００６６】サイクル２では、図７（Ｉ）に示すように
ＹＡ０信号が活性化しているので、カラム選択ゲートＹ
Ｇ０Ａ，ＹＧ５Ａがオンする。このため、メモリセルＭ
０Ａのメモリセルデータに応じて読み出し電流が、メイ
ンビット線ＭＢＬ０からカラム選択ゲートＹＧ０Ａ、オ
ン状態のＹＧ１Ａ、データロード線ＤＬａ、カラム選択
ゲートＹＧ５Ａ、オン状態のトランスファゲートＴＧ１
を経由して、センスアンプ３１により読み出される。読
み出されたメモリセルデータは、ラッチ回路３２内のラ
ッチに保持される。このサイクル２のデータロード線
ＤＬａの電位は、メモリセルデータの論理（“１”また
は“０”）に応じて任意であり、この状態（この状態を
経由する動作）を、以後、“メモリセルの読み出し状態
（動作）”といい、図７では符号“Ｃ”で表現する。

【００６７】一方、同じサイクル２において、図７
（Ｗ）に示すように、データロード線ＤＬｂを経由した
上記第２のラッチ回路の読み出し動作“Ｅ”が実行され
る。具体的には、図６に示すデータ保持回路２０ｂ内の
ＡＮＤ回路ＡＤ３の入力信号、すなわちＶＥＲＩＦＹ信
号（図７（Ｄ））、ＹＡ０信号（図７（Ｉ））およびＹ
Ｂ０信号（図７（Ｍ））が共に活性化しているので、そ
のＡＮＤ回路の出力がハイレベルになり、ノードＢが活
性化する。他のデータ保持回路では、ノードＡ，ノード
Ｃ〜Ｅが何れも活性化しない。その結果、第２のラッチ
回路ＬＡＴ２ｂの期待値データのみが、データロード線
ＤＬｂに排出される。また、図７（Ｉ）に示すようにＹ
Ａ０Ｂ信号が活性化しているので、カラム選択ゲートＹ
Ｇ３Ｂがオンし、データロード線ＤＬｂ上の期待値デー
タ（以下、Ｍ０Ｂ期待値データという）がセンスアンプ
４１で読み出される。この読み出し期間中に、先のサイ
クル１でラッチ回路４２内のラッチに保持された期待
値データ（以下、Ｍ０Ａ期待値データという）が、隣の
ラッチに転送される。したがって、サイクル２で読み
出されたＭ０Ｂ期待値データはラッチ内に入力され、
保持される。

【００６８】サイクル３では、図３の比較書換回路５１
が、上記サイクル２でラッチ回路４２内のラッチに保
持されていたＭ０Ａ期待値データと、上記サイクル２で
ラッチに保持されていたメモリセルＭ０Ａの読み出し
データ（以下、Ｍ０Ａセルデータという）とを比較演算
し、その結果に応じて、書き換えデータ（以下、Ｍ０Ａ
書き換えデータという）を確定し、その確定結果を出力
線５２に排出する。例えば、１回目の第２のプログラム
動作でプログラムが十分でありＭ０ＡセルデータがＭ０
Ａ期待値データに達している場合は、この出力線５２上
のＭ０Ａ書き換えデータはローレベルをとり、プログラ
ムが不十分の場合はハイレベルをとる。このサイクル３
の比較書換回路の出力線５２の電位は確定結果に応じて
任意であり、この状態（この状態を経由する動作）を、
以後、“書き換えデータの確定化状態（動作）”とい
い、図７では符号“Ｐ”で表現する。

【００６９】一方、同じサイクル３において、図７
（Ｗ）に示すように、データロード線ＤＬｂを経由した
メモリセルＭ０Ｂの読み出し動作“Ｃ”が実行される。
具体的には、図７（Ｊ）に示すようにＹＡ１信号が活性
化しているので、カラム選択ゲートＹＧ０Ｂ，ＹＧ５Ｂ
がオンする。このため、メモリセルＭ０Ｂのメモリセル
データに応じて読み出し電流が、メインビット線ＭＢＬ
１からカラム選択ゲートＹＧ０Ｂ、オン状態のＹＧ１
Ｂ、データロード線ＤＬｂ、カラム選択ゲートＹＧ５
Ｂ、オン状態のトランスファゲートＴＧ１を経由して、
センスアンプ３１により読み出される。読み出されたメ
モリセルデータ（Ｍ０Ｂセルデータ）は、ラッチ回路３
２内のラッチに入力され、その保持内容が書き換えら
れる。

【００７０】また、同じサイクル２において、図７
（Ｘ）に示すように、データロード線ＤＬｃを経由した
第２のラッチ回路ＬＡＴ２ｃの読み出し動作“Ｅ”が実
行される。具体的には、図６に示すデータ保持回路２０
ｃ内のＡＮＤ回路ＡＤ３の入力信号、すなわちＶＥＲＩ
ＦＹ信号（図７（Ｄ））、ＹＡ１信号（図７（Ｊ））お
よびＹＢ０信号（図７（Ｍ））が共に活性化しているの
で、そのＡＮＤ回路の出力がハイレベルになり、ノード
Ｃが活性化する。他のデータ保持回路では、ノードＡ，
Ｂ，Ｄ，Ｅが何れも活性化しない。その結果、第２のラ
ッチ回路ＬＡＴ２ｃの期待値データが、データロード線
ＤＬｃに排出される。また、図７（Ｊ）に示すようにＹ
Ａ１Ｂ信号が活性化しているので、カラム選択ゲートＹ
Ｇ３Ｃがオンし、データロード線ＤＬｃ上の期待値デー
タ（Ｍ０Ｃ期待値データ）がセンスアンプ４１で読み出
される。この読み出し期間中に、先のサイクル２でラッ
チ回路４２内のラッチに保持されたＭ０Ｂ期待値デー
タが、隣のラッチに転送される。したがって、サイク
ル３で読み出されたＭ０Ｃ期待値データはラッチ内に
入力され、保持される。

【００７１】サイクル４では、ＹＡ２Ｂ信号が活性化さ
れるため（図７（Ｋ））、カラム選択ゲートＹＧ４Ａが
オンする。このため、比較書換回路の出力線５２上のＭ
０Ａ書き換えデータが、データロード線ＤＬａに排出さ
れる。また、ＹＡ２信号が活性化されるため、図５
（Ａ）のデータ保持回路２０ａ内で、ＡＮＤ回路ＡＤ３
の３つの入力が全てハイレベルとなる。その結果、ノー
ドＡが活性化し、トランジスタＴ２Ａ，Ｔ３Ａがオンし
て、Ｍ０Ａ書き換えデータが第２のラッチ回路ＬＡＴ２
ａに書き込まれる。このとき、カラム選択ゲートＹＧ０
はオフ状態であるため、このＭ０Ａ書き換えデータはメ
インビット線ＭＢＬ０側には伝達されない。このサイク
ル４のデータロード線ＤＬａの電位は、比較書換回路の
確定結果に応じて任意であり、この状態（この状態を経
由する動作）を、以後、“第２のラッチ回路の書き換え
状態（動作）”といい、図７（Ｖ）〜（Ｚ）では符号
“Ｗ”で表現する。

【００７２】一方、同じサイクル４において、図７
（Ｗ）に示すように、比較書換回路５１およびその出力
線５２上で、書き換えデータの確定化動作“Ｐ”が行わ
れる。具体的には、比較書換回路５１が、上記サイクル
３でラッチ回路４２内のラッチに保持されていたＭ０
Ｂ期待値データと、上記サイクル３でラッチに保持さ
れていたメモリセルＭ０Ｂセルデータとを比較演算し、
その結果に応じて、Ｍ０Ｂ書き換えデータを確定し、そ
の確定結果を出力線５２に排出する。例えば、１回目の
第２のプログラム動作でプログラムが十分でありＭ０Ｂ
セルデータがＭ０Ｂ期待値データに達している場合は、
この出力線５２上のＭ０Ｂ書き換えデータはローレベル
をとり、プログラムが不十分の場合はハイレベルをと
る。

【００７３】一方、同じサイクル４において、図７
（Ｘ）に示すように、データロード線ＤＬｃを経由した
メモリセルＭ０Ｃの読み出し動作“Ｃ”が実行される。
具体的には、図７（Ｋ）に示すようにＹＡ２信号が活性
化しているので、カラム選択ゲートＹＧ０Ｃ，ＹＧ５Ｃ
がオンする。このため、メモリセルＭ０Ｃのメモリセル
データに応じて読み出し電流が、メインビット線ＭＢＬ
２からカラム選択ゲートＹＧ０Ｃ、オン状態のＹＧ１
Ｃ、データロード線ＤＬｃ、カラム選択ゲートＹＧ５
Ｃ、オン状態のトランスファゲートＴＧ１を経由して、
センスアンプ３１により読み出される。読み出されたメ
モリセルデータ（Ｍ０Ｃセルデータ）は、ラッチ回路３
２内のラッチに入力され、その保持内容が書き換えら
れる。

【００７４】また、同じサイクル４において、図７
（Ｙ）に示すように、データロード線ＤＬｄを経由した
第２のラッチ回路ＬＡＴ２ｄの読み出し動作“Ｅ”が実
行される。具体的には、図６に示すデータ保持回路２０
ｄ内のＡＮＤ回路ＡＤ２の入力信号、すなわちＶＥＲＩ
ＦＹ信号（図７（Ｄ））、ＹＡ２信号（図７（Ｋ））お
よびＹＢ０信号（図７（Ｍ））が共に活性化しているの
で、そのＡＮＤ回路の出力がハイレベルになり、ノード
Ｄが活性化する。他のデータ保持回路では、ノードＡ〜
Ｃ，Ｅが何れも活性化しない。その結果、第２のラッチ
回路ＬＡＴ２ｄの期待値データが、データロード線ＤＬ
ｄに排出される。また、図７（Ｋ）に示すようにＹＡ２
Ｂ信号が活性化しているので、カラム選択ゲートＹＧ３
Ｄがオンし、データロード線ＤＬｄ上の期待値データ
（Ｍ０Ｄ期待値データ）がセンスアンプ４１で読み出さ
れる。この読み出し期間中に、先のサイクル３でラッチ
回路４２内のラッチに保持されたＭ０Ｃ期待値データ
が、隣のラッチに転送される。したがって、サイクル
４で読み出されたＭ０Ｄ期待値データはラッチ内に入
力され、保持される。

【００７５】次のサイクル５では、図７（Ｚ）に示すよ
うに、再び、第２のラッチ回路の読み出し動作“Ｅ”が
実行されるが、この時の読み出し対象ラッチ回路は、図
５（Ｂ）の第２のラッチ回路ＬＡＴ２ｅとなる。なぜな
ら、このときは既にＹＢ０信号からＹＢ１信号に活性化
信号が切り替わっており、そのため図５（Ａ）のＡＮＤ
回路ＡＤ１〜ＡＤ３は出力はローレベルを維持するのに
対し、図５（Ｂ）のＡＮＤ回路ＡＤ３の出力がハイレベ
ルとなって、ノードＥが活性化するためである。このと
き、ＹＢ１信号の活性化によりカラム選択ゲートＹＧ２
Ａもオンする。同様な理由により、サイクル５〜８で
は、メモリセルＭ０Ｅと、その右隣り３個のメモリセル
に対し、ベリファイやラッチ書き換え動作が実行され
る。

【００７６】以上のように、１本のデータロード線から
見ると、出力線５２上の動作“Ｐ”を途中に挟んで、第
２のラッチ回路の読み出し動作“Ｅ”→メモリセルの読
み出し動作“Ｃ”→（“Ｐ”）→第２のラッチ回路の書
き換え動作“Ｗ”が周期的に繰り返される。また、デー
タロード線ＤＬａ，ＤＬｂ，ＤＬｃ，ＤＬｄ間では、各
動作が１サイクルづつずれて実行される。このため、同
じ種類の動作が１本のデータロード線で重複して実行さ
れることがない。この４つの動作をｎ回繰り返すことに
より、１セクタ内で、ベリファイおよび第２のラッチ回
路の書き換え動作が完結する。

【００７７】その後、第２のラッチ回路ＬＡＴ２ａ〜Ｌ
ＡＴ２ｄの保持内容が、対応する第１のラッチ回路ＬＡ
Ｔ１ａ〜ＬＡＴ１ｄに一括転送される。具体的には、Ｄ
ＬＯＡＤ信号を不活性としてトランスファゲートＴＧ１
をオフし、かつ、ＢＳ０信号を不活性としてメモリセル
をメインビット線から切り離した状態で、ＴＲ２Ｔ１信
号およびＹＡ０〜ＹＡ３信号を活性化する。これによ
り、全てのデータ保持回路２０ａ〜２０ｄ内でノードＡ
〜Ｄが一斉にハイレベルとなり、トランジスタＴ３Ａ〜
Ｔ３Ｄが全てオンする。また、カラム選択ゲートＹＧ０
Ａ〜ＹＧ０ＤとトランジスタＴ１Ａ〜Ｔ１Ｄの全てがオ
ンする。その結果、第２のラッチ回路ＬＡＴ２ａ〜ＬＡ
Ｔ２ｄの保持内容が、それぞれ対応する第１のラッチ回
路ＬＡＴ１ａ〜ＬＡＴ１ｄに一括転送され、保持され
る。

【００７８】この転送データ（書き換えデータ）は、前
記したように、比較書換回路５１の確定結果が“メモリ
セルに対するプログラムが十分である”ことを示すとき
は、期待値データの論理と無関係に強制的にローレベル
をとるため、以後、このメモリセルに対しては次の第２
のプログラム動作時にドレイン電圧が印加されず、プロ
グラムが禁止される。一方、確定結果が“メモリセルに
対するプログラムが不十分である”ことを示すときは、
第１のラッチ回路に転送された書き換えデータは、期待
値データの論理に応じてハイレベルまたはローレベルを
とる。したがって、このメモリセル対して次の第２のプ
ログラム動作が実施可能となる。

【００７９】以上述べてきた、第２のプログラム動作、
ベリファイとラッチ書き換えの動作、ラッチ転送動作
を、１セクタ内の全てのメモリセルでプログラムが十分
と判断されるまで繰り返す。この一連の動作を、活性化
するワード線を切り換えながら繰り返すことにより、メ
モリセルアレイのプログラム動作が完結する。

【００８０】本実施形態のフラッシュＥＥＰＲＯＭの動
作では、ベリファイ動作期間中、ワード線電位を一定値
（＝ＶＶＲＦＹ）で保持することができ、第２のプログ
ラム動作のときだけ、より高い電位（＝ＶＰＲＯＧ）に
上げるだけで良い。このため、大きな負荷容量のワード
線を充放電するための消費電力が節約できる。とくにＦ
Ｇ型では、書き込み効率を上げるためにワード線（コン
トロールゲート）とフローティングゲートとの結合容量
は大きく設計されており、これが何百、何千と加算され
たワード線負荷容量を上げ下げするのには駆動回路の負
担がかなり重く、消費電力も大きい。これに対し、本実
施形態では、図１のワード線駆動回路３の規模を小さく
でき、そこでの電力消費を抑制できるという利点があ
る。

【００８１】また、期待値データの取り込み、セルデー
タの読み出し、データ比較と書き換データの確定、およ
びデータ書き換えの一連の動作が、各セルごとに４クロ
ック周期で終了するが、他のセルの異なる動作が並列に
実行されるため、このベリファイに必要な動作を実質的
には１クロック周期に近い短時間で済ませることができ
る。これは、従来より約１／４と大幅な削減となる。

【００８２】本実施形態で用いられるセンスアンプ３
１，４１は、ベリファイ動作期間中は常にデータの読み
出しを行うことから、活性化状態が持続される。したが
って、突入電流が流れないので電力消費が小さく済む。
ワード線の充放電回数が少なく、その電位の安定化に時
間を要しないので、動作も安定している。また、セルデ
ータ読み出しと期待値データ読み出しとは一部別経路を
経るが、双方ともデータロード線を介して行うため、動
作タイミングもとりやすい。

【００８３】なお、図３に表した周辺回路は規模として
は大きくなっているが、各回路３０〜５０はメモリセル
アレイに１つ設けるだけでよく、メモリセルアレイの規
模からすると、その増加は僅かである。また、ワード線
駆動回路３の規模を縮小できるため、メモリ全体で見れ
ば不利益とならない。

【００８４】第２実施形態図８は、第２実施形態に係るフラッシュＥＥＰＲＯＭの
要部構成を示す回路図である。全体のブロック構成を示
す図１は、第２実施形態においても適用される。

【００８５】この図８に示すフラッシュＥＥＰＲＯＭ
が、図３に示す第１実施形態と異なる点は、第１に、図
３では第１のラッチ回路ＬＡＴ１，第２のラッチ回路Ｌ
ＡＴ２と列ごとに２つ設けていたラッチ回路を、１つの
ラッチ回路ＬＡＴで共通化していることにある。これに
伴って、図３のトランジスタＴ１Ａ〜Ｔ１Ｄ、これを制
御するＮＯＲ回路ＮＲおよびインバータＩＮＡ１が不要
となる。また、ＴＲ２Ｔ１信号も不要となる。第２に、
図８における各データ保持回路２１ａ〜２１ｅでは、Ａ
ＮＤ回路ＡＤ１を省略して、３入力ＯＲ回路ＯＲの余っ
た入力端子を、ＷＲＩＴＥ信号の供給線に接続してい
る。また、ラッチ回路ＬＡＴａ〜ＬＡＴｅは、ＶＢＩＴ
０信号により一斉に駆動することとしている。

【００８６】つぎに、このフラッシュＥＥＰＲＯＭのプ
ログラム動作を説明する。図９（Ａ）〜（Ｚ）は、最初
の５セル分のプログラム動作を説明するための各信号お
よびノード電位のタイミングチャートである。この動作
が図７（Ａ）〜（Ｚ）の動作と異なる点は、データロー
ドと第２のプログラム動作の信号の制御と、ラッチデー
タの転送動作が不要なことである。ベリファイとラッチ
書き換え動作自体は第１実施形態から変更はない。した
がって、以下、データロードと第２のプログラム動作を
簡単に述べる。

【００８７】第１のプログラム動作後に、図９（Ｂ），
（Ｃ），（Ｅ）に示すように、ＤＬＯＡＤ信号、ＶＢＩ
Ｔ０信号、およびＷＲＩＴＥ信号を一斉に立ち上げる。
また、図９（Ｇ）に示す各信号、すなわちＹＡ０〜ＹＡ
３およびＹＢ０〜ＹＢｎを順次、予め決められたタイミ
ングで短時間だけ活性化する。信号ＹＢ０の活性化期間
に、インバータＩＮ２により反転した入力データＤＩＮ
＿が、オン状態のトランスファゲートＴＧ２、オン状態
のカラム選択ゲートＹＧ５Ａ〜ＹＧ５Ｄを通って、デー
タロード線ＤＬａ〜ＤＬａに排出される。このとき、反
転入力データＤＩＮ＿は、ＹＡ０〜ＹＡ３信号のスイッ
チングによりデータロード線ＤＬａ〜ＤＬｄ上に“１”
または“０”の１ビットごとに振り分けられる。データ
ロード線ＤＬａ上の反転入力データＤＩＮ＿（“１”ま
たは“０”）は、オン状態のカラム選択ゲートＹＧ１
Ａ，ノードＡが活性化（図９（Ｑ））によりオン状態と
なるトランジスタＴ３Ａを通って、ラッチ回路ＬＡＴａ
の反転ノードに入力される。このため、入力データＤＩ
Ｎがラッチ回路ＬＡＴａにロードされる。同様にして、
２〜４ビット目の入力データＤＩＮが、ラッチ回路ＬＡ
Ｔｂ〜ＬＡＴｄにロードされる。

【００８８】続くカラム選択ゲートＹＢ１の活性化期間
に、５〜８ビット目の入力データがラッチ回路にロード
される。以後、この動作を繰り返して、全てのラッチ回
路に対し、１セクタ分の期待値データがロードされる。
なお、このとき同じＹＡ０〜ＹＡ３信号により制御され
るカラム選択ゲートＹＧ０Ａ〜ＹＧ０Ｄも順次開くが、
図９（Ｆ）に示すように、ＢＳ０信号が非活性のため、
メモリセルへの書き込みは行われない。

【００８９】第２のプログラム動作では、図９（Ｇ）に
示すように、ＹＡ０〜ＹＡ３信号を活性化して書き込み
データで各メインビット線を充電する。そして、図９
（Ｅ），（Ｆ）に示すように、ＷＲＩＴＥ信号およびＢ
Ｓ０信号が活性化した状態で、ワード線ＷＬ０の電位が
プログラム電圧ＶＰＲＯＧまで立ち上がる。このワード
線電位は、一定時間経過後に、ベリファイ電圧ＶＶＲＦ
Ｙに下げられる。このプログラム電圧ＶＰＲＯＧの印加
時間中に、第２のプログラム動作が実行される。これに
より、ラッチ回路ＬＡＴａ，ＬＡＴｂ，…の保持データ
の論理に応じて、メモリセルＭ０Ａ，Ｍ０Ｂ，…に書き
込みが行われる。

【００９０】以後、第１実施形態と同様な方法により、
ベリファイとラッチ書き換えをｎ回繰り返す。そして、
第２のプログラム動作、ベリファイとラッチ書き換えの
動作を、１セクタ内の全てのメモリセルでプログラムが
十分と判断されるまで繰り返す。この一連の動作を、活
性化するワード線を切り換えながら繰り返すことによ
り、メモリセルアレイのプログラム動作が完結する。

【００９１】第２実施形態では、第１実施形態と同様な
利点に加え、より回路面積が小さいという利点がある。
また、ラッチデータの転送動作が不要で、より時間の短
縮が達成されている。

【００９２】なお、上記した第１および第２実施形態
で、種々の変更が可能である。

【００９３】データロード線の本数と、その各データロ
ード線を介して並列に実行する動作数（工程数）は、一
連の動作をクロックの周期の、どのタイミングで区切る
かの問題であり「４」に限定されない。したがって、３
動作に区切ることも５動作に区切ることも、また他の数
に区切ることも可能である。一例を挙げると、セルデー
タの読み出し“Ｃ”では、センスアンプ３１が常時起動
されていることもあり、センスアンプの比較的小さなセ
ル読出信号の電位が安定してからセンスアンプと接続す
ることも可能である。その場合、ＤＬＯＡＤ信号を１ク
ロック周期でオン／オフさせ、トランスファゲートＴＧ
１の遮断時にセル読出信号の電位が安定するのを待っ
て、トランスファゲートＴＧ１を導通させてセンシング
することも可能である。この場合、セルデータの読み出
し“Ｃ”には少なくとも２クロック周期が必要となる。
したがって、これと釣り合うように、ラッチデータの読
み出し動作“Ｅ”と書き換えデータの確定動作“Ｐ”と
を１つの動作にして、合計３動作とすることができる。
逆に、上記説明では書き換えデータの確定動作“Ｐ”に
データ比較動作も含まれるが、これに時間がかかるので
あれば、これを２つに分けて、合計５動作とすることも
できる。

【００９４】選択ゲートとロジック回路を用いた制御回
路の態様は種々あり、図示のものに限定されない。メモ
リトランジスタもＦＧ型に限定されず、いわゆるＭＯＮ
ＯＳ型など電荷蓄積手段として絶縁膜中のキャリアトラ
ップを利用したもの、その他、平面的に離散化された導
電性の電荷蓄積手段を用いたものなど、種々の形態があ
る。また、セル接続形式、電荷の入出力方法に限定はな
い。

【００９５】

【発明の効果】本発明に係る不揮発性半導体メモリ装置
と、その検証方法によれば、検出回路を含むベリファイ
回路を有し、当該ベリファイ回路とメモリセルアレイ間
の読み出し動作経路とベリファイ動作経路とを同じとし
た構成の不揮発性半導体メモリ装置を改良し、その検出
回路の活性化やワード線の充放電の回数を減らしたベリ
ファイ方法と、その方法の実施が容易な構成を有した不
揮発性半導体メモリ装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るフラッシュＥＥＰＲＯ
Ｍの概略構成を示すブロック図である。

【図２】本発明の実施形態に係るＦＧ型のメモリセルの
断面構造を示す図である。

【図３】本発明の第１実施形態に係るメモリセルアレイ
と、その周辺回路の要部を示す回路図である。

【図４】本発明の実施形態に係る（第１の）ラッチ回路
の回路図である。

【図５】（Ａ），（Ｂ）は、本発明の第１実施形態に係
る第２のラッチ回路付近を拡大して示す回路図である。

【図６】本発明の第１実施形態に係る、図５以外の第２
のラッチ回路付近を拡大して示す回路図である。

【図７】（Ａ）〜（Ｚ）は、本発明の第１実施形態に係
るプログラム動作を説明するための各信号およびノード
電位の推移を示すタイミングチャートである。

【図８】本発明の第２実施形態に係るフラッシュＥＥＰ
ＲＯＭの要部構成を示す回路図である。

【図９】（Ａ）〜（Ｚ）は、本発明の第２実施形態に係
るプログラム動作を説明するための各信号およびノード
電位の推移を示すタイミングチャートである。

【図１０】従来のＤＩＮＯＲ型フラッシュＥＥＰＲＯＭ
のメモリセルアレイと、その周辺回路の要部を示す回路
図である。

【図１１】メモリセルの閾値分布図である。

【図１２】（Ａ）〜（Ｌ）は、従来のベリファイ方法に
おいて、各信号電位の推移を示すタイミングチャートで
ある。

【符号の説明】

１…フラッシュＥＥＰＲＯＭ（不揮発性半導体メモリ装
置）、２…メモリセルアレイ、３…ワード線駆動回路、
６…ラッチアレイ、７…センスアンプアレイ、８…マル
チプレクサ（カラム接続制御回路，ベリファイ接続制御
回路）、１１…コントロール回路（カラム接続制御回
路，ベリファイ接続制御回路）、ＭＣ，Ｍ０Ａ等…メモ
リセル、ＢＬ，ＭＢＬ０等…ビット線、ＷＬ０等…ワー
ド線、ＬＡＴａ等…データラッチ回路、ＬＡＴ１ａ等…
第１のラッチ回路、ＬＡＴ２ａ等…第２のラッチ回路、
３０〜５０…ベリファイ回路、３１，４１…センスアン
プ（検出回路）、５１…比較書換回路、Ｔ１Ａ等，ＴＧ
０Ａ等…カラム選択ゲート（転送スイッチ）、Ｔ３Ａ等
…トランジスタ（スイッチ）、ＡＤ１〜ＡＤ３，ＯＲ…
（ラッチ接続制御回路）、ＤＬａ等…データロード線、
〜…レジスタ。

Claims

【特許請求の範囲】

【請求項１】各列ごとにビット線を共有した複数の不揮
発性メモリセルを行列状に配置させたメモリセルアレイ
と、ビット線ごとに設けられ、選択された行のメモリセルに
プログラムすべき期待値データが格納された複数のデー
タラッチ回路と、データラッチ回路内の期待値データおよびメモリセル内
のセル記憶データを読み出して比較し、プログラムが十
分の場合に上記データラッチ回路内の期待値データをプ
ログラム禁止電圧に強制的に書き換えるベリファイ回路
と、メモリセルアレイとベリファイ回路との間に介在し、期
待値データ、セル記憶データ、またはプログラム禁止電
圧が排出される複数のデータロード線と、所定数のメモリセル列を１つの動作可能な単位とし、各
データロード線に対し電気的に接続すべきビット線とデ
ータラッチ回路のそれぞれを、当該単位内と単位相互間
で順次切り換えるカラム接続制御回路とを有した不揮発
性半導体メモリ装置。
【請求項２】上記ベリファイ回路は、上記期待値データと上記セル記憶データとを検出する検
出回路と、検出回路が先に検出したデータを一時的に保持するレジ
スタと、当該レジスタ、検出回路から出力される期待値データと
セル記憶データ間で電圧値の大小を比較し、比較結果に
応じて上記プログラム禁止電圧，期待値データの一方を
出力する比較書換回路とを含む請求項１記載の不揮発性
半導体メモリ装置。
【請求項３】上記ベリファイ回路と上記複数のデータロ
ード線との間に接続され、ベリファイ回路内の上記検出
回路の入力に電気的に接続すべきデータロード線、上記
比較書換回路の出力に電気的に接続すべきデータロード
線を順次切り換えるベリファイ接続制御回路をさらに有
した請求項２記載の不揮発性半導体メモリ装置。
【請求項４】上記検出回路は、上記期待値データを検出する第１検出回路と、上記セル記憶データを検出する第２検出回路とを含む請
求項２記載の不揮発性半導体メモリ装置。
【請求項５】上記データラッチ回路は、保持データをメモリセルに供給する第１のラッチ回路
と、上記データロード線とデータを交信する第２のラッチ回
路とを含み、上記交信により第２のラッチ回路が保持した上記期待値
データまたは上記プログラム禁止電圧を第１のラッチ回
路に転送して、保持させる転送スイッチをさらに有した
請求項１記載の不揮発性半導体メモリ装置。
【請求項６】上記第２のラッチ回路は、上記第１のラッ
チ回路を構成するトランジスタより低い閾値のトランジ
スタから構成された請求項５記載の不揮発性半導体メモ
リ装置。
【請求項７】上記カラム接続制御回路は、上記第２のラッチ回路ごとに設けられ、その記憶ノード
と上記複数のデータロード線との電気的な接続と非接続
を切り換えるスイッチと、当該スイッチを所定数の列ごとにオンさせ、スイッチが
オンした列を行方向に順次１列ずつシフトさせるラッチ
接続制御回路とを含む請求項５記載の不揮発性半導体メ
モリ装置。
【請求項８】上記ベリファイ接続制御回路と電気的に接
続する上記データロード線を切り換える度に、間断なく
上記期待値データまたは上記セル記憶データが上記検出
回路に入力されるように、データロード線の本数と、上
記動作可能な単位内のメモリセル列の数が予め決められ
た請求項３記載の不揮発性半導体メモリ装置。
【請求項９】同一行内の上記メモリセルにより共有され
た複数のワード線と、当該ワード線に接続され、上記ベリファイ回路の動作中
は選択されたワード線の電位を一定とするワード線駆動
回路とをさらに有した請求項１記載の不揮発性半導体メ
モリ装置。
【請求項１０】各列ごとにビット線を共有し、行列状に
配置された複数の不揮発性メモリセルのうち、選択され
た行のメモリセルのセル記憶データを検証する不揮発性
半導体メモリ装置の検証方法であって、メモリセルにプログラムすべき期待値データを保持する
工程と、保持されている期待値データを読み出す工程と、メモリセルから記憶データを読み出す工程と、読み出したセル記憶データを、対応するメモリセルの期
待値データと比較する工程と、比較の結果、プログラムが十分の場合に、次のプログラ
ムデータとして用いるために保持されている期待値デー
タをプログラム禁止電圧に強制的に書き換える工程とを
有し、上記期待値データの読み出し工程、上記セル記憶データ
の読み出し工程、上記データの比較工程、上記プログラ
ムデータの書き換え工程のうち、動作対象のメモリセル
列が異なる複数の工程を並列に実行する不揮発性半導体
メモリ装置の検証方法。
【請求項１１】上記期待値データの読み出し工程、上記
セル記憶データの読み出し工程、上記データの比較工
程、上記プログラムデータの書き換え工程を、単独で、
または連続した工程を組み合わせて１つのメモリセルに
関し実行するときに、上記セル記憶データの読み出し工
程が、その読み出し対象セルが属する列を切り換えなが
ら連続して実行されるように、上記工程の組合せと、上
記４つの工程を繰り返すメモリセル列の数を予め決定す
る工程をさらに含む請求項１０記載の不揮発性半導体メ
モリ装置の検証方法。