KR20190130828A - 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 - Google Patents

비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 Download PDF

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KR20190130828A
KR20190130828A KR1020180055461A KR20180055461A KR20190130828A KR 20190130828 A KR20190130828 A KR 20190130828A KR 1020180055461 A KR1020180055461 A KR 1020180055461A KR 20180055461 A KR20180055461 A KR 20180055461A KR 20190130828 A KR20190130828 A KR 20190130828A
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Abstract

비휘발성 메모리 장치는 복수의 워드라인들에 각각 연결되고 단일의 비트라인에 연결된 복수의 메모리 셀들; 멀티 리드 커맨드에 근거하여, 상기 워드라인들 중 타겟 워드라인들로 제1 레벨의 리드 전압을 순차적으로 인가하도록 구성된 디코더; 및 상기 제1 레벨의 상기 리드 전압이 상기 타겟 워드라인들로 인가될 때마다 상기 비트라인을 센싱함으로써, 상기 타겟 워드라인들에 연결된 타겟 메모리 셀들의 제1 센싱 값들을 각각 획득하고 상기 제1 센싱 값들을 저장부에 저장하도록 구성된 리드 회로부를 포함한다.

Description

비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 메모리 장치에 관한 것으로 비휘발성 메모리 장치에 관한 것이다.
비휘발성 메모리 장치는 전력을 공급받지 않더라도 저장된 데이터를 유지할 수 있다. 비휘발성 메모리 장치는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
메모리 시스템은 비휘발성 메모리 장치를 포함하고, 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 비휘발성 메모리 장치에 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 비휘발성 메모리 장치에 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 복수의 워드라인들에 대해 멀티 리드 동작을 수행하는 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 복수의 워드라인들에 각각 연결되고 단일의 비트라인에 연결된 복수의 메모리 셀들; 멀티 리드 커맨드에 근거하여, 상기 워드라인들 중 타겟 워드라인들로 제1 레벨의 리드 전압을 순차적으로 인가하도록 구성된 디코더; 및 상기 제1 레벨의 상기 리드 전압이 상기 타겟 워드라인들로 인가될 때마다 상기 비트라인을 센싱함으로써, 상기 타겟 워드라인들에 연결된 타겟 메모리 셀들의 제1 센싱 값들을 각각 획득하고 상기 제1 센싱 값들을 저장부에 저장하도록 구성된 리드 회로부를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치로 멀티 리드 커맨드를 전송하도록 구성된 컨트롤러를 포함하되, 상기 비휘발성 메모리 장치는, 복수의 워드라인들에 각각 연결되고 단일의 비트라인에 연결된 복수의 메모리 셀들; 멀티 리드 커맨드에 근거하여, 상기 워드라인들 중 타겟 워드라인들로 제1 레벨의 리드 전압을 순차적으로 인가하도록 구성된 디코더; 및 상기 제1 레벨의 상기 리드 전압이 상기 타겟 워드라인들로 인가될 때마다 상기 비트라인을 센싱함으로써, 상기 타겟 워드라인들에 연결된 타겟 메모리 셀들의 제1 센싱 값들을 각각 획득하고 상기 제1 센싱 값들을 저장부에 저장하도록 구성된 리드 회로부를 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 복수의 워드라인들 및 복수의 비트라인들에 연결되어 메모리 셀 어레이를 구성하는 메모리 셀들; 멀티 리드 커맨드에 근거하여 타겟 페이지들에 대해 리드 액세스를 수행하기 위해, 상기 워드라인들 중 상기 타겟 페이지들에 대응하는 타겟 워드라인들로 제1 레벨의 리드 전압을 순차적으로 인가하도록 구성된 디코더; 및 상기 제1 레벨의 상기 리드 전압이 상기 타겟 워드라인들로 인가될 때마다 상기 비트라인들을 센싱함으로써, 상기 타겟 페이지들 각각의 제1 센싱 값들을 획득하고 상기 제1 센싱 값들을 저장부에 저장하도록 구성된 리드 회로부를 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템은 복수의 워드라인들에 대해 멀티 리드 동작을 수행함으로써 리드 동작의 수행시간을 감소시킬 수 있다.
도1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 도시한 블록도,
도2a 및 도2b는 본 발명의 실시 예에 따른 메모리 블록의 구성을 도시한 도면들,
도3a 및 도3b는 메모리 셀들의 문턱 전압 분포들을 예시적으로 도시하는 도면들,
도4는 도1의 제어부의 세부 구성들을 도시한 블록도,
도5는 도1의 리드 회로부의 세부 구성들을 도시한 블록도,
도6은 도1의 비휘발성 메모리 장치가 멀티 리드 동작을 수행하는 방법을 설명하기 위한 도면,
도7은 도1의 비휘발성 메모리 장치가 멀티 리드 동작을 수행하는 방법을 설명하기 위한 도면,
도8은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도,
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(10)를 도시한 블록도이다.
비휘발성 메모리 장치(10)는 외부의 컨트롤러(미도시)의 제어에 따라, 컨트롤러로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러로 전송할 수 있다.
특히, 본 발명의 비휘발성 메모리 장치(10)는 컨트롤러로부터 멀티 리드 커맨드를 수신하고, 멀티 리드 커맨드에 응답하여 멀티 리드 동작을 수행할 수 있다. 비휘발성 메모리 장치(10)는 멀티 리드 동작을 수행할 때, 메모리 블록에서 복수의 타겟 워드라인들을 순차적으로 선택하여 타겟 워드라인들의 타겟 페이지들을 리드 액세스하고 타겟 페이지들에 저장된 데이터를 한번에 컨트롤러로 출력할 수 있다. 복수의 타겟 워드라인들에 대한 멀티 리드 동작은 하나의 멀티 리드 커맨드에 의해 수행될 수 있다.
한편, 복수의 타겟 워드라인들의 타겟 페이지들을 각각 리드 액세스해야할 때, 멀티 리드 동작이 아닌 노멀 리드 동작에 따르면, 컨트롤러는 복수의 타겟 워드라인들에 대해 복수의 노멀 리드 커맨드들을 각각 전송할 수 있다. 그리고 비휘발성 메모리 장치(10)는 노멀 리드 커맨드를 수신할 때마다 대응하는 타겟 워드라인의 타겟 페이지를 리드 액세스하고 타겟 페이지에 저장된 데이터를 컨트롤러로 출력할 수 있다. 즉, 복수의 타겟 워드라인들에 대해 노멀 리드 동작이 반복될 수 있다. 이러한 경우, 각각의 노멀 리드 커맨드들을 전송하는 시간이 소요된다.
따라서, 복수의 타겟 워드라인들의 타겟 페이지들을 리드 액세스해야 할 때, 본 발명의 멀티 리드 동작에 따르면 노멀 리드 커맨드 전송시간이 제거되어 노멀 리드 동작을 반복하는 경우보다 신속하게 처리될 수 있다.
또한, 아래에서 구체적으로 살펴볼 바와 같이, 비휘발성 메모리 장치(10)는 멀티 리드 동작을 수행할 때, 타겟 워드라인들로 동일한 레벨의 리드 전압을 순차적으로 인가할 수 있다. 이러한 경우, 비휘발성 메모리 장치(10)는 리드 전압의 레벨을 다시 셋팅할 필요가 없다. 따라서, 복수의 타겟 워드라인들에 대한 멀티 리드 동작은, 리드 전압의 레벨을 셋팅하는 과정이 대부분 생략되어, 노멀 리드 동작을 반복하는 경우보다 수행 시간이 짧을 수 있다.
구체적으로 도1을 참조하면, 비휘발성 메모리 장치(10)는 제어부(11), 복수의 메모리 블록들(MB11~MB1n), 복수의 디코더들(DC11~DC1n), 리드 회로부(12) 및 데이터 출력부(13)를 포함할 수 있다.
제어부(11)는 컨트롤러로부터 전송된 커맨드에 응답하여 비휘발성 메모리 장치(10)의 디코더들(DC11~DC1n), 리드 회로부(12) 및 데이터 출력부(13)를 포함한 내부 유닛들을 제어할 수 있다. 특히, 제어부(11)는 컨트롤러로부터 전송된 멀티 리드 커맨드에 응답하여 비휘발성 메모리 장치(10)의 멀티 리드 동작을 제어할 수 있다.
멀티 리드 커맨드는 복수의 어드레스들을 포함할 수 있다. 상기 복수의 어드레스들은 복수의 타겟 페이지들을 가리킬 수 있다. 복수의 타겟 페이지들은 동일한 메모리 블록에서 복수의 타겟 워드라인들을 통해 액세스가능한 페이지들일 수 있다.
제어부(11)는 멀티 리드 커맨드에 포함된 어드레스들에 근거하여, 메모리 블록들(MB11~MB1n) 중에서 액세스될 메모리 블록을 결정하고, 디코더들(DC11~DC1n) 중에서 액세스될 메모리 블록에 연결된 디코더를 활성화시킬 수 있다. 또한 제어부(11)는 멀티 리드 커맨드에 근거하여 리드 전압의 적절한 레벨 및 패스 전압의 적절한 레벨을 셋팅하고, 셋팅된 리드 전압 및 패스 전압을 활성화된 디코더로 전송할 수 있다. 그리고 제어부(11)는 활성화된 디코더가 타겟 워드라인들을 순차적으로 선택하여 리드 전압을 인가하도록 제어할 수 있다. 그리고 제어부(11)는 활성화된 디코더가 타겟 워드라인들 각각으로 리드 전압을 인가하는 동안 리드 전압을 인가하고 있지 않는 워드라인들로 패스 전압을 동시에 인가하도록 제어할 수 있다.
메모리 블록들(MB11~MB1n)은 디코더들(DC11~DC1n)과 각각 대응할 수 있다. 메모리 블록들(MB11~MB1n) 각각은 대응하는 워드라인들을 통해 대응하는 디코더와 연결될 수 있다. 예를 들어, 메모리 블록(MB11)은 대응하는 워드라인들(WL11)을 통해 대응하는 디코더(DC11)와 연결될 수 있다. 메모리 블록들(MB11~MB1n)은 비트라인들(BL)을 통해 리드 회로부(12)와 연결될 수 있다.
메모리 블록들(MB11~MB1n) 각각은 대응하는 디코더가 활성화되었을 때, 저장된 데이터를 비트라인들(BL)을 통해서 리드 회로부(12)로 전송할 수 있다.
메모리 블록들(MB11~MB1n) 각각은 데이터를 저장하기 위한 메모리 셀 어레이(미도시)를 포함할 수 있다.
디코더들(DC11~DC1n) 각각은 대응하는 워드라인들을 통해 대응하는 메모리 블록과 연결될 수 있다. 예를 들어, 디코더(DC11)는 대응하는 워드라인들(WL11)을 통해 대응하는 메모리 블록(MB11)과 연결될 수 있다.
멀티 리드 동작에서, 디코더들(DC11~DC1n) 중에서 리드 액세스될 메모리 블록에 연결된 디코더가 제어부(11)에 의해 활성화될 수 있다.
한편, 멀티 리드 동작에서 타겟 페이지들은 동일한 페이지 레벨의 페이지들을 포함할 수 있다. 동일한 페이지 레벨의 타겟 페이지들은 후술될 바와 같이 동일한 레벨의 리드 전압을 사용하여 액세스될 수 있다.
따라서, 활성화된 디코더는 타겟 워드라인들을 순차적으로 선택하여 타겟 워드라인들로 동일한 레벨의 리드 전압을 순차적으로 인가할 수 있다.
한편, 활성화된 디코더는 타겟 워드라인들 각각으로 리드 전압을 인가하는 동안, 리드 전압을 인가하고 있지 않는 나머지 워드라인들로 하나 이상의 레벨들의 패스 전압을 동시에 인가할 수 있다. 패스 전압의 레벨들은 현재 리드 전압이 인가되고 있는 타겟 워드라인에 인접한지 여부에 따라 서로 다를 수 있다. 예를 들어, 리드 전압이 인가되고 있는 타겟 워드라인에 인접한 하나 이상의 워드라인들은 그렇지 않은 워드라인들보다 더 높은 레벨의 패스 전압을 인가받을 수 있다.
리드 회로부(12)는 타겟 워드라인들로 리드 전압이 순차적으로 인가될 때마다 비트라인들(BL)을 센싱함으로써, 타겟 페이지들의 센싱 값들을 각각 획득할 수 있다. 구체적으로, 리드 회로부(12)는 타겟 워드라인들로 리드 전압이 순차적으로 인가될 때마다 비트라인들(BL)을 센싱함으로써, 타겟 워드라인들 각각에 연결된 타겟 메모리 셀들의 센싱 값들을 각각 획득할 수 있다.
데이터 출력부(13)는 타겟 페이지들 각각의 센싱 값들에 근거하여 타겟 페이지들 각각으로부터 리드된 데이터를 결정하고 컨트롤러로 출력할 수 있다. 데이터 출력부(13)는 복수의 타겟 페이지들의 데이터를 컨트롤러로 한번에 출력할 수 있다.
따라서, 복수의 타겟 워드라인들에 대한 본 발명의 멀티 리드 동작은 단일의 멀티 리드 커맨드를 통해 수행되므로, 타겟 워드라인들에 대해 노멀 리드 동작을 반복하는 경우와 비교하여 리드 커맨드를 전송하는 시간이 제거될 수 있다. 또한, 멀티 리드 동작에서 복수의 타겟 워드라인들은 동일한 레벨의 리드 전압을 인가받으므로, 제어부(11)는 리드 전압의 레벨을 최초에 한번만 셋팅하면 된다. 이것은 타겟 워드라인들에 대해 노멀 리드 동작을 반복하는 경우에, 노멀 리드 동작을 수행할 때마다 리드 전압의 레벨을 매번 셋팅하는 것과 비교하면 소비전력 및 셋팅시간이 감소하여 효율적일 수 있다.
한편, 후술될 바와 같이, 어떤 복수의 타겟 페이지들에 대한 멀티 리드 동작에서 타겟 페이지들 각각은 복수의 레벨들의 리드 전압을 인가받음으로써 리드 액세스될 수 있다. 예를 들어, 제1 레벨 및 제2 레벨의 리드 전압이 인가되어야 할 때, 우선, 제어부(11)는 리드 전압의 레벨을 제1 레벨로 셋팅할 수 있다. 활성화된 디코더는 타겟 워드라인들을 순차적으로 선택하여, 타겟 워드라인들로 제1 레벨의 리드 전압을 순차적으로 인가할 수 있다. 리드 회로부(12)는 타겟 워드라인들로 제1 레벨의 리드 전압이 순차적으로 인가될 때마다 비트라인들(BL)을 센싱함으로써 타겟 페이지들 각각의 제1 센싱 값들을 획득할 수 있다.
그리고, 모든 타겟 워드라인들로 제1 레벨의 리드 전압을 순차적으로 인가하는 과정이 끝나면, 제어부(11)는 리드 전압의 레벨을 제2 레벨로 셋팅할 수 있다. 활성화된 디코더는 타겟 워드라인들을 순차적으로 선택하여, 타겟 워드라인들로 제2 레벨의 리드 전압을 순차적으로 인가할 수 있다. 리드 회로부(12)는 타겟 워드라인들로 제2 레벨의 리드 전압이 순차적으로 인가될 때마다 비트라인들(BL)을 센싱함으로써 타겟 페이지들 각각의 제2 센싱 값들을 획득할 수 있다.
그리고, 모든 타겟 워드라인들로 제2 레벨의 리드 전압을 순차적으로 인가하는 과정이 끝나면, 데이터 출력부(13)는 타겟 페이지들 각각에 대해, 제1 센싱 값들 및 제2 센싱 값들에 근거하여 타겟 페이지로부터 리드된 데이터를 결정할 수 있다. 예를 들어, 데이터 출력부(13)는 어떤 타겟 페이지의 제1 센싱 값들 및 제2 센싱 값들에 근거하여 해당 타겟 페이지로부터 리드된 데이터를 결정할 수 있다. 데이터 출력부(13)는 복수의 타겟 페이지들의 데이터를 컨트롤러로 한번에 출력할 수 있다.
비휘발성 메모리 장치(10)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
도2a 및 도2b는 본 발명의 실시 예에 따른 메모리 블록(MB1)의 구성을 도시한 도면들이다.
도2a를 참조하면, 메모리 블록(MB1)은 복수의 페이지들(PG1~PGk)을 포함할 수 있다. 페이지들(PG1~PGk)은 워드라인들(WL1~WLk)을 통해 액세스될 수 있다. 워드라인들(WL1~WLk) 각각은 복수의 메모리 셀들(미도시)과 연결될 수 있다. 따라서, 페이지들(PG1~PGk)을 액세스하는 것은, 물리적으로는 워드라인들(WL1~WLk)에 연결된 메모리 셀들을 액세스는 것일 수 있다.
이때, 만일 하나의 메모리 셀이 1개의 비트만을 저장할 때, 하나의 워드라인에 연결된 메모리 셀들은 하나의 페이지와만 연관될 수 있다. 이러한 경우, 하나의 페이지가 하나의 워드라인을 통해 액세스될 수 있다. 그리고, 페이지들(PG1~PGk)은 후술될 바와 달리 서로 동일한 페이지 레벨에 대응할 수 있다.
도2a에 도시된 바와 달리, 하나의 메모리 셀은 2개 이상의 비트들을 저장할 수도 있다. 하나의 메모리 셀에 저장되는 둘 이상의 비트들은 최하위 레벨부터 최상위 레벨에 각각 대응할 수 있다. 하나의 메모리 셀에 저장되는 둘 이상의 비트들은 레벨에 따라 서로 다른 페이지들, 즉, 서로 다른 페이지 레벨들을 가진 페이지들에 각각 저장될 수 있다.
어떤 페이지의 페이지 레벨은 해당 페이지에 저장된 비트의 레벨에 따라 최하위 레벨부터 최상위 레벨로 결정될 수 있다. 결국 단일의 워드라인은 해당 워드라인에 연결된 메모리 셀들 각각이 i개의 비트들을 저장할 때 i개의 페이지들과 연관될 수 있다. i개의 페이지들은 i개의 페이지 레벨들로 구분될 수 있다.
예를 들어, 도2b에서 하나의 메모리 셀이 2 비트들을 저장할 때, 메모리 블록(MB1)은 복수의 페이지들(PG11~PGk2)을 포함할 수 있다. 하나의 메모리 셀이 2 비트들을 저장할 때, 단일의 워드라인은 2개의 페이지들과 연관될 수 있다. 하나의 메모리 셀에 저장되는 2비트들은 2개의 페이지들에 각각 저장될 수 있다. 하나의 메모리 셀에 저장되는 2 비트들 중에서, 최하위 레벨의 비트, 즉, LSB(Least Significant Bit)는 최하위 레벨의 페이지, 즉, LSB 페이지에 저장될 수 있다. 하나의 메모리 셀에 저장되는 2 비트들 중에서, 최상위 레벨의 비트, 즉, MSB(Most Significant Bit)는 최상위 레벨의 페이지, 즉, MSB 페이지에 저장될 수 있다.
도3a 및 도3b는 메모리 셀들의 문턱 전압 분포들을 예시적으로 도시하는 도면들이다. 가로축(Vth)은 메모리 셀의 문턱 전압을 의미하고, 세로축(Cell #)은 문턱 전압에 대한 메모리 셀들의 개수를 의미할 수 있다. 도3a는 메모리 셀 당 1 비트가 저장될 경우이고, 도3b는 메모리 셀 당 2 비트가 저장될 경우이다.
도3a를 참조하면, 메모리 셀들은 저장된 데이터에 따라 일정한 문턱 전압 분포들(311, 312)을 형성할 수 있다. 메모리 셀은, 저장될 1 비트의 데이터에 따라, 2개의 문턱 전압 분포들(311, 312) 중 어느 하나에 대응하는 문턱 전압을 가지도록 제어될 수 있다. 예를 들어, "1"이 저장된 메모리 셀은 문턱 전압 분포(311)에 대응하는 문턱 전압을 가지고, "0"이 저장된 메모리 셀은 문턱 전압 분포(312)에 대응하는 문턱 전압을 가질 수 있다.
메모리 셀은, 워드라인을 통해 소정 레벨의 리드 전압을 인가받을 때, 자신의 문턱 전압에 따라 턴온/턴오프될 수 있다. 구체적으로, 메모리 셀은 자신의 문턱 전압보다 높은 레벨의 리드 전압을 인가받으면, 턴온될 수 있고, 자신의 문턱 전압보다 낮은 레벨의 리드 전압을 인가받으면 턴오프될 수 있다. 따라서, 문턱 전압 분포들(311, 312)을 형성하는 메모리 셀들에 대한 리드 전압은 문턱 전압 분포들(311, 312)의 사이의 레벨(R11)로 설정될 수 있다.
도1의 리드 회로부(12)는, 레벨(R11)의 리드 전압이 인가될 때, 메모리 셀의 턴온/턴오프를 메모리 셀에 연결된 비트라인을 통해 센싱할 수 있다. 리드 회로부(12)는 센싱 값에 의해 메모리 셀의 문턱 전압이 레벨(R11)의 리드 전압보다 높은지 또는 낮은지를 판단할 수 있다. 즉, 리드 회로부(12)는 메모리 셀이 위치하는 문턱 전압 분포를 결정할 수 있고, 결과적으로 메모리 셀에 저장된 데이터를 결정할 수 있다.
도3b를 참조하면, 메모리 셀들은 저장된 데이터에 따라 일정한 문턱 전압 분포들(321~324)을 형성할 수 있다. 메모리 셀은, 저장될 2 비트의 데이터에 따라, 4개의 문턱 전압 분포들(321~324) 중 어느 하나에 대응하는 문턱 전압을 가지도록 제어될 수 있다. 예를 들어, "11"이 저장된 메모리 셀은 문턱 전압 분포(321)에 대응하는 문턱 전압을 가지고, "01"이 저장된 메모리 셀은 문턱 전압 분포(322)에 대응하는 문턱 전압을 가지고, "00"이 저장된 메모리 셀은 문턱 전압 분포(323)에 대응하는 문턱 전압을 가지고 "10"이 저장된 메모리 셀은 문턱 전압 분포(324)에 대응하는 문턱 전압을 가질 수 있다. 메모리 셀들 각각에 저장되는 2 비트의 데이터, 즉, LSB 데이터와 MSB 데이터는 LSB 페이지 및 MSB 페이지에 각각 저장될 수 있다.
한편, 메모리 셀 당 i개의 비트들이 저장될 때, 메모리 셀들은 2^i개의 문턱 전압 분포들을 형성할 수 있다.
문턱 전압 분포들(321~324)을 형성하는 메모리 셀들에 대한 리드 전압은 문턱 전압 분포들(321~324)의 사이의 레벨들(R21~R23)로 설정될 수 있다. 도1의 리드 회로부(12)는 각각의 레벨들(R21~R23)의 리드 전압이 인가될 때, 센싱 값에 의해 메모리 셀의 문턱 전압이 각각의 레벨들(R21~R23)의 리드 전압보다 높은지 또는 낮은지를 판단할 수 있다. 즉, 리드 회로부(12)는 메모리 셀이 위치하는 문턱 전압 분포를 결정할 수 있고, 결과적으로 메모리 셀에 저장된 데이터를 결정할 수 있다.
한편, 리드 액세스되는 타겟 페이지의 레벨에 따라 서로 다른 레벨들의 리드 전압이 사용될 수 있다. 예를 들어, 타겟 페이지가 LSB 페이지일 때, LSB 데이터가 "1"에서 "0"으로 변하는 문턱 전압 분포들(322, 323) 사이의 레벨(RV22)의 리드 전압이 사용될 수 있다. 타겟 페이지가 MSB 페이지일 때, MSB 데이터가 "1"에서 "0"으로 변하는 문턱 전압 분포들(321, 322) 사이의 레벨(RV21)의 리드 전압과, "0"에서 "1"으로 변하는 문턱 전압 분포들(323, 324) 사이의 레벨(RV23)의 리드 전압이 사용될 수 있다.
도4는 도1의 제어부(11)의 세부 구성들을 도시한 블록도이다. 도4는 제어부(11)가 활성화할 디코더(DC1)를 예시적으로 더 도시한다. 제어부(11)는 도1의 디코더들(DC11~DC1n) 각각을 도4에서 디코더(DC1)를 활성화하는 것과 동일하게 활성화할 수 있다.
제어부(11)는 커맨드 실행부(21) 및 전압 공급부(22)를 포함할 수 있다.
커맨드 실행부(21)는 컨트롤러로부터 전송된 멀티 리드 커맨드(MRCMD)를 수신할 수 있다. 커맨드 실행부(21)는 멀티 리드 커맨드(MRCMD)에 포함된 어드레스들에 근거하여 액세스될 메모리 블록에 연결된 디코더(DC1)를 활성화시킬 수 있다. 커맨드 실행부(21)는 디코더(DC1)를 활성화시키기 위해 소정의 활성화 신호(미도시됨)를 디코더(DC1)로 전송할 수 있다.
또한, 커맨드 실행부(21)는 디코더(DC1)가 타겟 워드라인들을 순차적으로 선택하여 리드 전압(RV)을 인가하도록 제어할 수 있다. 커맨드 실행부(21)는 디코더(DC1)가 복수의 타겟 워드라인들을 순차적으로 선택하도록, 멀티 리드 커맨드(MRCMD)에 포함된 어드레스들(ADD)을 디코더(DC1)로 전송할 수 있다. 그리고 커맨드 실행부(21)는 디코더(DC1)가 타겟 워드라인들 각각으로 리드 전압(RV)을 인가하는 동안 리드 전압(RV)을 인가하고 있지 않는 워드라인들로 패스 전압(Vpass)을 동시에 인가하도록 제어할 수 있다.
또한, 커맨드 실행부(21)는 멀티 리드 커맨드(MRCMD)에 근거하여 전압 공급부(22)가 리드 전압(RV)의 적절한 레벨 및 패스 전압(Vpass)의 적절한 레벨을 셋팅하고, 셋팅된 리드 전압(RV) 및 패스 전압(Vpass)을 디코더(DC1)로 전송하도록 제어할 수 있다. 커맨드 실행부(21)는 전압 공급부(22)를 제어하기 위해 전압 제어 신호(VCTR)를 전압 공급부(22)로 전송할 수 있다.
전압 공급부(22)는 커맨드 실행부(21)의 제어에 따라 리드 전압(RV)의 적절한 레벨 및 패스 전압(Vpass)의 적절한 레벨을 셋팅하고, 셋팅된 리드 전압(RV) 및 패스 전압(Vpass)을 디코더(DC1)로 전송할 수 있다.
도5는 도1의 리드 회로부(12)의 세부 구성들을 도시한 블록도이다. 또한, 도5는 리드 회로부(12)에 연결된 어떤 메모리 블록(MB1)의 하나의 비트라인(BL1)에 관한 구성을 더 도시한다. 도1의 비트라인들(BL) 각각은 메모리 블록들(MB11~MB1n) 각각에서 도5의 비트라인(BL1)과 실질적으로 동일하게 구성되고 동작할 수 있다.
또한, 도5는 메모리 블록(MB1)에 연결된 디코더(DC1)를 더 도시한다. 도1의 디코더들(DC11~DC1n) 각각은 도5의 디코더(DC1)와 실질적으로 동일하게 구성되고 동작할 수 있다.
이제 도5를 참조하면, 우선 메모리 블록(MB1)은 드레인 선택 트랜지스터(DST), 메모리 셀들(MC1~MCk) 및 소스 선택 트랜지스터(SST)를 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC1~MCk) 및 소스 선택 트랜지스터(SST)는 비트라인(BL1)과 소스라인(SL) 사이에 연결될 수 있다.
드레인 선택 트랜지스터(DST)의 드레인은 비트라인(BL1)에 연결되고 소스는 메모리 셀(MC1)에 연결되고 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다.
소스 선택 트랜지스터(SST)의 드레인은 메모리 셀(MC1)에 연결되고 소스는 소스라인(SL)에 연결되고 게이트는 소스 선택 라인(SSL)에 연결될 수 있다.
메모리 셀들(MC1~MCk)은 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결될 수 있다. 메모리 셀들(MC1~MCk)의 게이트들은 워드라인들(WL1~WLk)에 각각 연결될 수 있다.
한편, 미도시되었지만, 메모리 블록(MB1)은 워드라인들(WL1~WLk) 각각에 연결된 메모리 셀들을 더 포함하고, 단일의 워드라인에 연결된 메모리 셀들은 도1의 비트라인들(BL)에 각각 연결될 수 있다.
메모리 셀들(MC1~MCk) 중 타겟 메모리 셀은 대응하는 워드라인이 선택되어 리드 전압을 인가받을 때 리드 액세스될 수 있다. 메모리 셀들(MC1~MCk) 중 타겟 메모리 셀은 대응하는 워드라인으로 인가된 소정 레벨의 리드 전압이 문턱 전압보다 높은지/낮은지에 따라 턴온/턴오프됨으로써 비트라인(BL1)으로 데이터를 전송할 수 있다.
비트라인(BL1)은 메모리 셀들(MC1~MCk) 중 타겟 메모리 셀로부터 전송된 데이터를 리드 회로부(12)로 전송할 수 있다.
디코더(DC1)는 워드라인들(WL1~WLk)에 연결될 수 있다. 디코더(DC1)는 제어부(11)의 제어에 따라 타겟 워드라인을 선택하여 타겟 워드라인으로 소정 레벨의 리드 전압을 인가할 수 있다.
리드 회로부(12)는 센싱부(31), 프리차지부(32) 및 저장부(33)를 포함할 수 있다.
센싱부(31)는 비트라인(BL1)에 연결될 수 있다. 센싱부(31)는 타겟 메모리 셀의 타겟 워드라인으로 리드 전압이 인가될 때, 비트라인(BL1)을 센싱하여 센싱 값을 획득하고 저장부(33)에 저장할 수 있다.
프리차지부(32)는 비트라인(BL1)에 연결될 수 있다. 프리차지부(32)는 타겟 메모리 셀이 리드 액세스되기 전에 비트라인(BL1)을 프리차지할 수 있다.
저장부(33)는 센싱부(31)에 연결되고 데이터 출력부(13)와 연결될 수 있다. 저장부(33)는 복수의 저장 소자들(ST)을 포함할 수 있다. 저장 소자들(ST)은 센싱부(31)에 의해 비트라인(BL1)으로부터 획득된 센싱 값들을 각각 저장할 수 있다. 저장 소자들(ST)은 복수의 타겟 워드라인들로 동일한 레벨의 리드 전압이 순차적으로 인가될 때마다 획득된 센싱 값들을 각각 저장할 수 있다. 저장 소자들(ST) 각각은 퓨즈, 래치, 레지스터, 플립플롭 등으로 구성될 수 있다.
도6은 도1의 비휘발성 메모리 장치(10)가 멀티 리드 동작을 수행하는 방법을 설명하기 위한 도면이다.
도6을 참조하여, 이하에서, 예를 들어 메모리 블록(MB1)에서 메모리 셀 당 1비트가 저장될 때, 제1 및 제2 타겟 워드라인들(WLt1, WLt2)의 타겟 페이지들에 대해 멀티 리드 동작이 수행되는 방법이 설명될 것이다. 메모리 셀 당 1비트가 저장되므로, 제1 및 제2 타겟 워드라인들(WLt1, WLt2) 각각은 하나의 타겟 페이지와 연관될 것이다.
한편, 대표적으로, 제1 및 제2 타겟 워드라인들(WLt1, WLt2)에 연결된 제1 및 제2 타겟 메모리 셀들(MCt1, MCt2)을 물리적으로 액세스하는 방법이 설명될 것이다. 제1 및 제2 타겟 워드라인들(WLt1, WLt2)에 연결된 다른 미도시된 타겟 메모리 셀들은 제1 및 제2 타겟 메모리 셀들(MCt1, MCt2)과 동일하게 액세스될 수 있다.
또한 메모리 셀 당 1비트가 저장되므로, 제1 및 제2 타겟 메모리 셀들(MCt1, MCt2) 각각은 하나의 레벨의 리드 전압, 예를 들어, 도3a의 레벨(RV11)의 리드 전압을 사용하여 리드 액세스될 수 있다. 디코더(DC1)는 제1 및 제2 타겟 워드라인들(WLt1, WLt2)로 아래 단계들(S52, S54)에서 순차적으로 동일한 레벨(RV11)의 리드 전압을 인가할 수 있다.
우선 단계(S51)에서, 제1 및 제2 타겟 워드라인들(WLt1, WLt2)의 타겟 페이지들에 대해 멀티 리드 커맨드가 전송되었을 때, 제어부(11)는 도3a의 리드 전압의 레벨(RV11)을 셋팅할 수 있다. 또한, 제어부(11)는 패스 전압의 레벨(Vpass)을 셋팅할 수 있다. 리드 전압의 레벨(RV11) 및 패스 전압의 레벨(Vpass)은 제어부(11)가 미리 기억하고 있거나 컨트롤러로부터 전송받을 수 있다. 한편, 실시 예에 따라 하나 이상의 레벨들의 패스 전압이 사용될 수 있지만, 본 예시에서는 하나의 레벨(Vpass)의 패스 전압이 사용되는 것으로 설명될 것이다.
단계(S52)에서, 프리차지부(32)는 비트라인(BL1)을 소정의 프리차지 전압의 레벨(Vpch)로 프리차지할 수 있다.
디코더(DC1)는 드레인 선택 라인(DSL)으로 소정의 턴온 전압(Von)을 인가할 수 있다. 디코더(DC1)는 제1 타겟 워드라인(WLt1)을 선택하고 제1 타겟 워드라인(WLt1)으로 레벨(RV11)의 리드 전압을 인가할 수 있다. 디코더(DC1)는 워드라인들(WL1~WLk) 중 제1 타겟 워드라인(WLt1)을 제외한 워드라인들, 즉, 제2 타겟 워드라인(WLt2) 및 나머지 워드라인들(WLs)로 레벨(Vpass)의 패스 전압을 인가할 수 있다.
그리고, 디코더(DC1)는 소스 선택 라인(SSL)으로 소정의 턴온 전압(Von)을 인가할 수 있다.
따라서, 메모리 셀들(MC1~MCk) 중 제1 타겟 메모리 셀(MCt1)을 제외한 메모리 셀들, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 모두 턴온될 수 있다. 제1 타겟 메모리 셀(MCt1)은 제1 타겟 워드라인(WLt1)으로 인가된 레벨(RV11)의 리드 전압이 자신의 문턱 전압보다 클 때/작을 때 턴온/턴오프될 수 있다.
제1 타겟 메모리 셀(MCt1)이 턴온될 때 비트라인(BL1)에 프리차지된 전압은 소스 라인(SL)으로 방전되므로, 비트라인(BL1)의 레벨은 로우(LOW)로 될 수 있다. 반면에, 제1 타겟 메모리 셀(MCt1)이 턴오프될 때 비트라인(BL1)에 프리차지된 전압은 유지되므로, 비트라인(BL1)의 레벨은 하이(HIGH)로 유지될 수 있다. 센싱부(31)는 비트라인(BL1)의 레벨이 로우(LOW)/하이(HIGH)인지를 센싱하여 제1 타겟 메모리 셀(MCt1)의 센싱 값을 저장부(33)에 저장할 수 있다.
단계(S53)에서, 디코더(DC1) 및 프리차지부(32)는 드레인 선택 라인(DSL), 모든 워드라인들(WL1~WLk) 및 소스 선택 라인(SSL)을 방전시킬 수 있다. 프리차지부(32)는 비트라인(BL1)을 방전시킬 수 있다.
단계(S54)에서, 프리차지부(32)는 비트라인(BL1)을 소정의 프리차지 전압의 레벨(Vpch)로 프리차지할 수 있다.
디코더(DC1)는 드레인 선택 라인(DSL)으로 소정의 턴온 전압(Von)을 인가할 수 있다. 디코더(DC1)는 제2 타겟 워드라인(WLt2)을 선택하고 제2 타겟 워드라인(WLt2)으로 셋팅된 레벨(RV11)의 리드 전압을 인가할 수 있다. 디코더(DC1)는 워드라인들(WL1~WLk) 중 제2 타겟 워드라인(WLt2)을 제외한 워드라인들, 즉, 제1 타겟 워드라인(WLt1) 및 나머지 워드라인들(WLs)로 레벨(Vpass)의 패스 전압을 인가할 수 있다. 이때, 제어부(11)는 단계(S51)에서 셋팅된 리드 전압의 레벨(RV11) 및 패스 전압의 레벨(Vpass)을 디코더(DC1)로 그대로 공급할 수 있다.
그리고, 디코더(DC1)는 소스 선택 라인(SSL)으로 소정의 턴온 전압(Von)을 인가할 수 있다.
따라서, 메모리 셀들(MC1~MCk) 중 제2 타겟 메모리 셀(MCt2)을 제외한 메모리 셀들, 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 모두 턴온될 수 있다. 제2 타겟 메모리 셀(MCt2)은 제2 타겟 워드라인(WLt2)으로 인가된 레벨(RV11)의 리드 전압이 자신의 문턱 전압보다 클 때/작을 때 턴온/턴오프될 수 있다.
제2 타겟 메모리 셀(MCt2)이 턴온될 때 비트라인(BL1)에 프리차지된 전압은 소스 라인(SL)으로 방전되므로, 비트라인(BL1)의 레벨은 로우(LOW)로 될 수 있다. 반면에, 제2 타겟 메모리 셀(MCt2)이 턴오프될 때 비트라인(BL1)에 프리차지된 전압은 유지되므로, 비트라인(BL1)의 레벨은 하이(HIGH)로 유지될 수 있다. 센싱부(31)는 비트라인(BL1)의 레벨이 로우(LOW)/하이(HIGH)인지를 센싱하여 제2 타겟 메모리 셀(MCt2)의 센싱 값을 저장부(33)에 저장할 수 있다.
단계(S55)에서, 디코더(DC1) 및 프리차지부(32)는 드레인 선택 라인(DSL), 모든 워드라인들(WL1~WLk) 및 소스 선택 라인(SSL)을 방전시킬 수 있다. 프리차지부(32)는 비트라인(BL1)을 방전시킬 수 있다.
한편, 제1 및 제2 타겟 워드라인들(WLt1, WLt2)에 연결된 다른 타겟 메모리 셀들은, 단계들(S52, S54)에서 제1 및 제2 타겟 워드라인들(WLt1, WLt2)로 리드 전압이 인가될 때, 제1 및 제2 타겟 메모리 셀들(MCt1, MCt2)과 유사하게 동작할 수 있다. 따라서, 리드 회로부(12)는 제1 및 제2 타겟 메모리 셀들(MCt1, MCt2)의 센싱 값들을 센싱한 바와 유사하게 다른 타겟 메모리 셀들의 센싱 값들도 센싱할 수 있다.
데이터 출력부(13)는 제1 타겟 워드라인(WLt1)에 연결된 타겟 메모리 셀들의 센싱 값들에 근거하여 제1 타겟 워드라인(WLt1)의 타겟 페이지로부터 리드된 데이터를 결정할 수 있다. 또한, 데이터 출력부(13)는 제2 타겟 워드라인(WLt2)에 연결된 타겟 메모리 셀들의 센싱 값들에 근거하여 제2 타겟 워드라인(WLt2)의 타겟 페이지로부터 리드된 데이터를 결정할 수 있다. 그리고, 데이터 출력부(13)는 제1 및 제2 타겟 워드라인들(WLt1, WLt2)의 타겟 페이지들로부터 리드된 데이터를 함께 컨트롤러로 출력할 수 있다.
도6은 메모리 셀 당 1비트만이 저장될 때, 하나의 레벨(RV11)의 리드 전압만이 사용되는 경우를 도시한다. 그러나, 메모리 셀 당 2비트들이 저장되더라도 타겟 페이지들이 모두 LSB 페이지들이라면 도3b의 레벨(RV22)의 리드 전압을 사용하여 도6을 참조하여 설명한 바와 실질적으로 동일하게 수행될 수 있다.
다만, 메모리 셀 당 2비트들이 저장될 때, MSB 페이지는 도3b의 2개의 레벨들(RV21, RV23)의 리드 전압을 사용하여 리드 액세스될 수 있다. 이러한 경우 멀티 리드 동작은 후술될 바와 같이 수행될 수 있다.
도7은 도1의 비휘발성 메모리 장치(10)가 멀티 리드 동작을 수행하는 방법을 설명하기 위한 도면이다.
도7을 참조하여, 이하에서, 예를 들어 메모리 블록(MB1)에서 메모리 셀 당 2비트들이 저장될 때, 제1 및 제2 타겟 워드라인들(WLt1, WLt2)의 타겟 MSB 페이지들에 대해 멀티 리드 동작이 수행되는 방법이 설명될 것이다.
한편, 대표적으로, 제1 및 제2 타겟 워드라인들(WLt1, WLt2)에 연결된 제1 및 제2 타겟 메모리 셀들(MCt1, MCt2)을 물리적으로 액세스하는 방법이 설명될 것이다. 제1 및 제2 타겟 워드라인들(WLt1, WLt2)에 연결된 다른 미도시된 타겟 메모리 셀들은 제1 및 제2 타겟 메모리 셀들(MCt1, MCt2)과 동일하게 액세스될 수 있다.
또한 메모리 셀 당 2비트들이 저장되므로, 제1 및 제2 타겟 메모리 셀들(MCt1, MCt2) 각각은 도3b의 2개의 레벨들의 리드 전압들(RV21, RV23)을 사용하여 리드 액세스될 수 있다.
우선 단계(S61)에서, 제1 및 제2 타겟 워드라인들(WLt1, WLt2)의 타겟 MSB 페이지들에 대해 멀티 리드 커맨드가 전송되었을 때, 제어부(11)는 도3b의 리드 전압의 제1 레벨(RV21)을 셋팅할 수 있다. 또한, 제어부(11)는 패스 전압의 레벨(Vpass)을 셋팅할 수 있다. 리드 전압의 레벨(RV21) 및 패스 전압의 레벨(Vpass)은 제어부(11)가 미리 기억하고 있거나 컨트롤러로부터 전송받을 수 있다.
단계들(S62~S65)은 도6의 단계들(S52~S55)과 실질적으로 동일하게 수행될 수 있다. 즉, 디코더(DC1)는 제1 및 제2 타겟 워드라인들(WLt1, WLt2)로 순차적으로 제1 레벨(RV21)의 리드 전압을 인가하고, 센싱부(31)는 제1 레벨(RV21)의 리드 전압에 근거한 제1 및 제2 타겟 메모리 셀들(MCt1, MCt2)의 제1 센싱 값들을 저장부(33)에 저장할 수 있다.
이어서, 단계(S66)에서, 제어부(11)는 도3b의 리드 전압의 제2 레벨(RV23)을 셋팅할 수 있다.
단계들(S67~S610)은 도7의 단계들(S62~S65)과 실질적으로 동일하게 수행될 수 있다. 즉, 디코더(DC1)는 제1 및 제2 타겟 워드라인들(WLt1, WLt2)로 순차적으로 제2 레벨(RV23)의 리드 전압을 인가하고, 센싱부(31)는 제2 레벨(RV23)의 리드 전압에 근거한 제1 및 제2 타겟 메모리 셀들(MCt1, MCt2)의 제2 센싱 값들을 저장부(33)에 저장할 수 있다.
데이터 출력부(13)는 제1 타겟 워드라인(WLt1)에 연결된 타겟 메모리 셀들의 제1 센싱 값들 및 제2 센싱 값들에 근거하여 제1 타겟 워드라인(WLt1)의 타겟 MSB 페이지로부터 리드된 데이터를 결정할 수 있다. 또한, 데이터 출력부(13)는 제2 타겟 워드라인(WLt2)에 연결된 타겟 메모리 셀들의 제1 센싱 값들 및 제2 센싱 값들에 근거하여 제2 타겟 워드라인(WLt2)의 타겟 페이지로부터 리드된 데이터를 결정할 수 있다. 그리고, 데이터 출력부(13)는 제1 및 제2 타겟 워드라인들(WLt1, WLt2)의 타겟 MSB 페이지들로부터 리드된 데이터를 함께 컨트롤러로 출력할 수 있다.
실시 예에 따라, 멀티 리드 동작은 제1 및 제2 타겟 워드라인들(WLt1, WLt2)의 LSB 및 MSB 페이지들에 대해 동시에 수행될 수도 있다. 예를 들어, 도3b의 3개 레벨들(RV21~RV23)의 리드 전압이 제1 및 제2 타겟 워드라인들(WLt1, WLt2)로 순차적으로 인가됨으로써 제1 및 제2 타겟 워드라인들(WLt1, WLt2)의 LSB 및 MSB 페이지들이 모두 리드 액세스될 수 있다. 3개 레벨들(RV21~RV23)의 리드 전압이 인가되는 순서는 무관할 수 있다. 예를 들어, 레벨(RV21)의 리드 전압이 제1 및 제2 타겟 워드라인들(WLt1, WLt2)로 순차적으로 인가되고, 레벨(RV22)의 리드 전압이 제1 및 제2 타겟 워드라인들(WLt1, WLt2)로 순차적으로 인가되고, 레벨(RV23)의 리드 전압이 제1 및 제2 타겟 워드라인들(WLt1, WLt2)로 순차적으로 인가될 수 있다.
도8은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시한 블록도이다.
메모리 시스템(100)은 외부의 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다.
메모리 시스템(100)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
메모리 시스템(100)은 컨트롤러(110) 및 비휘발성 메모리 장치(120)를 포함할 수 있다.
컨트롤러(110)는 메모리 시스템의 제반 동작을 제어할 수 있다. 컨트롤러는 호스트 장치의 요청을 처리하기 위해서 비휘발성 메모리 장치(120)를 액세스할 수 있다. 또한, 컨트롤러(110)는 호스트 장치의 요청과 무관하게 메모리 시스템의 내부 관리 동작 또는 백그라운드 동작을 수행하기 위해서 비휘발성 메모리 장치(120)를 액세스할 수 있다. 비휘발성 메모리 장치(120)로의 액세스는 라이트 액세스 및 리드 액세스를 포함할 수 있다.
실시 예에 따라, 컨트롤러(110)는 호스트 장치로부터 시퀀셜 리드 요청을 수신한 것으로 판단될 때, 비휘발성 메모리 장치(120)로 멀티 리드 커맨드를 전송할 수 있다. 이러한 경우 멀티 리드 커맨드는 메모리 블록에서 연속하는 타겟 워드라인들의 타겟 페이지들을 리드 액세스하기 위한 것일 수 있다. 연속하는 타겟 워드라인들은 호스트 장치로부터 이미 리드 요청된 타겟 페이지들의 워드라인들이거나, 앞으로 리드 요청될 것으로 예상되는 타겟 페이지들의 워드라인일 수 있다.
비휘발성 메모리 장치(120)는 도1의 비휘발성 메모리 장치(10)와 실질적으로 동일하게 구성되고 동작할 수 있다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 9를 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 도8의 컨트롤러(110)와 유사하게, 비휘발성 메모리 장치들(1231~123n)의 멀티 리드 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 장치(1100)의 리드 요청이 시퀀셜 리드 요청으로 판단될 때, 비휘발성 메모리 장치들(1231~123n)의 멀티 리드 동작을 제어할 수 있다.
컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
비휘발성 메모리 장치들(1231~123n) 각각은 도1의 비휘발성 메모리 장치(10)와 동일하게 구성되고 동작할 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 컨트롤러(1210)의 제어에 따라 멀티 리드 동작을 수행할 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 9에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 11을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 9에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 12를 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 8의 메모리 시스템(100), 도 9의 SSD(1200), 도 10의 메모리 시스템(2200), 도 11의 메모리 시스템(3200)으로 구성될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 비휘발성 메모리 장치
11: 제어부
12: 리드 회로부
13: 데이터 출력부
MB11~MB1n: 메모리 블록들
DC11~DC1n: 디코더들

Claims (21)

  1. 복수의 워드라인들에 각각 연결되고 단일의 비트라인에 연결된 복수의 메모리 셀들;
    멀티 리드 커맨드에 근거하여, 상기 워드라인들 중 타겟 워드라인들로 제1 레벨의 리드 전압을 순차적으로 인가하도록 구성된 디코더; 및
    상기 제1 레벨의 상기 리드 전압이 상기 타겟 워드라인들로 인가될 때마다 상기 비트라인을 센싱함으로써, 상기 타겟 워드라인들에 연결된 타겟 메모리 셀들의 제1 센싱 값들을 각각 획득하고 상기 제1 센싱 값들을 저장부에 저장하도록 구성된 리드 회로부를 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 리드 회로부는, 상기 타겟 워드라인들로 상기 리드 전압이 인가될 때마다 상기 비트라인을 프리차지하도록 구성된 프리차지부를 포함하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 타겟 메모리 셀들은, 상기 타겟 워드라인들로 순차적으로 인가된 상기 리드 전압에 근거하여 온/오프됨으로써 상기 비트라인의 전압을 변경시키고,
    상기 리드 회로부는, 상기 비트라인의 상기 전압을 센싱함으로써 상기 제1 센싱 값들을 획득하는 비휘발 성 메모리 장치.
  4. 제1항에 있어서,
    상기 디코더는, 상기 타겟 워드라인들 각각으로 상기 리드 전압을 인가하는 동안 상기 리드 전압을 인가하고 있지 않는 워드라인들로 상기 제1 레벨보다 높은 레벨의 패스 전압을 동시에 인가하는 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 멀티 리드 커맨드는 상기 타겟 워드라인들의 어드레스들을 포함하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 디코더는, 상기 멀티 리드 커맨드에 근거하여, 상기 제1 레벨의 리드 전압을 인가한 뒤 상기 타겟 워드라인들로 제2 레벨의 리드 전압을 순차적으로 인가하고,
    상기 리드 회로부는, 상기 제2 레벨의 상기 리드 전압이 상기 타겟 워드라인들로 인가될 때마다 상기 비트라인을 센싱함으로써, 상기 타겟 메모리 셀들의 제2 센싱 값들을 각각 획득하고 상기 제2 센싱 값들을 상기 저장부에 저장하는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 타겟 메모리 셀들 각각의 하나 이상의 센싱 값들에 근거하여 상기 타겟 메모리 셀들 각각의 리드 데이터 비트를 판단하고, 상기 타겟 메모리 셀들의 리드 데이터 비트들을 컨트롤러로 출력하도록 구성된 데이터 출력부를 더 포함하는 비휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 멀티 리드 커맨드에 응답하여 상기 리드 전압의 상기 제1 레벨을 셋팅하고 상기 디코더로 상기 리드 전압을 공급하도록 구성된 제어부를 더 포함하되,
    상기 제어부는 상기 디코더가 상기 타겟 워드라인들로 상기 리드 전압을 순차적으로 인가하는 동안 상기 제1 레벨의 셋팅을 유지하는 비휘발성 메모리 장치.
  9. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치로 멀티 리드 커맨드를 전송하도록 구성된 컨트롤러를 포함하되,
    상기 비휘발성 메모리 장치는,
    복수의 워드라인들에 각각 연결되고 단일의 비트라인에 연결된 복수의 메모리 셀들;
    멀티 리드 커맨드에 근거하여, 상기 워드라인들 중 타겟 워드라인들로 제1 레벨의 리드 전압을 순차적으로 인가하도록 구성된 디코더; 및
    상기 제1 레벨의 상기 리드 전압이 상기 타겟 워드라인들로 인가될 때마다 상기 비트라인을 센싱함으로써, 상기 타겟 워드라인들에 연결된 타겟 메모리 셀들의 제1 센싱 값들을 각각 획득하고 상기 제1 센싱 값들을 저장부에 저장하도록 구성된 리드 회로부를 포함하는, 메모리 시스템.
  10. 제9항에 있어서,
    상기 컨트롤러는 호스트 장치로부터 시퀀셜 리드 요청을 수신한 것으로 판단될 때 상기 멀티 리드 커맨드를 전송하는 메모리 시스템.
  11. 제10항에 있어서,
    상기 타겟 워드라인들은 메모리 블록에서 연속하는 메모리 시스템.
  12. 제9항에 있어서,
    상기 리드 회로부는, 상기 타겟 워드라인들로 상기 리드 전압이 인가될 때마다 상기 비트라인을 프리차지하도록 구성된 프리차지부를 포함하는 메모리 시스템.
  13. 제9항에 있어서,
    상기 타겟 메모리 셀들은, 상기 타겟 워드라인들로 순차적으로 인가된 상기 리드 전압에 근거하여 온/오프됨으로써 상기 비트라인의 전압을 변경시키고,
    상기 리드 회로부는, 상기 비트라인의 상기 전압을 센싱함으로써 상기 제1 센싱 값들을 획득하는 메모리 시스템.
  14. 제9항에 있어서,
    상기 디코더는, 상기 타겟 워드라인들 각각으로 상기 리드 전압을 인가하는 동안 상기 리드 전압을 인가하고 있지 않는 워드라인들로 상기 제1 레벨보다 높은 레벨의 패스 전압을 동시에 인가하는 메모리 시스템.
  15. 제9항에 있어서,
    상기 멀티 리드 커맨드는 상기 타겟 워드라인들의 어드레스들을 포함하는 메모리 시스템.
  16. 제9항에 있어서,
    상기 디코더는, 상기 멀티 리드 커맨드에 근거하여, 상기 제1 레벨의 리드 전압을 인가한 뒤 상기 타겟 워드라인들로 제2 레벨의 리드 전압을 순차적으로 인가하고,
    상기 리드 회로부는, 상기 제2 레벨의 상기 리드 전압이 상기 타겟 워드라인들로 인가될 때마다 상기 비트라인을 센싱함으로써, 상기 타겟 메모리 셀들의 제2 센싱 값들을 각각 획득하고 상기 제2 센싱 값들을 상기 저장부에 저장하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 타겟 메모리 셀들 각각의 하나 이상의 센싱 값들에 근거하여 상기 타겟 메모리 셀들 각각의 리드 데이터 비트를 판단하고, 상기 타겟 메모리 셀들의 리드 데이터 비트들을 컨트롤러로 출력하도록 구성된 데이터 출력부를 더 포함하는 메모리 시스템.
  18. 복수의 워드라인들 및 복수의 비트라인들에 연결되어 메모리 셀 어레이를 구성하는 메모리 셀들;
    멀티 리드 커맨드에 근거하여 타겟 페이지들에 대해 리드 액세스를 수행하기 위해, 상기 워드라인들 중 상기 타겟 페이지들에 대응하는 타겟 워드라인들로 제1 레벨의 리드 전압을 순차적으로 인가하도록 구성된 디코더; 및
    상기 제1 레벨의 상기 리드 전압이 상기 타겟 워드라인들로 인가될 때마다 상기 비트라인들을 센싱함으로써, 상기 타겟 페이지들 각각의 제1 센싱 값들을 획득하고 상기 제1 센싱 값들을 저장부에 저장하도록 구성된 리드 회로부를 포함하는 비휘발성 메모리 장치.
  19. 제18항에 있어서,
    상기 디코더는, 상기 타겟 워드라인들 각각으로 상기 리드 전압을 인가하는 동안 상기 리드 전압을 인가하고 있지 않는 워드라인들로 상기 제1 레벨보다 높은 레벨의 패스 전압을 동시에 인가하는 비휘발성 메모리 장치.
  20. 제18항에 있어서,
    상기 디코더는, 상기 멀티 리드 커맨드에 근거하여, 상기 제1 레벨의 리드 전압을 인가한 뒤 상기 타겟 워드라인들로 제2 레벨의 리드 전압을 순차적으로 인가하고,
    상기 리드 회로부는, 상기 제2 레벨의 상기 리드 전압이 상기 타겟 워드라인들로 인가될 때마다 상기 비트라인들을 센싱함으로써, 상기 타겟 페이지들 각각의 제2 센싱 값들을 획득하고 상기 제2 센싱 값들을 상기 저장부에 저장하는 비휘발성 메모리 장치.
  21. 제20항에 있어서,
    상기 타겟 페이지들 각각의 센싱 값들에 근거하여 상기 타겟 페이지들 각각의 리드 데이터를 판단하고, 상기 타겟 페이지들의 리드 데이터를 컨트롤러로 출력하도록 구성된 데이터 출력부를 더 포함하는 비휘발성 메모리 장치.
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