CN110491427A - 非易失性存储器装置和包括其的存储器系统 - Google Patents

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Abstract

非易失性存储器装置和包括其的存储器系统。一种非易失性存储器装置包括联接到单条位线的多个存储器单元，其中，多个存储器单元各自联接到多条字线中的不同字线。该非易失性存储器装置包括被配置为基于多读取命令向字线中的目标字线依次施加第一电平的读取电压的解码器。该非易失性存储器装置包括读取电路，该读取电路被配置为通过每当第一电平的读取电压被施加到目标字线中的每一个时感测所述位线，来获得与目标字线联接的目标存储器单元的第一感测值。

Description

非易失性存储器装置和包括其的存储器系统
技术领域
各种实施方式总体涉及存储器装置，更具体地，涉及一种非易失性存储器装置。
背景技术
非易失性存储器装置即使在没有供电的情况下也可以保留所存储的数据。非易失性存储器装置可以包括诸如NAND闪存或NOR闪存之类的闪速存储器、铁电式随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁阻式随机存取存储器(MRAM)和电阻式随机存取存储器(ReRAM)等。
存储器系统可以包括非易失性存储器装置，并且可以被配置为响应于主机装置的写入请求而将从主机装置提供的数据存储在非易失性存储器装置中。另外，存储器系统可以被配置为响应于主机装置的读取请求而向主机装置提供非易失性存储器装置中所存储的数据。作为能够处理数据的电子装置的主机装置可以包括计算机、数码相机或移动电话。存储器系统可以通过被内置在主机装置中来操作，或者可以通过以可分离的形式制造并且联接到主机装置来操作。
发明内容
在一个实施方式中，一种非易失性存储器装置可以包括：多个存储器单元，所述多个存储器单元联接到单条位线，其中，所述多个存储器单元各自联接到多条字线中的不同字线；解码器，所述解码器被配置为基于多读取命令，向所述多条字线当中的多条目标字线依次施加第一电平的读取电压；以及读取电路，所述读取电路被配置为通过每当所述第一电平的读取电压被施加到所述多条目标字线中的每一条时感测所述位线，来获得与所述目标字线联接的目标存储器单元的第一感测值。
在一个实施方式中，一种存储器系统可以包括：非易失性存储器装置；以及控制器，所述控制器被配置为向所述非易失性存储器装置传输多读取命令，所述非易失性存储器装置包括：多个存储器单元，所述多个存储器单元联接到单条位线，其中，所述多个存储器单元各自联接到多条字线中的不同字线；解码器，所述解码器被配置为基于所述多读取命令，向所述多条字线当中的多条目标字线依次施加第一电平的读取电压；以及读取电路，所述读取电路被配置为通过每当所述第一电平的读取电压被施加到所述多条目标字线中的每一条时感测所述位线，来获得与所述目标字线联接的目标存储器单元的第一感测值。
在一个实施方式中，一种非易失性存储器装置可以包括：存储器单元阵列，所述存储器单元阵列包括联接到多条字线和多条位线的存储器单元；解码器，所述解码器被配置为为了基于多读取命令对目标页执行读取访问，向所述多条字线当中的与所述目标页对应的多条目标字线依次施加第一电平的读取电压；以及读取电路，所述读取电路被配置为通过每当所述第一电平的读取电压被施加到所述多条目标字线中的每一条时感测所述位线，来获得相应目标页的第一感测值。
附图说明
图1是示出根据一个实施方式的非易失性存储器装置的示例表示的框图。
图2A和图2B是示出根据一个实施方式的存储块的配置的示例表示的图。
图3A和图3B是示出存储器单元的阈值电压分布的示例表示的图。
图4是示出图1中所示的控制电路的配置的示例表示的框图。
图5是示出图1中所示的读取电路的配置的示例表示的框图。
图6是帮助说明图1的非易失性存储器装置执行多读取操作的方法的图的示例表示。
图7是帮助说明图1的非易失性存储器装置执行多读取操作的方法的图的示例表示。
图8是示出根据一个实施方式的存储器系统的示例表示的框图。
图9是示出包括根据一个实施方式的固态硬盘(SSD)的数据处理系统的图。
图10是示出包括根据一个实施方式的存储器系统的数据处理系统的图。
图11是示出包括根据一个实施方式的存储器系统的数据处理系统的图。
图12是示出包括根据一个实施方式的存储器系统的网络系统的图。
具体实施方式
在本公开中，在阅读了以下结合附图的实施方式的示例之后，优点、特征和用于实现它们的方法将变得更加清楚。然而，本公开可以以不同的形式来实施，而不应该被解释为限于本文所阐述的实施方式。相反，提供这些实施方式是为了详细描述本公开，以使本公开所属领域的技术人员能够容易地实现本公开的技术构思。
在本文应该理解的是，本公开的实施方式不限于附图中所示的细节，并且附图不一定按比例绘制，在某些情况下，为了更清楚地绘制本公开的某些特征，已经夸大了比例。虽然本文使用了特定术语，但是可以理解，本文所使用的术语仅出于描述特定实施方式的目的，而并非旨在限制本公开的范围。
如本文所使用的，术语“和/或”包括一个或更多个相关所列项目的任意组合和所有组合。将理解的是，当元件被称为在另一元件“上”、“连接到”或“联接到”另一元件时，该元件可以直接在另一元件上、直接连接或联接到另一元件，或者可存在中间元件。如本文所使用的，除非上下文另外明确说明，否则单数形式也旨在包括复数形式。将进一步理解，当在本说明书中使用术语“包括”和/或“包含”时，表示存在至少一个所提及的特征、步骤、操作和/或元件，但是不排除存在或添加一个或更多个其它特征、步骤、操作和/或元件。
在下文中，将通过实施方式的各种示例，参照附图在下面描述非易失性存储器装置和包括该非易失性存储器装置的存储器系统。
图1是示出根据一个实施方式的非易失性存储器装置10的示例表示的框图。
非易失性存储器装置10可以在控制器的控制下存储从外部控制器(未示出)传输的数据，并且可以读取所存储的数据并将所读取的数据传输到控制器。在一些实施方式中，非易失性存储器装置可以包括控制器。在一些实施方式中，控制器可以位于非易失性存储器装置的外部。
具体而言，本实施方式的非易失性存储器装置10可以从控制器接收多读取命令，并且可以响应于多读取命令而执行多读取操作。当执行多读取操作时，非易失性存储器装置10可以依次选择存储块中的多条目标字线，从而读取-访问目标字线的目标页，并且可以将存储在目标页中的数据一次输出到控制器。可通过一个多读取命令来执行对多条目标字线的多读取操作。
此外，当需要读取-访问多条目标字线中的各个目标页时，根据正常读取操作而不是多读取操作，控制器可以针对多条目标字线传输多个正常读取命令。每当接收到正常读取命令时，非易失性存储器装置10可以读取-访问对应目标字线的目标页，并且可以将存储在该目标页中的数据输出到控制器。也就是说，可以针对多条目标字线重复进行正常读取操作。在这种情况下，传输各个正常读取命令需要时间。
因此，当需要读取-访问多条目标字线的目标页时，根据本实施方式的多读取操作，由于消除了用于传输正常读取命令的时间，因此与重复进行正常读取操作的情况相比，可以快速处理数据。
另外，如下面将描述的，非易失性存储器装置10可以在执行多读取操作时将相同电平的读取电压依次施加到目标字线。在这种情况下，非易失性存储器装置10不需要再次设置读取电压的电平。因此，在针对多条目标字线的多读取操作中，由于基本上省略了用于设置读取电压的电平的过程，因此与重复进行正常读取操作的情况相比，用于执行多读取操作的时间可以更短。
参照图1，非易失性存储器装置10可以包括控制电路11、多个存储块MB11至MB1n、多个解码器DC11至DC1n、读取电路12和数据输出电路13。
控制电路11可以响应于从控制器传输的命令而控制非易失性存储器装置10的包括解码器DC11至DC1n、读取电路12和数据输出电路13的内部单元。具体而言，控制电路11可以响应于从控制器传输的多读取命令而控制非易失性存储器装置10的多读取操作。
多读取命令可以包括多个地址。多个地址可以指定多个目标页。多个目标页可以是通过同一存储块中的多条目标字线可访问的页。
控制电路11可以基于多读取命令中所包括的地址来确定存储块MB11至MB1n当中的要访问的存储块，并且可以激活解码器DC11至DC1n当中的与要访问的存储块联接的解码器。控制电路11可以基于多读取命令来设置适当电平的读取电压和适当电平的通过电压，并且可以将所设置的读取电压和所设置的通过电压传输到已激活的解码器。控制电路11可控制已激活的解码器，以通过依次选择目标字线来施加读取电压。此外，控制电路11可以控制已激活的解码器，以在向目标字线中的每一个施加读取电压的同时向未被施加读取电压的字线同时施加通过电压。
存储块MB11至MB1n可以分别与解码器DC11至DC1n对应。存储块MB11至MB1n中的每一个可以通过对应的字线(即，WL11至WL1n)联接至对应的解码器。例如，存储块MB11可以通过对应的字线WL11与对应的解码器DC11联接。存储块MB11至MB1n可以通过位线BL与读取电路12联接。
存储块MB11至MB1n中的每一个可以在对应的解码器被激活时通过位线BL向读取电路12传输所存储的数据。
存储块MB11至MB1n中的每一个可以包括用于存储数据的存储器单元阵列(未示出)。
解码器DC11至DC1n中的每一个可以通过对应的字线与对应的存储块联接。例如，解码器DC11可以通过对应的字线WL11与对应的存储块MB11联接。
在多读取操作中，解码器DC11至DC1n当中的与要读取-访问的存储块联接的解码器可以被控制电路11激活。
此外，在多读取操作中，目标页可以包括相同页级别的页。如随后将描述的，可以使用相同电平的读取电压来访问相同页级别的目标页。
因此，已激活的解码器可以依次选择目标字线并且向目标字线依次施加相同电平的读取电压。
在向各目标字线施加读取电压的同时，已激活的解码器可以向未被施加读取电压的其余字线同时施加一个或更多个电平的通过电压。通过电压的电平可以根据其余字线是否与当前被施加读取电压的目标字线相邻而不同。例如，与被施加读取电压的目标字线相邻的一个或更多个其余字线可以被施加有比其它其余字线更高电平的通过电压。
每当读取电压被依次施加到目标字线时，读取电路12可以感测位线BL，从而可以获得目标页的感测值。例如，每当读取电压被依次施加到目标字线时，读取电路12可以感测位线BL，从而可以获得与相应目标字线联接的目标存储器单元的感测值。
数据输出电路13可以基于相应目标页的感测值来确定从相应目标页读取的数据，并且可以将该数据输出到控制器。数据输出电路13可以将多个目标页的数据一次输出到控制器。
结果，由于根据一个实施方式的对多条目标字线的多读取操作通过单个多读取命令来执行，因此与重复进行正常读取操作的情况相比，可以消除传输读取命令所需的时间。另外，由于多条目标字线在多读取操作中被施加有相同电平的读取电压，所以对控制电路11来说，仅将读取电压的电平初始设置一次就足够了。由于这个因素，当与针对目标字线重复进行正常读取操作并且每当执行正常读取操作时都设置读取电压的电平的情况相比时，可以提供功耗和设置时间减少的效果。
此外，如稍后将描述的，在针对多个特定目标页的多读取操作中，可以通过施加多个电平的读取电压来读取-访问各个目标页。例如，当要施加第一电平和第二电平的读取电压时，首先，控制电路11可以将读取电压的电平设置为第一电平。已激活的解码器可以依次选择目标字线并且向目标字线依次施加第一电平的读取电压。每当第一电平的读取电压被依次施加到目标字线时，读取电路12可以感测位线BL，从而可以获得目标页的第一感测值。
如果向所有目标字线依次施加第一电平的读取电压的过程结束，则控制电路11可以将读取电压的电平设置为第二电平。已激活的解码器可以依次选择目标字线，并且向目标字线依次施加第二电平的读取电压。每当第二电平的读取电压被依次施加到目标字线时，读取电路12可以感测位线BL，从而可以获得目标页的第二感测值。
如果向所有目标字线依次施加第二电平的读取电压的过程结束，则数据输出电路13可以基于针对相应目标页的第一感测值和第二感测值来确定从目标页读取的数据。例如，数据输出电路13可以基于对应目标页的第一感测值和第二感测值来确定从各目标页读取的数据。数据输出电路13可以将多个目标页的数据一次输出到控制器。
非易失性存储器装置10可以包括诸如NAND闪存或NOR闪存的闪速存储器、铁电式随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁阻式随机存取存储器(MRAM)和电阻式随机存取存储器(ReRAM)等。
图2A和图2B是示出根据一个实施方式的存储块MB1的配置的示例表示的图。
参照图2A，存储块MB1可以包括多个页PG1至PGk。可以通过字线WL1至WLk访问页PG1至PGk。字线WL1至WLk中的每一个可以与多个存储器单元(未示出)联接。因此，访问页PG1至PGk可以是在物理上访问与字线WL1至WLk联接的存储器单元。例如，多个存储器单元中的每个存储器单元可以联接到多条字线WL1至WLk中的单条字线(即，第一存储器单元可以联接到第一字线WL1，第二存储器单元可以联接到第二字线WL2，等等)。在一个实施方式中，多个存储器串的第一存储器单元可以联接到单条字线(即，第一字线WL1)以构成页。
如果一个存储器单元仅存储一位，则联接到一条字线的存储器单元可以仅与一个页相关。在这种情况下，可以通过一条字线访问一个页。页PG1至PGk可以对应于相同页级别，这与下面要描述的不同。
与图2A的图示不同，一个存储器单元可以存储两位或更多位。存储在一个存储器单元中的两位或更多位可以分别与最低级别至最高级别对应。存储在一个存储器单元中的两位或更多位可以根据级别而存储在不同的页(即，具有不同页级别的页)中。
各页的页级别可以根据存储在对应页中的位的级别而被确定为最低级别至最高级别中的一个。结果，当联接到对应字线的存储器单元中的每一个存储i位时，单条字线可以与i个页相关。i个页可以被分类为i个页级别。
例如，当图2B中的一个存储器单元存储两位时，存储块MB1可以包括多个页PG11至PGk2。当一个存储器单元存储两位时，单条字线可以与两个页相关。存储在一个存储器单元中的两位可以分别存储在两个页中。存储在一个存储器单元中的两位中的最低级别的位(即，LSB(最低有效位))可以存储在最低级别的页(即，LSB页)中。存储在一个存储器单元中的两位中的最高级别的位(即，MSB(最高有效位))可以存储在最高级别的页(即，MSB页)中。
图3A和图3B是示出存储器单元的阈值电压分布的示例表示的图。水平轴Vth可以表示存储器单元的阈值电压，垂直轴单元#(Cell#)可以表示与阈值电压对应的存储器单元的数目。图3A示出了在各存储器单元中存储一位的情况，而图3B示出了在各存储器单元中存储两位的情况。
参照图3A，存储器单元可以根据其中存储的数据而形成阈值电压分布311和312。根据要存储于其中的一位数据，存储器单元可以被控制为具有与两个阈值电压分布311和312中的任意一个对应的阈值电压。例如，存储有“1”的存储器单元可以具有与阈值电压分布311对应的阈值电压，而存储有“0”的存储器单元可以具有与阈值电压分布312对应的阈值电压。
当各存储器单元通过字线被施加有预定电平的读取电压时，该存储器单元可以根据其阈值电压而导通或截止。例如，当存储器单元被施加有电平比其阈值电压高的读取电压时，该存储器单元可以导通，而当被施加有电平比其阈值电压低的读取电压时，该存储器单元可以截止。因此，可以将形成阈值电压分布311和312的存储器单元的读取电压设置为阈值电压分布311和312之间的电平RV11。
当施加电平RV11的读取电压时，图1的读取电路12可以通过与存储器单元联接的位线BL来感测该存储器单元的导通或截止。读取电路12可以通过感测值来确定存储器单元的阈值电压是高于电平RV11的读取电压还是低于电平RV11的读取电压。换句话说，读取电路12可以确定存储器单元所处的阈值电压分布，并且由此可以确定存储器单元中所存储的数据。
参照图3B，存储器单元可以根据其内存储的数据来形成阈值电压分布321至324。根据要存储于其中的两位数据，存储器单元可以被控制为具有与四个阈值电压分布321至324中的任意一个对应的阈值电压。例如，存储有“11”的存储器单元可以具有与阈值电压分布321对应的阈值电压，存储有“01”的存储器单元可以具有与阈值电压分布322对应的阈值电压，存储有“00”的存储器单元可以具有与阈值电压分布323对应的阈值电压，而存储有“10”的存储器单元可以具有与阈值电压分布324对应的阈值电压。各存储器单元中所存储的两位数据(即，LSB数据和MSB数据)可以分别存储在LSB页和MSB页中。
当在各存储器单元中存储i位时，存储器单元可形成2i个阈值电压分布。
形成阈值电压分布321至324的存储器单元的读取电压可以被设置为阈值电压分布321至324之间的电平RV21至RV23。当施加相应电平RV21至RV23的读取电压时，图1的读取电路12可以通过感测值来确定存储器单元的阈值电压是高于相应电平RV21至RV23的读取电压还是低于相应电平RV21至RV23的读取电压。换句话说，读取电路12可以确定各存储器单元所处的阈值电压分布，结果，可以确定存储器单元中所存储的数据。
可以根据要读取-访问的目标页的级别来使用不同电平的读取电压。例如，当目标页是LSB页时，可以使用阈值电压分布322和323之间的其中LSB数据从“1”变为“0”的电平RV22的读取电压。当目标页是MSB页时，可以使用阈值电压分布321和322之间的其中MSB数据从“1”变为“0”的电平RV21的读取电压以及阈值电压分布323和324之间的其中MSB数据从“0”变为“1”的电平RV23的读取电压。
图4是示出图1中所示的控制电路11的配置的示例表示的框图。图4附加示出了解码器DC1被控制电路11激活。控制电路11可以按照与激活图4中的解码器DC1相同的方式来激活图1中的相应的解码器DC11至DC1n。
控制电路11可以包括命令执行电路21和电压供应电路22。
命令执行电路21可以接收从控制器发送的多读取命令MRCMD。命令执行电路21可以基于多读取命令MRCMD中所包括的地址ADD来激活与要访问的存储块联接的解码器DC1。命令执行电路21可以将预定的激活信号(未示出)传输到解码器DC1以激活解码器DC1。
命令执行电路21可以控制解码器DC1依次选择目标字线并施加读取电压RV。命令执行电路21可以将多读取命令MRCMD中所包括的地址ADD传输到解码器DC1，以允许解码器DC1依次选择多条目标字线。此外，命令执行电路21可以控制解码器DC1，以在向目标字线中的每一个施加读取电压RV的同时向未被施加读取电压RV的字线同时施加通过电压Vpass。
命令执行电路21可以基于多读取命令MRCMD来控制电压供应电路22设置适当电平的读取电压RV和适当电平的通过电压Vpass并且将所设置的读取电压RV和通过电压Vpass传输到解码器。命令执行电路21可以向电压供应电路22传输电压控制信号VCTL以控制电压供应电路22。
电压供应电路22可以在命令执行电路21的控制下设置适当电平的读取电压RV和适当电平的通过电压Vpass，并将所设置的读取电压RV和通过电压Vpass传输到解码器DC1。
图5是示出图1中所示的读取电路12的配置的示例表示的框图。图5附加示出了关于与读取电路12联接的一条位线BL1的存储块MB1的配置。在存储块MB11至MB1n中的每一个中，可以按照基本上与图5的位线BL1相同的方式来配置和操作图1的相应的位线BL。
此外，图5附加示出了与存储块MB1联接的解码器DC1。可以按照基本上与图5的解码器DC1相同的方式来配置和操作图1的相应解码器DC11至DC1n。
参照图5，首先，存储块MB1可以包括漏极选择晶体管DST、存储器单元MC1至MCk和源极选择晶体管SST。漏极选择晶体管DST、存储器单元MC1至MCk和源极选择晶体管SST可以联接在位线BL1和源线SL之间。
漏极选择晶体管DST的漏极可以联接到位线BL1，其源极可联接到存储器单元MC1并且其栅极可联接到漏极选择线DSL。
源极选择晶体管SST的漏极可以联接到存储器单元MCk，其源极可联接到源线SL并且其栅极可联接到源极选择线SSL。
存储器单元MC1至MCk可以串联联接在漏极选择晶体管DST和源极选择晶体管SST之间。存储器单元MC1至MCk的栅极可以分别联接到字线WL1至WLk。
虽然未示出，但是存储块MB1还可以包括联接到字线WL1至WLk中的每一个的存储器单元，并且联接到单条字线的存储器单元可以分别联接到图1的位线BL。
当对应的字线被选择并且被施加读取电压时，存储器单元MC1至MCk当中的目标存储器单元可以被读取-访问。存储器单元MC1至MCk当中的目标存储器单元可以根据施加到对应字线的预定电平的读取电压是高于其阈值电压还是低于其阈值电压而导通或截止，从而可以将数据传输到位线BL1。
位线BL1可以将从存储器单元MC1至MCk当中的目标存储器单元传输的数据传输到读取电路12。
解码器DC1可以联接到字线WL1至WLk。解码器DC1可以在控制电路11的控制下选择目标字线并向目标字线施加预定电平的读取电压。
读取电路12可以包括感测电路31、预充电电路32和储存电路33。
感测电路31可以联接到位线BL1。当读取电压被施加到目标存储器单元的目标字线时，感测电路31可以通过感测位线BL1来获得感测值并将感测值存储在储存电路33中。
预充电电路32可以联接到位线BL1。预充电电路32可以在读取-访问目标存储器单元之前对位线BL1进行预充电。
储存电路33可以联接到感测电路31并且可以联接到数据输出电路13。储存电路33可以包括多个储存元件ST。储存元件ST可以分别存储感测电路31从位线BL1获得的感测值。储存元件ST可以分别存储每当相同电平的读取电压被依次施加到多条目标字线时所获得的感测值。各储存元件ST可以由熔丝、锁存器、寄存器或触发器等来配置。
图6是帮助说明图1的非易失性存储器装置10执行多读取操作的方法的示图的示例表示。
在下文中，将参照图6描述例如当在存储块MB1中的各存储器单元中存储一位时，用于对第一目标字线WLt1和第二目标字线WLt2的目标页执行多读取操作的方法。由于在各存储器单元中存储一位，所以第一目标字线WLt1和第二目标字线WLt2中的每一个可以与一个目标页相关。
此外，将代表性地描述在物理上访问与第一目标字线WLt1和第二目标字线WLt2连接的第一目标存储器单元MCt1和第二目标存储器单元MCt2的方法。可以按照与第一目标存储器单元MCt1和第二目标存储器单元MCt2相同的方式访问与第一目标字线WLt1和第二目标字线WLt2连接的其它未示出的目标存储器单元。
另外，由于在各存储器单元中存储一位，所以可以通过使用一个电平的读取电压(例如，图3A的电平RV11的读取电压)来读取-访问第一目标存储器单元MCt1和第二目标存储器单元MCt2中的每一个。在下面将描述的步骤S52和S54中，解码器DC1可以向第一目标字线WLt1和第二目标字线WLt2依次施加相同电平RV11的读取电压。
首先，在步骤S51中，当针对第一目标字线WLt1和第二目标字线WLt2的目标页发送多读取命令时，控制电路11可以设置图3A的读取电压的电平RV11。另外，控制电路11可以设置通过电压的电平Vpass。读取电压的电平RV11和通过电压的电平Vpass可以由控制电路11预先存储，或者可以由控制器传输。虽然根据实施方式可以使用一个或更多个电平的通过电压，但是在本实施方式中将描述使用一个电平Vpass的通过电压。
在步骤S52中，预充电电路32可以将位线BL1预充电至预定的预充电电压的电平Vpch。
本文所使用的关于诸如预定的预充电电压之类的参数的术语“预定”表示在处理或算法中使用该参数之前确定参数的值。对于一些实施方式，在处理或算法开始之前确定参数的值。在其它实施方式中，在处理或算法期间但是在处理或算法中使用该参数之前确定参数的值。
解码器DC1可以向漏极选择线DSL施加预定的导通电压Von。解码器DC1可以选择第一目标字线WLt1并向第一目标字线WLt1施加电平RV11的读取电压。解码器DC1可以向字线WL1至WLk当中的除了第一目标字线WLt1之外的字线(即，第二目标字线WLt2和其余字线WLs)施加电平Vpass的通过电压。
解码器DC1可以向源极选择线SSL施加预定的导通电压Von。
因此，存储器单元MC1至MCk当中的除了第一目标存储器单元MCt1之外的所有存储器单元、漏极选择晶体管DST和源极选择晶体管SST可以导通。第一目标存储器单元MCt1可以在施加到第一目标字线WLt1的电平RV11的读取电压高于或低于其阈值电压时导通或截止。
当第一目标存储器单元MCt1导通时，由于预充电到位线BL1的电压被放电到源线SL，所以位线BL1的电平可以是低(LOW)。相反，当第一目标存储器单元MCt1截止时，由于预充电到位线BL1的电压被保持，所以位线BL1的电平可以保持为高(HIGH)。感测电路31可以感测位线BL1的电平是低还是高，并且可以将第一目标存储器单元MCt1的感测值存储在储存电路33中。
在步骤S53中，解码器DC1可以使漏极选择线DSL、所有字线WL1至WLk和源极选择线SSL放电。预充电电路32可以使位线BL1放电。
在步骤S54中，预充电电路32可以将位线BL1预充电到预定的预充电电压的电平Vpch。
解码器DC1可以向漏极选择线DSL施加预定的导通电压Von。解码器DC1可以选择第二目标字线WLt2并且向第二目标字线WLt2施加已设置的电平RV11的读取电压。解码器DC1可以向字线WL1至WLk当中的除了第二目标字线WLt2之外的字线(即，第一目标字线WLt1和其余字线WLs)施加电平Vpass的通过电压。在这方面，控制电路11可以将在步骤S51中设置的读取电压的电平RV11和通过电压的电平Vpass按原样提供给解码器DC1。
解码器DC1可以向源极选择线SSL施加预定的导通电压Von。
因此，存储器单元MC1至MCk当中的除第二目标存储器单元MCt2之外的所有存储器单元、漏极选择晶体管DST和源极选择晶体管SST可以导通。第二目标存储器单元MCt2可以在施加到第二目标字线WLt2的电平RV11的读取电压高于或低于其阈值电压时导通或截止。
当第二目标存储器单元MCt2导通时，由于预充电到位线BL1的电压被放电到源线SL，所以位线BL1的电平可以是低(LOW)。相反，当第二目标存储器单元MCt2截止时，由于预充电到位线BL1的电压被保持，所以位线BL1的电平可以保持为高(HIGH)。感测电路31可以感测位线BL1的电平是低还是高，并且可以将第二目标存储器单元MCt2的感测值存储在储存电路33中。
在步骤S55中，解码器DC1可以使漏极选择线DSL、所有字线WL1至WLk和源极选择线SSL放电。预充电电路32可以使位线BL1放电。
当在步骤S52和S54中向第一目标字线WLt1和第二目标字线WLt2施加读取电压时，与第一目标字线WLt1和第二目标字线WLt2联接的其它目标存储器单元可以与第一目标存储器单元MCt1和第二目标存储器单元MCt2类似地操作。因此，与感测第一目标存储器单元MCt1和第二目标存储器单元MCt2的感测值类似，读取电路12可以感测其它目标存储器单元的感测值。
数据输出电路13可以基于与第一目标字线WLt1联接的目标存储器单元的感测值来确定从第一目标字线WLt1的目标页读取的数据。此外，数据输出电路13可以基于与第二目标字线WLt2联接的目标存储器单元的感测值来确定从第二目标字线WLt2的目标页读取的数据。数据输出电路13可以将从第一目标字线WLt1和第二目标字线WLt2的目标页读取的数据一起输出到控制器。
图6示出了当在各存储器单元中仅存储一位时使用一个电平RV11的读取电压的情况。然而，即使当在各存储器单元中存储两位时，如果所有目标页是LSB页，则可以通过使用图3B的电平RV22的读取电压，按照基本上与上面参照图6所描述的方式相同的方式来执行多读取操作。
当在各存储器单元中存储两位时，可以通过使用图3B的两个电平RV21和RV23的读取电压来读取-访问MSB页。在这种情况下，可以如下面将要描述地执行多读取操作。
图7是帮助说明图1的非易失性存储器装置10执行多读取操作的方法的示图的示例表示。
在下文中，将参照图7来描述例如当在存储块MB1中的各存储器单元中存储两位时，用于对第一目标字线WLt1和第二目标字线WLt2的目标MSB页执行多读取操作的方法。
此外，将代表性地描述在物理上访问与第一目标字线WLt1和第二目标字线WLt2联接的第一目标存储器单元MCt1和第二目标存储器单元MCt2的方法。可以按照与第一目标存储器单元MCt1和第二目标存储器单元MCt2相同的方式来访问与第一目标字线WLt1和第二目标字线WLt2连接的其它未示出的目标存储器单元。
另外，由于在各存储器单元中存储两位，所以可以通过使用图3B的两个电平RV21和RV23的读取电压来读取-访问第一目标存储器单元MCt1和第二目标存储器单元MCt2中的每一个。
首先，在步骤S61中，当针对第一目标字线WLt1和第二目标字线WLt2的目标MSB页发送多读取命令时，控制电路11可以设置图3B的读取电压的第一电平RV21。另外，控制电路11可以设置通过电压的电平Vpass。读取电压的电平RV21和通过电压的电平Vpass可以由控制电路11预先存储，或者可以由控制器传输。
步骤S62至S65可以基本上与图6的步骤S52至S55相同地执行。也就是说，解码器DC1可以向第一目标字线WLt1和第二目标字线WLt2依次施加第一电平RV21的读取电压，并且感测电路31可以将第一目标存储器单元MCt1和第二目标存储器单元MCt2的基于第一电平RV21的读取电压的第一感测值存储在储存电路33中。
在步骤S66中，控制电路11可以设置图3B的读取电压的第二电平RV23。
步骤S67至S70可以基本上与图7的步骤S62至S65相同地执行。也就是说，解码器DC1可以向第一目标字线WLt1和第二目标字线WLt2依次施加第二电平RV23的读取电压，并且感测电路31可以将第一目标存储器单元MCt1和第二目标存储器单元MCt2的基于第二电平RV23的读取电压的第二感测值存储在储存电路33中。
数据输出电路13可以基于与第一目标字线WLt1联接的目标存储器单元的第一感测值和第二感测值来确定从第一目标字线WLt1的目标MSB页读取的数据。数据输出电路13可以基于与第二目标字线WLt2联接的目标存储器单元的第一感测值和第二感测值来确定从第二目标字线WLt2的目标MSB页读取的数据。数据输出电路13可以将从第一目标字线WLt1和第二目标字线WLt2的目标MSB页读取的数据一起输出到控制器。
根据一个实施方式，可以对第一目标字线WLt1和第二目标字线WLt2的LSB页和MSB页同时执行多读取操作。例如，当向第一目标字线WLt1和第二目标字线WLt2依次施加三个电平RV21至RV23的读取电压时，可以读取-访问第一目标字线WLt1和第二目标字线WLt2的所有的LSB页和MSB页。应用三个电平RV21至RV23的读取电压的顺序可以是不相关的。例如，可以向第一目标字线WLt1和第二目标字线WLt2依次施加电平RV21的读取电压，可以向第一目标字线WLt1和第二目标字线WLt2依次施加电平RV22的读取电压，并且可以第一目标字线WLt1和第二目标字线WLt2依次施加电平RV23的读取电压。
图8是示出根据一个实施方式的存储器系统100的示例表示的框图。
存储器系统100可以被配置为响应于主机装置的写入请求而存储从外部主机装置提供的数据。另外，存储器系统100可以被配置为响应于主机装置的读取请求而向主机装置提供所存储的数据。
存储器系统100可以由个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体卡、记忆棒、各种多媒体卡(MMC、eMMC、RS-MMC和MMC-Micro)、各种安全数字卡(SD、Mini-SD和Micro-SD)、通用闪存(UFS)和固态硬盘(SSD)等配置。
存储器系统100可以包括控制器110和非易失性存储器装置120。
控制器110可以控制存储器系统100的总体操作。控制器110可以访问非易失性存储器装置120以处理主机装置的请求。另外，控制器110可以访问非易失性存储器装置120，以执行存储器系统100的内部管理操作或后台操作，而不管主机装置的请求。对非易失性存储器装置120的访问可以包括写入访问和读取访问。
根据一个实施方式，当确定从主机装置接收到顺序读取请求时，控制器110可以向非易失性存储器装置120传输多读取命令。在这种情况下，多读取命令可以是读取-访问在存储块中连续的目标字线的目标页的一个命令。连续的目标字线可以是已经从主机装置读取-请求的目标页的字线或者预期之后要读取-请求的目标页的字线。
非易失性存储器装置120可以基本上与图1的非易失性存储器装置10相同地配置和操作。
图9是示出包括根据一个实施方式的固态硬盘(SSD)1200的数据处理系统1000的图。参照图9，数据处理系统1000可以包括主机装置1100和SSD 1200。
SSD 1200可以包括控制器1210、缓冲存储器装置1220、多个非易失性存储器装置1231至123n、电源1240、信号连接器1250和电源连接器1260。
控制器1210可以控制SSD 1200的总体操作。与图8中所示的控制器110类似，控制器1210可以控制非易失性存储器装置1231至123n的多读取操作。当确定从主机装置接收到顺序读取请求时，控制器1210可以控制非易失性存储器装置1231至123n的多读取操作。
控制器1210可以包括主机接口单元1211、控制单元1212、随机存取存储器1213、纠错码(ECC)单元1214和存储器接口单元1215。
主机接口单元1211可以通过信号连接器1250与主机装置1100交换信号SGL。信号SGL可以包括命令、地址和数据等。主机接口单元1211可以根据主机装置1100的协议将主机装置1100和SSD 1200接口连接。例如，主机接口单元1211可以通过诸如以下标准接口协议中的任意一种与主机装置1100通信：安全数字、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机存储卡国际协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串行连接SCSI(SAS)、外围组件互连(PCI)、PCI快速(PCI-E)和通用闪存(UFS)等。
控制单元1212可以分析和处理从主机装置1100接收的信号SGL。控制单元1212可以根据用于驱动SSD 1200的固件或软件来控制内部功能块的操作。随机存取存储器1213可被用作用于驱动这种固件或软件的工作存储器。
ECC单元1214可以生成要被发送到非易失性存储器装置1231至123n中的至少一个的数据的奇偶校验数据(parity data)。所生成的奇偶校验数据可以与数据一起被存储在非易失性存储器装置1231至123n中。ECC单元1214可以基于奇偶校验数据检测从非易失性存储器装置1231至123n中的至少一个读取的数据的错误。如果检测到的错误在可校正范围内，则ECC单元1214可以对检测到的错误进行校正。
存储器接口单元1215可以根据控制单元1212的控制，向非易失性存储器装置1231至123n中的至少一个提供诸如命令和地址之类的控制信号。此外，存储器接口单元1215可以根据控制单元1212的控制与非易失性存储器装置1231至123n中的至少一个交换数据。例如，存储器接口单元1215可以向非易失性存储器装置1231至123n中的至少一个提供缓冲存储器装置1220中所存储的数据，或者向缓冲存储器装置1220提供从非易失性存储器装置1231至123n中的至少一个读取的数据。
缓冲存储器装置1220可以临时存储要存储在非易失性存储器装置1231至123n中的至少一个中的数据。此外，缓冲存储器装置1220可以临时存储从非易失性存储器装置1231至123n中的至少一个读取的数据。临时存储在缓冲存储器装置1220中的数据可以根据控制器1210的控制被传输到主机装置1100或非易失性存储器装置1231到123n中的至少一个。
非易失性存储器装置1231至123n可以用作SSD 1200的存储介质。非易失性存储器装置1231至123n可以分别通过多个通道CH1至CHn与控制器1210联接。一个或更多个非易失性存储器装置可以联接到一个通道。联接到各通道的非易失性存储器装置可以联接到相同的信号总线和数据总线。
非易失性存储器装置1231至123n中的每一个可以按照与图1中所示的非易失性存储器装置10相同的方式来配置。非易失性存储器装置1231至123n中的每一个可以根据控制器1210的控制执行多读取操作。
电源1240可以将通过电源连接器1260输入的电力PWR提供到SSD 1200的内部。电源1240可以包括辅助电源1241。辅助电源1241可以提供电力以使SSD 1200在发生突然断电时正常终止。辅助电源1241可以包括大容量电容器。
信号连接器1250可以依据主机装置1100和SSD 1200之间的接口方案，由各种类型的连接器来配置。
电源连接器1260可以依据主机装置1100的供电方案，由各种类型的连接器来配置。
图10是示出包括根据一个实施方式的存储器系统2200的数据处理系统2000的图。参照图10，数据处理系统2000可以包括主机装置2100和存储器系统2200。
主机装置2100可以按照诸如印刷电路板之类的板的形式来配置。虽然未示出，但是主机装置2100可以包括用于执行主机装置的功能的内部功能块。
主机装置2100可以包括诸如插座、插槽或连接器之类的连接端子2110。存储器系统2200可以被安装到连接端子2110。
存储器系统2200可以按照诸如印刷电路板之类的板的形式来配置。存储器系统2200可以被称为存储器模块或存储卡。存储器系统2200可以包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231和2232、电源管理集成电路(PMIC)2240和连接端子2250。
控制器2210可以控制存储器系统2200的总体操作。控制器2210可以按照与图9中所示的控制器1210相同的方式来配置。
缓冲存储器装置2220可以临时存储要存储在非易失性存储器装置2231和2232中的数据。此外，缓冲存储器装置2220可以临时存储从非易失性存储器装置2231和2232读取的数据。临时存储在缓冲器存储器装置2220中的数据可以根据控制器2210的控制被传输到主机装置2100或非易失性存储器装置2231和2232。
非易失性存储器装置2231和2232可以被用作存储器系统2200的储存介质。
PMIC 2240可以将通过连接端子2250输入的电力提供到存储器系统2200内部。PMIC 2240可以根据控制器2210的控制来管理存储器系统2200的电力。
连接端子2250可以联接到主机装置2100的连接端子2110。通过连接端子2250，可以在主机装置2100和存储器系统2200之间传送诸如命令、地址和数据等的信号和电力。连接端子2250可以根据主机装置2100和存储器系统2200之间的接口方案而被配置为各种类型。连接端子2250可以被设置在存储器系统2200的任一侧上。
图11是示出包括根据一个实施方式的存储器系统3200的数据处理系统3000的图。参照图11，数据处理系统3000可以包括主机装置3100和存储器系统3200。
主机装置3100可以按照诸如印刷电路板之类的板的形式来配置。虽然未示出，但是主机装置3100可以包括用于执行主机装置的功能的内部功能块。
存储器系统3200可以按照表面安装型封装的形式来配置。存储器系统3200可以通过焊球3250安装到主机装置3100。存储器系统3200可以包括控制器3210、缓冲存储器装置3220和非易失性存储器装置3230。
控制器3210可以控制存储器系统3200的总体操作。控制器3210可以按照与图9中所示的控制器1210相同的方式来配置。
缓冲存储器装置3220可以临时存储要存储在非易失性存储器装置3230中的数据。此外，缓冲存储器装置3220可以临时存储从非易失性存储器装置3230读取的数据。临时存储在缓冲存储器装置3220中的数据可以根据控制器3210的控制被传输到主机装置3100或非易失性存储器装置3230。
非易失性存储器装置3230可以用作存储器系统3200的储存介质。
图12是示出包括根据一个实施方式的存储器系统4200的网络系统4000的图。参照图12，网络系统4000可以包括经由网络4500联接的服务器系统4300和多个客户端系统4410至4430。
服务器系统4300可以响应于来自多个客户端系统4410至4430的请求而服务数据。例如，服务器系统4300可以存储从多个客户端系统4410至4430提供的数据。再例如，服务器系统4300可以向多个客户端系统4410至4430提供数据。
服务器系统4300可以包括主机装置4100和存储器系统4200。存储器系统4200可以由图8中所示的存储器系统100、图9中示出的存储器系统1200、图10中示出的存储器系统2200或图11中所示的存储器系统3200来配置。
虽然上面已经描述了各种实施方式，但是本领域技术人员将理解的是，所描述的实施方式仅是示例。因此，本文所描述的非易失性存储器装置和包括该非易失性存储器装置的存储器系统不应基于所描述的实施方式来限制。
相关申请的交叉引用
本申请要求于2018年5月15日在韩国知识产权局提交的韩国申请No.10-2018-0055461的优先权，该韩国专利申请通过引用全部并入本文中。

Claims (21)

1.一种非易失性存储器装置，该非易失性存储器装置包括：
多个存储器单元，所述多个存储器单元联接到单条位线，其中，所述多个存储器单元各自联接到多条字线中的不同字线；
解码器，所述解码器被配置为基于多读取命令，向所述多条字线当中的多条目标字线依次施加第一电平的读取电压；以及
读取电路，所述读取电路被配置为通过每当所述第一电平的读取电压被施加到所述多条目标字线中的每一条时感测所述位线，来获得与所述目标字线联接的目标存储器单元的第一感测值。
2.根据权利要求1所述的非易失性存储器装置，其中，所述读取电路被配置为将所述第一感测值存储在储存电路中。
3.根据权利要求1所述的非易失性存储器装置，其中，所述读取电路包括预充电电路，所述预充电电路被配置为每当所述读取电压被施加到所述多条目标字线中的每一条时对所述位线进行预充电。
4.根据权利要求1所述的非易失性存储器装置，
其中，所述目标存储器单元通过基于依次施加到所述多条目标字线的读取电压而导通或截止来改变所述位线的电压，并且
其中，所述读取电路通过感测所述位线的电压来获得所述第一感测值。
5.根据权利要求1所述的非易失性存储器装置，其中，所述解码器在向所述多条目标字线中的每一条施加所述读取电压的同时，向未被施加所述读取电压的多条字线同时施加电平比所述第一电平高的通过电压。
6.根据权利要求1所述的非易失性存储器装置，其中，所述多读取命令包括所述目标字线的地址。
7.根据权利要求2所述的非易失性存储器装置，
其中，所述解码器基于所述多读取命令，在施加所述第一电平的读取电压之后向所述多条目标字线依次施加第二电平的读取电压，并且
其中，所述读取电路通过每当所述第二电平的读取电压被施加到所述多条目标字线中的每一条时感测所述位线，来获得所述目标存储器单元的第二感测值，并将所述第二感测值存储在所述储存电路中。
8.根据权利要求7所述的非易失性存储器装置，该非易失性存储器装置还包括：
数据输出电路，所述数据输出电路被配置为基于多个所述目标存储器单元中的每一个的至少一个感测值来确定多个所述目标存储器单元中的每一个的读取数据位，并且将所述目标存储器单元的读取数据位输出到所述非易失性存储器装置的外部。
9.根据权利要求1所述的非易失性存储器装置，该非易失性存储器装置还包括：
控制电路，所述控制电路被配置为响应于所述多读取命令而设置所述读取电压的第一电平，并将所述读取电压提供到所述解码器，
其中，所述控制电路在所述解码器将所述读取电压依次施加到所述多条目标字线的同时保持所述第一电平的设置。
10.一种存储器系统，该存储器系统包括：
非易失性存储器装置；以及
控制器，所述控制器被配置为向所述非易失性存储器装置传输多读取命令，
所述非易失性存储器装置包括：
多个存储器单元，所述多个存储器单元联接到单条位线，其中，所述多个存储器单元各自联接到多条字线中的不同字线；
解码器，所述解码器被配置为基于所述多读取命令，向所述多条字线当中的多条目标字线依次施加第一电平的读取电压；以及
读取电路，所述读取电路被配置为通过每当所述第一电平的读取电压被施加到所述多条目标字线中的每一条时感测所述位线，来获得与所述目标字线联接的目标存储器单元的第一感测值。
11.根据权利要求10所述的存储器系统，其中，所述控制器在接收到来自主机装置的顺序读取请求之后传输所述多读取命令。
12.根据权利要求11所述的存储器系统，其中，所述多条目标字线在存储块中彼此连续。
13.根据权利要求10所述的存储器系统，其中，所述读取电路包括预充电电路，所述预充电电路被配置为每当所述读取电压被施加到所述多条目标字线中的每一条时对所述位线进行预充电。
14.根据权利要求10所述的存储器系统，
其中，所述目标存储器单元通过基于依次施加到所述多条目标字线的所述读取电压而导通或截止来改变所述位线的电压，并且
其中，所述读取电路通过感测所述位线的电压来获得所述第一感测值。
15.根据权利要求10所述的存储器系统，其中，所述解码器在向所述多条目标字线中的每一条施加所述读取电压的同时向未被施加所述读取电压的多条字线同时施加电平比所述第一电平高的通过电压。
16.根据权利要求10所述的存储器系统，
其中，所述解码器基于所述多读取命令，在施加所述第一电平的读取电压之后向所述多条目标字线依次施加第二电平的读取电压，并且
其中，所述读取电路通过每当所述第二电平的读取电压被施加到所述多条目标字线中的每一条时感测所述位线，来获得所述目标存储器单元的第二感测值，并将所述第二感测值存储在储存电路中。
17.根据权利要求16所述的存储器系统，该存储器系统还包括：
数据输出电路，所述数据输出电路被配置为基于多个所述目标存储器单元中的每一个的至少一个感测值来确定多个所述目标存储器单元中的每一个的读取数据位，并将所述目标存储器单元的读取数据位输出到控制器。
18.一种非易失性存储器装置，该非易失性存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括联接到多条字线和多条位线的存储器单元；
解码器，所述解码器被配置为为了基于多读取命令对目标页执行读取访问，向所述多条字线当中的与所述目标页对应的多条目标字线依次施加第一电平的读取电压；以及
读取电路，所述读取电路被配置为通过每当所述第一电平的读取电压被施加到所述多条目标字线中的每一条时感测所述位线，来获得相应目标页的第一感测值。
19.根据权利要求18所述的非易失性存储器装置，其中，所述解码器在向所述多条目标字线中的每一条施加所述读取电压的同时向未被施加所述读取电压的多条字线同时施加电平比所述第一电平高的通过电压。
20.根据权利要求18所述的非易失性存储器装置，
其中，所述解码器基于所述多读取命令，在施加所述第一电平的读取电压之后向所述多条目标字线依次施加第二电平的读取电压，并且
其中，所述读取电路通过每当所述第二电平的读取电压被施加到所述多条目标字线中的每一条时感测所述位线，来获得相应目标页的第二感测值，并将所述第二感测值存储在储存电路中。
21.根据权利要求20所述的非易失性存储器装置，该非易失性存储器装置还包括：
数据输出电路，所述数据输出电路被配置为基于多个所述目标页中的每一个的感测值来确定多个所述目标页中的每一个的读取数据，并将所述目标页的读取数据输出到所述非易失性存储器装置的外部。
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