KR20100081156A - 면적 감소를 위한 구조를 갖는 반도체 장치, 및 이를 포함하는 반도체 시스템 - Google Patents

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Abstract

면적 감소를 위한 구조를 갖는 반도체 장치가 개시된다. 상기 반도체 장치는 다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이와, 각각이 프리패치 단위로 데이터를 저장하기 위한 다수의 레지스터들과, 기입 동작시 상기 다수의 레지스터들 각각으로부터 상기 프리패치 단위로 순차적으로 출력되는 데이터를 상기 메모리 셀 어레이에 기입하기 위한 기입 드라이버 회로를 포함한다. 상기 반도체 장치는 독출 동작시 상기 메모리 셀 어레이로부터 상기 프리패치 단위로 순차적으로 출력되는 데이터를 감지하고 증폭하여 증폭된 데이터를 상기 다수의 레지스터들 각각에 순차적으로 저장하기 위한 감지 증폭기 회로를 더 포함한다.
비휘발성 메모리, 감지 증폭기, 기입 드라이버, 면적

Description

면적 감소를 위한 구조를 갖는 반도체 장치, 및 이를 포함하는 반도체 시스템{Semiconductor device having an architecture for reducing area and semiconductor system having the same}
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 감지 증폭기의 수와 기입 드라이버 수를 감소시켜 감지 증폭기/기입 드라이버 블락이 차지하는 면적을 줄일 수 있는 반도체 장치, 및 이를 포함하는 반도체 시스템에 관한 것이다.
저항형 메모리 장치(resistive memory device)는 한 번에 많은 양의 데이터, 예컨대 512Byte 내지 4Kbyte를 처리(예컨대, 기입 또는 독출)하기 때문에 상당히 많은 수의 감지 증폭기들과 기입 드라이버들을 필요로 한다. 따라서, 상기 저항형 메모리 장치에서 상당히 많은 수의 감지 증폭기들과 상기 기입 드라이버들이 차지하는 면적은 크다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 감지 증폭기의 수와 기입 드라이버 수를 감소시켜 감지 증폭기/기입 드라이버 블락이 차지하는 면적을 줄일 수 있는 반도체 장치와 상기 반도체 장치를 포함하는 반도체 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이; 각각이 프리패치 단위로 데이터를 저장하기 위한 다수의 레지스터들; 및 기입 동작시, 상기 다수의 레지스터들 각각으로부터 상기 프리패치 단위로 순차적으로 출력되는 데이터를 상기 메모리 셀 어레이에 기입하기 위한 기입 드라이버 회로를 포함한다.
상기 반도체 장치는, 독출 동작시, 상기 메모리 셀 어레이로부터 상기 프리패치 단위로 순차적으로 출력되는 데이터를 감지하고 증폭하여 증폭된 데이터를 상기 다수의 레지스터들 각각에 순차적으로 저장하기 위한 감지 증폭기 회로를 더 포함한다.
상기 메모리 셀 어레이는 다수의 저항형(resistive) 메모리 셀들 또는 다수의 상 변화 메모리 셀들을 포함할 수 잇다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이; 기입 데이터 또는 독출 데이터를 저장하기 위한 레지스터; 기입 동작시, 상기 레지스터에 저장된 상기 기입 데이터를 프리패치 단위로 순차적으로 독출하여 독출된 데이터를 상기 메모리 셀 어레이에 기입하기 위한 기입 드라이버 회로; 및 독출 동작시, 상기 메모리 셀 어레이에 저장된 상기 독출 데이터를 상기 프리패치 단위로 순차적으로 독출하고 독출된 데이터를 상기 레지스터에 저장하기 위한 감지 증폭기 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 반도체 시스템은 반도체 장치와 상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함한다.
상기 반도체 장치는 다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이; 각각이 프리패치 단위로 데이터를 저장하기 위한 다수의 레지스터들; 및 상기 기입 동작시, 상기 다수의 레지스터들 각각으로부터 상기 프리페치 단위로 순차적으로 출력되는 데이터를 상기 메모리 셀 어레이에 기입하기 위한 기입 드라이버 회로를 포함한다.
상기 반도체 장치는, 독출 동작시, 상기 메모리 셀 어레이로부터 상기 프리패치 단위로 순차적으로 출력되는 데이터를 감지하고 증폭하여 증폭된 데이터를 상기 다수의 레지스터들 각각에 순차적으로 저장하기 위한 감지 증폭기 회로를 더 포함한다.
상기 기술적 과제를 달성하기 위한 반도체 시스템은 반도체 장치와 상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함한다.
상기 반도체 장치는 다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이; 기입 데이터 또는 독출 데이터를 저장하기 위한 레지스터; 기입 동작시, 상기 레지스터에 저장된 상기 기입 데이터를 프리패치 단위로 순차적으로 독출하여 독출된 데이터를 상기 메모리 셀 어레이에 순차적으로 기입하기 위한 기입 드라이버 회로; 및 독출 동작시, 상기 메모리 셀 어레이에 저장된 상기 독출 데이터를 상 기 프리패치 단위로 순차적으로 감지하고 증폭하여 증폭된 데이터를 상기 레지스터에 저장하기 위한 감지 증폭기 회로를 포함한다.
본 발명의 실시 예에 따른 면적 감소를 위한 구조를 갖는 반도체 장치는 감지 증폭기의 수와 기입 드라이버의 수를 감소시켜 감지 증폭기/기입 드라이버 블락의 크기를 줄일 수 있는 효과가 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예컨대 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유 사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일 치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적 인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 종래의 감지 증폭기/기입 드라이버 블락을 포함하는 반도체 장치의 개략적인 블락도를 나타낸다. 도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20), 감지 증폭기/기입 드라이버 블락(30), 데이터 입력 레지스터(40), 및 출력 버퍼(50)를 포함한다.
메모리 셀 어레이(20)는 데이터를 저장하기 위한 다수의 메모리 셀들을 포함한다. 상기 다수의 메모리 셀들 각각은 다수의 워드라인들 각각과 다수의 비트 라인들 각각에 접속된다. 상기 다수의 메모리 셀들 각각은 로우 어드레스를 디코딩하는 로우 디코더(미 도시)의 출력 신호와 컬럼 어드레스를 디코딩하는 컬럼 디코더(미 도시)의 출력 신호에 의하여 선택된다.
감지 증폭기/기입 드라이버 블락(30)은 다수의 처리 블락들(31-1~31-X, 여기서 X는 자연수)을 포함한다. 예컨대, 다수의 처리 블락들(31-1~31-X) 각각은 감지 증폭기, 기입 드라이버, 및 레지스터를 포함한다. 만일, 감지 증폭기/기입 드라이버 블락(30)에서 한번에 처리되는 데이터가 2KByte인 경우, 감지 증폭기/기입 드라이버 블락(30)은 2KByte 데이터를 처리하기 위하여 214개의 처리 블락들을 포함해야 한다.
특히, 반도체 장치(10)에서 하나의 감지 증폭기의 레이아웃 면적은 상당히 크다. 따라서, 214개의 감지 증폭기와 214개의 기입 드라이버를 포함하는 감지 증폭기/기입 드라이버 블락(30)의 레이아웃 면적은 상당히 크다. 예컨대, 하나의 감지 증폭기는 약 50개 정도의 트랜지스터들로 구현될 수 있다.
기입 동작시, 데이터 입력 레지스터(40)는 입출력 데이터 라인들을 통하여 외부로부터 입력된 기입 데이터를 수신하여 저장하고 저장된 기입 데이터를 감지 증폭기/기입 드라이버 블락(30)으로 전송한다.
독출 동작시, 출력 버퍼(50)는 감지 증폭기/기입 드라이버 블락(30)으로부터 출력되는 독출 데이터를 수신하여 버퍼링하고 버퍼된 독출 데이터를 입출력 데이터 라인들을 통하여 외부로 출력한다.
기입 동작시, 감지 증폭기/기입 드라이버 블락(30)의 기입 드라이버들은 데이터 입력 레지스터(40)로부터 출력된 기입 데이터를 메모리 셀 어레이(20)에 기입한다. 또한, 독출 동작시 감지 증폭기/기입 드라이버 블락(30)의 감지 증폭기들은 메모리 셀 어레이(20)로부터 출력된 독출 데이터를 감지하여 증폭하고 증폭된 독출 데이터를 데이터 입력 레지스터(40)로 출력한다.
상술한 바와 같이 도 1과 같은 구조를 갖는 감지 증폭기/기입 드라이버 블락 (30)의 레이아웃 면적은 상당히 크다. 따라서 본 발명의 개념은 상기 레이아웃 면적을 줄일 수 있는 새로운 구조의 감지 증폭기/기입 드라이버 블락을 제공하는 것이다.
도 2는 본 발명의 일 실시 예에 따른 감지 증폭기/기입 드라이버 블락을 포함하는 반도체 장치의 개략적인 블락도를 나타낸다. 도 2에 도시된 반도체 장치 (100)는 메모리 셀 어레이(110), 및 감지 증폭기/기입 드라이버 블락(120)을 포함한다.
메모리 셀 어레이(110)는 다수의 비휘발성 메모리 셀들을 포함한다. 상기 다수의 비휘발성 메모리 셀들 각각은 저항형 메모리 셀, 상변화 메모리 셀, 또는 플래시 EEPROM으로 구현될 수 있다. 메모리 셀 어레이(110)은 다수의 워드 라인들, 다수의 비트 라인들, 및 다수의 비휘발성 메모리 셀들을 포함한다.
감지 증폭기/기입 드라이버 블락(120)은 적어도 하나의 처리 블락(121-1~121-n)을 포함한다. 적어도 하나의 처리 블락(121-1~121-n)은 감지 증폭기 회로 (130), 기입 드라이버 회로(140), 및 다수의 레지스터들(150-1~150-m)을 포함한다. 여기서, n과 m은 자연수이고, n=m 또는 n≠m일 수 있다.
본 명세서에서는 설명의 편의를 위하여, 감지 증폭기/기입 드라이버 블락(120)의 크기가 2KByte이고, 적어도 하나의 처리 블락(121-1~121-n)은 16바이트씩(이하 '프리패치 단위'라 한다) 데이터를 처리하고 다수의 레지스터들(150-1~150-m) 각각은 프리패치 단위의 데이터를 처리한다고 가정한다.
다수의 레지스터들(150-1~150-m) 각각은 감지 증폭기 회로(130)를 공유하고 다수의 레지스터들(150-1~150-m) 각각은 기입 드라이버 회로(140)를 공유한다.
감지 증폭기/기입 드라이버 블락(120)에 구현되는 적어도 하나의 처리 블락 (121-1~121-n)의 개수는 도 1에 도시된 감지 증폭기/기입 드라이버 블락(30)에 구 현된 다수의 처리 블락들(31-1~31-2048)의 수보다 상당히 작다.
예컨대, 각 처리 블락(121-1~121-n)이 16바이트 데이터를 처리할 때, 한번에 2KByte 데이터를 처리하기 위해서는 128개의 처리 블락들이 필요하다. 이 경우, 감지 증폭기/기입 드라이버 블락(120)은 27개의 감지 증폭기와 27개의 기입 드라이버를 필요로 한다. 그러나, 도 1에 도시된 감지 증폭기/기입 드라이버 블락(30)은 214개의 감지 증폭기와 214개의 기입 드라이버를 필요로 한다.
레지스터의 개수가 증가할수록 처리 블락의 개수는 감소한다. 예컨대, 감지 증폭기/기입 드라이버 블락(120)은 하나의 처리 블락과 128개의 레지스터들로 구현될 수 있다.
이 경우, 감지 증폭기/기입 드라이버 블락(120)의 가로 길이(w2)와 높이(H2)는 감지 증폭기/기입 드라이버 블락(30)의 가로 길이(w1)와 높이(H1)보다 작게 구현할 수 있다.
도 3은 도 2에 도시된 반도체 장치의 시분할 방식에 따른 데이터 기입 동작과 데이터 독출 동작을 설명하기 위한 개념도이다.
도 2와 도 3을 참조하면, 기입 동작시 제1처리 블락(121-1)은, 메모리 컨트롤러(반도체 장치(100)의 기입 동작 또는 독출 동작을 제어하는 장치의 총칭)의 제어 하에, 상기 메모리 컨트롤러로부터 출력된 기입 데이터(예컨대, 2KByte 데이터)를 프리패치 단위(예컨대, 16Byte)로 각 레지스터(150-1~150-m)에 순차적으로(또는, 시분할 방식을 이용하여) 저장한다.
프리패치 단위로 데이터를 처리할 수 있는 기입 드라이버 회로(140)는 순차적으로(또는, 시분할 방식에 따라) 각각의 레지스터(150-1~150-m)로부터 출력된 프리패치 단위의 데이터를 메모리 셀 어레이(110)에 기입한다.
예컨대, T1시점에서 기입 드라이버 회로(140)는 제1레지스터(150-1)로부터 출력된 제1기입 데이터를 메모리 셀 어레이(110)의 제1영역에 기입하고, T2(T1<T2)시점에서 기입 드라이버 회로(140)는 제2레지스터(150-2)로부터 출력된 제2기입 데이터를 메모리 셀 어레이(110)의 제2영역에 기입한다. 그후, 기입 드라이버 회로 (140)는 각 시점(T3~Tm)에 각 레지스터(150-3~150-m)로부터 출력된 각 기입 데이터를 메모리 셀 어레이(110)의 각 영역에 순차적으로 기입한다.
실시 예에 따라, 각 레지스터(150-1~150-m)는 FIFO 방식에 따라 프리패치 단위로 데이터를 처리하는 메모리 장치로 대체될 수 있다. 또한, 각 레지스터(150-1~150-m)는 캐시 메모리로 대체될 수 있다.
독출 동작시, 프리패치 단위로 데이터를 처리할 수 있는 감지 증폭기 회로 (130)는 메모리 컨트롤러의 제어 하에 메모리 셀 어레이(110)에 저장된 독출 데이터를 순차적으로(또는, 시분할 방식에 따라) 프리패치 단위로 감지하여 증폭하고 감지된 데이터를 각각의 레지스터(150-1~150-m)에 순차적으로(또는, 시분할 방식에 따라) 기입할 수 있다.
예컨대, T1시점에서 감지 증폭기 회로(130)는 메모리 셀 어레이(110)의 제1영역으로부터 출력되는 제1독출 데이터를 프리패치 단위로 감지하여 증폭하고 증폭된 제1독출 데이터를 제1레지스터(150-1)에 저장하고, T2(T1<T2)시점에서 감지 증 폭기 회로(130)는 메모리 셀 어레이(110)의 제2영역으로부터 출력되는 제2독출 데이터를 프리패치 단위로 감지하여 증폭하고 증폭된 제2독출 데이터를 제2레지스터(150-2)에 저장한다. 또한, 각 시점(T3~Tm)에 감지 증폭기 회로(130)는 메모리 셀 어레이(110)의 각 영역으로부터 출력되는 각 독출 데이터를 프리패치 단위로 감지하여 증폭하고 증폭된 각 독출 데이터를 각 레지스터(150-3~150-m)에 저장한다. 여기서, T1<T2<T3<...<Tm이다.
도 4는 감지 증폭기, 기입 드라이버, 및 다수의 단위 레지스터들을 포함하는 도 2에 도시된 처리 블락의 일부의 회로도의 일 예를 나타낸다.
도 4에는 설명의 편의를 위하여 하나의 비트 라인(BLi)에 접속된 감지 증폭기(130')와 기입 드라이버(140'), 및 감지 증폭기(130')와 기입 드라이버(140')사이에 접속된 다수의 래치들(150-1'~150-m')이 도시된다.
초기에 각 래치(150-1'~150-m')는 각 리셋 신호(RST1~RSTm)에 응답하여 초기화된다.
기입 동작시, 제1래치(150-1)는 제1기입 제어 신호(RL1)에 응답하여 해당 기입 데이터를 래치한다. 기입 드라이버(140')는 기입 인에이블 신호(WE1)에 응답하여 제1래치(150-1)로부터 출력된 데이터를 비트 라인(BLi)으로 전송한다. 즉, 각 래치(150-1'~150-m')는 순차적으로 활성화되는 각 기입 제어 신호(RL1~RLm)에 응답하여 해당 기입 데이터를 래치한다. 기입 드라이버(140')는 각 기입 인에이블 신호(WE1~WEm)에 응답하여 각 래치(150-1'~150-m')로부터 순차적으로 출력된 데이터를 비트 라인(BLi)으로 전송한다.
독출 동작시, 감지 증폭기(130')는 비트 라인(BLi)으로부터 순차적으로 출력되는 각각의 데이터를 기준 전압(Vref)에 기초하여 각각 증폭하고 증폭된 각각의 데이터를 각 래치(150-1'~150-m')에 순차적으로 래치한다.
도 5는 감지 증폭기, 기입 드라이버, 및 다수의 단위 레지스터들을 포함하는 도 2에 도시된 단위 처리 블락의 일부의 회로도의 다른 예를 나타낸다.
도 5에는 설명의 편의를 위하여 하나의 비트 라인(BLi)에 접속된 감지 증폭기(130')와 기입 드라이버(140'), 및 감지 증폭기(130')와 기입 드라이버(140')사이에 접속된 다수의 래치들(150-1'~150-m')이 도시된다.
초기에 각 래치(150-1'~150-m')는 각 리셋 신호(RST1~RSTm)에 응답하여 초기화된다.
기입 동작시, 제1래치(150-1)는 제1기입 제어 신호(RL1)에 응답하여 해당 기입 데이터를 래치한다. 기입 드라이버(140')는 기입 인에이블 신호(WE1)에 응답하여 제1래치(150-1)로부터 출력된 데이터를 비트 라인(BLi)으로 전송한다. 즉, 각 래치(150-1'~150-m')는 순차적으로 활성화되는 각 기입 제어 신호(RL1~RLm)에 응답하여 해당 기입 데이터를 래치한다. 기입 드라이버(140')는 각 기입 인에이블 신호(WE1~WEm)에 응답하여 각 래치(150-1'~150-m')로부터 순차적으로 출력된 데이터를 비트 라인(BLi)으로 전송한다.
독출 동작시, 감지 증폭기(130')는 비트 라인(BLi)으로부터 순차적으로 출력되는 각각의 데이터를 기준 전압(Vref)에 기초하여 각각 증폭하고 증폭된 각각의 데이터를 각 래치(150-1'~150-m')에 순차적으로 래치한다.
도 6은 본 발명의 다른 실시 예에 따른 감지 증폭기 회로 및 기입 드라이버 회로를 포함하는 반도체 장치의 개략적인 블락도를 나타낸다. 도 6을 참조하면, 반도체 장치(400)는 메모리 셀 어레이(110), 감지 증폭기/기입 드라이버 블락(410), 레지스터(420), 데이터 기입 레지스터(430), 및 출력 버퍼(440)를 포함한다.
감지 증폭기/기입 드라이버 블락(410)은 16바이트의 데이터를 처리하기 위한 기입 드라이버 회로와 감지 증폭기 회로를 포함한다. 레지스터(420)는 페이지 크기의 데이터, 예컨대 2KByte의 데이터를 저장할 수 있다.
기입 동작시, 데이터 입력 레지스터(430)를 통하여 입력된 2KByte 기입 데이터는 레지스터(420)에 저장된다. 감지 증폭기/기입 드라이버 블락(410)의 기입 드라이버 회로는 레지스터(420)에 저장된 기입 데이터를 프리패치 단위로 순차적으로 독출하여 독출된 데이터를 메모리 셀 어레이(110)의 각각의 영역에 순차적으로 기입한다.
실시 예에 따라, 기입 데이터가 레지스터(420)에 저장되는 동안에 감지 증폭기/기입 드라이버 블락(410)은 레지스터(420)에 저장된 기입 데이터를 프리패치 단위로 순차적으로 독출하여 독출된 데이터를 메모리 셀 어레이(110)의 각각의 영역에 순차적으로 기입할 수 있다.
독출 동작시, 감지 증폭기/기입 드라이버 블락(410)의 감지 증폭기 회로는 메모리 셀 어레이(110)에 저장된 독출 데이터를 프리패치 단위로 순차적으로 감지하고 증폭하여 증폭된 독출 데이터를 상기 프리패치 단위로 레지스터(420)에 저장한다.
감지 증폭기/기입 드라이버 블락(410)의 감지 증폭기 회로는 메모리 컨트롤어의 제어 하에 레지스터(420)에 저장된 2Kbyte 독출 데이터를 출력 버퍼(440)를 통하여 외부로 출력한다.
도 1과 도 6을 참조하면, 감지 증폭기/기입 드라이버 블락(410)의 크기는 도 1에 도시된 감지 증폭기/기입 드라이버 블락(30)의 크기보다 상당히 작게 구현할 수 있다. 예컨대, 도 1에 도시된 감지 증폭기/기입 드라이버 블락(30)은 214개의 감지 증폭기와 214개의 기입 드라이버를 포함하는데 비하여 도 6에 도시된 감지 증폭기/기입 드라이버 블락(410)은 27개의 감지 증폭기와 27개의 기입 드라이버를 포함할 수 있다.
도 7은 도 2에 도시된 반도체 장치를 포함하는 반도체 시스템의 개략적인 블락도를 나타내고, 도 9는 본 발명의 실시 예에 따른 프리패치 단위 데이터 기입 동작을 설명하기 위한 흐름도이고, 도 10은 본 발명의 실시 예에 따른 프리패치 단위 데이터 독출 동작을 설명하기 위한 흐름도이다.
도 7, 도 9, 및 도 10을 참조하면, 반도체 시스템(500)은 반도체 장치(100)와 반도체 장치(110)의 동작을 제어하기 위한 프로세서(예컨대, 호스트; 510)를 포함할 수 있다.
반도체 장치(110)는 다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이(110), 감지 증폭기/기입 드라이버 블락(120), 및 호스트 인터페이스(501)를 포함한다.
감지 증폭기/기입 드라이버 블락(120)은 도 2를 참조하여 설명한 바와 같이 각각이 프리패치 단위로 데이터를 저장하기 위한 다수의 레지스터들(150-1~150-m)과(S10), 기입 동작시 다수의 레지스터들(150-1~150-m) 각각으로부터 상기 프리페치 단위로 순차적으로 출력되는 데이터를 메모리 셀 어레이(110)에 기입하기 위한 기입 드라이버 회로(140)를 포함한다(S20).
또한, 반도체 장치(100)는 독출 동작시 메모리 셀 어레이(110)로부터 프리패치 단위로 순차적으로 출력되는 데이터를 감지하여 증폭하고(S100) 증폭된 데이터를 다수의 레지스터들(150-1~150-m) 각각에 순차적으로 저장하기 위한 감지 증폭기 회로(130)를 더 포함한다(S110).
호스트 인터페이스(501)는 호스트와 감지 증폭기/기입 드라이버 블락(120)사이에서 주고받는 신호들을 인터페이싱한다. 호스트 인터페이스(501)는 독출 동작시 독출된 데이터를 호스트(510)로 전송한다.
도 8은 도 6에 도시된 반도체 장치를 포함하는 반도체 시스템의 개략적인 블락도를 나타내고, 도 9는 본 발명의 실시 예에 따른 프리패치 단위 데이터 기입 동작을 설명하기 위한 흐름도이고, 도 10은 본 발명의 실시 예에 따른 프리패치 단위 데이터 독출 동작을 설명하기 위한 흐름도이다.
도 8, 도 9, 및 도 10을 참조하면, 반도체 시스템(600)은 반도체 장치(400)와 반도체 장치(400)의 동작을 제어하기 위한 프로세서(예컨대, 호스트; 610)를 포함한다.
반도체 장치(400)는 도 6에 도시된 바와 같이 다수의 비휘발성 메모리 셀들 을 포함하는 메모리 셀 어레이(110), 기입 데이터 또는 독출 데이터를 저장하기 위한 레지스터(420), 및 감지 증폭기/기입 드라이버 블락(410)을 포함한다.
기입 동작시 호스트(610)로부터 출력된 기입 데이터는 프리패치 단위로 레지스터(420)에 저장된다(S10). 상기 기입 동작시, 감지 증폭기/기입 드라이버 블락(410)의 기입 드라이버 회로는 레지스터(420)에 저장된 상기 기입 데이터를 프리패치 단위로 순차적으로 독출하여 독출된 데이터를 메모리 셀 어레이(110)에 순차적으로 기입한다(S20).
독출 동작시, 감지 증폭기/기입 드라이버 블락(410)의 감지 증폭기 회로는 메모리 셀 어레이(110)에 저장된 상기 독출 데이터를 상기 프리패치 단위로 순차적으로 감지하여 증폭하고(S100) 증폭된 데이터를 프리패치 단위로 레지스터(420)에 저장한다(S110).
레지스터(420)에 독출 데이터가 모두 저장되면, 반도체 장치(400)는 레지스터(420)에 저장된 독출 데이터를 호스트 인터페이스(601)를 통하여 호스트(610)로 전송한다(S120).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 감지 증폭기/기입 드라이버 블락을 포함하는 반도체 장치의 개략적인 블락도를 나타낸다.
도 2는 본 발명의 일 실시 예에 따른 감지 증폭기/기입 드라이버 블락을 포함하는 반도체 장치의 개략적인 블락도를 나타낸다.
도 3은 도 2에 도시된 반도체 장치의 시분할 방식에 따른 데이터 기입 동작과 데이터 독출 동작을 설명하기 위한 개념도이다.
도 4는 감지 증폭기, 기입 드라이버, 및 다수의 단위 레지스터들을 포함하는 도 2에 도시된 단위 처리 블락의 일부의 회로도의 일 예를 나타낸다.
도 5는 감지 증폭기, 기입 드라이버, 및 다수의 단위 레지스터들을 포함하는 도 2에 도시된 단위 처리 블락의 일부의 회로도의 다른 예를 나타낸다.
도 6은 본 발명의 다른 실시 예에 따른 감지 증폭기 회로 및 기입 드라이버 회로를 포함하는 반도체 장치의 개략적인 블락도를 나타낸다.
도 7은 도 2에 도시된 반도체 장치를 포함하는 반도체 시스템의 개략적인 블락도를 나타낸다.
도 8은 도 6에 도시된 반도체 장치를 포함하는 반도체 시스템의 개략적인 블락도를 나타낸다.
도 9는 본 발명의 실시 예에 따른 프리패치 단위 데이터 기입 동작을 설명하 기 위한 흐름도이다.
도 10은 본 발명의 실시 예에 따른 프리패치 단위 데이터 독출 동작을 설명하기 위한 흐름도이다.

Claims (10)

  1. 다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이;
    각각이 프리패치 단위로 데이터를 저장하기 위한 다수의 레지스터들; 및
    기입 동작시 상기 다수의 레지스터들 각각으로부터 상기 프리패치 단위로 순차적으로 출력되는 데이터를 상기 메모리 셀 어레이에 기입하기 위한 기입 드라이버 회로를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 장치는,
    독출 동작시 상기 메모리 셀 어레이로부터 상기 프리패치 단위로 순차적으로 출력되는 데이터를 감지하고 증폭하여 증폭된 데이터를 상기 다수의 레지스터들 각각에 순차적으로 저장하기 위한 감지 증폭기 회로를 더 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 다수의 레지스터들 각각은 캐시 메모리인 반도체 장치.
  4. 제1항에 있어서, 상기 메모리 셀 어레이는 다수의 저항형(resistive) 메모리 셀들을 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 메모리 셀 어레이는 다수의 상 변화 메모리 셀들을 포 함하는 반도체 장치.
  6. 다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이;
    기입 데이터 또는 독출 데이터를 저장하기 위한 레지스터;
    기입 동작시 상기 레지스터에 저장된 상기 기입 데이터를 프리패치 단위로 순차적으로 독출하여 독출된 데이터를 상기 메모리 셀 어레이에 기입하기 위한 기입 드라이버 회로; 및
    독출 동작시 상기 메모리 셀 어레이에 저장된 상기 독출 데이터를 상기 프리패치 단위로 순차적으로 독출하고 독출된 데이터를 상기 레지스터에 저장하기 위한 감지 증폭기 회로를 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 레지스터는 에스램(SRAM)이고 상기 기입 데이터 또는 상기 독출 데이터는 상기 프리패치 단위의 배수인 반도체 장치.
  8. 반도체 장치; 및
    상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함하며,
    상기 반도체 장치는,
    다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이;
    각각이 프리패치 단위로 데이터를 저장하기 위한 다수의 레지스터들; 및
    상기 기입 동작시 상기 다수의 레지스터들 각각으로부터 상기 프리페치 단위 로 순차적으로 출력되는 데이터를 상기 메모리 셀 어레이에 기입하기 위한 기입 드라이버 회로를 포함하는 반도체 시스템.
  9. 제8항에 있어서, 상기 반도체 장치는,
    독출 동작시, 상기 메모리 셀 어레이로부터 상기 프리패치 단위로 순차적으로 출력되는 데이터를 감지하고 증폭하여 증폭된 데이터를 상기 다수의 레지스터들 각각에 순차적으로 저장하기 위한 감지 증폭기 회로를 더 포함하는 반도체 시스템.
  10. 반도체 장치; 및
    상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함하며,
    상기 반도체 장치는,
    다수의 비휘발성 메모리 셀들을 포함하는 메모리 셀 어레이;
    기입 데이터 또는 독출 데이터를 저장하기 위한 레지스터;
    기입 동작시, 상기 레지스터에 저장된 상기 기입 데이터를 프리패치 단위로 순차적으로 독출하여 독출된 데이터를 상기 메모리 셀 어레이에 순차적으로 기입하기 위한 기입 드라이버 회로; 및
    독출 동작시, 상기 메모리 셀 어레이에 저장된 상기 독출 데이터를 상기 프리패치 단위로 순차적으로 감지하고 증폭하여 증폭된 데이터를 상기 레지스터에 저장하기 위한 감지 증폭기 회로를 포함하는 반도체 시스템.
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