CN109918020A - 存储器系统及其操作方法 - Google Patents

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Abstract

本发明涉及一种存储器系统，该存储器系统可包括：控制器；以及非易失性存储器装置，包括存储单元并根据控制器的控制对存储单元执行读取操作。该控制器可基于每个存储单元的内部读取时间来排序存储单元的处理顺序，并根据所排序的处理顺序来控制读取操作。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2017年12月12日向韩国知识产权局提交的申请号为10-2017-0170586的韩国专利申请的优先权，其公开通过引用整体并入本文。
技术领域
本发明的各个实施例总体涉及一种存储器系统。特别地，实施例涉及一种包括非易失性存储器装置的存储器系统。
背景技术
存储器系统响应于写入请求存储由外部装置提供的数据。存储器系统还可响应于读取请求向外部装置提供存储的数据。使用存储器系统的外部装置的示例包括计算机、数码相机、移动电话等。存储器系统可在其制造过程中被嵌入到外部装置中或者被单独制造并随后与外部装置连接。
发明内容
在实施例中，存储器系统可包括：控制器；以及非易失性存储器装置，包括存储单元并根据控制器的控制对存储单元执行读取操作。控制器可基于每个存储单元的内部读取时间来排序存储单元的处理顺序，并根据所排序的处理顺序来控制读取操作。
在实施例中，存储器系统可包括：控制器；以及非易失性存储器装置，包括存储单元并被配置为根据控制器的控制对存储单元执行读取操作。控制器可基于存储单元的等级来排序存储单元的处理顺序，并根据所排序的处理顺序来控制读取操作。
在实施例中，存储器系统可包括：控制器；以及非易失性存储器装置，包括存储单元并被配置为根据控制器的控制同时并行地读取访问存储单元，并基于输出顺序将从存储单元读取的数据输出至控制器。当存储单元的等级彼此不同时，控制器可基于存储单元的等级排序输出顺序。
在实施例中，存储器系统可包括：存储器装置，包括具有各自内部读取时间的多个存储单元；以及控制器，适于基于内部读取时间将存储单元的读取请求顺序排序为处理顺序；并通过根据排序的处理顺序提供存储单元的地址，控制存储器装置并行地对存储单元执行读取操作。存储器装置可根据所排序的处理顺序向控制器提供读取的数据。
附图说明
图1示是根据实施例的存储器系统的框图。
图2是根据实施例的图1的非易失性存储器装置的详细配置的框图。
图3示意性地示出根据实施例的存储单元的结构。
图4示出根据实施例的存储器单元的阈值电压分布。
图5是根据实施例的描述图1中的顺序排序组件排序或重新排序处理顺序的方法的示图。
图6示出根据实施例的非易失性存储器装置基于控制器确定的处理顺序执行读取操作的方法。
图7是根据实施例的描述存储器系统的操作方法的流程图。
图8是根据实施例的描述非易失性存储器装置的读取操作方法的流程图。
图9是根据实施例的包括固态硬盘(SSD)的数据处理系统的示图。
图10是示出根据实施例的包括存储器系统的数据处理系统的示图。
图11是示出根据实施例的包括存储器系统的数据处理系统的示图。
图12是示出根据实施例的包括存储器系统的网络系统的示图。
图13是示出包括根据实施例的包括在存储器系统中的非易失性存储器装置的框图。
具体实施方式
将参照附图描述根据本发明的实施例的存储器系统及其操作方法。然而，本发明可通过不同的形式实现，因此不限于公开的实施例。更确切地说，提供这些实施例以使本发明所属领域的技术人员能实践本发明。此外，需要理解的是，在整个说明中，提及“实施例”等不一定仅针对一个实施例，并且对“实施例”等的不同参考不一定针对同样的实施例。
需要理解的是，本发明的实施例并不限于附图中所示的细节，附图不一定按比例绘制，而且在某些情况下，为了更清楚地描述本发明的某些特征，比例可能被夸大。虽然使用了特定的术语，但是将理解的是，所使用的术语是用于描述特定的实施例，而不是限定本发明的范围。
进一步理解的是，当元件被称为“连接至”或“联接至”另一元件时，它可直接在其它元件上、连接至或联接到其它元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
当短语“……和……中的至少一个”项目列表使用时，表示列表中的单个项目或列表中项目的任意组合。例如，“A、B和C中的至少一个”表示只有A，或者只有B，或者只有C，或者A、B和C的任意组合。
本文使用的短语“或”是指两个或多个选择中的任意一个，但不是两者或其的任何组合。
如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式并且反之亦然。进一步需要理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，但不排除一个或多个其它元件的存在或添加。如本文所使用的，短语“和/或”包括一个或多个相关所列项目的任意和全部组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且将不以理想化或过于形式化意义来解释，除非本文中明确地这样定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。本发明可以在没有一些或全部这些具体细节的情况下被实施。在另一方面，为了避免不必要地模糊本发明，未详细地描述公知的进程结构和/或进程。
还注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有明确说明，否则作为结合实施例而被描述的特征的元件可被单独使用或与另一实施例的其它元件组合使用。
将参照附图详细描述本发明的各个实施例。
图1示出了根据实施例的存储器系统100的框图。
存储器系统100可以被配置为响应于主机装置的写入请求存储主机装置提供的数据。此外，存储器系统100可以被配置为响应于主机装置的读取请求将存储在其中的数据提供给主机装置。
存储器系统100可以被实施为以下的任意一种：个人计算机存储卡国际协会(PCMCIA)、闪存卡(CF)、智能媒体卡、记忆棒、各种多媒体卡(MMC，eMMC、RS-MMC和微型MMC)、各种安全数码卡(SD、迷你SD和微型SD)、通用闪存卡(UFS)、固态硬盘(SSD)等。
存储器系统100可以包括控制器110和非易失性存储器装置120。
控制器110可控制存储器系统100的全部操作。控制器110可访问非易失性存储器装置120以处理来自主机的请求。此外，控制器110可访问非易失性存储器装置120以执行存储器系统100的内部管理操作或后台操作，而不考虑来自主机装置的请求。对非易失性存储器装置120的访问可包括写入访问和读取访问。也就是说，控制器110可以通过控制非易失性存储器装置120的写入或读取操作访问非易失性存储器装置120。
控制器110可以确定非易失性存储器装置120的存储单元MU1到MU4的处理顺序，并控制非易失性存储器装置120根据所确定的处理顺序对存储单元MU1到MU4执行读取操作。处理顺序可表示非易失性存储器装置120将从存储单元MU1到MU4读取的数据输出至控制器110的顺序。换句话说，非易失性存储器装置120可以根据控制器110确定的处理顺序将从存储单元MU1到MU4读取的数据输出到控制器110。控制器110可以根据确定的处理顺序，将存储单元MU1到MU4的按顺序排序的读取地址顺序地传输到非易失性存储器装置120，使得非易失性存储器装置120可以从按顺序排序的读取地址识别出处理顺序。
如后文所述，存储单元MU1到MU4的处理顺序可以通过排序组件115来排序(包括重新排序)。当没有排序处理顺序时，未排序的处理顺序可以是主机装置提供的读取请求的顺序、预定顺序或存储单元MU1到MU4的读取地址的升序。如后文所述，当要求提高例如主机的读取操作或响应速度的性能时，排序组件115可以排序处理顺序。
控制器110可以包括排序组件115。排序组件115可以基于存储单元MU1到MU4的内部读取时间来排序存储单元MU1到MU4的处理顺序。存储单元的内部读取时间可以表示从对应存储单元读取数据到数据缓冲器DBF所需的时间。排序组件115可以按照存储单元MU1到MU4的内部读取时间的升序排序处理顺序。
在另一实施例中，排序组件115可以基于存储单元MU1到MU4的等级来排序存储单元MU1到MU4的处理顺序。存储单元的等级可以取决于多级存储器单元的位中，存储在对应存储单元中的位的等级。存储单元的内部读取时间可以因存储单元的等级而不同。因此，为了根据存储单元MU1到MU4的内部读取时间来排序处理顺序，排序组件115可以检测存储单元MU1到MU4的等级，并基于检测到的等级来排序处理顺序。也就是说，排序组件115可以按照内部读取时间的升序排序处理顺序，内部读取时间的升序通过存储单元MU1到MU4的检测到的等级来识别。
非易失性存储器装置120可以包括存储单元MU1到MU4以及数据缓冲器DBF。非易失性存储器装置120可以根据控制器110的控制对存储单元MU1到MU4执行读取操作。非易失性存储器装置120可以基于控制器110确定的所排序的处理顺序对存储单元MU1到MU4执行读取操作。非易失性存储器装置120可以从存储单元MU1到MU4的已排序的读取地址识别所排序的处理，已排序读取地址通过来自控制器110的读取命令来传输。
特别地，在读取操作期间，非易失性存储器装置120可以同时并行访问存储单元MU1到MU4。存储在存储单元MU1到MU4中的数据可以读出到数据缓冲器DBF中。非易失性存储器装置120可以根据处理顺序将从存储单元MU1到MU4读取的数据，即存储在数据缓冲器DBF中的数据顺序地输出到控制器110。
如上所述，存储单元的内部读取时间可以表示从对应存储单元读取数据到数据缓冲器DBF所需的时间。存储单元的内部读取时间可以取决于存储单元的等级。存储单元的内部读取时间可能取决于在读取操作期间施加到存储单元的读取电压数。
非易失性存储器装置120可包括诸如以下的闪速存储器中的任意一种：NAND闪存或NOR闪存、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁阻随机存取存储器(MRAM)、电阻随机存取存储器(ReRAM)等。
图1示出了存储器系统100包括一个非易失性存储器装置120，但存储器系统100中包括的非易失性存储器装置的数量不限于此。
此外，图1示出了非易失性存储器装置120包括四个存储单元MU1到MU4，而非易失性存储器装置120中包括的存储器装置的数量不限于此。
此外，图1示出了非易失性存储器装置120访问彼此并行的四个存储器单元MU1到MU4，但是非易失性存储器装置120可以并行访问的存储单元的数量不限于此。因此，处理顺序由排序组件115排序的存储单元的数量不限于四个。
根据实施例，控制器110可以排序存储单元MU1到MU4的处理顺序，并减少完成将从存储单元MU1到MU4读取的数据输出到数据缓冲区DBF所需的时间。因此，可以提高读取操作的性能以及响应速度。
图2示出了根据实施例的图1的非易失性存储器装置的详细配置的框图。
参照图2，非易失性存储器装置120可以包括存储单元MU1到MU4以及数据缓冲器DBF。
存储单元MU1到MU4可以被包括在非易失性存储器装置120中的不同的存储块或不同的平面中。存储单元MU1到MU4可以被并行访问，因为存储单元MU1到MU4分别通过数据线DL1到DL4联接到数据缓冲器DBF。
数据缓冲器DBF可以包括缓冲器单元BU1到BU4。缓冲器单元BU1到BU4可以分别通过数据线DL1到DL4联接到存储单元MU1到MU4。缓冲器单元BU1到BU4可以通过全局数据线GDL联接到控制器110。
非易失性存储器装置120可以通过以下方法对存储单元MU1到MU4执行读取操作。
非易失性存储器装置120可以同时并行读取访问存储单元MU1到MU4。从存储单元MU1到MU4读取的数据可以分别通过数据线DL1到DL4存储在缓冲器单元BU1到BU4中。
存储在缓冲器单元BU1到BU4中的数据可以通过全局数据线GDL顺序地传输到控制器110。如上所述，非易失性存储器装置120可以根据控制器110排序的处理顺序，将存储在缓冲器单元BU1到BU4中的数据顺序地传输到控制器110。
存储单元的内部读取时间可以表示从存储单元读取数据到对应缓冲器单元所需的时间。各个存储单元MU1到MU4的内部读取时间可以与后文描述的不同。因此，尽管在执行读取操作时同时并行访问存储单元MU1到MU4，但是数据完全存储在缓冲器单元BU1到BU4中的时间可以彼此不同。
图3示意性地示出了根据实施例的存储单元的结构。
参照图3，非易失性存储器装置120的存储单元可以包括存储数据的存储器单元MC1到MCn。存储器单元MC1到MCn可以共同地联接到字线WL，并分别联接到位线BL1到BLn。存储器单元MC1到MCn可以通过位线BL1到BLn联接到对应的缓冲器单元BUT。在另一实施例中，存储单元可以进一步包括其他存储器单元和存储器单元MC1到MCn以及位线BL1到BLn之间的控制晶体管。然而，在图3中，为了简洁，没有示出其他的存储器单元和控制晶体管。
缓冲器单元BUT可以对应于图2的缓冲器单元BU1到BU4中的任意一个。位线BL1到BLn可以构成图2的数据线DL1到DL4中任意一个。
在公共字线WL被启用时，存储器单元MC1到MCn可以被同时访问。存储器单元MC1到MCn可以通过位线BL1到BLn与缓冲器单元BUT交换数据。
如图3所示，多级存储器单元可以存储多个位，例如存储三位。例如，存储器单元MC1可以存储最低有效位(LSB)“0”、中间有效位(CSB)“0”和最高有效位(MSB)“1”。
存储在存储器单元中的LSB、CSB和MSB可以分别存储在彼此区分的逻辑存储单元MU_LSB、MU_CSB和MU_MSB中。例如，LSB可以存储在最低有效等级的存储单元MU_LSB中，CSB可以存储在中间有效等级的存储单元MU_CSB中，MSB可以存储在最高有效等级的存储单元MU_MSB中。存储单元的等级可以取决于存储在其中的位的等级。在存储器元MC1到MCn中形成的存储单元MU_LSB、MU_CSB和MU_MSB可以通过它们的等级来彼此区分。
例如，存储单元可以对应于非易失性存储器装置120的页面。
如图3所示，每个存储器单元中存储的位数不限于三位。当在每个存储器单元中存储i位时，i位可以分别存储在具有i个不同等级的存储单元中。
存储单元MU_LSB、MU_CSB和MU_MSB中的每一个可以通过对应的地址被访问。非易失性存储器装置120可以基于从控制器110传输的地址选择存储单元，读取存储在存储单元中的数据并且将读取的数据存储在缓冲器单元BUT中。例如，当选择存储单元MU_CSB时，存储在存储器单元MC1到MCn中的CSB可以被读取并存储在缓冲器单元BUT中。存储单元MU_LSB、MU_CSB和MU_MSB的内部读取时间可以与后文描述的彼此不同。
图4示出了根据实施例的存储器单元的阈值电压分布VD1到VD8。例如，图3的存储器单元MC1到MCn可以形成阈值电压分布VD1到VD8。在图4中，横轴Vth可以表示存储器单元的阈值电压，纵轴单元#可以表示每个阈值电压的存储器单元的数量。
参照图3和图4，存储器单元可以根据存储在其中的数据形成阈值电压分布VD1到VD8。根据存储在其中的3位数据，存储器单元中的每一个可以被控制以具有与八个阈值电压分布VD1到VD8中的任意一个对应的阈值电压。例如，存储数据“111”的存储器单元可以具有与阈值电压分布VD1相对应的阈值电压。此外，存储数据“011”的存储器单元可以具有与阈值电压分布VD2相对应的阈值电压。
如图4所示，每个存储器单元中存储的位数不限于三位。当在每个存储器单元中存储i位时，存储器单元可以形成2i个阈值电压分布。
每个存储器单元可以根据其阈值电压和通过字线WL施加到其的读取电压来导通/关断。具体地说，当施加高于其阈值电压的读取电压时，存储器单元可以导通，或者当施加低于其阈值电压的读取电压时，存储器单元可以关断。
在这种情况下，非易失性存储器装置120可以感测在存储器单元导通/关断时形成的电流，从而确定存储器单元的阈值电压是高于读取电压还是低于读取电压。因此，当具有在各自相邻的阈值电压分布VD1到VD8之间的等级的读取电压R1到R7被施加到存储器单元时，非易失性存储器装置120可以确定存储器单元的阈值电压是高于读取电压R1到R7还是低于读取电压R1到R7。换句话说，非易失性存储器装置120可以使用读取电压R1到R7来确定存储单元具有的阈值电压分布。因此，非易失性存储器装置120可以读取存储在存储器单元中的数据。
例如，当对最低有效等级的存储单元MU_LSB执行读取操作时，非易失性存储器装置120可以将读取电压R3和R7施加到存储器单元MC1到MCn。然后，非易失性存储器装置120可以感测通过导通/关断存储器单元形成的电流，并将对应存储器单元的阈值电压与读取电压R3和R7进行比较。非易失性存储器装置120可以当存储器单元的阈值电压低于读电压R3时，确定存储在存储器单元中的LSB为“1”；当存储器单元的阈值电压高于读取电压R3并低于读电压R7时，确定存储在存储器单元中的LSB为“0”；并且当存储器单元的阈值电压高于读取电压R7时，确定存储在存储器单元中的LSB为“1”。
又例如，当对中间有效等级的存储单元MU_CSB执行读取操作时，非易失性存储器装置120可以将读取电压R2、R4和R6施加到存储器单元MC1和MCn。然后，非易失性存储器装置120可以感测通过导通/关断存储器单元形成的电流，并将对应存储器单元的阈值电压与读取电压R2、R4和R6进行比较。非易失性存储器装置120可以当存储器单元的阈值电压低于读取电压R2时确定存储在存储器单元中的CSB为“1”；当存储器单元的阈值电压高于读取电压R2并且低于读取电压R4时确定存储在存储器单元中的CSB为“0”；当存储器单元的阈值电压高于读取电压R4并且低于读取电压R6时，确定存储在存储器单元中的CSB为“1”；当存储器单元的阈值电压高于读取电压R6时确定存储在存储器单元中的CSB为“0”。
又例如，对最高有效等级的存储单元MU_MSB执行读取操作时，非易失性存储器装置120可以将读取电压R1和R5施加到存储器单元M1和MCn。然后，非易失性存储器装置120可以感测通过导通/关断存储器单元形成的电流，并将对应存储器单元的阈值电压与读取电压R1和R5进行比较。非易失性存储器装置120可以当存储器单元的阈值电压低于读取电压R1时，确定存储在存储器单元中的MSB为“1”；当存储器单元的阈值电压高于读取电压R1并且低于读取电压R5时，确定存储在存储器单元中的MSB为“0”；当存储器单元的阈值电压高于读取电压R5时，确定存储在存储器单元中的MSB为“1”。
这样，在读取操作中使用的读取电压数可以根据存储单元的等级而不同。从存储单元读取数据到数据缓冲器DBF所需的内部读取时间可以随着施加的读取电压的增大而增大。
在图4的实施例中，使用三个读取电压R2、R4和R6的中间有效等级的存储单元MU_CSB可以比使用两个读取电压的最低有效等级的存储单元MU_LSB或最高有效等级的存储单元MU_MSB具有更长的内部读取时间。
内部读取时间可以被诸如电路结构和读取电压数的各种因素影响。因此，存储单元可以根据其等级而具有不同的内部读取时间。具有不同等级的存储单元的内部读取时间可以例如通过实验被预先测量。例如，最低有效等级的存储单元MU_LSB的内部读取时间可以比最高有效等级的存储单元MU_MSB短。在这种情况下，当三个等级的存储单元MU_LSB、MU_CSB和MU_MSB按照内部读取时间的升序排序时，可以顺序地排序最低有效等级的存储单元MU_LSB、最高有效等级的存储单元MU_MSB和中间有效等级的存储单元MU_CSB。
图5是根据实施例描述图1中排序组件115排序或重新排序处理顺序的方法的示图。
参照图1和图5，控制器110可以例如按照存储单元MU1到MU4的顺序接收来自主机装置的读取请求。如图5所示，存储单元MU1到MU4的等级可以彼此不同。
存储单元MU1到MU4的内部读取时间可以彼此不同。如图5所示，最低有效等级的存储单元MU_LSB的内部读取时间可以最短，中间有效等级的存储单元MU_CSB的内部读取时间可以最长，最高有效等级的存储单元MU_MSB的可以具有在MU_LSB和MU_CSB之间的内部读取时间。
排序组件115可以排序存储单元MU1到MU4的处理顺序。排序组件115可以按照内部读取时间的升序排序处理顺序。也就是说，由于最低有效等级的存储单元MU3和MU4的内部读取时间相对较短，所以最低有效等级的存储单元MU3和MU4可以在处理顺序中领先。此外，由于中间有效等级的存储单元MU1的内部读取时间相对较长，所以中间有效等级的存储单元MU1可以位于处理顺序的末端。
图6示出了根据实施例的非易失性存储器装置120基于控制器110排序的处理顺序执行读取操作的方法。
参照图6，第一情形RD1可以表示非易失性存储器装置120基于图5所示排序的处理顺序执行读取操作。非易失性存储器装置120可以根据控制器110的控制同时并行访问存储器单元MU1到MU4。但是，由于内部读取时间根据存储单元的等级而彼此不同，因此数据被完全存储在数据缓冲器DBF中的时间可以不同。
根据所排序的处理顺序，与相对较短的内部读取时间对应的数据可以首先被输出。因此，非易失性存储器装置120可以首先输出从存储单元MU3和MU4中读取的数据DT3和DT4。数据DT3的输出可以与对具有相对较长内部读取时间的存储单元MU1和MU2的读取访问重叠。因此，读取操作的执行时间可以通过与数据DT3和对存储单元MU1和MU2的读取访问之间的重叠对应的时间而缩短。
第二情形RD2可以表示非易失性存储器装置120基于未排序的处理顺序执行读取操作。例如，第二情形RD2的处理顺序可以与从主机装置接收存储单元MU1到MU4的读取请求的顺序一致。
在这种情况下，非易失性存储器装置120还可以根据控制器110的控制同时并行访问存储器单元MU1到MU4。然而，非易失性存储器装置120可以基于未排序的处理顺序，顺序地输出从存储单元MU1到MU4读取的数据DT1到DT4。因此，读取操作的执行时间可以比第一情形RD1长。
图7是根据实施例的描述存储器系统100的操作方法的流程图。
参照图1和图7，在步骤S110，控制器110可以排序存储单元MU1到MU4的处理顺序。如前所述，这种排序可能需要重新排序。控制器110可以存储单元MU1到MU4的内部读取时间排序处理顺序。内部读取时间可以表示从对应存储单元读取数据到数据缓冲器DBF所需的时间。控制器110可以按照存储单元MU1到MU4的内部读取时间的升序排序处理顺序。
存储器单元的内部读取时间可以取决于存储单元的等级。因此，控制器110可以基于存储单元MU1到MU4的等级，按照内部读取时间的升序排序处理顺序。
在步骤S120，控制器110可以根据排序的处理顺序控制非易失性存储器装置120的读取操作。控制器110可以根据所排序的处理顺序，将存储单元MU1到MU4的地址顺序地传输到非易失性存储器装置120，以控制非易失性存储器装置120的读取操作。
图8是根据实施例的描述非易失性存储器装置120的读取操作方法的流程图。
参照图8，在步骤S210，非易失性存储器装置120可以根据控制器110的控制读取访问存储单元MU1到MU4。非易失性存储器装置120可以同时读取访问存储单元MU1到MU4。从存储单元MU1到MU4读取的数据可以存储在数据缓冲器DBF中。
在步骤S220，非易失性存储器装置120可以根据控制器110确定的处理顺序将从存储单元MU1到MU4读取的数据顺序地输出到控制器110。
图9是根据实施例的包括固态硬盘(SSD)1200的数据处理系统1000的示图。参照图9，数据处理系统1000可以包括主机装置1100以及固态驱动器SSD 1200。
SSD 1200可以包括控制器1210、缓冲存储器装置1220、多个非易失性存储器装置1231到123n、电源1240、信号连接器1250和电源连接器1260。
控制器1210可以控制SSD 1200的一般操作。控制器1210可以与图1所示的控制器110类似地操作。例如，控制器1210中的控制组件1212可以包括排序组件1216。排序组件1216可以与图1所示的排序组件115相同的方式配置。
控制器1210可以包括主机接口单元1211、控制组件1212、随机访问存储器1213、错误校正码(ECC)组件1214和存储器接口1215。
主机接口1211可以通过信号连接器1250与主机装置1100交换信号SGL。信号SGL可以包括命令、地址、数据等。根据主机装置1100的协议，主机接口1211可与主机装置1100和SSD 1200接口连接。例如，主机接口1211可以通过诸如以下的任意一个标准接口协议与主机装置1100通信：安全数字、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机存储卡国际协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串行连接SCSI(SAS)、外围组件互连(PCI)、高速PCI(PCI-e)和通用闪存(UFS)。
控制组件1212可以分析和处理从主机装置1100接收的信号SGL。控制组件1212可以根据用于驱动SSD 1200的固件或软件控制内部功能块的操作。随机存取存储器1213可用作驱动这种固件或软件的工作存储器。
ECC组件1214可以生成待传输到非易失性存储器装置1231到123n中的至少一个的数据的奇偶校验数据。生成的奇偶校验数据可以与非易失性存储器装置1231到123n中的数据一起存储。ECC组件1214可以基于奇偶校验数据检测从非易失性存储器装置1231到123n中的至少一个读取的数据的错误。如果检测到的错误在可校正的范围内，则ECC组件1214可以校正检测到的错误。
根据控制组件1212的控制，存储器接口1215可以向非易失性存储器装置1231到123n中的至少一个提供诸如命令和地址的控制信号。此外，存储器接口1215可以根据控制组件1212的控制，与非易失性存储器装置1231到123n中的至少一个交换数据。例如，存储器接口1215可以将缓冲存储器装置1220中存储的数据提供到非易失性存储器装置1231到123n中的至少一个，或将从非易失性存储器装置1231到123n中的至少一个读取的数据提供到缓冲存储器装置1220。
缓冲存储器装置1220可以临时存储将待存储在非易失性存储器装置1231到123n中的至少一个中的数据。此外，缓冲存储器装置1220可以临时存储从非易失性存储器装置1231到123n中的至少一个读取的数据。临时存储在缓冲存储器装置1220中的数据可根据控制器1210的控制传输到主机装置1100或非易失性存储器装置1231到123n中的至少一个。
非易失性存储器装置1231到123n可用作SSD 1200的存储介质。非易失性存储器装置1231到123n可以分别通过多个通道CH1到CHn与控制器1210联接。一个或多个非易失性存储器装置可以联接到一个通道。联接到每个通道的非易失性存储器装置可以与相同的信号总线和数据总线联接。
电源1240可以将通过电源连接器1260输入的电力PWR提供到SSD1200的内部。电源1240可包括辅助电源1241。辅助电源1241可以提供电力，以允许SSD 1200在发生突然断电时正常终止。辅助电源1241可包括大容量电容器。
根据主机装置1100和SSD 1200之间的接口方案，信号连接器1250可以被配置为各种类型的连接器中的任意一种。
根据主机装置1100的电力供应方案，电源连接器1260可以被配置为各种类型的连接器中的任意一种。
图10是根据实施例的包括存储器系统2200的数据处理系统2000的示图。参照图10，数据处理系统2000可以包括主机装置2100和存储器系统2200。
主机装置2100可以诸如印刷电路板的板形式配置。虽然未示出，但是主机装置2100可以包括内部功能块，以执行主机装置的功能。
主机装置2100可以包括连接端子2110，诸如插座、插槽或连接器。存储器系统2200可以安装到连接端子2110。
存储器系统2200可以诸如印刷电路板的板形式配置。存储器系统2200可以被称为存储器模块或存储卡。存储器系统2200可以包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231和2232、电源管理集成电路(PMIC)2240和连接端子2250。
控制器2210可控制存储器系统2200的一般操作。控制器2210可以与图9所示的控制器1210相同的方式配置。
缓冲存储器装置2220可以临时存储待存储在非易失性存储器装置2231和2232中的数据。此外，缓冲存储器装置2220可以临时存储从非易失性存储器装置2231和2232读取的数据。临时存储在缓冲存储器装置2220中的数据可根据控制器2210的控制传输到主机装置2100或非易失性存储器装置2231和2232。
非易失性存储器装置2231和2232可用作存储器系统2200的存储介质。
PMIC 2240可以将通过连接端子2250输入的电力提供到存储器系统2200的内部。PMIC 2240可以根据控制器2210的控制管理存储器系统2200的电力。
连接端子2250可以与主机装置2100的连接端子2110联接。通过连接端子2250，诸如命令、地址、数据等的信号以及电力可以在主机装置2100和存储器系统2200之间传输。根据主机装置2100和存储器系统2200之间的接口方案，连接端子2250可以被配置成各种类型。连接端子2250可以设置在存储器系统2200的任意一侧。
图11是根据实施例的包括存储器系统3200的数据处理系统3000的示图。参照图11，数据处理系统3000可以包括主机装置3100和存储器系统3200。
主机装置3100可以诸如印刷电路板的板形式配置。虽然未示出，但是主机装置3100可以包括内部功能块，以执行主机装置的功能。
存储器系统3200可以表面安装类型封装件的形式配置。存储器系统3200可以通过焊球3250安装到主机装置3100。存储器系统3200可以包括控制器3210、缓冲存储器装置3220和非易失性存储器装置3230。
控制器3210可控制存储器系统3200的一般操作。控制器3210可以与图9所示的控制器1210相同的方式配置。
缓冲存储器装置3220可以临时存储待存储在非易失性存储器装置3230中的数据。此外，缓冲存储器装置3220可以临时存储从非易失性存储器装置3230读取的数据。临时存储在缓冲存储器装置3220中的数据可以根据控制器3210的控制被传输到主机装置3100或非易失性存储器装置3230。
非易失性存储器装置3230可以用作存储器系统3200的存储介质。
图12是根据实施例的包括存储器系统4200的网络系统4000的示图。参照图12，网络系统4000可以包括服务器系统4300和通过网络4500联接的多个客户端系统4410到4430。
服务器系统4300可以响应于来自多个客户端系统4410到4430的请求提供服务数据。例如，服务器系统4300可以存储从多个客户端系统4410到4430提供的数据。又例如，服务器系统4300可以将数据提供到多个客户端系统4410到4430。
服务器系统4300可以包括主机装置4100和存储器系统4200。存储器系统4200可以配置为图1所示的存储器系统100、图9所示的存储器系统1200、图10所示的存储器系统2200或图11所示的存储器系统3200。
图13是根据实施例的包括在存储器系统中的非易失性存储器装置300的框图。参照图13，非易失性存储器装置300可以包括存储器单元阵列310、行解码器320、数据读取/写入块330、列解码器340、电压发生器350和控制逻辑360。
存储器单元阵列310可以包括存储器单元MC，该存储器单元MC布置在字线WL1到WLm、位线BL1到BLn彼此相交的区域。
行解码器320可以通过字线WL1到WLm与存储器单元阵列310联接。行解码器320可以根据控制逻辑360的控制进行操作。行解码器320可以解码从外部装置(未示出)提供的地址。行解码器320可以基于解码结果选择并驱动字线WL1到WLm。例如，行解码器320可以将由电压发生器350提供的字线电压提供给字线WL1到WLm。
数据读取/写入块330可以通过位线BL1到BLn与存储器单元阵列310联接。数据读取/写入块330可能包括分别对应于字线BL1到BLn的读取/写入电路RW1到RWn。数据读取/写入块330可以根据控制逻辑360的控制进行操作。数据读取/写入块330可以根据操作模式操作为写入驱动器或读出放大器。例如，数据读取/写入块330可以操作为在写入操作中将从外部装置提供的数据存储在存储器单元阵列310中的写入驱动器。又例如，数据读取/写入块330可以操作为在读取操作中从存储器单元阵列310读出数据的读出放大器。
列解码器340可以根据控制逻辑360的控制进行操作。列解码器340可以解码从外部装置提供的地址。列解码器340可基于解码结果将分别对应于位线BL1至BLn的数据读取/写入块330的读取/写入电路RW1和RWn与数据输入/输出线或数据输入/输出缓冲器联接。
电压发生器350可以产生待用于非易失性存储器装置300的内部操作的电压。电压发生器产生的电压可被施加到存储器单元阵列310的存储器单元。例如，编程操作中产生的编程电压可以被施加到待执行编程操作的存储器单元的字线。又例如，在擦除操作中产生的擦除电压可以被施加到待执行擦除操作的存储器单元的阱区。再例如，在读取操作中产生的读取电压可以施加到待执行读取操作的存储器单元的字线。
控制逻辑360可以基于从外部装置提供的控制信号控制非易失性存储器装置300的一般操作。例如，控制逻辑360可以控制非易失性存储器装置300的的操作，诸如非易失性存储器装置300读取操作、写入操作和擦除操作。
虽然上面已经描述了各种实施例，但本领域技术人员将理解的是，在不脱离本发明的精神和范围的情况下可以根据本公开进行各种修改。因此，本发明不限于所述实施例；相反，本发明包括落入权利要求范围内的所有修改和变型。

Claims (22)

1.一种存储器系统，包括：
控制器；以及
非易失性存储器装置，包括存储单元，并根据所述控制器的控制对存储单元执行读取操作，
其中所述控制器基于每个所述存储单元的内部读取时间排序所述存储单元的处理顺序，并根据所排序的处理顺序控制所述读取操作。
2.根据权利要求1所述的存储器系统，其中所述非易失性存储器装置进一步包括数据缓冲器，并且
每个所述存储单元的内部读取时间表示从对应存储单元读取数据至所述数据缓冲器所需的时间。
3.根据权利要求1所述的存储器系统，其中当执行读取操作时，每个所述存储单元的内部读取时间随着施加到对应存储单元的读取电压数的减少而减少。
4.根据权利要求1所述的存储器系统，其中所述控制器按照所述内部读取时间的升序排序所述处理顺序。
5.根据权利要求1所述的存储器系统，其中所述控制器根据所排序的处理顺序将所述存储单元的地址传送至所述非易失性存储器装置，以控制所述读取操作。
6.根据权利要求1所述的存储器系统，其中当执行所述读取操作时，所述非易失性存储器装置并行访问所述存储单元。
7.根据权利要求1所述的存储器系统，其中所述非易失性存储器装置根据所排序的处理顺序将从所述存储单元读取的数据顺序地输出至所述控制器。
8.一种存储器系统，包括：
控制器；以及
非易失性存储器装置，包括存储单元，并根据所述控制器的控制对所述存储单元执行读取操作，
其中所述控制器基于所述存储单元的等级排序所述存储单元的处理顺序，并根据所排序的处理顺序控制所述读取操作。
9.根据权利要求8所述的存储器系统，其中每个所述存储单元的等级根据能够存储在对应存储单元的存储器单元中的多级位中，存储在所述对应存储单元中的位的等级来确定。
10.根据权利要求8所述的存储器系统，其中所述控制器基于所述存储单元的等级按照所述存储单元的内部读取时间的升序排序所述处理顺序。
11.根据权利要求10所述的存储器系统，其中所述非易失性存储器装置进一步包括数据缓冲器，并且
每个所述存储单元的内部读取时间表示从对应存储单元读取数据至所述数据缓冲器所需的时间。
12.根据权利要求10所述的存储器系统，其中当执行所述读取操作时，每个所述存储单元的内部读取时间随着施加到对应存储单元的读取电压数的减少而减少。
13.根据权利要求8所述的存储器系统，其中所述控制器根据所排序的处理顺序将所述存储单元的地址传送至所述非易失性存储器装置，以控制所述读取操作。
14.根据权利要求8所述的存储器系统，其中当执行所述读取操作时，所述非易失性存储器装置并行读取访问所述存储单元。
15.根据权利要求8所述的存储器系统，其中所述非易失性存储器装置根据所排序的处理顺序将从所述存储单元读取的数据顺序地输出至所述控制器。
16.一种存储器系统，包括：
控制器；以及
非易失性存储器装置，包括存储单元，并根据所述控制器的控制同时并行地读取访问所述存储单元，并基于输出顺序将从所述存储单元读取的数据输出至所述控制器，
其中当所述存储单元的等级彼此不同时，所述控制器基于所述存储单元的等级排序所述输出顺序。
17.根据权利要求16所述的存储器系统，其中每个所述存储单元的等级根据能够存储在对应存储单元的存储器单元中的多级位中，存储在所述对应存储单元中的位的等级来确定。
18.根据权利要求16所述的存储器系统，其中所述控制器基于所述等级按照内部读取时间的升序排序所述输出顺序。
19.根据权利要求18所述的存储器系统，其中所述非易失性存储器装置进一步包括数据缓冲器，并且
每个所述存储器单元的内部读取时间表示从对应存储单元读取数据至所述数据缓冲器所需的时间。
20.根据权利要求18所述的存储器系统，其中当所述存储单元被读取访问时，每个所述存储单元的内部读取时间随着施加到对应存储单元的读取电压数的减少而减少。
21.根据权利要求16所述的存储器系统，其中所述控制器根据所排序的输出顺序将所述存储单元的地址传送至所述非易失性存储器装置，并使所述非易失性存储器装置遵循所排序的输出顺序。
22.一种存储器系统，包括：
存储器装置，包括具有各自内部读取时间的多个存储单元；以及控制器：
基于所述内部读取时间将所述存储单元的读取请求顺序排序为处理顺序；以及
通过根据所排序的处理顺序提供所述存储单元的地址，控制所述存储器装置并行地执行对所述存储单元的读取操作，
其中所述存储器装置根据所排序的处理顺序向所述控制器提供读取数据。
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