CN111414314B - 数据存储装置、其操作方法及其控制器 - Google Patents

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Abstract

本公开涉及一种数据存储装置，该数据存储装置包括存储装置和控制器。控制器包括：存储区域管理电路，被配置为将存储装置作为多个逻辑存储区域进行管理，每个逻辑存储区域对应于物理存储区域的组中的相应一个；地址转换电路，被配置为基于逻辑地址生成包括指示逻辑存储区域中的一个的逻辑存储区域地址的物理地址；参考表，被配置为存储逻辑存储区域地址之间的关系信息、指示与由逻辑存储区域地址指示的逻辑存储区域相对应的物理存储区域的物理位置信息、以及用于激活物理存储区域的选择信号；以及虚拟地址控制电路，被配置为通过参考参考表基于物理地址中的逻辑存储区域地址来生成选择信号，并且通过通道将选择信号和物理地址传送至存储装置。

Description

数据存储装置、其操作方法及其控制器
相关申请的交叉引用
本申请要求于2019年1月7日向韩国知识产权局提交的申请号为10-2019-0001703的韩国申请的优先权，其通过引用整体并入本文。
技术领域
各个实施例总体上涉及一种半导体集成装置，并且更具体地，涉及一种数据存储装置、其操作方法以及其控制器。
背景技术
存储装置与主机装置联接，并且基于主机装置的请求执行数据输入/输出操作。存储装置可以使用各种存储介质中的任意一种来存储数据。
存储装置可以是将数据存储在诸如硬盘驱动器(HDD)的磁盘中的装置，或是将数据存储在半导体存储器装置中的装置，尤其是诸如固态驱动器(SSD)、存储卡等的非易失性存储器。
使用闪速存储器的存储介质具有诸如大容量、非易失性、低成本、低功耗和高数据处理速度的优点。
由于存储介质被配置为具有高容量，因此主机装置可以通过多个通道与存储介质接口连接。在这方面，需要通过对存储介质的有效管理来确保接口连接性能。
发明内容
在实施例中，一种数据存储装置可以包括：存储装置，被配置为存储数据，并且包括被划分为多个组的多个物理存储区域；以及控制器，通过至少一个通道与存储装置联接，并且被配置为控制存储装置，其中控制器包括：存储区域管理电路，被配置为将存储装置作为多个逻辑存储区域进行管理，每个逻辑存储区域对应于物理存储区域的组中的相应一个；地址转换电路，被配置为基于逻辑地址生成包括指示逻辑存储区域中的一个的逻辑存储区域地址的物理地址；参考表，被配置为存储逻辑存储区域地址之间的关系信息、指示与由逻辑存储区域地址指示的逻辑存储区域相对应的物理存储区域的物理位置信息、以及用于激活物理存储区域的选择信号；以及虚拟地址控制电路，被配置为通过参考参考表基于物理地址中的逻辑存储区域地址来生成选择信号，并且通过通道将选择信号和物理地址传送到存储装置。
在实施例中，一种数据存储装置可以包括：存储装置，被配置为存储数据，并且包括被划分为多个组的多个物理存储区域；以及控制器，通过至少一个通道与存储装置联接，并且被配置为：将存储装置作为多个逻辑存储区域进行管理，每个逻辑存储区域对应于物理存储区域的组中的相应一个；以及通过通道传送选择信号，以激活在物理存储区域之中、与逻辑存储区域之中根据逻辑地址指示的逻辑存储区域相对应的物理存储区域。
在实施例中，一种用于操作数据存储装置的方法，该数据存储装置包括：存储装置，被配置为存储数据并且包括被物理地划分的多个存储空间；以及控制器，通过至少一个物理通道与存储装置联接并且被配置为控制存储装置，该方法可以包括：将存储装置作为多个逻辑存储区域进行管理，每个逻辑存储区域对应于物理存储区域的组中的相应一个；基于逻辑地址生成包括指示逻辑存储区域中的一个的逻辑存储区域地址的物理地址；存储逻辑存储区域地址之间的关系信息、指示与由逻辑存储区域地址指示的逻辑存储区域相对应的物理存储区域的物理位置信息、以及激活物理存储区域的选择信号；通过参考参考表基于物理地址中的逻辑存储区域地址来生成选择信号；并且通过通道将选择信号和物理地址传送到存储装置。
在实施例中，一种控制器，与存储装置联接，该存储装置包括通过至少一个通道分成多个组的多个物理存储区域，该控制器包括：存储区域管理电路，被配置为将存储装置作为多个逻辑存储区域进行管理，每个逻辑存储区域对应于物理存储区域的组中的相应一个；地址转换电路，被配置为基于逻辑地址生成包括指示逻辑存储区域中的一个的逻辑存储区域地址的物理地址；参考表，被配置为存储逻辑存储区域地址之间的关系信息、指示与由逻辑存储区域地址指示的逻辑存储区域相对应的物理存储区域的物理位置信息、以及用于激活物理存储区域的选择信号；以及虚拟地址控制电路，被配置为通过参考参考表基于物理地址中的逻辑存储区域地址来生成选择信号，并且通过通道将选择信号和物理地址传送到存储装置。
在实施例中，一种存储器系统，包括：管芯阵列；以及控制器，通过通道联接到管芯阵列，并且被配置为：将管芯阵列视为多个逻辑存储区域，每个逻辑存储区域对应于管芯阵列内的管芯行，管芯阵列的一列内的管芯分别对应于逻辑存储区域；基于逻辑地址生成物理地址，该物理地址包括逻辑存储区域地址，该逻辑存储区域地址指示与管芯阵列的所选择列内的管芯相对应的逻辑存储区域之中的一个；根据逻辑存储区域地址，通过通道激活所选择列内的管芯之中的一个；以及根据物理地址访问被激活的管芯。
在实施例中，一种联接到通道的管芯阵列的方法，该阵列包括多个逻辑存储区域，每个逻辑存储区域对应于阵列内的管芯的行，该阵列的列内的管芯分别对应于逻辑存储区域，该操作方法包括：基于逻辑地址生成物理地址，该物理地址包括逻辑存储区域地址，该逻辑存储区域地址指示与阵列的所选择列内的管芯相对应的逻辑存储区域之中的一个；通过通道根据逻辑存储区域地址激活所选择列内的管芯之中的一个；并且根据物理地址访问被激活的芯片。
附图说明
图1是示出根据实施例的数据存储装置的配置的示图。
图2是示出根据实施例的存储装置的配置的示图。
图3是示出根据实施例的控制器的配置的示图。
图4是辅助解释根据实施例的寻址概念的示图。
图5是示出根据实施例的虚拟地址控制电路的配置的示图。
图6是辅助解释根据实施例的用于操作数据存储装置的方法的流程图。
图7是示出根据实施例的数据存储系统的示图。
图8和图9是示出根据实施例的数据处理系统的示图。
图10是示出根据实施例的包括数据存储装置的网络系统的示图。
图11是示出根据实施例的包括在数据存储装置中的非易失性存储器装置的框图。
具体实施方式
下面通过各个实施例参照附图描述数据存储装置、其操作方法及其控制器。在整个说明书中，对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。
如本文所使用的，除非上下文另有明确说明，否则单数形式也可包括复数形式，反之亦然。在本申请和所附权利要求中使用的冠词“一”和“一个”通常应被解释为表示“一个或多个”，除非另有说明或从上下文清楚地指明单数形式。
图1是示出根据实施例的数据存储装置的配置的示图。
参照图1，数据存储装置10可以包括控制器110和存储装置120。
控制器110可以响应于主机装置的请求来控制存储装置120。例如，控制器110可以根据主机装置的编程(写入)请求使数据在存储装置120中被编程。响应于主机装置的读取请求，控制器110可以将记录在存储装置120中的数据提供给主机装置。
存储装置120可以在控制器110的控制下记录数据或输出所记录的数据。存储装置120可以被配置为易失性或非易失性存储器装置。在实施例中，可以通过使用诸如以下的各种非易失性存储器装置中的任意一种来实现存储装置120：EEPROM(电可擦除可编程ROM)、NAND闪速存储器、NOR闪速存储器、PRAM(相变RAM)、ReRAM(电阻式RAM)、FRAM(铁电RAM)和/或STT-MRAM(自旋转移力矩磁性RAM)。存储装置120可以包括多个管芯(管芯0至管芯n)、多个芯片或多个封装。存储装置120可以由每个存储一位数据的单层单元或每个存储多位数据的多层单元组成。
在实施例中，存储装置120可以包括一个或多个存储器组120-00至120-0N和120-K0至120-KN。存储器组120-00至120-0N和120-K0至120-KN中的每一个可以包括多个存储器管芯(芯片)。
尽管未示出，但是数据存储装置10可以包括缓冲存储器。
当数据存储装置10与主机装置协作执行诸如写入或读取数据的一系列操作时，缓冲存储器用作能够临时存储数据的空间。缓冲存储器可以设置在控制器110的内部或外部。
控制器110可以通过一个或多个通道CH_0至CH_K与存储器组120-00至120-0N和120-K0至120-KN通信。存储器组120-00至120-0N和120-K0至120-KN之中的多个存储器组可共同联接到通道CH_0至CH_K中的每一个。例如，存储器组120-00至120-0N可以共同地联接到通道CH_0，并且存储器组120-K0至120-KN可以共同地联接到通道CH_K。
通道CH_0至CH_K中的每一个可以包括：芯片选择信号线，通过其传送芯片选择信号CE[L:0]；第一控制线，通过其传送第一控制信号CTRL1；第二控制线，通过其传送第二控制信号CTRL2；以及输入/输出线，通过其传送输入/输出信号DQ[M:0]。
芯片选择信号CE[L:0]被配置为在联接到通道CH_0至CH_K中的相应的一个的存储器组120-00至120-0N和120-K0至120-KN的每一个中选择单独的存储器管芯(芯片)。也就是说，通过芯片选择信号CE[L:0]，可以在联接到通道CH_0至CH_K中的相应一个的存储器组120-00至120-0N和120-K0至120-KN中的每一个中的存储器管芯(芯片)之中选择一个管芯(芯片)作为访问目标。
输入/输出线可以共同联接到属于通道CH_0至CH_K中的每一个的存储器组120-00至120-0N和120-K0至120-KN之中的多个存储器组。在通道CH_0至CH_K的每一个中，控制器110可以通过输入/输出信号DQ[M:0]向存储装置120传送命令和地址，并与存储装置120交换数据。例如，控制器110可以通过通道CH_K向存储器组120-K0提供包括地址的输入/输出信号DQ[M:0]，同时传送指示存储器组120-K0内待访问的管芯的芯片选择信号CE[L:0]，该地址指示存储器组120-K0内的第一管芯中的存储区域。参照图4举例说明，输入/输出信号DQ[M:0]可以包括物理地址(PBA)A[38:0]。根据本发明的实施例，在物理地址(PBA)A[38:0]内，逻辑存储区域地址(LUA)A[38:36]可以对应于指示存储器组120-K0内的待访问的管芯的芯片选择信号CE[L:0]。
通过通道CH_0至CH_K中的每一个，控制器110可以传送第一控制信号CTRL1，该第一控制信号CTRL1包括：命令锁存使能信号CLE，指示通过输入/输出线传送的信号DQ[M:0]是命令；地址锁存使能信号ALE，指示传送的信号是地址；读取使能信号/RE，由控制器110在读取操作中生成；写入使能信号/WE，当命令或地址被传送时由控制器110激活并指定用于锁存命令或地址的时间(timing)；以及数据选通信号DQS，由控制器110生成，以通过第一控制信号传输线将读取或写入操作中的数据传输时间同步到存储装置120。可以通过第二控制信号传输线从存储装置120向控制器110提供包括指示存储装置120正在执行编程、擦除或读取操作的就绪/繁忙信号R/nB的第二控制信号CTRL2。
在实施例中，控制器110可以包括存储区域管理电路20、地址转换电路30和虚拟地址控制电路40。
存储区域管理电路20可以通过将构成存储装置120的多个物理存储区域逻辑地分组为多个组来管理逻辑存储区域。在实施例中，物理存储区域可以是管芯。在另一实施例中，物理存储区域可以是分别从存储装置120内的多个管芯中选择的存储块。
地址转换电路30可以被配置为从由主机装置传送的逻辑地址LBA生成包括逻辑存储区域地址LUA(例如，A[38:36])的物理地址PBA(例如，A[38:0])。
虚拟地址控制电路40可以被配置为基于逻辑存储区域地址LUA(例如，A[38:36])，生成指示由逻辑地址LBA识别的物理存储区域之中的待访问的物理存储区域(例如，管芯)的芯片选择信号CE[L:0]。虚拟地址控制电路40可以提供芯片选择信号CE[L:0]，以将待访问的物理存储区域和物理地址PBA激活到存储装置120。
<存储装置120的逻辑存储区域>
在实施例中，控制器110的存储区域管理电路20可以通过将构成存储装置120的多个物理存储区域(即，管芯或存储块)逻辑地分组为多个组来管理逻辑存储区域。
通过示例，存储装置120可以被实现为包括一个或多个管芯，每个管芯可以被划分为一个或多个平面，并且每个平面可以被划分为多个存储块。
在实施例中，存储区域管理电路20可以配置逻辑存储区域，每个逻辑存储区域对应于来自联接到相应的通道CH_0至CH_K的存储器组120-00至120-0N和120-K0至120-KN中的一个的管芯组。
在实施例中，存储区域管理电路20可以配置逻辑存储区域，每个逻辑存储区域对应于分别从联接到各个通道CH_0至CH_K的存储器组120-00至120-0N和120-K0至120-KN中的一个的管芯中选择的存储块组。
换言之，逻辑存储区域可以通过但不限于对多个管芯进行分组或对分散在多个管芯之中的多个块进行分组来配置。特别地，在通过对多个块进行分组来配置逻辑存储区域的情况下，从多个管芯中选择的多个块在相应的管芯或平面中可以具有相同的偏移或不同的偏移。
图2是示出根据实施例的存储装置120的配置的示图。图2示意性地示出了在由存储区域管理电路20对其进行逻辑管理的背景下的存储装置120。
参照图2，存储装置120可以包括多个管芯D0至D7。管芯D0至D7中的每一个可以被划分为多个平面P0至P3。
存储区域管理电路20可以配置两个逻辑存储区域LUN0和LUN1，每个逻辑存储区域通过将例如图2所示的四个管芯的指定数量的管芯进行分组。每个逻辑存储区域LUN0或LUN1可以由逻辑存储区域地址LUA识别。
在逻辑存储区域LUN0和LUN1中的各个管芯中的块之中，具有相同或不同偏移的块的组合可以配置超级块SB01至SB05以及SB11至SB13。
超级块SB01至SB05和SB11至SB13可分为固件存储区域(FW块)、用于坏块标记的坏块管理区域(MBB)、超额配置区域(Over Provisioning)、使用中的区域(Open Block)和存储用户数据等的数据块(Data Block)。
由于存储装置120具有四个组CE0至CE3，每个组被管理为逻辑存储区域LUN0和LUN1，因此固件代码可以仅存储在选择的逻辑存储区域中，并且可以在逻辑存储区域LUN0和LUN1的每一个中管理坏块，从而可以使存储装置120的管理效率最大化。
根据本发明的逻辑存储区域结构，存储区域管理电路20可以将八个管芯D0至D7识别为四个组：管芯D0和D4的第一组CE0，管芯D1和D5的第二组CE1，管芯D2和D6的第三组CE2和管芯D3和D7的第四组CE3。可以根据从主机提供的逻辑地址LBA选择这些组CE0至CE3。在组CE0至CE3中的每一个中，可以通过逻辑存储区域地址LUN0和LUN1来选择管芯。例如，可以根据逻辑地址LBA选择管芯D0和D4的第一组CE0，并且在管芯的第一组CE0内，可以通过逻辑存储区域地址LUN1选择管芯D4。
也就是说，根据逻辑存储区域结构，逻辑存储区域LUN0和LUN1可以分别对应于四个管芯D0至D3和四个管芯D4至D7。可以通过从不同的逻辑存储区域LUN0和LUN1中选择的管芯的组单元(例如，第一至第四组CE0至CE3)从逻辑地址LBA中选择管芯。例如，可以根据逻辑地址LBA在第一至第四组CE0至CE3之中选择从不同的逻辑存储区域LUN0和LUN1中选择的管芯D0和D4的第一组CE0。在所选择的第一组CE0内，可以通过逻辑存储区域地址LUN0和LUN1来选择管芯D0至D4中的一个。例如，可以通过逻辑存储区域地址LUN1从管芯D0和D4的所选择的第一组CE0中选择管芯D4。
当与逻辑存储区域结构比较时，可以根据物理存储区域结构通过芯片选择信号CE4来选择管芯D4，在该物理存储区域结构内通过芯片选择信号CE[7:0]分别选择八个管芯D0至D7。
当比较逻辑存储区域结构和物理存储区域结构时，超级块可以根据物理存储区域结构由八个管芯D0至D7配置，同时可以根据逻辑存储区域结构由四个管芯D0至D3或D4至D7配置。也就是说，逻辑存储区域结构在管理存储区域方面比物理存储区域结构具有更大的灵活性。
<对存储装置120的访问>
由于存储区域管理电路20将存储装置120作为逻辑存储区域进行管理，当从主机装置提供的逻辑地址LBA生成物理地址PBA时，地址转换电路30可以在存储区域管理电路20根据逻辑地址LBA选择相应的管芯组(即，第一至第四管芯组CE0至CE3之中的一个)时，生成包括用于识别每个逻辑存储区域的逻辑存储区域地址(例如，逻辑区域地址LUN0或LUN1)的物理地址PBA。存储区域管理电路20可以向地址转换电路30提供与逻辑地址LBA相对应的逻辑存储区域地址LUN0或LUN1。
在通过使用逻辑存储区域地址访问存储装置120的情况下，即使在处理不需要输入地址的命令(诸如读取ID、获取功能、读取状态、唯一ID、硬重置、设置/获取参数等)时，需要将用于选择逻辑存储区域的命令和用于选择在选择的逻辑存储区域中的详细位置(块地址和页面地址)的地址信号输入到存储装置120。因此，可能导致接口开销，并且可能增加处理时间。
为了消除这种开销，根据本申请的实施例的控制器110可以管理与存储装置120中的每个逻辑存储区域相对应的物理位置信息。如果传送对由逻辑地址LBA指示的某个逻辑存储区域的访问请求以及逻辑地址LBA，则可以从物理地址PBA中的逻辑存储区域地址LUA中识别与访问请求的逻辑存储区域相对应的物理位置信息，该物理地址PBA的逻辑存储区域地址LUA从逻辑地址LBA转换。然后，可以通过通道CH_0至CH_K来激活由物理位置信息指示的物理存储区域。
重新参照图1，当从主机装置提供的逻辑地址LBA生成物理地址PBA时，地址转换电路30可以在根据逻辑地址LBA选择管芯组(例如，第一至第四管芯组CE0至CE3中的一组)时，生成包括指示访问请求的逻辑存储区域的逻辑存储区域地址LUA的物理地址PBA。在根据逻辑地址LBA选择的管芯组(例如，管芯D0和D4的第一组)中，管芯(例如，管芯D0或D4)可以由逻辑存储区域地址LUA(例如，逻辑存储区域地址LUN0或LUN1)识别，如图2所示。
虚拟地址控制电路40可以管理每个逻辑存储区域的存储装置120的物理位置信息，其参考参考表403(例如，表1)进行描述。如果提供了针对某个逻辑存储区域的访问请求以及逻辑地址LBA，则虚拟地址控制电路40可以根据参考表403从由地址转换电路30从逻辑地址LBA转换的物理地址PBA中的逻辑存储区域地址LUA中识别出对应的物理位置信息。虚拟地址控制电路40可以生成用于激活由物理位置信息指示的物理存储区域的芯片选择信号CE[L:0]。如上所述，根据逻辑地址LBA选择管芯组(例如，第一至第四组CE0至CE3之中的管芯D0和D4的第一组CE0)。在所选择的管芯组(例如，管芯D0和D4的第一组)中，可以通过物理位置信息来识别管芯(例如，管芯D0或D4)，该物理位置信息对应于参考表403中的逻辑存储区域地址(例如，逻辑存储区域地址LUN0或LUN1)。虚拟地址控制电路40可以进一步生成用于激活由与逻辑存储区域地址LUN0或LUN1相对应的物理位置信息指示的管芯D0或D4的芯片选择信号CE[L:0]。用于激活管芯D0或D4的芯片选择信号CE[L:0]可以通过通道CH_0至CH_K之中的相应一个来传送。可以通过物理地址PBA选择由芯片选择信号CE[L:0]激活的物理存储区域中的列线和行线。
在实施例中，虚拟地址控制电路40可以使用但不限于芯片选择信号CE，其用于激活由与逻辑存储区域地址相对应的物理位置信息指示的物理存储区域。
在实施例中，在逻辑存储区域(例如，逻辑存储区域LUN0或LUN1)通过对多个管芯(例如，第一至第四管芯D0至D3或第五至第八管芯D4至D7)进行分组而配置的情况下，与指示逻辑存储区域的逻辑存储区域地址LUN0或LUN1相对应的物理位置信息可以指示在多个管芯(例如，管芯D0和D4的第一组CE0)之中配置逻辑存储区域LUN0或LUN1的一个(例如，管芯D0或D4)。例如，可以根据访问请求的逻辑地址LBA从八个管芯D0至D7的第一至第四组CE0至CE3之中选择管芯D0和D4的第一组CE0。在实施例中，在通过对多个块进行分组来配置逻辑存储区域的情况下，与指示逻辑存储区域的逻辑存储区域地址相对应的物理位置信息可以指示其中包括配置逻辑存储区域LUN0或LUN1的多个块的管芯(例如，第一至第四管芯D0至D3或第五至第八管芯D4至D7)。
因此，在主机装置提供逻辑地址LBA以访问存储装置120的某个位置的情况下，地址转换电路30可以生成与逻辑地址LBA相对应的物理地址PBA。如上所述，存储区域管理电路20可以在根据逻辑地址LBA选择对应的管芯组(即，上面例示的管芯的第一至第四组CE0至CE3之中的一个)的同时向地址转换电路30提供与逻辑地址LBA相对应的逻辑存储区域地址LUN0或LUN1。地址转换电路30可以生成包括指示在所选择的管芯组(例如，管芯D0和D4的第一组CE0)内的逻辑存储区域的逻辑存储区域地址LUN0或LUN1的物理地址PBA。
虚拟地址控制电路40可以从由地址转换电路30生成的物理地址PBA中提取逻辑存储区域地址LUN0或LUN1，可以根据参考表403(例如，表1)将逻辑存储区域地址LUN0或LUN1转换为物理位置信息，该物理位置信息指示多个管芯组(例如，如图2所例示的八个管芯D0至D7的第一至第四组CE0至CE3)之中的选择的一个(例如，管芯D0和D4的第一组CE0)内的管芯(例如，管芯D0或D4)的物理位置信息，可以生成用于激活由与逻辑存储区域地址LUN0或LUN1相对应的物理位置信息指示的管芯的芯片选择信号CE[L:0]之中的一个，并且可以将所生成的芯片选择信号CE[L:0]与物理地址PBA一起传送到存储装置120。因此，可以激活由存储装置120中的物理存储信息指示的管芯，并且可以选择，即访问与包括在物理地址PBA中的列地址和行地址相对应的存储空间。
图3是示出根据实施例的控制器的配置的示图。
参照图3，控制器110可以包括中央处理单元(CPU)111、主机接口113、ROM 1151、RAM 1153、存储器接口119、存储区域管理电路20、地址转换电路30和虚拟地址控制电路40。
CPU 111可以被配置为将对存储装置120的数据读取或写入操作所需的各种控制信息传送到主机接口113、RAM 1153、存储器接口119、存储区域管理电路20、地址转换电路30和虚拟地址控制电路40。在实施例中，CPU 111可以根据为数据存储装置10的各种操作提供的固件进行操作。在实施例中，CPU 111可以执行用于执行垃圾收集、损耗均衡等以管理存储装置120的闪存转换层(FTL)的功能，以及检测和校正从存储装置120读取的数据的错误的功能。
主机接口113可以在CPU 111的控制下提供用于从主机装置接收命令和时钟信号并且控制数据的输入/输出的通信通道。特别地，主机接口113可以在主机装置和数据存储装置10之间提供物理联接。进一步，主机接口113可以与主机装置的总线格式相对应地、提供与数据存储装置10的接口连接。主机装置的总线格式可以包括诸如以下标准接口协议之中的任意一种：安全数字、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机存储卡国际协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、外围组件互连(PCI)、高速PCI(PCI-E)和通用闪存(UFS)。
ROM 1151可以存储控制器110的操作所需的例如固件或软件的编程代码，并且可以存储由编程代码使用的代码数据。
RAM 1153可以存储控制器110的操作所需的数据或编程代码或由控制器110生成的数据。CPU 111可以将RAM 1153用作缓冲存储器、高速缓存存储器或工作存储器。例如，CPU 111可以将待在主机装置和存储装置120之间传送和接收的数据临时存储在RAM 1153中，或者可以将存储在存储装置120中的编程代码加载到RAM 1153中，然后驱动编程代码。
在启动操作中，CPU 111可以通过将存储在存储装置120或ROM 1151中的启动代码加载到RAM 1153中，然后驱动该启动代码来控制数据存储装置10的启动操作。
存储器接口119可以提供用于在控制器110和存储装置120之间传送和接收信号的通信通道。存储器接口119可以在CPU 111的控制下将临时存储在RAM 1153或单独的缓冲存储器中的数据写入存储装置120中。而且，存储器接口119可以将从存储装置120读取的数据传送到RAM 1153或单独的缓冲存储器，从而临时存储数据。
如参照图2所描述的，存储区域管理电路20可以通过对配置存储装置120的多个物理存储区域进行逻辑分组来管理逻辑存储区域。
在实施例中，存储装置120可包括至少一个管芯，其包括被划分成多个块的至少一个平面。存储区域管理电路20可以配置多个逻辑存储区域LUN0和LUN1，多个逻辑存储区域LUN0和LUN1中的每一个对应于多个管芯D0至D3和D4至D7(例如，如图2所例示的用于逻辑存储区域LUN0的管芯D0至D3以及用于逻辑存储区域LUN0的管芯D4至D7)或对应于从联接到各个通道CH_0至CH_K的存储器组120-00至120-0N和120-K0至120-KN之中的一个中选择的块组。
换言之，逻辑存储区域可以通过但不限于将多个管芯分组或将分散在多个管芯中的多个块进行分组来配置。特别地，在通过对多个块进行分组来配置逻辑存储区域的情况下，从多个管芯中选择的多个块在相应的管芯或平面中可以具有相同的偏移或不同的偏移。
存储区域管理电路20可以在根据逻辑地址LBA选择对应的管芯组(即，如参照图2所例示的管芯D0至D7的第一至第四组CE0至CE3管芯之中的一个)的同时，向地址转换电路30提供与逻辑地址LBA相对应的逻辑存储区域地址LUN0或LUN1。
地址转换电路30可以被配置为从与主机装置的访问请求一起传送的逻辑地址LBA生成物理地址PBA。地址转换电路30可以在存储区域管理电路20根据逻辑地址LBA选择相应的管芯组(即，如参照图2所例示的管芯D0至D7的第一至第四组CE0至CE3之中的一个)的同时，生成包括逻辑存储区域地址LUN0或LUN1的物理地址PBA，该逻辑存储区域地址用于识别访问请求的逻辑存储区域。
由地址转换电路30生成的物理地址PBA可以由多个位表示，并且可以通过多个周期提供给虚拟地址控制电路40。
图4是辅助解释根据实施例的寻址概念的示图。
参照图4，在地址转换电路30中生成的物理地址A[38:0]可以包括列地址A[14:0]和行地址A[38:15]。行地址A[38:15]可以包括字线地址A[23:15]、块地址A[35:24]和逻辑存储区域地址A[38:36]。物理地址A[38:0]可以对应于物理地址PBA，并且逻辑存储区域地址A[38:36]可以对应于逻辑存储区域地址LUN0或LUN1。
物理地址A[38:0]可以通过但不限于如图4所示的五个周期输出。每个周期要待传送的物理地址信号可以是八位。当然，可以根据存储装置120的大小来改变用于对存储装置120进行寻址的地址周期的数量以及每个周期待传送的地址位的数量。
虚拟地址控制电路40可以从地址转换电路30提供有包括逻辑存储区域地址A[38:36]的物理地址A[38:0]，并且可以从物理地址A[38:0]提取逻辑存储区域地址A[38:36]。
虚拟地址控制电路40可以管理逻辑存储区域地址A[38:36]和指示与逻辑存储区域地址A[38:36]指示的逻辑存储区域相对应的物理存储区域的物理位置信息之间的映射信息。例如，在通过对多个管芯进行分组来配置逻辑存储区域的情况下，虚拟地址控制电路40可以管理逻辑存储区域地址A[38:36]与指示与由逻辑存储区域地址A[38:36]指示的逻辑存储区域相对应的管芯的物理位置信息之间的映射信息。在通过对从多个管芯中选择的块进行分组来配置逻辑存储区域的情况下，虚拟地址控制电路40可以管理逻辑存储区域地址A[38:36]和指示包括与由逻辑存储区域地址A[38:36]指示的逻辑存储区域相对应的所选择块的管芯的物理位置信息之间的映射信息。
因此，虚拟地址控制电路40可以提供芯片选择信号CE[L:0]，用于通过从物理地址A[38:0]提取逻辑存储区域地址A[38:36]激活与由逻辑存储区域地址A[38:36]指示的逻辑存储区域相对应的管芯，并且从逻辑存储区域地址A[38:36]转换指示与由逻辑存储区域地址A[38:36]指示的逻辑存储区域相对应的管芯的物理位置信息。可以通过通道CH_0至CH_K将芯片选择信号CE[L:0]提供给存储装置120。
图5是示出根据实施例的虚拟地址控制电路的配置的示图。
参照图5，虚拟地址控制电路40可以包括虚拟地址提取电路401、参考表403和选择信号生成电路405。
虚拟地址提取电路401可以被配置为从地址转换电路30提供有物理地址A[38:0]，并且从物理地址A[38:0]提取逻辑存储区域地址(LUA)A[38:36]。
参考表403可以在逻辑存储区域地址A[38:36]和指示与由逻辑存储区域地址A[38:36]指示的逻辑存储区域相对应的物理存储区域的物理位置信息之间存储映射信息。
在逻辑存储区域被配置为包括多个管芯的情况下，参考表403可以存储逻辑存储区域地址A[38:36]和指示与由逻辑存储区域地址A[38:36]指示的逻辑存储区域相对应的多个管芯的物理位置信息之间的映射信息。另外，参考表403可以具有与表1中所例示的管芯相对应的芯片选择信号CE[L:0]。
表1
Figure BDA0002242394450000161
Figure BDA0002242394450000171
如上所述，根据逻辑地址LBA选择管芯组(例如，如图2所例示的管芯D0至D7的第一至第四组CE0至CE3之中的管芯D0和D4的第一组CE0)。在所选择的管芯组(例如，管芯D0和D4的第一组CE0)内，可以通过参照表403中对应于逻辑存储区域地址A[38:36]的物理位置信息来识别管芯(例如，管芯D0或D4)。虚拟地址控制电路40可以生成芯片选择信号CE0或CE4，用于激活由与逻辑存储区域地址A[38:36]相对应的物理位置信息指示的管芯D0或D4。用于激活管芯D0或D4的芯片选择信号CE0或CE4可以通过相应的通道CH_0传送。
选择信号生成电路405可以通过参考参考表403生成用于激活与由逻辑存储区域地址A[38:36]指示的逻辑存储区域相对应的物理存储区域或管芯的芯片选择信号CE[L:0]。芯片选择信号CE[L:0]可以通过通道CH_0至CH_K中的每一个中的例如芯片选择信号线或控制信号传输线的预设线被传送到存储装置120，从而可以激活对应的物理存储空间，例如管芯。而且，选择信号生成电路405可以通过输入/输出线将物理地址PBA传送到存储装置120，使得可以访问与被激活的物理存储空间中的指定行线和列线相对应的存储空间。
图6是辅助解释根据实施例的用于操作数据存储装置的方法的流程图。
当从主机装置接收到对数据的读取或写入的访问请求和逻辑地址LBA时(S101)，控制器110的地址转换电路30可以将逻辑地址LBA转换为物理地址PBA(S103)。地址转换电路30可以将转换后的物理地址PBA传送到虚拟地址控制电路40(S105)。
虚拟地址控制电路40可以提取包括在物理地址PBA中的逻辑存储区域地址LUA(S107)。通过与参考表403内的逻辑存储区域地址LUA相对应的物理位置信息，可以生成芯片选择信号CE[L:0](S109)。芯片选择信号CE[L:0]和物理地址PBA通过通道CH_0至CH_K中的每一个中的预设线被传送到存储装置120，从而可以访问对应的物理存储空间(S111)。例如，可以通过芯片选择信号CE[L:0]来激活与访问请求的逻辑存储区域相对应的管芯，并且可以基于物理地址PBA选择与激活的管芯中的指定行线和列线相对应的存储空间。
图7是示出根据实施例的数据存储系统的示图。
参照图7，数据存储器1000可以包括主机装置1100和数据存储装置1200。在实施例中，数据存储装置1200可以被配置为固态驱动器(SSD)。
数据存储装置1200可以包括控制器1210、多个非易失性存储器装置1220-0至1220-n、缓冲存储器装置1230、电源1240、信号连接器1101和电源连接器1103。
控制器1210可以控制数据存储装置1200的一般操作。控制器1210可以包括主机接口、控制组件、用作工作存储器的随机存取存储器、错误校正码(ECC)组件和存储器接口。在实施例中，控制器1210可以被配置为如图1、图3和/或图5所示的控制器。
主机装置1100可以通过信号连接器1101与数据存储装置1200交换信号。信号可以包括命令、地址、数据等。
控制器1210可以分析和处理从主机装置1100接收的信号。控制器1210可以根据用于驱动数据存储装置1200的固件或软件来控制内部功能块的操作。
缓冲存储器装置1230可以临时存储待存储在非易失性存储器装置1220-0至1220-n中的至少一个中的数据。进一步，缓冲存储器装置1230可以临时存储从非易失性存储器装置1220-0至1220-n中的至少一个读取的数据。临时存储在缓冲存储器装置1230中的数据可以根据控制器1210的控制被传送到主机装置1100或至少一个非易失性存储器装置1220-0至1220-n。
非易失性存储器装置1220-0至1220-n可以用作数据存储装置1200的存储介质。非易失性存储器装置1220-0至1220-n可以通过多个通道CH1至CHn分别与控制器1210联接。一个或多个非易失性存储器装置可以联接到同一通道。联接到同一通道的非易失性存储器装置可以与相同的信号总线和数据总线联接。
电源1240可以将通过电源连接器1103输入的电力提供给数据存储装置1200的内部。电源1240可包括辅助电源。辅助电源可以提供电力以允许数据存储装置1200在突然断电时适当地终止。辅助电源可包括大容量电容器。
根据主机装置1100和数据存储装置1200之间的接口方案，信号连接器1101可以被配置为各种类型的连接器中的任意一种。
根据主机装置1100的电力供应方案，电源连接器1103可以被配置为各种类型的连接器中的任意一种。
图8是示出根据实施例的数据处理系统的示图。参照图8，数据处理系统3000可以包括主机装置3100和存储器系统3200。
主机装置3100可以以诸如印刷电路板的板形式配置。虽然未示出，但是主机装置3100可以包括用于执行主机装置的功能的内部功能块。
主机装置3100可以包括连接端子3110，诸如插座、插槽或连接器。存储器系统3200可以安装到连接端子3110。
存储器系统3200可以以诸如印刷电路板的板形式来配置。在这种情况下，存储器系统3200可以被称为存储器模块或存储卡。存储器系统3200可以包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231和3232、电源管理集成电路(PMIC)3240和连接端子3250。
控制器3210可控制存储器系统3200的一般操作。控制器3210可以以与图1、图3和图5所示的控制器110相同的方式配置。
缓冲存储器装置3220可以临时存储待存储在非易失性存储器装置3231和3232中的数据。进一步，缓冲存储器装置3220可以临时存储从非易失性存储器装置3231和3232读取的数据。临时存储在缓冲存储器装置3220中的数据可根据控制器3210的控制传送到主机装置3100或非易失性存储器装置3231和3232。
非易失性存储器装置3231和3232可以用作存储器系统3200的存储介质。
PMIC 3240可以将通过连接端子3250输入的电力提供到存储器系统3200的内部。PMIC 3240可以根据控制器3210的控制来管理存储器系统3200的电力。
连接端子3250可以联接到主机装置3100的连接端子3110。通过连接终端3250，诸如命令、地址、数据等的信号以及电力可以在主机装置3100和存储器系统3200之间传送。根据主机装置3100和存储器系统3200之间的接口方案，连接端子3250可以被配置成各种类型中的任意一种。连接端子3250可以设置在存储器系统3200的任意一侧。
图9是示出根据实施例的数据处理系统的示图。参照图9，数据处理系统4000可以包括主机装置4100和存储器系统4200。
主机装置4100可以以诸如印刷电路板的板形式配置。虽然未示出，但是主机装置4100可以包括用于执行主机装置的功能的内部功能块。
存储器系统4200可以以表面安装类型封装的形式配置。存储器系统4200可以通过焊球4250安装到主机装置4100。存储器系统4200可以包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
控制器4210可以控制存储器系统4200的一般操作。控制器4210可以以与图1、图3和/或图5所示的控制器110相同的方式配置。
缓冲存储器装置4220可以临时存储待存储在非易失性存储器装置4230中的数据。此外，缓冲存储器装置4220可以临时存储从非易失性存储器装置4230读取的数据。临时存储在缓冲存储器装置4220中的数据可以根据控制器4210的控制被传送到主机装置4100或非易失性存储器装置4230。
非易失性存储器装置4230可以用作存储器系统4200的存储介质。
图10是示出根据实施例的包括数据存储装置的网络系统的示图。参照图10，网络系统5000可以包括通过网络5500联接的服务器系统5300和多个客户端系统5410到5430。
服务器系统5300可以响应于来自多个客户端系统5410至5430的请求服务数据。例如，服务器系统5300可以存储从多个客户端系统5410至5430提供的数据。又例如，服务器系统5300可以向多个客户端系统5410至5430提供数据。
服务器系统5300可以包括主机装置5100和存储器系统5200。存储器系统5200可以被配置为由图1所示的存储器系统10、图7所示的数据存储装置1200、图8所示的存储器系统3200或图9所示的存储器系统4200。
图11是示出根据实施例的包括在数据存储装置中的非易失性存储器装置的框图。参照图11，非易失性存储器装置300可以包括存储器单元阵列310、行解码器320、数据读取/写入块330、列解码器340、电压生成器350和控制逻辑360。
存储器单元阵列310可以包括存储器单元MC，该存储器单元MC布置在字线WL1至WLm和位线BL1至BLn彼此相交的区域。
存储器单元阵列310可以包括三维存储器阵列，该三维存储器阵列具有在半导体衬底的平坦表面上的基底并且在基本垂直于平坦表面的方向上延伸。而且，三维存储器阵列是指包括NAND串的结构，其中一个存储器单元垂直地位于另一存储器单元的上方(或位于垂直于衬底的平坦表面的方向上)。
通常，可以以水平方向性和垂直方向性的高度集成的方式形成三维存储器阵列结构。
行解码器320可以通过字线WL1至WLm与存储器单元阵列310联接。行解码器320可以根据控制逻辑360的控制进行操作。行解码器320可以对来自外部装置(未示出)的地址进行解码。行解码器320可以基于解码结果选择并驱动字线WL1至WLm。例如，行解码器320可以将由电压生成器350提供的字线电压提供至字线WL1至WLm。
数据读取/写入块330可以通过位线BL1至BLn与存储器单元阵列310联接。数据读取/写入块330可以包括分别对应于位线BL1至BLn的读取/写入电路RW1至RWn。数据读取/写入块330可以根据控制逻辑360的控制进行操作。数据读取/写入块330可以根据操作模式用作写入驱动器或读出放大器。例如，数据读取/写入块330可以用作在写入操作中将从外部装置提供的数据存储在存储器单元阵列310中的写入驱动器。又例如，数据读取/写入块330可以用作在读出操作中从存储器单元阵列310读出数据的读出放大器。
列解码器340可以根据控制逻辑360的控制进行操作。列解码器340可以对由外部装置提供的地址进行解码。列解码器340可基于解码结果将分别对应于位线BL1至BLn的数据读取/写入块330的读取/写入电路RW1和RWn与数据输入/输出线或数据输入/输出缓冲器联接。
电压生成器350可以生成待用于非易失存储器装置300的内部操作的电压。电压生成器350生成的电压可以应用于存储器单元阵列310的存储器单元。例如，编程操作中生成的编程电压可以被施加到将执行编程操作的存储器单元的字线。又例如，在擦除操作中生成的擦除电压可以被施加到待执行擦除操作的存储器单元的阱区。再例如，在读取操作中生成的读取电压可以被施加到将执行读取操作的存储器单元的字线。
控制逻辑360可以基于由外部装置提供的控制信号控制非易失性存储器装置300的一般操作。例如，控制逻辑360可以控制非易失性存储器装置300的操作，诸如非易失性存储器装置300的读取操作、写入操作和擦除操作。
虽然已经说明和描述了各个实施例，但是本领域技术人员将理解的是，所描述的实施例仅是示例。因此，本发明不限于或不受所描述的实施例的限制。相反，本发明包括落入权利要求及其等同方案范围内的任何所公开的实施例的所有修改和变化。

Claims (19)

1.一种数据存储装置，包括：
存储装置，存储数据，并且包括被划分为多个组的多个物理存储区域；以及
控制器，通过至少一个通道与所述存储装置联接，并且控制所述存储装置，
其中所述控制器包括：
存储区域管理电路，将所述存储装置作为多个逻辑存储区域进行管理，每个所述逻辑存储区域对应于物理存储区域的组中的相应一个；
地址转换电路，基于逻辑地址生成包括指示所述逻辑存储区域中的一个的逻辑存储区域地址的物理地址；
参考表，存储所述逻辑存储区域地址之间的关系信息、指示与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所述物理存储区域的物理位置信息、以及激活所述物理存储区域的选择信号；以及
虚拟地址控制电路，通过参考所述参考表基于所述物理地址中的所述逻辑存储区域地址来生成所述选择信号，并且通过所述通道将所述选择信号和所述物理地址传送到所述存储装置。
2.根据权利要求1所述的数据存储装置，其中每个所述物理存储区域被配置为存储器芯片。
3. 根据权利要求2所述的数据存储装置，
其中所述物理地址中的所述逻辑存储区域地址指示与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所述存储器芯片，并且
其中所述选择信号是激活与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所述存储器芯片的芯片选择信号。
4.根据权利要求1所述的数据存储装置，其中每个所述物理存储区域由分别从多个存储器芯片中选择的多个存储块配置。
5.根据权利要求4所述的数据存储装置，
其中所述物理地址中的所述逻辑存储区域地址指示包括与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所选择存储块的所述存储器芯片，
其中所述选择信号是激活包括与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所选择存储块的所述存储器芯片的芯片选择信号。
6. 一种数据存储装置，包括：
存储装置，存储数据，并且包括被划分为多个组的多个物理存储区域；以及
控制器，通过至少一个通道与所述存储装置联接，并且：
将所述存储装置作为多个逻辑存储区域进行管理，每个所述逻辑存储区域对应于物理存储区域的组中的相应一个；以及
通过所述通道传送选择信号，以激活在所述物理存储区域之中、与所述逻辑存储区域之中根据逻辑地址指示的逻辑存储区域相对应的物理存储区域。
7.根据权利要求6所述的数据存储装置，其中每个所述物理存储区域被配置为存储器芯片。
8.一种操作数据存储装置的方法，所述数据存储装置包括：存储装置，存储数据并且包括被划分为多个组的多个物理存储区域；以及控制器，通过至少一个通道与所述存储装置联接并且控制所述存储装置，所述方法包括：
将所述存储装置作为多个逻辑存储区域进行管理，每个所述逻辑存储区域对应于物理存储区域的组中的相应一个；
基于逻辑地址生成包括指示所述逻辑存储区域中的一个的逻辑存储区域地址的物理地址；
在参考表中存储所述逻辑存储区域地址之间的关系信息、指示与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所述物理存储区域的物理位置信息、以及激活所述物理存储区域的选择信号；
通过参考所述参考表基于所述物理地址中的所述逻辑存储区域地址来生成所述选择信号；并且
通过所述通道将所述选择信号和所述物理地址传送到所述存储装置。
9.根据权利要求8所述的方法，其中每个所述物理存储区域被配置为存储器芯片。
10. 根据权利要求9所述的方法，
其中所述物理地址中的所述逻辑存储区域地址指示与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所述存储器芯片，并且
其中所述选择信号是激活与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所述存储器芯片的芯片选择信号。
11.根据权利要求8所述的方法，其中每个所述物理存储区域由分别从多个存储器芯片中选择的多个存储块配置。
12.根据权利要求11所述的方法，
其中所述物理地址中的所述逻辑存储区域地址指示包括与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所选择存储块的所述存储器芯片，
其中所述选择信号是激活包括与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所选择存储块的所述存储器芯片的芯片选择信号。
13.一种控制器，所述控制器与存储装置联接，所述存储装置包括通过至少一个通道分成多个组的多个物理存储区域，所述控制器包括：
存储区域管理电路，将所述存储装置作为多个逻辑存储区域进行管理，每个所述逻辑存储区域对应于物理存储区域的组中的相应一个；
地址转换电路，基于逻辑地址生成包括指示所述逻辑存储区域中的一个的逻辑存储区域地址的物理地址；
参考表，存储所述逻辑存储区域地址之间的关系信息、指示与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所述物理存储区域的物理位置信息、以及激活所述物理存储区域的选择信号；以及
虚拟地址控制电路，通过参考所述参考表基于所述物理地址中的所述逻辑存储区域地址来生成所述选择信号，并且通过所述通道将所述选择信号和所述物理地址传送到所述存储装置。
14.根据权利要求13所述的控制器，其中每个所述物理存储区域被配置为存储器芯片。
15. 根据权利要求14所述的控制器，
其中所述物理地址中的所述逻辑存储区域地址指示与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所述存储器芯片，并且
其中所述选择信号是激活与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所述存储器芯片的芯片选择信号。
16.根据权利要求13所述的控制器，其中每个所述物理存储区域由分别从多个存储器芯片中选择的多个存储块配置。
17.根据权利要求16所述的控制器，
其中所述物理地址中的所述逻辑存储区域地址指示包括与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所选择存储块的所述存储器芯片，
其中所述选择信号是激活包括与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的所选择存储块的所述存储器芯片的芯片选择信号。
18. 一种存储器系统，包括：
管芯阵列；以及
控制器，通过通道联接到所述管芯阵列，并且：
将所述管芯阵列视为多个逻辑存储区域，每个所述逻辑存储区域对应于所述管芯阵列内的管芯行，所述管芯阵列的一列内的管芯分别对应于所述逻辑存储区域；
基于逻辑地址生成物理地址，所述物理地址包括逻辑存储区域地址，所述逻辑存储区域地址指示与所述管芯阵列的所选择列内的所述管芯相对应的所述逻辑存储区域之中的一个；
根据所述逻辑存储区域地址，通过所述通道激活所选择列内的所述管芯之中的一个；以及
根据所述物理地址访问被激活的管芯。
19.根据权利要求18所述的存储器系统，
进一步包括：参考表，所述参考表存储所述逻辑存储区域地址之间的关系信息、指示与由所述逻辑存储区域地址指示的所述逻辑存储区域相对应的物理存储区域的物理地址、以及激活所述物理存储区域的选择信号。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11709621B2 (en) * 2020-10-09 2023-07-25 Western Digital Technologies Inc. Read threshold management and calibration

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002069145A1 (en) * 2001-02-24 2002-09-06 International Business Machines Corporation Fault isolation through no-overhead link level crc
CN1677571A (zh) * 2004-03-12 2005-10-05 株式会社瑞萨科技 非易失性存储设备
CN101046771A (zh) * 2006-03-29 2007-10-03 株式会社日立制作所 使用闪存的存储系统及其平均读写方法和平均读写程序
CN106649144A (zh) * 2015-10-29 2017-05-10 爱思开海力士有限公司 数据储存设备及其操作方法
CN108733581A (zh) * 2017-04-14 2018-11-02 桑迪士克科技有限责任公司 交叉点存储器阵列寻址

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060164907A1 (en) * 2003-07-22 2006-07-27 Micron Technology, Inc. Multiple flash memory device management
US7133960B1 (en) * 2003-12-31 2006-11-07 Intel Corporation Logical to physical address mapping of chip selects
WO2007002717A2 (en) * 2005-06-27 2007-01-04 Arithmosys, Inc. Specifying stateful, transaction-oriented systems and apparatus for flexible mapping
KR101083673B1 (ko) 2008-10-01 2011-11-16 주식회사 하이닉스반도체 반도체 스토리지 시스템 및 그 제어 방법
US20140289454A1 (en) * 2013-03-21 2014-09-25 Kabushiki Kaisha Toshiba Storage device and controller
US10067829B2 (en) 2013-12-13 2018-09-04 Intel Corporation Managing redundancy information in a non-volatile memory
US9954557B2 (en) * 2014-04-30 2018-04-24 Microsoft Technology Licensing, Llc Variable width error correction
KR20170053278A (ko) * 2015-11-06 2017-05-16 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002069145A1 (en) * 2001-02-24 2002-09-06 International Business Machines Corporation Fault isolation through no-overhead link level crc
CN1677571A (zh) * 2004-03-12 2005-10-05 株式会社瑞萨科技 非易失性存储设备
CN101046771A (zh) * 2006-03-29 2007-10-03 株式会社日立制作所 使用闪存的存储系统及其平均读写方法和平均读写程序
CN106649144A (zh) * 2015-10-29 2017-05-10 爱思开海力士有限公司 数据储存设备及其操作方法
CN108733581A (zh) * 2017-04-14 2018-11-02 桑迪士克科技有限责任公司 交叉点存储器阵列寻址

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Attachment figures activate a safety signal-related neural region and reduce pain experience;Eisenberger N I;《Proceedings of the National Academy of Sciences of the United States of America》;11721-11726 *

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