CN105895161A - 存储装置、存储器系统及它们的操作方法 - Google Patents

存储装置、存储器系统及它们的操作方法 Download PDF

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Abstract

本发明公开了一种用于操作NAND闪速存储器系统的方法，温度感测装置检测NAND闪速存储器系统的温度降低至第一阈温度水平以下，并且时钟控制单元响应于检测到温度降低至第一阈温度水平以下调整存储器存取操作的操作条件。

Description

存储装置、存储器系统及它们的操作方法
相关申请的交叉引用
本申请要求于2015年2月17日在韩国知识产权局提交的韩国专利申请No.10-2015-0023899的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本文描述的本发明构思的一个或多个示例实施例涉及例如存储装置、存储器控制器、存储器系统的半导体存储器装置和/或它们的操作方法。
背景技术
现有技术的半导体存储器装置包括诸如动态随机存取存储器(DRAM)、静态RAM(SRAM)等的易失性存储器装置，和诸如电可擦除可编程只读存储器(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、闪速存储器等的非易失性存储器装置。易失性存储器装置在断电时丢失存储在其中的数据，而非易失性存储器装置即使在断电时也保持存储在其中的数据。
现有技术的闪速存储器装置具有相对较快的编程速度、相对较低的功耗、相对较高的存储容量等。因此，闪速存储器装置相对广泛地用作数据存储介质。
发明内容
本发明构思的一个或多个示例实施例提供了存储装置、存储器控制器、存储器系统和/或它们的操作方法，其能够抑制由于环境条件的变化导致的操作错误和/或性能的改变。
至少一个示例实施例提供了一种用于操作NAND闪速存储器系统的方法，所述方法包括步骤：检测NAND闪速存储器系统的温度降低至第一阈温度水平以下；以及响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，调整存储器存取操作的操作条件。
至少一个其它示例实施例提供了一种NAND闪速存储器系统，该NAND闪速存储器系统包括：温度传感器，其构造为检测NAND闪速存储器系统的温度降低至第一阈温度水平以下；以及控制电路，其构造为响应于检测到温度降低至第一阈温度水平以下，调整存储器存取操作的操作条件。
根据至少一些示例实施例，所述操作条件可为以下之一：(i)存储器存取操作的数据I/O速度，(ii)存储器存取操作的读电压电平，以及(iii)NAND闪速存储器系统的驱动强度。
根据至少一些示例实施例，所述操作条件可为存储器存取操作的数据I/O速度；并且所述调整的步骤可包括：响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，将存储器存取操作的数据I/O速度从第一数据I/O速度减小至第二数据I/O速度。
所述方法还可包括步骤：检测NAND闪速存储器系统的温度进一步降低至第二阈温度水平以下，第二阈温度水平低于第一阈温度水平；以及响应于检测到NAND闪速存储器系统的温度进一步降低至第二阈温度水平以下，将存储器存取操作的数据I/O速度从第二数据I/O速度减小至第三I/O速度。
所述方法还可包括步骤：检测NAND闪速存储器系统的温度升高至第一阈温度水平以上；以及响应于检测到NAND闪速存储器系统的温度升高至第一阈温度水平以上，将存储器存取操作的数据I/O速度从第二数据I/O速度增大至第一数据I/O速度。
根据至少一些示例实施例，所述操作条件可为存储器存取操作的读电压电平；并且所述调整的步骤可包括：响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，将存储器存取操作的读电压电平从第一读电压电平增大至第二读电压电平。
所述方法还可包括步骤：检测NAND闪速存储器系统的温度进一步降低至第二阈温度水平以下，第二阈温度水平低于第一阈温度水平；以及响应于检测到NAND闪速存储器系统的温度进一步降低至第二阈温度水平以下，将存储器存取操作的读电压电平从第二读电压电平增大至第三读电压电平。
所述方法还可包括步骤：检测NAND闪速存储器系统的温度升高至第一阈温度水平以上；以及响应于检测到NAND闪速存储器系统的温度升高至第一阈温度水平以上，将存储器存取操作的读电压电平从第二读电压电平减小至第一读电压电平。
所述调整的步骤可根据谷搜索操作调整存储器存取操作的读电压电平。
根据至少一些示例实施例，所述操作条件可为NAND闪速存储器系统的驱动强度；并且所述调整的步骤可包括：响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，将NAND闪速存储器系统的驱动强度从第一驱动强度增大至第二驱动强度。
所述方法还可包括步骤：检测NAND闪速存储器系统的温度进一步降低至第二阈温度水平以下，第二阈温度水平低于第一阈温度水平；以及响应于检测到NAND闪速存储器系统的温度进一步降低至第二阈温度水平以下，将NAND闪速存储器系统的驱动强度从第二驱动强度增大至第三驱动强度。
所述方法还可包括步骤：检测NAND闪速存储器系统的温度升高至第一阈温度水平以上；以及响应于检测到NAND闪速存储器系统的温度升高至第一阈温度水平以上，将NAND闪速存储器系统的驱动强度从第二驱动强度减小至第一驱动强度。
根据至少一些示例实施例，NAND闪速存储器系统可为包括三维VNAND存储器阵列的三维存储器系统。三维VNAND存储器阵列可以单片方式形成于在硅衬底上方一个或多个具有有源区域的存储器单元的物理层级中。
三维VNAND存储器阵列可包括多个存储器单元，所述多个存储器单元中的每一个包括电荷俘获层。可在三维VNAND存储器阵列的各层级之间共享三维VNAND存储器阵列中的字线和位线中的至少之一。
根据至少一些示例实施例，存储器存取操作可为读操作和写操作之一。
至少一个其它示例实施例提供了一种用于操作存储器系统的方法，所述方法包括步骤：基于与存储器系统关联的温度信息调整存储器存取操作的数据I/O速度。如果温度信息指示存储器系统的温度低于第一阈温度水平，则所述调整的步骤将存储器存取操作的数据I/O速度调整至第一数据I/O速度；如果温度信息指示存储器系统的温度在第一阈温度水平与第二阈温度水平之间，则所述调整的步骤将存储器存取操作的数据I/O速度调整至第二数据I/O速度；并且如果温度信息指示存储器系统的温度高于第二阈温度水平，则所述调整的步骤将存储器存取操作的数据I/O速度调整至第三数据I/O速度。
至少一个其它示例实施例提供了一种存储器系统，该存储器系统包括：控制电路，其构造为基于与存储器系统关联的温度信息调整存储器存取操作的数据I/O速度。控制电路构造为：如果温度信息指示存储器系统的温度低于第一阈温度水平，则将存储器存取操作的数据I/O速度调整至第一数据I/O速度；如果温度信息指示存储器系统的温度在第一阈温度水平与第二阈温度水平之间，则将存储器存取操作的数据I/O速度调整至第二数据I/O速度；以及如果温度信息指示存储器系统的温度高于第二阈温度水平，则将存储器存取操作的数据I/O速度调整至第三数据I/O速度。
第一数据I/O速度和第三数据I/O速度可小于第二数据I/O速度。
存储器存取操作可为读操作和写操作之一。
根据至少一些示例实施例，所述调整的步骤可包括：调整存储器存取操作的时钟的频率，以改变存储器存取操作的数据I/O速度。
存储器存取操作可为读操作；并且所述方法还可包括步骤：基于调整后的数据I/O速度确定读操作的读电压。
所述确定的步骤可利用谷搜索操作确定读操作的读电压。
至少一个其它示例实施例提供了一种用于操作NAND闪速存储器系统的方法，所述方法包括步骤：检测NAND闪速存储器系统的温度降低至第一阈温度水平以下；以及响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，减小存储器存取操作的时钟频率和数据I/O速度中的至少一个。
至少一个其它示例实施例提供了一种NAND闪速存储器系统，该NAND闪速存储器系统包括：温度传感器，其构造为检测NAND闪速存储器系统的温度降低至第一阈温度水平以下；以及时钟控制电路，其构造为响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，减小存储器存取操作的时钟频率和数据I/O速度中的至少一个。
根据至少一些示例实施例，所述方法还可包括步骤：在执行存储器存取操作时，检测错误；并且其中，响应于检测到错误，所述减小的步骤减小存储器存取操作的时钟频率和数据I/O速度中的至少一个。
所述方法还可包括步骤：在执行存储器存取操作的第一迭代时，检测第一错误；响应于检测到第一错误，调整存储器存取操作的第二迭代的操作条件，所述操作条件为以下之一：(i)存储器存取操作的读电压电平，以及(ii)NAND闪速存储器系统的驱动强度；以及根据调整后的操作条件以及存储器存取操作的时钟频率和数据I/O速度中的至少减小的一个执行存储器存取操作的第二迭代。
所述方法还可包括步骤：在执行存储器存取操作的第一迭代时，检测第一错误；响应于检测到第一错误，调整存储器存取操作的第二迭代的操作条件，所述操作条件为以下之一：(i)存储器存取操作的读电压电平，以及(ii)NAND闪速存储器系统的驱动强度；根据调整后的操作条件执行存储器存取操作的第二迭代；在执行存储器存取操作的第二迭代时，检测第二错误；并且其中响应于检测到第二错误，所述减小的步骤减小存储器存取操作的时钟频率和数据I/O速度中的至少一个。
所述减小的步骤可将存储器存取操作的时钟频率和数据I/O速度中的至少一个从第一水平减小至第二水平；并且所述方法还可包括步骤：检测NAND闪速存储器系统的温度降低至第二阈温度水平以下，所述第二阈温度水平低于第一阈温度水平；以及响应于检测到NAND闪速存储器系统的温度降低至第二阈温度水平以下，将存储器存取操作的时钟频率和数据I/O速度中的至少一个从第二水平减小至第三水平。
所述减小的步骤可将存储器存取操作的时钟频率和数据I/O速度中的至少一个从第一水平减小至第二水平；并且所述方法还可包括步骤：检测NAND闪速存储器系统的温度升高至第一阈温度水平以上；以及响应于检测到NAND闪速存储器系统的温度升高至第一阈温度水平以上，将存储器存取操作的时钟频率和数据I/O速度中的至少一个从第二水平增大至第一水平。
存储器存取操作可为读操作；并且所述方法还可包括步骤：基于调整后的存储器存取操作的时钟频率和数据I/O速度中的至少一个，确定读操作的读电压。
所述确定的步骤可利用谷搜索操作确定读操作的读电压。
至少一个其它示例实施例提供了一种用于操作NAND闪速存储器系统的方法，所述方法包括步骤：检测NAND闪速存储器系统的温度降低至第一阈温度水平以下；以及响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，根据NAND闪速存储器系统的单元晶体管的温度电阻特征调整存储器存取操作的操作条件。
至少一个其它示例实施例提供了一种用于操作NAND闪速存储器控制器的方法，所述方法包括步骤：检测NAND闪速存储器系统的温度降低至第一阈温度水平以下；以及响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，通过NAND闪速存储器控制器调整存储器存取操作的操作条件。
附图说明
通过以下参照附图的描述，示例实施例将变得更加清楚，其中除非另有说明，否则相同的附图标记在不同的附图中始终指代相同的部件，并且其中：
图1是示意性地示出根据本发明构思的示例实施例的存储器系统的框图；
图2和图3是示意性地示出图1所示的存储器控制器的示例实施例的框图；
图4是用于描述图1至图3所示的时钟控制单元的示例实施例的示例操作的流程图；
图5是示意性地示出根据本发明构思的示例实施例的基于闪速存储器的存储装置的框图；
图6是示意性地示出图5的闪速存储器具有三维结构的示例实施例的框图；
图7是示意性地示出图6所示的存储块的三维结构的示例实施例的透视图；
图8是图6所示的存储块的示例实施例的等效电路；
图9是示出图7和图8所示的存储器单元中的示例电阻变化的曲线图；
图10是示出根据数据I/O速度的变化的示例数据错误缓解率和根据温度变化的数据错误率的表；
图11是示出数据I/O速度逐渐减小的示例实施例的时序图；
图12是示出当数据I/O速度从AAA Mbps减小至CCC Mbps时的操作电压的示例波形的曲线图；
图13是示意性地示出图5所示的时钟控制单元2250的示例实施例的框图；
图14是用于描述图5所示的时钟控制单元2250的示例操作的流程图；
图15是用于描述图14所示的第一谷搜索操作和第二谷搜索操作的示例实施例的示图；
图16是示意性地示出在主机中实施时钟控制单元的示例实施例的框图；
图17是示意性地示出根据本发明构思的另一示例实施例的存储器系统的框图；
图18是示意性地示出根据本发明构思的又一示例实施例的存储器系统的框图；
图19是示出包括根据本发明构思的示例实施例的存储器系统的固态盘(SSD)系统的框图；
图20是示意性地示出图19所示的SSD控制器的示例实施例的框图；
图21是示意性地示出根据本发明构思的示例实施例的存储装置的框图；
图22是示意性地示出包括根据本发明构思的示例实施例的存储器系统的电子装置的框图；
图23是示意性地示出包括根据本发明构思的示例实施例的存储器系统的存储卡系统的框图；
图24是示意性地示出包括根据本发明构思的示例实施例的存储装置的移动装置的框图；
图25是用于描述根据本发明构思的示例实施例的时钟控制单元的示例操作的数据I/O速度-温度的曲线图；
图26是示出针对在根据本发明构思的示例实施例的存储装置上执行的存储器存取操作，用于控制数据I/O速度的方法的示例实施例的流程图；
图27是用于描述根据本发明构思的示例实施例的电压控制单元的示例操作的操作电压-温度的曲线图；以及
图28是用于描述根据本发明构思的示例实施例的驱动强度控制单元的示例操作的驱动强度-温度的曲线图。
具体实施方式
将参照附图详细描述示例实施例。然而，本发明构思可按照许多不同形式实现，并且不应理解为仅限于示出的示例实施例。相反，提供这些实施例作为示例是为了使得本公开将是彻底和完整的，并且将把本发明构思完全传递给本领域技术人员。因此，未参照本发明构思的一些实施例描述已知的处理、元件和技术。除非另有说明，否则相同的附图标记在附图和书面说明中始终指代相同的元件，因此将不重复进行描述。在附图中，为了清楚起见，可夸大层和区的大小和相对大小。
应该理解，虽然本文中可使用术语“第一”、“第二”、“第三”等来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一区、层或部分区分开。因此，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离本发明构思的教导。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“下方”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一个(一些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”和“下方”可涵盖“在……之上”和“在……之下”这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。另外，还应该理解，当一层被称作位于两层“之间”时，所述一层可为该两层之间的唯一层，或者也可存在一个或多个中间层。
本文所用的术语仅是为了描述特定实施例，而不旨在限制本发明构思。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，术语“包括”和/或“包括……的)当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。另外，术语“示例性”旨在表示示例或说明。
应该理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”、“结合至”或“邻近于”另一元件或层时，所述一个元件或层可直接位于所述另一元件或层上、连接至、结合至或邻近于所述另一元件或层，或者可存在中间元件或层。相反，当一个元件被称作“直接位于”另一元件或层“上”、“直接连接至”、“直接结合至”或“紧挨着”另一元件或层时，不存在中间元件或层。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术和/或本说明书的上下文中的含义一致的含义，而不应该理想化或过于正式的含义解释它们。
在以下描述中，应该理解，当诸如层、区、衬底、板或构件的元件被称作“位于”另一元件上时，其可直接位于所述另一元件上，或者可存在中间元件。相反，术语“直接”意指不存在中间元件。
虽然与一些剖视图的对应的平面图和/或透视图可能没有示出，但是本文示出的器件结构的剖视图针对沿着平面图中将示出的两个不同方向和/或在透视图中将示出的三个不同方向上延伸的多个器件结构提供了支持。所述两个不同方向可以彼此正交或可以不彼此正交。所述三个不同方向可包括可以与所述两个不同方向正交的第三方向。所述多个器件结构可在相同电子装置中集成。例如，当在剖视图中示出器件结构(例如，存储器单元结构或晶体管结构)时，电子装置可包括多个所述器件结构(例如，存储器单元结构或晶体管结构)，如将通过电子装置的平面图示出的那样。所述多个器件结构可按照阵列和/或按照二维图案排列。
除非特别另外说明，或者从讨论中清楚地知道，否则诸如“处理”或“计算”或“确定”或“显示”等的术语是指计算机系统或类似电子计算装置的行为和处理，所述计算机系统或类似电子计算装置操纵表达为计算机系统的寄存器和存储器中的物理量、电子量的数据并将其改变为相似地表达为计算机系统存储器或寄存器或其它这种信息存储、传输或显示装置中的物理量的其它数据。
在以下描述中提供特定细节，以提供对示例实施例的彻底理解。然而，本领域普通技术人员之一应该理解，可在不用这些特定细节的情况下实施示例实施例。例如，可按照框图示出系统，以避免不必要的细节使示例实施例模糊。在其它情况下，可在丢开不必要的细节的情况下示出已知的处理、结构和技术，以避免使示例实施例模糊。
在以下描述中，可参照可实现为程序模块或功能性处理的操作的行为和象征性表达(例如，以流程图、流图、数据流图、结构图、框图等的形式)来描述示出性的实施例，所述程序模块或功能性处理包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、组件、数据结构等。可在现有电子系统(例如，存储器系统、系统芯片(SoC)装置、SoC系统、诸如个人数字助理(PDA)、智能电话、平板个人计算机(PC)、笔记本计算机的电子装置，等)中利用现有硬件来实现操作。这种现有硬件可包括中央处理单元(CPU)、数字信号处理器(DSP)、专用集成电路(ASIC)、SoC、现场可编程门阵列(FPGA)、计算机等中的一个或多个。
此外，时钟控制单元、电压控制单元、驱动强度控制单元、它们的组件等的一个或多个示例实施例可实现为(或包括)硬件、固件、执行软件的硬件或它们的任何组合。这种硬件可包括构造为专用机器或处理电路的CPU、SoC、DSP、ASIC、FPGA、计算机等中的一个或多个，以执行本文描述的功能以及这些元件的任何其它已知的功能。在至少一些情况下，CPU、SoC、DSP、ASIC和FPGA可通常称作处理电路、处理器和/或微处理器。虽然诸如时钟控制单元、电压控制单元、驱动强度控制单元等的组件可称作为“单元”，但是这些组件也可被称作“电路”。
虽然流程图可将操作描述为按顺序的处理，但是许多操作可平行执行、一并执行和/或同时执行。另外，操作的顺序可重排。当处理的操作完成时，处理可终止，但是也可具有图中未包括的额外步骤。处理可对应于方法、函数、工序、子例程、子程序等。当处理对应于函数时，其结束可对应于该函数返回至调用函数或主函数。
如本文的公开，术语“存储介质”、“计算机可读存储介质”或“非临时性计算机可读存储介质”可表示用于存储数据的一个或多个装置，其包括只读存储器(ROM)、随机存取存储器(RAM)、磁性RAM、磁心存储器、磁盘存储介质、光学存储介质、闪速存储器装置和/或用于存储信息的其它有形机器可读介质。术语“计算机可读介质”可包括(但不限于)便携式或固定存储装置、光学存储装置和能够存储、包含或携带指令和/或数据的各种其它介质。
此外，示例实施例的至少一些部分可通过硬件、软件、固件、中间件、微代码、硬件描述语言或它们的任何组合来实现。当按照软件、固件、中间件或微代码实现时，可将用于执行必要任务的程序代码或代码段存储在机器或诸如计算机可读存储介质的计算机可读介质中。当按照软件实现时，可将处理器、处理电路或处理单元编程，以执行必要任务，从而转变为专用处理电路、处理器或计算机。
代码段可表达工序、函数、子程序、程序、例程、子例程、模块、软件包、类，或者指令、数据结构或程序语句的任何组合。代码段可通过传递和/或接收信息、数据、自变量、参数或存储器内容与另一代码段或硬件电路结合。信息、自变量、参数、数据等可经包括存储器共享、消息传递、令牌传递、网络传输等的任何合适的方法传递、前进或发送。
基于闪速存储器的存储装置的性能和操作错误产生率会根据诸如温度、电压、天气、压强等的环境条件而改变。例如，现有技术的存储装置当在室温(例如，约20℃)下使用时可正常地(例如，相对较好地)操作，但是当在相对较冷的温度(例如，小于或等于约-10℃)下使用时会不正常地操作。此外，会因为各种原因发生现有技术的存储装置的操作错误。然而，主要原因是，作为在相对较冷的或相对较热的温度环境下使用的结果，存储器装置中使用的单元晶体管的温度特征的改变。
本发明构思的一个或多个示例实施例提供了存储装置、存储器控制器、存储器系统和/或它们的操作方法，能够降低由于例如使用装置的环境的条件的变化导致的操作错误和/或性能的改变。如本文讨论的那样，在一些情况下，环境的条件可指环境条件。
图1是示意性地示出根据本发明构思的示例实施例的存储器系统1000的框图。
参照图1，存储器系统1000包括：存储器装置1100；存储器控制器1200；以及主机1300。
存储器装置1100可由存储器控制器1200控制，并且可响应于从存储器控制器1200接收的命令(例如，读命令、写命令等)进行操作。存储器装置1100可包括诸如动态随机存取存储器(DRAM)、静态RAM(SRAM)等的易失性存储器和诸如电可擦除可编程只读存储器(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、闪速存储器等的非易失性存储器。
根据至少一些示例实施例，非易失性存储器可实现为包括三维(3D)存储器阵列。3D存储器阵列可以单片方式形成在衬底(例如，诸如硅衬底或绝缘体上半导体衬底的半导体衬底)上。3D存储器阵列可包括两个或更多个存储器单元的物理层级，其具有设置在衬底和与这些存储器单元的操作关联的电路(无论这种关联的电路在所述衬底上方还是在所述衬底内)上方的有源区域。所述阵列的各层级的层可沉积(例如，直接沉积)在所述阵列的各下一层级的层上。
在一个或多个示例实施例中，3D存储器阵列可包括竖直地取向以使得至少一个存储器单元位于另一存储器单元上方的竖直NAND(VNAND)串。至少一个存储器单元可包括电荷俘获层。每个VNAND串还可包括位于存储器单元上方的至少一个选择晶体管。所述至少一个选择晶体管可与存储器单元具有相同结构，并且可以单片方式与存储器单元一起形成。
以引用方式全文并入本文的以下专利文献描述了三维存储器阵列的适当构造，其中三维存储器阵列构造为多个层级，在各层级之间共享字线和/或位线，所述专利文献有：美国专利No.7,679,133；No.8,553,466；No.8,654,587；No.8,559,235；以及美国专利申请公开No.2011/0233648。
回到图1，存储器控制器1200连接在存储器装置1100与主机1300之间。存储器控制器1200可响应于主机1300的读请求从存储器装置1100读取数据。存储器控制器1200可将读取的数据发送至主机1300。存储器控制器1200也可从主机1300接收写请求和数据，并且可响应于写请求将写数据提供至存储器装置1100。
主机1300可根据一个或多个数据通信协议与存储器控制器1200进行通信。例如，主机1300可通过多种接口协议中的至少一个与存储器控制器1200进行通信，所述多种接口协议诸如通用串行总线(USB)协议、嵌入式多媒体卡(eMMC)协议、通用闪存(UFS)协议、外设组件互连(PCI)协议、快速PCI(PCI-E)协议、先进技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动器电子器件(IDE)协议、火线协议等。
存储器装置1100和存储器控制器1200可与时钟(也称作时钟信号)的跃迁同步地交换数据。存储器装置1100与存储器控制器1200之间的数据转移(也称作输入/输出)方法可包括：单数据速率(SDR)，其中在时钟的上升跃迁或下降跃迁中输入和输出数据；双数据速率(DDR)，其中在时钟的上升跃迁和下降跃迁中输入和输出数据；等。存储器控制器1200可在读操作中与读时钟的跃迁同步地从存储器装置1100中读取数据，并且可在写操作中与写时钟的跃迁同步地将数据提供至存储器装置1100。读时钟和写时钟通常可称作操作时钟。相似地，如本文讨论的那样，读电压和写电压可称作操作电压，并且读操作和写操作可称作存储器存取操作。
仍参照图1，存储器控制器1200包括时钟控制单元1250。时钟控制单元1250可控制存储器装置1100的数据I/O速度。可通过改变一个或多个操作时钟(诸如读时钟和/或写时钟)的频率来调整存储器装置1100的数据I/O速度。数据I/O速度随着时钟频率增大而增大，并且随着时钟频率减小而减小。可按照各种方式实现时钟控制单元1250。例如，时钟控制单元1250可实现为硬件、在硬件上执行的诸如算法的软件、固件等，或者硬件和软件的组合。
图2和图3是示意性地示出图1所示的存储器控制器1200的示例实施例的框图。图2示出了存储器控制器1200a的示例实施例，其中时钟控制单元1250通过硬件实现，而图3示出了存储器控制器1200b的示例实施例，其中时钟控制单元1250由通过硬件执行的软件模块实现。
参照图2，存储器控制器1200a包括：存储器接口1210；主机接口1220；中央处理单元(CPU)1230；随机存取存储器(RAM)1240；时钟控制单元1250和只读存储器(ROM)1260。
存储器接口1210结合至存储器装置1100。存储器接口1210可与操作时钟的跃迁同步地从存储器装置1100中读取数据或者将数据提供至存储器装置1100。存储器接口1210可基于存储器装置1100的类型利用各种方法发送和接收数据。例如，当存储器装置1100是NAND闪速存储器装置时，存储器接口1210可根据NAND闪存接口方法交换数据。NAND闪速存储器可分别与读使能信号nRE或写使能信号nWE的跃迁同步地输出或接收数据。如本文讨论的那样，NAND闪速存储器可为2D或3D NAND。
仍参照图2，CPU 1230可控制存储器控制器1200a的整体操作，并且执行算法、程序等的所有操作。当从主机1300接收写请求或读请求时，CPU 1230可控制存储器控制器1200a的整体操作以在存储器装置1100上执行写操作或读操作。CPU 1230可根据CPU时钟进行操作，并且可控制RAM 1240、时钟控制单元1250和ROM 1260。
RAM 1240可在CPU 1230的控制下进行操作。RAM 1240可用作工作存储器、缓冲存储器、高速缓冲存储器等。当用作工作存储器时，RAM 1240可临时性存储通过CPU 1230处理的数据。当用作缓冲存储器时，RAM 1240可缓冲从主机1300转移至存储器装置1100或从存储器装置1100转移至主机1300的数据。
当用作高速缓冲存储器时，RAM 1240可允许相对较低速存储器装置1100以相对较高速操作。在这种情况下，可将存储在RAM 1240的文件数据转储至存储器装置1100的缓冲区域中。CPU 1230可根据转储操作管理映射表。当存储器装置1100是闪速存储器时，RAM 1240可用作用于驱动闪存转换层(FTL)的驱动存储器。FTL可用于管理闪速存储器、映射表等的合并操作。
仍参照图2，如参照图1的描述，时钟控制单元1250可控制存储器装置1100的数据I/O速度。时钟控制单元1250可例如通过划分CPU 1230的CPU时钟来改变将被提供至存储器装置1100的读时钟和/或写时钟(操作时钟)的频率。时钟控制单元1250可接收与存储器系统1000的环境条件的变化关联的信息，并且可基于接收到的信息改变或调整将被提供至存储器装置1100的操作时钟的频率。存储器系统1000的环境条件可包括存储器系统1000的温度、存储器系统1000的环境温度、电压、压强、气候、使用时间等。
存储器系统1000的性能和/或操作错误的出现可根据使用存储器系统1000的环境的条件的改变而变化。在一个示例中，如果存储器装置1100是智能电话，则智能电话的性能和/或操作错误产生率可根据智能电话的环境条件而变化；例如，当用户在热带地区(例如，具有相对较热的温度的地区)使用智能电话时以及当用户在极地(例如，具有相对较冷的温度的地区)使用智能电话时。智能电话的性能和/或操作错误的变化可因为各种原因出现。在一个示例中，智能电话的性能和/或操作错误的变化的原因可为存储器装置1100中使用的存储器单元晶体管的温度特征。
为了减小由于存储器装置1100的环境条件的改变导致的性能和/或操作错误的变化，时钟控制单元1250可调整(或改变)将被提供至存储器装置1100的CPU时钟、读时钟和/或写时钟(操作时钟)的频率。例如，时钟控制单元1250可在相对较冷的温度条件(例如，小于或等于约-10℃)下减小操作时钟频率。时钟控制单元1250还可在包括室温(例如，约20℃，或者约-10℃与约85℃之间)的较温暖的温度将操作时钟频率设为相对较高(例如，最大)的值，并且在相对较热的温度(例如，大于或等于约85℃)减小操作时钟频率。通过按照这种方式调整操作时钟频率，可提高存储器系统1000的性能和/或使其最大化，同时降低其操作错误和/或使其最小化。
参照图3，在存储器控制器1200b中，时钟控制单元1250可通过执行一个或多个算法和/或固件的处理电路来实现，并且可在RAM1240上驱动。在断电时，时钟控制单元1250可按照固件的形式存储在诸如存储器装置1100或ROM 1260的非易失性存储器上。在通电时，时钟控制单元1250可在初始化操作中加载至RAM 1240中。
当存储器系统1000的环境条件改变时，时钟控制单元1250可按照与以上参照图2描述的方式相同或基本相同的方式调整存储器装置1100的数据I/O速度，从而提高存储器系统1000的性能和/或使其最大化，同时降低存储器系统1000的操作错误和/或使其最小化。稍后将更加详细地描述用于调整存储器存取操作的数据I/O速度的方法。
图4是用于描述时钟控制单元1250的示例实施例的示例操作的流程图。出于示例的目的，将关于时钟控制单元1250讨论图4所示的示例实施例。时钟控制单元1250可通过在正常操作中将一个或多个存储器存取操作的数据I/O速度设为正常(例如，最大)速度，但响应于检测到存储器系统1000的操作错误，降低数据I/O速度来提高性能和/或使其最大化。下面，将更详细地描述时钟控制单元1250的操作方法的示例实施例。
参照图4，在S110，时钟控制单元1250在正常操作中将数据I/O速度设为存储器存取操作的正常速度。在一个示例中，时钟控制单元1250可在正常操作中将数据输入/输出的时钟频率设为最大值，从而使存储器装置1100的性能最大化。对于DDR存储器，正常数据I/O速度可为约400Mbps，对应于约200MHz的时钟频率。
在S120，在诸如读操作和/或写操作的存储器存取操作的第一迭代中，时钟控制单元1250确定在输入/输出数据中是否出现错误。
根据至少一个示例实施例，时钟控制单元1250(或者存储器控制器1200)通过将输入/输出数据的写错误校正码(ECC)与期望的ECC进行比较来确定在输入/输出数据中是否出现错误。如果针对输入/输出数据的ECC与期望的ECC不同，则时钟控制单元1250确定在存储器存取操作的第一迭代过程中，在输入/输出数据中出现了错误。
在S120，如果在输入/输出数据中未出现错误(否)，则处理返回至S110并且继续正常操作。
回到S120，如果时钟控制单元1250确定在输入/输出数据中出现错误(是)，则在S1300，时钟控制单元1250执行用于修复错误的重试操作(下文中，称作“重试处理”)。
如下面更详细讨论的那样，重试处理可包括多个操作。在图4所示的示例实施例中，重试处理包括两个操作。然而，示例实施例不应限于该示例。
仍参照图4，在重试处理S1300中，在S130，时钟控制单元1250调整存储器装置1100的一个或多个操作条件(例如，数据I/O速度、操作电压的电平、驱动强度等)。在调整一个或多个操作条件之后，存储器装置1100利用调整后的一个或多个操作条件执行存储器存取操作的第二迭代。虽然本文中称作时钟控制单元，但是该单元也可称作为可调整操作条件(诸如除时钟频率和数据I/O速度以外的操作电压和驱动强度)的控制单元(或电路)。关于这一点，时钟控制单元还可包括稍后更加详细地描述的电压控制单元和/或驱动强度控制单元。
关于图4中的S130更详细地说明是，如果操作条件是数据I/O速度，则时钟控制单元1250可将数据输入/输出操作的第二迭代的数据I/O速度调整和/或设置为第一数据I/O速度。在一个示例中，第一数据I/O速度可为正常速度以提高存储器系统1000的性能和/或使其最大化。在另一示例中，时钟控制单元1250可将数据I/O速度从正常速度减小至小于正常速度的第一减小数据I/O速度，以提高数据可靠性。在又一示例中，时钟控制单元1250可将数据I/O速度(和/或时钟频率)增大至最大值以更快速地执行第二迭代。在这种情况下，时钟控制单元1250可增大存储器存取操作的操作电压和/或驱动强度，以提高在更高速度下的数据可靠性。
在另一示例中，时钟控制单元1250可将存储器存取操作的第二迭代的操作电压(例如，读电压和/或写电压)电平增大至大于在存储器存取操作的第一迭代中使用的操作电压电平的第一增大操作电压电平。
在另一示例中，时钟控制单元1250可将存储器存取操作的第二迭代的驱动强度增大至大于在存储器存取操作的第一迭代中使用的驱动强度的第一增大驱动强度。
回到图4，时钟控制单元1250随后可利用调整后的一个或多个操作条件执行存储器存取操作的第二迭代，并且在S140中确定在存储器存取操作的第二迭代中是否出现错误。时钟控制单元1250可按照与以上参照S120讨论的方式相同或基本相同的方式确定在存储器存取操作的第二迭代S140中是否出现错误。
如果未出现错误(否)，则时钟控制单元1250可将调整后的一个或多个调整的操作条件存储在RAM 1240中，并且返回至S110，其中将存储的一个或多个操作条件用作存储器装置1100运行的正常操作的操作条件。
回到S140，如果在存储器存取操作的第二迭代中出现错误，则时钟控制单元1250进一步调整存储器存取操作的第三迭代的一个或多个操作条件。
在一个示例中，时钟控制单元1250可将存储器存取操作的数据I/O速度减小至小于第一减小数据I/O速度的第二减小数据I/O速度，以提高数据可靠性。在另一示例中，时钟控制单元1250可将存储器存取操作的数据I/O速度从正常速度减小至第一减小数据I/O速度以提高数据可靠性。在又一示例中，时钟控制单元1250可将数据I/O速度(和时钟频率)增大至例如最大值，以更快速地执行存储器存取操作的第三迭代。在该示例中，还可调整其它操作条件，以提高在更高的速度下的数据可靠性。
在另一示例中，时钟控制单元1250可将存储器存取操作的第三迭代的操作电压电平进一步增大至大于在存储器存取操作的第二迭代中使用的第一增大操作电压电平的第二增大操作电压电平。
在另一示例中，时钟控制单元1250可将存储器存取操作的第三迭代的驱动强度进一步增大至大于在存储器存取操作的第二迭代中使用的第一增大驱动强度的第二增大驱动强度。
在步骤S160中，时钟控制单元1250利用进一步调整后的一个或多个操作条件执行存储器存取操作的第三迭代(第二重试操作)。
如果在存储器存取操作的第三迭代中出现错误，则存储器系统1000可输出错误。然而，如果未出现错误，则时钟控制单元1250可将调整后的一个或多个操作条件(例如，操作电压电平、数据I/O速度、驱动强度等)存储在RAM 1240中，并且利用存储的一个或多个操作条件作为存储器装置1100运行的正常操作的操作条件。
为了降低存储器系统1000的操作错误和/或使其最小化以及/或者提高数据可靠性，可利用适用于提高数据可靠性和减少错误的一个或多个操作条件(例如，第二减小数据I/O速度、第二增大操作电压电平、第二增大驱动强度等)来执行存储器存取操作的第三迭代。如本文讨论的那样，时钟控制单元1250可通过管理存储器装置1100的存储器存取操作(例如，数据输入/输出操作)的操作条件修复错误的输入/输出数据。
根据至少一些示例实施例，时钟控制单元1250可调整存储器存取操作的操作条件，以有利于错误恢复。在完成错误恢复之后，时钟控制单元1250可将存储器存取操作的操作条件调整回正常(例如，初始和/或最大)。在一个示例中，时钟控制单元1250可降低存储器存取操作的数据I/O速度以有利于错误恢复。在该示例中，在完成错误恢复之后，时钟控制单元1250可将存储器存取操作的数据I/O速度增大返回至正常速度。
在另一示例中，时钟控制单元1250可在给定的(或者说是，期望或预定的)时间段中调整存储器存取操作的操作条件，以有利于错误恢复。在错误恢复之后，或者所述时间段截止，时钟控制单元1250可将存储器存取操作的操作条件调整回正常。例如，时钟控制单元1250可在给定的(或者说是，期望或预定的)时间段中降低存储器存取操作的数据I/O速度，以有利于错误恢复。在错误恢复之后，或者所述时间段截止，时钟控制单元1250可将数据I/O速度增大返回至正常速度。
如上所述，根据本发明构思的至少一个示例实施例的存储器系统1000可包括在存储器控制器1200中实现的时钟控制单元1250。如以上讨论的那样，时钟控制单元1250可调整存储器存取操作和/或存储器存取操作的迭代的数据I/O速度(以及操作电压和/或驱动强度)。
根据本发明构思的一个或多个示例实施例，通过在具有相对较冷的温度(例如，小于或等于约-10℃)的环境和具有相对较热的温度(例如，大于或等于约85℃)的环境中降低时钟频率，以及在诸如室温(例如，约20℃或约-10℃与约85℃之间)的较温暖的温度将时钟频率设为相对较高的水平，可提高存储器系统1000的性能和/或使其最大化，同时降低其操作错误和/或使其最小化。
根据至少一些示例实施例，图1所示的存储器装置1100可为闪速存储器。由于闪速存储器能够在相对较短的时间段中存储相对大量的数据，因此将闪速存储器广泛用作数据存储装置。基于闪速存储器的存储装置可用作诸如SD卡、微SD卡、USB存储装置等的可移除存储介质，或者用作诸如eMMC等的嵌入式存储介质。具体地说，例如，基于闪速存储器的存储装置可广泛用于诸如智能电话、平板PC等的移动装置。当将该类型的存储装置应用于移动装置时，存储装置的操作可根据用户的位置受到诸如温度、压强等的周围环境的影响。通过利用示例实施例，可提高和/或优化存储器系统的性能，同时降低操作错误和/或使其最小化。
根据一个或多个示例实施例，闪速存储器系统可包括温度传感器和控制电路(或单元)。温度传感器可检测诸如NAND闪速存储器系统的闪速存储器系统的温度降低至第一阈温度水平以下，并且控制电路可响应于检测到温度降低至第一阈温度水平以下来调整存储器存取操作的操作条件。
操作条件可包括以下中的一个或多个：(i)存储器存取操作的数据I/O速度，(ii)存储器存取操作的读电压电平，以及(iii)闪速存储器系统的驱动强度。
在一个示例中，控制电路可为时钟控制单元，并且操作条件可为存储器存取操作的数据I/O速度。在该示例中，时钟控制单元可响应于检测到闪速存储器系统的温度降低至第一阈温度水平以下将存储器存取操作的数据I/O速度从第一数据I/O速度(例如，最大速度)减小至第二数据I/O速度。
如果温度传感器检测到闪速存储器系统的温度进一步降低至第二阈温度水平以下，则时钟控制单元可响应于检测到闪速存储器系统的温度进一步降低至第二阈温度水平以下将数据I/O速度从第二数据I/O速度进一步减小至第三数据I/O速度。
如果温度传感器检测到闪速存储器系统的温度升高回至第一阈温度水平以上，则时钟控制单元可响应于检测到闪速存储器系统的温度升高至第一阈温度水平以上将数据I/O速度从第二数据I/O速度增大返回至第一数据I/O速度。
如果操作条件是存储器存取操作的驱动强度或读电压电平，则控制电路可响应于检测到闪速存储器系统的温度降低至第一阈温度水平以下将驱动强度或读电压电平从第一水平增大至第二水平。在这种情况下，控制电路可为(或包括)时钟控制单元、驱动强度控制单元和/或电压控制单元。
控制电路可响应于通过温度传感器检测到闪速存储器系统的温度进一步降低至第二阈温度水平以下将驱动强度或读电压电平从第二水平进一步增大至第三水平。
如果温度传感器检测到闪速存储器系统的温度升回第一阈温度水平以上，则控制电路可响应于检测到闪速存储器系统的温度升高至第一阈温度水平以上将驱动强度或读电压电平从第二水平减小返回至第一水平。
虽然分别进行讨论，但是控制电路可响应于检测到的温度改变来调整操作条件中的一个或多个。
根据至少一些示例实施例，控制电路可基于与存储器系统关联的温度信息调整存储器存取操作的数据I/O速度。例如，如果温度信息指示存储器系统的温度低于第一阈温度水平，则控制电路可将数据I/O速度调整为第一数据I/O速度；如果温度信息指示存储器系统的温度在第一阈温度水平与第二阈温度水平之间，则控制电路可将数据I/O速度调整为第二数据I/O速度；如果温度信息指示存储器系统的温度大于第二阈温度水平，则控制电路可将数据I/O速度调整为第三数据I/O速度。第一数据I/O速度和第三数据I/O速度可小于第二数据I/O速度。
根据至少一些示例实施例，一种NAND闪速存储器系统包括温度传感器和时钟控制电路。温度传感器可检测NAND闪速存储器系统的温度降低至第一阈温度水平以下，并且响应于检测到温度降低至第一阈温度水平以下，时钟控制电路可减小存储器存取操作的时钟频率和数据I/O速度中的至少一个。
图5是示意性地示出根据本发明构思的示例实施例的基于闪速存储器的存储装置2000的框图。
参照图5，存储装置2000包括闪速存储器2100和存储器控制器2200。
闪速存储器2100可根据存储器控制器2200的控制执行以下存储器存取操作：擦除操作、写操作、读操作等。闪速存储器2100可以存储块为单位执行擦除操作，并且可以页为单位执行写操作和/或读操作。闪速存储器2100可根据单元阵列的结构具有2D结构或3D结构。具有2D结构的平面式闪速存储器的存储器单元可沿着与衬底平行或基本平行的方向形成。具有3D结构的竖直NAND(VNAND)式闪速存储器的存储器单元可沿着与衬底垂直或基本垂直的方向形成。
在至少一个示例实施例中，闪速存储器2100可实现为包括3D存储器阵列。3D存储器阵列可以单片方式形成在衬底(例如，诸如硅衬底或绝缘体上半导体衬底的半导体衬底)上。3D存储器阵列可包括两个或更多个存储器单元的物理层级，所述存储器单元具有设置在衬底和与这些存储器单元的操作关联的电路(无论这种关联的电路在所述衬底上方还是以内)上方的有源区域。所述阵列的各级的层可沉积(例如，直接沉积)在所述阵列的各下一级的层上。
在一个或多个示例实施例中，3D存储器阵列可包括竖直地取向以使得至少一个存储器单元位于另一存储器单元上方的VNAND串。至少一个存储器单元可包括电荷俘获层。各个VNAND串还可包括位于存储器单元上方的至少一个选择晶体管。所述至少一个选择晶体管可具有与存储器单元的结构相同或基本相同的结构，并且可以单片方式与存储器单元一起形成。
回到图5，闪速存储器2100可在每个存储器单元中存储单比特数据或多比特数据(例如，两个或更多个数据比特)。每存储器单元存储单比特数据的SLC闪速存储器可根据阈电压分布具有一个擦除状态和一个编程状态。每存储器单元存储多比特数据的MLC闪速存储器可根据阈电压分布具有一个擦除状态和多个编程状态。
存储器控制器2200可响应于来自外部装置(例如，主机)的请求控制闪速存储器2100的存储器存取操作(例如，读操作、写操作等)。
如图5所示，存储器控制器2200包括：闪存接口2210；主机接口2220；中央处理单元(CPU)2230；RAM 2240；时钟控制单元2250；和ROM 2260。
时钟控制单元2250可按照与以上参照时钟控制单元1250讨论的方式相同或基本相同的方式来实现(例如，通过硬件、在RAM 2240上被驱动并且通过硬件执行的软件和/或硬件和软件的组合)。如果在RAM 2240上被驱动的软件中实现，则时钟控制单元2250可在断电时被存储在闪速存储器2100，并且在通电时在初始化操作中被装载至RAM 2240中。
如图5所示，闪速存储器2100包括温度感测装置(“TEMP”)2141。温度感测装置2141还可被称作温度传感器。
温度感测装置2141可感测(或检测)闪速存储器2100的温度，并且将指示检测到的温度的温度信息输出至存储器控制器2200。在一个示例中，如果温度感测装置2141检测到闪速存储器的温度升高至阈值以上，并且闪速存储器2100开始异常操作(例如，由于温度变化出现错误)，则时钟控制单元2250可根据CPU 2230的控制调整(例如，减小)闪速存储器2100的数据I/O速度。根据至少一个示例实施例，时钟控制单元2250可基于来自闪速存储器2100的温度信息改变数据I/O速度。
根据至少一些示例实施例，例如，温度感测装置2141可为数字温度计或任何其它合适的温度计或温度感测装置。温度感测装置2141可定期感测(检测)闪速存储器2100的温度值，并且将定期感测的温度存储在例如闪速存储器2100中。根据至少一些其它示例实施例，温度感测装置2141可响应于例如读请求根据需要感测闪速存储器2100的温度。
在至少一个示例实施例中，时钟控制单元2250可随着闪速存储器2100的温度变化按照逐步方式调整闪速存储器2100的数据I/O速度。
图25是用于示出图5所示的存储装置2000的示例操作的数据I/O速度-温度的曲线图。图26是示出用于控制在存储装置2000执行的存储器存取操作的数据I/O速度的方法的示例实施例的流程图。虽然图26中未示出，但是随着存储装置2000的温度降低，可反复执行所述方法。
图25所示的曲线图示出了其中随着闪速存储器2100的温度降低，时钟控制单元2250使闪速存储器2100上的存储器存取操作的数据I/O速度按照逐步方式减小的示例。图25所示的曲线图还示出了，在至少一些情况下，随着闪速存储器2100的温度升高，时钟控制单元2250使闪速存储器2100的数据I/O速度按照逐步方式增大。
参照图25和图26，在S2602，温度感测装置2141检测到存储装置2000的温度降低至阈温度值(例如，TC1、TC2、TC3)以下。响应于检测到温度的降低，温度感测装置2141将温度信息输出至时钟控制单元2250。温度信息指示存储装置2000的温度已降低至阈温度值以下。
响应于接收温度信息，在S2603，时钟控制单元2250在当前存储器存取操作中确定是否出现错误。时钟控制单元2250可在当前存储器存取操作中按照与以上参照图4中的S120讨论的方式相同或基本相同的方式确定是否出现错误。
如果未出现错误，则时钟控制单元2250不调整存储器存取操作的后续迭代的数据I/O速度，并且在S2604，存储装置2000继续以当前数据I/O速度执行存储器存取操作的迭代。
回到S2603，如果在存储器存取操作中出现错误，则在S2606，时钟控制单元2250将存储器存取操作的后续迭代的数据I/O速度减小。存储装置2000随后利用减小的数据I/O速度执行存储器存取操作的进一步迭代。
关于图25更详细地说，如果闪速存储器2100的温度在第一下阈温度TC1与第一上阈温度TH1之间(例如，约-10℃与约85℃之间)，则时钟控制单元2250将闪速存储器2100的数据I/O速度保持在约400Mbps的第一(例如，正常)数据I/O速度。
如果温度感测装置2141检测到闪速存储器2100的温度降低至第一下阈温度TC1以下，则温度感测装置2141将指示该温度改变的温度信息输出至时钟控制单元2250。响应于接收到的温度信息，如果在存储器存取操作中出现错误，则时钟控制单元2250可针对存储器存取操作的后续迭代将数据I/O速度从第一数据I/O速度减小至约333Mbps的第一减小数据I/O速度。
如上所述，随着温度感测装置检测到温度的进一步降低，可反复地执行图26所示的方法。
例如，随着温度感测装置2141检测到温度的进一步降低(例如，第二下阈温度TC2、第三下阈温度TC3等以下)，时钟控制单元2250可按照逐步方式继续减小数据I/O速度。
随着闪速存储器2100的温度升高至第三下阈温度TC3以上、升高至第二下阈温度TC2以上，并且随后升高至第一下阈温度TC1以上，时钟控制单元2250可使数据I/O速度按照逐步方式增大返回至约400Mbps的第一数据I/O速度。
仍参照图25，如果温度升高至所述上阈温度TH1、TH2和TH3以上，则时钟控制单元2250可按照与上面讨论的方式相同或基本相同的方式减小数据I/O速度。
根据至少一些示例实施例，存储器控制器2200可包括温度感测装置。在这种情况下，时钟控制单元2250可基于在存储器控制器2200测量的温度信息调整(或者说是，调制)数据I/O速度。
闪速存储器2100可采用具有相对较高的集成度和/或容量的3D结构的VNAND的形式。而且，闪速存储器2100可应用于按照相对高速的操作的双数据速率(DDR)方式发送数据的产品。由于诸如温度、压强等的周围环境的变化导致的存储装置2000的操作错误可随着更高的集成度、更高的容量和/或更高速的操作而逐渐增加。
图6是示意性地示出其中图5的闪速存储器具有3D结构的示例实施例的框图。
参照图6，闪速存储器2100包括：单元阵列2110；数据输入/输出电路2120；地址解码器2130；和控制逻辑2140。
单元阵列2110包括多个存储块BLK1至BLKz，其中的每一个形成为具有3D结构(或竖直结构)。在具有2D(或水平)结构的存储块中，存储器单元可沿着与衬底平行或基本平行的方向形成。在具有三维结构的存储块中，存储器单元可沿着与衬底垂直或基本垂直的方向形成。各个存储块可为闪速存储器2100的擦除单元。
数据输入/输出电路2120可通过多条位线与单元阵列2110连接。数据输入/输出电路2120可从外部装置接收数据，或者可将从单元阵列2110读取的数据输出至外部装置。地址解码器2130通过多条字线和选择线GSL和SSL与单元阵列2110连接。地址解码器2130可响应于地址ADDR选择字线。
控制逻辑2140可控制闪速存储器2100的编程、擦除、读取等。例如，在编程过程中，控制逻辑2140可控制地址解码器2130，以将编程电压供应至选择的字线，并且可控制数据输入/输出电路2120，以编程数据。
在该示例实施例中，控制逻辑2140包括温度感测装置(“TEMP”)2141。温度感测装置2141可测量周围温度(例如，闪速存储器2100的温度和/或与闪速存储器2100关联的环境温度)，并且将指示感测到的温度的信息输出至存储器控制器2200。在一个示例中，如以上参照图25和图26讨论的，温度感测装置2141可检测温度降低至下阈值以下和/或上阈值以上，并且可将指示检测的温度信息输出至存储器控制器2200。
图7是示意性地示出图6所示的存储块BLK1的3D结构的示例实施例的透视图。
参照图7，存储块BLK1可沿着垂直于衬底SUB的方向形成。n+掺杂区可形成在衬底SUB中。栅电极层和绝缘层可依次沉积在衬底SUB上。电荷存储层可形成在栅电极层与绝缘层之间。
在栅电极层和绝缘层沿着竖直方向被图案化的情况下可形成V形柱。柱可通过栅电极层和绝缘层与衬底SUB连接。柱的外部O可由沟道半导体形成，并且其内部I可由诸如二氧化硅的绝缘材料形成。
存储块BLK1的栅电极层可与地选择线GSL、多条字线WL1至WL8和串选择线SSL连接。存储块BLK1的柱可与多条位线BL1至BL3连接。在图7中，例示了这样的示例实施例：一个存储块BLK1具有两条选择线SSL和GSL、八条字线WL1至WL8以及三条位线BL1至BL3。然而，本发明构思不应限于该示例。例如，上述线的数量可增加或减少。而且，存储块BLK1可包括在两条选择线SSL和GSL与字线WL之间的一条或多条伪字线(未示出)。
图8是图6所示的存储块的等效电路。
参照图8，NAND串NS11至NS33连接在位线BL1至BL3与公共源极线CSL之间。每个NAND串(例如，NS11)包括串选择晶体管SST、多个存储器单元MC1至MC8和地选择晶体管GST。
串选择晶体管SST与串选择线SSL1至SSL3连接。存储器单元MC1至MC8分别连接至字线WL1至WL8。地选择晶体管GST连接至地选择线GSL。串选择晶体管SST连接至位线，并且地选择晶体管GST连接至公共源极线CSL。
具有相同或基本相同的高度的各条字线(例如，WL1)共同连接，并且串选择线SSL1至SSL3彼此分离。在(构成一页的)编程存储器单元与第一字线WL1连接并且包括在NAND串NS11、NS12和NS13中时，可选择第一字线WL1和第一串选择线SSL1。
图9是示出图7和图8所示的存储器单元中的示例电阻变化的曲线图。在图9中，横坐标表示温度变化，而纵坐标表示存储器单元的电阻变化。
参照图9，存储器单元的电阻与温度成反比地增大。例如，当温度为约-10℃时，电阻值可为“R1”，当温度为约-20℃时，电阻值为约“R2”，并且当温度为约-30℃时，电阻值为约“R3”。在该示例中，R3＞R2＞R1。
存储器单元可具有电阻随着温度降低而增大的特征。当存储器单元的电阻在相对较低(冷)的温度下增大时，会出现数据错误。具体地说，例如，当图5所示的存储装置2000是高速DDR存储器时，在相对较低(冷)的温度下数据错误现象会增加。
图10是示意性地示出根据数据I/O速度的变化的示例数据错误缓解率和根据温度变化的数据错误率的表。图10示出了测试在约-25℃的相对较低(冷)的温度下出现数据错误的多个存储装置的结果。
参照图10，当存储装置的电源电压VDD为约1.7V并且其温度是室温(例如，约20℃)时，当数据I/O速度为AAA Mbps、BBB Mbps或CCC Mbps时不会出现数据错误。如本文讨论的那样，AAA可为约400Mbps，BBB可为约333Mbps，并且CCC可为约266Mbps，从而AAA＞BBB＞CCC。这些测试结果示出了存储装置在室温下正常操作。
仍参照图10，当存储装置的温度降低至约-25℃以下时，数据错误产生率会根据数据I/O速度而变化。例如，在-25℃，当数据I/O速度为约AAA Mbps时，数据错误产生率为100％(例如，所有存储装置出现操作错误)。当数据I/O速度减小至BBB Mbps时，数据错误产生率降低至约64％。在这种情况下，如果数据I/O速度从AAA Mbps减小至BBB Mbps，则操作错误降低约36％。
当数据I/O速度减小至CCC Mbps时，数据错误产生率进一步降低至约36％。因此，当数据I/O速度从AAA Mbps减小至CCC Mbps时，数据错误产生率可降低约64％。如从图10中可理解的那样，在相对较低(冷)的温度，通过降低在相对较低的温度执行的存储器存取操作的数据I/O速度，可降低数据错误频率。
图11是示意性地示出数据I/O速度按照逐步方式以增量方式逐渐减小的示例实施例的时序图。图5所示的时钟控制单元2250可根据例如通过温度感测装置感测到的存储装置2000的周围环境的变化逐步地调整时钟信号DQx的时钟频率或数据I/O速度。
时钟控制单元2250可通过将数据I/O速度在(例如，设为默认的)正常操作中设为正常速度(例如，AAA Mbps)来使得闪速存储器2100的操作性能最大化。当闪速存储器2100在最大数据I/O速度(例如，AAA Mbps)操作时，因为在较短的时间量中读和写了更多的数据，所以闪速存储器2100的操作性能可提高。
当在相对较低(冷)的温度(例如，小于或等于约-10℃)使用存储装置2000时，时钟控制单元2250可将数据I/O速度减小至第一较低的数据I/O速度(例如，BBB Mbps)，从而抑制闪速存储器2100的操作性能的降低和/或使其最小化，同时也减少数据错误。时钟控制单元2250可基于来自闪速存储器2100的温度信息来调整数据I/O速度。
当在更低(更冷)的温度(例如，小于或等于约-20℃)下使用存储装置2000时，时钟控制单元2250可将数据I/O速度进一步减小至第二较低的数据I/O速度(例如，CCC Mbps)。在一个示例中，第二较低的数据速度可为存储装置2000的存储器存取操作的最小值。虽然这会降低存储装置2000的性能，但是该调整可抑制(例如，防止)存储装置2000不操作或异常操作的可能性。
图12是示意性地示出当数据I/O速度从AAA Mbps减小至CCCMbps时的操作电压的波形的曲线图。在该示例中，假设存储器控制器2200和闪速存储器2100的操作电压为约1.8V。
参照图12，在相对较低的温度，如果时钟控制单元2250将闪速存储器2100的数据I/O速度设为AAA Mbps，则电阻的增大和相对高速操作的组合可防止操作电压完成最大摆动。结果，当存储装置2000在相对较冷的温度下执行相对高速的存储器存取操作时会出现数据错误。
如果时钟控制单元2250在相对较冷的温度下将数据I/O速度减小至约CCC Mbps，则操作电压可完全摆动至最高约1.8V。在这种情况下，因为操作电压完全摆动而不管存储器单元的电阻在相对较冷的温度下增大，所以可降低数据错误产生率。
根据本发明构思的一个或多个示例实施例的存储装置可在正常操作(例如，温度在第一下阈温度TC1与第一上阈温度TH1之间)中将数据I/O速度设为正常速度或最大速度，以提高闪速存储器的性能。在存储器单元晶体管的电阻变化的相对较冷的温度(例如，当存储装置的温度降低至第一下阈温度以下)，存储装置可减小数据I/O速度，以在这些温度下降低数据错误产生率。
图13是示意性地示出图5所示的时钟控制单元的示例实施例的框图。
参照图13，时钟控制单元2250包括时钟管理器2251和重试管理器2252。如上所述，时钟管理器2251和重试管理器2252可实现为硬件、通过硬件执行的软件或者硬件和软件的组合。
在一个示例中，时钟管理器2251可从温度感测装置接收诸如检测到的温度的外部信息INFO，并且可基于接收到的信息INFO调整时钟CLK(也作操作时钟)的频率。通过调整时钟CLK的频率，时钟管理器2251可改变存储器存取操作或其迭代的数据I/O速度。时钟管理器2251将调整后的时钟CLK输出至重试管理器2252。
重试管理器2252可利用通过时钟管理器2251管理的数据I/O速度在闪速存储器2100上执行(或使得对应的存储装置执行)重试处理。如以上参照例如图4描述的那样，重试处理可分为两个重试操作。
在第一重试操作中，可改变一个或多个操作条件(例如，电压电平等)，随后可利用第一数据I/O速度(例如，正常速度)重试闪速存储器2100上的存储器存取操作。在第二重试操作中，数据I/O速度可减小，并且可利用改变后的操作条件和第二数据I/O速度(例如，减小的速度)再次重试存储器存取操作。
图13所示的时钟控制单元2250的示例实施例也可执行图4和图26所示的方法。因为已经描述了图4和图26所示的方法，所以这里不提供重复讨论。
仍参照图13所示的示例实施例，根据至少一个示例实施例，如果在相对较低(冷)的温度(例如，小于或等于约-10℃)下的读操作中出现操作错误，则时钟管理器2251可仍保持正常速度(例如，AAA Mbps)作为读速度。在这种情况下，重试管理器2252可基于通过时钟管理器2251保持的正常速度通过谷搜索操作调整读电压电平。重试管理器2252随后可利用调整后的读电压电平在闪速存储器2100上重试读操作。在这种情况下，重试管理器2252可使用正常速度(例如，AAA Mbps)。
在另一示例中，时钟管理器2251可将读速度减小至第一较低的读速度(例如，BBB Mbps)，并且重试管理器2252可基于第一较低的读速度通过谷搜索操作调整读电压电平。重试管理器2252随后可利用调整后的读电压电平和第一较低的读速度在闪速存储器2100上重试读操作。
如果在第一重试操作中出现操作错误，则时钟管理器2251可将读速度进一步减小至第二较低的读速度(例如，CCC Mbps)。在一个示例中，时钟管理器2251可基于来自闪速存储器2100的温度信息减小读速度。可通过诸如本文讨论的温度感测装置2141的温度感测装置提供温度信息。重试管理器2252随后可基于第二较低的读速度(例如，CCC Mbps)执行第二谷搜索操作，以调整第二重试操作的读电压电平。重试管理器2252随后可利用调整后的读电压电平和第二较低的读速度重试读操作。
图14是用于描述图5所示的时钟控制单元的示例实施例的另一示例操作的流程图。根据至少该示例实施例，时钟控制单元2250可将数据I/O速度在(例如，默认的)正常操作中设为正常速度(例如，最大速度，诸如AAA Mbps)。如果当闪速存储器2100在相对较低(冷)的温度下操作时出现错误或其它问题，则时钟控制单元2250可将数据I/O速度减小至第一较低的速度(例如，BBB Mbps或CCC Mbps)。在一个示例中，可基于通过温度感测装置检测到的温度确定第一较低的速度。
参照图14更详细地说，在S210，时钟控制单元2250可正常操作并且执行正常操作。在正常操作中，可以正常速度(例如，AAA Mbps)执行数据输入/输出操作(例如，读操作)。例如，时钟控制单元2250可利用表(例如，预定表(PDT))执行正常操作。PDT是存储预测的谷搜索值的表。根据至少该示例实施例，时钟控制单元2250可管理闪速存储器2100的存储器存取操作(也称作数据输入/输出操作)，以根据在PDT中限定的一个或多个操作条件以正常速度执行输入/输出操作。
在S220，时钟控制单元2250确定在正常操作中是否出现闪速存储器2100的操作错误和/或输入/输出数据是否包括错误。时钟控制单元2250可按照与以上参照图4中的S120讨论的方式相同或基本相同的方式确定在正常操作中是否出现操作错误和/或输入/输出数据是否包括错误。
如果闪速存储器2100未出现操作错误并且输入/输出数据不包括错误(否)，则返回至S210，时钟控制单元2250保持正常速度，并且闪速存储器2100继续正常操作。
如果时钟控制单元2250确定出现操作错误和/或输入/输出数据包括错误(是)，则时钟控制单元2250可响应于确定的操作错误和/或包括在输入/输出数据中的错误来执行谷搜索操作。
例如，如果输入/输出数据包括错误，则在S230，时钟控制单元2250执行第一谷搜索操作。重试管理器2252(图13)可通过第一谷搜索操作调整操作电压电平(例如，读电压电平)。重试管理器2252随后可利用调整后的操作电压电平在闪速存储器2100上重试存储器存取操作(例如，读操作)。在这种情况下，重试管理器2252可利用第一数据I/O速度在闪速存储器2100上重试存储器存取操作。在该示例中，第一数据I/O速度可为正常速度(例如，AAA Mbps)。在另一示例中，时钟控制单元2250可将数据I/O速度减小至第一较低的速度(例如，BBB Mbps)，并且重试管理器2252可基于第一较低的速度调整操作电压电平。重试管理器2252随后可利用第一较低的速度和调整后的操作电压电平在闪速存储器2100上重试存储器存取操作。
仍参照图14，在S240，时钟控制单元2250可确定在第一重试操作中是否出现操作错误和/或输入/输出数据是否包括错误。时钟控制单元2250可按照与以上参照S220讨论的方式相同或基本相同的方式确定在第一重试操作中是否出现操作错误和/或输入/输出数据是否包括错误。
如果未出现操作错误并且输入/输出数据不包括错误(否)，则时钟控制单元2250可保持第一数据I/O速度(例如，正常速度或第一较低的速度)。处理随后返回至S210，并且闪速存储器2100利用在S230计算的第一速度和操作电压电平继续正常操作。
回到S240，如果出现操作错误和/或输入/输出数据包括错误(是)，则在S250，时钟控制单元2250相对于在正常操作和/或第一重试操作中使用的第一数据I/O速度减小数据I/O速度。根据至少一些示例实施例，时钟管理器2251可基于来自闪速存储器2100的温度信息减小操作速度。在一个示例中，时钟管理器2251可基于温度减小操作速度，如本文参照图25和图26讨论的那样。
在S260，时钟控制单元2250基于减小的数据I/O速度执行第二谷搜索操作。在一个示例中，重试管理器2252可基于减小的数据I/O速度(例如，CCC Mbps)通过执行第二谷搜索操作来调整操作电压电平(例如，读电压电平)。
重试管理器2252随后可利用减小的数据I/O速度和调整后的操作电压电平在闪速存储器2100上执行第二重试操作。这样，可在闪速存储器2100上执行存储器存取操作的另一迭代。
如果在第二重试操作中出现错误，则重试管理器2252可输出错误。然而，如果不出现错误，则为了继续进行正常操作，可利用减小的数据I/O速度和调整后的操作电压电平。
如上所述，根据本发明构思的至少一个示例实施例的存储装置2000包括位于存储器控制器2200的时钟控制单元2250，其中时钟控制单元2250构造为调整存储装置2000的数据I/O速度。根据至少一些示例实施例，时钟控制单元2250可响应于例如至少部分地由于环境条件(例如，周围环境条件，诸如存储装置的温度、压强等)的变化导致在存储装置2000出现操作错误来调整数据I/O速度，以修复和/或校正输入/输出数据中的错误。
图15是用于描述以上参照图14讨论的第一谷搜索操作和第二谷搜索操作的示例实施例的图。出于示例的目的，将参照时钟控制单元2250和闪速存储器2100描述图15所示的图。
参照图15，闪速存储器2100可在每个存储器单元中存储一个或多个数据比特。在一个示例中，存储器单元可存储2比特数据。在这种情况下，每个存储器单元可具有对应于擦除状态E和三个编程状态P1至P3之一的阈电压分布。
如上所述，存储器单元的电阻值可在相对较低(冷)的温度和/或相对高速(例如，AAA Mbps)下增大。结果，邻近的阈电压分布会重叠，如图15所示。在这种情况下，时钟控制单元2250可通过第一谷搜索操作搜索第一谷搜索值V1、V2和V3。如以上讨论的那样，时钟控制单元2250可利用识别的谷搜索值执行第一重试操作。
在减小数据I/O速度之后，时钟控制单元2250可执行第二谷搜索操作。例如，如果数据I/O速度减小至CCC Mbps，则可获得改进的阈电压分布。
在该示例中，如图15所示，时钟控制单元2250可通过第二谷搜索操作搜索第二谷搜索值V1'、V2'和V3'。时钟控制单元2250可存储通过第二重试操作识别的第二谷搜索值V1'、V2'和V3'，并且针对闪速存储器2100的下一操作使用识别的值。在一个示例中，可将第二谷搜索值V1'、V2'和V3'存储在RAM 2240(参照图5)。
如以上参照图14讨论的那样，时钟控制单元2250随后可利用减小的数据I/O速度和识别的第二谷搜索值执行第二重试操作。
当在第二重试操作之后在闪速存储器2100上执行进一步的存储器存取操作(例如，读操作)时，存储装置2000可使用存储的第二谷搜索值V1'、V2'和V3'。也就是说，时钟控制单元2250可在闪速存储器2100上以正常速度(例如，AAA Mbps)但是利用第二谷搜索值V1'、V2'和V3'执行存储器存取操作。
根据至少一个示例实施例的存储装置2000可包括存储器控制器2200中的时钟控制单元2250，并且存储器控制器2200可通过时钟控制单元2250调整数据I/O速度。根据至少该示例实施例，闪速存储器2100的数据输入/输出的时钟的频率可在相对较低(冷)的温度(例如，小于或等于约-10℃)下降低，时钟频率可在较温暖的温度(例如，约20℃或约-10℃与约85℃之间)下设为相对较高的值，并且时钟的频率可在相对较热的温度(例如，大于或等于约85℃)下降低。因此，可提高存储装置2000的性能和/或使其最大化，同时降低操作错误和/或使其最小化。
根据至少一些其它示例实施例，时钟控制单元2250可实现在闪速存储器2100或主机(未示出)中而不在存储器控制器2200中。例如，时钟控制单元2250可位于嵌入在智能电话或平板PC中的存储装置以外，并且可实现为适应性地应对诸如温度的周围环境条件的变化。
图16是示意性地示出时钟控制单元被包括在主机中的示例实施例的框图。
参照图16，存储器系统2500包括存储装置2600和主机2700。存储装置2600包括闪速存储器2610和存储器控制器2620。主机2600包括时钟控制单元2710。
在图16所示的示例实施例中，主机2700可经时钟控制单元2710调整存储器控制器2620的数据I/O速度(例如，CPU时钟)或者闪速存储器2610的数据I/O速度。时钟控制单元2710可从存储器控制器2620和/或从主机2700中接收环境条件信息(例如，温度信息、压强信息等)，并且可基于接收到的信息调整数据I/O速度。
根据至少一些示例实施例，可在相对较低(冷)的温度下降低CPU时钟的频率和/或从闪速存储器2610输入数据/将数据输出至闪速存储器2610的时钟的频率，时钟频率可在较温暖的温度下设置得相对较高，并且所述时钟的频率可在相对较热的温度下降低。因此，可提高存储器系统2500的性能和/或使其最大化，同时降低操作错误和/或使其最小化。
图17是示意性地示出根据本发明构思的又一示例实施例的存储器系统的框图。
参照图17，存储器系统3000包括存储装置3100和主机3200。存储装置3100包括闪速存储器3110和存储器控制器3120。在该示例中，存储器控制器3120包括电压控制单元3121。
如上所述，在包括诸如闪速存储器3110的存储器系统的存储装置3000中，可由于环境条件(例如，温度、压强、气候等)的变化导致存储器特征的退化和错误的产生。在这种情况下，可控制操作电压(例如，读电压和/或写电压)以减少错误比特和/或提高数据可靠性。
更详细地说，电压控制单元3121可接收环境条件信息(例如，温度信息、压强信息等)，并且基于接收到的信息调整要提供至闪速存储器3110的操作电压。
电压控制单元3121可从主机3200接收外部功率PWR，并利用例如电压调制器将接收到的外部功率调制(或调整)为要提供至闪速存储器3110的操作电压。如果环境条件信息是温度信息，则可通过闪速存储器3110或存储器控制器3100中的温度感测装置(例如，温度感测装置2141)将温度信息提供至电压控制单元3121。
根据至少一个示例实施例，如果在存储器存取操作(例如，读操作或写操作)中在闪速存储器3110出现操作错误，则电压控制单元3121可将操作电压增大至第一增大操作电压，并且可利用第一增大操作电压执行第一重试操作。在执行第一重试操作时，可执行存储器存取操作的第二迭代。
如果在第一重试操作中出现错误，则电压控制单元3121可将存储器存取操作的操作电压进一步增大至第二增大操作电压。随后可利用高于第一增大操作电压的第二增大操作电压在闪速存储器3110上执行第二重试操作。在执行第二重试操作时，可执行存储器存取操作的第三迭代。
根据至少一些示例实施例，电压控制单元3121可基于通过温度感测装置感测到的温度的变化增大闪速存储器3110的操作电压。
图27是操作电压-温度的曲线图。图27所示的曲线图示出了随着闪速存储器3100的温度降低至一个或多个下阈温度值以下电压控制单元3121按照逐步方式增大闪速存储器3100上的存储器存取操作的操作电压的示例。图27所示的曲线图还示出了随着闪速存储器2100的温度升高至一个或多个上阈温度值以上电压控制单元3121按照逐步方式增大闪速存储器3100的操作电压的示例。
参照图27更详细地说，如果闪速存储器3100的温度在第一下阈温度TC1与第一上阈温度TH1之间，则电压控制单元3121将闪速存储器3100的操作电压保持在约2.7V的第一(例如，正常)操作电压(例如，V0)。
如果温度感测装置检测到闪速存储器3100的温度降低至第一下阈温度TC1以下，则温度感测装置2141可将指示该温度改变的温度信息输出至电压控制单元3121。响应于接收到的温度信息，电压控制单元3121可将操作电压从第一操作电压增大至约3.0V的第一增大操作电压V1。随着温度感测装置2141检测到温度的进一步降低(例如，降低至第二下阈温度TC2、第三下阈温度TC3等以下)，在操作电压到达最大操作电压(例如，约3.6V)之前，电压控制单元3121可按照逐步方式继续增大闪速存储器3100的操作电压。操作电压可按照约0.1V、0.2V、0.5V的增量或者任何其它合适的电压值增大。
如果温度感测装置检测到闪速存储器3100的温度升高至第一上阈温度TH1以上，则温度感测装置2141可将指示该温度改变的温度信息输出至电压控制单元3121。响应于接收到的温度信息，电压控制单元3121可按照与以上参照温度降低至下阈温度值以下讨论的方式相同或基本相同的方式增大操作电压。
根据至少一些示例实施例，如果闪速存储器3110的操作电压设为相对较高，则可抑制闪速存储器由于温度变化(例如，升高和/或降低)导致的操作错误。例如，如果闪速存储器3110的操作电压的范围在2.7V与3.6V之间(包括端点)，并且响应于检测到闪速存储器3110的温度降低至第一阈温度以下使操作电压从2.7V增大至3.0V，则即使闪速存储器3100在正常(以及相对较高的)速度(例如，AAA Mbps)下操作，操作和/或数据错误也可降低。
图18是示意性地示出根据本发明构思的又一示例实施例的存储器系统的框图。
参照图18，存储器系统3500包括存储装置3600和主机3700。存储装置3600包括闪速存储器3610和存储器控制器3620。存储器控制器3620包括电压调制器3621，并且主机3700包括电压控制单元3710。
如图18所示，可根据存储器系统3500的类型将主机3700的功率PWR提供(例如，直接提供)至闪速存储器3610。在这种情况下，主机3700的电压控制单元3710可调整闪速存储器3610的操作电压，并且将调整后的操作电压输出至存储装置3600。
电压控制单元3710可从存储器控制器3620或者从主机3700中接收环境条件信息(例如，温度信息、压强信息等)，并且可基于接收到的环境条件信息调整闪速存储器3610的操作电压。电压控制单元3710可按照与以上参照图17所示的电压控制单元3121讨论的方式相同或基本相同的方式调整闪速存储器3610的操作电压。因此，省略详细讨论。
图19是示出包括根据本发明构思的示例实施例的存储器系统的固态盘系统的框图。
参照图19，固态盘(SSD)系统4000包括主机4100和SSD 4200。主机4100包括：主机接口4111；主机控制器4120；和DRAM 4130。
主机可在SSD 4200写数据，或者可读取存储在SSD 4200中的数据。主机控制器4120可通过主机接口4111将诸如命令信号、地址信号、控制信号等的信号SGL提供至SSD 4200。DRAM 4130可为主机4100的主存储器。
SSD 4200可通过主机接口4212与主机4100交换信号SGL，并且可通过功率连接器4221将功率供应至SSD 4200。SSD 4200包括：多个非易失性存储器4201至420n；SSD控制器4210；和辅助电源4220。这里，非易失性存储器4201至420n可通过诸如PRAM、MRAM、ReRAM、FRAM等的非易失性存储器以及2D和/或3D NAND闪速存储器来实现。所述多个非易失性存储器4201至420n可用作SSD 4200的存储介质。
所述多个非易失性存储器4201至420n通过多个通道CH1至CHn连接至SSD控制器4210。一个通道可与一个或多个非易失性存储器连接。与一个通道连接的各非易失性存储器连接至相同的数据总线。
SSD控制器4210可通过主机接口4212与主机4100交换信号SGL。这里，信号SGL可包括命令、地址、数据等。SSD控制器4210可构造为根据来自主机4100的命令将数据写至对应的非易失性存储器或者从对应的非易失性存储器中读数据。将参照图20更详细地描述SSD控制器4210的示例实施例。
辅助电源4220通过功率连接器4221连接至主机4100。辅助电源4220可由来自主机4100的功率PWR充电。在该示例实施例中，辅助电源4220布置在SSD 4200中。然而，在至少一些其它示例实施例中，辅助电源4220可布置在SSD 4200以外。例如，辅助电源4220可布置在主板上，以将辅助功率供应至SSD 4200。
图20是示意性地示出图19所示的SSD控制器4210的示例实施例的框图。
参照图20，SSD控制器4210包括：NVM接口4211；主机接口4212；时钟控制单元4213；控制单元4214；和SRAM 4215。
NVM接口4211可将从主机4100的主存储器转移的数据分别分布至通道CH1至CHn。NVM接口4211还可将从非易失性存储器4201至420n读取的数据转移至SRAM 4215。
主机接口4212可根据主机4100的协议与SSD 4200联接。主机接口4212可利用例如以下协议中的一个或多个与主机4100通信，所述协议即：USB(通用串行总线)、SCSI(小计算机系统接口)、快速PCI、ATA、PATA(并行ATA)、SATA(串行ATA)、SAS(串行连接SCSI)等。
主机接口4212可执行使得主机4100能够将SSD 4200识别为硬盘驱动(HDD)的磁盘仿真功能。
时钟控制单元4213可与本文讨论的时钟控制单元的其它示例实施例相同或基本相同。关于这一点，时钟控制单元4213可构造为调整用于执行存储器存取操作的时钟的频率和/或调整用于执行存储器存取操作的数据I/O速度(和/或其它操作条件)。根据至少一些示例实施例，可响应于检测诸如温度、压强等的环境条件的变化来调整非易失性存储器4201至420n的数据输入/输出的时钟(和/或其它操作条件)的频率。在一个示例中，数据输入/输出的时钟的频率可在相对较低(冷)的温度下减小，在诸如室温的较温暖的温度下设为相对较高，并在相对较热的温度下减小。因此，可提高SSD系统4000的性能和/或使其最大化，同时降低操作错误和/或使其最小化。
仍参照图20，控制单元4214可分析和处理来自主机4100的信号SGL。控制单元4214可分别通过主机接口4212和/或NVM接口4211控制主机4100和/或非易失性存储器4201至420n。控制单元4214可根据例如用于驱动SSD 4200的固件来控制非易失性存储器4201至420n。
SRAM 4215可用于更有效地驱动用于管理非易失性存储器4201至420n的软件。另外，SRAM 4215可存储来自主机4100的主存储器的元数据和/或可存储高速缓存数据。在突然断电操作中，可利用辅助电源4220将存储在SRAM 4215的元数据和/或高速缓存数据存储在非易失性存储器4201至420n。
图21是示意性地示出根据本发明构思的另一示例实施例的存储装置的框图。
参照图21，存储装置4500包括多个闪速存储器4601至460m和存储器控制器4700。
存储器控制器4700可通过芯片使能信号nCE选择闪速存储器4601至460m中的至少一个。存储器控制器4700可通过读使能信号nRE从选择的闪速存储器中读数据。例如，存储器控制器4700可通过第一芯片使能信号nCE1和第一读使能信号nRE1从第一闪速存储器4601中读数据。存储器控制器4700可通过第m芯片使能信号nCEm和第m读使能信号nREm从第m闪速存储器460m中读数据。
存储器控制器4700包括驱动强度控制单元4710。根据至少一些示例实施例，驱动强度D/S是指用于驱动闪速存储器的强度。关于这一点，驱动强度越高，可通过存储器控制器4700驱动的闪速存储器的数量越大。
如同参照其它示例实施例讨论的时钟控制单元和电压控制单元的情况一样，驱动强度控制单元4710可从闪速存储器4601至460m中的一个或多个或者存储器控制器4700接收环境条件信息(例如，温度信息、压强信息等)，并且可基于接收到的环境条件信息调整存储装置4500的驱动强度。
在一个示例中，如果环境条件信息是温度信息，则驱动强度控制单元4710可基于来自在闪速存储器4601至460m中的一个或多个或者存储器控制器4700中的温度感测装置的温度信息调整存储装置4500的驱动强度。
驱动强度控制单元4710可通过芯片使能信号调整驱动强度。
根据至少一些示例实施例，通过在相对较低(冷)的温度下调整驱动强度，即使存储装置4500继续以正常(例如，相对较高的)速度(例如，AAA Mbps)操作，操作错误和/或数据错误也可降低。
图28是驱动强度-温度的曲线图。图28所示的曲线图示出了随着存储装置的温度降低至一个或多个下阈温度值以下，驱动强度控制单元4710按照逐步方式增大存储装置4500的驱动强度的示例。图28所示的曲线图还示出了随着存储装置4500的温度升高至一个或多个上阈温度值以上，驱动强度控制单元4710按照逐步方式增大存储装置4500的驱动强度的示例。
参照图28更详细地说，如果存储装置4500的温度(例如，通过温度感测装置检测)在第一下阈温度TC1与第一上阈温度TH1之间，则驱动强度控制单元4710将存储装置4500的驱动强度保持在第一(例如，正常)驱动强度D0。根据至少一些示例实施例，第一驱动强度D0可为约35ohms，并且通过存储器控制器4700与存储装置4500之间的称作阻抗匹配的调整程序，驱动强度的范围可为从约20ohms至约70ohms。存储装置4500设置初始驱动强度值并且随后测量信号完整性。在重复校准之后，存储装置4500设置初始驱动强度D0。
如果温度感测装置检测到存储装置4500的温度降低至第一下阈温度TC1以下，则温度感测装置可将指示该温度改变的温度信息输出至驱动强度控制单元4710。响应于接收到的温度信息，驱动强度控制单元4710可将驱动强度从第一驱动强度电压D0增大至第一增大驱动强度D1。在驱动强度达到最大驱动强度之前，随着温度感测装置检测到温度进一步降低(例如，降低至第二下阈温度TC2、第三下阈温度TC3以下等)，驱动强度控制单元4710可继续按照逐步方式增大(例如，达到驱动强度D2等)存储装置4500的驱动强度。
如果温度感测装置检测到闪速存储器4500的温度升高至第一上阈温度TH1以上，则温度感测装置可将指示该温度改变的温度信息输出至驱动强度控制单元4710。响应于接收到的温度信息，驱动强度控制单元4710可按照与以上参照温度降低至下阈温度值以下讨论的方式相同或基本相同的方式增大驱动强度。
图22是示意性地示出包括根据本发明构思的示例实施例的存储器系统的电子装置的框图。至少在该示例实施例中，电子装置5000可为诸如笔记本计算机、个人数字助理(PDA)、相机等的个人计算机或便携式电子装置。
参照图22，电子装置5000包括：存储器系统5100；电源装置5200；辅助电源5250；中央处理单元(CPU)5300；DRAM 5400；和用户接口5500。存储器系统5100包括闪速存储器5110和存储器控制器5210。存储器系统5100可嵌入在电子装置5000中，或者可从电子装置5000移除。
如上所述，根据本发明构思的至少该示例实施例的电子装置5000可利用存储器系统5100的时钟控制单元调整数据I/O速度。根据至少一个示例实施例，闪速存储器5110的数据输入/输出的时钟的频率可在相对较低(冷)的温度(例如，小于或等于约-10℃)下降低，可在较温暖的温度(例如，约20℃或者约-10℃与约85℃之间)下设为相对较高的值(例如，最大)，并且可在相对较热的温度(例如，大于或等于约85℃)下降低。因此，可提高电子装置5000的性能和/或使其最大化，同时降低其操作错误和/或使其最小化。
图23是示意性地示出包括根据本发明构思的示例实施例的存储器系统的存储卡系统的框图。
参照图23，存储卡系统6000包括主机6100和存储卡6200。主机6100包括：主机控制器6110；主机连接单元6120；和DRAM 6130。
主机6100可将数据写至存储卡6200和从存储卡6200中读数据。主机控制器6110可通过主机连接单元6120将命令(例如，读命令、写命令等)、从主机61100中的时钟产生器(未示出)产生的时钟信号CLK和/或数据发送至存储卡6200。DRAM 6130可为主机6100的主存储器。
存储卡6200包括：卡连接单元6210；卡控制器6220；和闪速存储器6230。卡控制器6220可响应于通过卡连接单元6210输入的命令将数据存储在闪速存储器6230。可与从卡控制器6220中的时钟产生器(未示出)产生的时钟信号同步地存储数据。闪速存储器6230可存储从主机6100转移的数据。例如，在主机6100是数码相机的情况下，闪速存储器6230可存储图像数据。
主机控制器6110或卡控制器6220可包括如以上参照一个或多个示例实施例讨论的时钟控制单元。根据本发明构思的至少一些示例实施例的存储卡系统6000可利用时钟控制单元调整数据I/O速度。根据至少一些示例实施例，闪速存储器6230的数据输入/输出的时钟的频率可在相对较低(冷)的温度(例如，小于或等于约-10℃)下降低，可在较温暖的温度(例如，约20℃或者约-10℃与约85℃之间)下设为相对较高的值(例如，最大)，并且可在相对较热的温度(例如，大于或等于约85℃)下降低。因此，可提高存储卡系统6000的性能和/或使其最大化，同时降低其操作错误和/或使其最小化。
图24是示意性地示出包括根据本发明构思的示例实施例的存储装置的移动装置的框图。
参照图24，移动装置7000包括主机7100和嵌入式存储装置7200。在该示例实施例中，嵌入式存储装置7200通过eMMC来实现。eMMC7200可为通过例如JEDEC标准化的存储卡，并且可通过嵌入式或便携式MMC来实现。
主机7100包括：应用7110；操作系统(OS)7120；处理器7130；随机存取存储器(RAM)7170；和eMMC驱动器7150。
如图24所示，eMMC 7200包括闪速存储器7210和eMMC控制器7220。eMMC控制器7220包括中央处理单元(CPU)7221和随机存取存储器(RAM)7222。CPU 7221可利用RAM 7222驱动eMMC固件7223。
eMMC控制器7220可包括时钟控制单元(未示出)根据示例实施例。根据至少该示例实施例的移动装置7000可利用时钟控制单元调整数据I/O速度。根据至少一些示例实施例，闪速存储器7210的数据输入/输出的时钟的频率可在相对较低(冷)的温度(例如，小于或等于约-10℃)下降低，可在较温暖的温度(例如，约20℃或者约-10℃与约85℃之间)下设为相对较高的值(例如，最大)，并且可在相对较热的温度(例如，大于或等于约85℃)下降低。因此，可提高存储卡系统的性能和/或使其最大化，同时降低其操作错误和/或使其最小化。
根据本发明构思的一个或多个示例实施例的存储装置可利用时钟控制单元调整数据I/O速度。根据至少一些示例实施例，存储装置的数据输入/输出的时钟的频率可在相对较低(冷)的温度下降低，并且在诸如室温的较温暖的温度下升高或设为较高。因此，可提高存储装置的性能和/或使其最大化，同时降低其操作错误和/或使其最小化。
虽然已经参照一些示例实施例描述了本发明构思，但是本领域技术人员应该清楚，在不脱离本发明构思的精神和范围的情况下，可作出各种改变和修改。因此，应该理解，上面讨论的示例实施例不是限制性的，而是示意说明性的。

Claims (20)

1.一种用于操作NAND闪速存储器系统的方法，所述方法包括步骤：
检测NAND闪速存储器系统的温度降低至第一阈温度水平以下；以及
响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，调整存储器存取操作的操作条件。
2.根据权利要求1所述的方法，其中，操作条件是以下之一：(i)存储器存取操作的数据I/O速度，(ii)存储器存取操作的读电压电平，以及(iii)NAND闪速存储器系统的驱动强度。
3.根据权利要求1所述的方法，其中
操作条件是存储器存取操作的数据I/O速度；并且
所述调整的步骤包括：响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，将存储器存取操作的数据I/O速度从第一数据I/O速度减小至第二数据I/O速度。
4.根据权利要求3所述的方法，还包括步骤：
检测NAND闪速存储器系统的温度进一步降低至第二阈温度水平以下，第二阈温度水平低于第一阈温度水平；以及
响应于检测到NAND闪速存储器系统的温度进一步降低至第二阈温度水平以下，将存储器存取操作的数据I/O速度从第二数据I/O速度减小至第三I/O速度。
5.根据权利要求3所述的方法，还包括步骤：
检测NAND闪速存储器系统的温度升高至第一阈温度水平以上；以及
响应于检测到NAND闪速存储器系统的温度升高至第一阈温度水平以上，将存储器存取操作的数据I/O速度从第二数据I/O速度增大至第一数据I/O速度。
6.根据权利要求1所述的方法，其中
操作条件是存储器存取操作的读电压电平；并且
所述调整的步骤包括：响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，将存储器存取操作的读电压电平从第一读电压电平增大至第二读电压电平。
7.根据权利要求6所述的方法，还包括步骤：
检测NAND闪速存储器系统的温度进一步降低至第二阈温度水平以下，第二阈温度水平低于第一阈温度水平；以及
响应于检测到NAND闪速存储器系统的温度进一步降低至第二阈温度水平以下，将存储器存取操作的读电压电平从第二读电压电平增大至第三读电压电平。
8.根据权利要求6所述的方法，还包括步骤：
检测NAND闪速存储器系统的温度升高至第一阈温度水平以上；以及
响应于检测到NAND闪速存储器系统的温度升高至第一阈温度水平以上，将存储器存取操作的读电压电平从第二读电压电平减小至第一读电压电平。
9.根据权利要求1所述的方法，其中，
操作条件是NAND闪速存储器系统的驱动强度；并且
所述调整的步骤包括：响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，将NAND闪速存储器系统的驱动强度从第一驱动强度增大至第二驱动强度。
10.根据权利要求9所述的方法，还包括步骤：
检测NAND闪速存储器系统的温度进一步降低至第二阈温度水平以下，第二阈温度水平低于第一阈温度水平；以及
响应于检测到NAND闪速存储器系统的温度进一步降低至第二阈温度水平以下，将NAND闪速存储器系统的驱动强度从第二驱动强度增大至第三驱动强度。
11.根据权利要求9所述的方法，还包括步骤：
检测NAND闪速存储器系统的温度升高至第一阈温度水平以上；以及
响应于检测到NAND闪速存储器系统的温度升高至第一阈温度水平以上，将NAND闪速存储器系统的驱动强度从第二驱动强度减小至第一驱动强度。
12.一种用于操作存储器系统的方法，所述方法包括步骤：
基于与存储器系统关联的温度信息来调整存储器存取操作的数据I/O速度，其中
如果温度信息指示存储器系统的温度低于第一阈温度水平，则所述调整的步骤将存储器存取操作的数据I/O速度调整至第一数据I/O速度，
如果温度信息指示存储器系统的温度在第一阈温度水平与第二阈温度水平之间，则所述调整的步骤将存储器存取操作的数据I/O速度调整至第二数据I/O速度，并且
如果温度信息指示存储器系统的温度高于第二阈温度水平，则所述调整的步骤将存储器存取操作的数据I/O速度调整至第三数据I/O速度。
13.根据权利要求12所述的方法，其中，第一数据I/O速度和第三数据I/O速度小于第二数据I/O速度。
14.根据权利要求12所述的方法，其中，
存储器存取操作是读操作；并且
所述方法还包括步骤：基于调整后的数据I/O速度确定读操作的读电压。
15.根据权利要求14所述的方法，其中，所述确定的步骤利用谷搜索操作来确定读操作的读电压。
16.一种用于操作NAND闪速存储器系统的方法，所述方法包括步骤：
检测NAND闪速存储器系统的温度降低至第一阈温度水平以下；以及
响应于检测到NAND闪速存储器系统的温度降低至第一阈温度水平以下，减小存储器存取操作的时钟频率和数据I/O速度中的至少一个。
17.根据权利要求16所述的方法，还包括步骤：
在执行存储器存取操作的第一迭代时，检测第一错误；
响应于检测到第一错误，调整存储器存取操作的第二迭代的操作条件，所述操作条件为以下之一：(i)存储器存取操作的读电压电平，以及(ii)NAND闪速存储器系统的驱动强度；以及
根据调整后的操作条件以及存储器存取操作的时钟频率和数据I/O速度中的至少减小的一个执行存储器存取操作的第二迭代。
18.根据权利要求16所述的方法，还包括步骤：
在执行存储器存取操作的第一迭代时，检测第一错误；
响应于检测到第一错误，调整存储器存取操作的第二迭代的操作条件，所述操作条件为以下之一：(i)存储器存取操作的读电压电平，以及(ii)NAND闪速存储器系统的驱动强度；
根据调整后的操作条件执行存储器存取操作的第二迭代；
在执行存储器存取操作的第二迭代时，检测第二错误；并且其中
响应于检测到第二错误，所述减小的步骤使存储器存取操作的时钟频率和数据I/O速度中的至少一个减小。
19.根据权利要求16所述的方法，其中
所述减小的步骤将存储器存取操作的时钟频率和数据I/O速度中的至少一个从第一水平减小至第二水平；并且
所述方法还包括步骤：
检测NAND闪速存储器系统的温度降低至第二阈温度水平以下，所述第二阈温度水平低于第一阈温度水平；以及
响应于检测到NAND闪速存储器系统的温度降低至第二阈温度水平以下，将存储器存取操作的时钟频率和数据I/O速度中的至少一个从第二水平减小至第三水平。
20.根据权利要求16所述的方法，其中
所述减小的步骤将存储器存取操作的时钟频率和数据I/O速度中的至少一个从第一水平减小至第二水平；并且
所述方法还包括步骤：
检测NAND闪速存储器系统的温度升高至第一阈温度水平以上；以及
响应于检测到NAND闪速存储器系统的温度升高至第一阈温度水平以上，将存储器存取操作的时钟频率和数据I/O速度中的至少一个从第二水平增大至第一水平。
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