KR20180024248A - 돌입 전류를 방지하기 위한 프리차지 회로 및 이를 포함하는 전자 장치 - Google Patents

돌입 전류를 방지하기 위한 프리차지 회로 및 이를 포함하는 전자 장치 Download PDF

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KR20180024248A
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강희엽
임관빈
조병윤
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Abstract

본 개시의 일 실시예에 따른 전자 장치는, 다수의 반도체 소자들, 외부 전원과 전기적으로 연결되는 프리차지 핀과 전원 핀을 포함하는 커넥터(connector), 상기 프리차지 핀과 상기 전압공급 노드를 전기적으로 연결하고, 상기 외부 전원에 의한 돌입 전류의 방지를 위해 수행되는 상기 반도체 소자들에 대한 프리차지 동작에 필요한 프리차지 전류를 생성하기 위하여, 제 1 저항값을 갖도록 형성된 프리차지 도전 라인, 상기 전원 핀과 상기 전압공급 노드를 전기적으로 연결하고, 상기 외부 전원으로부터의 전원전압을 상기 전압공급 노드에 전달하며, 상기 제 1 저항값보다 작은 저항값을 갖도록 형성된 제 1 도전 라인 및 상기 다수의 반도체 소자들과 상기 전압공급 노드를 전기적으로 연결하여 상기 전원전압을 전달하는 제 2 도전 라인을 포함한다.

Description

돌입 전류를 방지하기 위한 프리차지 회로 및 이를 포함하는 전자 장치{Precharge circuit for preventing inrush current and electronic device including the same}
본 개시의 기술적 사상은 프리차지 회로에 관한 것으로, 더욱 상세하게는, 돌입 전류를 방지하기 위한 프리차지 회로 및 이를 포함하는 전자 장치에 관한 것이다.
전자 장치를 외부 전원에 연결하는 동작시에 일예로, 핫 플러그(hot-plug)시에 전자 장치는 저항 소자를 포함하는 프리차지 회로를 구비하여, 프리차지 회로를 통해 핫 플러그시 전자 장치에 돌입 전류가 발생하는 것을 방지할 수 있다. 다만, 최근 전자 장치에 대하여 휴대의 편리, 반도체 소자의 집적화를 통해 소형화가 활발하게 진행되고 있으며, 이에 부합하여 회로 기판에 실장 공간을 많이 차지해 소형화에 부담이 될 수 있는 프리차지 회로의 저항 소자를 대체하기 위한 연구가 진행되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 돌입 전류를 효과적으로 방지하고, 전자 장치의 소형화에 부합하는 프리차지 회로 및 이를 포함하는 전자 장치를 제공하는 데에 있다.
본 개시의 일 실시예에 따른 전자 장치는, 다수의 반도체 소자들, 외부 전원과 전기적으로 연결되는 프리차지 핀과 전원 핀을 포함하는 커넥터(connector), 상기 프리차지 핀과 상기 전압공급 노드를 전기적으로 연결하고, 상기 외부 전원에 의한 돌입 전류의 방지를 위해 수행되는 상기 반도체 소자들에 대한 프리차지 동작에 필요한 프리차지 전류를 생성하기 위하여, 제 1 저항값을 갖도록 형성된 프리차지 도전 라인, 상기 전원 핀과 상기 전압공급 노드를 전기적으로 연결하고, 상기 외부 전원으로부터의 전원전압을 상기 전압공급 노드에 전달하며, 상기 제 1 저항값보다 작은 저항값을 갖도록 형성된 제 1 도전 라인 및 상기 다수의 반도체 소자들과 상기 전압공급 노드를 전기적으로 연결하여 상기 전원전압을 전달하는 제 2 도전 라인을 포함한다.
본 개시의 일 실시예에 따른 돌입 전류를 방지하기 위한 프리차지 회로.프리차지 회로는, 제 1 외부 전원과 전기적으로 연결되는 제 1 프리차지 핀, 제 2 외부 전원과 전기적으로 연결되는 제 2 프리차지 핀, 상기 제 1 프리차지 핀과 제 1 전압공급 노드를 전기적으로 연결하고, 상기 제 1 전압공급 노드를 통해 전원전압을 공급받는 반도체 소자들에 대한 프리차지 동작에 필요한 제 1 프리차지 전류를 생성하기 위해, 제 1 저항값을 갖도록 형성된 제 1 프리차지 도전 라인 및 상기 제 2 프리차지 핀과 제 2 전압공급 노드를 전기적으로 연결하고, 상기 제 2 전압공급 노드를 통해 전원전압을 공급받는 반도체 소자들에 대한 프리차지 동작에 필요한 제 2 프리차지 전류를 생성하기 위해, 제 2 저항값을 갖도록 형성된 제 2 프리차지 도전 라인을 포함한다.
본 개시의 일 실시예에 따른 외부로부터 전원을 공급받는 전자 장치의 프리차지 회로는 프리차지 저항소자 대신에 프리차지 도전 라인을 이용하여 전자 장치의 반도체 소자들에 의한 입력 커패시터를 프리차지함으로써, 효과적으로 돌입 전류를 방지할 수 있으며, 전자 장치에 필요한 부품 수를 줄임으로써, 전자 장치의 소형화 추세에 부합할 수 있는 효과가 있다.
도 1은 본 개시의 일 실시예에 따른 사용자 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 전자 장치의 전원 커넥터 및 전원전압 전달부를 구체적으로 나타내는 도면이다.
도 3a 및 도 3b는 본 개시의 일 실시예에 따른 전자 장치의 전원전압 전달부의 구체적인 구성을 나타내기 위한 도면이다.
도 4는 본 개시의 다른 실시예에 따른 전원전압 전달부의 구체적인 구성을 나타내기 위한 도면이다.
도 5는 본 개시의 다른 실시예에 따른 전원전압 전달부의 구체적인 구성을 나타내기 위한 도면이다.
도 6a 내지 도 6b는 본 개시의 일 실시예에 따라 전자 장치에 포함된 회로 기판을 나타내는 도면이다.
도 7은 본 개시의 다른 실시예에 따른 전자 장치에 포함된 다층 회로 기판을 나타내는 도면이다.
도 8a 및 도 8b는 본 개시의 또 다른 실시예에 따른 전자 장치에 포함된 다층 회로 기판을 나타내는 도면이다.
도 9는 본 개시의 일 실시예에 따른 전자 장치에 포함된 전원 커넥터를 나타내는 도면이다.
도 10은 본 개시의 다른 실시예에 따른 전자 장치의 전원 커넥터 및 전원전압 전달부를 구체적으로 나타내는 도면이다.
도 11a 내지 도 11c는 본 개시의 일 실시예에 따른 전자 장치의 전원전압 전달부의 구체적은 구성을 나타내기 위한 도면이다.
도 12는 본 개시의 다른 실시예에 따른 전자 장치의 전원전압 전달부의 구체적인 구성을 나타내기 위한 도면이다.
도 13은 본 개시의 또 다른 실시예에 따른 전자 장치의 전원전압 전달부의 구체적인 구성을 나타내기 위한 도면이다.
도 14는 본 개시의 일 실시예에 따라 프리차지 도전 라인을 회로 기판에 형성하는 방법을 설명하기 위한 순서도이다.
도 15는 본 개시의 일 실시예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 사용자 장치(100)를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 사용자 장치(100)는 호스트(110)와 전자 장치(120)를 포함할 수 있다. 본 개시의 일 실시예에 따른 전자 장치(120)는 호스트(110)와 같은 다른 장치로부터 전력을 공급받아 동작하는 것을 지칭할 수 있다. 일 예로, 전자 장치(120)는 데이터 저장 장치일 수 있다. 이하에서는, 전자 장치(120)가 데이터 저장 장치인 경우를 가정하여 서술하도록 한다. 다만, 이는 예시적 실시예에 불과한 바, 다른 장치로부터 공급받은 전력을 이용하여 동작하는 모든 전자 장치(120)에 본 개시의 사상이 적용될 수 있음을 분명히 한다. 데이터 저장 장치(120)는 일 예로, 반도체 디스크 장치(Solid State Disk 또는 Solid State Drive, 이하 SSD라 칭함)를 구성할 수 있다. 다만, 이는 본 개시가 적용되는 일 예에 불과하며, 본 개시의 데이터 저장 장치(120)는 SSD에만 국한되지 않고, 다양한 형태로 구성 가능하다. 예를 들면, 데이터 저장 장치(120)는 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA, Personal Computer Memory Card International Assiciation), 컴팩트 플래시 카드(Compact Flash Card), 스마트 미디어 카드(Smart Media Card), 메모리 스틱, 멀티미디어 카드(Multi Media Card), SD 카드(micro SD), 유니버설 플래시 기억장치(Universal Flash Storage) 등을 구성할 수 있다.
호스트(110)는 데이터 저장 장치(120)를 제어하도록 구성될 수 있다. 호스트(110)는 스마트 폰, 개인용/휴대용 컴퓨터, PDA(Personal Digital Assistant), PMP(portable media player), MP3 플레이어 등과 같은 휴대용 장치를 포함할 수 있다. 호스트(110)와 데이터 저장 장치(120)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), SATA(Serial Advanced Technology Attachment), SAS(Single Attachment Station), PCI-express 또는 IDE(Integrated Drive Electronics) 인터페이스와 같은 표준 인터페이스(standardized interface)에 의해서 연결될 수 있다. 호스트(120)와 데이터 저장 장치(120)를 연결하기 위한 인터페이스 방식은 특정 형태에 국한되지 않고, 다양하게 구성될 수 있다.
데이터 저장 장치(120)는 컨트롤러(121), 신호 커넥터(122), 전원전압 전달부(125), 전원 커넥터(125) 및 다수의 비휘발성 메모리들(128_1~128_n)을 포함할 수 있다. 본 개시에 일 실시예에 따라 신호 커넥트(122) 및 전원 커넥터(125)는 데이터 저장 장치(120)와 호스트(110)간의 인터페이스 규격에 따를 수 있다. 컨트롤러(121) 및 비휘발성 메모리들(128_1~128_n)은 각각 적어도 하나의 반도체 소자로 구성될 수 있다. 데이터 저장 장치(120)에 포함된 비휘발성 메모리들(128_1~128_n)에는 호스트(110)로부터 수신된 데이터가 저장될 수 있다. 비휘발성 메모리들(128_1~128_n)을 구현하는 데에는 플래시 메모리(flash memory)가 사용될 수 있다. 비휘발성 메모리들(128_1~128_n)를 구현하는 데에는, 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등이 사용될 수 있다. 또한, 비휘발성 메모리들(128_1~128_n)를 구현하는 데에 DRAM 이나 SRAM과 같은 휘발성 메모리가 사용되거나, 적어도 두 종류 이상의 메모리들이 혼합된 하이브리드 형태의 메모리가 사용될 수 도 있다. 다수의 비휘발성 메모리들(128_1~128_n)은 다수의 채널들(CH1~CHn)을 통해 컨트롤러(121)와 연결될 수 있다. 하나의 채널에는 적어도 하나의 비휘발성 메모리들이 연결될 수 있으며, 하나의 채널에 연결되는 비휘발성 메모리들은 동일한 데이터 버스에 연결될 수 있다.
데이터 저장 장치(120)는 신호 커넥터(122)를 통해 호스트(110)와 다수의 신호들(Sn)을 송수신할 수 있다. 신호 커넥터(122)는 호스트(110)와 직접 전기적으로 연결될 수 있도록 다수의 신호 핀들을 포함할 수 있다. 즉, 신호 커넥터(122)의 신호 핀들이 호스트(110)와 직접 전기적으로 연결됨으로써, 데이터 저장 장치(120)는 다수의 신호들(Sn)을 호스트(110)로부터 송수신할 수 있다. 신호들(Sn)은 커맨드 신호, 어드레스 신호, 데이터 신호등을 포함할 수 있다. 컨트롤러(120)는 커맨드 신호, 어드레스 신호, 데이터 신호등을 포함하는 신호들(Sn)에 기반하여 다수의 비휘발성 메모리들(128_1~128_n)에 대한 메모리 동작을 제어할 수 있다.
데이터 저장 장치(120)는 전원 커넥터(126)를 통해 호스트(110)에 포함된 전원과 연결되어 전원전압들(Vm)을 공급받을 수 있다. 전원 커넥터(126)는 호스트(110)의 전원에 직접 전기적으로 연결될 수 있도록 다수의 전원 핀들을 포함할 수 있다. 즉, 전원 커넥터(126)의 전원 핀들이 호스트(110)의 전원과 직접 전기적으로 연결되어 전원전압들(Vm)을 공급받을 수 있다. 전원전압 전달부(125)는 소정의 동작을 수행하기 위하여 필요한 전원전압들(VI1~VIk)을 컨트롤러(121), 비휘발성 메모리들(128_1~128_n)에 전달할 수 있다. 일 실시예에 따라, 전원전압 전달부(125)는 전원전압(VI1~VIk)을 전달하기 위하여 다수의 도전 라인을 포함할 수 있다.
일 실시예로, 데이터 저장 장치(120)는 호스트(110)에 대하여 핫 플러그 기능을 제공할 수 있다. 호스트(110)가 온 상태에서 커넥터(122, 126)를 통해 데이터 저장 장치(120)와 전기적으로 연결된 때에, 순간적으로 발생할 수 있는 돌입 전류(Inrush current)를 방지하기 위하여, 전원전압 전달부(125)는 다수의 프리차지 도전 라인을 포함할 수 있다. 전원 커넥터(126)는 호스트(110)와 전기적으로 연결될 때에, 다른 전원 핀들보다 먼저 연결되는 다수의 프리차지 핀들을 더 포함할 수 있다. 다수의 프리차지 핀들은 전원전압 전달부(125)의 다수의 프리차지 도전 라인들과 각각 전기적으로 연결될 수 있으며, 프리차지 핀들과 프리차지 도전 라인들을 이용하여 프리차지 회로를 구성할 수 있다. 일 실시예에 따라 프리차지 도전 라인은 다른 도전 라인보다 큰 저항값을 가질 수 있도록 형성될 수 있다. 프리차지 회로는 호스트(110)의 전원으로부터 전원전압을 본격적으로 제공받기에 앞서서, 데이터 저장 장치(120)의 반도체 소자들을 프리차지할 수 있다. 즉, 프리차지 회로는 돌입 전류보다 전류 크기가 상당히 작은 전류 값들의 범위를 지칭하는 타겟 범위내의 프리차지 전류를 형성하여 데이터 저장 장치(120)의 반도체 소자들에 의한 입력 커패시터를 프리차지함으로써, 돌입 전류를 방지할 수 있다. 일 예로, 돌입 전류는 10(A)에 해당하는 때에 타겟 범위는 1.5(A) 내지 2(A)에 해당할 수 있으며, 프리차지 회로를 통해 타겟 범위내의 프리차지 전류를 생성할 수 있다. 다만, 이는 일예에 불과한 바, 타겟 범위는 다양한 전류 값의 범위를 가질 수 있다.
프리차지 도전 라인은 입력 커패시터를 충전하기 위해 필요한 타겟 전류의 크기에 따라 다른 저항값을 갖도록 형성될 수 있다. 예를 들어, 타겟 전류의 크기가 작을수록 프리차지 도전 라인은 작은 저항값을 갖도록 형성될 수 있으며, 이에 대한 구체적인 내용은 후술한다.
본 개시의 일 실시예에 따른 외부로부터 전원을 공급받는 전자 장치(120)의 프리차지 회로는 프리차지 저항소자 대신에 프리차지 도전 라인을 이용하여 전자 장치(120)의 반도체 소자들에 의한 입력 커패시터를 프리차지함으로써, 효과적으로 돌입 전류를 방지할 수 있으며, 전자 장치(120)에 필요한 부품 수를 줄임으로써, 전자 장치(120)의 소형화 추세에 부합할 수 있는 효과가 있다.
도 2는 본 개시의 일 실시예에 따른 전자 장치의 전원 커넥터(210) 및 전원전압 전달부(220)를 구체적으로 나타내는 도면이다.
도 2 를 참조하면, 전원 커넥터(210)는 프리차지 핀(212) 및 전원 핀(214)을 포함할 수 있다. 본 개시의 일 실시예에 따른 프리차지 핀(212)은 전원 핀(214)보다 긴 형태를 가질 수 있다. 따라서, 전원 커넥터(210)를 통해 전자 장치가 외부 전원과 전기적으로 연결될 때에 프리차지 핀(212)이 전원 핀(214)보다 먼저 연결될 수 있다. 전원전압 전달부(220)는 프리차지 도전 라인(221), 제 1 도전 라인(223) 및 제 2 도전 라인(224)을 포함할 수 있다. 프리차지 도전 라인(221)과 제 1 도전 라인(223)이 만나는 노드는 전압공급 노드(223)로 지칭될 수 있다.
본 개시의 일 실시예에 따라 프리차지 도전 라인(221)은 프리차지 핀(212)과 전압공급 노드(223) 사이에 형성되어 프리차지 핀(212)과 전압공급 노드(223)를 전기적으로 연결할 수 있다. 또한, 프리차지 도전 라인(221)은 전원 커넥터(210)가 연결되는 외부 전원에 의한 돌입 전류를 방지하기 위하여 수행되는 프리차지(Precharge) 동작에 필요한 프리차지 전류를 생성하기 위하여 제 1 저항값을 갖도록 형성될 수 있다. 제 1 도전 라인(222)은 전원 핀(214)과 전압공급 노드(223) 사이에 형성되어 전원 핀(214)과 전압공급 노드(223)를 전기적으로 연결할 수 있다. 또한, 제 1 도전 라인(222)은 전원 핀(214)을 통해 외부 전원으로부터 공급된 전원전압을 전압공급 노드(223)에 전달하며, 프리차지 도전 라인(221)의 제 1 저항값보다 작은 제 2 저항값을 갖도록 형성될 수 있다. 제 2 도전 라인(224)은 다수의 반도체 소자들과 전압공급 노드(223) 사이에 형성되어 다수의 반도체 소자들과 전압공급 노드(223)를 전기적으로 연결할 수 있다. 제 2 도전 라인(224)은 다수의 반도체 소자들에 전원전압을 전달할 수 있다. 서술의 편의상, 한 개의 제 2 도전 라인(224)만을 도시하였으나, 이에 국한되지 않고 전원전압 전달부(220)는 다수의 제 2 도전 라인들을 더 포함할 수 있으며, 더 나아가, 전원전압 전달부(220)는 다수의 프리차지 도전 라인들 및 다수의 제 1 도전 라인들을 포함할 수 있다.
일 실시예에 따라 반도체 소자들은 도 1 에 도시된 전자 장치(120)에 포함된 것들일 수 있다. 구체적으로, 반도체 소자들은 도 1 의 컨트롤러(121) 및 다수의 비휘발성 메모리들(128_1~128_n)을 구성할 수 있으며, 컨트롤러(121) 및 다수의 비휘발성 메모리들(128_1~128_n)은 제 2 도전 라인(224)을 통해 동작에 필요한 전원전압을 전달받을 수 있다.
이하, 본 개시에 따른 전원 커넥트(210) 및 전원전압 전달부(220)의 동작을 구체적으로 서술하며, 서술의 편의상 다수의 반도체 소자들은 그에 대응하는 커패시터(CIN) 및 부하(Load)로 나타내었다. 커패시터(CIN)는 도 1 의 전자 장치(120)의 입력 커패시터일 수 있으며, 부하(Load)는 도 1의 전자 장치(120)의 입력 부하일 수 있다. 프리차지 핀(212) 및 프리차지 도전 라인(221)으로 구성되는 프리차지 회로는 외부 전원에 의한 돌입 전류를 방지하기 위하여 커패시터(CIN)를 프리차지할 수 있다. 즉, 프리차지 핀(212)은 전원 핀(214)보다 먼저 외부 전원에 전기적으로 연결될 수 있으며, 프리차지 회로는 별도의 저항 소자를 포함하지 않고, 제 1 저항값을 갖는 제 1 프리차지 도전 라인(221) 및 외부 전원으로부터의 전원전압을 이용하여 타겟 범위 내의 프리차지 전류를 생성할 수 있다. 프리차지 회로는 프리차지 전류를 이용하여 커패시터(CIN)를 프리차지(①Precharge)할 수 있다.
전원 핀(214)이 외부 전원에 전기적으로 연결된 때에는, 커패시터(CIN)가 프리차지된 상태이므로, 커패시터(CIN)를 차지하기 위해 발생될 수 있는 돌입 전류를 미연에 방지하고, 제 1 도전 라인(222) 및 제 2 도전 라인(223)을 통해 안정적으로 부하(Load)에 전원전압을 제공(②Supply)할 수 있다. 일 실시예로, 커패시터(CIN)에 대한 프리차지 동작을 완료하고 부하(Load)에 전원전압을 제공할 때에, 프리차지 도전 라인(221)의 제 1 저항값은 제 1 도전 라인(222)의 제 2 저항값보다 크기 때문에 프리차지 도전 라인(221)에 흐르는 전류는 제 1 도전 라인(222)에 흐르는 전류보다 작을 수 있다.
본 개시의 일 실시예에 따라, 프리차지 도전 라인(221)의 길이, 너비 및 도전성 중 적어도 하나는 제 1 도전 라인(222)과 다르게 형성함으로써, 서로 다른 저항값을 갖도록 할 수 있다. 이에 대한 구체적인 내용은 후술한다.
도 3a 및 도 3b는 본 개시의 일 실시예에 따른 전자 장치의 전원전압 전달부(320a, 320b)의 구체적인 구성을 나타내기 위한 도면이다.
도 3a를 참조하면, 전원전압 전달부(320a)는 전원 커넥터(310a)와 전기적으로 연결되어 외부 전원으로부터의 전원전압을 전원전압 전달부(320a)를 포함하는 전자 장치에 제공할 수 있다. 전원 커넥터(310a)는 프리차지 핀(312a) 및 전원 핀(314a)을 포함할 수 있다. 전원전압 전달부(320a)는 프리차지 도전 라인(321a), 제 1 도전 라인(322a) 및 제 2 도전 라인(324a)을 포함할 수 있으며, 프리차지 도전 라인(321a)과 제 1 도전 라인(322a) 및 제 2 도전 라인(324a)은 전원공급 노드(323a)에서 만날 수 있다.
본 개시의 일 실시예에 따른 프리차지 도전 라인(321a)은 제 1 도전 라인(322a)과 비교하여 동일한 너비 및 동일한 도전성을 가지면서 더 길게 형성될 수 있다. 일 예로, 도 1 의 전자 장치(120)를 구성하는 회로 기판의 영역 중 컨트롤러(121), 비휘발성 메모리 장치들(128_1~128_n)이 실장된 영역을 제외한 영역에 프리차지 도전 라인(321a)과 제 1 도전 라인(322a)이 형성될 수 있다. 커패시터(CIN)에 대한 프리차지 동작에 필요한 타겟 범위 내의 프리차지 전류를 생성하기 위해 프리차지 도전 라인(321a)을 회로 기판의 빈 영역을 이용하여 형성할 수 있다. 이와 같은 구성을 통하여, 프리차지 도전 라인(321a)이 갖는 저항값이 제 1 도전 라인(322a)이 갖는 저항값보다 크게할 수 있다.
도 1의 전자 장치(120)의 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 타겟 범위 및 향후 프리차지 핀(312a)과 연결될 외부 전원의 전압 레벨을 고려하여, 프리차지 도전 라인(321a)의 길이가 결정될 수 있다. 예를 들면, 도 1 의 전자 장치(120)의 특성상 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 레벨이 낮을수록 또는 향후 연결될 외부 전원의 전압 레벨이 클수록, 프리차지 도전 라인(331a)의 길이가 더 길게 형성될 수 있으며, 필요한 프리차지 전류의 레벨이 높을수록 또는 향후 연결될 외부 전원의 전압 레벨이 작을수록, 프리차지 도전 라인(321a)의 길이가 더 짧게 형성될 수 있다.
도 3b에서는 도 3a와 비교하여 달라진 구성을 중심으로 서술한다. 도 3b를 참조하면, 본 개시의 일 실시예에 따른 프리차지 도전 라인(321b)은 일직선으로 형성된 제 1 도전 라인(322b)과 비교하여 사각형의 모양이 반복되는 패턴을 가지도록 회로 기판 상에 형성될 수 있다. 이 때, 프리차지 도전 라인(321b)의 너비 및 도전성은 제 1 도전 라인(322b)의 너비 및 도전성과 동일할 수 있다. 이와 같은 구성을 통하여, 프리차지 도전 라인(321b)이 갖는 저항값이 제 1 도전 라인(322b)이 갖는 저항값보다 크게할 수 있다. 일 실시예에 따라, 도 1의 전자 장치(120)의 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 타겟 범위 및 향후 프리차지 핀(312b)과 연결될 외부 전원의 전압 레벨을 고려하여, 프리차지 도전 라인(321b)의 패턴 간격(PW)이 결정될 수 있다. 예를 들면, 도 1 의 전자 장치(120)의 특성상 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 레벨이 낮을수록 또는 향후 연결될 외부 전원의 전압 레벨이 클수록, 프리차지 도전 라인(331b)의 패턴 간격(pattern width, PW)이 더 좁게 형성될 수 있으며, 필요한 프리차지 전류의 레벨이 높을수록 또는 향후 연결될 외부 전원의 전압 레벨이 작을수록, 프리차지 도전 라인(331b)의 패턴 간격(PW)이 더 넓게 형성될 수 있다. 다만, 프리차지 도전 라인(321b)이 갖는 사각형의 모양이 반복되는 패턴은 일 실시예에 불과한 바, 세모 모양, 원 모양, 지그재그 모양, 나선형 모양 등과 같은 다양한 모양이 반복되는 패턴 적용이 가능할 수 있다. 이를 통해, 도 3a의 프리차지 도전 라인(321a)이 형성되기 위해 필요한 회로 기판의 영역보다 프리차지 도전 라인(321b)이 형성되기 위해 필요한 회로 기판의 영역이 더 작을 수 있으며, 이를 통해 좀더 효율적인 회로 기판 활용이 가능한 효과가 있다.
도 4는 본 개시의 다른 실시예에 따른 전원전압 전달부(320c)의 구체적인 구성을 나타내기 위한 도면이다.
도 4에서는 도 3a와 비교하여 달라진 구성을 중심으로 서술하겠다. 도 4를 참조하면, 본 개시의 일 실시예에 따른 프리차지 도전 라인(321c)의 너비(W1)는 제 1 도전 라인(332c)의 너비(W2)보다 좁을 수 있다. 이 때, 프리차지 도전 라인(321c)의 길이 및 도전성은 제 1 도전 라인(332c)의 길이 및 도전성과 동일할 수 있다. 이와 같은 구성을 통하여, 프리차지 도전 라인(321c)이 갖는 저항값이 제 1 도전 라인(322c)이 갖는 저항값보다 크게할 수 있다. 일 실시예에 따라, 도 1의 전자 장치(120)의 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 타겟 범위 및 향후 프리차지 핀(312c)과 연결될 외부 전원의 전압 레벨을 고려하여, 프리차지 도전 라인(321c)의 너비(W1)가 결정될 수 있다. 예를 들면, 도 1 의 전자 장치(120)의 특성상 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 레벨이 낮을수록 또는 향후 연결될 외부 전원의 전압 레벨이 클수록, 프리차지 도전 라인(331c)의 너비(W1)가 더 좁게 형성될 수 있으며, 필요한 프리차지 전류가 높을수록 또는 향후 연결될 외부 전원의 전압 레벨이 작을수록, 프리차지 도전 라인(331c)의 너비(W1)가 더 넓게 형성될 수 있다.
도 5는 본 개시의 다른 실시예에 따른 전원전압 전달부(320d)의 구체적인 구성을 나타내기 위한 도면이다.
도 5에서는 도 3a와 비교하여 달라진 구성을 중심으로 서술하겠다. 도 5를 참조하면, 본 개시의 일 실시예에 따른 프리차지 도전 라인(321d)의 도전성은 제 1 도전 라인(322d)의 도전성보다 클 수 있다. 일 실시예로, 프리차지 도전 라인(321d)은 제 1 타입 물질로 형성될 수 있으며, 제 1 도전 라인(322d)은 제 2 타입 물질로 형성될 수 있다. 제 1 타입 물질은 제 2 타입 물질보다 상대적으로 도전성이 높을 수 있다. 예를 들어, 제 1 타입 물질은 알루미늄(Al), 아연(Zn) 등에 해당될 수 있으며, 제 2 타입 물질은 금(Au), 은(Ag), 구리(Cu) 등에 해당될 수 있다. 또한, 제 1 타입 물질 및 제 2 타입 물질은 2 종 이상의 금속들로부터 형성된 합금으로 형성될 수 있다. 이와 같은 구성을 통하여, 프리차지 도전 라인(321d)이 갖는 저항값이 제 1 도전 라인(322d)이 갖는 저항값보다 크게할 수 있다.
일 실시예에 따라, 도 1의 전자 장치(120)의 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 타겟 범위 및 향후 프리차지 핀(312d)과 연결될 외부 전원의 전압 레벨을 고려하여, 프리차지 도전 라인(321d)의 도전성이 결정될 수 있다. 예를 들면, 도 1 의 전자 장치(120)의 특성상 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 레벨이 낮을수록 또는 향후 연결될 외부 전원의 전압 레벨이 클수록, 프리차지 도전 라인(321d)의 도전성은 더 작게 형성될 수 있으며, 필요한 프리차지 전류가 높을수록 또는 향후 연결될 외부 전원의 전압 레벨이 작을수록, 프리차지 도전 라인(321d)의 도전성은 더 크게 형성될 수 있다. 이를 위하여, 프리차지 도전 라인(321d)의 결정된 도전성에 따라 프리차지 도전 라인(331d)을 형성하기 위한 제 1 도전물질이 다를 수 있다.
도 3a 내지 도 5에서는 프리차지 도전 라인의 길이, 너비 및 도전성 중 어느 하나가 제 1 도전 라인과 다른 것을 서술하고 있으나, 이에 국한되지 않으며, 프리차지 도전 라인의 길이, 너비 및 도전성 중 적어도 두 개가 제 1 도전 라인과 다를 수 있다.
도 6a 내지 도 6b는 본 개시의 일 실시예에 따라 전자 장치에 포함된 회로 기판(400a, 400b)을 나타내는 도면이다.
도 1 및 도 6a를 참조하면, 전자 장치(120)에 포함된 회로 기판(400a)의 일면(410a)에는 프리차지 도전 라인(420a)과 제 1 도전 라인(430a)이 형성될 수 있다. 즉, 전술한 바와 같이, 프리차지 도전 라인(420a)이 제 1 도전 라인(430a)보다 더 큰 저항값을 갖도록 회로 기판(400a)의 일면(410a)에 형성될 수 있다.
도 6b를 참조하면, 도 6a와 달리 프리차지 도전 라인(420b)은 회로 기판(400b)의 일면(410b) 및 이면(411b)에 형성될 수 있다. 즉, 프리차지 도전 라인(420b)은 일면(410b)에 형성된 제 1 도전 패턴(421b), 회로 기판(400b)을 관통하는 관통비아(422b) 및 이면(411b)에 형성된 제 2 도전 패턴(423b)을 포함할 수 있다. 이와 같은 구성을 통하여, 도 6a보다 프리차지 도전 라인(420b)이 형성되기 위해 필요한 회로 기판의 영역이 더 작을 수 있다. 더 나아가, 프리차지 도전 라인(420b)의 제 1 도전 패턴(421b) 및 제 2 도전 패턴(423b)의 도전성을 관통비아(422b)의 도전성과 상이하게 형성할 수 있다. 예를 들면, 제 1 도전 패턴(421b) 및 제 2 도전 패턴(423b)의 도전성보다 관통 비아(422b)의 도전성이 작게되도록 형성함으로써, 본 개시의 일 실시예 따른 프리차지 도전 라인(420b)의 저항값이 제 1 도전 라인(430b)의 저항값보다 더 크게 할 수 있다.
도 7은 본 개시의 다른 실시예에 따른 전자 장치에 포함된 다층 회로 기판(500)을 나타내는 도면이다.
도 7을 참조하면, 본 개시의 다른 실시예에 따라 도 1의 전자 장치(120)에 포함된 회로 기판(500)은 다층 회로 기판(500)일 수 있다. 다층 회로 기판(500)은 절연층을 2개 층 구조로 형성된 코어리스(coreless) 다층 회로 기판일 수 있다. 일 실시예로, 다층 회로 기판(500)에 각각의 절연층에 형성된 다수의 도전 패턴들 및 각각의 절연층을 관통하는 다수의 관통 비아들을 포함하는 프리차지 도전 라인이 형성될 수 있다. 즉, 다층 회로 기판(500)은 제 1 절연층(510) 및 제 2 절연층(520)을 포함할 수 있다. 다층 회로 기판(500)에는 프리차지 도전 라인이 형성될 수 있다. 프리차지 도전 라인은 제 1 절연층(510)의 상면에 형성된 제 1 도전 패턴(511, 512), 제 1 절연층(510)과 제 2 절연층(520) 사이의 경계에 형성된 제 2 도전 패턴(521, 522), 제 2 절연층(520)의 하면에 형성된 제 3 도전 패턴(525), 제 1 절연층(510)을 관통하여 제 1 도전 패턴(511, 512) 및 제 2 도전 패턴(521, 522)과 전기적으로 연결된 제 1 관통 비아(513, 514) 및 제 2 절연층(520)을 관통하여 제 2 도전 패턴(521, 522) 및 제 3 도전 패턴(525)과 전기적으로 연결된 제 2 관통 비아(523, 524)을 포함할 수 있다. 또한, 일 실시예로, 제 1 관통 비아(523, 524)의 도전성은 제 1 도전 패턴(511, 512)의 도전성 및 제 2 도전 패턴(521, 522)의 도전성과 각각 다를 수 있다.
도 8a 및 도 8b는 본 개시의 또 다른 실시예에 따른 전자 장치에 포함된 다층 회로 기판(600a, 600b)을 나타내는 도면이다.
도 8a를 참조하면, 본 개시의 다른 실시예에 따라 도 1 의 전자 장치(120)에 포함된 회로 기판(600a)은 다층 회로 기판(600a)일 수 있으며, 다층 회로 기판(600a)에 형성된 프리차지 도전 라인의 일 예를 보여준다. 다층 회로 기판(600a)은 절연층을 3개 층 구조로 형성된 코어리스 다층 회로 기판일 수 있다. 다층 회로 기판(600a)은 제 1 절연층(610a), 제 2 절연층(620a) 및 제 3 절연층(630a)을 포함할 수 있다. 프리차지 도전 라인은 제 1 절연층(610a)의 상면에 형성된 제 1 도전 패턴(611a, 612a), 제 1 절연층(610a)과 제 2 절연층(620a) 사이의 경계에 형성된 제 2 도전 패턴(621a, 622a), 제 2 절연층(620a)과 제 3 절연층(630a) 사이의 경계에 형성된 제 3 도전 패턴(631a, 632a), 제 3 절연층(630a)의 하면에 형성된 제 4 도전 패턴(635a), 제 1 절연층(610a)을 관통하여 제 1 도전 패턴(611a, 612a) 및 제 2 도전 패턴(621a, 622a)과 전기적으로 연결된 제 1 관통 비아(613a, 614a), 제 2 절연층(620a)을 관통하여 제 2 도전 패턴(621a, 622a) 및 제 3 도전 패턴(631a, 632a)과 전기적으로 연결된 제 2 관통 비아(623a, 624a) 및 제 3 절연층(630a)을 관통하여 제 3 도전 패턴(631a, 632a) 및 제 4 도전 패턴(635a)과 전기적으로 연결된 제 3 관통 비아(633a, 634a)을 포함할 수 있다.
도 8b를 참조하면, 다층 회로 기판(600b)에 형성된 제 1 도전 라인의 일 예를 보여준다. 제 1 도전 라인은 제 1 절연층(610b)의 상면에 형성된 제 1 도전 패턴(611b, 612b), 제 1 절연층(610b)과 제 2 절연층(620b) 사이의 경계에 형성된 제 2 도전 패턴(621a) 및 제 1 절연층(610b)을 관통하여 제 1 도전 패턴(611b, 612b) 및 제 2 도전 패턴(621b)과 전기적으로 연결된 제 1 관통 비아(613b, 614b)을 포함할 수 있다. 도 8a의 프리차지 도전 라인과 비교하여, 제 1 도전 라인은 적은 개수의 관통 비아를 포함할 수 있다. 또한, 도 8a의 프리차지 도전 라인과 비교하여, 제 1 도전 라인은 적은 개수의 도전 패턴을 포함할 수 있다.
이와 같은 구성을 통해, 도 8a의 프리차지 도전 라인은 제 1 도전 라인보다 저항값이 더 클 수 있다. 다만, 도 8a 및 도 8b에 도시된 구성은 본 개시의 일 실시예에 불과한 바, 이에 국한되지 않으며 다양하게 프리차지 도전 라인, 제 1 도전 라인이 형성될 수 있다.
도 9는 본 개시의 일 실시예에 따른 전자 장치에 포함된 전원 커넥터(710)를 나타내는 도면이다.
도 9를 참조하면, 전원 커넥터(710)는 프리차지 핀(711) 및 전원 핀(712)을 포함할 수 있다. 프리차지 핀(711)은 전원전압 전달부(720)의 프리차지 도전 라인과 전기적으로 연결될 수 있으며, 전원 핀(712)은 전원전압 전달부(720)의 제 1 도전 라인과 전기적으로 연결될 수 있다. 전원 커넥터(710)는 전자 장치에 전원전압을 공급하기 위하여 외부 전원부(Power Source Unit, PSU)과 전기적으로 연결될 수 있다. 외부 전원부(PSU)는 전원(PS), 프리차지 핀(711)과 전기적으로 연결되는 제 1 소켓(S1) 및 전원 핀(712)과 전기적으로 연결되는 제 2 소켓(S2)을 포함할 수 있다. 본 개시의 일 실시예에 따라, 프리차지 핀(711)은 전원 핀(712)과 핀의 길이가 동일할 수 있다. 전원 핀(712)은 비도전성 영역(712a)을 포함할 수 있다. 따라서, 프리차지 핀(711)과 전원 핀(712)의 핀 길이는 동일하여도, 프리차지 핀(711)이 외부 전원부(PSU)와 먼저 전기적으로 연결될 수 있다. 전원 핀(712)에 포함된 비도전성 영역(712a)의 크기 및 위치는 다양할 수 있다.
도 10은 본 개시의 다른 실시예에 따른 전자 장치의 전원 커넥터(210) 및 전원전압 전달부(220)를 구체적으로 나타내는 도면이다.
도 10을 참조하면, 전원 커넥터(810)는 제 1 프리차지 핀(811), 제 1 전원 핀, 제 2 프리차지 핀(813) 및 제 2 전원 핀(814)을 포함할 수 있다. 본 개시의 일 실시예에 따른 제 1 프리차지 핀(811)은 제 1 전원 핀(812)보다 길고, 제 2 프리차지 핀(813)은 제 2 전원 핀(814)보다 긴 형태를 가질 수 있다. 다만, 이는 일 실시예로, 도 9에 개시된 전원 핀(712) 구성이 도 10의 전원 핀(812, 814)에 적용될 수 있다. 전원 커넥터(810)는 외부 전원부(PSU)와 전기적으로 연결될 수 있다. 외부 전원부(PSU)는 제 1 전원(PS1), 제 1 전원(PS1)과 전기적으로 연결된 제 1 소켓(S1) 및 제 2 소켓(S2), 제 2 전원(PS2), 제 2 전원(PS2)과 전기적으로 연결된 제 3 소켓(S3) 및 제 4 소켓(S4)을 포함할 수 있다. 제 1 프리차지 핀(811) 및 제 1 전원 핀(812)은 각각 제 1 소켓(S1) 및 제 2 소켓(S2)과 전기적으로 연결될 수 있으며, 제 1 전원전압(V1)을 제 1 전원(PS1)을 통해 공급받을 수 있다. 제 2 프리차지 핀(813) 및 제 2 전원 핀(814)은 각각 제 3 소켓(S3) 및 제 4 소켓(S4)과 전기적으로 연결될 수 있으며, 제 2 전원전압(V2)을 제 2 전원(PS2)을 통해 공급받을 수 있다.
전원전압 전달부(820)는 제 1 프리차지 도전 라인(821), 제 1 도전 라인(823), 제 2 도전 라인(824), 제 2 프리차지 도전 라인(825), 제 3 도전 라인(826) 및 제 4 도전 라인(828)을 포함할 수 있다. 제 1 프리차지 도전 라인(821)은 제 1 프리차지 핀(811)과 제 1 전압공급 노드(823) 사이에 형성되어 제 1 프리차지 핀(811)과 제 1 전압공급 노드(823)를 전기적으로 연결될 수 있다. 제 1 프리차지 도전 라인(821)은 제 1 전원(PS1)에 의한 돌입 전류를 방지하기 위하여 수행되는 프리차지 동작에 필요한 제 1 프리차지 전류를 생성하기 위하여 제 1 저항값을 갖도록 형성될 수 있다. 제 1 도전 라인(822)은 제 1 전원 핀(812)을 통해 제 1 전원(PS1)으로부터 공급된 제 1 전원전압(V1)을 제 1 전압공급 노드(823)에 전달하며, 제 1 프리차지 도전 라인(821)의 제 1 저항값보다 작은 제 2 저항값을 갖도록 형성될 수 있다. 제 2 도전 라인(824)은 다수의 반도체 소자들과 제 1 전압공급 노드(823) 사이에 형성되어 다수의 제 1 반도체 소자들과 제 1 전압공급 노드(823)를 전기적으로 연결할 수 있다. 제 2 도전 라인(824)은 제 1 반도체 소자들에 제 1 전원전압(V1)을 전달할 수 있다. 서술의 편의상 다수의 제 1 반도체 소자들을 그에 대응하는 제 1 커패시터(CIN1) 및 제 1 부하(Load1)로 나타내었다.
제 2 프리차지 도전 라인(825)은 제 2 프리차지 핀(813)과 제 2 전압공급 노드(827) 사이에 형성되어 제 2 프리차지 핀(813)과 제 2 전압공급 노드(827)를 전기적으로 연결할 수 있다. 제 2 프리차지 도전 라인(825)은 제 2 전원(PS2)에 의한 돌입 전류를 방지하기 위하여 수행되는 프리차지 동작에 필요한 제 2 프리차지 전류를 생성하기 위하여 제 3 저항값을 갖도록 형성될 수 있다. 제 3 도전 라인(826)은 제 2 전원 핀(814)을 통해 제 2 전원(PS2)으로부터 공급된 제 2 전원전압(V2)을 제 2 전압공급 노드(827)에 전달하며, 제 2 프리차지 도전 라인(825)의 제 3 저항값보다 작은 제 4 저항값을 갖도록 형성될 수 있다. 제 4 도전 라인(828)은 다수의 제 2 반도체 소자들과 제 2 전압공급 노드(827) 사이에 형성되어 다수의 제 2 반도체 소자들과 제 2 전압공급 노드(827)를 전기적으로 연결할 수 있다. 제 5 도전 라인(828)은 제 2 반도체 소자들에 제 2 전원전압(V2)을 전달할 수 있다. 서술의 편의상 다수의 제 2 반도체 소자들을 그에 대응하는 제 2 커패시터(CIN2) 및 제 2 부하(Load2)로 나타내었다.
일 실시예에 따라, 제 1 프리차지 도전 라인(821)의 제 1 저항값과 제 2 프리차지 도전 라인(825)의 저항값은 상이할 수 있다. 제 2 전원(PS2)의 크기는 제 제 1 전원(PS1)의 크기보다 클 수 있다. 이 때에, 제 1 프리차지 도전 라인(821)의 제 1 저항값이 제 2 프리차지 도전 라인(825)의 제 3 저항값보다 더 작도록 형성될 수 있다. 이를 통해, 제 1 커패시터(CIN1) 및 제 2 커패시터(CIN2)에 대한 프리차지 동작을 수행할 때에, 제 1 커패시터(CIN1)를 프리차지하기 위한 제 1 프리차지 전류와 제 2 커패시터(CIN2)를 프리차지하기 위한 제 2 프리차지 전류를 동일한 타겟 범위내에 있도록 할 수 있다. 즉, 제 2 전원(PS2)보다 작은 제 1 전원(PS1)과 전기적으로 연결된 제 1 프리차지 도전 라인(821)의 제 1 저항값을 제 2 전원(PS2)과 전기적으로 연결된 제 2 프리차지 도전 라인(825)의 제 2 저항값보다 작게함으로써, 제 1 프리차지 전류와 제 2 프리차지 전류가 동일한 타겟 범위에 있도록 할 수 있다.
본 개시의 일 실시예에 따라, 제 1 프리차지 도전 라인(821)의 길이, 너비 및 도전성 중 적어도 하나는 제 2 프리차지 도전 라인(825)과 다르게 형성함으로써, 서로 다른 저항값을 갖도록 할 수 있다. 또한, 도 10에 도시된 구성은 본 개시의 일 실시예에 불과한 바, 이에 국한되지 않으며, 외부 전원부(PSU)는 더 많은 전원을 포함할 수 있으며, 전원 커넥터(810)는 더 많은 프리차지 핀, 전원 핀을 포함할 수 있으며, 그에 따라 전원전압 전달부(820)는 더 많은 도선 라인을 포함할 수 있다. 이에 대한 구체적인 내용은 후술한며, 제 1 프리차지 도전 라인(821)과 제 1 도전 라인(822)의 관계, 제 2 프리차지 도전 라인(825)과 제 3 도전 라인(828)의 관계는 도 1 내지 도 9에서 구체적으로 서술한 바 이하 생략한다.
도 11a 내지 도 11c는 본 개시의 일 실시예에 따른 전자 장치의 전원전압 전달부(920a, 920b, 920c)의 구체적은 구성을 나타내기 위한 도면이다.
도 11a를 참조하면, 전원전압 전달부(920a)는 전원 커넥터(910a)와 전기적으로 연결되어 외부 전원으로부터의 전원전압을 전원전압 전달부(920a)를 포함하는 전자 장치에 제공할 수 있다. 전원 커넥터(910a)는 제 1 프라치지 핀(911a), 제 1 전원 핀(912a), 제 2 프리차지 핀(913a) 및 제 2 전원 핀(914a)을 포함할 수 있다. 도 10에 도시된 바와 같이, 제 1 프리차지 핀(911a) 및 제 1 전원 핀(912a)은 제 1 전원(PS1)과 전기적으로 연결될 수 있으며, 제 2 프리차지 핀(913a) 및 제 2 전원 핀(914a)은 제 2 전원(PS2)과 전기적으로 연결될 수 있다.
전원전압 전달부(920a)는 제 1 프리차지 도전 라인(921a), 제 1 도전 라인(922a), 제 2 도전 라인(924a), 제 2 프리차지 도전 라인(925a), 제 3 도전 라인(926a) 및 제 4 도전 라인(928a)을 포함할 수 있다. 제 1 프리차지 도전 라인(921a)과 제 1 도전 라인(922a) 및 제 2 도전 라인(924a)는 제 1 전원공급 노드(923a)에서 만날 수 있다. 제 2 프리차지 도전 라인(925a)과 제 3 도전 라인(926a) 및 제 4 도전 라인(928a)는 제 2 전원공급 노드(927a)에서 만날 수 있다. 이하에서는 제 2 전원(PS2)의 크기는 제 1 전원(PS1)의 크기보다 큰 것을 전제한다.
본 개시의 일 실시예에 따른 제 2 프리차지 도전 라인(925a)은 제 1 프리차지 도전 라인(921a)과 비교하여 전자 장치를 구성하는 회로 기판 상에 동일한 너비 및 동일한 도전성을 가지면서 더 길게 형성될 수 있다. 이를 통해 제 2 프리차지 도전 라인(925a)이 갖는 저항값은 제 1 프리차지 도전 라인(921a)이 갖는 저항값보다 클 수 있다.
도 11b에서는 도 11a와 비교하여 달라진 구성을 중심으로 서술한다. 도 11b를 참조하면, 본 개시의 일 실시예에 따른 제 2 프리차지 도전 라인(925b)은 제 1 프리차지 도전 라인(921b)과 비교하여 사각형의 모양이 반복되는 패턴 개수가 더 많도록 회로 기판 상에 형성될 수 있다. 이와 같은 구성을 통하여, 제 2 프리차지 도전 라인(925b)이 갖는 저항값이 제 1 프리차지 도전 라인(921b)이 갖는 저항값보다 크게할 수 있다.
도 11c에서는 도 11b와 비교하여 달라진 구성을 중심으로 서술한다. 도 11c를 참조하면, 본 개시의 일 실시예에 따른 제 2 프리차지 도전 라인(925c)은 제 1 프리차지 도전 라인(921c)과 비교하여 패턴 간격이 더 좁게 형성될 수 있다. 이를 통해, 제 2 프리차지 도전 라인(925c)이 형성되기 위해 필요한 회로 기판의 영역(A2) 크기는 제 1 프리차지 도전 라인(921c)이 형성되기 위해 필요한 회로 기판의 영역 크기(A1)와 동일 또는 유사할 수 있다. 이를 통하여, 제 1 프리차지 도전 라인(921c) 및 제 2 프리차지 도전 라인(925c)이 회로 기판 상에 공간 측면에서 효율적으로 형성될 수 있다.
도 12는 본 개시의 다른 실시예에 따른 전자 장치의 전원전압 전달부(920d)의 구체적인 구성을 나타내기 위한 도면이다.
도 12에서는 도 11a와 비교하여 달라진 구성을 중심으로 서술한다. 도 12를 참조하면, 본 개시의 일 실시예에 따른 제 2 프리차지 도전 라인(925d)은 제 1 프리차지 도전 라인(921d)과 비교하여, 동일한 길이 및 도전성을 가지면서 제 2 프리차지 도전 라인(925d)의 너비(W2)가 제 1 프리차지 도전 라인(921d)의 너비(W1)보다 더 작을 수 있다. 이와 같은 구성을 통하여, 제 2 프리차지 도전 라인(925d)이 갖는 저항값이 제 1 프리차지 도전 라인(921d)이 갖는 저항값보다 크게할 수 있다.
도 13은 본 개시의 또 다른 실시예에 따른 전자 장치의 전원전압 전달부(920e)의 구체적인 구성을 나타내기 위한 도면이다.
도 13에서는 도 11a와 비교하여 달라진 구성을 중심으로 서술한다. 도 13을 참조하면, 본 개시의 일 실시예에 따른 제 2 프리차지 도전 라인(925d)은 제 1 프리차지 도전 라인(921d)과 비교하여, 동일한 길이 및 너비를 가지면서 제 2 프리차지 도전 라인(925e)의 도전성이 제 1 프리차지 도전 라인(921e)의 도전성 보다 더 작게 할 수 있다. 즉, 제 2 프리차지 도전 라인(925e)은 제 3 타입 물질로 형성될 수 있으며, 제 1 프리차지 도전 라인(921e)은 제 3 타입 물질보다 도전성이 큰 제 1 타입 물질로 형성될 수 있다. 이와 같은 구성을 통하여, 제 2 프리차지 도전 라인(925e)이 갖는 저항값이 제 1 프리차지 도전 라인(921e)이 갖는 저항값보다 크게할 수 있다.
도 14는 본 개시의 일 실시예에 따라 프리차지 도전 라인을 회로 기판에 형성하는 방법을 설명하기 위한 순서도이다.
도 14를 참조하면, 프리차지 도전 라인과 전기적으로 연결된 전원의 크기 및 프리차지 전류의 타겟 범위를 기반으로 프리차지 도전 라인의 길이, 너비 및 도전성 등과 관련된 파라미터를 설정한다(S11). 프리차지 도전라인의 설정된 파라미터에 기반하여 회로 기판에 제 1 도전 라인보다 저항값이 큰 프리차지 도전 라인을 형성한다(S13). 이와 같이, 프리차지 도전 라인은, 전기적으로 연결되는 전원의 크기 및 프리차지 전류의 타겟 범위를 고려하여 다양한 방식으로 형성될 수 있다.
도 15는 본 개시의 일 실시예에 따른 데이터 저장 장치(1000)를 예시적으로 보여주는 블록도이다.
도 15을 참조하면, 본 개시에 따른 데이터 저장 장치(1000)는 플래시 메모리(1200) 및 메모리 컨트롤러(1100)를 포함할 수 있다. 메모리 컨트롤러(1100)는 플래시 메모리(1200)를 제어할 수 있다. RAM(1130)은 CPU(1110)의 워킹 메모리로 사용할 수 있다. 호스트 인터페이스(1120)는 데이터 저장 장치(1000)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 또한, 본 개시의 예시적 실시예에 따라 호스트 인터페이스(1120)는 도 1 내지 14에서 전술한 프리차지 회로(1125)를 포함할 수 있다. 프리차지 회로(1125)는 프리차지 핀 및 이와 전기적으로 연결된 프리차지 도전 라인을 포함할 수 있다. 일 실시예로, 데이터 저장 장치(1000)가 호스트의 전원과 연결된 때에(예를 들면, 핫 플러그 시에), 호스트의 전원에 의한 돌입 전류를 방지하기 위하여 프리차지 회로(1125)는 데이터 저장 장치(1000) 내의 반도체 소자들을 미리 프리차지 시킬 수 있다. 본 개시의 일 실시예에 따른 프리차지 회로(1125)는 저항 소자 대신에 소정의 저항값을 갖는 프리차지 도전 라인을 이용하여 데이터 저장 장치(1000) 내의 반도체 소자들을 프리차지 하기 위해 필요한 타겟 범위 내의 프리차지 전류를 생성할 수 있다. 이와 같은 구성을 통해, 데이터 저장 장치(1000)에 필요한 소자의 개수를 줄임으로써, 데이터 저장 장치(1000)의 소형화를 도모할 수 있다.
플래시 인터페이스(1140)는 플래시 메모리(1200)와 인터페이싱 할 수 있으며, CPU(1110)는 메모리 컨트롤러(1100)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 다수의 반도체 소자들;
    외부 전원과 전기적으로 연결되는 프리차지 핀과 전원 핀을 포함하는 커넥터(connector);
    상기 프리차지 핀과 상기 전압공급 노드를 전기적으로 연결하고, 상기 외부 전원에 의한 돌입 전류의 방지를 위해 수행되는 상기 반도체 소자들에 대한 프리차지 동작에 필요한 프리차지 전류를 생성하기 위하여, 제 1 저항값을 갖도록 형성된 프리차지 도전 라인;
    상기 전원 핀과 상기 전압공급 노드를 전기적으로 연결하고, 상기 외부 전원으로부터의 전원전압을 상기 전압공급 노드에 전달하며, 상기 제 1 저항값보다 작은 저항값을 갖도록 형성된 제 1 도전 라인; 및
    상기 다수의 반도체 소자들과 상기 전압공급 노드를 전기적으로 연결하여 상기 전원전압을 전달하는 제 2 도전 라인을 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 전자 장치가 상기 외부 전원에 상기 커넥터를 통해 전기적으로 연결될 때에,
    상기 프리차지 핀이 상기 전원 핀보다 상기 외부 전원에 먼저 전기적으로 연결되는 것을 특징으로 하는 전자 장치.
  3. 제1항에 있어서,
    상기 전자 장치가 상기 외부 전원에 상기 커넥터를 통해 전기적으로 연결될 때에,
    상기 프리차지 핀이 상기 전원 핀보다 상기 외부 전원에 먼저 전기적으로 연결되는 것을 특징으로 하는 전자 장치.
  4. 제1항에 있어서,
    상기 프리차지 도전 라인은,
    상기 제 1 도전 라인보다 라인 너비(width)가 더 좁은 것을 특징으로 하는 전자 장치.
  5. 제1항에 있어서,
    상기 프리차지 도전 라인은,
    상기 제 1 도전 라인보다 도전성이 더 작은 것을 특징으로 하는 전자 장치.
  6. 제1항에 있어서,
    상기 전자 장치는,
    회로 기판을 더 포함하며,
    상기 프리차지 도전 라인은, 상기 회로 기판의 일면에 형성된 제 1 도전 패턴, 상기 회로 기판의 이면에 형성된 제 2 도전 패턴 및 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴을 전기적으로 연결하는 관통 비아를 포함하고,
    상기 제 1 도전 라인은, 상기 회로 기판의 일면에 형성된 제 3 도전 패턴을 포함하는 것을 특징으로 하는 전자 장치.
  7. 제1항에 있어서,
    상기 외부 전원으로부터의 전원전압의 크기에 따라, 상기 프리차지 도전 라인이 갖는 상기 제 1 저항값이 다른 것을 특징으로 하는 전자 장치.
  8. 제 1 외부 전원과 전기적으로 연결되는 제 1 프리차지 핀;
    제 2 외부 전원과 전기적으로 연결되는 제 2 프리차지 핀;
    상기 제 1 프리차지 핀과 제 1 전압공급 노드를 전기적으로 연결하고, 상기 제 1 전압공급 노드를 통해 전원전압을 공급받는 반도체 소자들에 대한 프리차지 동작에 필요한 제 1 프리차지 전류를 생성하기 위해, 제 1 저항값을 갖도록 형성된 제 1 프리차지 도전 라인; 및
    상기 제 2 프리차지 핀과 제 2 전압공급 노드를 전기적으로 연결하고, 상기 제 2 전압공급 노드를 통해 전원전압을 공급받는 반도체 소자들에 대한 프리차지 동작에 필요한 제 2 프리차지 전류를 생성하기 위해, 제 2 저항값을 갖도록 형성된 제 2 프리차지 도전 라인을 포함하는 돌입 전류를 방지하기 위한 프리차지 회로.
  9. 제12항에 있어서,
    상기 제 1 프리차지 도전 라인과 상기 제 2 프리차지 도전 라인은 라인 길이, 라인 너비 및 도전성 중 적어도 하나가 서로 다른 것을 특징으로 하는 전자 장치.
  10. 제12항에 있어서,
    상기 프리차지 회로가 프리차지 동작을 수행할 때에,
    상기 제 1 프리차지 전류의 크기 및 상기 제 2 프리차지 전류의 크기는 동일한 타겟 범위내에 있는 것을 특징으로 하는 전자 장치.
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