TWI574351B - Semiconductor device - Google Patents

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TWI574351B
TWI574351B TW104106705A TW104106705A TWI574351B TW I574351 B TWI574351 B TW I574351B TW 104106705 A TW104106705 A TW 104106705A TW 104106705 A TW104106705 A TW 104106705A TW I574351 B TWI574351 B TW I574351B
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TW
Taiwan
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pad
substrate
semiconductor device
controller
electronic component
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Application number
TW104106705A
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Inventor
松本學
小澤勳
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東芝股份有限公司
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Description

半導體裝置 [相關申請案]
本申請案享有以日本專利申請案2014-134515號(申請日：2014年6月30日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之所有內容。
本發明之實施形態係關於一種半導體裝置。
本發明之實施形態提供一種具有控制器及半導體記憶體之記憶卡。
半導體裝置期望製品之性能確認之容易化。
本發明之實施形態提供一種可謀求製品之性能確認之容易化的半導體裝置。
實施形態之半導體裝置包括：第1基板，其具有第1面、及位於與該第1面相反之側之第2面；電子零件，其設置於上述第1基板之上述第1面；第1焊墊，其設置於上述第1基板之第1面；及第2焊墊，其設置於上述第1基板之第2面，且電性連接於上述第1焊墊。
根據實施形態，提供一種可謀求製品之性能確認之容易化的半導體裝置。
1‧‧‧半導體裝置
2‧‧‧主機裝置
3‧‧‧連接器
11‧‧‧基板
11a‧‧‧第1面
11b‧‧‧第2面
11c‧‧‧第1端部
11d‧‧‧第2端部
12‧‧‧半導體封裝體
13‧‧‧電子零件
15‧‧‧介面部
15a‧‧‧連接端子
21‧‧‧第1零件安裝區域
22a‧‧‧第2零件安裝區域
22b‧‧‧第2零件安裝區域
24‧‧‧電源零件
25‧‧‧溫度感測器
31‧‧‧控制器
32‧‧‧半導體記憶體
33‧‧‧DRAM
34‧‧‧振盪器
35‧‧‧EEPROM
36‧‧‧溫度感測器
41‧‧‧基板
41a‧‧‧第1面
41b‧‧‧第2面
42‧‧‧接合線
43‧‧‧接合線
44‧‧‧密封部
45‧‧‧安裝膜
46‧‧‧焊料球
47a‧‧‧電源層
47b‧‧‧接地層
51‧‧‧緩衝器
52‧‧‧CPU
53‧‧‧主機介面部
54‧‧‧記憶體介面部
61‧‧‧第1焊料球
62‧‧‧第2焊料球
70‧‧‧焊墊
71‧‧‧第1焊墊
72‧‧‧第2焊墊
73‧‧‧第3焊墊
74‧‧‧連接部
81‧‧‧測試裝置
82‧‧‧測試器
83‧‧‧載台
84‧‧‧測試接腳
91‧‧‧阻焊劑
91a‧‧‧開口部
92‧‧‧貼條
95‧‧‧散熱板
ST1‧‧‧步驟
ST2‧‧‧步驟
ST3‧‧‧步驟
ST4‧‧‧步驟
ST5‧‧‧步驟
ST6‧‧‧步驟
ST7‧‧‧步驟
圖1係例示第1實施形態之半導體裝置之立體圖。
圖2(a)-(c)係例示圖1中所示之半導體裝置之圖。
圖3係例示圖2中所示之半導體封裝體之系統構成之方塊圖。
圖4係例示圖1中所示之半導體裝置之剖視圖。
圖5係例示圖4中所示之控制器之系統構成之方塊圖。
圖6係模式性地表示圖1中所示之半導體裝置之電性連接關係之剖視圖。
圖7係表示圖1中所示之半導體裝置之測試動作之一例的流程圖。
圖8係模式性地例示圖1中所示之半導體裝置之測試裝置之剖視圖。
圖9係例示圖1中所示之半導體裝置之第3焊墊之周圍的剖視圖。
圖10係例示圖1中所示之半導體裝置之背面之立體圖。
圖11係例示圖1中所示之半導體裝置之變化例之第3焊墊之周圍的剖視圖。
圖12(a)-(c)係例示第2實施形態之半導體裝置之圖。
圖13係例示第3實施形態之半導體裝置之背面之立體圖。
以下，參照圖式對實施形態進行說明。
於本說明書中，對若干要素附加複數個表現之例。再者，該等表現之例僅為例示，而並非否定上述要素可藉由其他表現而表現。又，關於未附加複數個表現之要素，亦可藉由其他表現而表現。
又，圖式為模式性之圖式，有厚度與平面尺寸之關係或各層之厚度之比率等與實物不同的情況。又，亦有包含於圖式相互之間互相之尺寸之關係或比率不同之部分的情況。
(第1實施形態)
圖1至圖11表示第1實施形態之半導體裝置1。半導體裝置1係「半 導體模組」及「半導體記憶裝置」之各者之一例。本實施形態之半導體裝置1例如為SSD(Solid State Drive，固態驅動器)，但並不限於此。
本實施形態之半導體裝置1例如為相對小型之模組，其外形尺寸之一例為22mm×30mm。再者，半導體裝置1之大小並不限於此，本實施形態之構成可適當應用於各種大小者。
如圖1所示，半導體裝置1例如可安裝於如伺服器之主機裝置2而使用。主機裝置2例如具有於上方開口之複數個連接器3(例如插槽)。複數個半導體裝置1分別安裝於主機裝置2之連接器3，且以於大致鉛垂方向立起之姿勢相互排列而被支持。根據此種構成，可緊湊地總括安裝複數個半導體裝置1，可謀求主機裝置2之小型化。再者，半導體裝置1例如亦可作為如筆記型可攜式電腦或平板終端之電子機器之儲存裝置而使用。
圖2表示半導體裝置1之具體之一例。於圖2中，(a)為俯視圖，(b)為仰視圖，(c)為側視圖。如圖2所示，半導體裝置1包括基板11、半導體封裝體12及複數個電子零件13。
基板11例如為大致矩形狀之電路基板，且規定半導體裝置1之外形尺寸。基板11具有第1面11a、及位於與該第1面11a相反之側之第2面11b。第1面11a係供安裝半導體封裝體12及電子零件13之零件安裝面。本實施形態之基板11例如為單面安裝基板，包含半導體封裝體12及電子零件13之大致所有零件總括安裝於第1面11a。另一方面，第2面11b係不供安裝零件之非零件安裝面。藉此，可謀求半導體裝置1之薄型化。
基板11具有第1端部11c、及位於與該第1端部11c相反之側之第2端部11d。第1端部11c具有介面部15(基板介面部、端子部、連接部)。介面部15例如具有複數個連接端子15a(金屬端子)。介面部15插入至主機裝置2之連接器3中，電性連接於連接器3。介面部15係於該介面 部15可於與主機裝置2之間交換信號(控制信號及資料信號)。
本實施形態之介面部15係例如依據PCI Express(Peripheral Component Interconnect Express，周邊元件互連高速)(以下為PCIe)之標準之介面。即，介面部15可於與主機裝置2之間流動依據PCIe之標準之高速信號(高速差動信號)。再者，介面部15例如亦可依據其他標準。半導體裝置1經由介面部15自主機裝置2接受電源之供給。
如圖2所示，基板11之第1面11a例如具有第1零件安裝區域21及一對第2零件安裝區域22a、22b。第1零件安裝區域21位於半導體封裝體12與介面部15之間。第2零件安裝區域22a、22b位於半導體封裝體12與基板11之第2端部11d之間。
安裝於基板11之電子零件13包含電源零件24(電源IC(integrated circuit，積體電路))、溫度感測器25、電容器及電阻等。電源零件24例如安裝於第1零件安裝區域21。電源零件24例如為DC(direct current，直流電)-DC轉換器，從自主機裝置2供給之電源產生半導體封裝體12等所需之特定電壓。溫度感測器25例如安裝於第2零件安裝區域22a。再者，該等零件配置並不限於上述例，可進行各種變化而實施。
其次，對搭載於基板11之半導體封裝體12進行詳細說明。
本實施形態之半導體封裝體12為SiP(System in Package，系統級封裝)型之模組，複數個半導體晶片密封於1個封裝體內。進一步而言，半導體封裝體12為所謂BGA-SSD(Ball Grid Array-Solid State Drive，球狀柵格陣列-固態驅動器)，複數個半導體記憶體與控制器一體地構成為一個BGA型之封裝體。
圖3表示半導體封裝體12之系統構成之一例。半導體封裝體12具有控制器31、複數個半導體記憶體32、DRAM33(Dynamic Random Access Memory，動態隨機存取記憶體)、振盪器34(OSC， oscillator)、EEPROM35(Electrically Erasable and Programmable ROM，電子可擦可程式化唯讀記憶體)及溫度感測器36。
控制器31控制複數個半導體記憶體32之動作。即，控制器31控制對複數個半導體記憶體32之資料之寫入、讀出及抹除。複數個半導體記憶體32分別例如為NAND(not and，反及)記憶體(NAND型快閃記憶體)。NAND記憶體為非揮發性記憶體之一例。DRAM33為揮發性記憶體之一例，用於半導體記憶體32之管理資訊之保管或資料之快取等。
振盪器34將特定頻率之動作信號供給至控制器31。EEPROM35將控制程式等作為固定資訊而儲存。溫度感測器36檢測半導體封裝體12內之溫度，通知給控制器31。
圖4表示半導體封裝體12之剖面。半導體封裝體12具有基板41(封裝基板)、控制器31、複數個半導體記憶體32、接合線42、43、密封部44、安裝膜(mount film)45及複數個焊料球46。
基板41例如為多層之配線基板，具有電源層47a及接地層47b。基板41具有第1面41a、及位於與該第1面41a相反之側之第2面41b。控制器31載置於基板41之第1面41a，例如藉由安裝膜45固定於基板41。控制器31藉由接合線42電性連接於基板41。
複數個半導體記憶體32積層於基板41之第1面41a。複數個半導體記憶體32藉由安裝膜45固定於基板41，並且藉由接合線43電性連接於基板41。半導體記憶體32經由基板41電性連接於控制器31。
於基板41之第1面41a上設置有密封部44(模塑材料)。密封部44總括密封(一體地覆蓋)控制器31、複數個半導體記憶體32、接合線42、43、DRAM33、振盪器34、EEPROM35及溫度感測器36。
如圖4所示，於基板41之第2面41b設置有複數個焊料球46。複數個焊料球46例如格子狀地配置於基板41之第2面41b。再者，複數個焊 料球46無須完全地配置於基板41之第2面41b之整體，亦可部分地配置。
圖5表示控制器31之系統構成之一例。如圖5所示，控制器31具有緩衝器51、CPU52(Central Processing Unit，中央處理單元)、主機介面部53及記憶體介面部54。
緩衝器51於將自主機裝置2傳送來之資料寫入至半導體記憶體32時，暫時記憶固定量之資料，或於將自半導體記憶體32讀出之資料送出至主機裝置2時，暫時記憶固定量之資料。
CPU52管理半導體封裝體12及半導體裝置1之整體之控制。CPU52例如自主機裝置2接收寫入命令、讀出命令、抹除命令而執行對半導體記憶體32之相應區域之存取，或控制通過緩衝器51進行之資料傳送處理。
主機介面部53位於基板11之介面部15與CPU52及緩衝器51之間。主機介面部53進行控制器31與主機裝置2之間之介面處理。於主機介面部53與主機裝置2之間例如流動PCIe高速信號。
記憶體介面部54位於半導體記憶體32與CPU52及緩衝器51之間。主機介面部53進行控制器31與半導體記憶體32之間之介面處理。
此處，半導體封裝體12之複數個焊料球46包含複數個第1焊料球61及複數個第2焊料球62。複數個第1焊料球61經由主機介面部53電性連接於控制器31之內部。基於PCIe高速信號之控制信號或資料信號自主機裝置2流動至若干第1焊料球61。又，對其他若干第1焊料球61供給電源電流。
例如流動信號之第1焊料球61於基板41之第2面41b，較半導體封裝體12之中心更靠近基板11之介面部15之附近而配置。藉此，可縮短第1焊料球61與基板11之介面部15之間之配線長度，可提昇半導體封裝體12之高速動作性。
另一方面，複數個第2焊料球62未連接於主機介面部53。複數個第2焊料球62不經由主機介面部53而電性連接於控制器31之內部。第2焊料球62係半導體封裝體12之測試用之輸入端子。
詳細而言，第2焊料球62之至少一個可不經由主機介面部53而於控制器31之內部電性連接於記憶體介面部54。即，第2焊料球62之至少一個例如於半導體封裝體12之測試動作時，例如切換控制器31之內部之電性連接，藉此不經由主機介面部53而電性連接於記憶體介面部54。
又，就另一觀點而言，第2焊料球62之至少一個可不經由CPU52及緩衝器51而於控制器31之內部電性連接於記憶體介面部54。即，第2焊料球62之至少一個例如於半導體封裝體12之測試動作時，例如切換控制器31之內部之電性連接，藉此不經由CPU52及緩衝器51而電性連接於記憶體介面部54。
如圖4所示，基板11之第1面11a具有供載置半導體封裝體12之焊料球46之複數個焊墊70。複數個焊墊70包含複數個第1焊墊71及複數個第2焊墊72。第1焊墊71電性連接於基板11之介面部15。第1焊墊71載置有半導體封裝體12之第1焊料球61。第2焊墊72與基板11之介面部15電性絕緣。第2焊墊72載置有半導體封裝體12之第2焊料球62。
如圖2及圖4所示，基板11之第2面11b具有複數個第3焊墊73。複數個第3焊墊73對應於複數個第2焊墊之配置而配置。即，複數個第3焊墊73之大小及配置例如與複數個第2焊墊72之大小及配置大致相同。換言之，第3焊墊73位於第2焊墊72之正下方。複數個第3焊墊73於基板11上位於被半導體封裝體12覆蓋之區域之背面側。
圖6模式性地表示基板11及半導體封裝體12之電性連接關係。基板11具有將複數個第2焊墊72與複數個第3焊墊73以1對1之形式電性連接之連接部74。連接部74例如為通孔(through hole)或導通孔(via)。藉 此，複數個第3焊墊73分別電性連接於複數個第2焊墊72。即，複數個第3焊墊73之各者經由連接部74、第2焊墊72及第2焊料球62而電性連接於控制器31。
第3焊墊73為「測試焊墊」之一例。即，於進行半導體裝置1之測試之情形時，經由第3焊墊73對控制器31輸入測試命令(測試信號)。例如，經由第3焊墊73對控制器31輸入測試命令，且自第3焊墊73獲取其應答，藉此判定是否正常進行半導體記憶體32之寫入或讀出。
詳細而言，控制器31及半導體記憶體32例如可分別為單獨體，基於自第3焊墊73之至少一個輸入之測試命令而動作。半導體裝置1藉由對第3焊墊73輸入各種測試命令，可進行如下等功能檢查或可靠性檢查，即：控制器31是否正常動作，半導體記憶體32是否正常動作，半導體封裝體12之電源是否正常發揮作用，半導體封裝體12是否整體上正常發揮作用。
於本實施形態中，第3焊墊73之數量多於第1焊墊71之數量。第3焊墊73例如設置有20個以上。藉此，可對控制器31輸入多種測試命令，可實施細緻之測試。
於本實施形態中，半導體裝置1之測試模式例如包含第1模式及第2模式。第1模式係可進行控制器31之單體測試之狀態。另一方面，第2模式係例如切換控制器31內部之電性連接，第3焊墊73之至少一個不經由CPU52及緩衝器51而電性連接於記憶體介面部54之狀態。即，第2模式係設定有可自第3焊墊73之至少一個直接存取於半導體記憶體32之存取路徑之狀態，且係可進行半導體記憶體32之單體測試之狀態。
圖7表示半導體裝置1之測試動作之流程之一例。
首先，於步驟ST1中，判定於控制器31中是否執行半導體記憶體 32之單體測試。於執行半導體記憶體32之單體測試之情形(步驟ST1：是(YES))時，進行至步驟ST2。於不執行半導體記憶體32之單體測試之情形(步驟ST1：否(NO))時，進行至步驟ST5。
於步驟ST1中，控制器31將該控制器31之動作模式設定為上述第2模式。若將控制器31之動作模式設定為第2模式，則進行至步驟ST3。於步驟ST3中，執行半導體記憶體32之單體測試。於半導體記憶體32之單體測試中，例如自第3焊墊73輸入寫入資料，自相同或另一第3焊墊73獲取讀出資料，確認寫入資料與讀出資料之匹配性，藉此判定半導體記憶體32是否包含不良部位。
其結果為，於半導體記憶體32中，判定有保持錯誤之資料之位元(失效位元)或無法寫入及讀出之位元(壞塊)等不良情況。
若半導體記憶體32之單體測試結束，則進行至步驟ST4。於步驟ST4中，控制器31使該控制器31之動作模式返回至上述第1模式。若控制器31之動作模式返回至第1模式，則進行至步驟ST5。於步驟ST5中，判定是否執行控制器31之單體測試。於執行控制器31之單體測試之情形(步驟ST5：是)時，進行至步驟ST6。於不執行控制器31之單體測試之情形(步驟ST5：否)時，進行至步驟ST7。
於步驟ST6中，半導體裝置1執行控制器31之單體測試。於其一例中，執行自第3焊墊73對控制器31輸入任意之命令，控制器31是否正常應答等測試。控制器31之單體測試結束後，進行至步驟ST7。
於步驟ST7中，判定於控制器31中是否執行半導體記憶體32之單體測試。於執行半導體記憶體32之單體測試之情形(步驟ST7：是)時，返回至步驟ST2。於不執行半導體記憶體32之單體測試之情形(步驟ST7：否)時，結束測試動作。再者，半導體裝置1之測試並不限於上述，亦可進行半導體封裝體12之整體之測試或其他測試。
再者，圖8表示用於測試半導體裝置1之測試裝置81之一例。測 試裝置81具有測試器82、載台83及複數個測試接腳84(探針)。測試器82連接於載台83。複數個測試接腳84立設於載台83上，經由載台83連接於測試器82。複數個測試接腳84對應於第3焊墊73而配置。
於進行半導體裝置1之測試之情形時，使測試接腳84與第3焊墊73接觸。而且，將測試命令自測試器82經由第3焊墊73輸入至控制器31，藉由測試器82判定來自控制器31之應答。半導體裝置1例如可藉由更換測試器82而進行複數種測試。半導體裝置1例如亦可分開進行控制器31之測試及半導體記憶體32之測試。
圖9表示基板11之一例。如圖9所示，第3焊墊73亦可自設置於基板11之第2面11b之阻焊劑91之開口部91a露出。阻焊劑91為「絕緣層」及「絕緣部」之各者之一例。
圖10表示基板11之第2面11b。如圖10所示，亦可於基板11之第2面11b安裝一體地覆蓋複數個第3焊墊73之貼條92。貼條92為「片材」、「絕緣片材」及「絕緣部」之各者之一例。貼條92例如藉由導熱性優於阻焊劑91之材料而形成。貼條92例如為碳石墨製。
第3焊墊73例如藉由導熱性優異之連接部74連接於控制器31之焊料球46，故而熱之一部分容易自控制器31轉移。因此，若例如設置有與阻焊劑91相比導熱性較佳之貼條92，則可提高半導體裝置1之散熱性。
圖11表示基板11之變化例。如圖11所示，第3焊墊73亦可被設置於基板11之第2面11b之阻焊劑91覆蓋，並且以於使用時使第3焊墊73露出之方式除去阻焊劑91。又，第3焊墊73例如亦可於測試結束後由阻焊劑91覆蓋。
再者，於以上之構成中，為便於說明，亦可將第2焊墊72稱為「第1焊墊」，將第3焊墊73稱為「第2焊墊」。
根據此種構成之半導體裝置1，可謀求該半導體裝置1之性能確 認及半導體裝置1中所包含之各零件之性能確認的容易化。即，本實施形態之半導體裝置1包括基板11、半導體封裝體12及焊墊72、73。基板11具有第1面11a、及位於與該第1面11a相反之側之第2面11b。焊墊72設置於基板11之第1面11a。半導體封裝體12具有控制器31、及載置於焊墊72且電性連接於控制器31之焊料球62。焊墊73設置於基板11之第2面11b，且電性連接於焊墊72。
根據此種構成，可利用設置於基板11之第2面11b之焊墊73，進行控制器31之動作確認或半導體封裝體12之動作確認。藉此，可謀求半導體裝置1之可靠性之提昇。
於本實施形態中，半導體裝置1具有設置於基板11且可於與主機裝置2之間流動信號之介面部15。焊墊72、73與介面部15電性絕緣。根據此種構成，可不經由介面部15而直接存取於控制器31，故而可容易地進行控制器31之測試。
於本實施形態中，控制器31可基於自焊墊73輸入之測試命令而動作。根據此種構成，藉由將各種測試命令輸入至焊墊73，可容易地進行半導體裝置1之細緻之測試動作。藉此，可謀求半導體裝置1之測試之容易化及可靠性之提昇。
於本實施形態中，焊墊73位於基板11之被半導體封裝體12覆蓋之區域之背面側。根據此種構成，可簡化焊墊73與半導體封裝體12之焊料球62之位置關係。其係對半導體裝置1之測試之容易化做出貢獻，並且測試裝置81之測試接腳84之配置等亦變得容易。
於本實施形態中，進而包括覆蓋焊墊73之絕緣部(貼條92或阻焊劑91)。根據此種構成，可防止於正常使用時基於自焊墊73錯誤輸入信號之誤動作。
近年來，謀求半導體裝置1之進一步之小型薄型化、高密度安裝，例如謀求22mm×30mm尺寸之外形尺寸且單面安裝。
此處，為進行比較，考慮將控制器及半導體記憶體分開安裝於基板之半導體裝置。於此種半導體裝置中，若基板之尺寸變小為某一程度，則難以藉由個別之封裝體對控制器及半導體記憶體進行配置，又，假設即便可進行配置，亦難以設置用以測試製品性能之測試焊墊。
因此，於本實施形態中，半導體封裝體12係將半導體記憶體32及控制器31藉由密封部44總括密封而成之所謂SiP零件。根據此種構成，即便基板11之尺寸變小為某一程度，亦可高密度地配置控制器31及半導體記憶體32。
又，於本實施形態中，基板11為單面安裝基板，第2面11b為非零件安裝面。即，於本實施形態中，利用單面安裝基板之非零件安裝面而配置有測試用之焊墊73。根據此種構成，可利用相對較大之區域而配置焊墊73，故而可配置足夠多之數量之焊墊73。藉此，可進行半導體裝置1之更細緻之測試。又，藉由利用相對較大之區域，可以有裕度之間隔配置複數個焊墊73，故而亦可謀求測試裝置81之測試接腳84之配置、或使測試接腳84與焊墊73接觸之作業等之容易化。
例如於本實施形態中，第3焊墊73之數量多於第1焊墊71之數量。根據此種構成，可進行半導體裝置1之更細緻之測試。又，於本實施形態中，複數個第3焊墊73之配置與複數個第2焊墊72之配置對應。根據此種構成，可進而簡化焊墊73與半導體封裝體12之焊料球62之位置關係，可使半導體裝置1之測試進而容易化。
此處，為進行比較，考慮自基板11之介面部15與控制器31之間之信號線之中途拉出連接於測試用之焊墊之線的半導體裝置。根據此種構成，藉由設置上述測試用之線，信號線之阻抗發生變化，例如於流動高速差動信號之情形等時，可能會對該信號之信號品質產生影響。
另一方面，於本實施形態中，控制器31具有連接於基板11之介面 部15之主機介面部53、及連接於半導體記憶體32之記憶體介面部54。複數個第3焊墊73之至少一個可不經由主機介面部53而於控制器31之內部電性連接於記憶體介面部54。根據此種構成，不會對基板11之介面部15與控制器31之間之信號線之阻抗造成影響，故而可將信號線中流動之信號之信號品質維持為較高。
於本實施形態中，控制器31具有CPU52、及電性連接於半導體記憶體32之記憶體介面部54。複數個第3焊墊73之至少一個可不經由CPU52而於控制器31之內部電性連接於記憶體介面部54。根據此種構成，可直接存取於記憶體介面部54，故而可謀求半導體記憶體32之單體測試之容易化，並且可提昇其精度。
其次，對第2及第3實施形態之半導體裝置1進行說明。再者，具有與第1實施形態之構成相同或類似之功能之構成係標附相同之符號且省略其說明。又，下述說明以外之構成與第1實施形態相同。
(第2實施形態)
圖12表示第2實施形態之半導體裝置1之一例。於圖12中，(a)為俯視圖，(b)為仰視圖，(c)為側視圖。本實施形態之基板11之複數個第3焊墊73之各者形成為於角部具有弧度之大致矩形狀。藉由此種構成，亦可實現與第1實施形態大致相同之功能。
(第3實施形態)
圖13表示第3實施形態之半導體裝置1之一例。本實施形態之半導體裝置1具有金屬製之散熱板95代替貼條92。散熱板95例如較阻焊劑91導熱性較高。散熱板95例如一體地覆蓋複數個第3焊墊73，並且熱連接於第3焊墊73。根據此種構成，可經由第2焊料球62、第2焊墊72、連接部74及第3焊墊73，使控制器31與散熱板95相對牢固地熱連接，故而可進而提高半導體裝置1之散熱性。
以上，對第1至第3實施形態及變化例進行了說明，但半導體裝 置1之實施形態並不限於該等。例如，控制器31及半導體記憶體32亦可個別地安裝於基板11。第3焊墊73之數量或配置並不限定於特定者，可適當設定而實施。
再者，本發明並不直接限定於上述實施形態，可於實施階段在不脫離其主旨之範圍內使構成要素變化而實現。又，可藉由上述實施形態所揭示之複數個構成要素之適當之組合而形成各種發明。例如，亦可自實施形態所示之全部構成要素中刪除若干構成要素。進而，亦可適當組合涉及不同之實施形態之構成要素。
11‧‧‧基板
11a‧‧‧第1面
11b‧‧‧第2面
12‧‧‧半導體封裝體
31‧‧‧控制器
61‧‧‧第1焊料球
62‧‧‧第2焊料球
71‧‧‧第1焊墊
72‧‧‧第2焊墊
73‧‧‧第3焊墊
74‧‧‧連接部

Claims (34)

  1. 一種半導體裝置，其包括：基板，其包括第1面、及位於與該第1面相反之側之第2面；介面部，其設置於上述基板，且可於與主機裝置之間流動信號；複數個第1焊墊，其設置於上述基板之第1面，且電性連接於上述介面部；複數個第2焊墊，其設置於上述基板之第1面，且與上述介面部電性絕緣；電子零件，其包括：半導體記憶體；控制器，其控制該半導體記憶體；密封部，其一體地密封上述半導體記憶體及上述控制器；複數個第1焊料部，其電性連接於上述控制器且設置於上述第1焊墊；及複數個第2焊料部，電性連接於上述控制器且設置於上述第2焊墊；及複數個第3焊墊，其設置於上述基板之第2面，且分別電性連接於上述複數個第2焊墊。
  2. 如請求項1之半導體裝置，其中上述基板為單面安裝基板，上述第2面為非零件安裝面。
  3. 如請求項1之半導體裝置，其中上述控制器可基於自上述複數個第3焊墊之至少一個輸入之測試命令而動作。
  4. 如請求項1之半導體裝置，其中上述複數個第3焊墊位於上述基板之被上述電子零件覆蓋之區域之背面側。
  5. 如請求項1之半導體裝置，其中上述第3焊墊之數量多於上述第1焊墊之數量。
  6. 如請求項1之半導體裝置，其中上述複數個第3焊墊之配置與上述複數個第2焊墊之配置對應。
  7. 如請求項1之半導體裝置，其中上述控制器包括連接於上述介面部之主機介面部、及連接於上述半導體記憶體之記憶體介面部；且上述複數個第3焊墊之至少一個可不經由上述主機介面部而於上述控制器之內部電性連接於上述記憶體介面部。
  8. 如請求項1之半導體裝置，其中上述控制器包括中央處理器(CPU)、及電性連接於上述半導體記憶體之記憶體介面部；且上述複數個第3焊墊之至少一個可不經由上述中央處理器(CPU)而於上述控制器之內部電性連接於上述記憶體介面部。
  9. 如請求項1之半導體裝置，其中上述複數個第3焊墊由絕緣層覆蓋。
  10. 如請求項1之半導體裝置，其進而包括：一體地覆蓋上述複數個第3焊墊之片材。
  11. 一種半導體裝置，其包括：基板，其包括第1面、及位於與該第1面相反之側之第2面；介面部，其設置於上述基板，且可於與主機裝置之間流動信號；第1焊墊，其設置於上述基板之第1面，且與上述介面部電性絕緣；電子零件，其包括設置於上述第1焊墊之焊料部；及第2焊墊，其設置於上述基板之第2面，且電性連接於上述第1焊墊。
  12. 如請求項11之半導體裝置，其中上述電子零件可基於自上述第2焊墊輸入之測試命令而動作。
  13. 如請求項11之半導體裝置，其中上述第2焊墊位於上述基板之被上述電子零件覆蓋之區域之背面側。
  14. 如請求項11之半導體裝置，其進而包括：覆蓋上述第2焊墊之絕緣部。
  15. 一種半導體裝置，其包括：第1基板，其包括第1面、及位於與該第1面相反之側之第2面；第1焊墊，其設置於上述第1基板之第1面；電子零件，其包括設置於上述第1焊墊之第1焊料部；第2焊墊，其設置於上述第1基板之第2面，且電性連接於上述第1焊墊；及介面部，其係設置於上述第1基板，並且與上述第1焊墊電性絕緣，可於與主機裝置之間流動信號。
  16. 如請求項15之半導體裝置，其進而包括：第3焊墊，其設置於上述第1基板之第1面，且電性連接於該介面部。
  17. 如請求項15之半導體裝置，其進而包括：第3焊墊，其設置於上述第1基板之第1面，且電性連接於該介面部；及第2焊料部，其設置於該第3焊墊；且該第2焊料部位於上述電子零件之中心與上述介面部之間。
  18. 如請求項15之半導體裝置，其中上述電子零件可基於自上述第2焊墊輸入之測試命令而動作，且對上述第2焊墊輸出應答。
  19. 如請求項15之半導體裝置，其中上述第2焊墊位於上述第1基板之上述第1面上被上述電子零件覆蓋之區域之背面側之上述第2面。
  20. 如請求項15之半導體裝置，其中上述第2焊墊位於在上述第1基板之上述第1面被上述電子零件覆蓋之區域之背面側之上述第2面；且上述第2焊墊之配置與上述第1焊墊之配置對應。
  21. 如請求項15之半導體裝置，其中上述第2焊墊位於在上述第1基板之上述第1面被上述電子零件覆蓋之區域之背面側之上述第2面；且上述第2焊墊由絕緣層覆蓋。
  22. 如請求項15之半導體裝置，其中上述第2焊墊位於在上述第1基板之上述第1面被上述電子零件覆蓋之區域之背面側之上述第2面；且該半導體裝置進而包括一體地覆蓋上述第2焊墊之片材。
  23. 如請求項15之半導體裝置，其中上述電子零件包括：第2基板，其包括第3面、及位於與該第3面相反之側並且與上述焊料部抵接之第4面；控制器，其位於該第3面側；及密封部，其密封該控制器。
  24. 如請求項15之半導體裝置，其中上述電子零件包括：第2基板，其包括第3面、及位於與該第3面相反之側並且與上述焊料部抵接之第4面；半導體記憶體，其位於該第3面側；及密封部，其密封該半導體記憶體。
  25. 如請求項15之半導體裝置，其中上述電子零件包括：第2基板，其包括第3面、及位於與該第3面相反之側並且與上述焊料部抵接之第4面；半導體記憶體，其 位於該第3面側；控制器，其位於上述第3面側並且控制上述半導體記憶體；及密封部，其一體地密封上述半導體記憶體及上述控制器。
  26. 如請求項15之半導體裝置，其中上述電子零件包括：第2基板，其包括第3面、以及位於與該第3面相反之側並且與上述焊料部抵接之第4面；複數個反及(NAND)記憶體，其位於該第3面側；控制器，其位於上述第3面側並且控制上述複數個反及(NAND)記憶體；及密封部，其一體地密封上述半導體記憶體及上述控制器。
  27. 如請求項26之半導體裝置，其中上述控制器包括連接於上述介面部之主機介面部、及連接於上述電子零件之記憶體介面部；且上述第2焊墊可不經由上述主機介面部而於上述電子零件之內部電性連接於上述記憶體介面部。
  28. 如請求項26之半導體裝置，其中上述控制器包括中央處理器(CPU)、及電性連接於上述複數個反及(NAND)記憶體之記憶體介面部；且上述第2焊墊可不經由上述中央處理器(CPU)而於上述控制器之內部電性連接於上述記憶體介面部。
  29. 如請求項26之半導體裝置，其進而包括：第3焊墊，其設置於上述第1基板之第1面，且電性連接於上述介面部；及第2焊料部，其設置於該第3焊墊；且該第2焊料部位於上述電子零件之中心與上述介面部之間。
  30. 如請求項29之半導體裝置，其中上述第2焊墊位於在上述第1基板之上述第1面被上述電子零件 覆蓋之區域之背面側之上述第2面；且上述第2焊墊之配置與上述第1焊墊之配置對應。
  31. 如請求項30之半導體裝置，其中上述控制器包括連接於上述介面部之主機介面部、及連接於上述電子零件之記憶體介面部；且上述第2焊墊可不經由上述主機介面部而於上述電子零件之內部電性連接於上述記憶體介面部。
  32. 如請求項30之半導體裝置，其中上述控制器包括中央處理器(CPU)、及電性連接於上述複數個反及(NAND)記憶體之記憶體介面部；且上述第2焊墊可不經由上述中央處理器(CPU)而於上述控制器之內部電性連接於上述記憶體介面部。
  33. 如請求項26之半導體裝置，其進而包括：第3焊墊，其設置於上述第1基板之第1面，且電性連接於上述介面部；及第2焊料部，其設置於該第3焊墊；且該第2焊料部位於上述電子零件之中心與上述介面部之間；上述第2焊墊位於在上述第1基板之上述第1面被上述電子零件覆蓋之區域之背面側之上述第2面；且上述第2焊墊之配置與上述第1焊墊之配置對應。
  34. 一種半導體裝置，其包括：第1基板，其包括第1面、及位於與該第1面相反之側之第2面；電子零件，其設置於上述第1基板之上述第1面；第1焊墊，其設置於上述第1基板之第1面；第2焊墊，其設置於上述第1基板之第2面，且電性連接於上述第1焊墊；及 介面部，其係設置於上述第1基板，並且與上述第1焊墊電性絕緣，可於與主機裝置之間流動信號。
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