JP2023031558A - 半導体記憶装置 - Google Patents
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Abstract
【課題】放熱効率を向上させることが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、複数のメモリチップと、コントローラと、複数の端子と、封止部材と、シートと、を備える。基板は、第1面と、この第1面とは反対側に位置する第2面と、を有する。前複数のメモリチップは、基板の第1面に搭載される。コントローラは、基板の第1面に搭載され、複数のメモリチップを制御する。複数の端子は、基板の第2面に設けられ、複数のテスト端子を含む。シートは、基板の第2面に設けられ、複数の端子のうち、複数のテスト端子を覆う。【選択図】図1
Description
本実施形態は、半導体記憶装置に関する。
基板と、基板の一方側の面に搭載された複数のメモリチップ及びコントローラと、基板の他方側の面に設けられた複数の端子と、を備える半導体記憶装置が知られている。
放熱効率を向上させることが可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、複数のメモリチップと、コントローラと、複数の端子と、封止部材と、シートと、を備える。前記基板は、第1面と、前記第1面とは反対側に位置する第2面と、を有する。前記複数のメモリチップは、前記基板の前記第1面に搭載される。前記コントローラは、前記基板の前記第1面に搭載され、前記複数のメモリチップを制御する。前記複数の端子は、前記基板の前記第2面に設けられ、複数のテスト端子を含む。前記シートは、前記基板の前記第2面に設けられ、前記複数の端子のうち、前記複数のテスト端子を覆う。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態及び変形例について共通する部分には同一の符号を付して、説明を省略する場合がある。
また、本明細書においては、所定の面に沿った方向を第1方向、この所定の面に沿って第1方向と交差する方向を第2方向、この所定の面と交差する方向を第3方向と呼ぶことがある。これら第1方向、第2方向及び第3方向は、後述するX方向、Y方向及びZ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、半導体記憶装置が実装される基板を基準とする。例えば、上記第1方向が基板の表面と交差する場合、この第1方向に沿って基板から離れる向きを上とし、第1方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端という場合には、この構成の基板側の面や端部を意味することとし、上面や上端という場合には、この構成の基板と反対側の面や端部を意味することとする。また、第1方向又は第2方向と交差する部位を縁部及び交差する面を端面及び側面等と呼ぶ。
本明細書において、「半導体記憶装置」は、不揮発性メモリと、この不揮発性メモリを制御するコントローラとを含む。半導体記憶装置は、不揮発性メモリに対してデータを読み書き自在となる様に構成されたストレージのためのメモリデバイスである。半導体記憶装置は、例えば、メモリカード、ソリッドステートドライブ(SSD)として実現されても良い。この場合、これらメモリカードやSSDは、パーソナルコンピュータ、モバイルデバイス、ビデオレコーダ、車載機器といった、各種のホスト機器として機能する様々な情報処理装置のストレージとして使用され得る。
[第1実施形態]
[半導体記憶装置の外形形状]
図1は、第1実施形態に係る半導体記憶装置の外形形状を例示的に示す図である。
第1実施形態に係る半導体記憶装置はカード形状を有しており、ホスト機器内のコネクタに装着可能なSSDとして機能し得る。本実施形態に係る半導体記憶装置が装着されるコネクタは、例えば、ヒンジタイプのコネクタであっても良い。プッシュ・プルタイプのコネクタであっても良いし、プッシュ・プッシュタイプのコネクタであっても良い。本実施形態では、半導体記憶装置が装着されるコネクタが、ヒンジタイプのコネクタである場合を想定しているが、これに限定されるものではない。
[半導体記憶装置の外形形状]
図1は、第1実施形態に係る半導体記憶装置の外形形状を例示的に示す図である。
第1実施形態に係る半導体記憶装置はカード形状を有しており、ホスト機器内のコネクタに装着可能なSSDとして機能し得る。本実施形態に係る半導体記憶装置が装着されるコネクタは、例えば、ヒンジタイプのコネクタであっても良い。プッシュ・プルタイプのコネクタであっても良いし、プッシュ・プッシュタイプのコネクタであっても良い。本実施形態では、半導体記憶装置が装着されるコネクタが、ヒンジタイプのコネクタである場合を想定しているが、これに限定されるものではない。
以下では、半導体記憶装置はメモリデバイスとして参照され得る。
図1(a)は、メモリデバイス10の一表面を示す平面図である。図1(b)は、メモリデバイス10の一側面を示す側面図である。図1(c)は、メモリデバイス10の一表面を示す平面図であって、図1(a)に示す一表面の反対側に位置する他の一表面を示す平面図である。
図1(a)~図1(c)に示す様に、本明細書においては、次の様にX軸、Y軸及びZ軸が定義される。これらX軸、Y軸及びZ軸は、互いに直交する。X軸は、メモリデバイス10の幅方向に沿う。Y軸は、メモリデバイス10の長さ方向に沿う。Z軸は、メモリデバイス10の厚さ方向に沿う。本明細書において、メモリデバイス10及びこのメモリデバイス10が装着されるコネクタ50(図3等参照)をZ軸方向から見ることを平面視と称する。
メモリデバイス10は、外部から供給される電源電圧で動作する様に構成された半導体記憶装置である。
図1に示す様に、メモリデバイス10は、例えば、X方向に第1の幅W1、Y方向に第1の長さL1、及び、Z方向に第1の厚さT1を有する矩形のカード形状の外形を有する。第1の長さL1は第1の幅W1よりも大きい。第1の幅W1、第1の長さL1及び第1の厚さT1は、例えば、それぞれ14±0.10mm、18±0.10mm及び1.4±0.10mmであっても良い。
図1に示す様に、メモリデバイス10は、例えば、X方向に第1の幅W1、Y方向に第1の長さL1、及び、Z方向に第1の厚さT1を有する矩形のカード形状の外形を有する。第1の長さL1は第1の幅W1よりも大きい。第1の幅W1、第1の長さL1及び第1の厚さT1は、例えば、それぞれ14±0.10mm、18±0.10mm及び1.4±0.10mmであっても良い。
図1に示す様に、メモリデバイス10は、Z方向に離間し、X方向及びY方向に延びる長方形状の第1主面11及び第2主面12を有する。メモリデバイス10は、Y方向に離間し、X方向及びZ方向に延びる長方形状の第1端面21及び第2端面22を有する。第1端面21は、第1主面11及び第2主面12のY方向の一方の端縁間に設けられる。第2端面22は、第1主面11及び第2主面12のY方向の他方の端縁間に設けられる。メモリデバイス10は、X方向に離間し、Y方向及びZ方向に延びる長方形状の第1側面23及び第2側面24を有する。第1側面23は、第1主面11及び第2主面12のX方向の一方の端縁間に設けられる。第2側面24は、第1主面11及び第2主面12のX方向の他方の端縁間に設けられる。
メモリデバイス10は、第1端面21及び第1側面23の接続部に第1隅部25を有し、第1端面21及び第2側面24の接続部に第2隅部26を有し、第2端面22及び第1側面23の接続部に第3隅部27を有し、第2端面22及び第2側面24の接続部に第4隅部28を有する。
第1隅部25、第3隅部27及び第4隅部28は、例えばR0.2等のR面取りがされている。第2隅部26は、表裏の判別のため、他の隅部25,27,28とは異なる、例えば、C1.1等の角面取りがされている。
[半導体記憶装置の構成]
図2は、メモリデバイス10の構成例を示す図である。
図2に示す様に、メモリデバイス10は、プリント回路基板15と、プリント回路基板15上に搭載されたNAND型フラッシュメモリ16及びコントローラ17と、を備える。NAND型フラッシュメモリ16及びコントローラ17は、プリント回路基板15の第1面(上面)13に実装されている。図示の様に、プリント回路基板15の第2面(下面)14は、メモリデバイス10の第2主面12と同一面であっても良い。
図2は、メモリデバイス10の構成例を示す図である。
図2に示す様に、メモリデバイス10は、プリント回路基板15と、プリント回路基板15上に搭載されたNAND型フラッシュメモリ16及びコントローラ17と、を備える。NAND型フラッシュメモリ16及びコントローラ17は、プリント回路基板15の第1面(上面)13に実装されている。図示の様に、プリント回路基板15の第2面(下面)14は、メモリデバイス10の第2主面12と同一面であっても良い。
NAND型フラッシュメモリ16は、積層された複数のNAND型フラッシュメモリチップを含んでいても良い。これら複数のNAND型フラッシュメモリチップは、インタリーブ動作を実行可能に構成されていても良い。コントローラ17は、SoC(System on a Chip)を含むLSIであっても良い。コントローラ17は、NAND型フラッシュメモリ16、及びこのNAND型フラッシュメモリ16を含むメモリデバイス10の全体を制御する。コントローラ17は、例えば、NAND型フラッシュメモリ16に対するリード/ライト制御、及び外部との通信制御を行うことができる。また、メモリデバイス10は、システムインタフェースとしてPCIeインタフェースを持ち、メモリデバイス10ではPCIe規格に準拠したNVM Express(NVMe)(商標)のようなプロトコルで通信制御が行われても良い。
NAND型フラッシュメモリ16と、コントローラ17と、プリント回路基板15の第1面13とは、例えば、封止部材であるモールド樹脂19によって全体的に覆われて完全に封止されている。これにより、メモリデバイス10は、カード形状を有するパッケージ(メモリパッケージ)として実現されている。
[端子の配置例]
図1(c)に示す様に、メモリデバイス10の第2主面12(プリント回路基板15の第2面14)には、複数の端子30が設けられている。これら複数の端子30は、ピン又はパッドと称されることもある。複数の端子30は、複数の信号端子Pと、複数のテスト端子Tと、を含む。複数の信号端子Pは、複数の第1信号端子P1、複数の第2信号端子P2、複数の第3信号端子P3、及び、複数の第4信号端子P4を含む。
図1(c)に示す様に、メモリデバイス10の第2主面12(プリント回路基板15の第2面14)には、複数の端子30が設けられている。これら複数の端子30は、ピン又はパッドと称されることもある。複数の端子30は、複数の信号端子Pと、複数のテスト端子Tと、を含む。複数の信号端子Pは、複数の第1信号端子P1、複数の第2信号端子P2、複数の第3信号端子P3、及び、複数の第4信号端子P4を含む。
複数の第1信号端子P1は、複数の第2信号端子P2よりも第1端面21に近く、互いに第1間隔をおいてX方向に配列されている。複数の第2信号端子P2は、複数の第1信号端子P1よりも第2端面22に近く、互いに第2間隔をおいてX方向に配列されている。複数の第1信号端子P1と複数の第2信号端子P2との間のY方向の距離は、複数の第1信号端子P1と第1端面21との間のY方向の距離よりも長く、且つ複数の第2信号端子P2と第2端面22との間のY方向の距離よりも長い。
複数の第3信号端子P3及び複数の第4信号端子P4は、複数の第1信号端子P1と複数の第2信号端子P2との間に設けられる。複数の第3信号端子P3及び複数の第4信号端子P4と複数の第1信号端子P1とのY方向の距離は、複数の第3信号端子P3及び複数の第4信号端子P4と複数の第2信号端子P2とのY方向の距離よりも大きい。
複数の第3信号端子P3は、互いに第3間隔を置いてX方向に配列されている。複数の第4信号端子P4は、互いに第4間隔を置いてX方向に配列されている。複数の第3信号端子P3の数は、複数の第1信号端子P1の数よりも少なく、且つ、複数の第2信号端子P2の数よりも少ない。複数の第4信号端子P4の数も、複数の第1信号端子P1の数よりも少なく、且つ、複数の第2信号端子P2の数よりも少ない。複数の第3信号端子P3と複数の第4信号端子P4との間には、テスト端子Tが設けられている。なお、第1間隔~第4間隔は、全て同一でも良いし、異なっていても良い。
第1信号端子P1は、例えば、PCI Express(登録商標)(PCIe)のような高速シリアルインタフェース用の2レーン分の信号端子を含んでいても良い。一つのレーンに対応する信号端子Pは、受信差動信号ペア2端子と、送信差動信号ペア2端子とを含んでいても良い。また、差動2端子はグランド端子で囲まれていても良い。図示は省略するが、例えば、第1信号端子P1と第2信号端子P2との間にPCIeレーンを追加することもできる。
第3信号端子P3及び第4信号端子P4は、例えば、製品毎に異なる任意のオプション信号用の信号端子を含んでいても良い。オプション信号用の信号端子として、例えば、PCIe規格に準拠したサイドバンド信号(SMBus信号、WAKE#信号及びPRSNT#信号)用の信号端子、及びグランド端子などを含んでも良い。PCIe規格に準拠したサイドバンド信号として、例えば、CLKREF信号ペア、CLKREQ#信号、PERST#信号などを含んでいても良い。第3信号端子P3及び第4信号端子P4の少なくとも一部は、メモリデバイス10にとっては必須の信号端子でなくても良い。換言すると、メモリデバイス10にとってのオプションの信号端子でも良い。従って、この第3信号端子P3及び第4信号端子P4の数は、第1信号端子P1及び第2信号端子P2の数よりも少なくても良い。尚、本実施形態におけるサイドバンド信号はオプショナル信号と称されても良い。
第2信号端子P2は、例えば、製品毎に共通な制御信号、及び電源用の端子を含んでも良い。この第2信号端子P2は、主に、差動クロック信号用の信号端子、共通のPCIeサイドバンド信号用の信号端子、電源端子及び他の信号端子を含んでも良い。
一方、複数のテスト端子Tは、例えば、コントローラ17に電気的に接続され、メモリデバイス10の製品の良品選別テストを実施するために利用される。
複数のテスト端子Tは、複数の信号端子Pが配列された領域の外側に配置されている。本実施形態においては、複数のテスト端子Tは、例えば、第1信号端子P1と第2信号端子P2との間の領域であって、第3信号端子P3と第4信号端子P4との間の領域に配置されている。複数のテスト端子Tは、例えば、Y方向に4行、X方向に6列で、それぞれ等間隔に並べられている。
メモリデバイス10の第2主面12(プリント回路基板15の第2面14)における、これら複数のテスト端子Tが設けられた部分には、マスクシートとしてTIM(Thermal Interface Material)20が貼着されている。複数のテスト端子Tは、TIM20により覆われ、TIM20と接触している。以下、メモリデバイス10のTIM20が貼着された領域を「貼着領域A1」と呼ぶ。尚、TIM20としては、熱伝導性に優れ、絶縁性を有し、柔軟性及び耐熱性を備えたものが用いられ得る。TIM20としては、例えば、ポリカーボネートよりも熱伝導率が高いものが使用される。ポリカーボネートの熱伝導率は、0.2W/(m・K)程度である。TIM20としては、例えば、熱伝導率が1.0W/(m・K)~8.0W/(m・K)程度のものを用いても良い。また、TIMとして、熱伝導率が8.0W/(m・K)より大きいものを用いても良い。また、TIM20としては、例えば、カーボングラファイトよりも絶縁性が高いものが使用される。
なお、以上の端子30の形状、配置等は、あくまでも例示に過ぎず、複数の端子30のY方向における長さは、全て揃ってなくても良い。
[コネクタの構成]
図3は、メモリデバイス10が装着されるホスト機器に設けられたコネクタ50の外形形状と、TIM20が接触する接触領域A2の配置例とを示す平面図である。メモリデバイス10は、図1(c)に示す端子面(第2主面12)側を下にして、図3に示すコネクタ50の上方側から装着される。図4は、メモリデバイス10がコネクタ50に装着(接続)される前の、メモリデバイス10がセットされた状態を示す側面図である。図5は、メモリデバイス10がコネクタ50に装着(接続)された状態を示す側面図である。図4及び図5に示すように、この実施形態では、ヒンジタイプのコネクタ50が使用されている。
図3は、メモリデバイス10が装着されるホスト機器に設けられたコネクタ50の外形形状と、TIM20が接触する接触領域A2の配置例とを示す平面図である。メモリデバイス10は、図1(c)に示す端子面(第2主面12)側を下にして、図3に示すコネクタ50の上方側から装着される。図4は、メモリデバイス10がコネクタ50に装着(接続)される前の、メモリデバイス10がセットされた状態を示す側面図である。図5は、メモリデバイス10がコネクタ50に装着(接続)された状態を示す側面図である。図4及び図5に示すように、この実施形態では、ヒンジタイプのコネクタ50が使用されている。
メモリデバイス10が装着されるコネクタ50は、図3~図5に示す様に、ホスト機器のプリント回路基板40の上に設けられ、複数のリードフレーム51、52、53及び54を有する。これら複数のリードフレーム51~54は、メモリデバイス10の信号端子P1,P2,P3及びP4にそれぞれ対応する様に配置されている。各リードフレーム51~54は、先端側が基端側に対してプリント回路基板40から離れる向きに屈曲したバネリードを形成している。
図3の例では、リードフレーム51~54は、それぞれの長手方向がY方向に沿って配置されている。リードフレーム51,53及び54は、信号端子P1,P3及びP4と接続される先端のコンタクト部55がY方向のリードフレーム52の側に向いて配置されている。リードフレーム52は、信号端子P2と接続される先端のコンタクト部55が、Y方向のリードフレーム51,53及び54の側に向いて配置されている。すなわち、リードフレーム53及び54の先端は、リードフレーム52の先端とY方向に向かい合う。リードフレーム51~54のY方向の長さは同一である。ただし、リードフレーム51~54の向き及び/又はY方向の長さはこれに限定されるものではない。例えば、リードフレーム51~54のY方向の長さは、それぞれ異なっていても良い。
コネクタ50は、コネクタフレーム60と、このコネクタフレーム60にヒンジ80を介して開閉自在に連結された蓋部70とを有する。コネクタフレーム60は、リードフレーム51~54を固定するとともに、メモリデバイス10が装着された際に、このメモリデバイス10を支持する。コネクタフレーム60は、メモリデバイス10がコネクタ50に装着された際に、このメモリデバイス10を収容し、リードフレーム51~54に対して位置決めする。
図3に示す様に、コネクタフレーム60は、第1壁部61と、第2壁部62と、第3壁部63と、第4壁部64と、接続部65と、切欠き部66と、コーナーガイド部67を有する。
第1壁部61は、X方向に延びる。第1壁部61は、メモリデバイス10が装着された際に、このメモリデバイス10の第1端面21と接する。第1壁部61は、リードフレーム51の基端側の実装部56を、接着等により支持する。
第2壁部62は、Y方向に延びる。第2壁部62は、メモリデバイス10が装着された際に、このメモリデバイス10の第1側面23と接する。
第3壁部63は、Y方向に延びる。第3壁部63は、メモリデバイス10が装着された際に、このメモリデバイス10の第2側面24と接する。
第4壁部64は、X方向に延びる。第4壁部64は、メモリデバイス10が装着された際に、このメモリデバイス10の第2端面22と接する。第4壁部64は、リードフレーム52の基端側の実装部56を、接着等により支持する。
接続部65は、X方向に延び、第1壁部61と第4壁部64との間の位置で、第2壁部62と第3壁部63とを接続する。接続部65は、リードフレーム53,54の基端側の実装部56を接着等により支持している。
コーナーガイド部67は、コネクタフレーム60にメモリデバイス10が間違った向きで装着されるのを防止する。コーナーガイド部67は、コネクタフレーム60にメモリデバイス10が正しい向きで装着された際、メモリデバイス10の第2隅部26と適合する。
蓋部70は、図4に2点鎖線で示すように、プリント回路基板40に対して90°~180°の角度で開いた状態で、メモリデバイス10を収容する。蓋部70は、ヒンジ80の近傍に設けられたメモリデバイス10を位置決めするガイド部72と、ヒンジ80から離れた位置に設けられた爪部71とを有する。コネクタフレーム60の第2壁部62及び第3壁部63には、切欠き部66が形成されている。切欠き部66は、蓋部70が閉じた状態で、蓋部70の爪部71と結合される(図4、図5)。
図3において斜線で示されるプリント回路基板40の接触領域A2は、メモリデバイス10がコネクタ50に装着された際に、メモリデバイス10の貼着領域A1に貼着されたTIM20と接触する。
接触領域A2は、図3に示す様に、コネクタ50が実装されるプリント回路基板40上において、複数のリードフレーム52~54及び接続部65を避けて配置されている。より具体的には、例えば、接触領域A2は、リードフレーム53と、リードフレーム54との間に設けられている。また、接触領域A2は、複数のリードフレーム52と接続部65との間に設けられている。
プリント回路基板40の接触領域A2には、熱伝導性が良好なベタパターンが形成されていても良い。このベタパターンは、接地パターンと接続されていても良い。
[第1実施形態の効果]
メモリデバイスにおいては、動作速度の向上に伴って、発熱量が増大する。このため、例えばSSD等においては、メモリデバイスを実装する実装基板側にヒートシンクを設け、このヒートシンクでメモリデバイスを冷却することも行われている。しかし、メモリデバイスが高さ制限の厳しい環境で使用される場合には、ヒートシンクを使用することが困難な場合がある。
メモリデバイスにおいては、動作速度の向上に伴って、発熱量が増大する。このため、例えばSSD等においては、メモリデバイスを実装する実装基板側にヒートシンクを設け、このヒートシンクでメモリデバイスを冷却することも行われている。しかし、メモリデバイスが高さ制限の厳しい環境で使用される場合には、ヒートシンクを使用することが困難な場合がある。
第1実施形態では、メモリデバイス10に配置されている信号端子Pを、コネクタ50のリードフレーム51~54と接触させることで、ホスト機器内の実装基板への放熱経路を確保することが可能である。しかし、信号端子Pとリードフレーム51~54とは、点接触であるため、放熱効率はあまり良好ではない。
一方、メモリデバイス10のテスト端子Tは、例えばメモリデバイス10のコントローラ17等と直接接続され、信号端子Pが存在しない、一定の広さの貼着領域A1に集中して配置されている。そして、このテスト端子Tは、コントローラ17外部からのアクセスを防止するため、マスクシートとしてのTIM20で覆われている。このTIM20は、一定の広さの貼着領域A1に貼着される。したがって、このTIM20を放熱面として利用することができる。
特に第1実施形態によれば、マスクシートとしてポリカーボネートよりも熱伝導率が高いTIM20が使用されている。マスクシートの材料であるポリカーボネートは、絶縁性は高いものの熱伝導率が0.2W/(m・K)程度と低い。これに対し、TIM20は、例えば、熱伝導率が1.0W/(m・K)~8.0W/(m・K)程度であるか、または8.0W/(m・K)よりも大きい。これにより、メモリデバイス10を、TIM20を介して、コネクタ50が実装されるプリント回路基板40の接触領域A2に面接触させる等の方法により、効率的に放熱をすることが可能である。また、接触領域A2に接地電極に繋がる金属のベタパターン等を形成すれば、更に放熱効果を向上させることができる。
[第2実施形態]
図6は、第2実施形態に係るメモリデバイス10Aの外形形状と、TIM20Aが貼着された貼着領域A11と、を示す平面図である。図7は、同じくコネクタ50Aの外形形状と、TIM20Aが接触するプリント回路基板(実装基板)上の接触領域A21と、を示す平面図である。
図6は、第2実施形態に係るメモリデバイス10Aの外形形状と、TIM20Aが貼着された貼着領域A11と、を示す平面図である。図7は、同じくコネクタ50Aの外形形状と、TIM20Aが接触するプリント回路基板(実装基板)上の接触領域A21と、を示す平面図である。
図6に示すメモリデバイス10Aは、Y方向中央の第3信号端子P3及び第4信号端子P4の位置が、第2信号端子P2よりも第1信号端子P1に近い位置にある点、テスト端子T及びTIM20Aの位置が、第2信号端子P2よりも第1信号端子P1に近い位置にある点、並びに、複数のテスト端子Tが、Y方向に5行、及びX方向に6列で、それぞれ等間隔に並べられている点で、図1に示したメモリデバイス10と相違している。
図7に示すコネクタ50Aは、Y方向中央のリードフレーム53のコンタクト部55の先端側が基端側に対して、リードフレーム51側を向いている点、及び接触領域A21がリードフレーム51と接続部65との間に形成されている点で、図3に示したコネクタ50と相違している。
第2実施形態によれば、メモリデバイス10AのTIM20Aが貼着される貼着領域A11を、更にコントローラ17(図2)に近づけることができる。また、放熱面積も増加させることができる。このため、第2実施形態によれば、第1実施形態よりも更に放熱効率を向上させることが可能である。
[第3実施形態]
図8は、第3実施形態に係るメモリデバイス10Bの外形形状と、TIM20Bが貼着された貼着領域A12と、を示す平面図である。図9は、同じくコネクタ50Bの外形形状と、TIM20Bが接触するプリント回路基板(実装基板)上の接触領域A22と、を示す平面図である。
図8は、第3実施形態に係るメモリデバイス10Bの外形形状と、TIM20Bが貼着された貼着領域A12と、を示す平面図である。図9は、同じくコネクタ50Bの外形形状と、TIM20Bが接触するプリント回路基板(実装基板)上の接触領域A22と、を示す平面図である。
図8に示すメモリデバイス10Bは、Y方向中央の信号端子が複数の第4信号端子P4のみである点、テスト端子T及びTIM20Bの領域を第2側面24の近傍位置まで拡張した点、並びにテスト端子TがY方向に5行及びX方向に9列で、それぞれ等間隔に並べられている点で、図1に示したメモリデバイス10と相違している。
図9に示すコネクタ50Bは、Y方向中央のリードフレームが、X方向の一方の側のリードフレーム54のみである点、及び、接触領域A22を第3壁部63の近傍位置まで拡張した点で、図3に示したコネクタ50と相違している。
第3実施形態によれば、メモリデバイス10Bのテスト端子T及びTIM20Bが配置される貼着領域A12を、X方向の一方の側に拡張したので、放熱面積を第1実施形態及び第2実施形態よりも更に広げることができる。これにより、放熱効率を更に向上させることが可能である。
[第4実施形態]
図10は、第4実施形態に係るメモリデバイス10Cの外形形状と、TIM20C-1,20C-2が貼着された貼着領域A13-1及び貼着領域A13-2と、を示す平面図である。図11は、コネクタ50Cの外形形状と、TIM20C―1,20C-2が接触するプリント回路基板(実装基板)上の接触領域A23-1及び接触領域A23-2と、を示す平面図である。
図10は、第4実施形態に係るメモリデバイス10Cの外形形状と、TIM20C-1,20C-2が貼着された貼着領域A13-1及び貼着領域A13-2と、を示す平面図である。図11は、コネクタ50Cの外形形状と、TIM20C―1,20C-2が接触するプリント回路基板(実装基板)上の接触領域A23-1及び接触領域A23-2と、を示す平面図である。
図10に示すメモリデバイス10Cは、信号端子Pとして第1信号端子P1及び第2信号端子P2のみを有する点、第1信号端子P1と第2信号端子P2の間に、X方向の幅一杯に3行、12列のテスト端子Tと、5行、12列のテスト端子Tとを配置した点、並びに、これらテスト端子Tが配置された領域にTIM20C-1を貼着する貼着領域A13-1と、TIM20C-2を貼着する貼着領域A13-2とをそれぞれ設けた点で、図1に示したメモリデバイス10と相違している。
図11に示すコネクタ50Cは、リードフレームとしてY方向の両側のリードフレーム51,52のみを有する点、リードフレーム51と接続部65の間に、X方向の幅一杯に接触領域A23-1を設けた点、並びに、接続部65とリードフレーム52との間に、X方向の幅一杯に接触領域A23-2を設けた点、で図3に示したコネクタ50と相違する。
第4実施形態によれば、メモリデバイス10Cのテスト端子T及びTIM20C―1,20C-2が配置される貼着領域A13-1,A13-2を、X方向の両側に拡張したことにより、放熱面積を第1~第3実施形態よりも更に広げることができる。これにより、放熱効率を更に向上させることが可能である。
[第5実施形態]
図12は、第5実施形態に係るメモリデバイス10Dの外形形状と、TIM20Dが貼着された貼着領域A14と、を示す平面図である。図13は、同じくコネクタ50Dの外形形状と、TIM20Dが接触するプリント回路基板(実装基板)上の接触領域A24と、を示す平面図である。
図12は、第5実施形態に係るメモリデバイス10Dの外形形状と、TIM20Dが貼着された貼着領域A14と、を示す平面図である。図13は、同じくコネクタ50Dの外形形状と、TIM20Dが接触するプリント回路基板(実装基板)上の接触領域A24と、を示す平面図である。
図12に示すメモリデバイス10Dは、第2信号端子P2、第3信号端子P3、第4信号端子P4、テスト端子T、TIM20D及び貼着領域A14を、第1実施形態よりも第1信号端子P1に近づけ、第2端面22よりも遠ざけた点で、図1に示したメモリデバイス10と相違している。
図13に示すコネクタ50Dは、リードフレーム53,54、接続部65及び接触領域A24を、第1実施形態よりもリードフレーム51に近づけ、リードフレーム52及び第4壁部64のY方向の長さを第1実施形態よりも長くした点で、図3に示したコネクタ50と相違している。
第5実施形態によれば、第2実施形態と同様、放熱部分をコントローラ17(図2)に、より近づけることができる。これにより、放熱効率を向上させることができる。
[第6実施形態]
図14は、第6実施形態に係るメモリデバイス10Eの外形形状と、TIM20Eが貼着された貼着領域A15と、を示す平面図である。図15は、同じくコネクタ50Eの外形形状と、TIM20Eが接触するプリント回路基板(実装基板)上の接触領域A25と、を示す平面図である。
図14は、第6実施形態に係るメモリデバイス10Eの外形形状と、TIM20Eが貼着された貼着領域A15と、を示す平面図である。図15は、同じくコネクタ50Eの外形形状と、TIM20Eが接触するプリント回路基板(実装基板)上の接触領域A25と、を示す平面図である。
図14に示すメモリデバイス10Eは、第1信号端子P1と第2信号端子P2の間に、これらの信号端子P1,P2と同数の第3信号端子P3が設けられている点、並びにテスト端子T、TIM20E及び貼着領域A15が、第2信号端子P2と第2端面22との間に、X方向の幅一杯に形成されている点、で図1に示したメモリデバイス10と相違している。
図15に示すコネクタ50Eは、リードフレーム51、52の間に、これらにリードフレーム51,52と同数のリードフレーム53が配置されている点、並びに、リードフレーム52と第4壁部64の間に、接触領域A25がX方向の幅一杯に形成されている点、で図3に示したコネクタ50と相違している。
第6実施形態によれば、メモリデバイス10E及びコネクタ50EのY方向の端に、放熱部位を設けることもできる。尚、第6実施形態では、TIM20Eの貼着領域A15を第2信号端子P2と第2端面22の間に設けたが、TIM20Eの貼着領域A15を第1信号端子P1と第1端面21の間に設けても良い。
なお、本実施形態では、不揮発性メモリとしてNAND型フラッシュメモリを例示して説明した。ただし、本実施形態の機能は、例えば、PRAM(Phase change Random Access Memory)、ReRAM(Resistive Random Access Memory)、MRAM(Magnetoresistive Random Access Memory)、又はFeRAM(Ferroelectric Random Access Memory)等の他の様々な不揮発性メモリにも適用可能である。
[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…メモリデバイス、20…TIM、30…端子、40…プリント回路基板、50…コネクタ、51~54…リードフレーム、60…コネクタフレーム、70…蓋部、P…信号端子、T…テスト端子、A1…貼着領域、A2…接触領域。
Claims (14)
- 第1面と、前記第1面とは反対側に位置する第2面とを有する基板と、
前記基板の前記第1面に搭載された複数のメモリチップと、
前記基板の前記第1面に搭載され、前記複数のメモリチップを制御するコントローラと、
前記基板の前記第2面に設けられ、複数のテスト端子を含む複数の端子と、
前記基板の前記第1面、前記複数のメモリチップ及び前記コントローラを封止する封止部材と、
前記複数の端子のうち、前記複数のテスト端子を覆うシートと
を備える半導体記憶装置。 - 前記シートは絶縁体であり、前記シートの熱伝導率は1.0W/(m・K)~8.0W/(m・K)である
請求項1記載の半導体記憶装置。 - 前記シートは、前記複数の端子のうち、前記複数のテスト端子を除く端子と電気的に接続されるコネクタの実装基板に接触可能に構成されている
請求項1又は2記載の半導体記憶装置。 - 前記基板及び前記封止部材によって画定される前記半導体記憶装置の外形は、第1方向に第1の幅、前記第1方向と交差する第2方向に第1の長さ、及び前記第1方向及び前記第2方向と交差する第3方向に第1の厚さを有する矩形のカード形状を有し、
前記第1方向及び前記第3方向に延びる第1端面と、前記第1端面の前記第2方向の反対側に位置して前記第1方向及び前記第3方向に延びる第2端面と、前記第2方向及び前記第3方向に延びる第1側面と、前記第1側面の前記第1方向の反対側に位置して前記第2方向及び前記第3方向に延びる第2側面と、を有する
請求項1~3のいずれか1項記載の半導体記憶装置。 - 前記複数の端子は、信号の伝送に用いられる複数の第1信号端子と複数の第2信号端子とを含み、
前記複数の第1信号端子は、前記第2端面よりも前記第1端面に近く、互いに第1間隔を置いて前記第1方向に並べられ、
前記複数の第2信号端子は、前記第1端面よりも前記第2端面に近く、互いに第2間隔を置いて前記第1方向に並べられている
請求項4記載の半導体記憶装置。 - 前記複数の第1信号端子と前記複数の第2信号端子との間の前記第2方向の距離は、前記複数の第1信号端子と前記第1端面との間の前記第2方向の距離よりも長く、且つ前記複数の第2信号端子と前記第2端面との間の前記第2方向の距離よりも長い
請求項5記載の半導体記憶装置。 - 前記複数のテスト端子の少なくとも一部は、前記複数の第1信号端子と前記複数の第2信号端子との間の領域に設けられている
請求項5又は6記載の半導体記憶装置。 - 前記複数のテスト端子の少なくとも一部は、前記複数の第1信号端子と前記第1端面との間の領域、及び、前記複数の第2信号端子と前記第2端面との間の領域の少なくとも一方に設けられている
請求項5又は6記載の半導体記憶装置。 - 前記複数の端子は、信号の伝送に用いられる複数の第3信号端子を含み、
前記複数の第3信号端子は、前記複数の第1信号端子と前記複数の第2信号端子との間に設けられ、互いに第3間隔を置いて前記第1方向に並べられ、
前記複数の第3信号端子の数は、前記複数の第1信号端子の数よりも少なく、且つ、前記複数の第2信号端子の数よりも少なく、
前記複数のテスト端子の少なくとも一部は、前記第1方向において、前記複数の第3信号端子と並ぶ
請求項5~7のいずれか1項記載の半導体記憶装置。 - 前記複数の第3信号端子は、前記第2端面よりも前記第1端面に近く、且つ前記複数の第1信号端子よりも前記第1端面から遠い
請求項9記載の半導体記憶装置。 - 前記複数の第3信号端子は、前記第1端面よりも前記第2端面に近く、且つ前記複数の第2信号端子よりも前記第2端面から遠い
請求項9記載の半導体記憶装置。 - 前記複数の端子は、信号の伝送に用いられる複数の第4信号端子を含み、
前記複数の第4信号端子は、前記第1方向において前記複数の第3信号端子と並び、互いに第4間隔を置いて前記第1方向に並べられ、
前記複数のテスト端子の少なくとも一部は、前記複数の第3信号端子と、前記複数の第4信号端子と、の間に設けられている
請求項10又は11記載の半導体記憶装置。 - 前記複数の第3信号端子の数と、前記複数の第4信号端子の数と、は等しい
請求項12記載の半導体記憶装置。 - 前記複数の第3信号端子の数と、前記複数の第4信号端子の数と、は異なる
請求項12記載の半導体記憶装置。
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