WO2023026510A1 - 半導体記憶装置 - Google Patents

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WO2023026510A1
WO2023026510A1 PCT/JP2021/045758 JP2021045758W WO2023026510A1 WO 2023026510 A1 WO2023026510 A1 WO 2023026510A1 JP 2021045758 W JP2021045758 W JP 2021045758W WO 2023026510 A1 WO2023026510 A1 WO 2023026510A1
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WO
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terminals
memory device
signal terminals
signal
semiconductor memory
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PCT/JP2021/045758
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秋一 石村
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キオクシア株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R12/00—Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
    • H01R12/70—Coupling devices
    • H01R12/71—Coupling devices for rigid printing circuits or like structures
    • H01R12/72—Coupling devices for rigid printing circuits or like structures coupling with the edge of the rigid printed circuits or like structures

Definitions

  • This embodiment relates to a semiconductor memory device.
  • a semiconductor memory device includes a substrate, a plurality of memory chips and a controller mounted on one surface of the substrate, and a plurality of terminals provided on the other surface of the substrate.
  • a semiconductor memory device includes a substrate, a plurality of memory chips, a controller, a plurality of terminals, a sealing member, and a sheet.
  • the substrate has a first surface and a second surface opposite the first surface.
  • the plurality of memory chips are mounted on the first surface of the substrate.
  • the controller is mounted on the first surface of the substrate and controls the plurality of memory chips.
  • the plurality of terminals are provided on the second surface of the substrate and include a plurality of test terminals.
  • the sheet is provided on the second surface of the substrate and covers the plurality of test terminals among the plurality of terminals.
  • FIG. 1 is a diagram exemplifying the outer shape of a semiconductor memory device according to a first embodiment
  • FIG. It is a figure which shows the structural example of the same semiconductor memory device.
  • FIG. 2 is a plan view showing an outer shape of a connector to which the same semiconductor memory device is attached and an arrangement example of areas in contact with sheets; 3 is a side view showing a state in which the same semiconductor memory device is set in a connector;
  • FIG. 2 is a side view showing a state in which the same semiconductor memory device is attached (connected) to a connector;
  • FIG. FIG. 11 is a plan view showing a second main surface on which a plurality of terminals and sheets are arranged in a semiconductor memory device according to a second embodiment;
  • FIG. 2 is a plan view showing an outer shape of a connector to which the same semiconductor memory device is attached and an arrangement example of areas in contact with sheets
  • FIG. 11 is a plan view showing a second main surface on which a plurality of terminals and sheets of a semiconductor memory device according to a third embodiment are arranged
  • FIG. 2 is a plan view showing an outer shape of a connector to which the same semiconductor memory device is attached and an arrangement example of areas in contact with sheets
  • FIG. 11 is a plan view showing a second main surface on which a plurality of terminals and sheets are arranged in a semiconductor memory device according to a fourth embodiment
  • FIG. 2 is a plan view showing an outer shape of a connector to which the same semiconductor memory device is attached and an arrangement example of areas in contact with sheets
  • FIG. 14 is a plan view showing a second main surface on which a plurality of terminals and sheets of a semiconductor memory device according to a fifth embodiment are arranged;
  • FIG. 2 is a plan view showing an outer shape of a connector to which the same semiconductor memory device is attached and an arrangement example of areas in contact with sheets;
  • FIG. 20 is a plan view showing a second main surface on which a plurality of terminals and sheets are arranged in a semiconductor memory device according to a sixth embodiment;
  • FIG. 2 is a plan view showing an outer shape of a connector to which the same semiconductor memory device is attached and an arrangement example of areas in contact with sheets;
  • the direction along a predetermined plane is the first direction
  • the direction intersecting the first direction along the predetermined plane is the second direction
  • the direction intersecting the predetermined plane is the third direction. It is sometimes called direction.
  • These first, second, and third directions may or may not correspond to any of the X, Y, and Z directions, which will be described later.
  • expressions such as “upper” and “lower” are based on the substrate on which the semiconductor memory device is mounted.
  • the first direction intersects the surface of the substrate the direction away from the substrate along the first direction is referred to as up, and the direction approaching the substrate along the first direction is referred to as down.
  • the lower surface or the lower end of a certain structure it means the surface or end portion of the structure on the side of the substrate, and when referring to the upper surface or the upper end, the surface or end portion of the structure opposite to the substrate is meant. shall mean.
  • a portion that intersects the first direction or the second direction is called an edge portion
  • a surface that intersects the first direction or the second direction is called an end surface, a side surface, or the like.
  • a “semiconductor memory device” includes a nonvolatile memory and a controller that controls this nonvolatile memory.
  • a semiconductor memory device is a memory device for storage configured so that data can be freely read from and written to a nonvolatile memory.
  • a semiconductor memory device may be implemented as, for example, a memory card or a solid state drive (SSD). In this case, these memory cards and SSDs can be used as storage for various information processing devices that function as various host devices, such as personal computers, mobile devices, video recorders, and in-vehicle devices.
  • FIG. 1 is a diagram exemplifying the external shape of the semiconductor memory device according to the first embodiment.
  • the semiconductor memory device according to the first embodiment has a card shape and can function as an SSD that can be attached to a connector in a host device.
  • the connector to which the semiconductor memory device according to this embodiment is attached may be, for example, a hinge type connector.
  • a push-pull type connector or a push-push type connector may be used.
  • the connector to which the semiconductor memory device is attached is a hinge type connector, but it is not limited to this.
  • semiconductor memory devices may be referred to as memory devices.
  • FIG. 1(a) is a plan view showing one surface of the memory device 10.
  • FIG. 1(b) is a side view showing one side of the memory device 10.
  • FIG. 1(c) is a plan view showing one surface of the memory device 10, and is a plan view showing another surface located on the opposite side of the one surface shown in FIG. 1(a).
  • the X-axis, Y-axis and Z-axis are defined as follows. These X-axis, Y-axis and Z-axis are orthogonal to each other.
  • the X-axis runs along the width direction of the memory device 10 .
  • the Y-axis runs along the length of memory device 10 .
  • the Z-axis runs along the thickness direction of memory device 10 .
  • viewing the memory device 10 and the connector 50 to which the memory device 10 is attached (see FIG. 3, etc.) from the Z-axis direction is referred to as planar view.
  • the memory device 10 is a semiconductor memory device configured to operate with a power supply voltage supplied from the outside.
  • the memory device 10 has, for example, a rectangular card shape having a first width W1 in the X direction, a first length L1 in the Y direction, and a first thickness T1 in the Z direction. has the outline of The first length L1 is greater than the first width W1.
  • the first width W1, the first length L1 and the first thickness T1 may be, for example, 14 ⁇ 0.10 mm, 18 ⁇ 0.10 mm and 1.4 ⁇ 0.10 mm respectively.
  • the memory device 10 has rectangular first and second main surfaces 11 and 12 that are spaced apart in the Z direction and extend in the X and Y directions.
  • the memory device 10 has rectangular first and second end surfaces 21 and 22 spaced apart in the Y direction and extending in the X and Z directions.
  • the first end surface 21 is provided between one edge of the first main surface 11 and the second main surface 12 in the Y direction.
  • the second end surface 22 is provided between the other edge in the Y direction of the first main surface 11 and the second main surface 12 .
  • the memory device 10 has rectangular first and second sides 23 and 24 spaced apart in the X direction and extending in the Y and Z directions.
  • the first side surface 23 is provided between one edge in the X direction of the first main surface 11 and the second main surface 12 .
  • the second side surface 24 is provided between the other edges in the X direction of the first main surface 11 and the second main surface 12 .
  • the memory device 10 has a first corner 25 at the connecting portion of the first end surface 21 and the first side surface 23, a second corner portion 26 at the connecting portion of the first end surface 21 and the second side surface 24, and a second A connecting portion of the second end surface 22 and the first side surface 23 has a third corner portion 27 , and a connecting portion of the second end surface 22 and the second side surface 24 has a fourth corner portion 28 .
  • the first corner 25, the third corner 27 and the fourth corner 28 are chamfered with R0.2, for example.
  • the second corner 26 is chamfered with a chamfer of, for example, C1.1, which is different from the other corners 25, 27, and 28 in order to distinguish between the front and back.
  • FIG. 2 is a diagram showing a configuration example of the memory device 10.
  • the memory device 10 comprises a printed circuit board 15 and a NAND flash memory 16 and a controller 17 mounted on the printed circuit board 15 .
  • the NAND flash memory 16 and controller 17 are mounted on the first surface (upper surface) 13 of the printed circuit board 15 .
  • the second (lower) side 14 of the printed circuit board 15 may be coplanar with the second major side 12 of the memory device 10 .
  • the NAND flash memory 16 may include a plurality of stacked NAND flash memory chips. These multiple NAND flash memory chips may be configured to perform interleaved operations.
  • the controller 17 may be an LSI including an SoC (System on a Chip).
  • SoC System on a Chip
  • the controller 17 controls the NAND flash memory 16 and the entire memory device 10 including the NAND flash memory 16 .
  • the controller 17 can, for example, perform read/write control for the NAND flash memory 16 and communication control with the outside.
  • the memory device 10 has a PCIe interface as a system interface, and the memory device 10 may perform communication control using a protocol such as NVM Express (NVMe) (trademark) conforming to the PCIe standard.
  • NVM Express NVM Express
  • the NAND flash memory 16, the controller 17, and the first surface 13 of the printed circuit board 15 are, for example, entirely covered and completely sealed with a mold resin 19, which is a sealing member.
  • the memory device 10 is implemented as a card-shaped package (memory package).
  • a plurality of terminals 30 are provided on the second main surface 12 of the memory device 10 (the second surface 14 of the printed circuit board 15). These terminals 30 are sometimes called pins or pads.
  • the multiple terminals 30 include multiple signal terminals P and multiple test terminals T.
  • the plurality of signal terminals P includes a plurality of first signal terminals P1, a plurality of second signal terminals P2, a plurality of third signal terminals P3, and a plurality of fourth signal terminals P4.
  • the plurality of first signal terminals P1 are closer to the first end surface 21 than the plurality of second signal terminals P2, and are arranged in the X direction with a first interval from each other.
  • the plurality of second signal terminals P2 are closer to the second end face 22 than the plurality of first signal terminals P1, and are arranged in the X direction at a second interval from each other.
  • the distance in the Y direction between the plurality of first signal terminals P1 and the plurality of second signal terminals P2 is longer than the distance in the Y direction between the plurality of first signal terminals P1 and the first end surface 21, and It is longer than the Y-direction distance between the plurality of second signal terminals P2 and the second end face 22 .
  • the plurality of third signal terminals P3 and the plurality of fourth signal terminals P4 are provided between the plurality of first signal terminals P1 and the plurality of second signal terminals P2.
  • the distance in the Y direction between the plurality of third signal terminals P3 and the plurality of fourth signal terminals P4 and the plurality of first signal terminals P1 is the distance between the plurality of third signal terminals P3 and the plurality of fourth signal terminals P4 and the plurality of first signal terminals P1. 2 larger than the distance in the Y direction from the signal terminal P2.
  • the plurality of third signal terminals P3 are arranged in the X direction with a third interval from each other.
  • the plurality of fourth signal terminals P4 are arranged in the X direction at a fourth interval from each other.
  • the number of the multiple third signal terminals P3 is less than the number of the multiple first signal terminals P1 and less than the number of the multiple second signal terminals P2.
  • the number of the plurality of fourth signal terminals P4 is also less than the number of the plurality of first signal terminals P1 and less than the number of the plurality of second signal terminals P2.
  • a test terminal T is provided between the plurality of third signal terminals P3 and the plurality of fourth signal terminals P4. Note that the first to fourth intervals may all be the same or different.
  • the first signal terminal P1 may include, for example, signal terminals for two lanes for a high-speed serial interface such as PCI Express (registered trademark) (PCIe).
  • the signal terminals P corresponding to one lane may include two receiving differential signal pair terminals and two transmitting differential signal pair terminals. Also, the two differential terminals may be surrounded by ground terminals.
  • PCIe lane can be added between the first signal terminal P1 and the second signal terminal P2.
  • the third signal terminal P3 and the fourth signal terminal P4 may include, for example, signal terminals for arbitrary optional signals that differ for each product.
  • Signal terminals for option signals may include, for example, signal terminals for sideband signals (SMBus signal, WAKE# signal, and PRSNT# signal) conforming to the PCIe standard, ground terminals, and the like.
  • Sideband signals conforming to the PCIe standard may include, for example, a CLKREF signal pair, a CLKREQ# signal, a PERST# signal, and the like.
  • At least part of the third signal terminal P3 and the fourth signal terminal P4 may not be essential signal terminals for the memory device 10.
  • FIG. In other words, it may be an optional signal terminal for memory device 10 . Therefore, the number of the third signal terminal P3 and the fourth signal terminal P4 may be smaller than the number of the first signal terminal P1 and the second signal terminal P2. Note that the sideband signal in this embodiment may be called an optional signal.
  • the second signal terminal P2 may include, for example, a control signal common to each product and a terminal for power supply.
  • This second signal terminal P2 may mainly include a signal terminal for differential clock signals, a signal terminal for common PCIe sideband signals, a power supply terminal and other signal terminals.
  • the plurality of test terminals T are, for example, electrically connected to the controller 17 and used to perform a non-defective product selection test for the memory device 10 product.
  • the plurality of test terminals T are arranged outside the area in which the plurality of signal terminals P are arranged.
  • the plurality of test terminals T are, for example, an area between the first signal terminal P1 and the second signal terminal P2, and an area between the third signal terminal P3 and the fourth signal terminal P4. located in the area.
  • the plurality of test terminals T are, for example, arranged in four rows in the Y direction and six columns in the X direction at regular intervals.
  • a TIM (Thermal Interface Material) 20 is attached as a mask sheet to the portion of the second main surface 12 (the second surface 14 of the printed circuit board 15) of the memory device 10 where the plurality of test terminals T are provided. ing. A plurality of test terminals T are covered by TIM20 and are in contact with TIM20.
  • Attachment area A1 the area of the memory device 10 to which the TIM 20 is attached.
  • a material having excellent thermal conductivity, insulating properties, flexibility and heat resistance can be used.
  • a material having a higher thermal conductivity than polycarbonate is used. The thermal conductivity of polycarbonate is about 0.2 W/(m ⁇ K).
  • TIM 20 for example, one having a thermal conductivity of about 1.0 W/(m ⁇ K) to 8.0 W/(m ⁇ K) may be used. Moreover, as TIM, a material having a thermal conductivity greater than 8.0 W/(m ⁇ K) may be used. As the TIM 20, for example, a material having higher insulating properties than carbon graphite is used.
  • the shape, arrangement, etc. of the terminals 30 described above are merely examples, and the lengths of the plurality of terminals 30 in the Y direction may not all be the same.
  • FIG. 3 is a plan view showing an outer shape of a connector 50 provided in a host device to which the memory device 10 is attached and an arrangement example of a contact area A2 with which the TIM 20 contacts.
  • the memory device 10 is mounted from above the connector 50 shown in FIG. 3 with the terminal surface (second main surface 12) shown in FIG. 1(c) facing downward.
  • 4 is a side view showing a state in which the memory device 10 is set before the memory device 10 is attached (connected) to the connector 50.
  • FIG. FIG. 5 is a side view showing a state in which the memory device 10 is attached (connected) to the connector 50.
  • a connector 50 to which the memory device 10 is attached is provided on the printed circuit board 40 of the host device and has a plurality of lead frames 51, 52, 53 and 54, as shown in FIGS. These lead frames 51 to 54 are arranged so as to correspond to the signal terminals P1, P2, P3 and P4 of the memory device 10, respectively. Each of the lead frames 51 to 54 forms a spring lead whose distal end side is bent in a direction away from the printed circuit board 40 with respect to the base end side.
  • the lead frames 51 to 54 are arranged with their longitudinal directions along the Y direction.
  • the lead frames 51, 53 and 54 are arranged such that the contact portions 55 at the tips thereof, which are connected to the signal terminals P1, P3 and P4, face the lead frame 52 side in the Y direction.
  • the lead frame 52 is arranged such that the contact portion 55 at the tip thereof, which is connected to the signal terminal P2, faces the lead frames 51, 53 and 54 in the Y direction. That is, the tips of the lead frames 53 and 54 face the tip of the lead frame 52 in the Y direction.
  • the lead frames 51 to 54 have the same length in the Y direction. However, the orientation and/or the length in the Y direction of the lead frames 51 to 54 are not limited to this. For example, the lead frames 51 to 54 may have different lengths in the Y direction.
  • the connector 50 has a connector frame 60 and a lid portion 70 connected to the connector frame 60 via a hinge 80 so as to be freely opened and closed.
  • the connector frame 60 fixes the lead frames 51 to 54 and supports the memory device 10 when the memory device 10 is mounted.
  • the connector frame 60 accommodates the memory device 10 and positions it with respect to the lead frames 51 to 54 when the memory device 10 is attached to the connector 50 .
  • the connector frame 60 includes a first wall portion 61, a second wall portion 62, a third wall portion 63, a fourth wall portion 64, a connection portion 65, and a notch portion 66. , and corner guide portions 67 .
  • the first wall portion 61 extends in the X direction.
  • the first wall portion 61 contacts the first end surface 21 of the memory device 10 when the memory device 10 is mounted.
  • the first wall portion 61 supports the mounting portion 56 on the base end side of the lead frame 51 by adhesion or the like.
  • the second wall portion 62 extends in the Y direction.
  • the second wall portion 62 contacts the first side surface 23 of the memory device 10 when the memory device 10 is mounted.
  • the third wall portion 63 extends in the Y direction.
  • the third wall portion 63 contacts the second side surface 24 of the memory device 10 when the memory device 10 is mounted.
  • the fourth wall portion 64 extends in the X direction.
  • the fourth wall portion 64 contacts the second end surface 22 of the memory device 10 when the memory device 10 is mounted.
  • the fourth wall portion 64 supports the mounting portion 56 on the base end side of the lead frame 52 by adhesion or the like.
  • the connecting portion 65 extends in the X direction and connects the second wall portion 62 and the third wall portion 63 at a position between the first wall portion 61 and the fourth wall portion 64 .
  • the connecting portion 65 supports the mounting portion 56 on the base end side of the lead frames 53 and 54 by adhesion or the like.
  • Corner guide portion 67 prevents the memory device 10 from being attached to the connector frame 60 in the wrong orientation. Corner guide portion 67 conforms to second corner portion 26 of memory device 10 when memory device 10 is mounted in connector frame 60 in the correct orientation.
  • the lid part 70 accommodates the memory device 10 while being opened at an angle of 90° to 180° with respect to the printed circuit board 40, as indicated by the two-dot chain line in FIG.
  • the lid portion 70 has a guide portion 72 for positioning the memory device 10 provided near the hinge 80 and a claw portion 71 provided at a position away from the hinge 80 .
  • Notch portions 66 are formed in the second wall portion 62 and the third wall portion 63 of the connector frame 60 . The notch portion 66 is coupled with the claw portion 71 of the lid portion 70 when the lid portion 70 is closed (FIGS. 4 and 5).
  • the contact area A2 is arranged on the printed circuit board 40 on which the connector 50 is mounted, avoiding the plurality of lead frames 52 to 54 and the connecting portion 65. As shown in FIG. More specifically, the contact area A2 is provided between the lead frame 53 and the lead frame 54, for example. Also, the contact area A2 is provided between the plurality of lead frames 52 and the connecting portion 65 .
  • a solid pattern with good thermal conductivity may be formed in the contact area A2 of the printed circuit board 40 .
  • This solid pattern may be connected to a ground pattern.
  • the signal terminals P arranged in the memory device 10 into contact with the lead frames 51 to 54 of the connector 50, it is possible to secure a heat radiation path to the mounting board in the host device. be.
  • the signal terminal P and the lead frames 51 to 54 are in point contact, the heat radiation efficiency is not very good.
  • test terminals T of the memory device 10 are directly connected to, for example, the controller 17 of the memory device 10, and are concentrated in an attachment area A1 of a certain size where the signal terminals P do not exist.
  • the test terminal T is covered with a TIM 20 as a mask sheet.
  • This TIM 20 is attached to an attachment area A1 having a certain size. Therefore, this TIM 20 can be used as a heat dissipation surface.
  • TIM20 which has a higher thermal conductivity than polycarbonate, is used as the mask sheet.
  • Polycarbonate which is the material of the mask sheet, has a high insulating property but a low thermal conductivity of about 0.2 W/(m ⁇ K).
  • TIM20 has a thermal conductivity of, for example, about 1.0 W/(m K) to 8.0 W/(m K), or greater than 8.0 W/(m K). .
  • FIG. 6 is a plan view showing the external shape of a memory device 10A according to the second embodiment, and an attachment area A11 to which a TIM 20A is attached.
  • FIG. 7 is also a plan view showing the outer shape of the connector 50A and the contact area A21 on the printed circuit board (mounting board) with which the TIM 20A contacts.
  • the positions of the third signal terminal P3 and the fourth signal terminal P4 in the center of the Y direction are closer to the first signal terminal P1 than to the second signal terminal P2. and the position of the TIM 20A is closer to the first signal terminal P1 than the second signal terminal P2, and the plurality of test terminals T are arranged in five rows in the Y direction and six columns in the X direction, respectively, etc. It differs from the memory device 10 shown in FIG. 1 in that they are arranged at intervals.
  • the tip side of the contact portion 55 of the lead frame 53 at the center in the Y direction faces the lead frame 51 side with respect to the base end side, and the contact area A21 is connected to the lead frame 51. 65, which is different from the connector 50 shown in FIG.
  • the attachment area A11 to which the TIM 20A of the memory device 10A is attached can be brought closer to the controller 17 (FIG. 2). Also, the heat dissipation area can be increased. Therefore, according to the second embodiment, it is possible to further improve the heat radiation efficiency as compared with the first embodiment.
  • FIG. 8 is a plan view showing the outer shape of the memory device 10B and the attachment area A12 to which the TIM 20B is attached according to the third embodiment.
  • FIG. 9 is also a plan view showing the outer shape of the connector 50B and the contact area A22 on the printed circuit board (mounting board) with which the TIM 20B contacts.
  • the memory device 10B shown in FIG. 8 has only a plurality of fourth signal terminals P4 as the signal terminals in the center in the Y direction, the areas of the test terminals T and the TIM 20B are expanded to the vicinity of the second side surface 24, and the test It is different from the memory device 10 shown in FIG. 1 in that the terminals T are arranged in 5 rows in the Y direction and 9 columns in the X direction at regular intervals.
  • the connector 50B shown in FIG. 9 has only the lead frame 54 on one side in the X direction as the lead frame in the center in the Y direction, and the contact area A22 is expanded to a position near the third wall portion 63. , differs from the connector 50 shown in FIG.
  • the heat dissipation area is reduced to that of the first and second embodiments. can be spread out further. Thereby, it is possible to further improve the heat radiation efficiency.
  • FIG. 10 is a plan view showing the external shape of the memory device 10C according to the fourth embodiment, and the adhesion areas A13-1 and A13-2 to which the TIMs 20C-1 and 20C-2 are adhered.
  • FIG. 11 is a plan view showing the outer shape of the connector 50C and the contact areas A23-1 and A23-2 on the printed circuit board (mounting board) with which the TIMs 20C-1 and 20C-2 are in contact.
  • the memory device 10C shown in FIG. 10 has only the first signal terminal P1 and the second signal terminal P2 as the signal terminals P, and the full width in the X direction is provided between the first signal terminal P1 and the second signal terminal P2.
  • 3 rows and 12 columns of test terminals T and 5 rows and 12 columns of test terminals T are arranged, and an adhesion area A13- where TIM20C-1 is adhered to the area where these test terminals T are arranged. 1 and an attachment area A13-2 to which TIM20C-2 is attached.
  • the connector 50C shown in FIG. 11 has only the lead frames 51 and 52 on both sides in the Y direction as lead frames, and the contact area A23-1 is provided between the lead frame 51 and the connecting portion 65 to cover the full width in the X direction. 3 in that a contact area A23-2 is provided between the connection portion 65 and the lead frame 52 and covers the full width in the X direction.
  • the bonding areas A13-1 and A13-2 where the test terminals T of the memory device 10C and the TIMs 20C-1 and 20C-2 are arranged are extended to both sides in the X direction, thereby dissipating heat.
  • the area can be further expanded as compared with the first to third embodiments. Thereby, it is possible to further improve the heat radiation efficiency.
  • FIG. 12 is a plan view showing the external shape of the memory device 10D and the attachment area A14 to which the TIM 20D is attached according to the fifth embodiment.
  • FIG. 13 is also a plan view showing the outer shape of the connector 50D and the contact area A24 on the printed circuit board (mounting board) with which the TIM 20D contacts.
  • the second signal terminal P2, the third signal terminal P3, the fourth signal terminal P4, the test terminal T, the TIM 20D, and the attachment area A14 are arranged in the first signal terminal P1 more than in the first embodiment. , and further away from the second end face 22, which is different from the memory device 10 shown in FIG.
  • the connector 50D shown in FIG. 13 has the lead frames 53 and 54, the connection portion 65 and the contact area A24 closer to the lead frame 51 than in the first embodiment, and the length of the lead frame 52 and the fourth wall portion 64 in the Y direction is longer than in the first embodiment, which is different from the connector 50 shown in FIG.
  • the heat radiating portion can be brought closer to the controller 17 (FIG. 2). Thereby, heat radiation efficiency can be improved.
  • FIG. 14 is a plan view showing the external shape of the memory device 10E and the attachment area A15 to which the TIM 20E is attached according to the sixth embodiment.
  • FIG. 15 is also a plan view showing the outer shape of the connector 50E and the contact area A25 on the printed circuit board (mounting board) with which the TIM 20E contacts.
  • a memory device 10E shown in FIG. , TIM 20E and the attachment area A15 are formed between the second signal terminal P2 and the second end surface 22 over the entire width in the X direction. .
  • the connector 50E shown in FIG. Another difference from the connector 50 shown in FIG. 3 is that the contact area A25 is formed to the full width in the X direction.
  • a heat dissipation portion can be provided at the Y-direction end of the memory device 10E and the connector 50E.
  • the adhesion area A15 of the TIM 20E is provided between the second signal terminal P2 and the second end face 22, but the adhesion area A15 of the TIM 20E is provided between the first signal terminal P1 and the first end face 21. You can set it in between.
  • the NAND flash memory has been exemplified and explained as the nonvolatile memory.
  • the function of this embodiment is, for example, PRAM (Phase change Random Access Memory), ReRAM (Resistive Random Access Memory), MRAM (Magnetoresistive Random Access Memory), or FeRAM (Ferroelectric Random Access Memory).

Abstract

半導体記憶装置は、基板と、複数のメモリチップと、コントローラと、複数の端子と、封止部材と、シートと、を備える。基板は、第１面と、この第１面とは反対側に位置する第２面と、を有する。前複数のメモリチップは、基板の第１面に搭載される。コントローラは、基板の第１面に搭載され、複数のメモリチップを制御する。複数の端子は、基板の第２面に設けられ、複数のテスト端子を含む。シートは、基板の第２面に設けられ、複数の端子のうち、複数のテスト端子を覆う。

Description

半導体記憶装置
　本実施形態は、半導体記憶装置に関する。
　基板と、基板の一方側の面に搭載された複数のメモリチップ及びコントローラと、基板の他方側の面に設けられた複数の端子と、を備える半導体記憶装置が知られている。
特許第６２３５４２３号公報
　放熱効率を向上させることが可能な半導体記憶装置を提供する。
　一の実施形態に係る半導体記憶装置は、基板と、複数のメモリチップと、コントローラと、複数の端子と、封止部材と、シートと、を備える。前記基板は、第１面と、前記第１面とは反対側に位置する第２面と、を有する。前記複数のメモリチップは、前記基板の前記第１面に搭載される。前記コントローラは、前記基板の前記第１面に搭載され、前記複数のメモリチップを制御する。前記複数の端子は、前記基板の前記第２面に設けられ、複数のテスト端子を含む。前記シートは、前記基板の前記第２面に設けられ、前記複数の端子のうち、前記複数のテスト端子を覆う。
第１実施形態に係る半導体記憶装置の外形形状を例示的に示す図である。 同半導体記憶装置の構成例を示す図である。 同半導体記憶装置が装着されるコネクタの外形形状と、シートが接触する領域の配置例とを示す平面図である。 同半導体記憶装置がコネクタにセットされた状態を示す側面図である。 同半導体記憶装置がコネクタに装着（接続）された状態を示す側面図である。 第２実施形態に係る半導体記憶装置の複数の端子及びシートが配置された第２主面を示す平面図である。 同半導体記憶装置が装着されるコネクタの外形形状と、シートが接触する領域の配置例とを示す平面図である。 第３実施形態に係る半導体記憶装置の複数の端子及びシートが配置された第２主面を示す平面図である。 同半導体記憶装置が装着されるコネクタの外形形状と、シートが接触する領域の配置例とを示す平面図である。 第４実施形態に係る半導体記憶装置の複数の端子及びシートが配置された第２主面を示す平面図である。 同半導体記憶装置が装着されるコネクタの外形形状と、シートが接触する領域の配置例とを示す平面図である。 第５実施形態に係る半導体記憶装置の複数の端子及びシートが配置された第２主面を示す平面図である。 同半導体記憶装置が装着されるコネクタの外形形状と、シートが接触する領域の配置例とを示す平面図である。 第６実施形態に係る半導体記憶装置の複数の端子及びシートが配置された第２主面を示す平面図である。 同半導体記憶装置が装着されるコネクタの外形形状と、シートが接触する領域の配置例とを示す平面図である。
　次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態及び変形例について共通する部分には同一の符号を付して、説明を省略する場合がある。
　また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、後述するＸ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
　また、本明細書において、「上」や「下」等の表現は、半導体記憶装置が実装される基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上とし、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端という場合には、この構成の基板側の面や端部を意味することとし、上面や上端という場合には、この構成の基板と反対側の面や端部を意味することとする。また、第１方向又は第２方向と交差する部位を縁部及び交差する面を端面及び側面等と呼ぶ。
　本明細書において、「半導体記憶装置」は、不揮発性メモリと、この不揮発性メモリを制御するコントローラとを含む。半導体記憶装置は、不揮発性メモリに対してデータを読み書き自在となる様に構成されたストレージのためのメモリデバイスである。半導体記憶装置は、例えば、メモリカード、ソリッドステートドライブ（ＳＳＤ）として実現されても良い。この場合、これらメモリカードやＳＳＤは、パーソナルコンピュータ、モバイルデバイス、ビデオレコーダ、車載機器といった、各種のホスト機器として機能する様々な情報処理装置のストレージとして使用され得る。
　［第１実施形態］
　［半導体記憶装置の外形形状］
　図１は、第１実施形態に係る半導体記憶装置の外形形状を例示的に示す図である。
　第１実施形態に係る半導体記憶装置はカード形状を有しており、ホスト機器内のコネクタに装着可能なＳＳＤとして機能し得る。本実施形態に係る半導体記憶装置が装着されるコネクタは、例えば、ヒンジタイプのコネクタであっても良い。プッシュ・プルタイプのコネクタであっても良いし、プッシュ・プッシュタイプのコネクタであっても良い。本実施形態では、半導体記憶装置が装着されるコネクタが、ヒンジタイプのコネクタである場合を想定しているが、これに限定されるものではない。
　以下では、半導体記憶装置はメモリデバイスとして参照され得る。
　図１（ａ）は、メモリデバイス１０の一表面を示す平面図である。図１（ｂ）は、メモリデバイス１０の一側面を示す側面図である。図１（ｃ）は、メモリデバイス１０の一表面を示す平面図であって、図１（ａ）に示す一表面の反対側に位置する他の一表面を示す平面図である。
　図１（ａ）～図１（ｃ）に示す様に、本明細書においては、次の様にＸ軸、Ｙ軸及びＺ軸が定義される。これらＸ軸、Ｙ軸及びＺ軸は、互いに直交する。Ｘ軸は、メモリデバイス１０の幅方向に沿う。Ｙ軸は、メモリデバイス１０の長さ方向に沿う。Ｚ軸は、メモリデバイス１０の厚さ方向に沿う。本明細書において、メモリデバイス１０及びこのメモリデバイス１０が装着されるコネクタ５０（図３等参照）をＺ軸方向から見ることを平面視と称する。
　メモリデバイス１０は、外部から供給される電源電圧で動作する様に構成された半導体記憶装置である。
　図１に示す様に、メモリデバイス１０は、例えば、Ｘ方向に第１の幅Ｗ１、Ｙ方向に第１の長さＬ１、及び、Ｚ方向に第１の厚さＴ１を有する矩形のカード形状の外形を有する。第１の長さＬ１は第１の幅Ｗ１よりも大きい。第１の幅Ｗ１、第１の長さＬ１及び第１の厚さＴ１は、例えば、それぞれ１４±０．１０ｍｍ、１８±０．１０ｍｍ及び１．４±０．１０ｍｍであっても良い。
　図１に示す様に、メモリデバイス１０は、Ｚ方向に離間し、Ｘ方向及びＹ方向に延びる長方形状の第１主面１１及び第２主面１２を有する。メモリデバイス１０は、Ｙ方向に離間し、Ｘ方向及びＺ方向に延びる長方形状の第１端面２１及び第２端面２２を有する。第１端面２１は、第１主面１１及び第２主面１２のＹ方向の一方の端縁間に設けられる。第２端面２２は、第１主面１１及び第２主面１２のＹ方向の他方の端縁間に設けられる。メモリデバイス１０は、Ｘ方向に離間し、Ｙ方向及びＺ方向に延びる長方形状の第１側面２３及び第２側面２４を有する。第１側面２３は、第１主面１１及び第２主面１２のＸ方向の一方の端縁間に設けられる。第２側面２４は、第１主面１１及び第２主面１２のＸ方向の他方の端縁間に設けられる。
　メモリデバイス１０は、第１端面２１及び第１側面２３の接続部に第１隅部２５を有し、第１端面２１及び第２側面２４の接続部に第２隅部２６を有し、第２端面２２及び第１側面２３の接続部に第３隅部２７を有し、第２端面２２及び第２側面２４の接続部に第４隅部２８を有する。
　第１隅部２５、第３隅部２７及び第４隅部２８は、例えばＲ０．２等のＲ面取りがされている。第２隅部２６は、表裏の判別のため、他の隅部２５，２７，２８とは異なる、例えば、Ｃ１．１等の角面取りがされている。
　［半導体記憶装置の構成］
　図２は、メモリデバイス１０の構成例を示す図である。
　図２に示す様に、メモリデバイス１０は、プリント回路基板１５と、プリント回路基板１５上に搭載されたＮＡＮＤ型フラッシュメモリ１６及びコントローラ１７と、を備える。ＮＡＮＤ型フラッシュメモリ１６及びコントローラ１７は、プリント回路基板１５の第１面（上面）１３に実装されている。図示の様に、プリント回路基板１５の第２面（下面）１４は、メモリデバイス１０の第２主面１２と同一面であっても良い。
　ＮＡＮＤ型フラッシュメモリ１６は、積層された複数のＮＡＮＤ型フラッシュメモリチップを含んでいても良い。これら複数のＮＡＮＤ型フラッシュメモリチップは、インタリーブ動作を実行可能に構成されていても良い。コントローラ１７は、ＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　Ｃｈｉｐ）を含むＬＳＩであっても良い。コントローラ１７は、ＮＡＮＤ型フラッシュメモリ１６、及びこのＮＡＮＤ型フラッシュメモリ１６を含むメモリデバイス１０の全体を制御する。コントローラ１７は、例えば、ＮＡＮＤ型フラッシュメモリ１６に対するリード／ライト制御、及び外部との通信制御を行うことができる。また、メモリデバイス１０は、システムインタフェースとしてＰＣＩｅインタフェースを持ち、メモリデバイス１０ではＰＣＩｅ規格に準拠したＮＶＭ　Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（商標）のようなプロトコルで通信制御が行われても良い。
　ＮＡＮＤ型フラッシュメモリ１６と、コントローラ１７と、プリント回路基板１５の第１面１３とは、例えば、封止部材であるモールド樹脂１９によって全体的に覆われて完全に封止されている。これにより、メモリデバイス１０は、カード形状を有するパッケージ（メモリパッケージ）として実現されている。
　［端子の配置例］
　図１（ｃ）に示す様に、メモリデバイス１０の第２主面１２（プリント回路基板１５の第２面１４）には、複数の端子３０が設けられている。これら複数の端子３０は、ピン又はパッドと称されることもある。複数の端子３０は、複数の信号端子Ｐと、複数のテスト端子Ｔと、を含む。複数の信号端子Ｐは、複数の第１信号端子Ｐ１、複数の第２信号端子Ｐ２、複数の第３信号端子Ｐ３、及び、複数の第４信号端子Ｐ４を含む。
　複数の第１信号端子Ｐ１は、複数の第２信号端子Ｐ２よりも第１端面２１に近く、互いに第１間隔をおいてＸ方向に配列されている。複数の第２信号端子Ｐ２は、複数の第１信号端子Ｐ１よりも第２端面２２に近く、互いに第２間隔をおいてＸ方向に配列されている。複数の第１信号端子Ｐ１と複数の第２信号端子Ｐ２との間のＹ方向の距離は、複数の第１信号端子Ｐ１と第１端面２１との間のＹ方向の距離よりも長く、且つ複数の第２信号端子Ｐ２と第２端面２２との間のＹ方向の距離よりも長い。
　複数の第３信号端子Ｐ３及び複数の第４信号端子Ｐ４は、複数の第１信号端子Ｐ１と複数の第２信号端子Ｐ２との間に設けられる。複数の第３信号端子Ｐ３及び複数の第４信号端子Ｐ４と複数の第１信号端子Ｐ１とのＹ方向の距離は、複数の第３信号端子Ｐ３及び複数の第４信号端子Ｐ４と複数の第２信号端子Ｐ２とのＹ方向の距離よりも大きい。
　複数の第３信号端子Ｐ３は、互いに第３間隔を置いてＸ方向に配列されている。複数の第４信号端子Ｐ４は、互いに第４間隔を置いてＸ方向に配列されている。複数の第３信号端子Ｐ３の数は、複数の第１信号端子Ｐ１の数よりも少なく、且つ、複数の第２信号端子Ｐ２の数よりも少ない。複数の第４信号端子Ｐ４の数も、複数の第１信号端子Ｐ１の数よりも少なく、且つ、複数の第２信号端子Ｐ２の数よりも少ない。複数の第３信号端子Ｐ３と複数の第４信号端子Ｐ４との間には、テスト端子Ｔが設けられている。なお、第１間隔～第４間隔は、全て同一でも良いし、異なっていても良い。
　第１信号端子Ｐ１は、例えば、ＰＣＩ　Ｅｘｐｒｅｓｓ（登録商標）（ＰＣＩｅ）のような高速シリアルインタフェース用の２レーン分の信号端子を含んでいても良い。一つのレーンに対応する信号端子Ｐは、受信差動信号ペア２端子と、送信差動信号ペア２端子とを含んでいても良い。また、差動２端子はグランド端子で囲まれていても良い。図示は省略するが、例えば、第１信号端子Ｐ１と第２信号端子Ｐ２との間にＰＣＩｅレーンを追加することもできる。
　第３信号端子Ｐ３及び第４信号端子Ｐ４は、例えば、製品毎に異なる任意のオプション信号用の信号端子を含んでいても良い。オプション信号用の信号端子として、例えば、ＰＣＩｅ規格に準拠したサイドバンド信号（ＳＭＢｕｓ信号、ＷＡＫＥ＃信号及びＰＲＳＮＴ＃信号）用の信号端子、及びグランド端子などを含んでも良い。ＰＣＩｅ規格に準拠したサイドバンド信号として、例えば、ＣＬＫＲＥＦ信号ペア、ＣＬＫＲＥＱ＃信号、ＰＥＲＳＴ＃信号などを含んでいても良い。第３信号端子Ｐ３及び第４信号端子Ｐ４の少なくとも一部は、メモリデバイス１０にとっては必須の信号端子でなくても良い。換言すると、メモリデバイス１０にとってのオプションの信号端子でも良い。従って、この第３信号端子Ｐ３及び第４信号端子Ｐ４の数は、第１信号端子Ｐ１及び第２信号端子Ｐ２の数よりも少なくても良い。尚、本実施形態におけるサイドバンド信号はオプショナル信号と称されても良い。
　第２信号端子Ｐ２は、例えば、製品毎に共通な制御信号、及び電源用の端子を含んでも良い。この第２信号端子Ｐ２は、主に、差動クロック信号用の信号端子、共通のＰＣＩｅサイドバンド信号用の信号端子、電源端子及び他の信号端子を含んでも良い。
　一方、複数のテスト端子Ｔは、例えば、コントローラ１７に電気的に接続され、メモリデバイス１０の製品の良品選別テストを実施するために利用される。
　複数のテスト端子Ｔは、複数の信号端子Ｐが配列された領域の外側に配置されている。本実施形態においては、複数のテスト端子Ｔは、例えば、第１信号端子Ｐ１と第２信号端子Ｐ２との間の領域であって、第３信号端子Ｐ３と第４信号端子Ｐ４との間の領域に配置されている。複数のテスト端子Ｔは、例えば、Ｙ方向に４行、Ｘ方向に６列で、それぞれ等間隔に並べられている。
　メモリデバイス１０の第２主面１２（プリント回路基板１５の第２面１４）における、これら複数のテスト端子Ｔが設けられた部分には、マスクシートとしてＴＩＭ（Ｔｈｅｒｍａｌ　Ｉｎｔｅｒｆａｃｅ　Ｍａｔｅｒｉａｌ）２０が貼着されている。複数のテスト端子Ｔは、ＴＩＭ２０により覆われ、ＴＩＭ２０と接触している。以下、メモリデバイス１０のＴＩＭ２０が貼着された領域を「貼着領域Ａ１」と呼ぶ。尚、ＴＩＭ２０としては、熱伝導性に優れ、絶縁性を有し、柔軟性及び耐熱性を備えたものが用いられ得る。ＴＩＭ２０としては、例えば、ポリカーボネートよりも熱伝導率が高いものが使用される。ポリカーボネートの熱伝導率は、０．２Ｗ／（ｍ・Ｋ）程度である。ＴＩＭ２０としては、例えば、熱伝導率が１．０Ｗ／（ｍ・Ｋ）～８．０Ｗ／（ｍ・Ｋ）程度のものを用いても良い。また、ＴＩＭとして、熱伝導率が８．０Ｗ／（ｍ・Ｋ）より大きいものを用いても良い。また、ＴＩＭ２０としては、例えば、カーボングラファイトよりも絶縁性が高いものが使用される。
　なお、以上の端子３０の形状、配置等は、あくまでも例示に過ぎず、複数の端子３０のＹ方向における長さは、全て揃ってなくても良い。
　［コネクタの構成］
　図３は、メモリデバイス１０が装着されるホスト機器に設けられたコネクタ５０の外形形状と、ＴＩＭ２０が接触する接触領域Ａ２の配置例とを示す平面図である。メモリデバイス１０は、図１（ｃ）に示す端子面（第２主面１２）側を下にして、図３に示すコネクタ５０の上方側から装着される。図４は、メモリデバイス１０がコネクタ５０に装着（接続）される前の、メモリデバイス１０がセットされた状態を示す側面図である。図５は、メモリデバイス１０がコネクタ５０に装着（接続）された状態を示す側面図である。図４及び図５に示すように、この実施形態では、ヒンジタイプのコネクタ５０が使用されている。
　メモリデバイス１０が装着されるコネクタ５０は、図３～図５に示す様に、ホスト機器のプリント回路基板４０の上に設けられ、複数のリードフレーム５１、５２、５３及び５４を有する。これら複数のリードフレーム５１～５４は、メモリデバイス１０の信号端子Ｐ１，Ｐ２，Ｐ３及びＰ４にそれぞれ対応する様に配置されている。各リードフレーム５１～５４は、先端側が基端側に対してプリント回路基板４０から離れる向きに屈曲したバネリードを形成している。
　図３の例では、リードフレーム５１～５４は、それぞれの長手方向がＹ方向に沿って配置されている。リードフレーム５１，５３及び５４は、信号端子Ｐ１，Ｐ３及びＰ４と接続される先端のコンタクト部５５がＹ方向のリードフレーム５２の側に向いて配置されている。リードフレーム５２は、信号端子Ｐ２と接続される先端のコンタクト部５５が、Ｙ方向のリードフレーム５１，５３及び５４の側に向いて配置されている。すなわち、リードフレーム５３及び５４の先端は、リードフレーム５２の先端とＹ方向に向かい合う。リードフレーム５１～５４のＹ方向の長さは同一である。ただし、リードフレーム５１～５４の向き及び／又はＹ方向の長さはこれに限定されるものではない。例えば、リードフレーム５１～５４のＹ方向の長さは、それぞれ異なっていても良い。
　コネクタ５０は、コネクタフレーム６０と、このコネクタフレーム６０にヒンジ８０を介して開閉自在に連結された蓋部７０とを有する。コネクタフレーム６０は、リードフレーム５１～５４を固定するとともに、メモリデバイス１０が装着された際に、このメモリデバイス１０を支持する。コネクタフレーム６０は、メモリデバイス１０がコネクタ５０に装着された際に、このメモリデバイス１０を収容し、リードフレーム５１～５４に対して位置決めする。
　図３に示す様に、コネクタフレーム６０は、第１壁部６１と、第２壁部６２と、第３壁部６３と、第４壁部６４と、接続部６５と、切欠き部６６と、コーナーガイド部６７を有する。
　第１壁部６１は、Ｘ方向に延びる。第１壁部６１は、メモリデバイス１０が装着された際に、このメモリデバイス１０の第１端面２１と接する。第１壁部６１は、リードフレーム５１の基端側の実装部５６を、接着等により支持する。
　第２壁部６２は、Ｙ方向に延びる。第２壁部６２は、メモリデバイス１０が装着された際に、このメモリデバイス１０の第１側面２３と接する。
　第３壁部６３は、Ｙ方向に延びる。第３壁部６３は、メモリデバイス１０が装着された際に、このメモリデバイス１０の第２側面２４と接する。
　第４壁部６４は、Ｘ方向に延びる。第４壁部６４は、メモリデバイス１０が装着された際に、このメモリデバイス１０の第２端面２２と接する。第４壁部６４は、リードフレーム５２の基端側の実装部５６を、接着等により支持する。
　接続部６５は、Ｘ方向に延び、第１壁部６１と第４壁部６４との間の位置で、第２壁部６２と第３壁部６３とを接続する。接続部６５は、リードフレーム５３，５４の基端側の実装部５６を接着等により支持している。
　コーナーガイド部６７は、コネクタフレーム６０にメモリデバイス１０が間違った向きで装着されるのを防止する。コーナーガイド部６７は、コネクタフレーム６０にメモリデバイス１０が正しい向きで装着された際、メモリデバイス１０の第２隅部２６と適合する。
　蓋部７０は、図４に２点鎖線で示すように、プリント回路基板４０に対して９０°～１８０°の角度で開いた状態で、メモリデバイス１０を収容する。蓋部７０は、ヒンジ８０の近傍に設けられたメモリデバイス１０を位置決めするガイド部７２と、ヒンジ８０から離れた位置に設けられた爪部７１とを有する。コネクタフレーム６０の第２壁部６２及び第３壁部６３には、切欠き部６６が形成されている。切欠き部６６は、蓋部７０が閉じた状態で、蓋部７０の爪部７１と結合される（図４、図５）。
　図３において斜線で示されるプリント回路基板４０の接触領域Ａ２は、メモリデバイス１０がコネクタ５０に装着された際に、メモリデバイス１０の貼着領域Ａ１に貼着されたＴＩＭ２０と接触する。
　接触領域Ａ２は、図３に示す様に、コネクタ５０が実装されるプリント回路基板４０上において、複数のリードフレーム５２～５４及び接続部６５を避けて配置されている。より具体的には、例えば、接触領域Ａ２は、リードフレーム５３と、リードフレーム５４との間に設けられている。また、接触領域Ａ２は、複数のリードフレーム５２と接続部６５との間に設けられている。
　プリント回路基板４０の接触領域Ａ２には、熱伝導性が良好なベタパターンが形成されていても良い。このベタパターンは、接地パターンと接続されていても良い。
［第１実施形態の効果］
　メモリデバイスにおいては、動作速度の向上に伴って、発熱量が増大する。このため、例えばＳＳＤ等においては、メモリデバイスを実装する実装基板側にヒートシンクを設け、このヒートシンクでメモリデバイスを冷却することも行われている。しかし、メモリデバイスが高さ制限の厳しい環境で使用される場合には、ヒートシンクを使用することが困難な場合がある。
　第１実施形態では、メモリデバイス１０に配置されている信号端子Ｐを、コネクタ５０のリードフレーム５１～５４と接触させることで、ホスト機器内の実装基板への放熱経路を確保することが可能である。しかし、信号端子Ｐとリードフレーム５１～５４とは、点接触であるため、放熱効率はあまり良好ではない。
　一方、メモリデバイス１０のテスト端子Ｔは、例えばメモリデバイス１０のコントローラ１７等と直接接続され、信号端子Ｐが存在しない、一定の広さの貼着領域Ａ１に集中して配置されている。そして、このテスト端子Ｔは、コントローラ１７外部からのアクセスを防止するため、マスクシートとしてのＴＩＭ２０で覆われている。このＴＩＭ２０は、一定の広さの貼着領域Ａ１に貼着される。したがって、このＴＩＭ２０を放熱面として利用することができる。
　特に第１実施形態によれば、マスクシートとしてポリカーボネートよりも熱伝導率が高いＴＩＭ２０が使用されている。マスクシートの材料であるポリカーボネートは、絶縁性は高いものの熱伝導率が０．２Ｗ／（ｍ・Ｋ）程度と低い。これに対し、ＴＩＭ２０は、例えば、熱伝導率が１．０Ｗ／（ｍ・Ｋ）～８．０Ｗ／（ｍ・Ｋ）程度であるか、または８．０Ｗ／（ｍ・Ｋ）よりも大きい。これにより、メモリデバイス１０を、ＴＩＭ２０を介して、コネクタ５０が実装されるプリント回路基板４０の接触領域Ａ２に面接触させる等の方法により、効率的に放熱をすることが可能である。また、接触領域Ａ２に接地電極に繋がる金属のベタパターン等を形成すれば、更に放熱効果を向上させることができる。
［第２実施形態］
　図６は、第２実施形態に係るメモリデバイス１０Ａの外形形状と、ＴＩＭ２０Ａが貼着された貼着領域Ａ１１と、を示す平面図である。図７は、同じくコネクタ５０Ａの外形形状と、ＴＩＭ２０Ａが接触するプリント回路基板（実装基板）上の接触領域Ａ２１と、を示す平面図である。
　図６に示すメモリデバイス１０Ａは、Ｙ方向中央の第３信号端子Ｐ３及び第４信号端子Ｐ４の位置が、第２信号端子Ｐ２よりも第１信号端子Ｐ１に近い位置にある点、テスト端子Ｔ及びＴＩＭ２０Ａの位置が、第２信号端子Ｐ２よりも第１信号端子Ｐ１に近い位置にある点、並びに、複数のテスト端子Ｔが、Ｙ方向に５行、及びＸ方向に６列で、それぞれ等間隔に並べられている点で、図１に示したメモリデバイス１０と相違している。
　図７に示すコネクタ５０Ａは、Ｙ方向中央のリードフレーム５３のコンタクト部５５の先端側が基端側に対して、リードフレーム５１側を向いている点、及び接触領域Ａ２１がリードフレーム５１と接続部６５との間に形成されている点で、図３に示したコネクタ５０と相違している。
　第２実施形態によれば、メモリデバイス１０ＡのＴＩＭ２０Ａが貼着される貼着領域Ａ１１を、更にコントローラ１７（図２）に近づけることができる。また、放熱面積も増加させることができる。このため、第２実施形態によれば、第１実施形態よりも更に放熱効率を向上させることが可能である。
［第３実施形態］
　図８は、第３実施形態に係るメモリデバイス１０Ｂの外形形状と、ＴＩＭ２０Ｂが貼着された貼着領域Ａ１２と、を示す平面図である。図９は、同じくコネクタ５０Ｂの外形形状と、ＴＩＭ２０Ｂが接触するプリント回路基板（実装基板）上の接触領域Ａ２２と、を示す平面図である。
　図８に示すメモリデバイス１０Ｂは、Ｙ方向中央の信号端子が複数の第４信号端子Ｐ４のみである点、テスト端子Ｔ及びＴＩＭ２０Ｂの領域を第２側面２４の近傍位置まで拡張した点、並びにテスト端子ＴがＹ方向に５行及びＸ方向に９列で、それぞれ等間隔に並べられている点で、図１に示したメモリデバイス１０と相違している。
　図９に示すコネクタ５０Ｂは、Ｙ方向中央のリードフレームが、Ｘ方向の一方の側のリードフレーム５４のみである点、及び、接触領域Ａ２２を第３壁部６３の近傍位置まで拡張した点で、図３に示したコネクタ５０と相違している。
　第３実施形態によれば、メモリデバイス１０Ｂのテスト端子Ｔ及びＴＩＭ２０Ｂが配置される貼着領域Ａ１２を、Ｘ方向の一方の側に拡張したので、放熱面積を第１実施形態及び第２実施形態よりも更に広げることができる。これにより、放熱効率を更に向上させることが可能である。
［第４実施形態］
　図１０は、第４実施形態に係るメモリデバイス１０Ｃの外形形状と、ＴＩＭ２０Ｃ－１，２０Ｃ－２が貼着された貼着領域Ａ１３－１及び貼着領域Ａ１３－２と、を示す平面図である。図１１は、コネクタ５０Ｃの外形形状と、ＴＩＭ２０Ｃ―１，２０Ｃ－２が接触するプリント回路基板（実装基板）上の接触領域Ａ２３－１及び接触領域Ａ２３－２と、を示す平面図である。
　図１０に示すメモリデバイス１０Ｃは、信号端子Ｐとして第１信号端子Ｐ１及び第２信号端子Ｐ２のみを有する点、第１信号端子Ｐ１と第２信号端子Ｐ２の間に、Ｘ方向の幅一杯に３行、１２列のテスト端子Ｔと、５行、１２列のテスト端子Ｔとを配置した点、並びに、これらテスト端子Ｔが配置された領域にＴＩＭ２０Ｃ－１を貼着する貼着領域Ａ１３－１と、ＴＩＭ２０Ｃ－２を貼着する貼着領域Ａ１３－２とをそれぞれ設けた点で、図１に示したメモリデバイス１０と相違している。
　図１１に示すコネクタ５０Ｃは、リードフレームとしてＹ方向の両側のリードフレーム５１，５２のみを有する点、リードフレーム５１と接続部６５の間に、Ｘ方向の幅一杯に接触領域Ａ２３－１を設けた点、並びに、接続部６５とリードフレーム５２との間に、Ｘ方向の幅一杯に接触領域Ａ２３－２を設けた点、で図３に示したコネクタ５０と相違する。
　第４実施形態によれば、メモリデバイス１０Ｃのテスト端子Ｔ及びＴＩＭ２０Ｃ―１，２０Ｃ－２が配置される貼着領域Ａ１３－１，Ａ１３－２を、Ｘ方向の両側に拡張したことにより、放熱面積を第１～第３実施形態よりも更に広げることができる。これにより、放熱効率を更に向上させることが可能である。
［第５実施形態］
　図１２は、第５実施形態に係るメモリデバイス１０Ｄの外形形状と、ＴＩＭ２０Ｄが貼着された貼着領域Ａ１４と、を示す平面図である。図１３は、同じくコネクタ５０Ｄの外形形状と、ＴＩＭ２０Ｄが接触するプリント回路基板（実装基板）上の接触領域Ａ２４と、を示す平面図である。
　図１２に示すメモリデバイス１０Ｄは、第２信号端子Ｐ２、第３信号端子Ｐ３、第４信号端子Ｐ４、テスト端子Ｔ、ＴＩＭ２０Ｄ及び貼着領域Ａ１４を、第１実施形態よりも第１信号端子Ｐ１に近づけ、第２端面２２よりも遠ざけた点で、図１に示したメモリデバイス１０と相違している。
　図１３に示すコネクタ５０Ｄは、リードフレーム５３，５４、接続部６５及び接触領域Ａ２４を、第１実施形態よりもリードフレーム５１に近づけ、リードフレーム５２及び第４壁部６４のＹ方向の長さを第１実施形態よりも長くした点で、図３に示したコネクタ５０と相違している。
　第５実施形態によれば、第２実施形態と同様、放熱部分をコントローラ１７（図２）に、より近づけることができる。これにより、放熱効率を向上させることができる。
［第６実施形態］
　図１４は、第６実施形態に係るメモリデバイス１０Ｅの外形形状と、ＴＩＭ２０Ｅが貼着された貼着領域Ａ１５と、を示す平面図である。図１５は、同じくコネクタ５０Ｅの外形形状と、ＴＩＭ２０Ｅが接触するプリント回路基板（実装基板）上の接触領域Ａ２５と、を示す平面図である。
　図１４に示すメモリデバイス１０Ｅは、第１信号端子Ｐ１と第２信号端子Ｐ２の間に、これらの信号端子Ｐ１，Ｐ２と同数の第３信号端子Ｐ３が設けられている点、並びにテスト端子Ｔ、ＴＩＭ２０Ｅ及び貼着領域Ａ１５が、第２信号端子Ｐ２と第２端面２２との間に、Ｘ方向の幅一杯に形成されている点、で図１に示したメモリデバイス１０と相違している。
　図１５に示すコネクタ５０Ｅは、リードフレーム５１、５２の間に、これらにリードフレーム５１，５２と同数のリードフレーム５３が配置されている点、並びに、リードフレーム５２と第４壁部６４の間に、接触領域Ａ２５がＸ方向の幅一杯に形成されている点、で図３に示したコネクタ５０と相違している。
　第６実施形態によれば、メモリデバイス１０Ｅ及びコネクタ５０ＥのＹ方向の端に、放熱部位を設けることもできる。尚、第６実施形態では、ＴＩＭ２０Ｅの貼着領域Ａ１５を第２信号端子Ｐ２と第２端面２２の間に設けたが、ＴＩＭ２０Ｅの貼着領域Ａ１５を第１信号端子Ｐ１と第１端面２１の間に設けても良い。
　なお、本実施形態では、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリを例示して説明した。ただし、本実施形態の機能は、例えば、ＰＲＡＭ（Ｐｈａｓｅ　ｃｈａｎｇｅ
　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、又はＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の他の様々な不揮発性メモリにも適用可能である。
　［その他］
　本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　１０…メモリデバイス、２０…ＴＩＭ、３０…端子、４０…プリント回路基板、５０…コネクタ、５１～５４…リードフレーム、６０…コネクタフレーム、７０…蓋部、Ｐ…信号端子、Ｔ…テスト端子、Ａ１…貼着領域、Ａ２…接触領域。

Claims (14)

  1. 　第１面と、前記第１面とは反対側に位置する第２面とを有する基板と、
    　前記基板の前記第１面に搭載された複数のメモリチップと、
    　前記基板の前記第１面に搭載され、前記複数のメモリチップを制御するコントローラと、
    　前記基板の前記第２面に設けられ、複数のテスト端子を含む複数の端子と、
    　前記基板の前記第１面、前記複数のメモリチップ及び前記コントローラを封止する封止部材と、
    　前記複数の端子のうち、前記複数のテスト端子を覆うシートと
    　を備える半導体記憶装置。
  2. 　前記シートは絶縁体であり、前記シートの熱伝導率は１．０Ｗ／（ｍ・Ｋ）～８．０Ｗ／（ｍ・Ｋ）である
    　請求項１記載の半導体記憶装置。
  3. 　前記シートは、前記複数の端子のうち、前記複数のテスト端子を除く端子と電気的に接続されるコネクタの実装基板に接触可能に構成されている
    　請求項１又は２記載の半導体記憶装置。
  4. 　前記基板及び前記封止部材によって画定される前記半導体記憶装置の外形は、第１方向に第１の幅、前記第１方向と交差する第２方向に第１の長さ、及び前記第１方向及び前記第２方向と交差する第３方向に第１の厚さを有する矩形のカード形状を有し、
    　前記第１方向及び前記第３方向に延びる第１端面と、前記第１端面の前記第２方向の反対側に位置して前記第１方向及び前記第３方向に延びる第２端面と、前記第２方向及び前記第３方向に延びる第１側面と、前記第１側面の前記第１方向の反対側に位置して前記第２方向及び前記第３方向に延びる第２側面と、を有する
    　請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 　前記複数の端子は、信号の伝送に用いられる複数の第１信号端子と複数の第２信号端子とを含み、
    　前記複数の第１信号端子は、前記第２端面よりも前記第１端面に近く、互いに第１間隔を置いて前記第１方向に並べられ、
    　前記複数の第２信号端子は、前記第１端面よりも前記第２端面に近く、互いに第２間隔を置いて前記第１方向に並べられている
    　請求項４記載の半導体記憶装置。
  6. 　前記複数の第１信号端子と前記複数の第２信号端子との間の前記第２方向の距離は、前記複数の第１信号端子と前記第１端面との間の前記第２方向の距離よりも長く、且つ前記複数の第２信号端子と前記第２端面との間の前記第２方向の距離よりも長い
    　請求項５記載の半導体記憶装置。
  7. 　前記複数のテスト端子の少なくとも一部は、前記複数の第１信号端子と前記複数の第２信号端子との間の領域に設けられている
    　請求項５又は６記載の半導体記憶装置。
  8. 　前記複数のテスト端子の少なくとも一部は、前記複数の第１信号端子と前記第１端面との間の領域、及び、前記複数の第２信号端子と前記第２端面との間の領域の少なくとも一方に設けられている
    　請求項５又は６記載の半導体記憶装置。
  9. 　前記複数の端子は、信号の伝送に用いられる複数の第３信号端子を含み、
    　前記複数の第３信号端子は、前記複数の第１信号端子と前記複数の第２信号端子との間に設けられ、互いに第３間隔を置いて前記第１方向に並べられ、
    　前記複数の第３信号端子の数は、前記複数の第１信号端子の数よりも少なく、且つ、前記複数の第２信号端子の数よりも少なく、
    　前記複数のテスト端子の少なくとも一部は、前記第１方向において、前記複数の第３信号端子と並ぶ
    　請求項５～７のいずれか１項記載の半導体記憶装置。
  10. 　前記複数の第３信号端子は、前記第２端面よりも前記第１端面に近く、且つ前記複数の第１信号端子よりも前記第１端面から遠い
    　請求項９記載の半導体記憶装置。
  11. 　前記複数の第３信号端子は、前記第１端面よりも前記第２端面に近く、且つ前記複数の第２信号端子よりも前記第２端面から遠い
    　請求項９記載の半導体記憶装置。
  12. 　前記複数の端子は、信号の伝送に用いられる複数の第４信号端子を含み、
    　前記複数の第４信号端子は、前記第１方向において前記複数の第３信号端子と並び、互いに第４間隔を置いて前記第１方向に並べられ、
    　前記複数のテスト端子の少なくとも一部は、前記複数の第３信号端子と、前記複数の第４信号端子と、の間に設けられている
    　請求項１０又は１１記載の半導体記憶装置。
  13. 　前記複数の第３信号端子の数と、前記複数の第４信号端子の数と、は等しい
    　請求項１２記載の半導体記憶装置。
  14. 　前記複数の第３信号端子の数と、前記複数の第４信号端子の数と、は異なる
    　請求項１２記載の半導体記憶装置。
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