TWI618269B - 在半導體封裝中的電磁干擾屏蔽 - Google Patents

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TWI618269B
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electromagnetic interference
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崔熙柱
金宗鉉
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愛思開海力士有限公司
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Abstract

一種半導體封裝包括：一基板；一晶片，其設置在所述基板的一頂表面上方；一電磁干擾(EMI)屏蔽層，其設置在所述基板上方，使得所述EMI屏蔽層包圍所述晶片；一接地襯墊，其設置在所述基板中以接觸所述基板的一底表面上的晶片與一基板；以及一測試襯墊，其設置在所述基板中以接觸所述基板的所述底表面並且與所述接地襯墊相隔開。一種測試半導體封裝的方法使用電流施加的一迴路電路來進行，所述迴路電路藉由電性耦合所述接地襯墊、所述EMI屏蔽層和所述測試襯墊而形成。

Description

在半導體封裝中的電磁干擾屏蔽 【相關申請案的交叉參考】
本申請案基於35 U.S.C 119(a)主張2013年11月14日於韓國知識產權局所提申的韓國申請案第10-2013-0138628號的優先權，其通過引用將其整體併入本文中。
本發明的實施例涉及半導體封裝，更具體地說，涉及一種具有EMI屏蔽層的半導體封裝。
電磁干擾(EMI)是指一種現象，即來自電子電路或電子系統所產生的高頻雜訊會影響其它電路或其他系統的性能。EMI也可能產生不利地影響人類。通常情況下，試圖抑制EMI包括設計電子電路(或電子系統)以防止高頻雜訊的產生，屏蔽電子電路(或電子系統)以防止高頻雜訊的傳播…等。
各種實施例涉及具有EMI屏蔽層的半導體封裝、測試半導體封裝的方法、包括半導體封裝的電子系統以及包括半導體封裝的記憶卡。
在一些實施例中，半導體封裝包括：一基板；一晶片，其設置在所述基板的一頂表面上；一電磁干擾(EMI)屏蔽層，其設置在所述 基板上，使得所述EMI屏蔽層包圍所述晶片；一接地襯墊，其設置在所述基板的一底表面上；以及一測試襯墊，其設置在所述基板的所述底表面上並且與所述接地襯墊相隔開。
在一些實施例中，一種半導體封裝包括：一基板；一第一晶片，其設置在所述基板的一頂表面上；一電磁干擾(EMI)屏蔽層，其設置在相對於所述基板的所述第一晶片的一表面上；一第二晶片，其設置在相對於所述第一晶片的所述EMI屏蔽層的一表面上；一接地襯墊，其配置在所述基板的一底表面上；以及一測試襯墊，其配置在所述基板的所述底表面上並且與所述接地襯墊相隔開。
在一些實施例中，一種測試半導體封裝的方法包括：藉由設置一接地襯墊和一測試襯墊在一基板的一底表面上而形成一迴路電路；設置一電磁干擾(EMI)屏蔽層在所述基板的一頂表面上，使得所述EMI屏蔽層包圍所述晶片；檢測所述迴路電路的電阻值；以及根據檢測所述迴路電路的電阻值來決定所述迴路電路的電性連接狀態。
在一些實施例中，一種電子系統包括一記憶體和通過匯排流與所述記憶體耦合的一控制器。所述記憶體或所述控制器包括：一基板；一晶片，其設置在所述基板的頂表面上；一電磁干擾(EMI)屏蔽層，其配置在所述基板上，使得所述EMI屏蔽層包圍所述晶片；一接地襯墊，其設置在所述基板的一底表面上；以及一測試襯墊，其配置在所述基板的所述底表面上並且與所述接地襯墊相隔開。
在一些實施例中，一種電子系統包括：一介面；一記憶體，其通過一匯排流與所述介面耦合；以及一控制器，其通過匯排流而與所述 介面和所述記憶體耦合。所述記憶體或所述控制器包括：一基板；一第一晶片，其設置在所述基板的一頂表面上；一電磁干擾(EMI)屏蔽層，其配置在相對於所述基板的所述第一晶片的表面上；一第二晶片，其設置在相對於所述第一晶片的所述EMI屏蔽層的表面上；一接地襯墊，其設置在所述基板的底表面上；以及一測試襯墊，其配置在所述基板的所述底表面上並且與所述接地襯墊相隔開。
在一些實施例中，一記憶卡包括一記憶體構件和控制所述記憶體構件的操作的一記憶體控制器。所述記憶體構件包括：一基板；一晶片，其設置在所述基板的頂表面上；一電磁干擾(EMI)屏蔽層，其配置在所述基板上，使得所述EMI屏蔽層包圍所述晶片；一接地襯墊，其設置在所述基板的底表面上；以及一測試襯墊，其配置在所述基板的所述底表面上並且與所述接地襯墊相隔開。
100‧‧‧半導體封裝
110‧‧‧基板
111‧‧‧頂表面
112‧‧‧底表面
120‧‧‧晶片
123‧‧‧接合導線
125‧‧‧接合導線
140‧‧‧絕緣層
160‧‧‧EMI屏蔽層
171‧‧‧第一接合襯墊
172‧‧‧第二接合襯墊
173‧‧‧第三接合襯墊
174‧‧‧第四接合襯墊
181‧‧‧第一互連線
182‧‧‧第二互連線
191‧‧‧接地襯墊
192‧‧‧測試襯墊
200‧‧‧訊號襯墊
210‧‧‧電源襯墊
291‧‧‧附加的接地襯墊
292-1‧‧‧附加的測試襯墊
292-2‧‧‧附加的測試襯墊
292-3‧‧‧附加的測試襯墊
300‧‧‧半導體封裝
310‧‧‧基板
311‧‧‧頂表面
312‧‧‧底表面
320‧‧‧晶片
325‧‧‧第一接合導線
331‧‧‧晶片
332‧‧‧晶片
333‧‧‧晶片
334‧‧‧晶片
335‧‧‧第二接合導線
337‧‧‧第三接合導線
340‧‧‧第一絕緣層
350‧‧‧第二絕緣層
360‧‧‧EMI屏蔽層
371‧‧‧第一接合襯墊
372‧‧‧第二接合襯墊
381‧‧‧第一互連線
382‧‧‧第二互連線
391‧‧‧接地襯墊
392‧‧‧測試襯墊
400‧‧‧半導體封裝
410‧‧‧基板
411‧‧‧頂表面
412‧‧‧底表面
420‧‧‧第一晶片
425‧‧‧第一接合導線
430‧‧‧第二晶片
435‧‧‧第二接合導線
440‧‧‧絕緣層
460‧‧‧EMI屏蔽層
465‧‧‧第三接合導線
467‧‧‧第四接合導線
471‧‧‧第一接合襯墊
472‧‧‧第二接合襯墊
481‧‧‧第一互連線
482‧‧‧第二互連線
491‧‧‧接地襯墊
492‧‧‧測試襯墊
500‧‧‧測試裝置
510‧‧‧殼體
530‧‧‧電源供應器
540‧‧‧電阻檢測器
550‧‧‧處理器
561‧‧‧第一訊號線
562‧‧‧第二訊號線
710‧‧‧電子系統
711‧‧‧控制器
712‧‧‧輸入/輸出單元
713‧‧‧記憶體構件
714‧‧‧介面
715‧‧‧匯排流
800‧‧‧記憶卡
810‧‧‧記憶體構件
820‧‧‧記憶體控制器
830‧‧‧主機
本發明的具體實施例將在所附的圖式和伴隨的詳細描述中變得更加顯而易見，其中：圖1是說明根據本發明的一實施例的半導體封裝的橫截面視圖；圖2是說明圖1所示的半導體封裝的襯墊佈局的底部視圖；圖3是說明根據本發明的另一實施例的半導體封裝的橫截面視圖；圖4是說明根據本發明的又一實施例的半導體封裝的橫截面視圖； 圖5是說明根據本發明的一些實施例中用於測試半導體封裝中的測試裝置的示意圖；圖6是說明根據本發明的實施例的測試半導體封裝的方法的示意圖；圖7是說明包括根據本發明的一些實施例的半導體封裝的一種電子系統的方塊圖；以及圖8是說明包括根據本發明的一些實施例的半導體封裝的另一種電子系統的方塊圖。
圖1是根據本發明的一實施例的一半導體封裝100(沿著圖2的線I-I'截取)的橫截面視圖，以及圖2是半導體封裝100的襯墊佈局的底部平面視圖。參照圖1和2，半導體封裝100包括：具有頂表面111和底表面112的基板110；安裝在基板110的頂表面111上的晶片120；設置在基板110上方的EMI屏蔽層160，使得EMI屏蔽層160包圍晶片120；設置在基板110的底表面112上的接地襯墊191；以及設置在基板110的底表面112上的測試襯墊192，其與接地襯墊191相隔開，在一些實施例中，接地襯墊191和測試襯墊192可以彼此絕緣。測試襯墊192可以是測試接地襯墊，用於測試EMI屏蔽層160。
在一些實施例中，基板110是用於將晶片120電性連接到母板(未顯示)。也就是說，當晶片120設置在基板110的頂表面111上時，母板可以電性連接至基板110的底表面112。雖然在圖中未顯示，互連結構包括各種電訊號路徑，其可以配置在基板110中、上和/或內。在一些實施例中，基板 110可以電性耦合到另一半導體封裝，使得半導體封裝100構成了帶有另一半導體封裝的封裝上封裝(package-on-package，PoP)模組。
例如第一接合襯墊171、第二接合襯墊172、第三接合襯墊173和第四接合襯墊174的一個或多個接合襯墊可以設置在基板110的頂表面111上。如圖1所示，第一接合襯墊171接觸EMI屏蔽層160的一端和第二接合襯墊172接觸EMI屏蔽層160的另一端。第三和第四接合襯墊173和174被電性耦合到晶片120，諸如分別通過接合導線123和125。儘管圖1說明四個接合襯墊171、172、173和174，但是附加的接合襯墊可以用在另一個實施例。
如本文中所描述的，晶片120設置在基板110的頂表面111上，雖然在圖中未顯示，但是黏著層可以被配置在基板110和晶片120之間。在一些實施例中，晶片120可以是邏輯晶片，諸如控制器晶片。在另一個實施例中，晶片120可以是記憶體晶片。晶片120通過第一接合導線123電性耦合到第三接合襯墊173。另外，晶片120通過第二接合導線125電性耦合到第四接合襯墊174。
晶片120、第一接合導線123以及第二接合導線125藉由絕緣層140來包圍。在一些實施例中，絕緣層140可以是模塑層。在另一個實施例中，絕緣層140可以是黏著層，例如滲透晶圓背側層壓(penetration wafer backside lamination，PWBL)帶、P-間隔物...等。
EMI屏蔽層160被配置在絕緣層140上。EMI屏蔽層160可以包括導電層，例如金屬層。EMI屏蔽層160可以具有單層結構或多層結構。如圖1所示，EMI屏蔽層160可以被配置以直接接觸和(例如，完全地、基本上或部分地)包圍絕緣層140。
然而，在一些實施例中，諸如熱輻射層的其它層可以設置在EMI屏蔽層160和絕緣層140之間。雖然在圖中未顯示，但是接觸EMI屏蔽層160的一端的第一接合襯墊171可以通過設置在基板110中的互連線而電性連接到第三接合襯墊173，其被連接到第一接合導線123。在另一個實施例中，連接到晶片120的接合導線中的一個可以直接連接到第一接合襯墊171，其接觸EMI屏蔽層160。
接地襯墊191和測試襯墊192設置在基板110的底表面112上。接地襯墊191通過配置在基板110中的第一互連線181而電性耦合到第一接合襯墊171。因此在一些實施例中，接地襯墊191通過第一接合襯墊171和第一互連線181而電性耦合到EMI屏蔽層160。雖然在圖中未顯示，在另一個實施例中，接地襯墊191也可以通過連接到第一接合襯墊171的接合導線而電性耦合到晶片120。
在一些實施例中，接地襯墊191通過連接到另一個接合襯墊的諸如第三接合襯墊173的接合導線而電性耦合到晶片120。例如，第三接合襯墊173可以通過設置在基板110中的互連線而連接到第一接合襯墊171。
測試襯墊192可以通過第二互連線182而電性耦合到在基板110中的第二接合襯墊172。因此，在一些實施例中，測試襯墊192通過第二接合襯墊172和第二互連線182而電性耦合到EMI屏蔽層160。第一和第二互連線181和182中的每一個可以具有一通孔或其他類似的接觸結構，諸如滲透基板110的接觸結構。在一些實施例中，第一及/或第二互連線181和182可以形成在多層結構中，其包括藉由通孔觸點彼此連接的複數個互連線。
如圖2所示，複數個襯墊設置在基板110的底表面112上。複 數個襯墊可以包括接地襯墊191、測試襯墊192、訊號襯墊200及/或電源襯墊210。接地襯墊191、訊號襯墊200及/或電源襯墊210可以經由在基板110中的接合導線和互連線而電性耦合到晶片120。在一個實施例中，如果第一接合導線123或另一接合導線連接到第一接合襯墊171或者第一接合襯墊171經由在基板110中的互連線而電性耦合到第三接合襯墊173時，接地襯墊191通過第一互連線181和第一接合襯墊171而電性耦合到晶片120以及EMI屏蔽層160。因此，測試襯墊192可以通過第二互連線182、第二接合襯墊172、EMI屏蔽層160、第一接合襯墊171、第三接合襯墊173和第一接合導線123而電性耦合到晶片120。
如圖2所示，複數個襯墊包括接地襯墊191、測試襯墊192、訊號襯墊200和電源襯墊210被排列或以其他方式設置在基板110的底表面112的兩個邊緣上。實施例不限於此，因此其它的排列及/或佈局是可能的。
在一些實施例中，接地襯墊191和測試襯墊192彼此相隔開，例如彼此絕緣。在一些實施例中，至少一個附加的接地襯墊291可以被配置在基板110的底表面112上。附加的接地襯墊291可以電性耦合到晶片120及/或EMI屏蔽層160。在一些實施例中，至少一個附加的測試襯墊可以設置在基板110的底表面112上。在一實施例中，一個或多個附加的測試襯墊292-1、292-2和292-3可以被配置在基板110的底表面112上如圖2所示。附加的測試襯墊292-1、292-2和292-3可以是對應於額外的襯墊的空襯墊。附加的測試襯墊292-1、292-2和292-3可以被連接到EMI屏蔽層160的不同的部分、區域或位置。附加的測試襯墊292-1、292-2及/或292-3和EMI屏蔽層160之間的連接可以是類似於在測試襯墊192和EMI屏蔽層160之間的連接。
如本文所述，所述EMI屏蔽層160的一端被電性耦合至所述第一接合襯墊171並且所述EMI屏蔽層160的另一端被電性耦合到所述第二接合襯墊172。因此，包括第一互連線181、第一接合襯墊171、EMI屏蔽層160、第二接合襯墊172以及第二互連線182的一迴路(如，迴路電路)形成或創建在接地襯墊191和測試襯墊192之間。因此，EMI屏蔽層160和接地襯墊191之間的電性開路/短路狀態可以使用迴路電路來進行測試，其迴路電路具有分別對應於接地襯墊191和測試襯墊192的端子。使用所形成的迴路，測試所述EMI屏蔽層160和接地襯墊191之間的電性開路/短路狀態可以在不直接與EMI屏蔽層160接觸的測試裝置來進行。
圖3是說明根據本發明的一實施例的半導體封裝300的橫截面視圖。半導體封裝300包括：具有頂表面311和底表面312的基板310；堆疊在基板310的頂表面311上的複數個晶片320、331、332、333和334；設置在基板310上方的EMI屏蔽層360，使得EMI屏蔽層360包圍著晶片320、331、332、333和334；設置在基板310的底表面312上的接地襯墊391；以及設置在基板310的底表面312上並且與接地襯墊391相隔開的測試襯墊392。
在一些實施例中，基板310可以是將晶片320、331、332、333和334電性連接到母板(未顯示)的封裝基板。雖然在圖中未顯示，可提供各種電訊號路徑的互連結構可以被配置在基板310中。在一些實施例中，基板310可以電性耦合到另一個半導體封裝，以構成封裝上封裝(PoP)模組。包括第一和第二接合襯墊371和372的複數個接合襯墊可以被配置在基310中以接觸基板310的頂表面311。如參考圖2所示，除了接地襯墊391和測試襯墊392，訊號襯墊200及/或電源襯墊210可以被配置在基板310的底表面312上。 進一步，附加的接地襯墊和附加的測試襯墊可以被配置在基板310的底表面312上。可包括接地襯墊391、測試襯墊392、訊號襯墊200、電源襯墊210、附加的接地襯墊及/或附加測試襯墊的複數個襯墊可以沿著基板310的邊緣排列，諸如圖2中所描繪的配置。
第一晶片320設置在基板310的頂表面311上。第一晶片320可以被電性耦合到配置在基板310中的接合襯墊(未顯示)以通過第一接合導線325接觸基板310的頂表面311。在一些實施例中，第一晶片320可以是邏輯晶片，諸如控制器晶片。第一晶片320和第一接合導線325可以藉由第一絕緣層340所包圍。在一些實施例中，第一絕緣層340可以是模塑層。在另一個實施例中，第一絕緣層340可以是黏著層，諸如滲透晶圓背側層壓(PWBL)帶、P-間隔物或類似物。
複數個第二晶片331、332、333和334被依序地堆疊在相對於第一晶片320的第一絕緣層340的頂表面上。與第一晶片320的配置和功能相比，第二晶片331、332、333和334可以具有不同的配置及/或不同的功能。在一些實施例中，如果第一晶片320是邏輯晶片，第二晶片331、332、333和334可以是記憶體晶片。在另一個實施例中，第二晶片331、332、333和334可以具有與第一晶片320相同的配置及/或功能。
在一些實施例中，一個或多個第二晶片(諸如晶片332和333)可以從第二晶片331以第一方向(例如，至圖3的右側)來偏移以提供階梯式結構，並且第二晶片334可以從第二晶片333以相對於該第一方向的第二方向(例如，至圖3的左側)來偏移以提供階梯式結構。實施例不限於此，並且因此可以使用其他堆疊結構，其包括具有更多或更少的第二晶片的結構及/ 或具有更多或更少的偏移量或其它幾何形狀的結構。
在一些實施例中，第二晶片331、332、333和334可以被配置在第一晶片320和基板310之間，或者第一和第二晶片320、331、332、333和334可以橫向設置且並行於基板310。第二晶片331和332可以電性耦合到設置在基板310中的接合襯墊(未顯示)，以通過第二接合導線335接觸基板310的頂表面311。接合到第二接合導線335的接合襯墊可以電性耦合到接地襯墊391、電源襯墊及/或訊號襯墊。第二晶片333和334可以通過第三接合導線337電性耦合到第一接合用襯墊371，第一接合襯墊371可以通過第一互連線381而電性耦合到接地襯墊391。
第一絕緣層340、第二晶片331、332、333和334、第二接合導線335和第三接合導線337可以藉由第二絕緣層350而包圍或覆蓋。在一些實施例中，第二絕緣層350可以是模塑層。在另一個實施例中，第二絕緣層350可以是黏著層，例如滲透晶圓背側層壓(PWBL)帶、P-間隔物或類似物。EMI屏蔽層360可以被配置在第二絕緣層350上。EMI屏蔽層360可以包括導電層，例如金屬層。EMI屏蔽層360可以具有單層結構或多層結構。如圖3所示，EMI屏蔽層360可以設置為直接接觸並包圍或覆蓋第二絕緣層350。然而，在一些實施例中，諸如熱輻射層的其它層可以設置在EMI屏蔽層360和第二絕緣層350之間。
EMI屏蔽層360可以被配置以阻擋電磁波的傳播。在圖3中，EMI屏蔽層360包圍或覆蓋晶片320、331、332、333和334。EMI屏蔽層360可以電性耦合到接地襯墊391以阻擋電磁波的傳播，並且也可以電性耦合到測試襯墊392以用於電氣測試。EMI屏蔽層360的一端被電性耦合至第一接合襯 墊371。EMI屏蔽層360可以直接接觸第一接合襯墊371。但是在一些實施例中，EMI屏蔽層360可以通過互連線電性耦合到第一接合襯墊371。接觸EMI屏蔽層360的第一接合襯墊371可以通過第一互連線381電性耦合到接地襯墊391。EMI屏蔽層360的另一端電性耦合到第二接合襯墊372。EMI屏蔽層360可以直接接觸第二接合襯墊372。但是在一些實施例中，EMI屏蔽層360可以通過互連線電性耦合到第二接合襯墊372。接觸EMI屏蔽層360的第二接合襯墊372可以通過第二互連線382電性耦合到測試襯墊392。
如本文所述，EMI屏蔽層360的一端被電性耦合至第一接合襯墊371，並且EMI屏蔽層360的另一端被電性耦合到第二接合襯墊372。因此，包括第一互連線381、第一接合襯墊371、EMI屏蔽層360、第二接合襯墊372以及第二互連線382的一迴路形成或創建在接地襯墊391和測試襯墊392之間。因此，在EMI屏蔽層360和接地襯墊391之間的電性開路/短路狀態可以使用形成或創建的迴路來測試，其中該迴路具有分別對應於接地襯墊391和測試襯墊392的端子。使用所形成的迴路，測試EMI屏蔽層360和接地襯墊391之間的電性開路/短路狀態可以在不直接與EMI屏蔽層360接觸的測試裝置來進行。
圖4是說明根據本發明的一個實施例的半導體封裝400的橫截面圖。半導體封裝400包括：具有頂表面411和底表面412的基板410；設置在基板410的頂表面411上的的第一晶片420；絕緣層440，設置成使得絕緣層440包圍第一晶片420；EMI屏蔽層460，其配置在相對的第一晶片420的絕緣層440的頂表面上；第二晶片430，其設置在相對於絕緣層440的EMI屏蔽層460的頂表面上；接地襯墊491，其設置在基板410的底表面412；以及測試襯 墊492，其設置在基板410的底表面412上且與接地襯墊491相隔開。
在一些實施例中，基板410可以是將晶片420和430電性連接到母板(未顯示)的封裝基板。雖然在圖中未顯示，包括各種電性訊號路徑的互連結構可以被配置在基板410中。在一些實施例中，基板410可以電性耦合到另一半導體封裝，以構成封裝上封裝(PoP)模組。包括第一和第二接合襯墊471和472的一個或多個接合襯墊可以被配置在基板410中以接觸基板410的頂表面411。在一些實施例中，除了接地襯墊491和測試襯墊492，示於圖2的訊號襯墊200及/或電源襯墊210可以被配置在基板410的底表面412上。進一步，一個或多個附加的接地襯墊及/或附加的測試襯墊可以被設置在基板410的底表面412上。包括接地襯墊491、測試襯墊492、訊號襯墊200、電源襯墊210、附加的接地襯墊及/或附加的測試襯墊的複數個襯墊可以沿著基板410的邊緣排列，如在圖2中所描繪的配置。
如本文所述，第一晶片420可以設置在基板410的頂表面411上，第一晶片420可以通過第一接合導線425而被電性耦合到設置在基板410中的接合襯墊(未顯示)以接觸基板410的頂表面411。接合到第一接合導線425的接合襯墊的任何一個可以被電性耦合到接地襯墊491、電源襯墊及/或訊號襯墊。在一些實施例中，第一晶片420可以是邏輯晶片，諸如控制器晶片。第一晶片420和第一接合導線425可以藉由絕緣層440所包圍或覆蓋。在一些實施例中，絕緣層440可以是模塑層。在另一個實施例中，絕緣層440可以是黏著層，例如滲透晶圓背側層壓(PWBL)帶、P-間隔物或類似物。EMI屏蔽層460可以被配置在絕緣層440上，並且第二晶片430可以設置在EMI屏蔽層460上。第二晶片430可以具有不同的配置及/或不同於第一晶片420的 功能。在一些實施例中，如果第一晶片420是邏輯晶片，第二晶片430可以是記憶體晶片。在另一個實施例中，第二晶片430可以具有與第一晶片420相同的配置及/或功能。
由於EMI屏蔽層460被配置在第一晶片420和第二晶片430之間，這樣的配置可以抑制或限制第一晶片420和第二晶片430之間的任何EMI。
在一些實施例中，第一及/或第二晶片420和430可以包括複數個半導體元件，諸如在垂直方向上彼此堆疊的元件。第二晶片430可以通過第二接合導線435而電性耦合到第一接合襯墊471。連接到第二接合導線435的第一接合襯墊471可以被電性耦合到接地襯墊491。
EMI屏蔽層460的一端可以通過第三接合導線465而電性耦合到第一接合襯墊471。在一些實施例中，EMI屏蔽層460通過具有不同於接合導線的形狀的互連線而電性耦合到第一接合襯墊471。EMI屏蔽層460的另一端可以通過第四接合導線467而電性耦合到第二接合襯墊472。在一些實施例中，EMI屏蔽層460經由具有不同於接合導線的形狀的互連線而電性耦合到第二接合襯墊472。接觸EMI屏蔽層460的第一接合襯墊471可以通過第一互連線481而被電性耦合到接地襯墊491。接觸EMI屏蔽層460的第二接合襯墊472可以通過第二互連線482而被電性耦合到測試襯墊492。
如本文所述，所述EMI屏蔽層460的一端可以電性耦合到第一接合襯墊471，以及EMI屏蔽層460的另一端可以電性耦合到第二接合襯墊472。因此，在一些實施例中，包括在第一互連線481、第一接合襯墊471、EMI屏蔽層460、第二接合襯墊472以及第二互連線482的迴路被形成或創建 在接地襯墊491和測試襯墊492之間。因此，EMI屏蔽層460和接地襯墊491之間的電性開路/短路狀態可以使用迴路分別進行測試，其中迴路具有對應於接地襯墊491和測試襯墊492的端子。使用所形成的迴路，檢測EMI屏蔽層460和接地襯墊491之間的電性開路/短路狀態可以在不直接與EMI屏蔽層460接觸的測試裝置來進行。
圖5說明一測試裝置500用於測試半導體封裝。測試裝置500包括殼體510、電源供應器530、電阻檢測器540和處理器550。一個或多個接觸構件可以配置在殼體510的頂表面上。在這些實施例中，複數個接觸構件可以是探測頭(如探針)或插座。電源供應器530可以作為電源來源而運作以強迫或放置電流到當前正在被測試的半導體封裝的接地襯墊。
來自電源供應器530的電流輸出通過第一訊號線561供給到接地襯墊。在一些實施例中，電源供應器530可以是電流源。電阻檢測器540可以被連接到正被測試的半導體封裝的測試襯墊。電阻檢測器540可以通過第二訊號線562連接到測試襯墊。電阻檢測器540可以檢測半導體封裝中的迴路的電阻值，諸如當電流從電源供應器530輸出而被提供給接地襯墊。
處理器550可以響應於或根據從電阻檢測器540輸出的電阻值來估計或以其他方式來確定接地襯墊和測試襯墊之間的迴路電路的電性開路/短路狀態，並且可以輸出估計的結果到設置在諸如顯示器或報告單元的測試裝置500之外的輸出單元。當然，測試裝置500可以包括其它組件或配置。在另一個實施例中，電源供應器530、電阻檢測器540和處理器550中的至少一個可以獨立於殼體510並且電性耦合到殼體510內的構件。
圖6說明使用測試裝置500來測試半導體封裝100的方法的示 意圖。如圖6所示，包括EMI屏蔽層160的半導體封裝100被加載到測試裝置500以測試半導體封裝100。在一個實施例中，半導體封裝100中的接地襯墊191和測試襯墊192分別電性耦合到第一訊號線561和第二訊號線562。因此，包括電源供應器530、第一訊號線561、接地襯墊191、第一互連線181、第一接合襯墊171、EMI屏蔽層160、第二接合襯墊172、第二互連線182、測試襯墊192、第二訊號線562和電阻檢測器540的迴路被形成。
接著，電源供應器530開啟，並且電流流入第一訊號線561。電流沿著包括接地襯墊191、第一互連線181、第一接合襯墊171、EMI屏蔽層160、第二接合襯墊172、第二互連線182、測試襯墊192、第二訊號線562和電阻檢測器540的封閉迴路電路流動。雖然電流沿著封閉迴路電路流動，電阻檢測器540可以檢測和測量封閉迴路電路的電阻值，並且輸出所測得的電阻值。
藉由處理器550接收到封閉迴路電路的電阻值，並且處理器550響應或根據從電阻檢測器540輸出的電阻值來估計或以其他方式確定封閉迴路電路的電性開路/短路狀態，並且將估計的結果輸出到位於測試裝置500之外的輸出單元。
當由電阻檢測器540測得的電阻值大於一預定值時，封閉迴路電路的電連接狀態可以被認為是不正常的，並且詳細的測試可以被執行以確定封裝100的異常連接部分。當由電阻檢測器540測得的電阻值等於或小於一個預定值時，封閉迴路電路的電連接狀態可以被認為是正常的。
因此，在一些實施例中，用於評估EMI屏蔽層160的電性開路/短路狀態的測試可以使用半導體封裝100(或此處描述的其他的半導體封 裝)的接地襯墊191和測試襯墊192，並且不直接或物理接觸EMI屏蔽層160。沒有物理或直接接觸，在測試操作期間的EMI屏蔽層160的損壞得以防止。此測試程序也可以適用於參考圖3和4所描述的半導體封裝中的任何一個。
在一些實施例中，具有本文所述的EMI屏蔽層的半導體封裝可以被應用於各種電子系統。圖7說明一電子系統710，其可以包括本文所述的半導體封裝。電子系統710包括控制器711、輸入/輸出單元712以及記憶體構件713。控制器711、輸入/輸出單元712和記憶體構件713可以經由提供構件之間的資料傳送路徑的匯排流715而彼此耦合。
控制器711可以包括一個或多個微處理器、一個或多個數位訊號處理器、一個或多個微控制器、一個或多個邏輯裝置或類似物。控制器711及/或記憶體構件713可以包括一個或多個半導體封裝100、300和400。輸入/輸出單元712可以包括袖珍鍵盤、鍵盤、顯示裝置、觸控螢幕等等。記憶體構件713可以儲存資料。記憶體構件713可以儲存資料及/或命令以藉由控制器711來執行。
記憶體構件713可以包括諸如DRAM的揮發性記憶體元件及/或諸如快閃記憶體的非揮發性記憶體元件。例如，快閃記憶體可以被安裝到諸如移動終端或桌上型電腦的資訊處理系統。快閃記憶體可以構成固態硬碟(solid state disk，SSD)。因此，電子系統710可以在快閃記憶體系統中儲存大量資料。
電子系統710也可以包括介面714，配置成從通信網絡發送和接收資料以及發送和接收資料至通信網絡。介面714可以是有線或無線型介面，並且包括天線或有線或無線收發器。
因此，電子系統710可以是移動系統或元件(例如，個人數位助理(PDA)、便攜式電腦、平板電腦、行動電話、智慧型手機、無線手機、膝上型電腦、記憶卡、數位音樂系統以及資訊發送/接收系統)、個人電腦或膝上型電腦、工業電腦或伺服器或任何其他邏輯或計算系統。
在一些實施例中，電子系統710可以藉由通信系統而利用，諸如CDMA(code division multiple access，分碼多重進接)、GSM(global system for mobile communications，全球行動通訊系統)、NADC(North American Digital Cellular，北美數位行動電話)、E-TDMA(enhanced-time division multiple access，增強分時多重進接)、WCDMA(wideband code division multiple access，寬頻分碼多工接取)、CDMA2000、LTE(long term evolution，長期演進技術)及/或Wibro(wireless broadband internet，無線寬頻網路)。
圖8說明了記憶卡800，其可以包括本文所述的半導體封裝。記憶卡800包括記憶體構件810和記憶體控制器820。記憶體構件810和記憶體控制器820可以儲存資料及/或讀取已儲存的資料。
記憶體構件810可以包括非揮發性記憶體元件，並且記憶體控制器820可以控制記憶體構件810，使得響應於來自主機830的讀/寫請求而將資料讀出或將資料儲存。本領域的技術人士將會理解，本發明可以在本文所闡述的其它特定方式執行，而不脫離本發明的精神和基本特徵。因此，上述實施例在所有方面上被解釋為說明性的而不是限制性的。技術的範圍應當藉由所附的申請專利範圍書及其法律等效物來確定，而不是由上述描述。所附的申請專利範圍書的含義和等同範圍內的所有的改變意圖被包含於此文中。
儘管已描述了一系列與技術一致的各個實施例，但應理解的是，可以為本領域技術人士能夠想到的許多其他的修改和實施例也將落入本公開的原理的精神和範圍內。具體地，組成部件和/或配置中的許多變化和修改是可能的，其是落於本文揭示、附圖和所附申請專利範圍書的範疇之內。除了在組成部件和/或配置中的變化和修改，替代物的使用對熟知此技藝的技術人士也將是顯而易見。
100‧‧‧半導體封裝
110‧‧‧基板
111‧‧‧頂表面
112‧‧‧底表面
120‧‧‧晶片
123‧‧‧接合導線
125‧‧‧接合導線
140‧‧‧絕緣層
160‧‧‧EMI屏蔽層
171‧‧‧第一接合襯墊
172‧‧‧第二接合襯墊
173‧‧‧第三接合襯墊
174‧‧‧第四接合襯墊
181‧‧‧第一互連線
182‧‧‧第二互連線
191‧‧‧接地襯墊
192‧‧‧測試襯墊

Claims (11)

  1. 一種半導體封裝，包括：一基板；一晶片，其設置在所述基板的一頂表面上；一電磁干擾(EMI)屏蔽層，其設置在所述基板上，使得所述電磁干擾屏蔽層包圍所述晶片；一接地襯墊，其設置在所述基板中以接觸所述基板的一底表面；一測試襯墊，其設置在所述基板中以接觸所述基板的所述底表面並且與所述接地襯墊相隔開；一第一接合襯墊，其接觸所述基板的所述頂表面，所述第一接合襯墊電性耦合到所述電磁干擾屏蔽層的第一部分和所述晶片兩者；一第二接合襯墊，其接觸所述基板的所述頂表面，所述第二接合襯墊電性耦合到所述電磁干擾屏蔽層的第二部分；一第一互連線，其將所述第一接合襯墊電性耦合到所述接地襯墊；一第二互連線，其將所述第二接合襯墊電性耦合到所述測試襯墊；以及一第三接合襯墊，其經由一第一接合導線而電性耦合到所述晶片，以及透過設置在所述基板中的一第三互連線而電性耦合到所述第一接合襯墊，其中所述接地襯墊經由所述第一互連線和所述第一接合襯墊而被電性耦合到所述電磁干擾屏蔽層的所述第一部分，且經由所述第一互連線、所述第一接合襯墊、所述第三互連線、所述第三接合襯墊和所述第 一接合導線而被電性耦合到所述晶片，其中所述測試襯墊經由所述第二互連線和所述第二接合襯墊而被電性耦合到所述電磁干擾屏蔽層的所述第二部分，其中包含有所述第一互連線、所述第一接合襯墊、所述電磁干擾屏蔽層、所述第二接合襯墊和所述第二互連線之一迴路電路係創建在所述接地襯墊和所述測試襯墊之間，使得在所述電磁干擾屏蔽層和所述接地襯墊之間的電性開路/短路狀態是使用所述迴路電路來進行測試，其中所述半導體封裝進一步包括：至少一個附加的測試襯墊，其設置在所述基板中以接觸所述基板的所述底表面，並且與不同於所述第一部分和所述第二部分之所述電磁干擾屏蔽層的部分電性耦合；以及至少一個附加的接地襯墊，其設置在所述基板中以接觸所述基板的所述底表面，並且電性耦合到所述電磁干擾屏蔽層和所述晶片兩者，以及其中所述測試襯墊和所述接地襯墊係分別沿著所述基板的所述底表面的不同邊緣來設置。
  2. 根據申請專利範圍第1項的半導體封裝，其中所述電磁干擾屏蔽層包括一導電層。
  3. 根據申請專利範圍第1項的半導體封裝，其中所述第一接合襯墊直接接觸所述電磁干擾屏蔽層的所述第一部分；以及其中所述第二接合襯墊直接接觸所述電磁干擾屏蔽層的所述第二部分。
  4. 一種半導體封裝，包括：一基板；一第一晶片，其設置在所述基板的一頂表面上方；一電磁干擾(EMI)屏蔽層，其設置在相對於所述基板的所述第一晶片的一頂表面上方；一第二晶片，其設置在相對於所述第一晶片的所述電磁干擾屏蔽層的一頂表面上方；一接地襯墊，其配置在所述基板中以接觸所述基板的一底表面；以及一測試襯墊，其配置在所述基板中以接觸所述基板的所述底表面並且與所述接地襯墊相隔開。
  5. 根據申請專利範圍第4項的半導體封裝，其中所述接地襯墊被電性耦合到所述電磁干擾屏蔽層的一第一端；以及其中所述測試襯墊被電性耦合到所述電磁干擾屏蔽層的一第二端。
  6. 根據申請專利範圍第4項的半導體封裝，進一步包括：一第一接合襯墊，其配置以接觸所述基板的所述頂表面並且電性耦合到所述接地襯墊；以及一第二接合襯墊，其配置以接觸所述基板的所述頂表面並且電性耦合到所述測試襯墊。
  7. 根據申請專利範圍第6項的半導體封裝，其中所述第一接合襯墊直接接觸所述電磁干擾屏蔽層的一第一端；以及其中所述第二接合襯墊直接接觸所述電磁干擾屏蔽層的一第二端。
  8. 根據申請專利範圍第7項的半導體封裝，其中所述第一接合襯墊通過一導線而電性耦合到所述第二晶片。
  9. 根據申請專利範圍第6項的半導體封裝，進一步包括：一第一互連線，其將所述第一接合襯墊電性耦合到所述接地襯墊；以及一第二互連線，其將所述第二接合襯墊電性耦合到所述測試襯墊。
  10. 根據申請專利範圍第4項的半導體封裝，其中所述接地襯墊、所述電磁干擾屏蔽層和所述測試襯墊被電性耦合以構成一迴路。
  11. 根據申請專利範圍第4項的半導體封裝，進一步包括：複數個附加的測試襯墊，其設置在所述基板中以接觸所述基板的所述底表面並且與所述接地襯墊相隔開；其中所述複數個附加的測試襯墊彼此絕緣。
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