CN104637924A - 半导体封装体中的电磁干扰屏蔽 - Google Patents

半导体封装体中的电磁干扰屏蔽 Download PDF

Info

Publication number
CN104637924A
CN104637924A CN201410360848.5A CN201410360848A CN104637924A CN 104637924 A CN104637924 A CN 104637924A CN 201410360848 A CN201410360848 A CN 201410360848A CN 104637924 A CN104637924 A CN 104637924A
Authority
CN
China
Prior art keywords
pad
substrate
chip
semiconductor package
package body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410360848.5A
Other languages
English (en)
Inventor
崔*柱
金宗铉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104637924A publication Critical patent/CN104637924A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体封装体包括：衬底；芯片，其被设置在衬底的顶表面之上；电磁干扰屏蔽层，其被设置在衬底之上使得EMI屏蔽层包围芯片；接地焊盘，其被设置在衬底中以与衬底的底表面接触；以及测试焊盘，其被设置在衬底中以与衬底的底表面接触并且与接地焊盘间隔开。一种测试半导体封装体的方法使用施加有电流的环路电路来执行，所述环路电路通过将接地焊盘、EMI屏蔽层和测试焊盘电耦接来形成。

Description

半导体封装体中的电磁干扰屏蔽
相关申请的交叉引用
本申请要求2013年11月14日向韩国知识产权局提交的申请号为10-2013-0138628的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及半导体封装体，且更具体而言，涉及具有电磁干扰屏蔽层的半导体封装体。
背景技术
电磁干扰(EMI)是指从电子电路或电子系统中产生的高频噪声影响其他电路或其他系统的性能的一种现象。EMI也可对人类产生不利影响。通常情况下，试图抑制EMI包括设计电子电路(或电子系统)以防止高频噪声的产生，屏蔽电子电路(或电子系统)以防止高频噪声的传播等。
发明内容
各种实施例涉及具有EMI屏蔽层的半导体封装体、测试半导体封装体的方法、包括半导体封装体的电子系统以及包括半导体封装体的存储卡。
在一些实施例中，一种半导体封装体包括：衬底；芯片，其被设置在衬底的顶表面上；电磁干扰(EMI)屏蔽层，其被设置在衬底上使得EMI屏蔽层包围芯片；接地焊盘，其被设置在衬底的底表面上；以及测试焊盘，其被设置在衬底的底表面上并且与接地焊盘间隔开。
在一些实施例中，一种半导体封装体包括：衬底；第一芯片，其被设置在衬底的顶表面上；电磁干扰(EMI)屏蔽层，其被设置在第一芯片与衬底相对的表面上；第二芯片，其被设置在EMI屏蔽层与第一芯片相对的表面上；接地焊盘，其被设置在衬底的底表面上；以及测试焊盘，其被设置在衬底的底表面上并且与接地焊盘间隔开。
在一些实施例中，一种测试半导体封装体的方法包括：通过在衬底的底表面上设置接地焊盘和测试焊盘来形成环路电路；在衬底的顶表面上设置电磁干扰(EMI)屏蔽层，使得EMI屏蔽层包围芯片；检测环路电路的电阻值；以及根据检测环路电路的电阻值来判定环路电路的电连接状态。
在一些实施例中，一种电子系统包括存储器和通过总线与存储器耦接的控制器。存储器或控制器包括：衬底；芯片，其被设置在衬底的顶表面上；电磁干扰(EMI)屏蔽层，其被设置在衬底上使得EMI屏蔽层包围芯片；接地焊盘，其被设置在衬底的底表面上；以及测试焊盘，其被设置在衬底的底表面上并且与接地焊盘间隔开。
在一些实施例中，一种电子系统包括：接口；存储器，其通过总线与接口耦接；以及控制器，其通过总线而与接口和存储器耦接。存储器或控制器包括：衬底；第一芯片，其被设置在衬底的顶表面上；电磁干扰(EMI)屏蔽层，其被设置在第一芯片的与衬底相对的表面上；第二芯片，其被设置在EMI屏蔽层的与第一芯片相对的表面上；接地焊盘，其被设置在衬底的底表面上；以及测试焊盘，其被设置在衬底的底表面上并且与接地焊盘间隔开。
在一些实施例中，一种存储卡包括存储器部件和控制存储器部件的操作的存储器控制器。存储器部件包括：衬底；芯片，其被设置在衬底的顶表面上；电磁干扰(EMI)屏蔽层，其被设置在衬底上使得EMI屏蔽层包围芯片；接地焊盘，其被设置在衬底的底表面上；以及测试焊盘，其被设置在衬底的底表面上并且与接地焊盘间隔开。
附图说明
结合附图和所附详细描述，本发明的实施例将变得更加显然，其中：
图1是说明根据本发明的一个实施例的半导体封装体的截面图；
图2是说明图1中所示的半导体封装体的焊盘布局的底部平面图；
图3是说明根据本发明的另一个实施例的半导体封装体的截面图；
图4是说明根据本发明的另一个实施例的半导体封装体的截面图；
图5是说明根据本发明的一些实施例中用于测试半导体封装体的测试装置的示意图；
图6是说明根据本发明的一个实施例的测试半导体封装体的方法的示意图；
图7是说明包括根据本发明的一些实施例的半导体封装体的一种电子系统的框图；以及
图8是说明包括根据本发明的一些实施例的半导体封装体的另一种电子系统的框图。
具体实施方式
图1是根据本发明的一个实施例的半导体封装体100(沿着图2中的线I-I’截取)的截面图，以及图2是半导体封装体100的焊盘布局的底部平面图。参见图1和图2，半导体封装体100包括：衬底110，其具有顶表面111和底表面112；芯片120，其被安装在衬底110的顶表面111上；EMI屏蔽层160，其被设置在衬底110之上使得EMI屏蔽层160包围芯片120；接地焊盘191，其被设置在衬底110的底表面112上；以及测试焊盘192，其被设置在衬底110的底表面112上，且与接地焊盘191间隔开。在一些实施例中，接地焊盘191和测试焊盘192可以彼此绝缘。测试焊盘192可以是用于测试EMI屏蔽层160的测试接地焊盘。
在一些实施例中，衬底110用于将芯片120与母板(未示出)电连接。即，当芯片120被设置在衬底110的顶表面111上时，母板可以与衬底110的底表面112电连接。尽管在附图中未示出，但是互连结构包括各种电信号路径，其可以被设置在衬底110中、上和/或内。在一些实施例中，衬底110可以与另一个半导体封装体电耦接，使得半导体封装体100与另一个半导体封装体构成层叠封装(package-on-package，PoP)模块。
例如第一接合焊盘171、第二接合焊盘172、第三接合焊盘173和第四接合焊盘174的一个或更多个接合焊盘可以被设置在衬底110的顶表面111上。如图1中所示，第一接合焊盘17与EMI屏蔽层160的一个端部接触，而第二接合焊盘172与EMI屏蔽层160的另一个端部接触。第三接合焊盘173和第四接合焊盘174与芯片120电耦接，诸如分别通过接合导线123和125。尽管图1说明四个接合焊盘171、172、173和174，但是在另一个实施例中可以利用附加的接合焊盘。
如本文中所述，芯片120被设置在衬底110的顶表面111上。尽管在图中未示出，但是附着层可以被设置在衬底110和芯片120之间。在一些实施例中，芯片120可以是逻辑芯片，诸如控制器芯片。在另一个实施例中，芯片120可以是存储器芯片。芯片120通过第一接合导线123与第三接合焊盘173电耦接。另外，芯片120通过第二接合导线125与第四接合焊盘174电耦接。
芯片120、第一接合导线123以及第二接合导线125通过绝缘层140来包围。在一些实施例中，绝缘层140可以是模制层。在另一个实施例中，绝缘层140可以是附着层，例如穿透晶片背侧层压(penetration wafer backside lamination，PWBL)带、P-间隔件等。
EMI屏蔽层160被设置在绝缘层140上。EMI屏蔽层160可以包括导电层，例如金属层。EMI屏蔽层160可以具有单层结构或多层结构。如图1中所示，EMI屏蔽层160可以被设置成直接接触和(例如，完全地、大体上或部分地)包围绝缘层140。
然而，在一些实施例中，诸如热辐射层的其他层可以被设置在EMI屏蔽层160和绝缘层140之间。尽管在附图中未示出，但是与EMI屏蔽层160的一个端部接触的第一接合焊盘171可以通过设置在衬底110中的互连线而与第三接合焊盘173电连接，第三接合焊盘173与第一接合导线123连接。在另一个实施例中，与芯片120连接的接合导线中的一个可以与第一接合焊盘171直接连接，第一接合焊盘171与EMI屏蔽层160接触。
接地焊盘191和测试焊盘192被设置在衬底110的底表面112上。接地焊盘191通过设置在衬底110中的第一互连线181与第一接合焊盘171电耦接。因而，在一些实施例中，接地焊盘191通过第一接合焊盘171和第一互连线181与EMI屏蔽层160电耦接。尽管在附图中未示出，但在另一个实施例中，接地焊盘191也可以通过与第一接合焊盘171的接合导线而与芯片120电耦接。
在一些实施例中，接地焊盘191通过与另一个接合焊盘(诸如第三接合焊盘173)连接的接合导线而与芯片120电耦接。例如，第三接合焊盘173可以通过设置在衬底110中的互连线而与第一接合焊盘171连接。
测试焊盘192可以通过第二互连线182与衬底110中的第二接合焊盘172电耦接。因而，在一些实施例中，测试焊盘192通过第二接合焊盘172和第二互连线182与EMI屏蔽层160电耦接。第一互连线181和第二互连线182中的每个可以具有通孔或其他类似的接触结构，诸如穿透衬底110的接触结构。在一些实施例中，第一互连线181和/或第二互连线182可以形成在多层结构中，多层结构包括通过通孔接触彼此连接的多个互连线。
如图2所示，多个焊盘被设置在衬底110的底表面112上。多个焊盘可以包括接地焊盘191、测试焊盘192、信号焊盘200和/或电源焊盘210。接地焊盘191、信号焊盘200和/或电源焊盘210可以经由衬底110中的接合导线和互连线而与芯片120电耦接。在个实施例中，如果第一接合导线123或另一个接合导线与第一接合焊盘171连接或者第一接合焊盘171经由衬底110中的互连线而与第三接合焊盘173电耦接时，接地焊盘191通过第一互连线181和第一接合焊盘171而与芯片120和EMI屏蔽层160电耦接。因而，测试焊盘192可以通过第二互连线182、第二接合焊盘172、EMI屏蔽层160、第一接合焊盘171、第三接合焊盘173和第一接合导线123而与芯片120电耦接。
如图2中所示，包括接地焊盘191、测试焊盘192、信号焊盘200和电源焊盘210的多个焊盘被布置或以其他方式被设置在衬底110的底表面112的两个边缘上。实施例不限于此，且因而其他的布置和/或布局是可能的。
在一些实施例中，接地焊盘191和测试焊盘192彼此间隔开，例如彼此绝缘。在一些实施例中，至少一个附加的接地焊盘291可以被设置在衬底110的底表面112上。附加的接地焊盘291可以与芯片120和/或EMI屏蔽层160电耦接。在一些实施例中，至少一个附加的测试焊盘可以被设置在衬底110的底表面112上。在一个实施例中，一个或更多个附加的测试焊盘292-1、292-2和292-3可以被设置在衬底110的底表面112上，如图2中所示。附加的测试焊盘292-1、292-2和292-3可以是与额外的焊盘相对应的空焊盘。附加的测试焊盘292-1、292-2和292-3可以与EMI屏蔽层160的不同部分、区域或位置连接。附加的测试焊盘292-1、292-2和/或292-3与EMI屏蔽层160之间的连接可以与测试焊盘192与EMI屏蔽层160之间的连接类似。
如本文中所述，EMI屏蔽层160的一个端部与第一接合焊盘171电耦接，且EMI屏蔽层160的另一个端部与第二接合焊盘172电耦接。因而，包括第一互连线181、第一接合焊盘171、EMI屏蔽层160、第二接合焊盘172以及第二互连线182的环路(例如，环路电路)形成或建立在接地焊盘191和测试焊盘192之间。因此，EMI屏蔽层160和接地焊盘191之间的电气开路/短路状态可以使用环路电路来测试，环路电路具有分别与接地焊盘191和测试焊盘192相对应的端子。使用形成的环路，在测试装置不与EMI屏蔽层160直接接触的情况下，可以执行测试EMI屏蔽层160和接地焊盘191之间的电气开路/短路状态。
图3是说明根据本发明的一个实施例的半导体封装体300的截面图。半导体封装体300包括：衬底310，其具有顶表面311和底表面312；多个芯片320、331、332、333和334，其层叠在衬底310的顶表面311上；EMI屏蔽层360，其被设置在衬底310之上使得EMI屏蔽层360包围芯片320、331、332、333和334；接地焊盘391，其被设置在衬底310的底表面312上；以及测试焊盘392，其被设置在衬底310的底表面312上，且与接地焊盘391间隔开。
在一些实施例中，衬底310可以是将芯片320、331、332、333和334与母板(未示出)电连接的封装体衬底。尽管在附图中未示出，但提供各种电信号路径的互连结构可以被设置在衬底310中。在一些实施例中，衬底310可以与另一个半导体封装体电耦接，以构成层叠封装(PoP)模块。包括第一接合焊盘371和第二接合焊盘372的多个接合焊盘可以被设置在衬底310中以与衬底310的顶表面311接触。如参照图2所述，除了接地焊盘391和测试焊盘392之外，信号焊盘200和/或电源焊盘210可以被设置在衬底310的底表面312上。另外，附加的接地焊盘和附加的测试焊盘可以被设置在衬底310的底表面312上。可包括接地焊盘391、测试焊盘392、信号焊盘200、电源焊盘210、附加的接地焊盘、和/或附加的测试焊盘的多个焊盘可以沿着衬底310的边缘布置，诸如图2中所描绘的配置。
第一芯片320被设置在衬底310的顶表面311上。第一芯片320可以与设置在衬底310中的接合焊盘(未示出)电耦接，以通过第一接合导线325与衬底310的顶表面311接触。在一些实施例中，第一芯片320可以是逻辑芯片，诸如控制器芯片。第一芯片320和第一接合导线325可以通过第一绝缘层340包围。在一些实施例中，第一绝缘层340可以是模制层。在另一个实施例中，第一绝缘层340可以是附着层，诸如穿透晶片背侧层压(PWBL)带、P-间隔件等。
多个第二芯片331、332、333和334被顺序地层叠在第一绝缘层340的与第一芯片320相对的顶表面上。第二芯片331、332、333和334可以具有与第一芯片320的配置和功能不同的配置和/或不同的功能。在一些实施例中，如果第一芯片320是逻辑芯片，则第二芯片331、332、333和334可以是存储器芯片。在另一个实施例中，第二芯片331、332、333和334可以具有与第一芯片320相同的配置和/或功能。
在一些实施例中，一个或更多个第二芯片(例如，芯片332和333)可以从第二芯片331沿着第一方向(例如，至图3的右侧)偏移以提供阶梯结构，并且第二芯片334可以从第二芯片333沿着与第一方向相对的第二方向(例如，至图3的左侧)偏移以提供阶梯结构。实施例不限于此，且因而可以利用其他的层叠结构，包括具有更多或更少的第二芯片的结构和/或具有更多或更少的偏移量或其他的几何形状的结构。
在一些实施例中，第二芯片331、332、333和334可以被设置在第一芯片320和衬底310之间，或者第一芯片320和第二芯片331、332、333和334可以被横向地设置成与衬底310平行。第二芯片331和332可以与设置在衬底310中的接合焊盘(未示出)电耦接，以通过第二接合导线335与衬底310的顶表面311接触。与第二接合导线335接合的接合焊盘可以与接地焊盘391、电源焊盘和/或信号焊盘电耦接。第二芯片333和334可以通过第三接合导线337与第一接合焊盘371电耦接。第一接合焊盘371可以通过第一互连线381而与接地焊盘391电耦接。
第一绝缘层340、第二芯片331、332、333和334、第二接合导线335和第三接合导线337可以通过第二绝缘层350包围或覆盖。在一些实施例中，第二绝缘层350可以是模制层。在另一个实施例中，第二绝缘层350可以是附着层，例如穿透晶片背侧层压(PWBL)带、P-间隔件等。EMI屏蔽层360可以被设置在第二绝缘层350上。EMI屏蔽层360可以包括导电层，例如金属层。EMI屏蔽层360可以具有单层结构或多层结构。如图3中所示，EMI屏蔽层360可以被设置成直接接触并包围或覆盖第二绝缘层350。然而，在一些实施例中，诸如热辐射层的其他层可以被设置在EMI屏蔽层360和第二绝缘层350之间。
EMI屏蔽层360可以被设置成阻挡电磁波的传播。在图3中，EMI屏蔽层360包围或覆盖芯片320、331、332、333和334。EMI屏蔽层360可以与接地焊盘391电耦接以阻挡电磁波的传播，并且也可以与测试焊盘392电耦接以用于电气测试。EMI屏蔽层360的一个端部与第一接合焊盘371电耦接。EMI屏蔽层360可以与第一接合焊盘371直接接触。然而，在一些实施例中，EMI屏蔽层360可以通过互连线与第一接合焊盘371电耦接。与EMI屏蔽层360接触的第一接合焊盘371可以通过第一互连线381与接地焊盘391电耦接。EMI屏蔽层360的另一个端部与第二接合焊盘372电耦接。EMI屏蔽层360可以与第二接合焊盘372直接接触。然而，在一些实施例中，EMI屏蔽层360可以通过互连线与第二接合焊盘372电耦接。与EMI屏蔽层360接触的第二接合焊盘372可以通过第二互连线382与测试焊盘392电耦接。
如本文中所述，EMI屏蔽层360的一个端部与第一接合焊盘371电耦接，且EMI屏蔽层360的另一个端部与第二接合焊盘372电耦接。因而，包括第一互连线381、第一接合焊盘371、EMI屏蔽层360、第二接合焊盘372以及第二互连线382的环路形成或建立在接地焊盘391和测试焊盘392之间。因此，在EMI屏蔽层360和接地焊盘391之间的电气开路/短路状态可以使用形成或建立的环路来测试，其中环路具有分别与接地焊盘391和测试焊盘392相对应的端子。使用形成的环路，在不需要将测试装置与EMI屏蔽层360直接接触的情况下，可以执行测试EMI屏蔽层360和接地焊盘391之间的电气开路/短路状态。
图4是说明根据本发明的一个实施例的半导体封装体400的截面图。半导体封装体400包括：衬底410，其具有顶表面411和底表面412；第一芯片420，其被设置在衬底410的顶表面411上；绝缘层440，其被设置使得绝缘层440包围第一芯片420；EMI屏蔽层460，其被设置在绝缘层440的与第一芯片420相对应的顶表面上；第二芯片430，其被设置在EMI屏蔽层460的与绝缘层440相对的顶表面上；接地焊盘491，其被设置在衬底410的底表面412上；以及测试焊盘492，其被设置在衬底410的底表面412上且与接地焊盘491间隔开。
在一些实施例中，衬底410可以是将芯片420和430与母板(未示出)电连接的封装体衬底。尽管在附图中未示出，包括各种电信号路径的互连结构可以被设置在衬底410中。在一些实施例中，衬底410可以与另一个半导体封装体电耦接，以构成层叠封装(PoP)模块。包括第一接合焊盘471和第二接合焊盘472的一个或多个接合焊盘可以被设置在衬底410中以与衬底410的顶表面411接触。在一些实施例中，除了接地焊盘491和测试焊盘492之外，在图2中所描绘的信号焊盘200和/或电源焊盘210可以被设置在衬底410的底表面412上。另外，一个或更多个附加的接地焊盘和/或附加的测试焊盘可以被设置在衬底410的底表面412上。包括接地焊盘491、测试焊盘492、信号焊盘200、电源焊盘210、附加的接地焊盘和/或附加的测试焊盘的多个焊盘可以沿着衬底410的边缘布置，诸如图2中所描绘的配置。
如本文所述，第一芯片420可以被设置在衬底410的顶表面411上。第一芯片420可以通过第一接合导线425与设置在衬底410中的接合焊盘(未示出)电耦接，以与衬底410的顶表面411接触。与第一接合导线425接合的接合焊盘中的任何一个可以与接地焊盘491、电源焊盘和/或信号焊盘电耦接。在一些实施例中，第一芯片420可以是逻辑芯片，诸如控制器芯片。第一芯片420和第一接合导线425可以通过绝缘层440包围或覆盖。在一些实施例中，绝缘层440可以是模制层。在另一个实施例中，绝缘层440可以是附着层，例如穿透晶片背侧层压(PWBL)带、P-间隔件等。EMI屏蔽层460可以被设置在绝缘层440上，并且第二芯片430可以被设置在EMI屏蔽层460上。第二芯片430可以具有与第一芯片420不同的配置和/或不同的功能。在一些实施例中，如果第一芯片420是逻辑芯片，则第二芯片430可以是存储器芯片。在另一个实施例中，第二芯片430可以具有与第一芯片420相同的配置和/或功能。
由于EMI屏蔽层460被设置在第一芯片420和第二芯片430之间，所以这样的配置可以抑制或限制第一芯片420和第二芯片430之间的任何EMI。
在一些实施例中，第一芯片420和/或第二芯片430可以包括多个半导体器件，诸如在垂直方向上彼此层叠的器件。第二芯片430可以通过第二接合导线435与第一接合焊盘471电耦接。与第二接合导线435连接的第一接合焊盘471可以与接地焊盘491电耦接。
EMI屏蔽层460的一个端部可以通过第三接合导线465而与第一接合焊盘471电耦接。在一些实施例中，EMI屏蔽层460通过具有与接合导线的形状不同的形状的互连线而与第一接合焊盘471电耦接。EMI屏蔽层460的另一个端部可以通过第四接合导线467而与第二接合焊盘472电耦接。在一些实施例中，EMI屏蔽层460经由具有与接合导线的形状不同的形状的互连线而与第二接合焊盘472电耦接。与EMI屏蔽层460接触的第一接合焊盘471可以通过第一互连线481而与接地焊盘491电耦接。与EMI屏蔽层460接触的第二接合焊盘472可以通过第二互连线482而与测试焊盘492电耦接。
如本文中所述，EMI屏蔽层460的一个端部可以与第一接合焊盘471电耦接，以及EMI屏蔽层460的另一个端部可以与第二接合焊盘472电耦接。因而，在一些实施例中，包括第一互连线481、第一接合焊盘471、EMI屏蔽层460、第二接合焊盘472以及第二互连线482的环路形成或建立在接地焊盘491和测试焊盘492之间。因此，EMI屏蔽层460和接地焊盘491之间的电气开路/短路状态可以使用环路进行测试，其中环路具有分别与接地焊盘491和测试焊盘492相对应的端子。使用形成的环路，在不需要将测试装置与EMI屏蔽层460直接接触的情况下，可以执行测试EMI屏蔽层460和接地焊盘491之间的电气开路/短路状态。
图5描绘用于测试半导体封装体的测试装置500。测试装置500包括外壳510、电源530、电阻检测器540和处理器550。一个或多个接触构件可以被设置在外壳510的顶表面上。在一些实施例中，多个接触构件可以是探头(如探针)或插座。电源530可以用作电力来源，用于强迫或放置电流至被测试的半导体封装体的接地焊盘。
从电源530输出的电流通过第一信号线561供应至接地焊盘。在一些实施例中，电源530可以是电流源。电阻检测器540可以与被测试的半导体封装体的测试焊盘连接。电阻检测器540可以通过第二信号线562与测试焊盘连接。电阻检测器540可以检测半导体封装体中的环路的电阻值，诸如当从电源530输出的电流被提供应接地焊盘时。
处理器550可以响应于或基于从电阻检测器540输出的电阻值来估计或以其他方式判定接地焊盘和测试焊盘之间的环路电路的电气开路/短路状态，并且可以将估计的结果输出至设置在诸如显示或报告单元的测试装置500之外的输出单元。当然，测试装置500可以包括其他组件或配置。在另一个实施例中，电源530、电阻检测器540和处理器550中的至少一个可以与外壳510分开，并且与外壳510内的部件电耦接。
图6说明使用测试装置500来测试半导体封装体100的方法。参见图6，包括EMI屏蔽层160的半导体封装体100被加载至测试装置500以测试半导体封装体100。在一个实施例中，半导体封装体100中的接地焊盘191和测试焊盘192分别与第一信号线561和第二信号线562电耦接。因而，形成包括电源530、第一信号线561、接地焊盘191、第一互连线181、第一接合焊盘171、EMI屏蔽层160、第二接合焊盘172、第二互连线182、测试焊盘192、第二信号线562和电阻检测器540的环路。
接着，电源530导通，并且电流流入第一信号线561。电流沿着包括接地焊盘191、第一互连线181、第一接合焊盘171、EMI屏蔽层160、第二接合焊盘172、第二互连线182、测试焊盘192、第二信号线562和电阻检测器540的闭环电路流动。尽管电流沿着闭环电路流动，但是电阻检测器540可以检测并测量闭环电路的电阻值，以及输出测量的电阻值。
通过处理器550来接收到闭环电路的电阻值，并且处理器550响应于或基于从电阻检测器540输出的电阻值来估计或以其他方式判定闭环电路的电气开路/短路状态，以及将估计的结果输出至位于测试装置500之外的输出单元。
当由电阻检测器540测量的电阻值大于预定值时，闭环电路的电连接状态可以被认为是异常，并且可以执行详细的测试以确定封装体100的异常连接部分。当由电阻检测器540测量的电阻值等于或小于预定值时，闭环电路的电连接状态可以被认为是正常。
因而，在一些实施例中，用于评估EMI屏蔽层160的电气开路/短路状态的测试可以使用半导体封装体100(或本文中描述的其他的半导体封装体)的接地焊盘191和测试焊盘192，并且不与EMI屏蔽层160直接地或物理地接触来执行。在不需要物理或直接接触的情况下，可防止在测试操作期间对EMI屏蔽层160的破坏。这个测试程序也可以适用于参照图3和4所描述的半导体封装体中的任何一个。
在一些实施例中，具有本文中所述的EMI屏蔽层的半导体封装体可以被应用于各种电子系统。图7说明电子系统710，其可以包括本文所述的半导体封装体。电子系统710包括控制器711、输入/输出单元712以及存储器部件713。控制器711、输入/输出单元712和存储器部件713可以经由提供部件之间的数据传送路径的总线715而彼此耦接。
控制器711可以包括一个或更多个微处理器、一个或更多个数字信号处理器、一个或更多个微控制器、一个或更多个逻辑器件等。控制器711和/或存储器部件713可以包括半导体封装体100、300和400中一个或更多个。输入/输出单元712可以包括键区(keypad)、键盘、显示设备、触控屏等。存储器部件713储存数据。存储器部件713可以储存要通过控制器711来执行的数据和/或命令。
存储器部件713可以包括诸如DRAM的易失性存储器件和/或诸如快闪存储器的非易失性存储器件。例如，快闪存储器可以被安装至诸如移动终端或台式计算机的信息处理系统。快闪存储器可以构成固态盘(solid state disk，SSD)。因此，电子系统710可以将大量的数据储存在快闪存储器中。
电子系统710也可以包括接口714，其适用于将数据传送至通信网络和从通信网络接收数据。接口714可以是有线或无线接口，且包括天线或有线或无线收发器。
因此，电子系统710可以是移动系统或设备(例如，个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统、和/或信息发送/接收系统)、个人计算机或膝上型计算机、工业用计算机或服务器或任何其他的逻辑或计算系统。
在一些实施例中，电子系统710可以被通信系统利用，通信系统诸如CDMA(codedivision multiple access，码分多址)、GSM(global system for mobile communications，全球移动通信系统)、NADC(North American Digital Cellular，北美数字蜂窝)、E-TDMA(enhanced-time division multiple access，增强时分多址)、WCDMA(wideband codedivision multiple access，宽带码分多址)、CDMA2000、LTE(long term evolution，长期演进)和/或Wibro(wireless broadband internet，无线宽带互联网)。
图8说明存储卡800，其可以包括本文中所述的半导体封装体。存储卡800包括存储器部件810和存储器控制器820。存储器部件810和存储器控制器820可以储存数据和/或读取储存的数据。
存储器部件810可以包括非易失性存储器件，并且存储器控制器820可以控制存储器部件810，使得响应于来自主机830的读取/写入请求而将数据读出或将数据储存。本领域的技术人员将理解的是，在不脱离本发明的精神和基本特征的情况下，本发明可以采用除了本文中所陈列的那些方式之外的其他特定方式来执行。因此，以上实施例在所有方面被解释为说明性的而不是限制性的。技术的范围应当通过所附权利要求和其法律上的等同替换来判定，而不是通过以上描述来判定。所附权利要求的意义和等同范围内的所有的变化旨在包括在本文中。
尽管已经描述了与技术相关的一些实施例，但应理解的是，本领域技术人员能够设计的许多其他的修改和实施例也将落入本公开的原理的精神和范围内。具体地，组成部件和/或布置的许多变化和修改是可能的，其落入本公开、附图和所附权利要求的范围内。除了组成部件和/或布置的变化和修改之外，替代物的使用对本领域的技术人员也将是显然的。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体封装体，包括：
衬底；
芯片，其被设置在所述衬底的顶表面上；
电磁干扰EMI屏蔽层，其被设置在所述衬底上，使得所述EMI屏蔽层包围所述芯片；
接地焊盘，其被设置在所述衬底中以与所述衬底的底表面接触；以及
测试焊盘，其被设置在所述衬底中以与所述衬底的所述底表面接触并且与所述接地焊盘间隔开。
技术方案2.根据技术方案1所述的半导体封装体，
其中，所述接地焊盘与所述EMI屏蔽层的第一端部电耦接；
其中，所述测试焊盘与所述EMI屏蔽层的第二端部电耦接；以及
其中，所述接地焊盘和所述测试焊盘彼此绝缘。
技术方案3.根据技术方案1所述的半导体封装体，其中，所述EMI屏蔽层包括导电层。
技术方案4.根据技术方案1所述的半导体封装体，还包括：
第一接合焊盘，其被设置成与所述衬底的所述顶表面接触并且与所述接地焊盘电耦接；以及
第二接合焊盘，其被设置成与所述衬底的所述顶表面接触并且与所述测试焊盘电耦接。
技术方案5.根据技术方案4所述的半导体封装体，
其中，所述第一接合焊盘与所述EMI屏蔽层的第一端部直接接触；以及
其中，所述第二接合焊盘与所述EMI屏蔽层的第二端部直接接触。
技术方案6.根据技术方案5所述的半导体封装体，其中，所述第一接合焊盘经由第一导线与所述芯片电耦接。
技术方案7.根据技术方案6所述的半导体封装体，还包括：
第三接合焊盘，其经由第二导线与所述芯片电耦接，并且与所述第二接合焊盘电耦接。
技术方案8.根据技术方案4所述的半导体封装体，还包括：
第一互连线，其将所述第一接合焊盘与所述接地焊盘电耦接；以及
第二互连线，其将所述第二接合焊盘与所述测试焊盘电耦接。
技术方案9.根据技术方案1所述的半导体封装体，还包括：
第二芯片，其被垂直地层叠在所述芯片之上或者横向地设置在所述衬底之上。
技术方案10.根据技术方案1所述的半导体封装体，其中，所述接地焊盘、所述EMI屏蔽层和所述测试焊盘被电耦接以构成环路。
技术方案11.根据技术方案1所述的半导体封装体，还包括：
多个附加的测试焊盘，其被设置在所述衬底中以与所述衬底的所述底表面接触并且与所述接地焊盘间隔开；
其中，所述多个附加的测试焊盘彼此绝缘。
技术方案12.一种半导体封装体，包括：
衬底；
第一芯片，其被设置在所述衬底的顶表面之上；
电磁干扰EMI屏蔽层，其被设置在所述第一芯片的与所述衬底相对的顶表面之上；
第二芯片，其被设置在所述EMI屏蔽层的与所述第一芯片相对的顶表面之上；
接地焊盘，其被设置在所述衬底中以与所述衬底的底表面接触；以及
测试焊盘，其被设置在所述衬底中以与所述衬底的所述底表面接触并且与所述接地焊盘间隔开。
技术方案13.根据技术方案12所述的半导体封装体，
其中，所述接地焊盘与所述EMI屏蔽层的第一端部电耦接；以及
其中，所述测试焊盘与所述EMI屏蔽层的第二端部电耦接。
技术方案14.根据技术方案12所述的半导体封装体，还包括：
第一接合焊盘，其被设置成与所述衬底的所述顶表面接触并且与所述接地焊盘电耦接；以及
第二接合焊盘，其被设置成与所述衬底的所述顶表面接触并且与所述测试焊盘电耦接。
技术方案15.根据技术方案14所述的半导体封装体，
其中，所述第一接合焊盘与所述EMI屏蔽层的第一端部直接接触；以及
其中，所述第二接合焊盘与所述EMI屏蔽层的第二端部直接接触。
技术方案16.根据技术方案15所述的半导体封装体，其中，所述第一接合焊盘通过导线与所述第二芯片电耦接。
技术方案17.根据技术方案14所述的半导体封装体，还包括：
第一互连线，其将所述第一接合焊盘与所述接地焊盘电耦接；以及
第二互连线，其将所述第二接合焊盘与所述测试焊盘电耦接。
技术方案18.根据技术方案12所述的半导体封装体，其中，所述接地焊盘、所述EMI屏蔽层和所述测试焊盘被电耦接以构成环路。
技术方案19.根据技术方案12所述的半导体封装体，还包括：
多个附加的测试焊盘，其被设置在所述衬底中以与所述衬底的所述底表面接触并且与所述接地焊盘间隔开；
其中，所述多个附加的测试焊盘彼此绝缘。

Claims (10)

1.一种半导体封装体，包括：
衬底；
芯片，其被设置在所述衬底的顶表面上；
电磁干扰EMI屏蔽层，其被设置在所述衬底上，使得所述EMI屏蔽层包围所述芯片；
接地焊盘，其被设置在所述衬底中以与所述衬底的底表面接触；以及
测试焊盘，其被设置在所述衬底中以与所述衬底的所述底表面接触并且与所述接地焊盘间隔开。
2.根据权利要求1所述的半导体封装体，
其中，所述接地焊盘与所述EMI屏蔽层的第一端部电耦接；
其中，所述测试焊盘与所述EMI屏蔽层的第二端部电耦接；以及
其中，所述接地焊盘和所述测试焊盘彼此绝缘。
3.根据权利要求1所述的半导体封装体，其中，所述EMI屏蔽层包括导电层。
4.根据权利要求1所述的半导体封装体，还包括：
第一接合焊盘，其被设置成与所述衬底的所述顶表面接触并且与所述接地焊盘电耦接；以及
第二接合焊盘，其被设置成与所述衬底的所述顶表面接触并且与所述测试焊盘电耦接。
5.根据权利要求4所述的半导体封装体，
其中，所述第一接合焊盘与所述EMI屏蔽层的第一端部直接接触；以及
其中，所述第二接合焊盘与所述EMI屏蔽层的第二端部直接接触。
6.根据权利要求5所述的半导体封装体，其中，所述第一接合焊盘经由第一导线与所述芯片电耦接。
7.根据权利要求6所述的半导体封装体，还包括：
第三接合焊盘，其经由第二导线与所述芯片电耦接，并且与所述第二接合焊盘电耦接。
8.根据权利要求4所述的半导体封装体，还包括：
第一互连线，其将所述第一接合焊盘与所述接地焊盘电耦接；以及
第二互连线，其将所述第二接合焊盘与所述测试焊盘电耦接。
9.根据权利要求1所述的半导体封装体，还包括：
第二芯片，其被垂直地层叠在所述芯片之上或者横向地设置在所述衬底之上。
10.一种半导体封装体，包括：
衬底；
第一芯片，其被设置在所述衬底的顶表面之上；
电磁干扰EMI屏蔽层，其被设置在所述第一芯片的与所述衬底相对的顶表面之上；
第二芯片，其被设置在所述EMI屏蔽层的与所述第一芯片相对的顶表面之上；
接地焊盘，其被设置在所述衬底中以与所述衬底的底表面接触；以及
测试焊盘，其被设置在所述衬底中以与所述衬底的所述底表面接触并且与所述接地焊盘间隔开。
CN201410360848.5A 2013-11-14 2014-07-24 半导体封装体中的电磁干扰屏蔽 Pending CN104637924A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2013-0138628 2013-11-14
KR1020130138628A KR102163707B1 (ko) 2013-11-14 2013-11-14 전자기간섭 차폐층을 갖는 반도체 패키지 및 테스트 방법

Publications (1)

Publication Number Publication Date
CN104637924A true CN104637924A (zh) 2015-05-20

Family

ID=53042973

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410360848.5A Pending CN104637924A (zh) 2013-11-14 2014-07-24 半导体封装体中的电磁干扰屏蔽

Country Status (4)

Country Link
US (1) US9589905B2 (zh)
KR (1) KR102163707B1 (zh)
CN (1) CN104637924A (zh)
TW (1) TWI618269B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107172549A (zh) * 2017-06-06 2017-09-15 广东欧珀移动通信有限公司 电声组件及电子设备
CN109411441A (zh) * 2017-08-16 2019-03-01 晨星半导体股份有限公司 电路板以及封装后芯片
US10559513B2 (en) 2017-07-28 2020-02-11 Mediatek Inc. Circuit board and packaged chip
CN111326501A (zh) * 2018-12-17 2020-06-23 三星电子株式会社 半导体器件
CN112889353A (zh) * 2018-10-17 2021-06-01 3M创新有限公司 封装印刷电路板组件
WO2023060432A1 (zh) * 2021-10-12 2023-04-20 华为技术有限公司 一种封装结构、电路板组件及电子设备

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627337B2 (en) * 2011-03-31 2017-04-18 Novatek Microelectronics Corp. Integrated circuit device
US9979425B2 (en) * 2011-08-03 2018-05-22 Stephen Carmody Cellular telephone shield for the reduction of electromagnetic radiation exposure
JP5684349B1 (ja) * 2013-09-10 2015-03-11 株式会社東芝 半導体装置および半導体装置の検査方法
US9490222B1 (en) * 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
KR102497577B1 (ko) 2015-12-18 2023-02-10 삼성전자주식회사 반도체 패키지의 제조방법
KR20170079381A (ko) * 2015-12-30 2017-07-10 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법
KR101843249B1 (ko) 2016-03-08 2018-03-28 삼성전기주식회사 전자 소자 모듈 및 전자 소자 모듈의 차폐 측정 방법
US9953933B1 (en) * 2017-03-30 2018-04-24 Stmicroelectronics, Inc. Flow over wire die attach film and conductive molding compound to provide an electromagnetic interference shield for a semiconductor die
KR102488875B1 (ko) 2018-01-30 2023-01-17 삼성전자주식회사 전자파 차폐구조 및 그 제조방법
US20200035641A1 (en) * 2018-07-26 2020-01-30 Invensas Bonding Technologies, Inc. Post cmp processing for hybrid bonding
US11239179B2 (en) * 2018-11-28 2022-02-01 Shiann-Tsong Tsai Semiconductor package and fabrication method thereof
TWI744572B (zh) 2018-11-28 2021-11-01 蔡憲聰 具有封裝內隔室屏蔽的半導體封裝及其製作方法
US10923435B2 (en) 2018-11-28 2021-02-16 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and improved heat-dissipation performance
US10896880B2 (en) * 2018-11-28 2021-01-19 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and fabrication method thereof
US11211340B2 (en) 2018-11-28 2021-12-28 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding
US20220139843A1 (en) * 2019-04-10 2022-05-05 Intel Corporation Resilient electrical connectors for electromagnetic interference shielding structures in integrated circuit assemblies
WO2021044816A1 (ja) * 2019-09-04 2021-03-11 ソニーセミコンダクタソリューションズ株式会社 半導体レーザ駆動装置、電子機器、および、半導体レーザ駆動装置の製造方法
US11694972B2 (en) * 2020-06-09 2023-07-04 Mediatek Inc. Semiconductor package with heatsink

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101919053A (zh) * 2008-05-19 2010-12-15 德州仪器公司 具有经集成法拉第屏蔽的集成电路封装
US20110115060A1 (en) * 2009-11-19 2011-05-19 Advanced Semiconductor Engineering, Inc. Wafer-Level Semiconductor Device Packages with Electromagnetic Interference Shielding
US20110304015A1 (en) * 2010-06-10 2011-12-15 Samsung Electronics Co., Ltd. Semiconductor package
CN102543945A (zh) * 2010-11-24 2012-07-04 宇芯（毛里求斯）控股有限公司 用于单元化层叠半导体器件封装的射频屏蔽

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101004684B1 (ko) * 2008-12-26 2011-01-04 주식회사 하이닉스반도체 적층형 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101919053A (zh) * 2008-05-19 2010-12-15 德州仪器公司 具有经集成法拉第屏蔽的集成电路封装
US20110115060A1 (en) * 2009-11-19 2011-05-19 Advanced Semiconductor Engineering, Inc. Wafer-Level Semiconductor Device Packages with Electromagnetic Interference Shielding
US20110304015A1 (en) * 2010-06-10 2011-12-15 Samsung Electronics Co., Ltd. Semiconductor package
CN102543945A (zh) * 2010-11-24 2012-07-04 宇芯（毛里求斯）控股有限公司 用于单元化层叠半导体器件封装的射频屏蔽

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107172549A (zh) * 2017-06-06 2017-09-15 广东欧珀移动通信有限公司 电声组件及电子设备
US10559513B2 (en) 2017-07-28 2020-02-11 Mediatek Inc. Circuit board and packaged chip
US11296006B2 (en) 2017-07-28 2022-04-05 Mediatek Inc. Circuit board and packaged chip
CN109411441A (zh) * 2017-08-16 2019-03-01 晨星半导体股份有限公司 电路板以及封装后芯片
CN112889353A (zh) * 2018-10-17 2021-06-01 3M创新有限公司 封装印刷电路板组件
CN111326501A (zh) * 2018-12-17 2020-06-23 三星电子株式会社 半导体器件
WO2023060432A1 (zh) * 2021-10-12 2023-04-20 华为技术有限公司 一种封装结构、电路板组件及电子设备

Also Published As

Publication number Publication date
US20150129874A1 (en) 2015-05-14
US9589905B2 (en) 2017-03-07
KR102163707B1 (ko) 2020-10-08
TW201519477A (zh) 2015-05-16
KR20150055987A (ko) 2015-05-22
TWI618269B (zh) 2018-03-11

Similar Documents

Publication Publication Date Title
CN104637924A (zh) 半导体封装体中的电磁干扰屏蔽
US10593617B2 (en) Semiconductor device
US10717141B2 (en) Connection verification technique
US9184140B2 (en) Semiconductor packages having emi shielding layers, methods of fabricating the same, electronic systems including the same, and memory cards including the same
CN102541120B (zh) 半导体器件以及控制其温度的方法
CN106449602B (zh) 具有emi屏蔽部分的半导体封装及其制造方法
US9158081B2 (en) Semiconductor package with an optical signal path, memory card including the same, and electronic system including the same
CN104952840A (zh) 薄的堆叠封装
KR101697603B1 (ko) 반도체 패키지
CN104241212A (zh) 柔性层叠封装体、包括其的电子系统及包括其的存储卡
CN105552041A (zh) 包括散热部的半导体封装
US10985099B2 (en) Semiconductor packages
US8451614B2 (en) Module and electronic device
US9209133B2 (en) Semiconductor apparatus
CN102510657B (zh) 多层电路板及包括其的电子装置
US11700696B2 (en) Buried electrical debug access port
KR20100104911A (ko) 반도체 패키지
US11362043B2 (en) Memory package including a memory chip and a memory controller
Kim et al. A low EMI characteristic of LPDDR5 SDRAM with edge-placed PADs and short re-distribution lines
CN212436209U (zh) 一种电子系统封装模组及柔性印刷电路板
CN100468725C (zh) 抗静电放电的散热模块和其系统
US9646895B2 (en) Semiconductor package and manufacturing method thereof
KR20150061979A (ko) 회로기판 어셈블리

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150520