KR102312630B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조방법을 제공한다. 반도체 패키지의 제조방법은 회로 패턴, 연결 패드, 제1 테스트 패드, 및 제2 테스트 패드를 갖는 반도체칩을 제공하는 것; 상기 제1 및 제2 테스트 패드들에 제1 및 제2 테스트 전압들을 각각 인가하여, 상기 반도체칩의 전기적 특성을 평가하는 것; 및 상기 제2 테스트 패드를 상기 회로 패턴과 전기적으로 단절시키는 것을 포함할 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package an And Method Of Fabricating The Same}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 패드들을 갖는 반도체 패키지 및 그 제조방법에 관한 것이다.
전자산업의 발전에 따라, 반도체 장치가 경량화, 소형화, 고속화 및 고성능화되고 있다. 반도체 장치의 신호 처리 속도가 고속화됨에 따라 하나의 웨이퍼(wafer) 내에 형성된 반도체 칩(Chip)들 간의 전기적 성질 및 특성 차이가 저속의 반도체 칩들에 비해 많이 발생할 수 있다. 따라서, 동일한 웨이퍼 내에 제조된 반도체 칩들이라 할지라도 반도체 칩 별로 전기적 성질 및 특성을 검사할 필요가 있게 되었다.
본 발명이 해결하고자 하는 일 과제는 반도체칩의 부식을 방지시켜, 신뢰성 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지의 제조방법은 회로 패턴, 연결 패드, 및 제1 및 제2 테스트 패드들을 갖는 반도체칩을 제공하되, 상기 연결 패드, 및 상기 제1 및 제2 테스트 패드들은 상기 회로 패턴과 전기적으로 연결된 것; 상기 제1 및 제2 테스트 패드들에 제1 및 제2 테스트 전압들을 각각 인가하여, 상기 반도체칩의 전기적 특성을 평가하는 것; 및 상기 제2 테스트 패드를 상기 회로 패턴과 전기적으로 단절시키는 것을 포함하되, 상기 제2 테스트 전압은 상기 제1 테스트 전압보다 높을 수 있다.
실시예에 따르면, 상기 반도체칩을 상기 기판 상에 실장시키는 것을 더 포함하되, 상기 기판은 상기 연결 패드와 전기적으로 연결되고, 상기 제1 및 제2 테스트 패드들과 전기적으로 단절된 것을 포함할 수 있다.
실시예에 따르면, 상기 반도체칩의 전기적 특성을 평가하는 것은 상기 제2 테스트 전압이 상기 연결 패드의 전압보다 높은 조건에서 수행될 수 있다.
실시예에 따르면, 상기 반도체칩의 전기적 특성을 평가하는 것은 상기 제1 테스트 전압이 상기 연결 패드의 전압보다 낮은 조건에서 수행될 수 있다.
실시예에 따르면, 상기 연결 패드들의 개수는 상기 제1 테스트 패드의 개수 및 제2 테스트 패드들의 개수의 합보다 많을 수 있다.
실시예에 따르면, 상기 제2 테스트 패드를 상기 반도체칩과 전기적으로 단절시키는 것은 퓨즈를 사용하여 상기 제2 테스트 패드를 상기 반도체칩과 물리적으로 단절시키는 것을 포함할 수 있다.
실시예에 따르면, 상기 제2 테스트 패드를 상기 반도체칩과 전기적으로 단절시키는 것은 상기 회로 패턴 및 상기 제2 테스트 패드 사이에 제공된 스위칭 소자에 의해 수행될 수 있다.
실시예에 따르면, 상기 반도체칩을 제공하는 것은: 상기 기판의 일면 상에 도전층을 형성하는 것; 및 상기 도전층을 패터닝하여, 상기 연결 패드, 상기 제1 테스트 패드, 및 상기 제2 테스트 패드를 형성하는 것을 포함할 수 있다.
실시예에 따르면, 상기 제1 테스트 패드를 상기 회로 패턴과 전기적으로 단절시키는 것을 더 포함할 수 있다.
본 발명의 반도체 패키지 제조방법은 연결 패드, 제1 테스트 패드, 및 제2 테스트 패드를 갖는 반도체칩을 제공하는 것; 상기 제1 및 제2 테스트 패드들에 제1 및 제2 테스트 전압들을 각각 인가하여, 상기 반도체칩의 전기적 특성을 평가하는 것; 상기 반도체칩의 전기적 특성이 평가된 후, 상기 제2 테스트 패드를 상기 반도체칩과 전기적으로 단절시키는 것; 및 상기 반도체칩을 상기 기판 상에 실장시키되, 상기 기판은 상기 연결 패드와 전기적으로 연결되고, 상기 제1 및 제2 테스트 패드들과 전기적으로 단절된 것을 포함할 수 있다.
실시예에 따르면, 상기 반도체칩의 전기적 특성은 상기 제2 테스트 전압이 상기 연결 패드의 전압보다 높은 조건에서 평가될 수 있다.
실시예에 따르면, 상기 반도체칩의 전기적 특성은 상기 제1 테스트 전압이 상기 연결 패드의 전압보다 낮은 조건에서 평가되는 반도체 패키지 제조방법.
실시예에 따르면, 상기 제2 테스트 전압은 상기 제1 테스트 전압보다 높을 수 있다.
실시예에 따르면, 상기 반도체칩은: 상기 연결 패드와 전기적으로 연결된 회로 패턴; 상기 회로 패턴 및 상기 제1 테스트 패드 사이에 제공된 제1 스위칭 소자; 및 상기 회로 패턴 및 상기 제2 테스트 패드 사이에 제공된 제2 스위칭 소자를 더 포함하고, 상기 제2 테스트 패드를 상기 반도체칩과 전기적으로 단절시키는 것은 상기 제2 스위칭 소자에 의해 수행될 수 있다.
실시예에 따르면, 상기 반도체칩의 전기적 특성을 평가하기 이전에, 상기 반도체칩의 신뢰성을 평가하는 것을 더 포함하되, 상기 반도체칩의 신뢰성 평가는 상기 제1 및 제2 테스트 패드들이 상기 회로 패턴과 전기적으로 단절된 상태에서 진행될 수 있다.
실시예에 따르면, 상기 반도체칩의 신뢰성을 평가한 후, 상기 반도체칩의 전기적 특성을 평가하기 이전에, 상기 제1 및 제2 스위칭 소자들에 의해 상기 제1 및 제2 테스트 패드들을 상기 회로 패턴에 전기적으로 연결시키는 것을 더 포함할 수 있다.
본 발명의 반도체 패키지는 기판; 상기 기판 상에 실장되며, 회로 패턴을 갖는 반도체칩; 상기 반도체칩 상에 배치되며, 상기 회로 패턴과 전기적으로 연결되는 연결 패드들; 상기 기판 상에서 상기 연결 패드들과 접촉하는 연결부들; 및 상기 반도체칩 상에 배치되며, 상기 연결부들과 단절되는 테스트 패드들을 포함하되, 상기 테스트 패드들은: 상기 회로 패턴과 전기적으로 연결되는 제1 테스트 패드; 및 상기 회로 패턴과 전기적으로 단절되는 제2 테스트 패드를 포함할 수 있다.
실시예에 따르면, 상기 제2 테스트 패드는 상기 회로 패턴과 물리적으로 단절될 수 있다.
실시예에 따르면, 상기 연결 패드들의 총 개수는 상기 테스트 패드들의 총 개수보다 많을 수 있다.
실시예에 따르면, 상기 연결 패드들은 상기 테스트 패드들과 동일한 금속을 포함할 수 있다.
실시예에 따르면, 상기 제2 테스트 패드 및 상기 회로 패턴 사이에 스위칭 소자가 제공될 수 있다.
본 발명에 따르면, 제1 테스트 패드는 회로 패턴과 전기적으로 단절될 수 있다. 제1 테스트 패드가 회로 패턴과 전기적으로 연결되면, 제1 테스트 패드에는 연결 패드들보다 높은 전압이 인가될 수 있다. 반도체 패키지의 동작이 지속되면, 반도체 패키지에 포함된 음이온은 높은 전압이 인가된 곳을 향하여 이동할 수 있다. 본 발명에 따르면, 외부 단자들로부터 입력된 전압은 제1 테스트 패드에 전달되지 않을 수 있다. 반도체 패키지의 동작이 지속되어도, 제1 테스트 패드는 부식되지 않을 수 있다.
연결 패드들에 인가되는 전압들은 제2 테스트 패드에 인가되는 전압보다 높을 수 있다. 연결 패드들의 총 개수는 제1 테스트 패드의 개수 및 제2 테스트 패드의 개수의 합보다 많을 수 있다. 연결 패드들이 복수 개로 제공됨에 따라, 음이온이 연결 패드들 중의 어느 하나에 집중되지 않을 수 있다. 연결 패드들 중 어느 하나를 향하여 이동한 음이온의 양은 상기 연결 패드를 부식시키거나 크렉을 발생시킬 만큼 충분하지 않을 수 있다. 이에 따라, 반도체칩의 신뢰성이 향상될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1a 내지 도 3a, 및 도 6a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 평면도들이다.
도 1b 내지 도 3b, 및 6b는 도 1a 내지 3a, 및 6a의 A-B선을 따라 각각 자른 단면도들이다.
도 2c 내지 도 3c, 및 6c는 도 2b 내지 도 3b, 및 6b의 Y영역을 각각 확대 도시하였다.
도 4a는 일 실시예에 따른 제1 테스트 패드 및 회로 패턴 사이의 회로도이다.
도 4b는 다른 실시예에 따른 제1 테스트 패드 및 회로 패턴의 회로도이다.
도 5a는 일 실시예에 따른 제2 테스트 패드 및 회로 패턴의 회로도이다.
도 5b 및 도 5c는 각각 도 2b 및 도 2c의 Z영역을 확대 도시하였다.
도 7a는 일 예에 따른 반도체 패키지를 도시한 평면도이다.
도 7b는 도 7a의 C-D선을 따라 자른 단면도이다.
도 8a는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 8b는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 8c는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 패키지의 제조방법을 설명한다.
도 1a 내지 도 3a, 및 도 6a는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 평면도들이다. 도 1b 내지 도 3b, 및 6b는 도 1a 내지 3a, 및 6a의 A-B선을 따라 각각 자른 단면도들이다. 도 2c 내지 도 3c, 및 6c는 도 2b 내지 도 3b, 및 6b의 Y영역을 각각 확대 도시하였다.
도 1a 및 도 1b를 참조하면, 회로 패턴(210), 연결 패드들(CP), 제1 테스트 패드(TP1), 및 제2 테스트 패드(TP2)를 포함하는 반도체칩(200)이 제공될 수 있다. 반도체칩(200)은 웨이퍼 레벨 또는 칩 레벨로 제공될 수 있다. 회로 패턴(210)이 반도체칩(200)의 일면(200a)에 인접하여 배치될 수 있다. 회로 패턴(210)은 절연막 내에 제공된 집적 회로들 및 배선들을 포함할 수 있다. 연결 패드들(CP)은 반도체칩(200)의 일면(200a) 상에 배치될 수 있다. 연결 패드들(CP)은 전원 공급용 연결 패드, 졉지용 연결 패드, 및 신호 전달용 연결 패드를 포함할 수 있다. 도 1b에서 점선으로 도시된 바와 같이, 연결 패드들(CP)은 회로 패턴(210)과 전기적으로 연결될 수 있다. 이하, 도 1b, 도 2b, 도 3b, 도 6b, 및 도 6d에서 점선은 전기적 연결을 나타낸다.
제1 및 제2 테스트 패드들(TP1, TP2)은 반도체칩(200)의 일면(200a) 상에서 연결 패드들(CP)과 옆으로 이격배치될 수 있다. 도 1a에 도시된 바와 같이, 제1 테스트 패드(TP1)의 개수 및 제2 테스트 패드(TP2)의 개수의 합은 연결 패드들(CP)의 개수보다 적을 수 있다. 도 1b에 점선으로 도시된 바와 같이, 제1 및 제2 테스트 패드들(TP1, TP2)은 회로 패턴(210)과 전기적으로 연결될 수 있다.
연결 패드들(CP), 제1 테스트 패드(TP1), 및 제2 테스트 패드(TP2)는 동일한 공정에 의하여 형성될 수 있다. 예를 들어, 반도체칩(200)의 일면(200a) 상에 도전층(미도시)이 형성될 수 있다. 상기 도전층이 패터닝되어, 연결 패드들(CP), 제1 테스트 패드(TP1), 및 제2 테스트 패드(TP2)가 형성될 수 있다. 이에 따라, 연결 패드들(CP), 제1 테스트 패드(TP1), 및 제2 테스트 패드(TP2)는 서로 동일한 물질을 포함할 수 있다. 예를 들어, 연결 패드들(CP), 제1 테스트 패드(TP1), 및 제2 테스트 패드(TP2)는 알루미늄과 같은 금속 물질을 포함할 수 있다. 각각의 연결 패드들(CP)의 두께는 제1 테스트 패드(TP1) 및 제2 테스트 패드(TP2)의 두께와 실질적으로 동일할 수 있다. 여기에서, 실질적 동일이란 동일한 도전층의 증착 공정에서 발생할 수 있는 오차범위를 포함한다. 연결 패드들(CP), 제1 테스트 패드(TP1), 및 제2 테스트 패드(TP2)는 서로 동일 또는 유사한 형상을 가질 수 있다. 그러나, 연결 패드들(CP), 제1 테스트 패드(TP1), 및 제2 테스트 패드(TP2)의 형성 공정, 물질, 두께, 및 형상은 이에 제한되지 않고 다양할 수 있다.
도 2a 내지 도 2c를 참조하면, 테스트 장치(300)를 사용하여, 반도체칩(200)의 전기적 특성이 평가될 수 있다. 전기적 특성 평가는 EDS(electrical die sorting) 테스트일 수 있다. 예를 들어, 반도체칩(200)의 전기적 특성 평가 과정에서, 제1 테스트 패드(TP1) 및 제2 테스트 패드(TP2)에 제1 테스트 전압 및 제2 테스트 전압이 각각 인가될 수 있다. 제1 테스트 전압은 제2 테스트 전압보다 높을 수 있다. 제1 및 제2 테스트 전압들은 직류 바이어스 전압일 수 있다. 제1 테스트 전압은 연결 패드들(CP)에 인가되는 전압들보다 클 수 있다. 예를 들어, 제1 테스트 전압은 연결 패드들(CP)에 인가되는 전압들의 최대값보다 클 수 있다. 제2 테스트 전압은 연결 패드들(CP)에 인가되는 전압들보다 작을 수 있다. 테스트 장치(300)는 제1 프로브(310) 및 제2 프로브(320)를 포함할 수 있다. 제1 프로브(310)는 제1 테스트 패드(TP1)와 접촉하여, 제1 테스트 전압을 측정할 수 있다. 제2 프로브(320)는 제2 테스트 패드(TP2)와 접촉하여, 제2 테스트 전압을 측정할 수 있다. 테스트 장치(300)는 측정된 제1 및 제2 테스트 전압들을 분석하여, 반도체칩(200)의 전기적 특성을 평가할 수 있다.
반도체칩(200)의 전기적 특성 평가 이전에, 반도체칩(200)의 신뢰성 평가 시험이 수행될 수 있다. 예를 들어, 반도체칩(200)의 신뢰성 평가 시험은 THB(Temperature Humidity Bias) 시험, 열순환(thermal cycling) 시험, 초가속수명시험(highly accelerated stress test), 고온 저장(high temperature storage, HTB) 시험, 또는 Pre-condtioning 시험을 포함할 수 있다.
도 3a 내지 도 3c를 참조하면, 제1 테스트 패드(TP1)가 반도체칩(200)의 회로 패턴(210)으로부터 전기적으로 단절될 수 있다. 제1 테스트 패드(TP1)의 전기적 단절은 반도체칩(200)의 전기적 특성 평가가 완료된 후 수행될 수 있다. 이 때, 제2 테스트 패드(TP2)는 회로 패턴(210)과 전기적으로 연결될 수 있다. 다른 예로, 제2 테스트 패드(TP2)는 제1 테스트 패드(TP1)와 동일한 방법에 의하여 회로 패턴(210)과 전기적으로 단절될 수 있다.
이하, 반도체 패키지의 제조 과정에서 반도체칩의 전기적 연결에 대하여 보다 상세하게 설명한다. 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a는 일 실시예에 따른 제1 테스트 패드 및 회로 패턴 사이의 회로도이다.
도 4a를 도 2c와 함께 참조하면, 퓨즈(400)가 제1 테스트 패드(TP1) 및 회로 패턴(210) 사이에서 제1 테스트 패드(TP1) 및 회로 패턴(210)과 연결될 수 있다. 예를 들어, 퓨즈(400)는 레이저 퓨즈 또는 전기 퓨즈를 포함할 수 있다. 도 1a 및 도 1b의 반도체칩(200)의 제공하는 단계, 및 도 2a 내지 도 2c에서 설명한 반도체칩(200)의 전기적 특성 평가 과정에서 퓨즈(400)는 제1 테스트 패드(TP1) 및 회로 패턴(210)과 각각 연결될 수 있다. 이에 따라, 제1 테스트 패드(TP1) 회로 패턴(210)과 전기적 및 물리적으로 연결될 수 있다.
도 4a를 도 3c와 함께 참조하면, 반도체칩(200)의 전기적 특성 평가가 완료되면, 퓨즈(400)가 끊어져, 제1 테스트 패드(TP1)가 회로 패턴(210)과 전기적 및 물리적으로 단절될 수 있다. 이 때, 연결 패드들(CP)은 회로 패턴(210)과 전기적으로 연결될 수 있다. 제2 테스트 패드(TP2)는 도 3b와 같이 회로 패턴(210)과 전기적으로 연결될 수 있다. 다른 예로, 제2 테스트 패드(TP2)는 회로 패턴(210)과 전기적으로 단절될 수 있다.
도 4b는 다른 실시예에 따른 제1 테스트 패드 및 회로 패턴의 회로도이다.
도 4b를 도 2c와 함께 참조하면, 예를 들어, 제1 스위칭 소자(410)가 제1 테스트 패드(TP1) 및 회로 패턴(210) 사이에서 제공될 수 있다. 제1 스위칭 소자(410)는 멀티플렉서(MUX)를 포함할 수 있으나, 이에 제한되지 않고 다양한 스위칭 소자들을 포함할 수 있다. 도 1a 및 도 1b의 반도체칩(200) 제공 단계 및 도 2a 내지 도 2c의 반도체칩(200)의 전기적 특성 평가 과정에서 제1 스위칭 소자(410)가 닫혀 있어, 제1 테스트 패드(TP1)는 회로 패턴(210)과 전기적으로 연결된 상태일 수 있다. 이 때, 도 1b 및 도 2b에서 제2 테스트 패드(TP2) 및 회로 패턴(210) 사이에는 스위칭 소자가 제공되지 않을 수 있다. 실시예에 따르면, 제2 테스트 패드(TP2) 및 회로 패턴(210) 사이에 스위칭 소자가 생략됨에 따라, 제2 테스트 패드(TP2) 및 회로 패턴(210) 사이의 회로 패턴(210)은 보다 자유로운 레이아웃을 가질 수 있다.
도 4b를 도 3c와 참조하면, 반도체칩(200)의 전기적 특성 평가가 완료되면, 제1 스위칭 소자(410)가 열릴 수 있다. 이에 따라, 제1 테스트 패드(TP1)는 회로 패턴(210)과 전기적으로 단절될 수 있다. 도 3b에 도시된 바와 같이, 연결 패드들(CP) 및 제2 테스트 패드(TP2)는 회로 패턴(210)과 전기적으로 연결될 수 있다.
다른 실시예에 따른 반도체칩의 전기적 연결에 대하여 설명한다. 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a는 일 실시예에 따른 제2 테스트 패드 및 회로 패턴의 회로도이다. 도 5b 및 도 5c는 반도체 패키지의 제조 과정에서 제2 테스트 패드의 전기적 연결을 도시한 예들로, 각각 도 2b 및 도 2c의 Z영역을 확대 도시하였다. 이하, 도 4b를 함께 참조하여 설명한다.
도 5a 및 도 5b를 참조하면, 제2 스위칭 소자(420)가 제2 테스트 패드(TP2) 및 회로 패턴(210)에 연결될 수 있다. 이 경우, 제2 스위칭 소자(420)는 멀티플렉서(MUX)를 포함할 수 있으나, 이에 제한되지 않는다. 제1 스위칭 소자(410)는 도 4b와 같이 제1 테스트 패드(TP1) 및 회로 패턴(210)에 각각 연결될 수 있다. 도 1a 및 도 1b에서 제1 및 제2 스위칭 소자들(410, 420)이 닫혀있는 상태로 제공될 수 있다. 제1 및 제2 테스트 패드들(TP1, TP2)은 회로 패턴(210)과 전기적으로 연결될 수 있다. 도 2a 내지 도 2c의 반도체칩(200)의 전기적 특성이 평가는 제1 및 제2 스위칭 소자들(410, 420)이 닫혀있는 상태에서 진행될 수 있다.
도 5b를 도 3c와 함께 참조하면, 반도체칩(200)의 전기적 특성 평가 이후, 제1 스위칭 소자(410)가 열릴 수 있다. 이에 따라, 제1 테스트 패드(TP1)는 회로 패턴(210)과 전기적으로 단절될 수 있다. 제2 스위칭 소자(420)는 닫히거나 열려, 제2 테스트 패드(TP2)는 회로 패턴(210)과 전기적으로 연결되거나 단절될 수 있다.
이하, 본 발명의 또 다른 실시예에 따른 반도체칩의 제조 과정에서의 반도체칩의 전기적 연결을 도 4a 및 도 5a를 도 1a 내지 도 3c와 함께 참조하여 설명한다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4b 및 도 5a를 도 5b와 함께 참조하면, 앞서 도 1a 및 도 1b에서 설명한 바와 달리, 반도체칩(200)은 제1 및 제2 테스트 패드들(TP1, TP2)이 회로 패턴(210)과 전기적으로 단절된 상태로 제공될 수 있다. 예를 들어, 제1 및 제2 스위칭 소자들(410, 420)은 열려 있을 수 있다. 반도체칩(200)의 신뢰성 평가 시험(예를 들어, THB(Temperature Humidity Bias) 시험)은 제1 및 제2 테스트 패드들(TP1, TP2)이 회로 패턴(210)과 전기적으로 단절된 상태에서 진행될 수 있다. 이에 따라, 제1 및 제2 테스트 패드들(TP1, TP2)이 반도체칩(200)의 신뢰성 평가 과정에서 손상되지 않을 수 있다. 예를 들어, 제1 및 제2 테스트 패드들(TP1, TP2)은 부식되지 않을 수 있다.
도 4b, 도 5a, 및 도 5c를 도 2b와 함께 참조하면, 제1 테스트 패드(TP1) 및 제2 테스트 패드(TP2)는 회로 패턴(210)과 전기적으로 연결된 상태에서, 반도체칩(200)의 전기적 특성이 평가될 수 있다. 예를 들어, 반도체칩(200)의 전기적 특성 평가 이전에, 제1 스위칭 소자(410) 및 제2 스위칭 소자(420)가 닫힐 수 있다. 반도체칩(200)의 전기적 특성 평가는 도 2b의 예에서 설명한 바와 같이 진행될 수 있다. 예를 들어, 반도체칩(200)의 전기적 특성 평가는 제1 및 제2 테스트 패드들(TP1, TP2)에 인가된 제1 및 제2 테스트 전압들을 측정하여 진행될 수 있다. 이 때, 제1 테스트 패드(TP1)에 인가된 전압은 연결 패드들(CP)에 인가된 전압들보다 높고, 제2 테스트 패드(TP2)에 인가된 전압은 연결 패드들(CP)에 인가된 전압들보다 낮을 수 있다.
도 4b, 도 5a, 및 도 5b를 도 3c와 함께 참조하면, 반도체칩(200)의 전기적 특성 평가 이후, 제1 스위칭 소자(410)가 열릴 수 있다. 이에 따라, 제1 테스트 패드(TP1)는 회로 패턴(210)과 전기적으로 단절될 수 있다. 제2 스위칭 소자(420)는 닫히거나 열려, 제2 테스트 패드(TP2)는 회로 패턴(210)과 전기적으로 연결되거나 단절될 수 있다.
이하, 반도체 패키지의 제조 방법에 대하여 계속하여 설명한다.
도 6a 내지 도 6c를 참조하면, 반도체칩(200)은 플립칩 방식에 의해 기판(100) 상에 실장될 수 있다. 일 예로, 반도체칩(200)의 연결 패드들(CP)이 기판(100)을 향하도록 반도체칩(200)이 기판(100) 상에 배치될 수 있다. 기판(100)은 인쇄회로기판(PCB)일 수 있으나, 이에 제한되지 않는다. 반도체칩(200)은 도 1a 내지 도 3c의 예와 같이 제조된 반도체칩일 수 있다. 다른 예로, 도 3a 및 도 3b에서 설명한 제1 테스트 패드(TP1)의 전기적 단절은 반도체칩(200)이 실장된 이후에 진행될 수 있다. 기판(100) 및 반도체칩(200) 사이에 연결부들(150)이 형성되어, 반도체칩(200)을 기판(100)과 전기적으로 연결시킬 수 있다. 연결부들(150)은 연결 패드들(CP)과 접속하되, 제1 및 제2 테스트 패드들(TP1, TP2)과 접속하지 않을 수 있다. 연결부들(150)은 전원 공급용 연결부, 졉지용 연결부, 및 신호 전달용 연결부를 포함할 수 있다. 연결부들(150)은 금속과 같은 도전성 물질을 포함할 수 있다. 연결부들(150)은 솔더, 범프, 또는 필라의 형상을 가질 수 있다. 기판(100)의 하면에 외부 단자들(101)이 배치될 수 있다. 외부 단자들(101)은 금속과 같은 도전성 물질을 포함할 수 있다. 외부 단자들(101)은 외부 장치(미도시)로부터 입출력 신호 및 전압을 전달받을 수 있다.
도 6b에서 점선으로 도시된 바와 같이, 회로 패턴(210)은 연결 패드들(CP) 및 연결부들(150)을 통하여, 기판(100)의 외부 단자들(101)과 전기적으로 연결될 수 있다. 외부 단자들(101)에 입출력 신호들 또는 전압이 인가되면, 상기 입출력 신호들 또는 전압은 기판(100) 및 연결 패드들(CP)을 통하여 반도체칩(200)의 회로 패턴(210)으로 전달될 수 있다. 제1 테스트 패드(TP1)가 회로 패턴(210)과 단절됨에 따라, 제1 테스트 패드(TP1)는 회로 패턴(210)으로부터 전압을 전달받지 않을 수 있다.
기판(100) 및 반도체칩(200) 사이에 언더필막(510)이 제공되어, 연결부들(150) 사이를 채울 수 있다. 이 경우, 언더필막(510)은 기판(100) 및 제2 테스트 패드(TP2) 사이, 그리고 기판(100) 및 제1 테스트 패드(TP1) 사이에 제공될 수 있다. 언더필막(510)은 절연성 폴리머를 포함할 수 있다. 몰딩막(500)이 기판(100) 상에서 반도체칩(200)을 덮을 수 있다. 몰딩막(500)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 언더필막(510)이 생략되고, 몰딩막(500)은 기판(100) 및 반도체칩(200) 사이로 더 연장될 수 있다. 이에 따라, 반도체 패키지(1)의 제조가 완성될 수 있다.
도 6d는 다른 예에 따라 제조된 반도체 패키지를 도시한 것으로, 도 6a의 A-B에 대응되는 단면도이다.
도 6d를 도 6a와 함께 참조하면, 반도체칩(200)은 와이어 본딩 방식에 의하여 기판(100) 상에 실장될 수 있다. 반도체칩(200)은 도 1a 내지 도 3c에서 설명한 바와 같이 제조된 반도체칩(200)일 수 있다. 예를 들어, 반도체칩(200)의 전기적 특성이 평가된 후, 제1 테스트 패드(TP1)가 회로 패턴(210)과 단절될 수 있다. 제1 테스트 패드(TP1)는 도 4a의 퓨즈(400) 또는 도 4b의 제1 스위칭 소자(410)에 의해 회로 패턴(210)과 전기적으로 단절될 수 있다. 연결 패드들(CP)은 회로 패턴(210)과 전기적으로 연결될 수 있다. 제2 테스트 패드(TP2)는 도 3a 및 도 3b에서 설명한 바와 같이 회로 패턴(210)과 전기적으로 연결될 수 있다. 다른 예로, 제2 테스트 패드(TP2)는 도 5a의 제2 스위칭 소자(420)에 의해 회로 패턴(210)과 전기적으로 단절될 수 있다.
연결 패드들(CP), 제1 테스트 패드(TP1), 및 제2 테스트 패드(TP2)는 반도체칩(200)의 일면(200a) 상에 배치될 수 있다. 상기 일면(200a)는 반도체칩(200)의 상면에 해당할 수 있다. 연결부들(151)이 기판(100) 상에 형성되어, 연결 패드들(CP)을 기판(100)과 전기적으로 연결될 수 있다. 연결부들(151)은 본딩 와이어들일 수 있다. 연결부들(151)는 제1 테스트 패드(TP1) 및 제2 테스트 패드(TP2)와 접속하지 않을 수 있다. 기판(100) 및 반도체칩(200) 사이에는 접착층(110)이 더 개재될 수 있다. 몰딩막(500)이 기판(100) 상에 형성되어, 반도체칩(200)을 덮을 수 있다. 이에 따라, 반도체 패키지(2)의 제조가 완성될 수 있다.
본 발명의 실시예에 따라 제조된 반도체 패키지의 동작을 설명한다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a 내지 도 6d를 다시 참조하면, 외부 단자들(101)에 전압이 인가되어, 반도체칩(200) 및 반도체 패키지들(1, 2)이 동작할 수 있다. 이 때, 인가되는 전압은 직류 바이어스 전압일 수 있다. 외부 단자들(101)에 인가된 전압은 연결부들(150)을 통하여 반도체칩(200)으로 전달될 수 있다. 예를 들어, 전압이 연결 패드들(CP) 및 회로 패턴(210)에 인가될 수 있다.
도 7a는 일 예에 따른 반도체 패키지를 도시한 평면도이다. 도 7b는 도 7a의 C-D선을 따라 자른 단면도이다.
도 7a 및 도 7b를 도 6b와 함께 참조하면, 기판(100)의 외부 단자들(101)에 인가된 전압은 연결부들(150)을 통하여 반도체칩(200)으로 전달될 수 있다. 예를 들어, 전압이 연결 패드들(CP) 및 회로 패턴(210)에 인가될 수 있다. 제1 테스트 패드(TP1)가 회로 패턴(210)과 전기적으로 연결된 경우, 반도체칩(200)에 인가된 전압은 회로 패턴(210)을 통하여 제1 테스트 패드(TP1)로 전달될 수 있다. 연결 패드들(CP), 제1 테스트 패드(TP1), 및 제2 테스트 패드(TP2)에 인가되는 전압들은 서로 다를 수 있다. 연결 패드들(CP)에 인가되는 전압들은 각각 서로 다를 수 있다. 반도체 패키지의 동작 시, 패드들(CP, TP1, TP2)에 인가되는 전압들은 앞서 도 2a 내지 도 2c에서 설명한 반도체칩(200)의 전기적 특성 평가 공정에서 각각의 패드들(CP, TP1, TP2)에 인가되는 전압과 대응될 수 있다. 예를 들어, 제1 테스트 패드(TP1)에 인가된 전압은 연결 패드들(CP)에 인가된 전압들보다 클 수 있다. 보다 상세하게, 제1 테스트 패드(TP1)에 인가된 전압은 연결 패드들(CP)에 인가된 전압들의 최대값보다 클 수 있다. 기판(100), 언더필막(510), 및 몰딩막(500) 중에서 적어도 하나는 염소 이온과 같은 음이온을 포함할 수 있다. 반도체 패키지의 동작이 지속되면, 기판(100), 언더필막(510), 또는 몰딩막(500) 등에 포함된 음이온이 활성화되어 이동 가능할 수 있다. 음이온은 높은 전압이 인가된 곳을 향하여 이동할 수 있다. 제1 테스트 패드(TP1)에 인가된 전압이 연결 패드들(CP)에 인가된 전압들보다 큼에 따라, 기판(100), 언더필막(510), 또는 몰딩막(500)에 포함된 상기 음이온이 제1 테스트 패드(TP1)를 향하여 이동할 수 있다. 제1 테스트 패드(TP1)에 포함된 금속(예를 들어, 알루미늄)은 음이온(예를 들어, 염소 이온)과 반응하여, 제1 테스트 패드(TP1)가 부식될 수 있다. 제1 테스트 패드(TP1)의 부식에 의해, 제1 테스트 패드(TP1)의 부피가 변화할 수 있다. 이에 따라, 제1 테스트 패드(TP1)로부터 크렉(C)이 형성될 수 있다. 크렉(C)은 제1 테스트 패드(TP1)에 인접하여 발생할 수 있다. 크렉(C)은 제1 테스트 패드(TP1)에 인접한 회로 패턴(210) 또는 연결 패드들(CP)을 손상시킬 수 있다.
도 6a 내지 6c를 다시 참조하면, 제1 테스트 패드(TP1)는 회로 패턴(210)과 전기적으로 단절될 수 있다. 이에 따라, 외부 단자들(101)로부터 입력된 전압은 연결 패드들(CP) 및 회로 패턴(210)에 전달되나, 제1 테스트 패드(TP1)에 전달되지 않을 수 있다. 이에 따라, 반도체 패키지(1)의 동작이 지속되어도, 음이온이 제1 테스트 패드(TP1)를 향하여 이동하지 않을 수 있다. 실시예에 따르면, 반도체 패키지(1) 동작이 지속되어도 제1 테스트 패드(TP1)는 부식되지 않을 수 있다.
일 예로, 제2 테스트 패드(TP2)는 회로 패턴(210)과 전기적으로 단절될 수 있다. 반도체 패키지(1)의 동작 과정에서, 제2 테스트 패드(TP2)에 전압이 인가되지 않아, 제2 테스트 패드(TP2)는 부식되지 않을 수 있다.
다른 예로, 제2 테스트 패드(TP2)는 회로 패턴(210)과 전기적으로 연결되어, 반도체 패키지(1)의 동작 과정에서 제2 테스트 패드(TP2)에 전압이 인가될 수 있다. 제2 테스트 패드(TP2)에 전달되는 전압은 연결 패드들(CP)에 인가되는 전압보다 낮을 수 있다. 제2 테스트 패드(TP2)에 전압이 인가되더라도, 음이온은 제2 테스트 패드(TP2)에 집중되지 않을 수 있다. 반도체 패키지(1)의 동작이 지속되어도, 제2 테스트 패드(TP2)는 음이온에 의해 부식되지 않을 수 있다.
연결 패드들(CP)에 인가되는 전압들이 제2 테스트 패드(TP2)에 인가되는 전압보다 높을 수 있다. 연결 패드들(CP)의 총 개수는 제1 테스트 패드(TP1)의 개수 및 제2 테스트 패드(TP2)의 개수의 합보다 많을 수 있다. 연결 패드들(CP)이 다수 제공됨에 따라, 음이온이 연결 패드들(CP) 중의 어느 하나에 집중되지 않을 수 있다. 예를 들어, 음이온은 각각의 연결 패드들(CP)을 향하여, 분산되어 이동할 수 있다. 연결 패드들(CP) 중 어느 하나를 향하여 이동한 음이온의 양은 상기 연결 패드를 부식시키거나 크렉(C)을 발생시킬 만큼 충분하지 않을 수 있다. 실시예에 따르면, 제1 테스트 패드(TP1)가 회로 패턴(210)과 전기적으로 단절됨에 따라, 연결 패드들(CP), 제1 테스트 패드(TP1), 및 제2 테스트 패드(TP2)가 부식되지 않을 수 있다. 따라서, 반도체칩(200)의 신뢰성이 향상될 수 있다.
<응용예>
도 8a는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 8b는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다. 도 8c는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
도 8a를 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 반도체 소자들(1220, 1230)은 본 발명의 실시예들에 따른 반도체 패키지들(1, 2) 중 적어도 어느 하나를 포함할 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
도 8b를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 패키지들(1, 2) 중 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Xpplication Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 8c를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 소자(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 소자(1410)는 본 발명의 실시예들에 따른 반도체 패키지들(1, 2) 중 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 비휘발성 기억 소자(1410)를 제어할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 회로 패턴, 연결 패드, 및 제1 및 제2 테스트 패드들을 갖는 반도체칩을 제공하되, 상기 연결 패드, 및 상기 제1 및 제2 테스트 패드들은 상기 회로 패턴과 전기적으로 연결된 것;
    상기 제1 및 제2 테스트 패드들에 제1 및 제2 테스트 전압들을 각각 인가하여, 상기 반도체칩의 전기적 특성을 평가하는 것; 및
    상기 제1 테스트 패드를 상기 회로 패턴과 전기적으로 단절시키되, 상기 제2 테스트 패드 및 상기 회로 패턴 사이의 전기적 연결을 유지시키는 것을 포함하되,
    상기 제1 테스트 전압은 상기 제2 테스트 전압보다 높고,
    상기 반도체칩의 전기적 특성을 평가하는 것은:
    상기 제1 테스트 전압이 상기 연결 패드의 전압보다 높고, 상기 제2 테스트 전압이 상기 연결 패드의 전압보다 낮은 조건에서 수행되고,
    상기 반도체칩의 전기적 특성을 평가하는 동안 상기 연결 패드에 프로브들이 접촉하지 않고,
    상기 연결 패드의 개수는 상기 제1 테스트 패드의 개수 및 상기 제2 테스트 패드들의 개수의 합보다 많은 반도체 패키지 제조 방법.
  2. 제1 항에 있어서,
    상기 반도체칩을 기판 상에 실장시키는 것을 더 포함하되,
    상기 기판은 상기 연결 패드와 전기적으로 연결되고, 상기 제1 및 제2 테스트 패드들과 전기적으로 단절된 것을 포함하는 반도체 패키지 제조방법.
  3. 제1 항에 있어서,
    상기 반도체칩의 전기적 특성을 평가한 이후, 상기 제1 테스트 패드를 상기 회로 패턴과 전기적으로 단절시키는 것이 수행되나, 상기 제2 테스트 패턴 및 상기 회로 패턴 사이의 전기적 연결은 유지되는 반도체 패키지 제조방법.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서,
    상기 제1 테스트 패드를 상기 반도체칩과 전기적으로 단절시키는 것은:
    퓨즈를 사용하여 상기 제1 테스트 패드를 상기 반도체칩과 물리적으로 단절시키는 것을 포함하는 반도체 패키지 제조방법.
  7. 제1 항에 있어서,
    상기 제1 테스트 패드를 상기 반도체칩과 전기적으로 단절시키는 것은:
    상기 회로 패턴 및 상기 제1 테스트 패드 사이에 제공된 스위칭 소자에 의해 수행되는 반도체 패키지 제조방법.
  8. 회로 패턴, 연결 패드, 제1 테스트 패드, 제2 테스트 패드, 제1 스위칭 소자, 및 제2 스위칭 소자를 갖는 반도체칩을 제공하는 것, 상기 제1 스위칭 소자는 상기 회로 패턴 및 상기 제1 테스트 패드 사이에 제공되고, 상기 제2 스위칭 소자는 상기 회로 패턴 및 상기 제2 테스트 패드 사이에 제공되고, 상기 제1 및 제2 테스트 패드들은 상기 회로 패턴과 전기적으로 연결된 것;
    상기 제1 테스트 패드 및 상기 제2 테스트 패드들이 상기 회로 패턴과 전기적으로 단절된 상태에서 상기 반도체칩의 신뢰성을 평가하는 것;
    상기 반도체칩의 신뢰성을 평가한 후, 상기 제1 및 제2 테스트 패드들에 제1 및 제2 테스트 전압들을 각각 인가하여, 상기 반도체칩의 전기적 특성을 평가하는 것;
    상기 반도체칩의 전기적 특성이 평가된 후, 상기 제1 스위칭 소자를 사용하여 상기 제1 테스트 패드를 상기 반도체칩과 전기적으로 단절시키는 것; 및
    상기 반도체칩을 기판 상에 실장시키되, 상기 기판은 상기 연결 패드와 전기적으로 연결되고, 상기 제1 및 제2 테스트 패드들과 전기적으로 단절된 것을 포함하는 반도체 패키지 제조방법.
  9. 제8 항에 있어서,
    상기 반도체칩의 전기적 특성은 상기 제2 테스트 전압이 상기 연결 패드의 전압보다 높은 조건에서 평가되는 반도체 패키지 제조방법.
  10. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3137914A1 (de) 1981-09-23 1983-04-07 Siemens AG, 1000 Berlin und 8000 München Anordnung zur kompensation von korrosionseffekten inintegrierten halbleiterschaltkreisen
KR100539219B1 (ko) 1999-05-19 2005-12-27 삼성전자주식회사 기존 패드들을 이용하여 내부 소자의 특성을 측정하는 집적 회로 장치
KR20020021722A (ko) 2000-09-16 2002-03-22 윤종용 패키지된 반도체 집적 회로가 테스트 모드로 진입하는것을 금지하는 테스트 모드 진입 금지 회로
KR100395880B1 (ko) * 2001-09-11 2003-08-25 삼성전자주식회사 테스트 소자 그룹 구조
KR100466984B1 (ko) * 2002-05-15 2005-01-24 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법
JP4054861B2 (ja) 2002-08-08 2008-03-05 三菱電機株式会社 表示装置および表示装置の製造方法
JP2005136246A (ja) 2003-10-31 2005-05-26 Renesas Technology Corp 半導体集積回路装置の製造方法
US7183791B2 (en) * 2004-10-11 2007-02-27 Lsi Logic Corporation Reliability circuit for applying an AC stress signal or DC measurement to a transistor device
KR100606902B1 (ko) 2004-12-24 2006-08-01 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조 방법
KR20070116168A (ko) 2005-03-30 2007-12-06 엔엑스피 비 브이 집적 회로, 이 집적 회로에 결합된 장치, 집적 회로 동작방법, 집적 회로 제조 방법 및 제어 데이터 전송 방법
US7547964B2 (en) * 2005-04-25 2009-06-16 International Rectifier Corporation Device packages having a III-nitride based power semiconductor device
CN101238566B (zh) * 2005-08-18 2012-05-09 爱德万测试株式会社 器件识别方法、器件制造方法以及电子器件
JP2008298630A (ja) 2007-05-31 2008-12-11 Samsung Electronics Co Ltd 半導体集積回路
JP5314684B2 (ja) 2008-06-02 2013-10-16 株式会社アドバンテスト 試験用ウエハ、および、試験システム
US8648341B2 (en) 2012-02-23 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for testing pads on wafers
US8853867B2 (en) 2012-10-15 2014-10-07 Freescale Semiconductor, Inc. Encapsulant for a semiconductor device

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