JP4038228B2 - デバイス識別方法、および、デバイス製造方法 - Google Patents

デバイス識別方法、および、デバイス製造方法 Download PDF

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Description

本発明は、半導体回路等の電子デバイス、電子デバイスを識別するデバイス識別方法、及び電子デバイスを製造するデバイス製造方法に関する。特に、本発明は、ＴＥＧ（Test Element Group）等のテスト用回路が設けられた電子デバイス、並びに当該電子デバイスに関するデバイス識別方法及びデバイス製造方法に関する。
従来、半導体回路等の電子デバイスを製造する場合、一つのウェハに複数の電子デバイスを形成し、当該ウェハを電子デバイス毎に切断している。このため、ウェハを切断した後は、それぞれの電子デバイスがいずれのウェハのいずれの位置で形成されたか等を識別することが困難となる。このため、電子デバイスに不良、故障等が生じた場合に、その原因を解析することが困難である。
これに対し、電子デバイスに識別情報を付加する技術が知られている。例えば、それぞれの電子デバイスの表面に光学的な識別子を付与する方法、識別情報をそれぞれの電子デバイスに電気的に記憶させる方法等が知られている。
関連する特許文献等は、現在認識していないため、その記載を省略する。
しかし、従来の識別方法は、電子デバイスに通常設けられる回路の他に、当該識別情報を保持する手段を更に設ける必要がある。このため、電子デバイスの面積効率、製造効率等が悪化してしまう。
このため本発明は、上述した課題を解決することのできる電子デバイス識別方法、電子デバイス製造方法、及び電子デバイスを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために本発明の第１の形態においては、電子デバイスの実動作時に動作する実動作回路と、複数のテスト用素子が設けられ、電子デバイスの試験時に動作するテスト用回路とを備える電子デバイスを識別するデバイス識別方法であって、複数のテスト用素子の電気的特性を測定する特性測定段階と、それぞれのテスト用素子の電気的特性を、電子デバイスの識別情報として格納する識別情報格納段階と、所望の電子デバイスを識別するべく、当該電子デバイスに含まれる複数のテスト用素子の電気的特性を測定し、当該電子デバイスの識別情報を取得する識別情報取得段階と、識別情報取得段階が取得した識別情報と、識別情報格納段階が格納した識別情報とを比較し、識別情報が一致した場合に同一の電子デバイスと判定するマッチング段階とを備えるデバイス識別方法を提供する。
特性測定段階は、複数の電子デバイスが同一のウェハに形成されている状態で、テスト用素子の電気的特性を測定し、識別情報取得段階は、ウェハが切断され、それぞれの電子デバイスが分離した状態で、テスト用素子の電気的特性を測定してよい。
識別情報格納段階において、それぞれのテスト用素子の電気的特性が、予め定められた第１の基準値より大きいか否かを示す情報を、識別情報として格納し、識別情報取得段階において、それぞれのテスト用素子の電気的特性が、第１の基準値とは異なる第２の基準値より大きいか否かを示す情報を、識別情報として取得してよい。
デバイス識別方法は、マッチング段階において識別情報が一致した場合に、特性測定段階において測定した電気的特性と、識別情報取得段階において測定した電気的特性との差分に基づいて、電子デバイスの劣化を評価する評価段階を更に備えてよい。
本発明の第２の形態においては、電子デバイスの実動作時に動作する実動作回路と、複数のテスト用素子が設けられ、電子デバイスの試験時に動作するテスト用回路とを備える電子デバイスを製造するデバイス製造方法であって、ウェハに、それぞれの電子デバイスの実動作回路を形成する実回路形成段階と、ウェハを電子デバイス毎に切断するときの切断ライン上に、第１のテスト用回路を形成する第１のテスト用回路形成段階と、ウェハの切断ラインと異なる領域に、第２のテスト用回路を形成する第２のテスト用回路形成段階と、それぞれのテスト用回路に含まれるテスト用素子の電気的特性を測定する特性測定段階と、特性測定段階において測定した電気的特性のうち、第２のテスト用回路に含まれるテスト用素子の電気的特性を、対応する電子デバイスの識別情報として格納する識別情報格納段階と、ウェハを、電子デバイス毎に切断する切断段階とを備えるデバイス製造方法を提供する。
識別情報格納段階は、それぞれの電子デバイスの識別情報を、当該電子デバイスのウェハ上の位置と対応づけて格納してよい。
本発明の第３の形態においては、電子デバイスの実動作時に動作する実動作回路と、電子デバイスの試験時に動作する第２のテスト用回路と、第２のテスト用回路と略同一の回路構成を有し、実動作回路の実動作環境に応じた負荷が与えられる第３のテスト用回路と、電子デバイスの実動作時に、第２のテスト用回路に電源電圧が印加されない状態を維持して、第３のテスト用回路に実動作回路と略同一の電源電圧を印加し、電子デバイスの識別時に、第２のテスト用回路に電源電圧を印加する電源部とを備える電子デバイスを提供する。
電源部は、実動作回路及び第３のテスト用回路に、略同一の電源電圧を印加してよい。第３のテスト用回路と、第２のテスト用回路とは、略同一の回路構成を有してよい。
第２のテスト用回路は、電気的に並列に設けられた複数のテスト用素子と、電子デバイスの試験時において、それぞれのテスト用素子を順次オン状態に制御する選択部と、選択部が順次オン状態に制御したテスト用素子のそれぞれの端子電圧を、電子デバイスの識別情報として出力する識別情報出力部とを有してよい。
第３のテスト用回路は、電気的に並列に設けられた複数のテスト用素子と、電子デバイスの試験時において、それぞれのテスト用素子を順次オン状態に制御する選択部と、選択部が順次オン状態に制御したテスト用素子の端子電圧を順次出力する特性出力部と、電子デバイスの実動作時において、複数のテスト用素子をオン状態に維持する状態維持部とを有してよい。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
本発明によれば、電子デバイスを識別する情報を取得することができる。また、電子デバイスの特性評価用に設けられるテスト用素子の電気的特性を、識別情報として格納するので、電子デバイスに識別情報を付与する専用の構成を設けなくともよく、電子デバイスの面積効率、製造効率等を向上させることができる。
本発明の実施形態に係る測定装置１００の構成を示す図である。 ウェハ５００に形成される電子デバイス５１０の一例を示す図である。 テスト用回路３００の構成の一例を示す図である。 それぞれのテスト用素子３１４の閾値電圧を測定し、電子デバイス５１０の識別情報を生成するデバイス識別方法の一例を示すフローチャートである。 識別情報格納部２０が格納する電子デバイス５１０の識別情報の一例を示す図である。 それぞれの電子デバイス５１０の劣化を評価する評価方法の一例を示すフローチャートである。 特性測定部１６が識別情報を生成する方法の一例を示す図である。図７（ａ）は、複数の電子デバイス５１０が同一のウェハ５００に形成されている状態で識別情報を生成する場合を示し、図７（ｂ）は、ウェハ５００が切断され、それぞれの電子デバイス５１０が分離した状態で識別情報を生成する場合を示す。 それぞれのテスト用素子３１４の電流電圧特性を測定し、電子デバイス５１０の識別情報を生成するデバイス識別方法の一例を示すフローチャートである。 それぞれのテスト用素子３１４のＰＮ接合リーク電流を測定し、電子デバイス５１０の識別情報を生成するデバイス識別方法の一例を示すフローチャートである。 テスト用回路３００に含まれるそれぞれのセル３１０の構成の他の例を示す図である。 それぞれのテスト用素子３７２のゲートリーク電流を測定し、電子デバイス５１０の識別情報を生成するデバイス識別方法の一例を示すフローチャートである。 セル３１０の構成の他の例を示す図である。 電子デバイス５１０を製造するデバイス製造方法を説明する図である。 電子デバイス５１０の構成の他の例を示す図である。
符号の説明
１０・・・テストヘッド、１２・・・ＡＤＣ、１４・・・制御部、１６・・・特性測定部、２０・・・識別情報格納部、２２・・・一致検出部、１００・・・測定装置、３００・・・テスト用回路、３０２・・・列方向選択部、３０４・・・行方向選択部、３０６・・・列方向選択トランジスタ、３１０・・・セル、３１２・・・スイッチ用トランジスタ、３１４・・・テスト用素子、３１６・・・行方向選択トランジスタ、３１８・・・電流源、３２０・・・出力部、３７１・・・ゲート電圧制御部、３７２・・・テスト用素子、３７４・・・第１のスイッチ、３７６・・・第２のスイッチ、３７８、３８０・・・リセット用トランジスタ、３８２・・・電圧印加部、３８４・・・ＮＭＯＳトランジスタ、３８６・・・ＰＭＯＳトランジスタ、３８８・・・積分容量、３９０・・・出力用トランジスタ、３９２・・・列方向選択トランジスタ、３９４・・・ストレス印加部、３９５・・・トランジスタ、３９６・・・列方向選択トランジスタ、３９７・・・トランジスタ、５００・・・ウェハ、５１０・・・電子デバイス、５２０・・・実動作回路、５３０・・・電源部
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の実施形態に係る測定装置１００の構成を示す図である。測定装置１００は、複数の電子デバイスが形成されるウェハ５００の電気的特性を測定する装置であって、テストヘッド１０、ＡＤＣ１２、制御部１４、特性測定部１６、表示装置１８、識別情報格納部２０、及び一致検出部２２を備える。
テストヘッド１０は、ウェハ５００に設けられる複数の電子デバイスと電気的に接続され、当該電子デバイスに形成されるテスト用回路と信号の授受を行う。制御部１４は、テストヘッド１０を介して、それぞれの電子デバイスのテスト用回路を制御する。ＡＤＣ１２は、テストヘッド１０を介して、それぞれのテスト用回路が出力する信号を、デジタルデータに変換する。
特性測定部１６は、ＡＤＣ１２が出力するデジタルデータに基づいて、それぞれのテスト用回路の電気的特性を測定する。例えば、特性測定部１６は、当該テスト用回路に含まれる複数のテスト用素子の電気的特性を測定する。当該テスト用素子は、例えばトランジスタであって、特性測定部１６は、それぞれのテスト用素子の閾値電圧、電流電圧特性、リーク電流等を測定する。
特性測定部１６が測定した当該電気的特性に基づいて、それぞれの電子デバイスの良否を判定することができる。例えば、それぞれの電子デバイス毎に、電子デバイスに含まれるテスト用素子の電気的特性のバラツキに基づいて、電子デバイスの良否を判定することができる。
表示装置１８は、各テスト用素子の電気的特性を表示する。例えば、表示装置１８は、各テスト用素子の閾値電圧の電圧値に応じた特性情報を、表示装置１８の表示面において各テスト用素子に対応する座標に表示する。
識別情報格納部２０は、それぞれの電子デバイス毎に、電子デバイスに含まれるテスト用素子の電気的特性を、当該電子デバイスの識別情報として格納する。例えば、識別情報格納部２０は、それぞれのテスト用素子の電気的特性の値を、予め定められた基準値と比較し、比較結果を識別情報として格納する。ここで、識別情報格納部２０は、それぞれの電子デバイスの識別情報を、ウェハ５００のロット番号、ウェハ５００の識別番号（ウェハ５００のシリアル番号等）、ウェハ５００における当該電子デバイスの位置、特性測定部１６が測定した電気的特性の値等と対応付けて格納してよい。また、識別情報を格納する場合、特性測定部１６は、複数の電子デバイスが同一のウェハ５００に形成されている状態で、テスト用素子の電気的特性を測定することが好ましい。
このような構成により、電子デバイスを識別する情報を取得することができる。また、電子デバイスの特性評価用に設けられるテスト用素子の電気的特性を、識別情報として格納するので、電子デバイスに識別情報を付与する専用の構成を設けなくともよく、電子デバイスの面積効率、製造効率等を向上させることができる。
また、測定装置１００は、電子デバイスの識別情報と、電子デバイスのロット番号、ウェハ５００上の位置等の製造履歴とを対応付けて格納する。測定装置１００は、電子デバイスの製造工程のうち、複数のタイミングで電子デバイスに含まれるテスト用回路の電気的特性を測定してよい。そして、当該電気的特性を、当該電子デバイスの識別情報と対応づけて格納してよい。このような構成により、電子デバイスに不良、故障等が生じた場合に、当該電子デバイスの識別情報を検出し、予め格納した識別情報と比較することにより、不良等が生じた電子デバイスの製造履歴を調査することができる。このため、不良等の解析を詳細に行うことができる。
例えば、ウェハ５００を切断することによりデバイス毎に分離された後に、電子デバイスに不良、故障等が生じた場合、測定装置１００は、当該電子デバイスのテスト用回路の電気的特性を測定する。この場合の測定装置１００の動作は、分離前のデバイスを測定する場合の動作と同様である。例えば、特性測定部１６は、当該電子デバイスのテスト用回路に含まれる複数のテスト用素子の電気的特性を測定する。そして、特性測定部１６は、当該電気的特性に基づいて、当該電子デバイスの識別情報を取得する。
一致検出部２２は、特性測定部１６が取得した識別情報を、識別情報格納部２０が予め格納している識別情報と比較し、いずれかの識別情報と一致するか否かを検出する。一致検出部２２は、識別情報が一致した場合に、同一の電子デバイスと判定する。このような構成により、ウェハ５００を切断し、デバイス毎に分離した後であっても、電子デバイスがいずれの電子デバイスであるかを識別することができ、当該電子デバイスの製造履歴を調査することができる。
例えば、電子デバイスが市場に出荷され使用された後に故障等が生じた場合、電子デバイスの供給者は、当該電子デバイスを回収し、故障解析を行う。この場合、当該電子デバイスがどのような履歴で製造されたかを調査する必要がある。本例における測定装置１００によれば、電子デバイスの識別情報に基づいて、当該電子デバイスの製造履歴を容易に調査することができる。また、テスト用回路は、電子デバイスの実動作時には動作しないので、テスト用回路の含まれるテスト用素子の電気的特性の変動は小さい。このため、電子デバイスを精度よく識別することができる。
図２は、ウェハ５００に形成される電子デバイス５１０の一例を示す図である。図２に示すように、ウェハ５００には複数の電子デバイス５１０が形成される。電子デバイス５１０は、例えば半導体回路を含むデバイスである。
電子デバイス５１０は、電子デバイス５１０の実動作時に動作する実動作回路５２０と、電子デバイス５１０の試験時に動作するテスト用回路３００とを備える。電子デバイス５１０の試験時とは、電子デバイス５１０の識別情報を取得する場合を含む。テスト用回路３００は、複数のテスト用素子が設けられる。例えば、テスト用回路３００は、複数のテスト用素子として、複数のトランジスタを有してよい。
図３は、テスト用回路３００の構成の一例を示す図である。テスト用回路３００は、列方向選択部３０２、行方向選択部３０４、複数の列方向選択トランジスタ（３０６−１、３０６−２、以下３０６と総称する）、複数の電流源（３１８−１、３１８−２、以下３１８と総称する）、出力部３２０、及び複数のセル（３１０−１〜３１０−４、以下３１０と総称する）を有する。列方向選択トランジスタ３０６及び電流源３１８は、行方向に沿って設けられるセル３１０群毎に設けられる。
複数のセル３１０は、ウェハ５００の面内において行列のマトリックスをなす行方向及び列方向に沿って、それぞれが並列に設けられる。本例においては、行方向及び列方向に２つずつのセル３１０を設けた回路を示すが、行方向及び列方向に更に多数のセル３１０を設けることができる。例えば、テスト用回路３００は、行方向に１２８列、列方向に５１２行のセル３１０を有する。
各セル３１０は、テスト用素子３１４、スイッチ用トランジスタ３１２、及び行方向選択トランジスタ３１６を有する。各セル３１０のトランジスタは、電子デバイス５１０の実動作回路５２０が有する実動作トランジスタと同一のプロセスにより形成されるＭＯＳトランジスタであってよい。
各セル３１０のテスト用素子３１４は、互いに電気的に並列に設けられる。それぞれのテスト用素子３１４のドレイン端子には、予め定められた電圧ＶＤＤが与えられる。テスト用素子３１４のウェル電圧を与える端子は図示していないが、ウェル電圧端子は接地電位に接続してよく、またウェル電圧をトランジスタ毎に独立に制御できるようにして、テスト用素子３１４のウェル電圧端子とソース端子とを接続してもよい。また、テスト用素子３１４は、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのいずれであってもよい。図４に示す電圧ＶＤＤ、電圧ＶＧ、電圧φｊ、電圧ＶＲＥＦは、図１に示した制御部１４がテスト用回路３００に供給してよい。
各セル３１０のスイッチ用トランジスタ３１２は、各セルのテスト用素子３１４と対応して設けられ、予め定められたゲート電圧を、それぞれ対応するテスト用素子３１４のゲート端子に印加する。本例において、スイッチ用トランジスタ３１２のドレイン端子には予め定められた電圧ＶＧが与えられ、ゲート端子にはスイッチ用トランジスタ３１２の動作を制御する電圧φｊが与えられ、ソース端子はテスト用素子３１４のゲート端子に接続される。つまり、スイッチ用トランジスタ３１２は、電圧φｊによってオン状態に制御された場合、電圧ＶＧと略等しい電圧をテスト用素子３１４のゲート端子に印加し、オフ状態に制御された場合、初期電圧が略ＶＧの浮遊状態の電圧をテスト用素子３１４のゲート端子に印加する。
図３では、電圧φｊを全セル３１０一括に印加する例を示したが、他の例においては、ＰＮ接合リーク電流測定時のリーク時間を全セル同一にするために、電圧φｊを行方向選択部３０４から、行方向に並ぶセル３１０毎にパルス信号として順次印加してもよい。
各セル３１０の行方向選択トランジスタ３１６は、各セルのテスト用素子と対応して設けられる。本例においてそれぞれの行方向選択トランジスタ３１６のドレイン端子は、テスト用素子３１４のソース端子に接続される。また、行方向選択トランジスタ３１６のソース端子は、対応する列方向選択トランジスタ３０６のソース端子に接続される。つまり、それぞれの列方向選択トランジスタ３０６のソース端子は、対応する複数の行方向選択トランジスタ３１６のソース端子と接続される。
行方向選択部３０４は、行方向に沿って設けられる複数のセル３１０群（本例においては、セル群（３１０−１、３１０−２）及びセル群（３１０−３、３１０−４））を順次選択する。また、列方向選択部３０２は、列方向に沿って設けられる複数のセル３１０群（本例においては、セル群（３１０−１、３１０−３）及びセル群（３１０−２、３１０−４））を順次選択する。このような構成により、行方向選択部３０４及び列方向選択部３０２は、各セル３１０を順次選択する。
本例において、行方向選択部３０４は、制御部１４から与えられる選択信号に応じた行方向の位置毎に、各行方向のセル群に設けられた行方向選択トランジスタ３１６を順次オン状態に制御する。また、列方向選択部３０２は、制御部１４から与えられる選択信号に応じた列方向の位置毎に、各列方向のセル群に対応して設けられた列方向選択トランジスタ３０６を順次オン状態に制御する。制御部１４は、各セル３１０を順次選択する選択信号を、行方向選択部３０４及び列方向選択部３０２に供給する。また、列方向選択部３０２及び行方向選択部３０４は、与えられる選択信号を、選択すべきセル３１０の位置を示す位置信号に変換するデコーダ、シフトレジスタ等の回路であってよい。ここで、位置信号とは、選択信号に応じて選択すべきセル３１０に対応する列方向選択トランジスタ３０６及び行方向選択トランジスタ３１６をオン状態に制御する信号である。
このような構成により、各セル３１０に設けられたテスト用素子３１４を順次選択する。そして、順次選択されたテスト用素子３１４のソース電圧が出力部３２０に順次与えられる。出力部３２０は、与えられるソース電圧をテストヘッド１０に順次出力する。出力部３２０は、例えばボルテージフォロワバッファである。測定装置１００は、それぞれのテスト用素子３１４のソース電圧に基づいて、テスト用素子３１４の閾値電圧、電流電圧特性、低周波雑音、ＰＮ接合リーク電流等の電気的特性を測定する。
また、各電流源３１８は、予め定められた電圧ＶＲＥＦをゲート端子に受け取るＭＯＳトランジスタである。各電流源３１８のドレイン端子は、対応する複数の行方向選択トランジスタ３１６のソース端子に接続される。つまり、各電流源３１８は、行方向において略同一の位置に設けられる複数のテスト用素子３１４に対して共通に設けられ、対応するテスト用素子３１４に流れるソースドレイン間電流を規定する。
図３に示した回路構成によれば、それぞれのテスト用回路３００において、複数のテスト用素子３１４を電気的に順次選択し、選択したテスト用素子３１４のソース電圧を順次出力することができるので、それぞれのテスト用素子３１４のソース電圧を短時間に高速に測定することができる。このため、多数のテスト用素子３１４をウェハ５００に設けた場合であっても、短時間で全てのテスト用素子３１４について測定することができる。本例においては、ウェハ５００の面内に、１万〜１０００万個程度のテスト用素子３１４を設けてよい。多数のテスト用素子３１４について測定を行うことにより、テスト用素子３１４の特性のバラツキを精度よく算出することができる。
図４は、それぞれのテスト用素子３１４の閾値電圧を測定し、電子デバイス５１０の識別情報を生成するデバイス識別方法の一例を示すフローチャートである。当該デバイス識別方法は、特性測定段階（Ｓ４４０〜Ｓ４４８）、識別情報生成段階Ｓ４５０、及び識別情報格納段階Ｓ４５２を備える。
まず、制御部１４は、テスト用回路３００に、図３において説明した電圧ＶＤＤ、電圧ＶＧ、電圧φｊ、電圧ＶＲＥＦを供給する（Ｓ４４０）。このとき、制御部１４は、一定の電圧ＶＲＥＦを各電流源３１８に供給し、各電流源３１８に同一の定電流を生成させる。また、制御部１４は、テスト用素子３１４をオン状態に制御するゲート電圧ＶＧを供給し、それぞれのスイッチ用トランジスタ３１２をオン状態に制御する電圧φｊを供給する。このような制御により、制御部１４は、それぞれのテスト用素子３１４のゲート端子に、当該テスト用素子３１４をオン状態に制御するゲート電圧が印加させる。
次に、制御部１４は、閾値電圧を測定するべきテスト用素子３１４を選択する選択信号を、列方向選択部３０２及び行方向選択部３０４に供給する（Ｓ４４２）。そして、ＡＤＣ１２は、出力部３２０の出力電圧を測定する（Ｓ４４４）。ＡＤＣ１２は、当該出力電圧を測定した旨を、制御部１４に通知してよい。制御部１４は、当該通知を受けた場合に、次のテスト用素子３１４を選択してよい。
次に、特性測定部１６は、当該テスト用素子３１４に印加されるゲート電圧ＶＧ、及び出力部３２０の出力電圧に基づいて、それぞれのテスト用素子３１４の閾値電圧を算出する（Ｓ４４６）。テスト用素子３１４の閾値電圧は、例えばゲート電圧ＶＧと出力電圧との差分、即ちテスト用素子３１４におけるゲートソース間電圧を算出することにより得ることができる。
次に、制御部１４は、全てのテスト用素子３１４について閾値電圧を測定したか否かを判定し（Ｓ４４８）、まだ測定していないテスト用素子３１４がある場合には、次のテスト用素子３１４を選択し、Ｓ４４４及びＳ４４６の処理を繰り返す。全てのテスト用素子３１４について閾値電圧を測定した場合、特性測定部１６は、それぞれのテスト用素子３１４の閾値電圧に基づいて、電子デバイス５１０の識別情報を生成する。そして、識別情報格納部２０は、電子デバイス５１０の識別情報を格納する（Ｓ４５２）。
このような動作により、電子デバイス５１０の識別情報を生成し、格納することができる。また、電子デバイス５１０の試験に用いるテスト用回路３００の電気的特性に基づいて識別情報を生成するので、電子デバイス５１０に識別情報を保持させる手段を新たに設けずとも、電子デバイス５１０を識別することができる。
図５は、識別情報格納部２０が格納する電子デバイス５１０の識別情報の一例を示す図である。特性測定部１６は、例えば図３に示したように、マトリックス状に配置されたテスト用素子３１４の電気的特性に基づいて、識別情報を生成する。特性測定部１６は、それぞれのテスト用素子３１４の閾値電圧等の電気的特性の特性値と、予め定められた基準値とを比較した結果に基づいて、識別情報を生成してよい。例えば、図５に示すように、それぞれのテスト用素子３１４の特性値が、当該基準値より大きい場合に１を示し、当該基準値より小さい場合に０を示す行列の識別情報を生成する。また、電気的特性値を基準値と比較して二値化する他に、電気的特性値そのものを識別情報として格納してもよく、電気的特性値のパターンにおける特徴を抽出して識別情報として格納してもよい。例えば、上述したように、電気的特性値の二値化により特徴抽出を行ってよく、テスト用素子３１４の電気的特性値の二次元パターンにおける特徴を抽出してもよい。また、これらの識別情報をデータ圧縮して格納してもよい。
多数のテスト用素子３１４の電気的特性に基づいて、電子デバイス５１０の識別情報を生成することにより、それぞれの電子デバイス５１０に対して異なる識別情報を生成することができる。また、識別情報格納部２０は、当該識別情報を圧縮して格納してもよい。例えば、識別情報のデータ値が０となる行列上の位置（本例では、例えば［Ｘ１、Ｙ３］、［Ｘ３、Ｙ１］、［Ｘ４、Ｙ３］）を格納してよい。
図６は、それぞれの電子デバイス５１０の劣化を評価する評価方法の一例を示すフローチャートである。図６において、テスト用素子の電気的特性を測定する段階Ｓ４３０は、例えば図４において説明したＳ４４０〜Ｓ４４８の処理により行うことができる。また、図６におけるＳ４５０及びＳ４５２の処理は、図５において説明したＳ４５０及びＳ４５２の処理と同一である。
所望の電子デバイス５１０の評価を行う場合、当該電子デバイス５１０に含まれる複数のテスト用素子３１４の電気的特性を測定し、電子デバイス５１０の識別情報を取得する（識別情報取得段階Ｓ４５４）。当該電子デバイス５１０は、例えばウェハ５００が切断され、それぞれの電子デバイス５１０が分離した状態のデバイスである。
次に、取得した識別情報と、識別情報格納部２０が格納した識別情報とを比較し、識別情報が一致した場合に、当該電子デバイス５１０が、識別情報格納部２０が格納した識別情報に対応する電子デバイス５１０と、同一の電子デバイスであると判定する（マッチング段階Ｓ４５６）。そして、マッチング段階Ｓ４５６において識別情報が一致した場合に、特性測定段階Ｓ４３０において測定した電気的特性と、識別情報取得段階Ｓ４５４で測定した電気的特性との差分に基づいて、電子デバイス５１０の劣化を評価する（評価段階Ｓ４５８）。このような処理により、電子デバイス５１０の劣化を評価することができる。
また、電子デバイス５１０に含まれる複数のテスト用素子３１４は、複数のグループに分割されており、グループ毎に異なるプロセスルール、デバイスサイズで形成されてよく、グループ毎に異なる形態、配向で形成されてよい。これにより、電子デバイス５１０の実動作回路に含まれる、それぞれのデバイスサイズ等のデバイスの劣化を評価することができる。
図７は、特性測定部１６が識別情報を生成する方法の一例を示す図である。図７（ａ）は、複数の電子デバイス５１０が同一のウェハ５００に形成されている状態で識別情報を生成する場合を示し、図７（ｂ）は、ウェハ５００が切断され、それぞれの電子デバイス５１０が分離した状態で識別情報を生成する場合を示す。
図７（ａ）に示したように、特性測定部１６は、各セル３１０に含まれるテスト用素子３１４の閾値電圧と、予め定められる第１の基準値との比較結果に基づいて、識別情報を生成する。上述したように、特性測定部１６は、それぞれのテスト用素子３１４の閾値電圧が、第１の基準値より大きい場合に１を示し、第１の基準値より小さい場合に０を示す行列の識別情報を生成する。識別情報格納部２０は、当該識別情報を格納する。
次に、例えば市場、ユーザ等から回収した電子デバイス５１０の劣化を評価する場合、図７（ｂ）に示すように、特性測定部１６は、当該電子デバイス５１０の各セル３１０に含まれるテスト用素子３１４の閾値電圧と、予め定められる第２の基準値との比較結果に基づいて、当該電子デバイス５１０の識別情報を取得する。
このとき、電子デバイス５１０の使用状態等に応じて、テスト用素子３１４の閾値電圧が劣化している場合がある。係る場合に、第１の基準値と、テスト用素子３１４の閾値電圧とを比較すると、図７（ｂ）に示すように、誤った識別情報を取得するおそれがある。
本例において特性測定部１６は、第１の基準値とは異なる第２の基準値と、テスト用素子３１４の閾値電圧とを比較する。例えば、電子デバイス５１０の使用により減少する傾向を有する電気的特性を用いて識別情報を取得する場合、特性測定部１６は、第１の基準値より小さい第２の基準値を用いて識別情報を取得する。
特性測定部１６は、識別情報格納部２０に格納した識別情報を生成するときに測定した閾値電圧に基づいて、第２の基準値を定めてよい。例えば、特性測定部１６は、識別情報格納部２０に格納した識別情報を生成するときに測定した閾値電圧のうち、第１の基準値より小さい閾値電圧を検出し、検出した閾値電圧のうちの最大の閾値電圧に基づいて、第２の基準値を定めてよい。例えば、第１の基準値を越えない範囲で、当該閾値電圧に所定の値を加算した値を、第２の基準値として用いてよい。図７（ａ）に示した例においては、セル番号Ｘ１Ｙ３のテスト用素子３１４の閾値電圧に、所定の値を加算した値を、第２の基準値として用いてよい。このような制御により、使用により特性が劣化した電子デバイス５１０の識別情報を精度よく検出することができる。
図８は、それぞれのテスト用素子３１４の電流電圧特性を測定し、電子デバイス５１０の識別情報を生成するデバイス識別方法の一例を示すフローチャートである。図８における処理Ｓ４００〜Ｓ４１０は、図６において説明した特性測定段階Ｓ４３０として行うことができる。
まず、制御部１４は、テスト用回路３００に、図３において説明した電圧ＶＤＤ、電圧ＶＧ、電圧φｊ、電圧ＶＲＥＦを供給する（Ｓ４００）。このとき、制御部１４は、一定の電圧ＶＲＥＦを各電流源３１８に供給し、各電流源３１８に同一の定電流を生成させる。また、制御部１４は、テスト用素子３１４をオン状態に制御するゲート電圧ＶＧを供給し、それぞれのスイッチ用トランジスタ３１２をオン状態に制御する電圧φｊを供給する。
次に、制御部１４は、電流電圧特性を測定するべきテスト用素子３１４を選択する選択信号を、列方向選択部３０２及び行方向選択部３０４に供給する（Ｓ４０２）。そして、制御部１４は、所定の範囲内において、所定の分解能でＶＲＥＦを変化させる（Ｓ４０６〜Ｓ４０８）。このとき、ＡＤＣ１２は、それぞれのＶＲＥＦ毎に、出力部３２０の出力電圧を測定する（Ｓ４０４）。つまり、測定装置１００は、電流源３１８が生成するソースドレイン間電流を順次変化させ、ソースドレイン間電流毎に、テスト用素子３１４のソース電圧を測定する。これにより、テスト用素子３１４の電流電圧特性を測定することができる。
そして、全てのテスト用素子３１４について、電流電圧特性を測定したか否かを判定する（Ｓ４１０）。測定していないテスト用素子３１４が有る場合、Ｓ４００〜Ｓ４１０の処理を繰り返す。このとき、Ｓ４０２において次のテスト用素子３１４を選択する。全てのテスト用素子３１４について、電流電圧特性を測定した場合、特性測定部１６は、当該電流電圧特性に基づいて、電子デバイスの識別情報を生成する。例えば、特性測定部１６は、それぞれの電流電圧特性の傾き、相互コンダクタンスｇｍ等に基づいて、識別情報を生成してよい。
図９は、それぞれのテスト用素子３１４のＰＮ接合リーク電流を測定し、電子デバイス５１０の識別情報を生成するデバイス識別方法の一例を示すフローチャートである。図９における処理Ｓ４６０〜Ｓ４７０は、図６において説明した特性測定段階Ｓ４３０として行うことができる。また、それぞれのスイッチ用トランジスタ３１２は、対応するテスト用素子３１４のゲート端子と接続されるＰＮ接合を有する。本例においては、当該ＰＮ接合におけるリーク電流を測定する。
まず、制御部１４は、テスト用回路３００に、図３において説明した電圧ＶＤＤ、電圧ＶＧ、電圧φｊ、電圧ＶＲＥＦを供給する（Ｓ４６０）。このとき、制御部１４は、一定の電圧ＶＲＥＦを各電流源３１８に供給し、各電流源３１８に同一の定電流を生成させる。また、制御部１４は、テスト用素子３１４をオン状態に制御するゲート電圧ＶＧを供給し、それぞれのスイッチ用トランジスタ３１２をオン状態に制御する電圧φｊを供給する。また、行方向選択部３０４から行方向に並ぶセル３１０毎にパルス信号を順次供給することで、全セルのリーク電流測定時間を同一にすることができる。
次に、制御部１４は、ＰＮリーク電流を測定するべきテスト用素子３１４を選択する選択信号を、列方向選択部３０２及び行方向選択部３０４に供給する（Ｓ４６２）。そして、制御部１４は、選択したテスト用素子３１４に対応するスイッチ用トランジスタ３１２をオフ状態に制御する（Ｓ４６４）。つまり、制御部１４は、それぞれのスイッチ用トランジスタ３１２に、対応するテスト用素子３１４をオン状態とするゲート電圧と、テスト用素子３１４をオフ状態とするゲート電圧とを、テスト用素子３１４に順次印加させる。
次に、特性測定部１６は、当該テスト用素子３１４に対して、オン状態時のソース電圧と、オン状態からオフ状態に切り替わってから所定の時間経過した後のソース電圧とを測定する（Ｓ４６６）。本例では、特性測定部１６は、当該所定時間における出力部３２０の出力電圧の変化を測定する。
次に、特性測定部１６は、ソース電圧の変化に基づいて、ＰＮ接合におけるリーク電流を算出する（Ｓ４６８）。スイッチ用トランジスタ３１２がオン状態のとき、テスト用素子３１４のゲート容量には、ゲート電圧に応じた電荷が蓄積されている。そして、スイッチ用トランジスタ３１２がオフ状態に切り替わったとき、ゲート容量の電荷は、ＰＮ接合におけるリーク電流により放電される。このため、ＰＮ接合リーク電流の大きさは、所定時間におけるテスト用素子３１４のソース電圧の変化量により定まる。
次に、全てのテスト用素子３１４について、ＰＮ接合リーク電流を測定したか否かを判定する（Ｓ４７０）。測定していないテスト用素子３１４が有る場合、Ｓ４６２〜Ｓ４７０の処理を繰り返す。このとき、Ｓ４６２において次のテスト用素子３１４を選択する。全てのテスト用素子３１４について、ＰＮ接合リーク電流を測定した場合、特性測定部１６は、当該ＰＮ接合リーク電流に基づいて、電子デバイスの識別情報を生成する。例えば、それぞれのテスト用素子３１４のＰＮ接合リーク電流の電流値に基づいて、電子デバイスの識別情報を生成する。
図１０は、テスト用回路３００に含まれるそれぞれのセル３１０の構成の他の例を示す図である。本例におけるテスト用回路３００は、テスト用素子３７２に電気的ストレスを印加し、テスト用素子３７２のゲート絶縁膜に一定の電界を印加した状態における、テスト用素子３７２のゲートリーク電流により、積分容量３８８を充放電する。そして、測定装置１００は、所定の時間における積分容量３８８の電圧値の変化に基づいて、それぞれのテスト用素子３７２のゲートリーク電流を算出する。
各セル３１０は、ストレス印加部３９４、テスト用素子３７２、ゲート電圧制御部３７１、第１のスイッチ３７４、第２のスイッチ３７６、電圧印加部３８２、積分容量３８８、列方向選択トランジスタ３９２、リセット用トランジスタ３７８、３８０、及び出力用トランジスタ３９０を有する。
ストレス印加部３９４は、第１のスイッチ３７４を介して、テスト用素子３７２のゲート絶縁膜に電気的ストレスを印加する。例えば、テスト用素子３７２をＦＬＡＳＨメモリの記憶セルとして見た場合に、ストレス印加部３９４は、テスト用素子３７２に対してデータの書き込み、データの消去を行わせるための電圧を印加する。
ストレス印加部３９４がストレスを印加する場合、第１のスイッチ３７４は、テスト用素子３７２のソース端子及びドレイン端子をストレス印加部３９４にそれぞれ接続し、第２のスイッチ３７６は、オフ状態となる。このような制御により、テスト用素子３７２の各端子に所望の電圧を印加し、ストレスを印加することができる。
本例において、ストレス印加部３９４は以下の４種のストレスを、テスト用素子３１４に対して独立に、又は順次に印加する。
（１）ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ） Ｇａｔｅ ｉｎｊｅｃｔｉｏｎ
（２）ＦＮ Ｓｕｂｓｔｒａｔｅ ｉｎｊｅｃｔｉｏｎ
（３）Ｈｏｔ Ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ
（４）Ｓｏｕｒｃｅ Ｅｒａｓｅ
上記の（１）〜（４）は、テスト用素子３７２にデータを書き込み、又はテスト用素子３７２のデータを消去することにより、テスト用素子３７２にストレスを印加する手法である。ここで、ストレス印加部３９４は、実動作時において、テスト用素子３７２にデータを書き込み、又はテスト用素子３７２のデータを消去する場合に印加するべき電圧を、テスト用素子３７２の各端子に印加してよく、または実動作時に印加するべき電圧より大きい電圧を、テスト用素子３７２の各端子に印加してもよい。
また、各セル３１０には、制御部１４から、リセット信号φＲＥＳ、制御電圧ＶＲＮ、ＶＲＰ、ＶＲ１、ＶＲ２、ＶＤＤ、及びゲート電圧ＶＧが与えられる。ゲート電圧制御部３７１は、制御部１４から与えられる所定のゲート電圧ＶＧを、テスト用素子３７２のゲート端子に印加する。
第２のスイッチ３７６は、テスト用素子のソース端子及びドレイン端子を、電圧印加部３８２を介して積分容量に接続するか否かを切り替える。電圧印加部３８２は、テスト用素子３７２のソース端子及びドレイン端子に対して、第２のスイッチ３７６を介して一定の電圧を印加する。第２のスイッチ３７６がオン状態の場合、電圧印加部３８２が生成する電圧が、テスト用素子３７２のソース端子及びドレイン端子に印加される。つまり、電圧印加部３８２は、一定の電圧をテスト用素子３７２のソース端子及びドレイン端子に印加することにより、テスト用素子３７２のゲート絶縁膜に印加される電界を略一定に制御する。
電圧印加部３８２は、ＮＭＯＳトランジスタ３８４及びＰＭＯＳトランジスタ３８６を有する。ＮＭＯＳトランジスタ３８４は、テスト用素子３７２のソース端子及びドレイン端子に印加するべき電圧に応じたゲート電圧ＶＲＮが与えられ、ソース端子が第２のスイッチ３７６を介してテスト用素子３７２のソース端子及びドレイン端子に接続され、ドレイン端子が積分容量３８８に接続される。また、ＰＭＯＳトランジスタ３８６は、ＮＭＯＳトランジスタ３８４と並列に設けられ、テスト用素子３７２のソース端子及びドレイン端子に印加するべき電圧に応じたゲート電圧ＶＲＰが与えられ、ドレイン端子が第２のスイッチ３７６を介してテスト用素子３７２のソース端子及びドレイン端子に接続され、ソース端子が積分容量３８８に接続される。ＮＭＯＳトランジスタ３８４及びＰＭＯＳトランジスタ３８６は、積分容量３８８にゲートリーク電流が積分されて電位が変化しても、テスト用素子３７２のゲート・ソース又はゲート・ドレイン間に印加される電圧を略一定に保つ働きをする。
このような構成により、テスト用素子３７２がＰ型又はＮ型のいずれであっても、テスト用素子３７２のゲート絶縁膜に一定の電界を印加することができ、またテスト用素子３７２のゲートリーク電流により積分容量３８８を充放電させることができる。
積分容量３８８は、テスト用素子３７２のソース端子及びドレイン端子から出力されるゲートリーク電流により充放電される。つまり、積分容量３８８は、当該ゲートリーク電流を積分し、電圧値に変換する。また、リセット用トランジスタ３７８、３８０は、ゲート端子にリセット信号φＲＥＳを受け取った場合に、積分容量３８８における電圧値を所定の電圧ＶＲ１に初期化する。
出力用トランジスタ３９０は、ゲート端子に積分容量３８８における電圧を受け取り、当該電圧に応じたソース電圧を出力する。列方向選択トランジスタ３９２は、行方向選択部（ＶＳＲ）３０４からの信号に応じて、出力用トランジスタ３９０のソース電圧を、列方向選択トランジスタ３０６に出力する。
図１１は、それぞれのテスト用素子３７２のゲートリーク電流を測定し、電子デバイス５１０の識別情報を生成するデバイス識別方法の一例を示すフローチャートである。図１１における処理Ｓ４１６〜Ｓ４２８は、図６において説明した特性測定段階Ｓ４３０として行うことができる。それぞれのテスト用素子３７２のゲートリーク電流を測定する前に、まず制御部１４は、各セル３１０のテスト用素子３７２に、電気的ストレスを印加する。
このとき、制御部１４は、第１のスイッチ３７４をオン状態に制御し、第２のスイッチ３７６をオフ状態に制御する。そして、制御部１４は、各セル３１０のストレス印加部３９４を制御し、テスト用素子３７２にストレスを印加させる。また、制御部１４は、図１０において説明した（１）〜（４）のストレスを独立に、又は順次にテスト用素子３７２に印加させてよい。また、制御部１４は、各セル３１０のテスト用素子３７２に対して、略同時にストレスを印加する。
以上の動作を行った後、制御部１４は、それぞれのテスト用素子３７２を順次選択肢、選択したテスト用素子３７２のゲートリーク電流を測定するが、テスト用素子３７２の選択動作は、図５及び図８において説明した選択動作と同一であるので、その説明を省略する。本例においては、一つのテスト用素子３７２のゲートリーク電流を測定する動作について説明する。
まず、制御部１４は、第１のスイッチ３７４をオフ状態に制御し、第２のスイッチ３７６をオン状態に制御する。そして、制御部１４は、テスト用素子３７２のゲート端子に、略０Ｖのゲート電圧を印加する（Ｓ４１６）。このとき、テスト用素子３７２にゲートリーク電流は生じない。
次に、制御部１４は、積分容量３８８の電圧を、所定の初期電圧値に設定する。このとき、制御部１４は、リセット用トランジスタ３８０を制御して、積分容量３８８に初期電圧ＶＲ１を設定する。当該設定は、リセット用トランジスタ３７８、３８０をオン状態に制御するリセット信号φＲＥＳを供給することにより行う。
次に、特性測定部１６は、積分容量３８８の電圧を初期電圧値に設定してから、所定の時間における、積分容量３８８の電圧値の変化を読み出す（Ｓ４１８）。このとき、制御部１４は、列方向選択部３０２及び行方向選択部３０４に、当該セル３１０を選択させる。また、特性測定部１６は、出力部３２０が出力する電圧を、積分容量３８８の電圧として受け取る。
次に、特性測定部１６は、当該所定の期間における、出力部３２０が出力する電圧の変化量に基づいて、セル３１０のバックグラウンド電流の電流値（第１の電流値）を算出する（Ｓ４２０）。このとき、テスト用素子３７２には、ゲートリーク電流が生じていないので、積分容量３８８は、バックグラウンド電流により充放電される。このため、所定の期間における積分容量３８８の電圧変化に基づいて、バックグラウンド電流を測定することができる。
次に、制御部１４は、テスト用素子３７２のゲート端子に、正又は負のゲート電圧を印加する（Ｓ４２２）。このとき、電圧ＶＲＮ、ＶＲＰを制御し、テスト用素子３７２のゲート・ソース又はゲート・ドレイン間に印加される電圧を、略一定に保つ。このとき、テスト用素子３７２には、ゲート電圧に応じたゲートリーク電流が生じる。
次に、制御部１４は、積分容量３８８の電圧を、所定の初期電圧値に設定する。そして、特性測定部１６は、積分容量３８８の電圧を初期電圧値に設定してから、前述した所定の期間における、積分容量３８８の電圧値の変化を読み出す（Ｓ４２４）。
次に、特性測定部１６は、当該所定の期間における、積分容量３８８の電圧値の変化量に基づいて、バックグラウンド電流とゲートリーク電流との和を示す第２の電流値を算出する（Ｓ４２６）。このとき、積分容量３８８は、バックグラウンド電流とゲートリーク電流との和の電流により充放電される。このため、所定の期間における積分容量３８８の電圧変化に基づいて、バックグラウンド電流とゲートリーク電流との和の電流を測定することができる。
次に、特性測定部１６は、算出した第２の電流値から、第１の電流値を減算することにより、ゲートリーク電流の電流値を算出する（Ｓ４２８）。このような制御により、バックグラウンド電流の影響を排除して、テスト用素子３７２のゲートリーク電流を精度よく測定することができる。また、ゲートリーク電流を積分して測定するので、微小なゲートリーク電流を測定することができる。特性測定部１６は、それぞれのテスト用素子３７２のゲートリーク電流の電流値に基づいて、識別情報を生成する。
図１２は、セル３１０の構成の他の例を示す図である。本例における各セル３１０には、制御部１４から、電圧ＶＤＤ、ＶＳＥ、ＶＧ、信号φＳＥ、φＳ、φＤ、φＨＥが与えられ、行方向選択部（ＶＳＲ）３０４から選択信号を変換した位置信号が与えられる。
各セル３１０は、テスト用素子３７２、ストレス印加部３９４、及び列方向選択トランジスタ３９６を有する。ストレス印加部３９４には、電圧ＶＳＥ、ＶＤＤが与えられ、信号φＳＥ、φＳ、φＤ、φＨＥが与えられる。ストレス印加部３９４は、テスト用素子３７２のソース端子及びドレイン端子に接続され、与えられる信号に応じて、テスト用素子３７２のソース端子及びドレイン端子に電圧を印加する。
本例において、ストレス印加部３９４は、テスト用素子３７２のソース端子に接続されるソース側ストレス印加部３９４−１と、テスト用素子３７２のドレイン端子側に接続されるドレイン側ストレス印加部３９４−２とを有する。
ソース側ストレス印加部３９４−１は、電圧ＶＳＥが与えられるバスラインと、接地電位との間に直列に設けられた２つのトランジスタ（３９５−１、３９５−２）を有する。また、２つのトランジスタ（３９５−１、３９５−２）を接続するソースドレイン接続点が、テスト用素子３７２のソース端子に接続される。また、バスライン側のトランジスタ３９５−１のゲート端子には、信号φＳＥが与えられる。また、接地電位側のトランジスタ３９５−２のゲート端子には、信号φＳが与えられる。
ドレイン側ストレス印加部３９４−２は、電圧ＶＤＤが与えられるバスラインと、接地電位との間に直列に設けられた２つのトランジスタ（３９７−１、３９７−２）を有する。また、２つのトランジスタ（３９７−１、３９７−２）を接続するソースドレイン接続点が、テスト用素子３７２のドレイン端子に接続される。また、バスライン側のトランジスタ３９７−１のゲート端子には、信号φＨＥが与えられる。また、接地電位側のトランジスタ３９７−２のゲート端子には、信号φＤが与えられる。
制御部１４は、信号φＳＥ、信号φＳ、信号φＤ、信号φＨＥを、ストレス印加部３９４に印加する。ストレス印加部３９４は、与えられる信号に応じて、図１０において説明した（１）〜（４）のストレスを、テスト用素子３７２に印加する。例えば、（４）Ｓｏｕｒｃｅ Ｅｒａｓｅのストレスをテスト用素子３７２に印加する場合、制御部１４は、Ｈレベルを示す信号φＳを、ストレス印加部３９４に供給する。
また、制御部１４は、（２）ＦＮ Ｓｕｂｓｔｒａｔｅ ｉｎｊｅｃｔｉｏｎのストレスを印加する場合、Ｈレベルを示す信号φＳＥを供給してよい。また、制御部１４は、（３）Ｈｏｔ Ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎのストレスを印加する場合、Ｈレベルを示す信号φＨＥを供給してよい。また、制御部１４は、（１）ＦＮ Ｇａｔｅ ｉｎｊｅｃｔｉｏｎのストレスを印加する場合、Ｈレベルとなる信号φＤを印加してよい。
このように、制御部１４が、印加するべきストレスに応じて信号φＳＥ、信号φＳ、信号φＤ、信号φＨＥを制御することにより、テスト用素子３７２のソース端子及びドレイン端子に、印加するべきストレスに応じた電圧をそれぞれ印加することができる。
測定装置１００は、ストレス印加部３９４に上述したストレスを順次印加させた後に、テスト用素子３７２のゲートリーク電流を測定する。このとき、テスト用素子３７２のゲート端子には、所定のゲート電圧ＶＧが印加される。そして、行方向選択部３０４は、列方向選択トランジスタ３９６をオン状態に制御する。
列方向選択トランジスタ３９６は、テスト用素子３７２のソース端子に接続され、ソース電流を通過させるか否かを切り替えるトランジスタと、ドレイン端子に接続され、ドレイン電流を通過させるか否かを切り替えるトランジスタとを有する。このような構成により、テスト用素子３７２がＰ型又はＮ型のいずれであっても、ゲートリーク電流を通過させることができる。
また、各セル３１０が図１２に示した構成を有する場合、出力部３２０にはゲートリーク電流が与えられる。本例において、出力部３２０は、電流値を出力する機能を有する。また、特性測定部１６は、出力部３２０が出力した電流値に基づいて、テスト用素子３７２のゲートリーク電流特性を検出する。このような構成によっても、それぞれのテスト用素子３７２のゲートリーク電流を測定することができる。
図１３は、電子デバイス５１０を製造するデバイス製造方法を説明する図である。本例においては、電子デバイス５１０の実動作時に動作する実動作回路５２０と、複数のテスト用素子３１４が設けられ、電子デバイス５１０の試験時に動作するテスト用回路３００とを備える電子デバイス５１０を製造する。また、本例においては、図１に関連して説明した測定装置１００を用いて、識別情報が取得された電子デバイス５１０を製造する。
まず、ウェハ５００に、それぞれの電子デバイス５１０の実動作回路５２０を形成する。ウェハ５００は、複数の電子デバイス５１０を形成するべき複数の領域に分割され、それぞれの分割領域に、実動作回路５２０を形成する。
そして、ウェハ５００を電子デバイス５１０毎に切断するときの切断ライン上に、第１のテスト用回路３００−１を形成する。第１のテスト用回路３００−１は、電子デバイス５１０毎に形成される。また、ウェハ５００の切断ラインと異なる領域に、第２のテスト用回路３００−２を形成する。第２のテスト用回路３００−２は、それぞれの電子デバイス５１０を形成すべき分割領域毎に形成される。第１のテスト用回路３００−１及び第２のテスト用回路３００−２は、図３、１０、又は１２に関連して説明したテスト用回路３００と同一の構成を有してよい。
そして、ウェハ５００に複数の電子デバイス５１０が形成された状態で、それぞれの電子デバイス５１０に対応する第１のテスト用回路３００−１及び第２のテスト用回路３００−２に含まれるテスト用素子３１４の電気的特性を測定する。当該測定により、それぞれの電子デバイス５１０の良否を判定してよい。
また、測定した電気的特性のうち、第２のテスト用回路３００−２に含まれるテスト用素子３１４の電気的特性に基づいて、対応する電子デバイス５１０の識別情報を生成する。電気的特性の測定、及び当該識別情報の生成は、図４、８、９、又は１１に関連して説明した処理により、測定装置１００が行う。そして、識別情報格納部２０は、特性測定部１６が生成した識別情報を格納する。
そして、ウェハ５００を、電子デバイス５１０毎に切断することにより、電子デバイス５１０を製造する。このような工程により、電子デバイス５１０を識別するための識別情報を保持する第２のテスト用回路３００−２を、電子デバイス５１０に付加した状態で、電子デバイス５１０を製造することができる。また、電子デバイス５１０を試験するテスト用回路３００のうち、識別情報に寄与しない部分を除去することができるので、電子デバイス５１０の面積効率を向上させることができる。
例えば、電子デバイス５１０の良否を、第１のテスト用回路３００−１及び第２のテスト用回路３００−２に含まれるテスト用素子３１４の電気的特性のバラツキにより判定する場合、第１のテスト用回路３００−１及び第２のテスト用回路３００−２には、より多くのテスト用素子３１４が含まれることが好ましい。例えば、テスト用回路３００には、数万〜１００万素子程度のテスト用素子３１４が含まれる。
しかし、電子デバイス５１０を識別する識別情報に必要となるビット数は、電気的特性のバラツキを精度よく算出するのに必要なテスト用素子３１４の数より小さい。また、テスト用素子３１４は、電子デバイス５１０の実動作時には動作しないので、電子デバイス５１０に含まれるテスト用素子３１４は、面積効率を考慮すると、より少ないことが好ましい。
本例においては、識別情報を生成する場合に余剰となるテスト用素子３１４を、第１のテスト用回路３００−１に設け、識別情報を生成する適正な数のテスト用素子３１４を、第２のテスト用回路３００−２に設ける。そして、ウェハ５００の切断ラインに第１のテスト用回路３００を設けるので、第１のテスト用回路３００−１は、電子デバイス５１０から除去される。このため、電子デバイス５１０の試験時には、十分な数のテスト用素子３１４の電気的特性を測定することができ、且つ出荷時に電子デバイス５１０に含まれるテスト用素子３１４の数を低減させつつ、電子デバイス５１０の識別情報を、電子デバイス５１０に保持させることができる。
また、識別情報格納部２０は、それぞれの電子デバイス５１０の識別情報を、電子デバイス５１０のウェハ５００上の位置等の製造履歴情報と対応付けて格納することが好ましい。これにより、例えば電子デバイス５１０の故障原因等を精密に解析することができる。
図１４は、電子デバイス５１０の構成の他の例を示す図である。本例における電子デバイス５１０は、実動作回路５２０、第３のテスト用回路３００−３、第２のテスト用回路３００−２、及び電源部５３０を備える。
実動作回路５２０は、電子デバイス５１０の実動作時に動作する。また、第３のテスト用回路３００−３及び第２のテスト用回路３００−２は、電子デバイス５１０の試験時に動作する。第３のテスト用回路３００−３及び第２のテスト用回路３００−２は、略同一の回路構成を有する。例えば、第３のテスト用回路３００−３及び第２のテスト用回路３００−２は、それぞれ図３、１０、又は１２に関連して説明したテスト用回路３００と略同一の構成を有してよい。
電源部５３０は、電子デバイス５１０の実動作時に、第２のテスト用回路３００−２に電源電圧を印加されない状態を維持して、実動作回路５２０及び第３のテスト用回路３００−３に電源電圧を印加する。また、電源部５３０は、電子デバイス５１０の識別時に、第２のテスト用回路３００−２に電源電圧を印加する。
このような構成により、第３のテスト用回路３００−３に、電子デバイス５１０の実動作環境に応じた負荷を与えることができる。また、第２のテスト用回路３００−２には、電子デバイス５１０の実動作時には電源電圧を印加しないので、第２のテスト用回路３００−２に含まれるテスト用素子３１４の電気的特性の劣化は小さい。このため、第３のテスト用回路３００−３に含まれるテスト用素子３１４の電気的特性と、第２のテスト用回路３００−２に含まれるテスト用素子３１４の電気的特性との差分を測定することにより、電子デバイス５１０の使用状況に応じた劣化を解析することができる。
また、測定装置１００は、第２のテスト用回路３００−２に含まれるテスト用素子３１４の電気的特性に基づく識別情報を予め格納し、電子デバイス５１０の識別時には、第２のテスト用回路３００−２に含まれるテスト用素子３１４の電気的特性に基づいて識別情報を取得する。第２のテスト用回路３００−２に含まれるテスト用素子３１４の電気的特性の劣化は小さいので、電子デバイス５１０を精度よく識別することができる。
電源部５３０は、実動作回路５２０及び第３のテスト用回路３００−３に、略同一の電源電圧を印加することが好ましい。つまり、第３のテスト用回路３００−３に対して、実動作回路５２０と略同一の負荷を与えることが好ましい。これにより、第３のテスト用回路３００−３に含まれるテスト用素子３１４の劣化を、実動作回路５２０に含まれる素子の劣化と略同一とすることができる。電源部５３０は、第３のテスト用回路３００−３及び実動作回路５２０に対して、電源電圧を分岐して与えてよい。このような構成により、実動作回路５２０に電源電圧を印加した場合に、第３のテスト用回路３００−３に電源電圧を同時に印加することができる。このため、実動作回路５２０及び第３のテスト用回路３００−３に電源電圧を印加する期間を略同一とすることができる。
また、電源部５３０は、実動作回路５２０及び第３のテスト用回路３００−３に電源電圧を印加する第１の電源線と、第１の電源線から独立して設けられ、第２のテスト用回路３００−２に電源電圧を印加する第２の電源線を有することが好ましい。
また、第３のテスト用回路３００−３は、電気的に並列に設けられたテスト用素子と、電子デバイス５１０の試験時において、それぞれのテスト用素子を順次オン状態に制御する選択部と、選択部が順次オン状態に制御したテスト用素子の端子電圧を順次出力する特性出力部と、電子デバイスの実動作時において、複数のテスト用素子をオン状態に維持する状態維持部とを備える。
例えば、第３のテスト用回路３００−３が、図３において説明した回路構成を有する場合、列方向選択部３０２、行方向選択部３０４、列方向選択トランジスタ３０６、及び行方向選択トランジスタ３１６が、当該選択部として機能する。また、出力部３２０が、当該特性出力部として機能する。また、電源部５３０は、図３において説明した電圧ＶＤＤ、電圧ＶＧ、電圧φｊ、電圧ＶＲＥＦを、第３のテスト用回路３００−３に供給する。このとき、電源部５３０は、全てのスイッチ用トランジスタ３１２をオン状態に制御する電圧φｊを供給することにより、当該状態維持部として機能してよい。
また、第２のテスト用回路３００−２は、電気的に並列に設けられた複数のテスト用素子と、電子デバイス５１０の試験時において、それぞれのテスト用素子を順次オン状態に制御する選択部と、選択部が順次オン状態に制御したテスト用素子のそれぞれの端子電圧を、電子デバイス５１０の識別情報として出力する識別情報出力部とを備える。
例えば、第２のテスト用回路３００−２が、図３において説明した回路構成を有する場合、列方向選択部３０２、行方向選択部３０４、列方向選択トランジスタ３０６、及び行方向選択トランジスタ３１６が、当該選択部として機能する。また、出力部３２０が、当該識別情報出力部として機能する。
以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
以上から明らかなように、本発明によれば、電子デバイスを識別する情報を取得することができる。また、電子デバイスの特性評価用に設けられるテスト用素子の電気的特性を、識別情報として格納するので、電子デバイスに識別情報を付与する専用の構成を設けなくともよく、電子デバイスの面積効率、製造効率等を向上させることができる。

Claims (6)

  1. 電子デバイスの実動作時に動作する実動作回路と、複数のテスト用素子が設けられ、前記電子デバイスの試験時に動作するテスト用回路とを備える電子デバイスを識別するデバイス識別方法であって、
    前記複数のテスト用素子の電気的特性を測定する特性測定段階と、
    それぞれの前記テスト用素子の電気的特性を、前記電子デバイスの識別情報として格納する識別情報格納段階と、
    所望の前記電子デバイスを識別するべく、当該電子デバイスに含まれる前記複数のテスト用素子の電気的特性を測定し、当該電子デバイスの前記識別情報を取得する識別情報取得段階と、
    前記識別情報取得段階が取得した前記識別情報と、前記識別情報格納段階が格納した前記識別情報とを比較し、前記識別情報が一致した場合に同一の前記電子デバイスと判定するマッチング段階と
    を備えるデバイス識別方法。
  2. 前記特性測定段階は、複数の前記電子デバイスが同一のウェハに形成されている状態で、前記テスト用素子の電気的特性を測定し、
    前記識別情報取得段階は、前記ウェハが切断され、それぞれの前記電子デバイスが分離した状態で、前記テスト用素子の電気的特性を測定する
    請求項１に記載のデバイス識別方法。
  3. 前記識別情報格納段階において、それぞれの前記テスト用素子の前記電気的特性が、予め定められた第１の基準値より大きいか否かを示す情報を、前記識別情報として格納し、
    前記識別情報取得段階において、それぞれの前記テスト用素子の前記電気的特性が、前記第１の基準値とは異なる第２の基準値より大きいか否かを示す情報を、前記識別情報として取得する
    請求項１に記載のデバイス識別方法。
  4. 前記マッチング段階において前記識別情報が一致した場合に、前記特性測定段階において測定した前記電気的特性と、前記識別情報取得段階において測定した前記電気的特性との差分に基づいて、前記電子デバイスの劣化を評価する評価段階を更に備える請求項３に記載のデバイス識別方法。
  5. 電子デバイスの実動作時に動作する実動作回路と、複数のテスト用素子が設けられ、前記電子デバイスの試験時に動作するテスト用回路とを備える電子デバイスを製造するデバイス製造方法であって、
    ウェハに、それぞれの電子デバイスの前記実動作回路を形成する実回路形成段階と、
    前記ウェハを前記電子デバイス毎に切断するときの切断ライン上に、第１の前記テスト用回路を形成する第１のテスト用回路形成段階と、
    前記ウェハの前記切断ラインと異なる領域に、第２の前記テスト用回路を形成する第２のテスト用回路形成段階と、
    それぞれの前記テスト用回路に含まれる前記テスト用素子の電気的特性を測定する特性測定段階と、
    前記特性測定段階において測定した前記電気的特性のうち、前記第２のテスト用回路に含まれる前記テスト用素子の前記電気的特性を、対応する前記電子デバイスの識別情報として格納する識別情報格納段階と、
    前記ウェハを、前記電子デバイス毎に切断する切断段階と
    を備えるデバイス製造方法。
  6. 前記識別情報格納段階は、それぞれの前記電子デバイスの前記識別情報を、当該電子デバイスの前記ウェハ上の位置と対応づけて格納する請求項５に記載のデバイス製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE449967T1 (de) * 2007-12-10 2009-12-15 Mtronix Prec Measuring Instr G Vorrichtung und verfahren zur erzeugung eines definierten ladungspulses zur ausführung einer teilentladungsmessung
KR20120095210A (ko) * 2011-02-18 2012-08-28 삼성전자주식회사 반도체 칩의 타이밍 해석 시스템 및 그 방법
US9568540B2 (en) 2014-02-28 2017-02-14 International Business Machines Corporation Method for the characterization and monitoring of integrated circuits
CN106575652B (zh) 2014-08-14 2019-11-05 欧克特沃系统有限责任公司 用于系统级封装(sip)器件的改良基板
KR102312630B1 (ko) * 2014-09-30 2021-10-18 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN104362156B (zh) * 2014-11-25 2017-04-05 合肥鑫晟光电科技有限公司 一种显示基板、其测试方法及制备方法
CN104809970B (zh) * 2015-05-14 2017-11-28 京东方科技集团股份有限公司 用于检测显示面板的方法
US11171126B2 (en) 2015-09-04 2021-11-09 Octavo Systems Llc Configurable substrate and systems
WO2017136305A1 (en) * 2016-02-01 2017-08-10 Octavo Systems Llc Systems and methods for manufacturing electronic devices
US11032910B2 (en) 2017-05-01 2021-06-08 Octavo Systems Llc System-in-Package device ball map and layout optimization
US10470294B2 (en) 2017-05-01 2019-11-05 Octavo Systems Llc Reduction of passive components in system-in-package devices
US11416050B2 (en) 2017-05-08 2022-08-16 Octavo Systems Llc Component communications in system-in-package systems
US10714430B2 (en) 2017-07-21 2020-07-14 Octavo Systems Llc EMI shield for molded packages
US10685918B2 (en) 2018-08-28 2020-06-16 Semiconductor Components Industries, Llc Process variation as die level traceability

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4928002A (en) * 1988-12-05 1990-05-22 Motorola Inc. Method of recording test results of die on a wafer
US5214409A (en) * 1991-12-03 1993-05-25 Avid Corporation Multi-memory electronic identification tag
JP2751701B2 (ja) * 1991-12-24 1998-05-18 日本電気株式会社 半導体集積回路
JPH0837210A (ja) * 1994-07-22 1996-02-06 Nec Kyushu Ltd 半導体ウエハのマッピングデータの保存方法
KR0139571B1 (ko) * 1994-12-19 1998-07-15 양승택 능동소자의 동작 상태 감시/조정기
US6154043A (en) * 1997-05-07 2000-11-28 Advanced Micro Devices, Inc. Method and apparatus for identifying the position of a selected semiconductor die relative to other dice formed from the same semiconductor wafer
US6153043A (en) * 1998-02-06 2000-11-28 International Business Machines Corporation Elimination of photo-induced electrochemical dissolution in chemical mechanical polishing
US6161213A (en) * 1999-02-17 2000-12-12 Icid, Llc System for providing an integrated circuit with a unique identification
US7017043B1 (en) * 1999-03-19 2006-03-21 The Regents Of The University Of California Methods and systems for the identification of circuits and circuit designs
US6456554B1 (en) * 1999-10-19 2002-09-24 Texas Instruments Incorporated Chip identifier and method of fabrication
JP4002378B2 (ja) * 1999-12-27 2007-10-31 エルピーダメモリ株式会社 電子回路
WO2002050910A1 (fr) * 2000-12-01 2002-06-27 Hitachi, Ltd Procede d'identification de dispositif de circuit integre semi-conducteur, procede de production de dispositif de circuit integre semi-conducteur et dispositif correspondant
JP2002197897A (ja) * 2000-12-26 2002-07-12 Nec Microsystems Ltd 半導体記憶装置及びその識別方法
JP3527205B2 (ja) * 2001-01-18 2004-05-17 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその測定方法
US6601008B1 (en) * 2001-08-02 2003-07-29 Lsi Logic Corporation Parametric device signature
TW567605B (en) * 2001-09-06 2003-12-21 Hitachi Ltd Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip
US7525330B2 (en) * 2001-11-28 2009-04-28 Nxp, B.V. Semiconductor device, card, system, and methods of initializing and checking the authenticity and the identity of the semiconductor device
JP2003233999A (ja) * 2002-02-07 2003-08-22 Hitachi Ltd 半導体集積回路及び半導体集積回路の製造方法
US6738294B2 (en) * 2002-09-30 2004-05-18 Agere Systems Inc. Electronic fingerprinting of semiconductor integrated circuits
JP2004134882A (ja) * 2002-10-08 2004-04-30 Pioneer Electronic Corp 電子装置並びにその仕様識別方法及び製造方法
US6830941B1 (en) * 2002-12-17 2004-12-14 Advanced Micro Devices, Inc. Method and apparatus for identifying individual die during failure analysis
US7482657B1 (en) * 2003-06-13 2009-01-27 National Semiconductor Corporation Balanced cells with fabrication mismatches that produce a unique number generator
US7005875B1 (en) * 2004-02-09 2006-02-28 Altera Corporation Built-in self-test circuitry for integrated circuits
US7210634B2 (en) * 2004-02-12 2007-05-01 Icid, Llc Circuit for generating an identification code for an IC
US7802156B2 (en) * 2006-05-31 2010-09-21 Lsi Corporation Identification circuit with repeatable output code
US7893699B2 (en) * 2007-12-03 2011-02-22 Infineon Technologies Ag Method for identifying electronic circuits and identification device

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