KR102084542B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR102084542B1
KR102084542B1 KR1020130096576A KR20130096576A KR102084542B1 KR 102084542 B1 KR102084542 B1 KR 102084542B1 KR 1020130096576 A KR1020130096576 A KR 1020130096576A KR 20130096576 A KR20130096576 A KR 20130096576A KR 102084542 B1 KR102084542 B1 KR 102084542B1
Authority
KR
South Korea
Prior art keywords
mold
groove
substrate
inner passage
upper plate
Prior art date
Application number
KR1020130096576A
Other languages
English (en)
Other versions
KR20150019538A (ko
Inventor
박진우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130096576A priority Critical patent/KR102084542B1/ko
Priority to US14/455,849 priority patent/US9397020B2/en
Publication of KR20150019538A publication Critical patent/KR20150019538A/ko
Application granted granted Critical
Publication of KR102084542B1 publication Critical patent/KR102084542B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 하부 플레이트 및 상부 플레이트를 포함하는 기판, 상기 기판 상면 상에 배치된 반도체칩, 및 상기 반도체칩의 측벽 및 하부면을 둘러싸는 몰드막을 포함할 수 있다. 상기 기판은 상기 하부 플레이트 및 상기 상부 플레이트 사이로 연장된 내부 통로 및 상기 상부 플레이트를 관통하여 상기 내부 통로와 연결되는 몰드홀을 포함하는 몰드통로를 가질 수 있다. 몰드막은 상기 몰드홀을 통하여 상기 내부 통로 내로 연장될 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지에 관한 것이다.
전자 기기에 사용되는 반도체 집적 회로의 고밀도, 고집적화에 따라서, 반도체 칩의 전극 단자의 다(多)핀(pin)화, 좁은 피치(pitch)화가 급속히 진행되고 있다. 반도체 패키지의 크기를 감소시키기 위하여, 인쇄회로기판이 널리 사용되고 있다. 또한, 반도체 칩의 회로기판에의 실장에는 배선 지연을 적게 하기 위하여 범프들 사용한 플립칩 본딩 실장이 널리 이용되고 있다. 반도체칩과 회로 기판 사이의 공간은 별도의 언더필용 수지를 사용하지 않고, 반도체 패키지용 몰드막을 사용하여 몰딩시키는 방법이 연구되고 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 외부단자의 형성위치가 제한되지 않는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 휨(warpage) 현상이 개선된 반도체 패키지를 제공하는데 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명의 개념에 따르면, 반도체 패키지는 하부 플레이트 및 상부 플레이트를 포함하는 기판, 상기 기판은 상기 하부 플레이트 및 상기 상부 플레이트 사이로 연장된 내부 통로 및 상기 상부 플레이트를 관통하여 상기 내부 통로와 연결되는 몰드홀을 포함하는 몰드통로를 가지는 것; 상기 기판 상면 상에 배치된 반도체칩; 및 상기 반도체칩의 측벽 및 하부면을 둘러싸며, 상기 몰드통로 내로 연장된 몰드막을 포함할 수 있다.
일 실시예에 따르면, 상기 몰드막은 상기 몰드홀을 통하여 상기 내부 통로 내로 연장될 수 있다.
일 실시예에 따르면, 상기 내부 통로는 상기 상부 플레이트의 하면에 제공된 제1 그루브를 포함할 수 있다.
일 실시예에 따르면, 상기 내부 통로는 상기 하부 플레이트 상면에 제공된 제2 그루브를 포함하되, 상기 제2 그루브는 상기 제1 그루브와 연결될 수 있다.
일 실시예에 따르면, 상기 제1 그루브는 일 방향으로 연장되며, 상기 제2 그루브는 타 방향으로 연장되어, 상기 제1 그루브와 교차할 수 있다.
일 실시예에 따르면, 상기 몰드홀은 상기 제1 그루브와 연결될 수 있다.
일 실시예에 따르면, 상기 내부 통로는 상기 하부 플레이트의 상면에 형성된 그루브를 포함할 수 있다.
일 실시예에 따르면, 상기 기판 및 상기 반도체칩 사이에 개재된 범프들을 더 포함하되, 상기 몰드막은 상기 범프들 사이를 채울 수 있다.
본 발명의 개념에 따른 반도체 패키지는 하부 플레이트 및 상부 플레이트를 포함하는 기판, 제1 그루브가 상기 상부 플레이트의 하면에 형성되고, 복수의 제2 그루브들이 상기 하부 플레이트의 상면에 형성되고, 상기 제2 그루브들은 상기 제1 그루브와 연결되며, 몰드홀이 상기 상부 플레이트를 관통하여 상기 제1 그루브와 연결되는 것; 상기 기판 상면 상에 배치된 반도체칩; 및 상기 반도체칩의 측벽 및 하부면을 둘러싸며, 상기 몰드홀 내로 연장된 몰드막을 포함할 수 있다.
일 실시예에 따르면, 상기 몰드막은 제1 그루브 및 제2 그루브들 내로 연장될 수 있다.
본 발명에 따른 반도체 패키지는 하부 플레이트 및 상부 플레이트 사이로 연장된 내부 통로 및 상부 플레이트를 관통하여 내부 통로와 연결되는 몰드홀을 포함하는 몰드통로를 가질 수 있다. 몰드막은 상기 몰드홀을 통하여 상기 내부 통로 내로 연장될 수 있다. 이에 따라, 몰드막은 범프들 사이를 채워, 범프들 사이에 보이드가 제거될 수 있다. 하부 플레이트는 내부 통로를 덮어, 외부 단자의 형성 위치가 내부 통로에 의해 제한되지 않을 수 있다. 내부통로의 형상 및 배치를 조절하여, 반도체 패키지의 휨(warpage) 현상이 개선될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1을 A-A' 선을 따라 자른 단면도이다.
도 3은 도 1을 B-B' 선을 따라 자른 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 5는 도 4를 A-A' 선을 따라 자른 단면도이다.
도 6은 도 4를 B-B' 선을 따라 자른 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 8은 도 7을 A-A' 선을 따라 자른 단면도이다.
도 9는 도 7을 B-B' 선을 따라 자른 단면도이다.
도 10 내지 13은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 14는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 15는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 16은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 2는 도 1을 A-A' 선을 따라 자른 단면도이다. 도 3은 도 1을 B-B'선을 따라 자른 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(1)는 기판(100), 반도체칩(200), 범프들(210), 및 몰드막(300)을 포함할 수 있다.
기판(100)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 기판(100)은 서로 대향하는 상면(100a) 및 하면(100b)을 가질 수 있다. 기판(100)은 하부 플레이트(110) 및 상부 플레이트(120)를 포함할 수 있다. 하부 플레이트(110)는 하부 보호막(111), 하부 회로패턴(113), 및 하부 베이스층(115)을 포함할 수 있다. 상부 플레이트(120)는 상부 베이스층(125), 상부 회로패턴(123), 및 상부 보호막(121)을 포함할 수 있다. 일 예로, 하부 베이스층(115) 및 상부 베이스층(125)는 유리섬유(glass fiber)를 포함할 수 있다.
기판(100)은 그 내부에 몰드 통로(130)를 가질 수 있다. 몰드 통로(130)는 적어도 하나의 몰드홀(131) 및 적어도 하나의 내부 통로(133)를 포함할 수 있다. 내부 통로(133)는 하부 플레이트(110) 및 상부 플레이트(120) 사이에 개재될 수 있다. 내부 통로(133)는 기판(100)의 상면(100a)과 평행한 일 방향으로 연장될 수 있다. 내부 통로(133)의 개수 및 형상은 다양할 수 있다. 내부 통로(133)는 상부 플레이트(120)의 하면(120b)에 제공된 제1 그루브(G1) 및 하부 플레이트(110)의 상면(110a)에 제공된 제2 그루브(G2)를 가질 수 있다. 제2 그루브(G2)는 제1 그루브(G1)와 연결될 수 있다. 일 예로, 제2 그루브(G2)는 제1 그루브(G1)와 동일한 형상 및 크기를 가지며, 제1 그루브(G1)와 중첩되는 위치에 제공될 수 있다. 몰드홀(131)은 내부 통로(133)와 연결될 수 있다. 몰드홀(131)은 범프들(210) 사이에서 기판(100)의 상면(100a)으로부터 상부 플레이트(120)를 관통할 수 있다. 몰드홀(131)은 기판(100)의 상면(100a)과 수직한 방향으로 배치될 수 있다. 몰드홀(131)의 개수 및/또는 형상은 다양할 수 있다. 일 예로, 몰드홀(131)은 내부 통로(133)가 교차하는 지점에 형성될 수 있다. 내부 통로(133)가 기판(100)의 하면(100b) 상으로 노출되는 경우, 내부 통로(133)에 포함된 물질에 의해 반도체 패키지(1)가 오염될 수 있다. 본 발명에 따르면 하부 보호막(111) 및/또는 하부 플레이트(110)가 내부 통로(133)의 하면(133b)을 덮어, 반도체 패키지(1)의 오염이 방지될 수 있다.
외부 단자(101)가 기판(100)의 하면(100b) 상에 배치되어, 반도체칩(200)을 외부 장치(미도시)와 전기적으로 연결시킬 수 있다. 외부 단자(101)는 전도성 물질을 포함하며, 솔더볼의 형상을 가질 수 있다. 내부 통로(133)가 기판(100)의 하면(100b) 상으로 노출되는 경우, 외부 단자(101)가 배치되는 위치가 내부 통로(133)에 의해 제한될 수 있다. 본 발명에 따르면, 하부 플레이트(110)가 내부 통로(133)의 하면(133b)을 덮어, 외부 단자(101)가 형성되는 위치에 제한이 없을 수 있다.
반도체칩(200)이 하부 기판(100)의 상면(100a) 상에 배치될 수 있다. 일 예로, 반도체칩(200)은 평면적 관점에서, 몰드홀(131) 그리고 내부 통로(133)의 적어도 일부와 중첩될 수 있다. 반도체칩(200)은 집적회로, 예를 들어, 메모리 회로 또는 로직 회로를 포함할 수 있다. 범프들(210)이 기판(100) 및 반도체칩(200) 사이에 개재되며, 전도성 물질을 포함할 수 있다. 반도체칩(200)은 범프들(210)을 통해 기판(100)과 전기적으로 연결될 수 있다.
몰드막(300)이 기판(100)의 상면(100a) 상에 배치되어, 범프들(210) 사이를 채울 수 있다. 몰드막(300)이 반도체칩(200)의 측벽을 둘러싸며, 밀봉시킬 수 있다. 몰드막(300)은 몰드홀(131)을 통하여 내부 통로(133) 내로 연장될 수 있다. 몰드막(300)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 몰드 통로(130)가 생략된 경우, 범프들(210) 사이의 몰드막(300)에 보이드가 형성될 수 있다. 본 발명의 의하면, 몰드막(300)이 몰드 통로(130)로 연장됨에 따라, 범프들(210) 사이에 보이드가 제거될 수 있다.
기판(100), 예를 들어, 상부 플레이트(120) 및 하부 플레이트(110)는 몰드막(300)과 다른 열팽창계수를 가질 수 있다. 몰드 통로(130)가 생략된 경우, 기판(100) 및 몰드막(300)의 열팽창계수의 차이로 인해 반도체 패키지(1)의 휨(warpage) 현상이 발생할 수 있다. 본 발명에 따르면, 몰드막(300)이 상부 플레이트(120) 및 하부 플레이트(110) 사이의 몰드 통로(130) 내로 연장되어, 몰드 통로(130)를 포함하는 기판(100) 및 몰드막(300) 사이의 열팽창계수의 차이가 감소할 수 있다. 이에 따라, 반도체 패키지(1)의 휨 현상이 개선될 수 있다
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 5는 도 4를 A-A' 선을 따라 자른 단면도이다. 도 6은 도 4를 B-B' 선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략하기로 한다.
도 4 내지 6을 참조하면, 반도체 패키지(2)는 기판(100), 범프들(210), 반도체칩(200), 및 몰드막(300)을 포함할 수 있다. 기판(100)은 도 1 내지 3의 예로써 설명한 바와 같이, 하부 플레이트(110) 및 상부 플레이트(120)를 포함할 수 있다. 외부 단자(101)가 기판(100)의 하면(100b) 상에 제공될 수 있다.
몰드 통로(130)는 몰드홀(131) 및 내부 통로(133)을 포함할 수 있다. 몰드막(300)은 몰드 통로(130) 내로 연장될 수 있다. 내부 통로(133)는 기판(100)의 하면(100b) 상으로 노출되지 않을 수 있다. 내부 통로(133)는 상부 플레이트(120)의 하면(120b)에 제공된 복수의 제1 그루브들(G1) 및 하부 플레이트(110)의 상면(110a)에 제공된 제2 그루브(G2)를 가질 수 있다. 몰드홀(131)은 제1 그루브들(G1)과 연결될 수 있다. 제1 그루브들(G1)은 제2 그루브(G2)와 연결될 수 있다. 일 예로, 제1 그루브들(G1)은 제2 그루브(G2)와 동일한 형상 및 크기를 가지며, 제2 그루브(G2)와 중첩되는 위치에 제공될 수 있다. 다른 예로, 제1 그루브들(G1)은 제2 그루브(G2)와 다른 방향으로 연장되며, 제2 그루브(G2)와 교차할 수 있다.
제1 그루브(G1) 또는 제2 그루브들(G2)의 개수, 형상, 크기, 배치 및 간격은 몰드막(300) 및 기판(100)의 열전달계수의 차이에 따라 조절될 수 있다. 예를 들어, 기판(100)은 몰드막(300)보다 큰 열팽창계수를 가질 수 있다. 몰드 통로(130)가 생략된 경우, 반도체 패키지(2)는 고온조건에서 양단이 아래쪽을 향하여, 상온 조건에서 그 양단이 위쪽을 향하여 휘어질 수 있다. 본 발명의 내부 통로(133)에서 제1 그루브들(G1)의 비율이 제2 그루브(G2)의 비율보다 더 클 수 있다. 내부 통로(133)는 반도체 패키지(2)의 휨 현상이 발생하는 방향과 반대 방향으로 힘을 가하여, 반도체 패키지(2)의 휨 현상이 개선될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 8은 도 7을 A-A' 선을 따라 자른 단면도이다. 도 9는 도 7을 B-B' 선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7 내지 9를 참조하면, 반도체 패키지(3)는 기판(100), 범프들(210), 반도체칩(200), 및 몰드막(300)을 포함할 수 있다. 기판(100)은 하부 플레이트(110) 및 상부 플레이트(120)를 포함할 수 있다. 외부 단자(101)가 기판(100)의 하면(100b) 상에 제공될 수 있다.
몰드 통로(130)는 몰드홀(131) 및 내부 통로(133)를 포함할 수 있다. 몰드막(300)은 몰드 통로(130) 내로 연장될 수 있다. 내부 통로(133)는 상부 제1 그루브(G1) 및 복수의 제2 그루브들(G2)을 가질 수 있다. 몰드홀(131)은 제1 그루브(G1)와 연결될 수 있다. 제2 그루브들(G2)은 제1 그루브(G1)와 연결될 수 있다. 일 예로, 제2 그루브들(G2)은 제1 그루브(G1)와 동일한 형상 및 크기를 가지며, 제1 그루브(G1)와 중첩되는 위치에 제공될 수 있다. 다른 예로, 제2 그루브들(G2)은 제1 그루브(G1)와 다른 방향으로 연장되며, 제1 그루브(G2)와 교차할 수 있다. 예를 들어, 기판(100)은 몰드막(300)보다 작은 열전달계수를 가지는 물질을 포함할 수 있다. 이 때, 내부 통로(133)가 생략된 경우, 반도체 패키지(3)는 고온조건에서 양단이 위쪽을 향하여, 상온 조건에서 그 양단이 아래쪽을 향하여 휘어질 수 있다. 내부 통로(133)에서 제2 그루브들(G2)의 비율이 제1 그루브(G1)의 비율보다 더 클 수 있다. 내부 통로(133)는 반도체 패키지(3)의 휨 현상이 발생하는 방향과 반대 방향으로 힘을 가하여, 반도체 패키지(3)의 휨 현상이 개선될 수 있다.
도 10 내지 13은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 사시도들 및 단면도이다. 본 실시예에 대한 설명에 있어서, 앞서 반도체 패키지의 예에서 설명한 내용과 중복되는 내용은 생략하거나 간소화하기로 한다.
도 10을 참조하면, 제2 그루브(G2)를 가지는 하부 플레이트(110)가 준비될 수 있다. 일 예로, 제2 그루브(G2)는 하부 플레이트(110)의 상면(110a) 에서 일 방향으로 연장될 수 있다. 다른 예로, 제2 그루브(G2)는 일 방향과 다른 타 방향을 따라 더 연장될 수 있다.
도 11을 참조하면, 제1 그루브(G1) 빛 몰드홀(131)을 가지는 상부 플레이트(120)가 준비될 수 있다. 제1 그루브(G1)는 상부 플레이트(120)의 하면(120b)에 제공되며, 일 방향으로 연장될 수 있다. 다른 예로, 제1 그루브(G1)는 일 방향과 다른 타 방향을 따라 더 연장될 수 있다. 몰드홀(131)은 상부 플레이트(120)의 상면(120a)으로부터 하면(120b)을 관통할 수 있다. 몰드홀(131)은 평면적 관점에서, 제1 그루브(G1)와 중첩되는 위치에 배치되어, 제1 그루브(G1)와 연결될 수 있다. 제1 그루브(G1) 및 몰드홀(131)의 형상 및 크기는 다양할 수 있다.
도 12를 참조하면, 상부 플레이트(120)가 하부 플레이트(110) 상에 부착되어, 몰드 통로(130)을 갖는 기판(100)이 제조될 수 있다. 이 때, 상부 플레이트(120)의 하면(120b)이 하부 플레이트(110)을 향하도록 배치될 수 있다. 제1 그루브(G1)는 제2 그루브(G2)와 연결되어, 내부 통로(133)가 형성될 수 있다. 일 예로, 제1 그루브(G1)는 제2 그루브(G2)와 중첩되도록 배치될 수 있다. 다른 예로, 제1 그루브(G1)는 제2 그루브(G2)와 교차하도록 배치될 수 있다. 몰드홀(131)은 내부 통로(133)과 연결될 수 있다. 일 예로, 회로패턴들 및 보호막들이 플레이트들(110, 120) 상에 형성될 수 있다. 다른 예로, 도 10 및 11에서 제공된 플레이트들(110, 120)은 회로패턴들 및 보호막들을 포함하는 플레이트일 수 있다.
도 13을 참조하면, 반도체칩(200) 및 몰드막(300)이 기판(100)의 상면(100a)에 형성될 수 있다. 외부 단자(101)가 하부 플레이트(110)의 하면(110b) 상에 형성될 수 있다. 외부 단자(101)는 반도체칩(200)의 실장공정 이전 또는 이후에 형성될 수 있다. 반도체칩(200)이 기판(100)의 상면(100a) 상에 배치될 수 있다. 반도체칩(200)은 범프들(121)에 의하여 기판(100)과 전기적으로 연결될 수 있다. 반도체칩(200)은 몰드홀(131)과 중첩되도록 배치될 수 있다. 범프들(121)은 몰드홀(131)과 중첩되지 않을 수 있다. 몰드막(300)이 기판(100) 상면(100a)에 형성되어, 반도체칩(200)의 측면 및 하부면을 둘러싸을 수 있다. 몰드막(300)은 절연성물질, 예를 들어, 에폭시 몰딩 컴파운드로 반도체칩(200)을 몰딩하여 형성될 수 있다. 몰드막(300)은 몰드홀(131)을 통하여, 내부 통로(133) 내로 연장될 수 있다. 이에 따라, 몰드막(300)은 범프들(210) 사이를 완전히 채워, 범프들(210) 사이의 몰드막(300)에 보이드가 형성되지 않을 수 있다. 하부 플레이트(110)가 내부 통로(133)를 덮음에 따라, 몰드막(300)이 기판(100)의 하면(100b) 상으로 노출되지 않을 수 있다. 본 발명에 따르면, 내부 통로(133)의 형상 또는 배치가 조절되어, 반도체 패키지(1)의 휨 현상이 방지될 수 있다. 예를 들어, 기판(100) 및 몰드막(300)의 열팽창계수의 차이에 따라, 제1 그루브(G1) 및 제2 그루브(G2) 각각의 개수 및 형성 위치가 조절될 수 있다.
<응용예>
도 14는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 15는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 16은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 14를 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 반도체 소자들(1220, 1230)은 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 3) 중 적어도 어느 하나를 포함할 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
도 15를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 3) 중 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 16을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 3) 중 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.

Claims (10)

  1. 하부 플레이트 및 상부 플레이트를 포함하는 기판, 상기 기판은 상기 하부 플레이트 및 상기 상부 플레이트 사이로 연장된 내부 통로 및 상기 상부 플레이트를 관통하여 상기 내부 통로와 연결되는 몰드홀을 포함하는 몰드통로를 가지는 것;
    상기 기판 상면 상에 배치된 반도체칩; 및
    상기 반도체칩의 측벽 및 하부면을 둘러싸며, 상기 몰드통로 내로 연장된 몰드막을 포함하고,
    상기 내부 통로는 상기 상부 플레이트의 하면에 제공된 제1 그루브를 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 몰드막은 상기 몰드홀을 통하여 상기 내부 통로 내로 연장되는 반도체 패키지.
  3. 삭제
  4. 제 1항에 있어서,
    상기 내부 통로는 상기 하부 플레이트 상면에 제공된 제2 그루브를 포함하되,
    상기 제2 그루브는 상기 제1 그루브와 연결되는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 제1 그루브는 일 방향으로 연장되며,
    상기 제2 그루브는 타 방향으로 연장되어, 상기 제1 그루브와 교차하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 몰드홀은 상기 제1 그루브와 연결된 반도체 패키지.
  7. 하부 플레이트 및 상부 플레이트를 포함하는 기판, 상기 기판은 상기 하부 플레이트 및 상기 상부 플레이트 사이로 연장된 내부 통로 및 상기 상부 플레이트를 관통하여 상기 내부 통로와 연결되는 몰드홀을 포함하는 몰드통로를 가지는 것;
    상기 기판 상면 상에 배치된 반도체칩; 및
    상기 반도체칩의 측벽 및 하부면을 둘러싸며, 상기 몰드통로 내로 연장된 몰드막을 포함하고,
    상기 내부 통로는 상기 하부 플레이트의 상면에 형성된 그루브를 포함하는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 기판 및 상기 반도체칩 사이에 개재된 범프들을 더 포함하되,
    상기 몰드막은 상기 범프들 사이를 채우는 반도체 패키지.
  9. 하부 플레이트 및 상부 플레이트를 포함하는 기판, 제1 그루브가 상기 상부 플레이트의 하면에 형성되고, 복수의 제2 그루브들이 상기 하부 플레이트의 상면에 형성되고, 상기 제2 그루브들은 상기 제1 그루브와 연결되며, 몰드홀이 상기 상부 플레이트를 관통하여 상기 제1 그루브와 연결되는 것;
    상기 기판 상면 상에 배치된 반도체칩; 및
    상기 반도체칩의 측벽 및 하부면을 둘러싸며, 상기 몰드홀 내로 연장된 몰드막을 포함하는 반도체 패키지.
  10. 제 9항에 있어서,
    상기 몰드막은 상기 제1 그루브 및 상기 제2 그루브들 내로 연장된 반도체 패키지.
KR1020130096576A 2013-08-14 2013-08-14 반도체 패키지 KR102084542B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130096576A KR102084542B1 (ko) 2013-08-14 2013-08-14 반도체 패키지
US14/455,849 US9397020B2 (en) 2013-08-14 2014-08-08 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130096576A KR102084542B1 (ko) 2013-08-14 2013-08-14 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20150019538A KR20150019538A (ko) 2015-02-25
KR102084542B1 true KR102084542B1 (ko) 2020-03-04

Family

ID=52466261

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130096576A KR102084542B1 (ko) 2013-08-14 2013-08-14 반도체 패키지

Country Status (2)

Country Link
US (1) US9397020B2 (ko)
KR (1) KR102084542B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9948268B2 (en) 2015-02-09 2018-04-17 Samsung Electro-Mechanics Co., Ltd. Multiband antenna having external conductor and electronic device including the same
KR102499518B1 (ko) 2016-09-12 2023-02-14 삼성전자주식회사 반도체 패키지용 실장 기판, 이를 포함하는 반도체 패키지 및 반도체 패키지의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177345A (ja) 2007-01-18 2008-07-31 Powertech Technology Inc Ｂｇａ型パッケージ

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6324069B1 (en) 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US6338985B1 (en) * 2000-02-04 2002-01-15 Amkor Technology, Inc. Making chip size semiconductor packages
KR100559664B1 (ko) * 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR100652064B1 (ko) 2000-08-24 2006-11-30 앰코 테크놀로지 코리아 주식회사 Ｂｇａ 패키지
US6632704B2 (en) 2000-12-19 2003-10-14 Intel Corporation Molded flip chip package
US6772512B2 (en) * 2001-01-13 2004-08-10 Siliconware Precision Industries Co., Ltd. Method of fabricating a flip-chip ball-grid-array package without causing mold flash
US6451625B1 (en) 2001-01-13 2002-09-17 Siliconware Precision Industries, Co., Ltd. Method of fabricating a flip-chip ball-grid-array package with molded underfill
US20020173074A1 (en) 2001-05-16 2002-11-21 Walsin Advanced Electronics Ltd Method for underfilling bonding gap between flip-chip and circuit substrate
US6963142B2 (en) 2001-10-26 2005-11-08 Micron Technology, Inc. Flip chip integrated package mount support
KR100498974B1 (ko) 2002-12-30 2005-07-01 삼성전기주식회사 인쇄회로기판 제조 공정 중에 비아홀 내에 ｅｍｃ가침입하지 않는 패키지 및 그 제조 방법
US7723146B2 (en) * 2006-01-04 2010-05-25 Stats Chippac Ltd. Integrated circuit package system with image sensor system
TWI338353B (en) 2006-11-06 2011-03-01 Advanced Semiconductor Eng Package structure and subtrate board thereof
KR100930095B1 (ko) 2007-06-01 2009-12-07 삼성전자주식회사 에어 벤트를 포함한 인쇄회로기판 및 에어 벤트를 포함한인쇄회로기판을 사용한 패키지
US8124471B2 (en) 2008-03-11 2012-02-28 Intel Corporation Method of post-mold grinding a semiconductor package
KR20110092045A (ko) 2010-02-08 2011-08-17 삼성전자주식회사 휨 및 보이드를 억제하는 몰디드 언더필 플립칩 패키지
KR101678052B1 (ko) * 2010-02-25 2016-11-22 삼성전자 주식회사 단층 배선 패턴을 포함한 인쇄회로기판(ｐｃｂ), ｐｃｂ를 포함한 반도체 패키지, 반도체 패키지를 포함한 전기전자장치, ｐｃｂ제조방법, 및 반도체 패키지 제조방법
US8273607B2 (en) 2010-06-18 2012-09-25 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation and underfill and method of manufacture thereof
KR20120007840A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 두 개의 패키지 기판 사이에 배치된 스페이서를 가진 ｐｏｐ 반도체 패키지
KR20120062457A (ko) 2010-12-06 2012-06-14 삼성전자주식회사 솔더 접합 신뢰도를 높이는 반도체 패키지용 인쇄회로기판 및 이를 포함하는 반도체 패키지
KR101810940B1 (ko) * 2011-10-26 2017-12-21 삼성전자주식회사 관통 개구부가 형성된 반도체 칩을 포함하는 반도체 패키지
KR20130075251A (ko) * 2011-12-27 2013-07-05 삼성전자주식회사 복수의 세그먼트로 구성된 인터포저를 포함하는 반도체 패키지
KR101902996B1 (ko) * 2012-07-09 2018-10-01 삼성전자주식회사 반도체 패키지 및 이의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177345A (ja) 2007-01-18 2008-07-31 Powertech Technology Inc Ｂｇａ型パッケージ

Also Published As

Publication number Publication date
US9397020B2 (en) 2016-07-19
KR20150019538A (ko) 2015-02-25
US20150048501A1 (en) 2015-02-19

Similar Documents

Publication Publication Date Title
KR102397905B1 (ko) 인터포저 기판 및 반도체 패키지
KR102055361B1 (ko) 반도체 패키지
KR102157551B1 (ko) 반도체 패키지 및 그 제조 방법
KR102134133B1 (ko) 반도체 패키지 및 이의 제조 방법
KR102237978B1 (ko) 반도체 패키지 및 그 제조방법
KR102341755B1 (ko) 반도체 패키지 및 그 제조방법
KR102126977B1 (ko) 반도체 패키지
US9356002B2 (en) Semiconductor package and method for manufacturing the same
US8981543B2 (en) Semiconductor package and method of forming the same
KR20110083969A (ko) 반도체 패키지 및 그 제조 방법
KR20120016925A (ko) 반도체 패키지 및 그 제조방법
KR20150070749A (ko) 반도체 패키지 및 이의 제조 방법
KR102538175B1 (ko) 반도체 패키지
KR20100112446A (ko) 적층형 반도체 패키지 및 그 제조 방법
KR20140130922A (ko) 반도체 패키지 및 그 제조 방법
KR102216195B1 (ko) 복수 개의 칩을 적층한 반도체 패키지
KR101963883B1 (ko) 반도체 패키지 및 이의 제조 방법
KR20170000458A (ko) 기판 스트립
KR20140048468A (ko) 패키지 기판 및 이를 포함하는 반도체 패키지
KR20160083977A (ko) 반도체 패키지
US9460990B1 (en) Substrates and semiconductor packages including the same, electronic systems including the semiconductor packages, and memory cards including the semiconductor packages
KR20160000953A (ko) 기판 및 반도체 패키지의 제조방법
KR102084542B1 (ko) 반도체 패키지
KR102190390B1 (ko) 반도체 패키지 및 이의 제조 방법
US20140225230A1 (en) Semiconductor package and method of forming the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant