KR20180024248A - Precharge circuit for preventing inrush current and electronic device including the same - Google Patents

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Abstract

According to an embodiment of the present invention, an electronic device comprises: a plurality of semiconductor elements; a connector including a pre-charge pin and a power pin electrically connected to an external power source; a pre-charge conductive line formed to electrically connect the pre-charge pin to a voltage supply node and to have a first resistance value to generate a pre-charge current necessary for a pre-charge operation for the semiconductor elements performed for preventing an inrush current due to the external power source; a first conductive line configured to electrically connect the power pin to the voltage supply node, to transfer a power voltage from the external power source to the voltage supply node and to have a smaller resistance value than the first resistance value; and a second conductive line configured to electrically connect the plurality of semiconductor elements to the voltage supply node to transfer the power voltage.

Description

돌입 전류를 방지하기 위한 프리차지 회로 및 이를 포함하는 전자 장치{Precharge circuit for preventing inrush current and electronic device including the same}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a precharge circuit for preventing an inrush current and an electronic device including the precharge circuit.

본 개시의 기술적 사상은 프리차지 회로에 관한 것으로, 더욱 상세하게는, 돌입 전류를 방지하기 위한 프리차지 회로 및 이를 포함하는 전자 장치에 관한 것이다.Technical aspects of the present disclosure relate to a precharge circuit, and more particularly, to a precharge circuit for preventing an inrush current and an electronic apparatus including the precharge circuit.

전자 장치를 외부 전원에 연결하는 동작시에 일예로, 핫 플러그(hot-plug)시에 전자 장치는 저항 소자를 포함하는 프리차지 회로를 구비하여, 프리차지 회로를 통해 핫 플러그시 전자 장치에 돌입 전류가 발생하는 것을 방지할 수 있다. 다만, 최근 전자 장치에 대하여 휴대의 편리, 반도체 소자의 집적화를 통해 소형화가 활발하게 진행되고 있으며, 이에 부합하여 회로 기판에 실장 공간을 많이 차지해 소형화에 부담이 될 수 있는 프리차지 회로의 저항 소자를 대체하기 위한 연구가 진행되고 있다.In an operation of connecting an electronic device to an external power supply, for example, at the time of a hot-plug, the electronic device includes a pre-charge circuit including a resistance element, It is possible to prevent a current from being generated. However, in recent years, miniaturization has been actively promoted through the convenience of portability and integration of semiconductor devices in recent electronic devices, and a resistance element of a pre-charge circuit that occupies a large space on a circuit board Research is underway to replace it.

본 개시의 기술적 사상이 해결하려는 과제는 돌입 전류를 효과적으로 방지하고, 전자 장치의 소형화에 부합하는 프리차지 회로 및 이를 포함하는 전자 장치를 제공하는 데에 있다.A problem to be solved by the technical idea of the present disclosure is to provide a precharge circuit and an electronic device including the precharge circuit, which effectively prevent the inrush current and meet the miniaturization of the electronic device.

본 개시의 일 실시예에 따른 전자 장치는, 다수의 반도체 소자들, 외부 전원과 전기적으로 연결되는 프리차지 핀과 전원 핀을 포함하는 커넥터(connector), 상기 프리차지 핀과 상기 전압공급 노드를 전기적으로 연결하고, 상기 외부 전원에 의한 돌입 전류의 방지를 위해 수행되는 상기 반도체 소자들에 대한 프리차지 동작에 필요한 프리차지 전류를 생성하기 위하여, 제 1 저항값을 갖도록 형성된 프리차지 도전 라인, 상기 전원 핀과 상기 전압공급 노드를 전기적으로 연결하고, 상기 외부 전원으로부터의 전원전압을 상기 전압공급 노드에 전달하며, 상기 제 1 저항값보다 작은 저항값을 갖도록 형성된 제 1 도전 라인 및 상기 다수의 반도체 소자들과 상기 전압공급 노드를 전기적으로 연결하여 상기 전원전압을 전달하는 제 2 도전 라인을 포함한다.An electronic device according to one embodiment of the present disclosure includes a plurality of semiconductor elements, a connector including a precharge pin and a power supply pin electrically connected to an external power supply, a connector including the precharge pin and the voltage supply node electrically A precharge conduction line formed to have a first resistance value to generate a precharge current necessary for precharging operation of the semiconductor devices performed to prevent an inrush current by the external power source, A first conductive line formed to electrically connect the pin and the voltage supply node, transfer a power supply voltage from the external power supply to the voltage supply node, and have a resistance value smaller than the first resistance value, And a second conductive line for electrically connecting the voltage supply node and the power supply voltage.

본 개시의 일 실시예에 따른 돌입 전류를 방지하기 위한 프리차지 회로.프리차지 회로는, 제 1 외부 전원과 전기적으로 연결되는 제 1 프리차지 핀, 제 2 외부 전원과 전기적으로 연결되는 제 2 프리차지 핀, 상기 제 1 프리차지 핀과 제 1 전압공급 노드를 전기적으로 연결하고, 상기 제 1 전압공급 노드를 통해 전원전압을 공급받는 반도체 소자들에 대한 프리차지 동작에 필요한 제 1 프리차지 전류를 생성하기 위해, 제 1 저항값을 갖도록 형성된 제 1 프리차지 도전 라인 및 상기 제 2 프리차지 핀과 제 2 전압공급 노드를 전기적으로 연결하고, 상기 제 2 전압공급 노드를 통해 전원전압을 공급받는 반도체 소자들에 대한 프리차지 동작에 필요한 제 2 프리차지 전류를 생성하기 위해, 제 2 저항값을 갖도록 형성된 제 2 프리차지 도전 라인을 포함한다.A precharge circuit for preventing an inrush current according to an embodiment of the present disclosure. The precharge circuit includes a first precharge pin electrically coupled to a first external power supply, a second precharge pin electrically coupled to a second external power supply, And a first precharge current required for precharging semiconductor devices electrically connected to the first precharge pin and the first voltage supply node and supplied with a power supply voltage through the first voltage supply node, A first precharge conduction line formed to have a first resistance value and a second precharge conduction line electrically connected to the second precharge pin and a second voltage supply node, And a second precharge conductive line formed to have a second resistance value to generate a second precharge current required for precharge operation for the elements.

본 개시의 일 실시예에 따른 외부로부터 전원을 공급받는 전자 장치의 프리차지 회로는 프리차지 저항소자 대신에 프리차지 도전 라인을 이용하여 전자 장치의 반도체 소자들에 의한 입력 커패시터를 프리차지함으로써, 효과적으로 돌입 전류를 방지할 수 있으며, 전자 장치에 필요한 부품 수를 줄임으로써, 전자 장치의 소형화 추세에 부합할 수 있는 효과가 있다.The precharge circuit of an externally powered electronic device according to an embodiment of the present disclosure precharges input capacitors by semiconductor elements of an electronic device using a precharge conductive line instead of a precharge resistive element, It is possible to prevent an inrush current and reduce the number of parts required for an electronic device, thereby making it possible to meet the trend of miniaturization of an electronic device.

도 1은 본 개시의 일 실시예에 따른 사용자 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 전자 장치의 전원 커넥터 및 전원전압 전달부를 구체적으로 나타내는 도면이다.
도 3a 및 도 3b는 본 개시의 일 실시예에 따른 전자 장치의 전원전압 전달부의 구체적인 구성을 나타내기 위한 도면이다.
도 4는 본 개시의 다른 실시예에 따른 전원전압 전달부의 구체적인 구성을 나타내기 위한 도면이다.
도 5는 본 개시의 다른 실시예에 따른 전원전압 전달부의 구체적인 구성을 나타내기 위한 도면이다.
도 6a 내지 도 6b는 본 개시의 일 실시예에 따라 전자 장치에 포함된 회로 기판을 나타내는 도면이다.
도 7은 본 개시의 다른 실시예에 따른 전자 장치에 포함된 다층 회로 기판을 나타내는 도면이다.
도 8a 및 도 8b는 본 개시의 또 다른 실시예에 따른 전자 장치에 포함된 다층 회로 기판을 나타내는 도면이다.
도 9는 본 개시의 일 실시예에 따른 전자 장치에 포함된 전원 커넥터를 나타내는 도면이다.
도 10은 본 개시의 다른 실시예에 따른 전자 장치의 전원 커넥터 및 전원전압 전달부를 구체적으로 나타내는 도면이다.
도 11a 내지 도 11c는 본 개시의 일 실시예에 따른 전자 장치의 전원전압 전달부의 구체적은 구성을 나타내기 위한 도면이다.
도 12는 본 개시의 다른 실시예에 따른 전자 장치의 전원전압 전달부의 구체적인 구성을 나타내기 위한 도면이다.
도 13은 본 개시의 또 다른 실시예에 따른 전자 장치의 전원전압 전달부의 구체적인 구성을 나타내기 위한 도면이다.
도 14는 본 개시의 일 실시예에 따라 프리차지 도전 라인을 회로 기판에 형성하는 방법을 설명하기 위한 순서도이다.
도 15는 본 개시의 일 실시예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.1 is a block diagram that schematically illustrates a user device in accordance with one embodiment of the present disclosure;
2 is a diagram specifically illustrating a power supply connector and a power supply voltage transfer unit of an electronic apparatus according to an embodiment of the present disclosure;
FIGS. 3A and 3B are views showing a specific configuration of a power supply voltage transfer unit of an electronic device according to an embodiment of the present disclosure; FIG.
4 is a diagram illustrating a specific configuration of a power supply voltage transfer unit according to another embodiment of the present disclosure.
5 is a diagram showing a specific configuration of a power supply voltage transfer unit according to another embodiment of the present disclosure.
6A-6B illustrate a circuit board included in an electronic device according to one embodiment of the present disclosure.
7 is a view of a multilayer circuit board included in an electronic device according to another embodiment of the present disclosure;
8A and 8B are views showing a multilayer circuit board included in an electronic device according to another embodiment of the present disclosure.
9 is a diagram illustrating a power connector included in an electronic device according to an embodiment of the present disclosure;
10 is a diagram specifically showing a power supply connector and a power supply voltage transfer unit of an electronic apparatus according to another embodiment of the present disclosure.
11A to 11C are diagrams showing a specific configuration of a power supply voltage transfer portion of an electronic device according to an embodiment of the present disclosure.
12 is a diagram showing a specific configuration of a power supply voltage transfer portion of an electronic device according to another embodiment of the present disclosure.
13 is a diagram illustrating a specific configuration of a power supply voltage transfer unit of an electronic device according to another embodiment of the present disclosure.
14 is a flowchart for explaining a method of forming a precharge conductive line on a circuit board according to an embodiment of the present disclosure.
15 is a block diagram illustrating an exemplary data storage device in accordance with one embodiment of the present disclosure.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 개시의 일 실시예에 따른 사용자 장치(100)를 개략적으로 나타내는 블록도이다.1 is a block diagram that schematically illustrates a user device 100 in accordance with one embodiment of the present disclosure.

도 1을 참조하면, 사용자 장치(100)는 호스트(110)와 전자 장치(120)를 포함할 수 있다. 본 개시의 일 실시예에 따른 전자 장치(120)는 호스트(110)와 같은 다른 장치로부터 전력을 공급받아 동작하는 것을 지칭할 수 있다. 일 예로, 전자 장치(120)는 데이터 저장 장치일 수 있다. 이하에서는, 전자 장치(120)가 데이터 저장 장치인 경우를 가정하여 서술하도록 한다. 다만, 이는 예시적 실시예에 불과한 바, 다른 장치로부터 공급받은 전력을 이용하여 동작하는 모든 전자 장치(120)에 본 개시의 사상이 적용될 수 있음을 분명히 한다. 데이터 저장 장치(120)는 일 예로, 반도체 디스크 장치(Solid State Disk 또는 Solid State Drive, 이하 SSD라 칭함)를 구성할 수 있다. 다만, 이는 본 개시가 적용되는 일 예에 불과하며, 본 개시의 데이터 저장 장치(120)는 SSD에만 국한되지 않고, 다양한 형태로 구성 가능하다. 예를 들면, 데이터 저장 장치(120)는 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA, Personal Computer Memory Card International Assiciation), 컴팩트 플래시 카드(Compact Flash Card), 스마트 미디어 카드(Smart Media Card), 메모리 스틱, 멀티미디어 카드(Multi Media Card), SD 카드(micro SD), 유니버설 플래시 기억장치(Universal Flash Storage) 등을 구성할 수 있다.Referring to FIG. 1, a user device 100 may include a host 110 and an electronic device 120. The electronic device 120 according to one embodiment of the present disclosure may refer to operating powered by another device, such as the host 110. In one example, the electronic device 120 may be a data storage device. Hereinafter, it is assumed that the electronic device 120 is a data storage device. It should be noted, however, that this is only an illustrative embodiment, and that the teachings of this disclosure may be applied to all electronic devices 120 operating using power supplied from another device. The data storage device 120 may be a solid state disk (SSD) device. However, this is merely an example in which the present disclosure is applied, and the data storage device 120 of the present disclosure is not limited to the SSD, but may be configured in various forms. For example, the data storage device 120 may be integrated into a single semiconductor device, and may be a PC card (PCMCIA), a Compact Flash Card, a Smart Media Card, A memory stick, a multimedia card (Multi Media Card), an SD card (micro SD), and a universal flash storage device (Universal Flash Storage).

호스트(110)는 데이터 저장 장치(120)를 제어하도록 구성될 수 있다. 호스트(110)는 스마트 폰, 개인용/휴대용 컴퓨터, PDA(Personal Digital Assistant), PMP(portable media player), MP3 플레이어 등과 같은 휴대용 장치를 포함할 수 있다. 호스트(110)와 데이터 저장 장치(120)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), SATA(Serial Advanced Technology Attachment), SAS(Single Attachment Station), PCI-express 또는 IDE(Integrated Drive Electronics) 인터페이스와 같은 표준 인터페이스(standardized interface)에 의해서 연결될 수 있다. 호스트(120)와 데이터 저장 장치(120)를 연결하기 위한 인터페이스 방식은 특정 형태에 국한되지 않고, 다양하게 구성될 수 있다.Host 110 may be configured to control data storage device 120. The host 110 may include a portable device such as a smart phone, a personal / portable computer, a personal digital assistant (PDA), a portable media player (PMP), an MP3 player, The host 110 and the data storage device 120 may be connected to each other through a USB (Universal Serial Bus), a Small Computer System Interface (SCSI), an Enhanced Small Device Interface (ESDI), a Serial Advanced Technology Attachment (SATA), a Single Attachment Station And may be connected by standardized interfaces such as PCI-express or Integrated Drive Electronics (IDE) interfaces. The interface scheme for connecting the host 120 and the data storage device 120 is not limited to a specific form, and may be variously configured.

데이터 저장 장치(120)는 컨트롤러(121), 신호 커넥터(122), 전원전압 전달부(125), 전원 커넥터(125) 및 다수의 비휘발성 메모리들(128_1~128_n)을 포함할 수 있다. 본 개시에 일 실시예에 따라 신호 커넥트(122) 및 전원 커넥터(125)는 데이터 저장 장치(120)와 호스트(110)간의 인터페이스 규격에 따를 수 있다. 컨트롤러(121) 및 비휘발성 메모리들(128_1~128_n)은 각각 적어도 하나의 반도체 소자로 구성될 수 있다. 데이터 저장 장치(120)에 포함된 비휘발성 메모리들(128_1~128_n)에는 호스트(110)로부터 수신된 데이터가 저장될 수 있다. 비휘발성 메모리들(128_1~128_n)을 구현하는 데에는 플래시 메모리(flash memory)가 사용될 수 있다. 비휘발성 메모리들(128_1~128_n)를 구현하는 데에는, 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등이 사용될 수 있다. 또한, 비휘발성 메모리들(128_1~128_n)를 구현하는 데에 DRAM 이나 SRAM과 같은 휘발성 메모리가 사용되거나, 적어도 두 종류 이상의 메모리들이 혼합된 하이브리드 형태의 메모리가 사용될 수 도 있다. 다수의 비휘발성 메모리들(128_1~128_n)은 다수의 채널들(CH1~CHn)을 통해 컨트롤러(121)와 연결될 수 있다. 하나의 채널에는 적어도 하나의 비휘발성 메모리들이 연결될 수 있으며, 하나의 채널에 연결되는 비휘발성 메모리들은 동일한 데이터 버스에 연결될 수 있다.The data storage device 120 may include a controller 121, a signal connector 122, a power supply voltage transfer unit 125, a power supply connector 125 and a plurality of nonvolatile memories 128_1 to 128_n. The signal connector 122 and the power connector 125 may be in accordance with an interface specification between the data storage device 120 and the host 110 according to one embodiment of the present disclosure. The controller 121 and the nonvolatile memories 128_1 to 128_n may each be composed of at least one semiconductor element. Data received from the host 110 may be stored in the nonvolatile memories 128_1 to 128_n included in the data storage device 120. [ A flash memory may be used to implement the non-volatile memories 128_1 to 128_n. To implement the nonvolatile memories 128_1 to 128_n, PRAM, MRAM, ReRAM, FRAM, etc. may be used in addition to the flash memory. A volatile memory such as a DRAM or an SRAM may be used to implement the nonvolatile memories 128_1 to 128_n, or a hybrid type memory in which at least two types of memories are mixed may be used. The plurality of nonvolatile memories 128_1 to 128_n may be connected to the controller 121 through the plurality of channels CH1 to CHn. At least one nonvolatile memory may be connected to one channel, and nonvolatile memories connected to one channel may be connected to the same data bus.

데이터 저장 장치(120)는 신호 커넥터(122)를 통해 호스트(110)와 다수의 신호들(Sn)을 송수신할 수 있다. 신호 커넥터(122)는 호스트(110)와 직접 전기적으로 연결될 수 있도록 다수의 신호 핀들을 포함할 수 있다. 즉, 신호 커넥터(122)의 신호 핀들이 호스트(110)와 직접 전기적으로 연결됨으로써, 데이터 저장 장치(120)는 다수의 신호들(Sn)을 호스트(110)로부터 송수신할 수 있다. 신호들(Sn)은 커맨드 신호, 어드레스 신호, 데이터 신호등을 포함할 수 있다. 컨트롤러(120)는 커맨드 신호, 어드레스 신호, 데이터 신호등을 포함하는 신호들(Sn)에 기반하여 다수의 비휘발성 메모리들(128_1~128_n)에 대한 메모리 동작을 제어할 수 있다.The data storage device 120 can transmit and receive a plurality of signals Sn with the host 110 through the signal connector 122. [ The signal connector 122 may include a plurality of signal pins for direct electrical connection with the host 110. That is, the signal pins of the signal connector 122 are directly electrically connected to the host 110, so that the data storage device 120 can transmit and receive a plurality of signals Sn from the host 110. The signals Sn may include a command signal, an address signal, a data signal, and the like. The controller 120 may control the memory operation for the plurality of nonvolatile memories 128_1 to 128_n based on signals (Sn) including a command signal, an address signal, a data signal and the like.

데이터 저장 장치(120)는 전원 커넥터(126)를 통해 호스트(110)에 포함된 전원과 연결되어 전원전압들(Vm)을 공급받을 수 있다. 전원 커넥터(126)는 호스트(110)의 전원에 직접 전기적으로 연결될 수 있도록 다수의 전원 핀들을 포함할 수 있다. 즉, 전원 커넥터(126)의 전원 핀들이 호스트(110)의 전원과 직접 전기적으로 연결되어 전원전압들(Vm)을 공급받을 수 있다. 전원전압 전달부(125)는 소정의 동작을 수행하기 위하여 필요한 전원전압들(VI1~VIk)을 컨트롤러(121), 비휘발성 메모리들(128_1~128_n)에 전달할 수 있다. 일 실시예에 따라, 전원전압 전달부(125)는 전원전압(VI1~VIk)을 전달하기 위하여 다수의 도전 라인을 포함할 수 있다.The data storage device 120 may be connected to a power source included in the host 110 via the power source connector 126 to receive the power source voltages Vm. The power connector 126 may include a plurality of power pins to be electrically connected directly to a power source of the host 110. [ That is, the power pins of the power connector 126 are directly electrically connected to the power source of the host 110 to receive the power source voltages Vm. Supply voltage transfer unit 125 may transfer the necessary power supply voltage to the (VI 1 VI ~ k) in the controller 121, non-volatile memory (128_1 ~ 128_n) to perform a predetermined operation. According to one embodiment, the power supply voltage transmission portion 125 may include a number of conductive lines to deliver the power supply voltage (VI 1 VI ~ k).

일 실시예로, 데이터 저장 장치(120)는 호스트(110)에 대하여 핫 플러그 기능을 제공할 수 있다. 호스트(110)가 온 상태에서 커넥터(122, 126)를 통해 데이터 저장 장치(120)와 전기적으로 연결된 때에, 순간적으로 발생할 수 있는 돌입 전류(Inrush current)를 방지하기 위하여, 전원전압 전달부(125)는 다수의 프리차지 도전 라인을 포함할 수 있다. 전원 커넥터(126)는 호스트(110)와 전기적으로 연결될 때에, 다른 전원 핀들보다 먼저 연결되는 다수의 프리차지 핀들을 더 포함할 수 있다. 다수의 프리차지 핀들은 전원전압 전달부(125)의 다수의 프리차지 도전 라인들과 각각 전기적으로 연결될 수 있으며, 프리차지 핀들과 프리차지 도전 라인들을 이용하여 프리차지 회로를 구성할 수 있다. 일 실시예에 따라 프리차지 도전 라인은 다른 도전 라인보다 큰 저항값을 가질 수 있도록 형성될 수 있다. 프리차지 회로는 호스트(110)의 전원으로부터 전원전압을 본격적으로 제공받기에 앞서서, 데이터 저장 장치(120)의 반도체 소자들을 프리차지할 수 있다. 즉, 프리차지 회로는 돌입 전류보다 전류 크기가 상당히 작은 전류 값들의 범위를 지칭하는 타겟 범위내의 프리차지 전류를 형성하여 데이터 저장 장치(120)의 반도체 소자들에 의한 입력 커패시터를 프리차지함으로써, 돌입 전류를 방지할 수 있다. 일 예로, 돌입 전류는 10(A)에 해당하는 때에 타겟 범위는 1.5(A) 내지 2(A)에 해당할 수 있으며, 프리차지 회로를 통해 타겟 범위내의 프리차지 전류를 생성할 수 있다. 다만, 이는 일예에 불과한 바, 타겟 범위는 다양한 전류 값의 범위를 가질 수 있다. In one embodiment, the data storage device 120 may provide a hot plug function to the host 110. In order to prevent an instantaneous inrush current when the host 110 is electrically connected to the data storage device 120 through the connectors 122 and 126 in the ON state, May include a plurality of precharge conductive lines. The power connector 126 may further include a plurality of pre-charge pins, which are electrically connected to the host 110 before the other power pins. The plurality of pre-charge pins may be electrically connected to the plurality of pre-charge conductive lines of the power supply voltage transfer unit 125, respectively, and the pre-charge circuits may be formed using the pre-charge pins and the pre-charge conductive lines. According to one embodiment, the precharge conductive line may be formed to have a greater resistance value than the other conductive lines. The pre-charge circuit may pre-charge the semiconductor devices of the data storage device 120 before the power supply voltage of the host 110 is fully supplied. That is, the pre-charge circuit pre-charges the input capacitor by the semiconductor elements of the data storage device 120 by forming a pre-charge current in the target range that refers to a range of current values that are much smaller than the inrush current, Current can be prevented. For example, when the inrush current corresponds to 10 (A), the target range may correspond to 1.5 (A) to 2 (A), and the pre-charge current in the target range can be generated through the pre-charge circuit. However, this is only an example, and the target range may have a range of various current values.

프리차지 도전 라인은 입력 커패시터를 충전하기 위해 필요한 타겟 전류의 크기에 따라 다른 저항값을 갖도록 형성될 수 있다. 예를 들어, 타겟 전류의 크기가 작을수록 프리차지 도전 라인은 작은 저항값을 갖도록 형성될 수 있으며, 이에 대한 구체적인 내용은 후술한다.The precharge conduction line may be formed to have a different resistance value depending on the magnitude of the target current required to charge the input capacitor. For example, as the magnitude of the target current is smaller, the pre-charge conductive line can be formed to have a small resistance value, and a detailed description thereof will be described later.

본 개시의 일 실시예에 따른 외부로부터 전원을 공급받는 전자 장치(120)의 프리차지 회로는 프리차지 저항소자 대신에 프리차지 도전 라인을 이용하여 전자 장치(120)의 반도체 소자들에 의한 입력 커패시터를 프리차지함으로써, 효과적으로 돌입 전류를 방지할 수 있으며, 전자 장치(120)에 필요한 부품 수를 줄임으로써, 전자 장치(120)의 소형화 추세에 부합할 수 있는 효과가 있다.The precharge circuit of the externally powered electronic device 120 according to one embodiment of the present disclosure uses a precharge conductive line in place of the precharge resistive element to cause the input capacitors < RTI ID = 0.0 > The inrush current can be effectively prevented and the number of parts required for the electronic device 120 can be reduced to achieve the effect of meeting the downsizing trend of the electronic device 120. [

도 2는 본 개시의 일 실시예에 따른 전자 장치의 전원 커넥터(210) 및 전원전압 전달부(220)를 구체적으로 나타내는 도면이다.2 is a diagram specifically illustrating a power supply connector 210 and a power supply voltage transfer unit 220 of an electronic device according to an embodiment of the present disclosure.

도 2 를 참조하면, 전원 커넥터(210)는 프리차지 핀(212) 및 전원 핀(214)을 포함할 수 있다. 본 개시의 일 실시예에 따른 프리차지 핀(212)은 전원 핀(214)보다 긴 형태를 가질 수 있다. 따라서, 전원 커넥터(210)를 통해 전자 장치가 외부 전원과 전기적으로 연결될 때에 프리차지 핀(212)이 전원 핀(214)보다 먼저 연결될 수 있다. 전원전압 전달부(220)는 프리차지 도전 라인(221), 제 1 도전 라인(223) 및 제 2 도전 라인(224)을 포함할 수 있다. 프리차지 도전 라인(221)과 제 1 도전 라인(223)이 만나는 노드는 전압공급 노드(223)로 지칭될 수 있다. Referring to FIG. 2, the power supply connector 210 may include a precharge pin 212 and a power supply pin 214. The precharge pin 212 according to one embodiment of the present disclosure may have a longer form than the power supply pin 214. Therefore, when the electronic device is electrically connected to the external power supply through the power supply connector 210, the precharge pin 212 can be connected prior to the power supply pin 214. The power supply voltage transfer unit 220 may include a precharge conductive line 221, a first conductive line 223, and a second conductive line 224. The node where the precharge conductive line 221 and the first conductive line 223 meet may be referred to as a voltage supply node 223.

본 개시의 일 실시예에 따라 프리차지 도전 라인(221)은 프리차지 핀(212)과 전압공급 노드(223) 사이에 형성되어 프리차지 핀(212)과 전압공급 노드(223)를 전기적으로 연결할 수 있다. 또한, 프리차지 도전 라인(221)은 전원 커넥터(210)가 연결되는 외부 전원에 의한 돌입 전류를 방지하기 위하여 수행되는 프리차지(Precharge) 동작에 필요한 프리차지 전류를 생성하기 위하여 제 1 저항값을 갖도록 형성될 수 있다. 제 1 도전 라인(222)은 전원 핀(214)과 전압공급 노드(223) 사이에 형성되어 전원 핀(214)과 전압공급 노드(223)를 전기적으로 연결할 수 있다. 또한, 제 1 도전 라인(222)은 전원 핀(214)을 통해 외부 전원으로부터 공급된 전원전압을 전압공급 노드(223)에 전달하며, 프리차지 도전 라인(221)의 제 1 저항값보다 작은 제 2 저항값을 갖도록 형성될 수 있다. 제 2 도전 라인(224)은 다수의 반도체 소자들과 전압공급 노드(223) 사이에 형성되어 다수의 반도체 소자들과 전압공급 노드(223)를 전기적으로 연결할 수 있다. 제 2 도전 라인(224)은 다수의 반도체 소자들에 전원전압을 전달할 수 있다. 서술의 편의상, 한 개의 제 2 도전 라인(224)만을 도시하였으나, 이에 국한되지 않고 전원전압 전달부(220)는 다수의 제 2 도전 라인들을 더 포함할 수 있으며, 더 나아가, 전원전압 전달부(220)는 다수의 프리차지 도전 라인들 및 다수의 제 1 도전 라인들을 포함할 수 있다.According to one embodiment of the present disclosure, the precharge conductive line 221 is formed between the precharge pin 212 and the voltage supply node 223 to electrically connect the precharge pin 212 and the voltage supply node 223 . In addition, the pre-charge conduction line 221 is connected to the power supply connector 210 through a first resistor value to generate a pre-charge current necessary for a precharge operation performed to prevent an inrush current caused by an external power supply to which the power supply connector 210 is connected Respectively. The first conductive line 222 may be formed between the power supply pin 214 and the voltage supply node 223 to electrically connect the power supply pin 214 and the voltage supply node 223. The first conductive line 222 transfers the power supply voltage supplied from the external power supply through the power supply pin 214 to the voltage supply node 223, 2 resistance value. The second conductive line 224 may be formed between the plurality of semiconductor elements and the voltage supply node 223 to electrically connect the plurality of semiconductor elements and the voltage supply node 223. The second conductive line 224 can transfer the power supply voltage to a plurality of semiconductor elements. The power supply voltage transfer unit 220 may further include a plurality of second conductive lines, and further includes a power supply voltage transfer unit (not shown) 220 may include a plurality of precharge conductive lines and a plurality of first conductive lines.

일 실시예에 따라 반도체 소자들은 도 1 에 도시된 전자 장치(120)에 포함된 것들일 수 있다. 구체적으로, 반도체 소자들은 도 1 의 컨트롤러(121) 및 다수의 비휘발성 메모리들(128_1~128_n)을 구성할 수 있으며, 컨트롤러(121) 및 다수의 비휘발성 메모리들(128_1~128_n)은 제 2 도전 라인(224)을 통해 동작에 필요한 전원전압을 전달받을 수 있다.The semiconductor devices according to one embodiment may be those included in the electronic device 120 shown in FIG. Specifically, the semiconductor devices may constitute the controller 121 and the plurality of nonvolatile memories 128_1 to 128_n of FIG. 1, and the controller 121 and the plurality of nonvolatile memories 128_1 to 128_n may constitute the second And may receive the power supply voltage necessary for operation through the conductive line 224.

이하, 본 개시에 따른 전원 커넥트(210) 및 전원전압 전달부(220)의 동작을 구체적으로 서술하며, 서술의 편의상 다수의 반도체 소자들은 그에 대응하는 커패시터(CIN) 및 부하(Load)로 나타내었다. 커패시터(CIN)는 도 1 의 전자 장치(120)의 입력 커패시터일 수 있으며, 부하(Load)는 도 1의 전자 장치(120)의 입력 부하일 수 있다. 프리차지 핀(212) 및 프리차지 도전 라인(221)으로 구성되는 프리차지 회로는 외부 전원에 의한 돌입 전류를 방지하기 위하여 커패시터(CIN)를 프리차지할 수 있다. 즉, 프리차지 핀(212)은 전원 핀(214)보다 먼저 외부 전원에 전기적으로 연결될 수 있으며, 프리차지 회로는 별도의 저항 소자를 포함하지 않고, 제 1 저항값을 갖는 제 1 프리차지 도전 라인(221) 및 외부 전원으로부터의 전원전압을 이용하여 타겟 범위 내의 프리차지 전류를 생성할 수 있다. 프리차지 회로는 프리차지 전류를 이용하여 커패시터(CIN)를 프리차지(①Precharge)할 수 있다.Hereinafter, the operation of the power supply connection 210 and the power supply voltage transfer unit 220 according to the present disclosure will be described in detail. For convenience of description, a plurality of semiconductor devices are represented by a corresponding capacitor C IN and a load . The capacitor C IN may be the input capacitor of the electronic device 120 of FIG. 1, and the load may be the input load of the electronic device 120 of FIG. The pre-charge circuit composed of the pre-charge pin 212 and the pre-charge conductive line 221 can pre-charge the capacitor C IN to prevent an inrush current by an external power source. In other words, the pre-charge pin 212 may be electrically connected to the external power supply before the power supply pin 214. The pre-charge circuit does not include a separate resistive element, The precharge current in the target range can be generated by using the power source voltage from the external power source 221 and the external power source. The pre-charge circuit can precharge the capacitor C IN by using the pre-charge current.

전원 핀(214)이 외부 전원에 전기적으로 연결된 때에는, 커패시터(CIN)가 프리차지된 상태이므로, 커패시터(CIN)를 차지하기 위해 발생될 수 있는 돌입 전류를 미연에 방지하고, 제 1 도전 라인(222) 및 제 2 도전 라인(223)을 통해 안정적으로 부하(Load)에 전원전압을 제공(②Supply)할 수 있다. 일 실시예로, 커패시터(CIN)에 대한 프리차지 동작을 완료하고 부하(Load)에 전원전압을 제공할 때에, 프리차지 도전 라인(221)의 제 1 저항값은 제 1 도전 라인(222)의 제 2 저항값보다 크기 때문에 프리차지 도전 라인(221)에 흐르는 전류는 제 1 도전 라인(222)에 흐르는 전류보다 작을 수 있다.When the power pin 214 is electrically connected to an external power source, a capacitor, so (C IN) is a precharge state, preventing a rush current which may be generated to take up the capacitor (C IN) in advance, and the first challenge The power supply voltage can be stably supplied to the load through the line 222 and the second conductive line 223. In one embodiment, when completing the pre-charge operation for capacitor C IN and providing a power supply voltage to the load, the first resistance value of pre-charge conductive line 221 is applied to first conductive line 222, The current flowing in the pre-charge conductive line 221 may be smaller than the current flowing in the first conductive line 222. [0053] FIG.

본 개시의 일 실시예에 따라, 프리차지 도전 라인(221)의 길이, 너비 및 도전성 중 적어도 하나는 제 1 도전 라인(222)과 다르게 형성함으로써, 서로 다른 저항값을 갖도록 할 수 있다. 이에 대한 구체적인 내용은 후술한다.According to one embodiment of the present disclosure, at least one of the length, the width, and the conductivity of the pre-charge conductive line 221 may be formed to be different from that of the first conductive line 222 to have different resistance values. Details of this will be described later.

도 3a 및 도 3b는 본 개시의 일 실시예에 따른 전자 장치의 전원전압 전달부(320a, 320b)의 구체적인 구성을 나타내기 위한 도면이다.FIGS. 3A and 3B are views showing specific configurations of the power supply voltage transfer parts 320a and 320b of the electronic device according to the embodiment of the present disclosure.

도 3a를 참조하면, 전원전압 전달부(320a)는 전원 커넥터(310a)와 전기적으로 연결되어 외부 전원으로부터의 전원전압을 전원전압 전달부(320a)를 포함하는 전자 장치에 제공할 수 있다. 전원 커넥터(310a)는 프리차지 핀(312a) 및 전원 핀(314a)을 포함할 수 있다. 전원전압 전달부(320a)는 프리차지 도전 라인(321a), 제 1 도전 라인(322a) 및 제 2 도전 라인(324a)을 포함할 수 있으며, 프리차지 도전 라인(321a)과 제 1 도전 라인(322a) 및 제 2 도전 라인(324a)은 전원공급 노드(323a)에서 만날 수 있다.Referring to FIG. 3A, the power supply voltage transfer unit 320a may be electrically connected to the power supply connector 310a to provide a power supply voltage from the external power supply to the electronic apparatus including the power supply voltage transfer unit 320a. The power supply connector 310a may include a precharge pin 312a and a power supply pin 314a. The power supply voltage transfer unit 320a may include a precharge conductive line 321a, a first conductive line 322a and a second conductive line 324a and may include a precharge conductive line 321a and a first conductive line 322a and the second conductive line 324a may meet at the power supply node 323a.

본 개시의 일 실시예에 따른 프리차지 도전 라인(321a)은 제 1 도전 라인(322a)과 비교하여 동일한 너비 및 동일한 도전성을 가지면서 더 길게 형성될 수 있다. 일 예로, 도 1 의 전자 장치(120)를 구성하는 회로 기판의 영역 중 컨트롤러(121), 비휘발성 메모리 장치들(128_1~128_n)이 실장된 영역을 제외한 영역에 프리차지 도전 라인(321a)과 제 1 도전 라인(322a)이 형성될 수 있다. 커패시터(CIN)에 대한 프리차지 동작에 필요한 타겟 범위 내의 프리차지 전류를 생성하기 위해 프리차지 도전 라인(321a)을 회로 기판의 빈 영역을 이용하여 형성할 수 있다. 이와 같은 구성을 통하여, 프리차지 도전 라인(321a)이 갖는 저항값이 제 1 도전 라인(322a)이 갖는 저항값보다 크게할 수 있다. The precharge conductive line 321a according to an embodiment of the present disclosure may be formed to have the same width and the same conductivity and longer than the first conductive line 322a. For example, in the area of the circuit board constituting the electronic device 120 of FIG. 1, the area excluding the area where the controller 121 and the nonvolatile memory devices 128_1 to 128_n are mounted is pre-charge conductive line 321a A first conductive line 322a may be formed. The pre-charge conduction line 321a can be formed using the free area of the circuit board to generate the pre-charge current within the target range required for the pre-charge operation for the capacitor C IN . With such a configuration, the resistance value of the pre-charge conductive line 321a can be made larger than the resistance value of the first conductive line 322a.

도 1의 전자 장치(120)의 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 타겟 범위 및 향후 프리차지 핀(312a)과 연결될 외부 전원의 전압 레벨을 고려하여, 프리차지 도전 라인(321a)의 길이가 결정될 수 있다. 예를 들면, 도 1 의 전자 장치(120)의 특성상 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 레벨이 낮을수록 또는 향후 연결될 외부 전원의 전압 레벨이 클수록, 프리차지 도전 라인(331a)의 길이가 더 길게 형성될 수 있으며, 필요한 프리차지 전류의 레벨이 높을수록 또는 향후 연결될 외부 전원의 전압 레벨이 작을수록, 프리차지 도전 라인(321a)의 길이가 더 짧게 형성될 수 있다. In consideration of the target range of the pre-charge current required in the pre-charge operation for the capacitor C IN of the electronic device 120 of FIG. 1 and the voltage level of the external power source to be connected to the pre-charge pin 312a in the future, The length of the first portion 321a can be determined. For example, as the level of the pre-charge current required in the pre-charge operation for the capacitor C IN is lower or the voltage level of the external power source to be connected in the future is larger, the pre- The length of the precharge conductive line 321a may be formed to be longer as the level of the precharge current required or the voltage level of the external power source to be connected is smaller.

도 3b에서는 도 3a와 비교하여 달라진 구성을 중심으로 서술한다. 도 3b를 참조하면, 본 개시의 일 실시예에 따른 프리차지 도전 라인(321b)은 일직선으로 형성된 제 1 도전 라인(322b)과 비교하여 사각형의 모양이 반복되는 패턴을 가지도록 회로 기판 상에 형성될 수 있다. 이 때, 프리차지 도전 라인(321b)의 너비 및 도전성은 제 1 도전 라인(322b)의 너비 및 도전성과 동일할 수 있다. 이와 같은 구성을 통하여, 프리차지 도전 라인(321b)이 갖는 저항값이 제 1 도전 라인(322b)이 갖는 저항값보다 크게할 수 있다. 일 실시예에 따라, 도 1의 전자 장치(120)의 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 타겟 범위 및 향후 프리차지 핀(312b)과 연결될 외부 전원의 전압 레벨을 고려하여, 프리차지 도전 라인(321b)의 패턴 간격(PW)이 결정될 수 있다. 예를 들면, 도 1 의 전자 장치(120)의 특성상 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 레벨이 낮을수록 또는 향후 연결될 외부 전원의 전압 레벨이 클수록, 프리차지 도전 라인(331b)의 패턴 간격(pattern width, PW)이 더 좁게 형성될 수 있으며, 필요한 프리차지 전류의 레벨이 높을수록 또는 향후 연결될 외부 전원의 전압 레벨이 작을수록, 프리차지 도전 라인(331b)의 패턴 간격(PW)이 더 넓게 형성될 수 있다. 다만, 프리차지 도전 라인(321b)이 갖는 사각형의 모양이 반복되는 패턴은 일 실시예에 불과한 바, 세모 모양, 원 모양, 지그재그 모양, 나선형 모양 등과 같은 다양한 모양이 반복되는 패턴 적용이 가능할 수 있다. 이를 통해, 도 3a의 프리차지 도전 라인(321a)이 형성되기 위해 필요한 회로 기판의 영역보다 프리차지 도전 라인(321b)이 형성되기 위해 필요한 회로 기판의 영역이 더 작을 수 있으며, 이를 통해 좀더 효율적인 회로 기판 활용이 가능한 효과가 있다.In FIG. 3B, description will be made mainly on the configuration which is different from FIG. 3A. Referring to FIG. 3B, the pre-charge conductive line 321b according to an embodiment of the present disclosure is formed on a circuit board so as to have a pattern in which the shape of a quadrangle is repeated as compared with the first conductive line 322b formed in a straight line . At this time, the width and conductivity of the pre-charge conductive line 321b may be the same as the width and conductivity of the first conductive line 322b. With such a configuration, the resistance value of the pre-charge conductive line 321b can be made larger than the resistance value of the first conductive line 322b. According to one embodiment, consideration is given to the target range of the pre-charge current required in the pre-charge operation for the capacitor C IN of the electronic device 120 of FIG. 1 and the voltage level of the external power source to be connected to the pre-charge pin 312b in the future , The pattern interval PW of the pre-charge conductive line 321b can be determined. For example, as the level of the pre-charge current required in the pre-charge operation for the capacitor C IN is lower or the voltage level of the external power source to be connected in the future is larger, the pre- The pattern interval (PW) of the precharge conductive line 331b may be narrower, and the higher the level of the pre-charge current required or the voltage level of the external power source to be connected in the future, (PW) can be formed wider. However, the pattern in which the shape of the rectangle of the pre-charge conductive line 321b is repeated is merely an embodiment, and it is possible to apply a pattern in which various shapes such as a triangular shape, a circular shape, a zigzag shape, . Thereby, the area of the circuit board necessary for the pre-charge conductive line 321b to be formed is smaller than the area of the circuit board necessary for forming the pre-charge conductive line 321a of FIG. 3A, There is an effect that the substrate can be utilized.

도 4는 본 개시의 다른 실시예에 따른 전원전압 전달부(320c)의 구체적인 구성을 나타내기 위한 도면이다.4 is a diagram illustrating a specific configuration of the power supply voltage transfer unit 320c according to another embodiment of the present disclosure.

도 4에서는 도 3a와 비교하여 달라진 구성을 중심으로 서술하겠다. 도 4를 참조하면, 본 개시의 일 실시예에 따른 프리차지 도전 라인(321c)의 너비(W1)는 제 1 도전 라인(332c)의 너비(W2)보다 좁을 수 있다. 이 때, 프리차지 도전 라인(321c)의 길이 및 도전성은 제 1 도전 라인(332c)의 길이 및 도전성과 동일할 수 있다. 이와 같은 구성을 통하여, 프리차지 도전 라인(321c)이 갖는 저항값이 제 1 도전 라인(322c)이 갖는 저항값보다 크게할 수 있다. 일 실시예에 따라, 도 1의 전자 장치(120)의 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 타겟 범위 및 향후 프리차지 핀(312c)과 연결될 외부 전원의 전압 레벨을 고려하여, 프리차지 도전 라인(321c)의 너비(W1)가 결정될 수 있다. 예를 들면, 도 1 의 전자 장치(120)의 특성상 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 레벨이 낮을수록 또는 향후 연결될 외부 전원의 전압 레벨이 클수록, 프리차지 도전 라인(331c)의 너비(W1)가 더 좁게 형성될 수 있으며, 필요한 프리차지 전류가 높을수록 또는 향후 연결될 외부 전원의 전압 레벨이 작을수록, 프리차지 도전 라인(331c)의 너비(W1)가 더 넓게 형성될 수 있다.In FIG. 4, description will be made centering on the configuration which is different from FIG. 3A. 4, the width W1 of the precharge conductive line 321c according to an embodiment of the present disclosure may be narrower than the width W2 of the first conductive line 332c. At this time, the length and conductivity of the pre-charge conductive line 321c may be the same as the length and conductivity of the first conductive line 332c. With such a configuration, the resistance value of the pre-charge conductive line 321c can be made larger than the resistance value of the first conductive line 322c. According to one embodiment, considering the target range of the pre-charge current required in the pre-charge operation for the capacitor CIN of the electronic device 120 of FIG. 1 and the voltage level of the external power source to be connected to the precharge pin 312c in the future , And the width W1 of the precharge conductive line 321c can be determined. For example, as the level of the pre-charge current required in the pre-charge operation for the capacitor C IN is lower or the voltage level of the external power source to be connected in the future is larger, the pre- The width W1 of the precharge conductive line 331c may be formed to be narrower as the required pre-charge current is higher or the voltage level of the external power source to be connected is smaller in the future, .

도 5는 본 개시의 다른 실시예에 따른 전원전압 전달부(320d)의 구체적인 구성을 나타내기 위한 도면이다.5 is a diagram illustrating a specific configuration of the power supply voltage transfer unit 320d according to another embodiment of the present disclosure.

도 5에서는 도 3a와 비교하여 달라진 구성을 중심으로 서술하겠다. 도 5를 참조하면, 본 개시의 일 실시예에 따른 프리차지 도전 라인(321d)의 도전성은 제 1 도전 라인(322d)의 도전성보다 클 수 있다. 일 실시예로, 프리차지 도전 라인(321d)은 제 1 타입 물질로 형성될 수 있으며, 제 1 도전 라인(322d)은 제 2 타입 물질로 형성될 수 있다. 제 1 타입 물질은 제 2 타입 물질보다 상대적으로 도전성이 높을 수 있다. 예를 들어, 제 1 타입 물질은 알루미늄(Al), 아연(Zn) 등에 해당될 수 있으며, 제 2 타입 물질은 금(Au), 은(Ag), 구리(Cu) 등에 해당될 수 있다. 또한, 제 1 타입 물질 및 제 2 타입 물질은 2 종 이상의 금속들로부터 형성된 합금으로 형성될 수 있다. 이와 같은 구성을 통하여, 프리차지 도전 라인(321d)이 갖는 저항값이 제 1 도전 라인(322d)이 갖는 저항값보다 크게할 수 있다. In FIG. 5, description will be made centering on the configuration that is different from FIG. 3A. Referring to FIG. 5, the conductivity of the pre-charge conductive line 321d according to one embodiment of the present disclosure may be greater than the conductivity of the first conductive line 322d. In one embodiment, the precharge conductive line 321d may be formed of a first type material and the first conductive line 322d may be formed of a second type material. The first type material may be relatively more conductive than the second type material. For example, the first type material may correspond to aluminum (Al), zinc (Zn), and the second type material may correspond to gold (Au), silver (Ag), copper (Cu) Also, the first type material and the second type material may be formed of an alloy formed from two or more metals. With such a configuration, the resistance value of the pre-charging conductive line 321d can be made larger than the resistance value of the first conductive line 322d.

일 실시예에 따라, 도 1의 전자 장치(120)의 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 타겟 범위 및 향후 프리차지 핀(312d)과 연결될 외부 전원의 전압 레벨을 고려하여, 프리차지 도전 라인(321d)의 도전성이 결정될 수 있다. 예를 들면, 도 1 의 전자 장치(120)의 특성상 커패시터(CIN)에 대한 프리차지 동작시 필요한 프리차지 전류의 레벨이 낮을수록 또는 향후 연결될 외부 전원의 전압 레벨이 클수록, 프리차지 도전 라인(321d)의 도전성은 더 작게 형성될 수 있으며, 필요한 프리차지 전류가 높을수록 또는 향후 연결될 외부 전원의 전압 레벨이 작을수록, 프리차지 도전 라인(321d)의 도전성은 더 크게 형성될 수 있다. 이를 위하여, 프리차지 도전 라인(321d)의 결정된 도전성에 따라 프리차지 도전 라인(331d)을 형성하기 위한 제 1 도전물질이 다를 수 있다.According to one embodiment, consideration is given to the target range of the pre-charge current required in the pre-charge operation for the capacitor C IN of the electronic device 120 of FIG. 1 and the voltage level of the external power source to be connected to the pre-charge pin 312d in the future Thus, the conductivity of the pre-charge conductive line 321d can be determined. For example, as the level of the pre-charge current required in the pre-charge operation for the capacitor C IN is lower or the voltage level of the external power source to be connected in the future is larger, the pre- The conductivity of the pre-charge conduction line 321d may be made smaller, and the higher the pre-charge current required or the voltage level of the external power source to be connected in the future, the greater the conductivity of the pre-charge conduction line 321d. For this purpose, the first conductive material for forming the pre-charge conductive line 331d may be different depending on the determined conductivity of the pre-charge conductive line 321d.

도 3a 내지 도 5에서는 프리차지 도전 라인의 길이, 너비 및 도전성 중 어느 하나가 제 1 도전 라인과 다른 것을 서술하고 있으나, 이에 국한되지 않으며, 프리차지 도전 라인의 길이, 너비 및 도전성 중 적어도 두 개가 제 1 도전 라인과 다를 수 있다.3A to 5 illustrate that the length, width, and conductivity of the pre-charge conductive line are different from those of the first conductive line. However, the present invention is not limited thereto, and at least two of the length, And may be different from the first conductive line.

도 6a 내지 도 6b는 본 개시의 일 실시예에 따라 전자 장치에 포함된 회로 기판(400a, 400b)을 나타내는 도면이다.6A-6B illustrate circuit boards 400a and 400b included in an electronic device according to one embodiment of the present disclosure.

도 1 및 도 6a를 참조하면, 전자 장치(120)에 포함된 회로 기판(400a)의 일면(410a)에는 프리차지 도전 라인(420a)과 제 1 도전 라인(430a)이 형성될 수 있다. 즉, 전술한 바와 같이, 프리차지 도전 라인(420a)이 제 1 도전 라인(430a)보다 더 큰 저항값을 갖도록 회로 기판(400a)의 일면(410a)에 형성될 수 있다.Referring to FIGS. 1 and 6A, a pre-charge conductive line 420a and a first conductive line 430a may be formed on one surface 410a of a circuit board 400a included in the electronic device 120. FIG. That is, as described above, the pre-charge conductive line 420a may be formed on one surface 410a of the circuit board 400a so as to have a larger resistance value than the first conductive line 430a.

도 6b를 참조하면, 도 6a와 달리 프리차지 도전 라인(420b)은 회로 기판(400b)의 일면(410b) 및 이면(411b)에 형성될 수 있다. 즉, 프리차지 도전 라인(420b)은 일면(410b)에 형성된 제 1 도전 패턴(421b), 회로 기판(400b)을 관통하는 관통비아(422b) 및 이면(411b)에 형성된 제 2 도전 패턴(423b)을 포함할 수 있다. 이와 같은 구성을 통하여, 도 6a보다 프리차지 도전 라인(420b)이 형성되기 위해 필요한 회로 기판의 영역이 더 작을 수 있다. 더 나아가, 프리차지 도전 라인(420b)의 제 1 도전 패턴(421b) 및 제 2 도전 패턴(423b)의 도전성을 관통비아(422b)의 도전성과 상이하게 형성할 수 있다. 예를 들면, 제 1 도전 패턴(421b) 및 제 2 도전 패턴(423b)의 도전성보다 관통 비아(422b)의 도전성이 작게되도록 형성함으로써, 본 개시의 일 실시예 따른 프리차지 도전 라인(420b)의 저항값이 제 1 도전 라인(430b)의 저항값보다 더 크게 할 수 있다.6B, the pre-charge conductive line 420b may be formed on one surface 410b and the rear surface 411b of the circuit board 400b, unlike FIG. 6A. That is, the pre-charge conductive line 420b includes a first conductive pattern 421b formed on one surface 410b, a through-hole via 422b penetrating the circuit board 400b, and a second conductive pattern 423b formed on the rear surface 411b ). 6A, the area of the circuit board necessary for forming the pre-charge conductive line 420b may be smaller. Furthermore, the conductance of the first conductive pattern 421b and the second conductive pattern 423b of the pre-charge conductive line 420b can be made different from that of the through via 422b. For example, by forming the through vias 422b so that the conductance of the through vias 422b is smaller than the conductivities of the first and second conductive patterns 421b and 423b, The resistance value can be made larger than the resistance value of the first conductive line 430b.

도 7은 본 개시의 다른 실시예에 따른 전자 장치에 포함된 다층 회로 기판(500)을 나타내는 도면이다.7 is a view of a multilayer circuit board 500 included in an electronic device according to another embodiment of the present disclosure.

도 7을 참조하면, 본 개시의 다른 실시예에 따라 도 1의 전자 장치(120)에 포함된 회로 기판(500)은 다층 회로 기판(500)일 수 있다. 다층 회로 기판(500)은 절연층을 2개 층 구조로 형성된 코어리스(coreless) 다층 회로 기판일 수 있다. 일 실시예로, 다층 회로 기판(500)에 각각의 절연층에 형성된 다수의 도전 패턴들 및 각각의 절연층을 관통하는 다수의 관통 비아들을 포함하는 프리차지 도전 라인이 형성될 수 있다. 즉, 다층 회로 기판(500)은 제 1 절연층(510) 및 제 2 절연층(520)을 포함할 수 있다. 다층 회로 기판(500)에는 프리차지 도전 라인이 형성될 수 있다. 프리차지 도전 라인은 제 1 절연층(510)의 상면에 형성된 제 1 도전 패턴(511, 512), 제 1 절연층(510)과 제 2 절연층(520) 사이의 경계에 형성된 제 2 도전 패턴(521, 522), 제 2 절연층(520)의 하면에 형성된 제 3 도전 패턴(525), 제 1 절연층(510)을 관통하여 제 1 도전 패턴(511, 512) 및 제 2 도전 패턴(521, 522)과 전기적으로 연결된 제 1 관통 비아(513, 514) 및 제 2 절연층(520)을 관통하여 제 2 도전 패턴(521, 522) 및 제 3 도전 패턴(525)과 전기적으로 연결된 제 2 관통 비아(523, 524)을 포함할 수 있다. 또한, 일 실시예로, 제 1 관통 비아(523, 524)의 도전성은 제 1 도전 패턴(511, 512)의 도전성 및 제 2 도전 패턴(521, 522)의 도전성과 각각 다를 수 있다.Referring to FIG. 7, a circuit board 500 included in the electronic device 120 of FIG. 1 according to another embodiment of the present disclosure may be a multilayer circuit board 500. The multilayer circuit board 500 may be a coreless multilayer circuit board having an insulating layer formed in a two-layer structure. In one embodiment, a precharge conductive line may be formed in the multilayer circuit board 500, including a plurality of conductive patterns formed in each insulating layer and a plurality of through vias passing through the respective insulating layers. That is, the multilayer circuit board 500 may include a first insulating layer 510 and a second insulating layer 520. The multi-layer circuit board 500 may be formed with a pre-charge conductive line. The precharge conductive line includes a first conductive pattern 511 and 512 formed on the upper surface of the first insulating layer 510 and a second conductive pattern 511 and 512 formed on the boundary between the first insulating layer 510 and the second insulating layer 520. [ A third conductive pattern 525 formed on the lower surface of the second insulating layer 520 and the first conductive patterns 511 and 512 and the second conductive pattern 521 penetrating the first insulating layer 510 522 and the third conductive pattern 525 through the first through vias 513, 514 and the second insulating layer 520 electrically connected to the second conductive patterns 521, Two through vias 523 and 524, respectively. In addition, in one embodiment, the conductance of the first through vias 523 and 524 may be different from the conductivity of the first conductive patterns 511 and 512 and the conductivity of the second conductive patterns 521 and 522, respectively.

도 8a 및 도 8b는 본 개시의 또 다른 실시예에 따른 전자 장치에 포함된 다층 회로 기판(600a, 600b)을 나타내는 도면이다.8A and 8B are views showing multilayer circuit boards 600a and 600b included in an electronic device according to another embodiment of the present disclosure.

도 8a를 참조하면, 본 개시의 다른 실시예에 따라 도 1 의 전자 장치(120)에 포함된 회로 기판(600a)은 다층 회로 기판(600a)일 수 있으며, 다층 회로 기판(600a)에 형성된 프리차지 도전 라인의 일 예를 보여준다. 다층 회로 기판(600a)은 절연층을 3개 층 구조로 형성된 코어리스 다층 회로 기판일 수 있다. 다층 회로 기판(600a)은 제 1 절연층(610a), 제 2 절연층(620a) 및 제 3 절연층(630a)을 포함할 수 있다. 프리차지 도전 라인은 제 1 절연층(610a)의 상면에 형성된 제 1 도전 패턴(611a, 612a), 제 1 절연층(610a)과 제 2 절연층(620a) 사이의 경계에 형성된 제 2 도전 패턴(621a, 622a), 제 2 절연층(620a)과 제 3 절연층(630a) 사이의 경계에 형성된 제 3 도전 패턴(631a, 632a), 제 3 절연층(630a)의 하면에 형성된 제 4 도전 패턴(635a), 제 1 절연층(610a)을 관통하여 제 1 도전 패턴(611a, 612a) 및 제 2 도전 패턴(621a, 622a)과 전기적으로 연결된 제 1 관통 비아(613a, 614a), 제 2 절연층(620a)을 관통하여 제 2 도전 패턴(621a, 622a) 및 제 3 도전 패턴(631a, 632a)과 전기적으로 연결된 제 2 관통 비아(623a, 624a) 및 제 3 절연층(630a)을 관통하여 제 3 도전 패턴(631a, 632a) 및 제 4 도전 패턴(635a)과 전기적으로 연결된 제 3 관통 비아(633a, 634a)을 포함할 수 있다.8A, a circuit board 600a included in the electronic device 120 of FIG. 1 according to another embodiment of the present disclosure may be a multi-layer circuit board 600a, Quot; charge < / RTI > The multilayer circuit board 600a may be a coreless multi-layer circuit board having an insulating layer formed into a three-layer structure. The multilayer circuit board 600a may include a first insulating layer 610a, a second insulating layer 620a, and a third insulating layer 630a. The precharge conductive line includes first conductive patterns 611a and 612a formed on the upper surface of the first insulating layer 610a and second conductive patterns 611a and 612b formed on the boundary between the first insulating layer 610a and the second insulating layer 620a. The third conductive patterns 631a and 632a formed on the boundary between the second insulating layer 620a and the third insulating layer 630a and the third conductive patterns 631a and 632b formed on the lower surface of the third insulating layer 630a, Pattern 635a and first through vias 613a and 614a electrically connected to the first conductive patterns 611a and 612a and second conductive patterns 621a and 622a through the first insulating layer 610a, The second through vias 623a and 624a and the third insulating layer 630a which are electrically connected to the second conductive patterns 621a and 622a and the third conductive patterns 631a and 632a through the insulating layer 620a, And third through vias 633a and 634a electrically connected to the third and fourth conductive patterns 631a and 632a and the fourth conductive pattern 635a.

도 8b를 참조하면, 다층 회로 기판(600b)에 형성된 제 1 도전 라인의 일 예를 보여준다. 제 1 도전 라인은 제 1 절연층(610b)의 상면에 형성된 제 1 도전 패턴(611b, 612b), 제 1 절연층(610b)과 제 2 절연층(620b) 사이의 경계에 형성된 제 2 도전 패턴(621a) 및 제 1 절연층(610b)을 관통하여 제 1 도전 패턴(611b, 612b) 및 제 2 도전 패턴(621b)과 전기적으로 연결된 제 1 관통 비아(613b, 614b)을 포함할 수 있다. 도 8a의 프리차지 도전 라인과 비교하여, 제 1 도전 라인은 적은 개수의 관통 비아를 포함할 수 있다. 또한, 도 8a의 프리차지 도전 라인과 비교하여, 제 1 도전 라인은 적은 개수의 도전 패턴을 포함할 수 있다. 8B, an example of a first conductive line formed on the multilayer circuit board 600b is shown. The first conductive line includes first conductive patterns 611b and 612b formed on the upper surface of the first insulating layer 610b and second conductive patterns 611b and 612b formed on the boundary between the first insulating layer 610b and the second insulating layer 620b. And first through vias 613b and 614b electrically connected to the first conductive patterns 611b and 612b and the second conductive patterns 621b through the first insulating layer 621a and the first insulating layer 610b. Compared to the precharge conductive line of Figure 8A, the first conductive line may include a small number of through vias. Further, as compared with the pre-charge conductive line of Fig. 8A, the first conductive line may include a small number of conductive patterns.

이와 같은 구성을 통해, 도 8a의 프리차지 도전 라인은 제 1 도전 라인보다 저항값이 더 클 수 있다. 다만, 도 8a 및 도 8b에 도시된 구성은 본 개시의 일 실시예에 불과한 바, 이에 국한되지 않으며 다양하게 프리차지 도전 라인, 제 1 도전 라인이 형성될 수 있다.With such a configuration, the precharge conductive line of FIG. 8A may have a resistance value larger than that of the first conductive line. However, the configuration shown in FIGS. 8A and 8B is only one embodiment of the present disclosure, but the present invention is not limited thereto, and various precharge conductive lines, first conductive lines may be formed.

도 9는 본 개시의 일 실시예에 따른 전자 장치에 포함된 전원 커넥터(710)를 나타내는 도면이다.9 is a diagram illustrating a power connector 710 included in an electronic device according to an embodiment of the present disclosure.

도 9를 참조하면, 전원 커넥터(710)는 프리차지 핀(711) 및 전원 핀(712)을 포함할 수 있다. 프리차지 핀(711)은 전원전압 전달부(720)의 프리차지 도전 라인과 전기적으로 연결될 수 있으며, 전원 핀(712)은 전원전압 전달부(720)의 제 1 도전 라인과 전기적으로 연결될 수 있다. 전원 커넥터(710)는 전자 장치에 전원전압을 공급하기 위하여 외부 전원부(Power Source Unit, PSU)과 전기적으로 연결될 수 있다. 외부 전원부(PSU)는 전원(PS), 프리차지 핀(711)과 전기적으로 연결되는 제 1 소켓(S1) 및 전원 핀(712)과 전기적으로 연결되는 제 2 소켓(S2)을 포함할 수 있다. 본 개시의 일 실시예에 따라, 프리차지 핀(711)은 전원 핀(712)과 핀의 길이가 동일할 수 있다. 전원 핀(712)은 비도전성 영역(712a)을 포함할 수 있다. 따라서, 프리차지 핀(711)과 전원 핀(712)의 핀 길이는 동일하여도, 프리차지 핀(711)이 외부 전원부(PSU)와 먼저 전기적으로 연결될 수 있다. 전원 핀(712)에 포함된 비도전성 영역(712a)의 크기 및 위치는 다양할 수 있다. 9, the power supply connector 710 may include a precharge pin 711 and a power supply pin 712. The precharge pin 711 may be electrically connected to the precharge conductive line of the power supply voltage transfer unit 720 and the power supply pin 712 may be electrically connected to the first conductive line of the power supply voltage transfer unit 720 . The power connector 710 may be electrically connected to a power source unit (PSU) to supply a power source voltage to the electronic device. The external power supply unit PSU may include a power source PS, a first socket S1 electrically connected to the precharge pin 711 and a second socket S2 electrically connected to the power pin 712 . According to one embodiment of the present disclosure, the precharge pin 711 may have the same length as the power pin 712 and the pin. The power pin 712 may include a non-conductive region 712a. Therefore, even if the pin length of the precharge pin 711 and the power supply pin 712 is the same, the precharge pin 711 can be electrically connected to the external power supply unit PSU first. The size and location of the non-conductive area 712a included in the power pin 712 may vary.

도 10은 본 개시의 다른 실시예에 따른 전자 장치의 전원 커넥터(210) 및 전원전압 전달부(220)를 구체적으로 나타내는 도면이다.10 is a diagram specifically showing a power supply connector 210 and a power supply voltage transfer unit 220 of an electronic device according to another embodiment of the present disclosure.

도 10을 참조하면, 전원 커넥터(810)는 제 1 프리차지 핀(811), 제 1 전원 핀, 제 2 프리차지 핀(813) 및 제 2 전원 핀(814)을 포함할 수 있다. 본 개시의 일 실시예에 따른 제 1 프리차지 핀(811)은 제 1 전원 핀(812)보다 길고, 제 2 프리차지 핀(813)은 제 2 전원 핀(814)보다 긴 형태를 가질 수 있다. 다만, 이는 일 실시예로, 도 9에 개시된 전원 핀(712) 구성이 도 10의 전원 핀(812, 814)에 적용될 수 있다. 전원 커넥터(810)는 외부 전원부(PSU)와 전기적으로 연결될 수 있다. 외부 전원부(PSU)는 제 1 전원(PS1), 제 1 전원(PS1)과 전기적으로 연결된 제 1 소켓(S1) 및 제 2 소켓(S2), 제 2 전원(PS2), 제 2 전원(PS2)과 전기적으로 연결된 제 3 소켓(S3) 및 제 4 소켓(S4)을 포함할 수 있다. 제 1 프리차지 핀(811) 및 제 1 전원 핀(812)은 각각 제 1 소켓(S1) 및 제 2 소켓(S2)과 전기적으로 연결될 수 있으며, 제 1 전원전압(V1)을 제 1 전원(PS1)을 통해 공급받을 수 있다. 제 2 프리차지 핀(813) 및 제 2 전원 핀(814)은 각각 제 3 소켓(S3) 및 제 4 소켓(S4)과 전기적으로 연결될 수 있으며, 제 2 전원전압(V2)을 제 2 전원(PS2)을 통해 공급받을 수 있다. Referring to FIG. 10, the power connector 810 may include a first precharge pin 811, a first power pin, a second precharge pin 813, and a second power pin 814. The first precharge pin 811 according to an embodiment of the present disclosure may be longer than the first power supply pin 812 and the second precharge pin 813 may have a longer shape than the second power supply pin 814 . However, in one embodiment, the configuration of the power pins 712 shown in FIG. 9 may be applied to the power pins 812 and 814 shown in FIG. The power supply connector 810 may be electrically connected to an external power supply unit (PSU). The external power supply unit PSU includes a first power supply PS1, a first socket S1 and a second socket S2 electrically connected to the first power supply PS1, a second power supply PS2, a second power supply PS2, A third socket S3 and a fourth socket S4 which are electrically connected to the first and second sockets. The first precharge pin 811 and the first power pin 812 may be electrically connected to the first socket S1 and the second socket S2 respectively and may supply the first power source voltage V1 to the first power source PS1). The second precharge pin 813 and the second power supply pin 814 may be electrically connected to the third and fourth sockets S3 and S4 respectively and may connect the second power supply voltage V2 to the second power supply PS2).

전원전압 전달부(820)는 제 1 프리차지 도전 라인(821), 제 1 도전 라인(823), 제 2 도전 라인(824), 제 2 프리차지 도전 라인(825), 제 3 도전 라인(826) 및 제 4 도전 라인(828)을 포함할 수 있다. 제 1 프리차지 도전 라인(821)은 제 1 프리차지 핀(811)과 제 1 전압공급 노드(823) 사이에 형성되어 제 1 프리차지 핀(811)과 제 1 전압공급 노드(823)를 전기적으로 연결될 수 있다. 제 1 프리차지 도전 라인(821)은 제 1 전원(PS1)에 의한 돌입 전류를 방지하기 위하여 수행되는 프리차지 동작에 필요한 제 1 프리차지 전류를 생성하기 위하여 제 1 저항값을 갖도록 형성될 수 있다. 제 1 도전 라인(822)은 제 1 전원 핀(812)을 통해 제 1 전원(PS1)으로부터 공급된 제 1 전원전압(V1)을 제 1 전압공급 노드(823)에 전달하며, 제 1 프리차지 도전 라인(821)의 제 1 저항값보다 작은 제 2 저항값을 갖도록 형성될 수 있다. 제 2 도전 라인(824)은 다수의 반도체 소자들과 제 1 전압공급 노드(823) 사이에 형성되어 다수의 제 1 반도체 소자들과 제 1 전압공급 노드(823)를 전기적으로 연결할 수 있다. 제 2 도전 라인(824)은 제 1 반도체 소자들에 제 1 전원전압(V1)을 전달할 수 있다. 서술의 편의상 다수의 제 1 반도체 소자들을 그에 대응하는 제 1 커패시터(CIN1) 및 제 1 부하(Load1)로 나타내었다.The power supply voltage transfer unit 820 includes a first precharge conductive line 821, a first conductive line 823, a second conductive line 824, a second precharge conductive line 825, a third conductive line 826 And a fourth conductive line 828. The first precharge conductive line 821 is formed between the first precharge pin 811 and the first voltage supply node 823 to electrically connect the first precharge pin 811 and the first voltage supply node 823 electrically . The first precharge conduction line 821 may be formed to have a first resistance value to generate a first precharge current required for a precharge operation performed to prevent an inrush current by the first power source PS1 . The first conductive line 822 transfers the first power supply voltage V1 supplied from the first power supply PS1 to the first voltage supply node 823 through the first power supply pin 812, May be formed to have a second resistance value smaller than the first resistance value of the conductive line (821). The second conductive line 824 may be formed between the plurality of semiconductor elements and the first voltage supply node 823 to electrically connect the plurality of first semiconductor elements and the first voltage supply node 823. The second conductive line 824 may deliver the first power supply voltage V1 to the first semiconductor elements. For convenience of description, a plurality of first semiconductor elements are represented by a first capacitor C IN1 and a first load Load 1 corresponding thereto.

제 2 프리차지 도전 라인(825)은 제 2 프리차지 핀(813)과 제 2 전압공급 노드(827) 사이에 형성되어 제 2 프리차지 핀(813)과 제 2 전압공급 노드(827)를 전기적으로 연결할 수 있다. 제 2 프리차지 도전 라인(825)은 제 2 전원(PS2)에 의한 돌입 전류를 방지하기 위하여 수행되는 프리차지 동작에 필요한 제 2 프리차지 전류를 생성하기 위하여 제 3 저항값을 갖도록 형성될 수 있다. 제 3 도전 라인(826)은 제 2 전원 핀(814)을 통해 제 2 전원(PS2)으로부터 공급된 제 2 전원전압(V2)을 제 2 전압공급 노드(827)에 전달하며, 제 2 프리차지 도전 라인(825)의 제 3 저항값보다 작은 제 4 저항값을 갖도록 형성될 수 있다. 제 4 도전 라인(828)은 다수의 제 2 반도체 소자들과 제 2 전압공급 노드(827) 사이에 형성되어 다수의 제 2 반도체 소자들과 제 2 전압공급 노드(827)를 전기적으로 연결할 수 있다. 제 5 도전 라인(828)은 제 2 반도체 소자들에 제 2 전원전압(V2)을 전달할 수 있다. 서술의 편의상 다수의 제 2 반도체 소자들을 그에 대응하는 제 2 커패시터(CIN2) 및 제 2 부하(Load2)로 나타내었다.The second precharge line 825 is formed between the second precharge pin 813 and the second voltage supply node 827 to electrically connect the second precharge pin 813 and the second voltage supply node 827 electrically . The second precharge conductive line 825 may be formed to have a third resistance value to generate a second precharge current required for precharge operation performed to prevent an inrush current by the second power supply PS2 . The third conductive line 826 transfers the second power supply voltage V2 supplied from the second power supply PS2 to the second voltage supply node 827 through the second power supply pin 814, May be formed to have a fourth resistance value that is less than the third resistance value of the conductive line (825). A fourth conductive line 828 may be formed between the plurality of second semiconductor elements and the second voltage supply node 827 to electrically connect the plurality of second semiconductor elements and the second voltage supply node 827 . The fifth conductive line 828 may deliver a second power supply voltage V2 to the second semiconductor elements. For convenience of description, a plurality of second semiconductor elements are represented by a corresponding second capacitor (C IN2 ) and a second load (Load2).

일 실시예에 따라, 제 1 프리차지 도전 라인(821)의 제 1 저항값과 제 2 프리차지 도전 라인(825)의 저항값은 상이할 수 있다. 제 2 전원(PS2)의 크기는 제 제 1 전원(PS1)의 크기보다 클 수 있다. 이 때에, 제 1 프리차지 도전 라인(821)의 제 1 저항값이 제 2 프리차지 도전 라인(825)의 제 3 저항값보다 더 작도록 형성될 수 있다. 이를 통해, 제 1 커패시터(CIN1) 및 제 2 커패시터(CIN2)에 대한 프리차지 동작을 수행할 때에, 제 1 커패시터(CIN1)를 프리차지하기 위한 제 1 프리차지 전류와 제 2 커패시터(CIN2)를 프리차지하기 위한 제 2 프리차지 전류를 동일한 타겟 범위내에 있도록 할 수 있다. 즉, 제 2 전원(PS2)보다 작은 제 1 전원(PS1)과 전기적으로 연결된 제 1 프리차지 도전 라인(821)의 제 1 저항값을 제 2 전원(PS2)과 전기적으로 연결된 제 2 프리차지 도전 라인(825)의 제 2 저항값보다 작게함으로써, 제 1 프리차지 전류와 제 2 프리차지 전류가 동일한 타겟 범위에 있도록 할 수 있다.According to one embodiment, the first resistance value of the first precharge conductive line 821 and the resistance value of the second precharge conductive line 825 may be different. The size of the second power source PS2 may be larger than that of the first power source PS1. At this time, the first resistance value of the first pre-charge conductive line 821 may be formed to be smaller than the third resistance value of the second pre-charge conductive line 825. Accordingly, when performing the pre-charge operation for the first capacitor C IN1 and the second capacitor C IN2 , a first pre-charge current for precharging the first capacitor C IN1 and a second pre- C IN2 ) to be within the same target range. That is, the first resistance value of the first precharge conductive line 821 electrically connected to the first power source PS1 smaller than the second power source PS2 is set to the second precharge conductive line 821 electrically connected to the second power source PS2, By making the second resistance value of the line 825 smaller than the second resistance value of the line 825, the first pre-charge current and the second pre-charge current can be in the same target range.

본 개시의 일 실시예에 따라, 제 1 프리차지 도전 라인(821)의 길이, 너비 및 도전성 중 적어도 하나는 제 2 프리차지 도전 라인(825)과 다르게 형성함으로써, 서로 다른 저항값을 갖도록 할 수 있다. 또한, 도 10에 도시된 구성은 본 개시의 일 실시예에 불과한 바, 이에 국한되지 않으며, 외부 전원부(PSU)는 더 많은 전원을 포함할 수 있으며, 전원 커넥터(810)는 더 많은 프리차지 핀, 전원 핀을 포함할 수 있으며, 그에 따라 전원전압 전달부(820)는 더 많은 도선 라인을 포함할 수 있다. 이에 대한 구체적인 내용은 후술한며, 제 1 프리차지 도전 라인(821)과 제 1 도전 라인(822)의 관계, 제 2 프리차지 도전 라인(825)과 제 3 도전 라인(828)의 관계는 도 1 내지 도 9에서 구체적으로 서술한 바 이하 생략한다.According to one embodiment of the present disclosure, at least one of the length, width, and conductivity of the first pre-charge conductive line 821 may be different from that of the second pre-charge conductive line 825, have. 10 may include more power, and power connector 810 may include more pre-charge pins (not shown), such as, but not limited to, , And a power supply pin, whereby the power supply voltage transfer portion 820 may include more lead lines. The relationship between the first pre-charge conductive line 821 and the first conductive line 822 and the relationship between the second pre-charge conductive line 825 and the third conductive line 828 are also described in detail 1 to 9, detailed description thereof will be omitted.

도 11a 내지 도 11c는 본 개시의 일 실시예에 따른 전자 장치의 전원전압 전달부(920a, 920b, 920c)의 구체적은 구성을 나타내기 위한 도면이다.FIGS. 11A to 11C are diagrams showing specific configurations of the power supply voltage transfer parts 920a, 920b, and 920c of the electronic device according to the embodiment of the present disclosure.

도 11a를 참조하면, 전원전압 전달부(920a)는 전원 커넥터(910a)와 전기적으로 연결되어 외부 전원으로부터의 전원전압을 전원전압 전달부(920a)를 포함하는 전자 장치에 제공할 수 있다. 전원 커넥터(910a)는 제 1 프라치지 핀(911a), 제 1 전원 핀(912a), 제 2 프리차지 핀(913a) 및 제 2 전원 핀(914a)을 포함할 수 있다. 도 10에 도시된 바와 같이, 제 1 프리차지 핀(911a) 및 제 1 전원 핀(912a)은 제 1 전원(PS1)과 전기적으로 연결될 수 있으며, 제 2 프리차지 핀(913a) 및 제 2 전원 핀(914a)은 제 2 전원(PS2)과 전기적으로 연결될 수 있다. Referring to FIG. 11A, the power supply voltage transmitting unit 920a may be electrically connected to the power supply connector 910a to provide a power supply voltage from the external power supply to the electronic apparatus including the power supply voltage transmitting unit 920a. The power connector 910a may include a first prime pin 911a, a first power pin 912a, a second precharge pin 913a, and a second power pin 914a. 10, the first precharge pin 911a and the first power supply pin 912a may be electrically connected to the first power supply PS1, and the second precharge pin 913a and the second power supply 912a may be electrically connected to each other. The pin 914a may be electrically connected to the second power source PS2.

전원전압 전달부(920a)는 제 1 프리차지 도전 라인(921a), 제 1 도전 라인(922a), 제 2 도전 라인(924a), 제 2 프리차지 도전 라인(925a), 제 3 도전 라인(926a) 및 제 4 도전 라인(928a)을 포함할 수 있다. 제 1 프리차지 도전 라인(921a)과 제 1 도전 라인(922a) 및 제 2 도전 라인(924a)는 제 1 전원공급 노드(923a)에서 만날 수 있다. 제 2 프리차지 도전 라인(925a)과 제 3 도전 라인(926a) 및 제 4 도전 라인(928a)는 제 2 전원공급 노드(927a)에서 만날 수 있다. 이하에서는 제 2 전원(PS2)의 크기는 제 1 전원(PS1)의 크기보다 큰 것을 전제한다. The power supply voltage transfer portion 920a includes a first precharge conductive line 921a, a first conductive line 922a, a second conductive line 924a, a second precharge conductive line 925a, a third conductive line 926a And a fourth conductive line 928a. The first precharge conductive line 921a and the first conductive line 922a and the second conductive line 924a may meet at the first power supply node 923a. The second precharge conductive line 925a, the third conductive line 926a, and the fourth conductive line 928a may meet at the second power supply node 927a. Hereinafter, it is assumed that the size of the second power source PS2 is larger than that of the first power source PS1.

본 개시의 일 실시예에 따른 제 2 프리차지 도전 라인(925a)은 제 1 프리차지 도전 라인(921a)과 비교하여 전자 장치를 구성하는 회로 기판 상에 동일한 너비 및 동일한 도전성을 가지면서 더 길게 형성될 수 있다. 이를 통해 제 2 프리차지 도전 라인(925a)이 갖는 저항값은 제 1 프리차지 도전 라인(921a)이 갖는 저항값보다 클 수 있다.The second pre-charge conductive line 925a according to one embodiment of the present disclosure has the same width and the same conductivity as the first pre-charge conductive line 921a and is formed longer on the circuit board constituting the electronic device . Thus, the resistance value of the second pre-charge conductive line 925a may be greater than the resistance value of the first pre-charge conductive line 921a.

도 11b에서는 도 11a와 비교하여 달라진 구성을 중심으로 서술한다. 도 11b를 참조하면, 본 개시의 일 실시예에 따른 제 2 프리차지 도전 라인(925b)은 제 1 프리차지 도전 라인(921b)과 비교하여 사각형의 모양이 반복되는 패턴 개수가 더 많도록 회로 기판 상에 형성될 수 있다. 이와 같은 구성을 통하여, 제 2 프리차지 도전 라인(925b)이 갖는 저항값이 제 1 프리차지 도전 라인(921b)이 갖는 저항값보다 크게할 수 있다.11B, description will be given centering on the configuration which is different from FIG. 11A. Referring to FIG. 11B, the second pre-charge conductive line 925b according to an embodiment of the present disclosure has a larger number of patterns than the first pre-charge conductive line 921b, Lt; / RTI > With such a configuration, the resistance value of the second pre-charging conductive line 925b can be made larger than the resistance value of the first pre-charge conductive line 921b.

도 11c에서는 도 11b와 비교하여 달라진 구성을 중심으로 서술한다. 도 11c를 참조하면, 본 개시의 일 실시예에 따른 제 2 프리차지 도전 라인(925c)은 제 1 프리차지 도전 라인(921c)과 비교하여 패턴 간격이 더 좁게 형성될 수 있다. 이를 통해, 제 2 프리차지 도전 라인(925c)이 형성되기 위해 필요한 회로 기판의 영역(A2) 크기는 제 1 프리차지 도전 라인(921c)이 형성되기 위해 필요한 회로 기판의 영역 크기(A1)와 동일 또는 유사할 수 있다. 이를 통하여, 제 1 프리차지 도전 라인(921c) 및 제 2 프리차지 도전 라인(925c)이 회로 기판 상에 공간 측면에서 효율적으로 형성될 수 있다.11C, description will be given centering on the configuration which is different from FIG. 11B. Referring to FIG. 11C, the second pre-charge conductive line 925c according to an embodiment of the present disclosure may be formed to have a narrower pattern interval than the first pre-charge conductive line 921c. Accordingly, the size of the area A2 of the circuit board necessary for forming the second pre-charging conductive line 925c is equal to the area size A1 of the circuit board necessary for forming the first pre-charge conductive line 921c Or similar. Through this, the first pre-charge conductive line 921c and the second pre-charge conductive line 925c can be efficiently formed on the circuit board on the space side.

도 12는 본 개시의 다른 실시예에 따른 전자 장치의 전원전압 전달부(920d)의 구체적인 구성을 나타내기 위한 도면이다.12 is a diagram showing a specific configuration of a power supply voltage transfer unit 920d of an electronic device according to another embodiment of the present disclosure.

도 12에서는 도 11a와 비교하여 달라진 구성을 중심으로 서술한다. 도 12를 참조하면, 본 개시의 일 실시예에 따른 제 2 프리차지 도전 라인(925d)은 제 1 프리차지 도전 라인(921d)과 비교하여, 동일한 길이 및 도전성을 가지면서 제 2 프리차지 도전 라인(925d)의 너비(W2)가 제 1 프리차지 도전 라인(921d)의 너비(W1)보다 더 작을 수 있다. 이와 같은 구성을 통하여, 제 2 프리차지 도전 라인(925d)이 갖는 저항값이 제 1 프리차지 도전 라인(921d)이 갖는 저항값보다 크게할 수 있다.12, description will be made mainly on the configuration that is different from FIG. 11A. 12, a second pre-charge conduction line 925d according to one embodiment of the present disclosure has a second pre-charge conduction line 925d having the same length and conductivity as the first pre-charge conduction line 921d, The width W2 of the first precharge conduction line 925d may be smaller than the width W1 of the first precharge conduction line 921d. With such a configuration, the resistance value of the second pre-charging conductive line 925d can be made larger than the resistance value of the first pre-charge conductive line 921d.

도 13은 본 개시의 또 다른 실시예에 따른 전자 장치의 전원전압 전달부(920e)의 구체적인 구성을 나타내기 위한 도면이다.13 is a diagram showing a specific configuration of a power supply voltage transmitting portion 920e of an electronic device according to another embodiment of the present disclosure.

도 13에서는 도 11a와 비교하여 달라진 구성을 중심으로 서술한다. 도 13을 참조하면, 본 개시의 일 실시예에 따른 제 2 프리차지 도전 라인(925d)은 제 1 프리차지 도전 라인(921d)과 비교하여, 동일한 길이 및 너비를 가지면서 제 2 프리차지 도전 라인(925e)의 도전성이 제 1 프리차지 도전 라인(921e)의 도전성 보다 더 작게 할 수 있다. 즉, 제 2 프리차지 도전 라인(925e)은 제 3 타입 물질로 형성될 수 있으며, 제 1 프리차지 도전 라인(921e)은 제 3 타입 물질보다 도전성이 큰 제 1 타입 물질로 형성될 수 있다. 이와 같은 구성을 통하여, 제 2 프리차지 도전 라인(925e)이 갖는 저항값이 제 1 프리차지 도전 라인(921e)이 갖는 저항값보다 크게할 수 있다.In Fig. 13, description will be made mainly on the configuration which is different from Fig. 11A. 13, a second pre-charge conduction line 925d according to one embodiment of the present disclosure has the same length and width as the first pre-charge conduction line 921d, The conductivity of the first pre-charge conductive line 925e can be made smaller than that of the first pre-charge conductive line 921e. That is, the second pre-charge conductive line 925e may be formed of a third type material, and the first pre-charge conductive line 921e may be formed of a first type material having a higher conductivity than the third type material. With such a configuration, the resistance value of the second pre-charging conductive line 925e can be made larger than the resistance value of the first pre-charge conductive line 921e.

도 14는 본 개시의 일 실시예에 따라 프리차지 도전 라인을 회로 기판에 형성하는 방법을 설명하기 위한 순서도이다.14 is a flowchart for explaining a method of forming a precharge conductive line on a circuit board according to an embodiment of the present disclosure.

도 14를 참조하면, 프리차지 도전 라인과 전기적으로 연결된 전원의 크기 및 프리차지 전류의 타겟 범위를 기반으로 프리차지 도전 라인의 길이, 너비 및 도전성 등과 관련된 파라미터를 설정한다(S11). 프리차지 도전라인의 설정된 파라미터에 기반하여 회로 기판에 제 1 도전 라인보다 저항값이 큰 프리차지 도전 라인을 형성한다(S13). 이와 같이, 프리차지 도전 라인은, 전기적으로 연결되는 전원의 크기 및 프리차지 전류의 타겟 범위를 고려하여 다양한 방식으로 형성될 수 있다.14, parameters relating to the length, width, and conductivity of the pre-charge conduction line are set based on the size of the power source electrically connected to the pre-charge conduction line and the target range of the pre-charge current (S11). A pre-charge conductive line having a resistance value larger than that of the first conductive line is formed on the circuit board based on the set parameters of the pre-charge conductive line (S13). As described above, the precharge conductive line can be formed in various manners in consideration of the size of the electrically connected power source and the target range of the precharge current.

도 15는 본 개시의 일 실시예에 따른 데이터 저장 장치(1000)를 예시적으로 보여주는 블록도이다.FIG. 15 is a block diagram illustrating an exemplary data storage device 1000 in accordance with an embodiment of the present disclosure.

도 15을 참조하면, 본 개시에 따른 데이터 저장 장치(1000)는 플래시 메모리(1200) 및 메모리 컨트롤러(1100)를 포함할 수 있다. 메모리 컨트롤러(1100)는 플래시 메모리(1200)를 제어할 수 있다. RAM(1130)은 CPU(1110)의 워킹 메모리로 사용할 수 있다. 호스트 인터페이스(1120)는 데이터 저장 장치(1000)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 또한, 본 개시의 예시적 실시예에 따라 호스트 인터페이스(1120)는 도 1 내지 14에서 전술한 프리차지 회로(1125)를 포함할 수 있다. 프리차지 회로(1125)는 프리차지 핀 및 이와 전기적으로 연결된 프리차지 도전 라인을 포함할 수 있다. 일 실시예로, 데이터 저장 장치(1000)가 호스트의 전원과 연결된 때에(예를 들면, 핫 플러그 시에), 호스트의 전원에 의한 돌입 전류를 방지하기 위하여 프리차지 회로(1125)는 데이터 저장 장치(1000) 내의 반도체 소자들을 미리 프리차지 시킬 수 있다. 본 개시의 일 실시예에 따른 프리차지 회로(1125)는 저항 소자 대신에 소정의 저항값을 갖는 프리차지 도전 라인을 이용하여 데이터 저장 장치(1000) 내의 반도체 소자들을 프리차지 하기 위해 필요한 타겟 범위 내의 프리차지 전류를 생성할 수 있다. 이와 같은 구성을 통해, 데이터 저장 장치(1000)에 필요한 소자의 개수를 줄임으로써, 데이터 저장 장치(1000)의 소형화를 도모할 수 있다.Referring to FIG. 15, a data storage device 1000 according to the present disclosure may include a flash memory 1200 and a memory controller 1100. The memory controller 1100 can control the flash memory 1200. [ The RAM 1130 can be used as a working memory of the CPU 1110. The host interface 1120 may include a data exchange protocol of a host connected to the data storage device 1000. In addition, in accordance with an exemplary embodiment of the present disclosure, the host interface 1120 may include the precharge circuit 1125 described above in FIGS. The precharge circuit 1125 may include a precharge pin and a precharge conductive line electrically connected thereto. In one embodiment, the precharge circuit 1125 may be coupled to a data storage device (not shown) to prevent inrush current by the host's power supply when the data storage device 1000 is connected to the host's power supply It is possible to pre-charge the semiconductor elements in the semiconductor device 1000 in advance. The precharge circuit 1125 according to one embodiment of the present disclosure may use a precharge conductive line having a predetermined resistance value in place of the resistance element to generate a precharge signal in a target range within a range necessary for precharging semiconductor elements in the data storage device 1000 A pre-charge current can be generated. With such a configuration, the number of elements required for the data storage apparatus 1000 can be reduced, thereby miniaturizing the data storage apparatus 1000 can be achieved.

플래시 인터페이스(1140)는 플래시 메모리(1200)와 인터페이싱 할 수 있으며, CPU(1110)는 메모리 컨트롤러(1100)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.The flash interface 1140 may interface with the flash memory 1200 and the CPU 1110 may perform all control operations for data exchange of the memory controller 1100. [

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (10)

다수의 반도체 소자들;
외부 전원과 전기적으로 연결되는 프리차지 핀과 전원 핀을 포함하는 커넥터(connector);
상기 프리차지 핀과 상기 전압공급 노드를 전기적으로 연결하고, 상기 외부 전원에 의한 돌입 전류의 방지를 위해 수행되는 상기 반도체 소자들에 대한 프리차지 동작에 필요한 프리차지 전류를 생성하기 위하여, 제 1 저항값을 갖도록 형성된 프리차지 도전 라인;
상기 전원 핀과 상기 전압공급 노드를 전기적으로 연결하고, 상기 외부 전원으로부터의 전원전압을 상기 전압공급 노드에 전달하며, 상기 제 1 저항값보다 작은 저항값을 갖도록 형성된 제 1 도전 라인; 및
상기 다수의 반도체 소자들과 상기 전압공급 노드를 전기적으로 연결하여 상기 전원전압을 전달하는 제 2 도전 라인을 포함하는 전자 장치.A plurality of semiconductor elements;
A connector including a pre-charge pin and a power supply pin electrically connected to an external power supply;
In order to electrically connect the precharge pin and the voltage supply node and to generate a precharge current necessary for precharging the semiconductor devices to prevent an inrush current by the external power supply, A pre-charge conductive line formed to have a value of;
A first conductive line formed to electrically connect the power supply pin and the voltage supply node, to transfer a power supply voltage from the external power supply to the voltage supply node, and to have a resistance value smaller than the first resistance value; And
And a second conductive line electrically connecting the plurality of semiconductor elements and the voltage supply node to transfer the power supply voltage. 제1항에 있어서,
상기 전자 장치가 상기 외부 전원에 상기 커넥터를 통해 전기적으로 연결될 때에,
상기 프리차지 핀이 상기 전원 핀보다 상기 외부 전원에 먼저 전기적으로 연결되는 것을 특징으로 하는 전자 장치.The method according to claim 1,
When the electronic device is electrically connected to the external power source through the connector,
And the precharge pin is electrically connected to the external power supply first rather than the power supply pin. 제1항에 있어서,
상기 전자 장치가 상기 외부 전원에 상기 커넥터를 통해 전기적으로 연결될 때에,
상기 프리차지 핀이 상기 전원 핀보다 상기 외부 전원에 먼저 전기적으로 연결되는 것을 특징으로 하는 전자 장치.The method according to claim 1,
When the electronic device is electrically connected to the external power source through the connector,
And the precharge pin is electrically connected to the external power supply first rather than the power supply pin. 제1항에 있어서,
상기 프리차지 도전 라인은,
상기 제 1 도전 라인보다 라인 너비(width)가 더 좁은 것을 특징으로 하는 전자 장치.The method according to claim 1,
The precharge conductive line
And the line width is narrower than the first conductive line. 제1항에 있어서,
상기 프리차지 도전 라인은,
상기 제 1 도전 라인보다 도전성이 더 작은 것을 특징으로 하는 전자 장치.The method according to claim 1,
The precharge conductive line
Wherein the second conductive line is less conductive than the first conductive line. 제1항에 있어서,
상기 전자 장치는,
회로 기판을 더 포함하며,
상기 프리차지 도전 라인은, 상기 회로 기판의 일면에 형성된 제 1 도전 패턴, 상기 회로 기판의 이면에 형성된 제 2 도전 패턴 및 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴을 전기적으로 연결하는 관통 비아를 포함하고,
상기 제 1 도전 라인은, 상기 회로 기판의 일면에 형성된 제 3 도전 패턴을 포함하는 것을 특징으로 하는 전자 장치. The method according to claim 1,
The electronic device includes:
Further comprising a circuit board,
The pre-charge conductive line may include a first conductive pattern formed on one surface of the circuit board, a second conductive pattern formed on a back surface of the circuit board, and a through via for electrically connecting the first conductive pattern and the second conductive pattern to each other Including,
Wherein the first conductive line includes a third conductive pattern formed on one surface of the circuit board. 제1항에 있어서,
상기 외부 전원으로부터의 전원전압의 크기에 따라, 상기 프리차지 도전 라인이 갖는 상기 제 1 저항값이 다른 것을 특징으로 하는 전자 장치.The method according to claim 1,
And the first resistance value of the precharge conductive line is different according to the magnitude of the power supply voltage from the external power supply. 제 1 외부 전원과 전기적으로 연결되는 제 1 프리차지 핀;
제 2 외부 전원과 전기적으로 연결되는 제 2 프리차지 핀;
상기 제 1 프리차지 핀과 제 1 전압공급 노드를 전기적으로 연결하고, 상기 제 1 전압공급 노드를 통해 전원전압을 공급받는 반도체 소자들에 대한 프리차지 동작에 필요한 제 1 프리차지 전류를 생성하기 위해, 제 1 저항값을 갖도록 형성된 제 1 프리차지 도전 라인; 및
상기 제 2 프리차지 핀과 제 2 전압공급 노드를 전기적으로 연결하고, 상기 제 2 전압공급 노드를 통해 전원전압을 공급받는 반도체 소자들에 대한 프리차지 동작에 필요한 제 2 프리차지 전류를 생성하기 위해, 제 2 저항값을 갖도록 형성된 제 2 프리차지 도전 라인을 포함하는 돌입 전류를 방지하기 위한 프리차지 회로.A first precharge pin electrically connected to the first external power supply;
A second precharge pin electrically connected to the second external power supply;
To generate a first pre-charge current required for a pre-charge operation for semiconductor devices that are electrically connected to the first pre-charge pin and the first voltage supply node and that are supplied with a power supply voltage through the first voltage supply node A first precharge conductive line formed to have a first resistance value; And
To generate a second pre-charge current necessary for a pre-charge operation for semiconductor devices that are electrically connected to the second pre-charge pin and a second voltage supply node and are supplied with a power supply voltage through the second voltage supply node And a second precharge conductive line formed to have a second resistance value. 제12항에 있어서,
상기 제 1 프리차지 도전 라인과 상기 제 2 프리차지 도전 라인은 라인 길이, 라인 너비 및 도전성 중 적어도 하나가 서로 다른 것을 특징으로 하는 전자 장치.13. The method of claim 12,
Wherein the first pre-charge conduction line and the second pre-charge conduction line differ in at least one of line length, line width, and conductivity. 제12항에 있어서,
상기 프리차지 회로가 프리차지 동작을 수행할 때에,
상기 제 1 프리차지 전류의 크기 및 상기 제 2 프리차지 전류의 크기는 동일한 타겟 범위내에 있는 것을 특징으로 하는 전자 장치.13. The method of claim 12,
When the precharge circuit performs the precharge operation,
Wherein the magnitude of the first pre-charge current and the magnitude of the second pre-charge current are within the same target range.
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