JP2024071746A - マルチダイ動作のための動的なピーク電力管理 - Google Patents

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Abstract

【課題】本発明の目的は、マルチダイ動作のための動的なピーク電力管理を提供することである。【解決手段】複数のメモリダイを備えたメモリチップのためのピーク電力管理(PPM)の方法であって、複数のメモリダイのそれぞれが、PPMコンタクトパッドを有するPPM回路を含み、複数のメモリダイのPPMコンタクトパッド同士が電気的に接続されている、方法が提供される。PPM方法は、次の、メモリチップの選択されたメモリダイ上のPPM回路のプルダウンドライバをオンに切り替えるステップと、プルダウンドライバを通って流れるプルダウン電流によって調節されたPPMイネーブルメント信号を検証するステップと、メモリチップの合計電流がメモリチップに許容される最大合計電流未満であることをPPMイネーブルメント信号が示すとき、選択されたメモリダイ上でピーク電力動作を実施するステップとを含む。【選択図】図３

Description

本開示は一般に、半導体技術の分野に関し、より詳細には、ストレージシステムにおけるピーク電力管理のための回路設計および方法に関する。
多くのサーバおよびモバイルデバイスでは、NANDストレージシステムが、その高い記憶密度および比較的小さなアクセスレイテンシのため、主要な不揮発性記憶装置として広く使用されている。しかし、高密度ストレージシステム、例えば3次元(3D)NANDストレージシステムの性能は、しばしば、それが使用することのできる最大電力量(またはピーク電流)によって制限される。現在、NANDストレージシステムのさまざまなメモリダイによって実行される、大きな電力を消費する動作(すなわちピーク電力動作)は、システムコントローラによって交互交替的にされることが可能である。限られた数のピーク電力動作しか、同時に実施することができない。この手法の結果、不必要な過度の管理によるシステム負荷の増加を招くこともある。ピーク電力動作を連係させるために、異なるメモリダイ間の通信を確立させることができる。現在、2つのメモリダイ間の連係を設けることができ、これら2つのメモリダイ間でピーク電力動作を交互交替的にすることができる。しかし、一度に実施できるピーク電力動作は1つだけである。加えて、同じメモリチップ上の異なるメモリダイ間の通信のために、各メモリダイ上で2つ以上のコンタクトパッドが使用される。したがって、メモリチップ上で複数のピーク電力動作を同時に実施できるように、ピーク電力管理の回路およびスキームを、複数のメモリダイ間で連係するように最適化することが必要である。したがって、ストレージシステムの電力バジェットまたは電流バジェットを十分に利用できるようになる。
本開示の一態様は、メモリストレージシステムのための効果的なピーク電力管理を実現することである。
本開示の一態様は、複数のメモリダイを備えたメモリチップのためのピーク電力管理(PPM)システムを提供する。PPMシステムは、複数のメモリダイのそれぞれにあるPPM回路を含む。各PPM回路は、電源およびPPM抵抗器に電気的に接続されたプルアップドライバと、PPM抵抗器に電気的に接続されたプルダウンドライバと、PPM抵抗器に接続されたPPMコンタクトパッドとを含む。複数のメモリダイのPPMコンタクトパッドは、相互に電気的に接続されている。また、PPMシステムは、PPMコンタクトパッドの電位に基づいてピーク電力動作を管理するように構成されている。
いくつかの実施形態では、PPMシステムは、第1の入力端子が複数のメモリダイのPPMコンタクトパッドに電気的に接続されるとともに第2の入力端子が参照電圧に電気的に接続された比較器をさらに含む。いくつかの実施形態では、比較器の出力端子がインバータに接続されている。いくつかの実施形態では、RCフィルタが、複数のメモリダイのPPMコンタクトパッド、および比較器の第1の入力端子に電気的に接続されている。いくつかの実施形態では、参照電圧が、メモリチップに対して許容される最大合計電流に基づく。
いくつかの実施形態では、PPMコンタクトパッドの電位が、PPM回路内のプルダウンドライバを通って流れるプルダウン電流によって調整される。いくつかの実施形態では、プルダウン電流が高電流レベルを含み、高電流レベルがピーク電力動作のピーク電流に対応する。
いくつかの実施形態では、プルアップドライバがpチャネル金属酸化膜半導体電界効果トランジスタ(MOSFET)を含む。
いくつかの実施形態では、プルダウンドライバがnチャネル金属酸化膜半導体電界効果トランジスタ(MOSFET)を含む。
いくつかの実施形態では、PPMコンタクトパッドと、PPM抵抗器と、プルダウンドライバとが電気的に接続されている。
いくつかの実施形態では、PPMコンタクトパッドと、PPM抵抗器と、プルアップドライバとが電気的に接続されている。
いくつかの実施形態では、PPMコンタクトパッド同士が、ダイ間接続を通じて電気的に接続されており、各ダイ間接続が金属相互接続を含む。
いくつかの実施形態では、PPMコンタクトパッド同士が、フリップチップボンディング、ダイ間ボンディング、またはワイヤボンディングを通じて電気的に接続されている。
本開示の別の態様は、複数のメモリダイを備えたメモリチップのためのピーク電力管理(PPM)の方法であって、複数のメモリダイのそれぞれが、PPMコンタクトパッドを有するPPM回路を含む、方法を提供する。複数のメモリダイのPPMコンタクトパッド同士は電気的に接続されている。PPM方法は、次の、メモリチップの選択されたメモリダイ上のPPM回路のプルダウンドライバをオンに切り替えるステップと、プルダウンドライバを通って流れるプルダウン電流によって調節されたPPMイネーブルメント信号(PPM enablement signal)を検証するステップと、メモリチップの合計電流がメモリチップに許容される最大合計電流未満であることをPPMイネーブルメント信号が示すとき、選択されたメモリダイ上でピーク電力動作を実施するステップとを含む。
いくつかの実施形態では、方法は、プルダウンドライバをオンに切り替えた後で、選択されたメモリダイ上のプルダウンドライバを通って流れるプルダウン電流を高電流レベルに設定するステップであって、高電流レベルが、選択されたメモリダイに関するピーク電力動作のピーク電流に対応する、ステップも含む。
いくつかの実施形態では、方法は、ピーク電力動作を実施した後で、選択されたメモリダイ上のプルダウンドライバを通って流れるプルダウン電流を低電流レベルに設定するステップであって、低電流レベルが、選択されたメモリダイに関するベース電流に対応する、ステップをさらに含む。
いくつかの実施形態では、方法は、メモリチップの合計電流がメモリチップに許容される最大合計電流を上回ることをPPMイネーブルメント信号が示す場合、選択されたメモリダイ上のプルダウンドライバをオフに切り替えるステップをさらに含む。
いくつかの実施形態では、方法は、プルダウンドライバをオフに切り替えた後で、遅延期間の間待機するステップも含む。
いくつかの実施形態では、方法は、PPMイネーブルメント信号を検証する前に、参照電圧をPPMコンタクトパッドの電位と比較することによってPPMイネーブルメント信号を生成するステップをさらに含む。参照電圧は、メモリチップに許容される最大合計電流に従って選択される。
いくつかの実施形態では、方法は、PPMコンタクトパッドの電位を、プルダウンドライバのプルダウン電流を通じて調節するステップであって、メモリチップの合計電流が、メモリチップ上の各プルダウンドライバを通って流れるプルダウン電流の和に対応する、ステップも含む。
いくつかの実施形態では、PPMコンタクトパッドの電位が参照電圧よりも高い場合、PPMイネーブルメント信号が0に設定され、PPMコンタクトパッドの電位が参照電圧よりも低い場合、PPMイネーブルメント信号が1に設定される。
当業者には、本開示の説明、特許請求の範囲、および図面に照らして、本開示の他の態様が理解できよう。
本明細書に組み込まれており、本明細書の一部を成す添付の図面は、本開示の実施形態を示しており、さらに、本説明とともに、本開示の原理を説明する役割を果たし、また当業者が本開示を作製および使用することを可能にする役割を果たす。
本開示のいくつかの実施形態による、1つまたは複数のメモリチップを備えたストレージシステムを示す図である。 本開示のいくつかの実施形態によるメモリダイの上面図である。 本開示のいくつかの実施形態による、メモリチップ内のピーク電力管理システムを示す図である。 本開示のいくつかの実施形態によるピーク電力管理回路を示す図である。 本開示のいくつかの実施形態による、メモリダイの電流プロファイルを示す図である。 本開示のいくつかの実施形態による、ピーク電力管理グループの回路を示す図である。 本開示のいくつかの実施形態によるピーク電力管理スキームを示す図である。 本開示のいくつかの実施形態による別のピーク電力管理回路を示す図である。 本開示のいくつかの実施形態による、メモリダイの電流プロファイルを示す図である。
本発明の特徴および利点は、以下に記載の詳細な説明を、全体を通して同様の参照符号が対応する要素を識別する図面と併せ読めば、より明らかとなろう。図面では、同様の参照番号が一般に、同一の要素、機能的に類似の要素、および/または構造的に類似の要素を示す。
本開示の実施形態について、添付の図面を参照して説明する。
特定の構成および配置について論じられるが、これは、単に例示を目的として行われることを理解されたい。本開示の趣旨および範囲から逸脱することなく、他の構成および配置を使用できることを、当業者なら認識するであろう。本開示をさまざまな他の適用分野においても用いることができることが、当業者には明らかとなろう。
本明細書における「1つの実施形態」、「一実施形態」、「一実施形態例」、「いくつかの実施形態」などへの言及は、説明された実施形態が、特定の特徴、構造体、または特性を含むことができるが、あらゆる実施形態が必ずしもこの特定の特徴、構造体、または特性を含むとは限らない場合がある、ということを示すことに留意されよう。さらに、そのような語句は、必ずしも同じ実施形態に言及しているとは限らない。さらに、特定の特徴、構造体、または特性が一実施形態に関して説明されるとき、明示的に説明されていようとなかろうと、他の実施形態に関連してそのような特徴、構造体、または特性に影響を及ぼすことは、当業者の知識の範囲内にある。
一般に、用語は、少なくとも一部には、文脈における用法から理解することができる。例えば、本明細書において使用される「1つまたは複数の」という用語は、少なくとも一部には文脈に応じて、単数形の意味の任意の特徴、構造体、または特性について説明するために使用することもでき、あるいは複数形の意味の特徴、構造体、または特性の組合せについて説明するために使用することもできる。同様に、「a」、「an」、または「the」などの用語もやはり、少なくとも一部には文脈に応じて、単数形の用法を示唆するものと理解することもでき、あるいは複数形の用法を示唆するものと理解することもできる。加えて、「～に基づいて」という用語は、排他的な要素のセットを示唆することが必ずしも意図されているとは限らないものと理解することができ、その代わりに、やはり少なくとも一部には文脈に応じて、必ずしも明確に説明されているとは限らない追加の要素の存在を許容する場合がある。
本明細書では、「公称の/公称的に」という用語は、コンポーネントまたはプロセスステップに関する特性またはパラメータの所望値または目標値に言及したものであり、この値は、製品またはプロセスの設計段階の間に、所望値より上のかつ/または下の値の範囲とともに設定される。値の範囲は、製造プロセスのわずかな変動または公差によるものとすることができる。本明細書では、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化することのある所与の数量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば値の10～30%(例えば値の±10%、±20%、または±30%)以内で変化する所与の数量の値を示すことができる。
図1Aは、本開示のいくつかの実施形態によるストレージシステム10を示す。(NANDストレージシステムまたはソリッドステートドライブとも呼ばれる)ストレージシステム10は、ホストコントローラ20、および1つまたは複数のメモリチップ25-1、25-2、25-3、...、25-nを含むことができる。各半導体メモリチップ25(以後単に「メモリチップ」)は、NANDチップ(すなわち「フラッシュ」、「NANDフラッシュ」、または「NAND」)とすることができる。ソリッドステートドライブ(SSD)10は、ホストコントローラ20を通じてホストコンピュータ15と通信することができ、その際、ホストコントローラ20は、1つまたは複数のメモリチップ25-1、25-2、25-3、...、25-nに、1つまたは複数のメモリチャネル30-1、30-2、30-3、...、30-nを介して接続することができる。いくつかの実施形態では、各メモリチップ25は、メモリチャネル30を介してホストコントローラ20によって管理されることが可能である。
ホストコンピュータ15は、NANDストレージシステムもしくはSSD10に記憶すべきデータを送信し、またはSSD10を読み出すことによってデータを取り出す。ホストコントローラ20は、ホストコンピュータ15から受信したI/O要求をハンドリングし、データのインテグリティおよび効率的なストレージを確実なものにし、メモリチップ25を管理することができる。メモリチャネル30は、データバスを介したホストコントローラ20と各メモリチップ25との間のデータ通信および制御通信を可能にすることができる。ホストコントローラ20は、メモリチップ25のうちの1つを、チップイネーブル信号に従って選択することができる。
図1Bは、本開示のいくつかの実施形態によるNANDフラッシュメモリ100の上面図を示す。NANDフラッシュメモリ100は、メモリダイ(もしくはダイ)、またはメモリダイの任意の部分とすることができる。いくつかの実施形態では、図1Aの各メモリチップ25が、1つまたは複数のメモリダイ、例えば1つまたは複数のNANDフラッシュメモリ100を含むことができる。いくつかの実施形態では、各NANDフラッシュメモリ100は、複数のメモリブロック103をそのそれぞれが含むことのできる、1つまたは複数のメモリプレーン101を含むことができる。各メモリプレーン101において同一かつ同時の動作が行われることが可能である。メガバイト(MB)のサイズとすることのできるメモリブロック103は、消去動作を実行するための最小サイズである。図1Bに示すように、例示的なNANDフラッシュメモリ100は4つのメモリプレーン101を含み、各メモリプレーン101は6つのメモリブロック103を含む。各メモリブロック103は、複数のメモリセルを含むことができ、その場合、各メモリセルは、ビット線およびワード線などの相互接続を通じてアドレス指定することができる。ビット線およびワード線は、垂直に(例えばそれぞれロウおよびカラムとして)レイアウトして、金属線のアレイを形成することができる。ビット線およびワード線の方向は、図1Bに「BL」および「WL」としてラベル表示されている。本開示では、メモリブロック103は、「メモリアレイ」または「アレイ」とも呼ばれる。メモリアレイは、メモリダイ上の、ストレージ機能を実施するコアエリアである。
NANDフラッシュメモリ100は、メモリプレーン101を取り囲むエリアである周辺領域105も含む。周辺領域105は、メモリアレイの機能をサポートするための、多くのデジタル回路、アナログ回路、および/またはミックスドシグナル回路、例えばページバッファ50、ロウデコーダ40、カラムデコーダ60、周辺回路70、およびセンスアンプ80を収容している。周辺回路70は、当業者には明らかであるように、トランジスタ、ダイオード、コンデンサ、抵抗器など、能動および/または受動の半導体デバイスを含む。
図1Aおよび図1BのSSD10およびNANDフラッシュメモリ100内の電子コンポーネントのレイアウトは、例として示されていることに留意されよう。SSD10およびNANDフラッシュメモリ100は、他のレイアウトを有することができ、追加のコンポーネントを含むことができる。例えば、NANDフラッシュメモリ100は、高電圧チャージポンプ、I/O回路などを有することもできる。SSD10は、ファームウェア、データスクランブラなどを含むこともできる。
図2は、本開示のいくつかの実施形態による、メモリチップ25のピーク電力管理システム200を示す。ピーク電力管理(PPM)システム200は、図1AのNANDストレージシステム10の各メモリチップ25内に実装することができ、その場合、各メモリチップ25は、複数のメモリダイ100-1、100-2、100-3、...、100-nを含むことができ、各メモリダイは、図1Bを参照して先に論じたNANDフラッシュメモリ100に類似していてよい。いくつかの実施形態では、各NANDフラッシュメモリ100は、ピーク電力管理(PPM)回路202を含むことができ、その場合、各PPM回路202は、(PPMピンとも呼ばれる)PPMコンタクトパッド204を含むことができる。メモリチップ25の異なるNANDフラッシュメモリ100-1、100-2、100-3、...、100-n上のPPM回路202-1、202-2、202-3、...、202-nは、PPMピン204-1、204-2、204-3、...、204-nを通じて相互に通信することができる。いくつかの実施形態では、異なるNANDフラッシュメモリ100間のPPMピンを、複数のダイ間接続205を通じて相互に電気的に接続することができる。例えば、NANDフラッシュメモリ100-2上のPPMピン204-2を、NANDフラッシュメモリ100-1上のPPMピン204-1とダイ間接続205-1を通じて電気的に接続することができ、NANDフラッシュメモリ100-3上のPPMピン204-3とダイ間接続205-2を通じて電気的に接続することができる。いくつかの実施形態では、ダイ間接続205は、ワイヤボンディングを通じて形成された金属ワイヤとすることができる。いくつかの実施形態では、ダイ間接続205は、フリップチップボンディングまたは任意の適切なダイ間ボンディングを通じて形成された、金属ワイヤまたは任意の適切な金属材料もしくは導電材料とすることができる。いくつかの実施形態では、ダイ間接続205をシリコン貫通VIA(例えばアレイ貫通構造体(through-array structure))によって形成することができる。
上述したダイ間接続を使用することによって、メモリチップ25内で異なるメモリダイ(すなわちNANDフラッシュメモリ100-1、100-2、100-3、...、100-n)間の通信を確立させることができる。したがって、NANDストレージシステム10は、任意数のメモリダイにいつでも動作コマンドを送信することができ、それと同時に、PPM回路202は、1つまたは複数のメモリダイを選択することによってシステムの電力消費を制御することができる。
図3は、本開示のいくつかの実施形態による、NANDフラッシュメモリ100上の例示的なPPM回路202を示す。PPM回路202はプルアップドライバ314を含むことができ、その場合、プルアップドライバ314の一方の端子が、電圧Vddを有する電源312に接続される。いくつかの実施形態では、プルアップドライバ314は金属酸化膜半導体電界効果トランジスタ(MOSFET)とすることができる。いくつかの実施形態では、プルアップドライバ314はpチャネルMOSFET(すなわちpFET)とすることができ、その場合、pFET314のソース端子は、電源312に接続することができ、pFET314のドレイン端子は、抵抗値Rppmを有するPPM抵抗器318に接続することができる。
いくつかの実施形態では、PPM回路202はプルダウンドライバ336も含む。いくつかの実施形態では、プルダウンドライバ336はMOSFETとすることができる。いくつかの実施形態では、プルダウンドライバ336はnチャネルMOSFET(すなわちnFET)とすることができる。nFET336のソース端子は、グランド接続することができ、nFET336のドレイン端子は、PPM抵抗器318に接続することができる。
いくつかの実施形態では、PPM抵抗器318およびnFET336のドレイン端子は、ノード322においてPPMコンタクトパッド204にも電気的に接続されている。PPMコンタクトパッド(例えばPPMピン204)の一部または全てを、ダイ間接続205(図2参照)を通じて電気的に接続することができる。したがって、メモリチップ25のそれらのPPMコンタクトパッド204は、ノード322における電位Vppmに保持されることが可能である。
いくつかの実施形態では、PPM回路202は、第1の入力端子324が参照電圧Vrefにあり、第2の入力端子326をノード322に接続した、比較器328を含むこともできる。比較器328は、第2の入力端子326における入力電圧Vinを第1の入力端子324における参照電圧Vrefと比較するために使用されるオペアンプとすることができ、その場合、出力端子330における出力電圧Voutは、入力電圧Vinが参照電圧Vrefよりも上かそれとも下かを示すことができる。例えば、出力電圧Voutは、入力電圧Vinが参照電圧Vrefよりも大きいとき、正の電圧となり得る。一方、出力電圧Voutは、入力電圧Vinが参照電圧Vrefよりも小さいとき、負の電圧となり得る。
いくつかの実施形態では、PPM回路202は、入力端子を比較器328の出力端子330に接続したインバータ332をさらに含むことができる。インバータ332は、入力信号を反転させることができる。例えば、比較器328の出力電圧Voutが正の電圧であるとき、インバータ332によって出力端子334において生成されるPPMイネーブルメント信号enPPMはゼロとすることができ、すなわちPPMイネーブルメント信号enPPM=0である。一方、比較器328の出力電圧Voutが負の電圧であるとき、PPMイネーブルメント信号enPPM=1である。換言すれば、ノード322における電位Vppmが参照電圧Vrefよりも大きい(または高い)(すなわちVppm>Vrefである)とき、PPMイネーブルメント信号enPPM=0である。ノード322における電位Vppmが、参照電圧Vrefよりも小さい(または低い)(すなわちVppm<Vrefである)とき、PPMイネーブルメント信号enPPM=1である。
いくつかの実施形態では、ノード322と比較器328の第2の入力端子326との間に接続された任意選択のRCフィルタ344があってよい。RCフィルタ344は、ある特定の周波数範囲内の望ましくない信号をフィルタ除去するために使用することができる。
先に論じたように、同じメモリチップ上のPPMピン同士は電気的に接続されており、すなわち、同じPPMグループの全てのPPMピンは、同じ電位Vppmを有する。したがって、各メモリチップには、ノード322においてPPMコンタクトパッド204に電気的に接続された比較器328が1つあればよい。また、PPMイネーブルメント信号enPPMは、メモリチップ上の複数のメモリダイに関する電位Vppmを示す。
図3を参照すると、動作の間、pFET314をオンまたはオフに切り替えるために、第1の制御信号340をpFET314のゲート端子316に送信することができる。例えば、第1の制御信号340がpFET314のしきい値電圧未満の電圧を有する場合、pFET314はオンに切り替えることができ、電源312からPPM抵抗器318まで導電経路が形成されることが可能である。プルアップドライバ314およびPPM抵抗器318を通って流れる電流は、プルアップ電流Ipull_upとも呼ばれる。第1の制御信号340がpFET314のしきい値電圧よりも高い電圧を有する場合、pFET314はオフに切り替えることができる。
第2の制御信号342がnFET336のゲート端子338に送信されたとき、nFET336はオンまたはオフに切り替えることができる。例えば、第2の制御信号342がnFET336のしきい値電圧よりも高い電圧を有する場合、nFET336はオンに切り替えることができ、ノード322からグランドまで導電経路が形成されることが可能である。第2の制御信号342が、nFET336のしきい値電圧未満の電圧を有する場合、nFET336はオフに切り替えることができる。
いくつかの実施形態では、プルダウンドライバ336は、電流コントローラとして動作することができる。この例では、プルダウンドライバ336がオンに切り替えられたとき、プルダウンドライバ336を通ってノード322からグランドに流れる電流(プルダウン電流Ipull_dnとも呼ばれる)の大きさは、第2の制御信号342に応じて決まる。プルダウンドライバ336が、図3に示すようにnFETであるとき、プルダウン電流Ipull_dnは、第2の制御信号342の電圧レベルとnFET336の相互コンダクタンスとによって決まり得る。本開示のいくつかの実施形態によれば、メモリダイ(例えばNANDフラッシュメモリ100-1)の電流プロファイルIccは、第2の制御信号342の電圧レベルに対応することができ、それにより、プルダウン電流Ipull_dnに対応することができる。したがって、プルダウン電流Ipull_dnは、メモリダイの電流プロファイルIccの電流ミラーとして機能することができる。
いくつかの実施形態では、プルダウン電流Ipull_dnは、電流プロファイルIccの電流レベルに比例することができる。プルダウン電流Ipull_dnは、電流プロファイルIccから比例的に縮小されることが可能である。例えば、メモリダイが200mAの電流で動作している場合、PPM回路202のプルダウン電流Ipull_dnは200μAとすることができる。したがって、メモリ動作および対応する電流を、プルダウン電流Ipull_dnを通じて、各メモリダイについて調節することができる。さらに、PPMコンタクトパッドにおけるダイ間接続を通じて、メモリチップ全体にわたるピーク電力動作を異なるメモリダイ間で連係させることができる。
図4は、本開示のいくつかの実施形態による、メモリダイ(例えば図2のNANDフラッシュメモリ100)の例示的な電流プロファイルIccを示す。電流プロファイルIccは、ピーク電流Icpとベース電流Icbの、2つの定義された電流レベルを含むことができる。ピーク電流Icpは、メモリダイがピーク電力動作を実施しているときの電流レベルに対応する。ベース電流Icbは、メモリダイが通常動作を実施しているときの平均電流レベルに対応する。メモリダイの電流プロファイルIccがベース電流Icbまで上昇したとき、メモリダイはブレークポイント450に到達する。電流の増加傾向のため、メモリチップによって複数のメモリダイの間で消費される合計電流を制御するために、PPMスキームを実施することができる。
図3を再び参照すると、いくつかの実施形態では、プルダウン電流Ipull_dnは、2つの電流レベル、すなわち高電流レベルIH(または第1の電流レベル)と低電流レベルIL(または第2の電流レベル)を使用して定義することもできる。プルダウン電流Ipull_dnの高電流レベルIHは、特定のメモリダイのピーク電流Icpに対応する。プルダウン電流Ipull_dnの低電流レベルILは、特定のメモリダイのベース電流Icbに対応する。
動作の間、本開示のいくつかの実施形態によれば、メモリチップ内の1つのプルアップドライバ314だけがオンに切り替えられ(すなわちイネーブルにされ)、同じメモリチップの異なるメモリダイ上の残りのプルアップドライバ314は、オフに切り替えることができる。したがって、各メモリチップ上で電流は電源312から1つのPPM抵抗器318を通ってのみ流れる。すなわち、同じメモリチップ上のPPM回路202は、共有のプルアップドライバ314および共有のPPM抵抗器318を共有する。
動作の間、プルダウンドライバ336は、メモリダイの状態に応じてオンまたはオフに切り替えることができ、下で論じるPPM管理スキームに従って独立に制御することができる。例えば、(図2の)NANDフラッシュメモリ100-1は、PPM回路202-1のプルダウンドライバ336がオンに切り替えられ、その際、プルダウン電流Ipull_dnが高電流レベルIHにある状態で、プルダウンドライバ336を通ってグランドまで導電経路が形成されることが可能であるとき、ピーク電流Icpを使用したピーク電流動作を実施することができる。NANDフラッシュメモリ100-1は、PPM回路202-1のプルダウンドライバ336がオフに切り替えられ、その際、電流がNANDフラッシュメモリ100-1上のプルダウンドライバ336を通って流れることができないとき、どんなピーク電力動作の実施も妨げられる。
ノード322(または各PPMピン204)の電位Vppmは、オンに切り替えられたプルダウンドライバ336の数に応じて決まり、かつそれらのプルダウンドライバ336を通過するプルダウン電流Ipull_dnの電流レベルに応じて決まる。プルダウンドライバ336がオンに切り替えられ、プルダウン電流Ipull_dnが高電流レベルIHにあるとき、メモリダイ上でピーク電力動作を実施することができる。電位Vppmをモニタすることによって、メモリチップによって使用される合計電流Itotalを制御することができ、それにより、複数のメモリダイを有するメモリチップ内で実施されるピーク電力動作の数を調節することができる。
図5は、本開示のいくつかの実施形態による、複数のメモリダイからなるメモリチップ上の等価PPM回路500を示す。等価PPM回路500は、図2および図3に示す、異なるメモリダイにわたるPPM回路202を表す。オンに切り替えられたプルアップドライバ314およびプルダウンドライバ336のみが導電経路を形成することができるので、図5では、オフに切り替えられたプルアップドライバ314およびプルダウンドライバ336は省略されている。先に論じたように、ノード322は、メモリダイ上のPPMピン204に電気的に接続されており(図3参照)、同じメモリチップ内の全てのPPMピン204は、異なるメモリダイ間で電気的に接続されている(図2参照)。したがって、ノード322は、同じメモリチップ上の異なるメモリダイ間で同じ電位Vppmに保持されることが可能であり、図5に、PPM抵抗器318に至る1つの交点として示されている。
いくつかの実施形態では、同じメモリチップ上の複数のメモリダイにわたるピーク電力管理のために、1つのプルアップドライバ314だけをオンに切り替えることができる。いくつかの実施形態では、ピーク電力動作(すなわちピーク電流Icpを使用した)を実施するメモリダイに対応するPPM回路内のプルダウンドライバ336をオンに切り替えることができる。
一例では、メモリチップ内に、オンに切り替えられるm個のプルダウンドライバ336があってよく、ただし、mは任意の整数とすることができる。これらのプルダウンドライバ336は、メモリダイ、例えば図2のNANDフラッシュメモリ100-1、100-2、...、100-mのPPM回路202からのものである。プルダウンドライバ336は相互に並列に接続されている。この構成では、オンに切り替えられたプルアップドライバ314を通って流れるプルアップ電流Ipull_upは、プルダウン電流Ipull_dnの和であり、
と表すことができ、ここで、Ipull_dn-1、Ipull_dn-2、...、Ipull_dn-mは、オンに切り替えられたプルダウンドライバ336のそれぞれを通って流れるプルダウン電流である。プルダウン電流Ipull_dnは、特定のメモリダイ上で実施される動作に応じて、高レベル電流IHと低レベル電流ILのどちらかに設定することができる。
図5のプルアップドライバ314は、メモリチップ上のPPM回路の共有のプルアップドライバであるので、プルアップ電流Ipull_upは、同じメモリチップ上のPPM回路の合計電流とすることができる。いくつかの実施形態では、プルアップ電流Ipull_upは、メモリチップの合計電流Itotalに対応することができる。(式1中の)プルアップ電流Ipull_up、およびメモリチップの合計電流Itotalは、PPM回路202のプルダウン電流Ipull_dn(例えば高電流レベルIHおよび低電流レベルIL)、ならびにメモリチップの電流プロファイルIcc(例えばピーク電流Icpおよびベース電流Icb)と同じスケーリング比に従うことができる。例えば、メモリチップの合計電流Itotalが1000mAである場合、PPM回路202のプルアップ電流Ipull_upは1000μAとすることができる。
ノード322の電位Vppmは、
Vppm=Vdd-(Rppm・Ipull_up) (2)
と表すことができ、ただし、RppmはPPM抵抗器318の抵抗値であり、Vddは電源312の電圧である。
先に論じたように、(図3の)比較器328に関する参照電圧Vrefは、電位Vppmが参照電圧Vrefよりも高いときにPPMイネーブルメント信号enPPMがenPPM=0に設定されることが可能であるように選択することができる。この例では、参照電圧Vrefは、
Vref=Vdd-(Rppm・Ipull_up_max) (3)
と定義することができ、ただし、Ipull_up_maxは、PPM回路202内のプルアップドライバ314を通って流れる最大プルアップ電流であり、メモリチップに対して許容される最大合計電流Itotal_maxに対応する。いくつかの実施形態では、(図2の)PPM回路202の最大プルアップ電流Ipull_up_max、およびメモリチップ25の最大合計電流Itotal_maxは、PPM回路202のプルダウン電流Ipull_dn(例えば高電流レベルIHおよび低電流レベルIL)、ならびにメモリチップの電流プロファイルIcc(例えばピーク電流Icpおよびベース電流Icb)と同じスケーリング比に従う。例えば、メモリチップに対して許容される最大合計電流Itotal_maxが1000mAである場合、PPM回路202の最大プルアップ電流Ipull_up_maxは1000μAとすることができる。
この例では、プルアップ電流Ipull_upが最大プルアップ電流Ipull_up_max未満であるとき、式(2)および式(3)に基づいて、電位Vppmが参照電圧Vrefよりも高くなる。それにより、PPMイネーブルメント信号enPPMはenPPM=0に設定されることが可能である。一方、プルアップ電流Ipull_upが最大プルアップ電流Ipull_up_maxを上回るとき、電位Vppmが参照電圧Vrefよりも低くなる。また、PPMイネーブルメント信号enPPMはenPPM=1に設定されることが可能である。したがって、PPM回路202のプルダウンドライバ336を調節することによって、各メモリダイ上のプルダウン電流Ipull_dnを調整することができる。プルアップ電流Ipull_upはそれに応じて調節されることが可能である。メモリチップの合計電流Itotalに対応するプルアップ電流Ipull_upを、メモリチップに対して許容される最大合計電流Itotal_maxに従って予め定められた最大プルアップ電流Ipull_up_maxと比較することによって、PPMイネーブルメント信号enPPMが0または1に設定されることが可能である。換言すれば、参照電圧Vrefは、メモリチップに対して許容される最大合計電流Itotal_maxに対応するようにプログラムすることができる。また、PPMイネーブルメント信号enPPMを使用して、追加のピーク電力動作を実行するための電流バジェットまたは電力バジェットがまだあるかどうかを示すことができる。例えば、PPMイネーブルメント信号enPPM=0である場合、PPM回路202の最大プルアップ電流Ipull_up_maxに達しておらず、それによって、メモリチップ25の最大合計電流Itotal_maxに達していないことが示される。メモリチップ25は、メモリダイのうちの少なくとも1つにピーク電流Icpを供給することができ、すなわち、ピーク電力動作を実施するために少なくとも1つの追加のメモリダイに供給できるだけの十分な電力(または電流)を有する。一方、PPMイネーブルメント信号enPPM=1であるとき、PPM回路202の最大プルアップ電流Ipull_up_maxに達しており、それによって、メモリチップ25の最大合計電流Itotal_maxに達していることが示される。メモリチップ25は、その電力(または電流)のリミットに達しており、任意の追加のピーク電力動作を実施するためにメモリダイのいずれかに追加のピーク電流Icpを供給することができない。
図6は、本開示のいくつかの実施形態による、図2のピーク電力管理システム200および図3のPPM回路202に関連するピーク電力チェックルーチン600を示す。参照電圧Vrefを決定し、NANDストレージシステム10がメモリチップ25に対して許容される最大合計電流Itotal_maxより下の電流レベルで動作しているかどうかを示すためのPPMイネーブルメント信号enPPMを生成するために、図2～図5を参照して説明したPPMスキームが使用される。ピーク電力チェック(PPC)ルーチン600は網羅的ではないこと、および図示の動作ステップのいずれかの前、後、または間に他の動作ステップも実施できることを、理解されたい。いくつかの実施形態では、PPCルーチン600のいくつかの動作ステップを省略することもでき、あるいは他の動作ステップを含めることもでき、話を簡単にするためにそれらについてここでは説明しない。いくつかの実施形態では、PPCルーチン600の動作ステップは、別の順序で実施することができ、かつ/または変わることができる。
PPCルーチン600は、少なくとも1つのPPM回路を各メモリダイが含む1つまたは複数のメモリダイを備えたメモリチップのためのピーク電力使用を管理する例示的な方法を提供する。下の例は、それらのメモリダイによって実施されるピーク電力動作をチェックし調節するためのPPM回路202を各メモリダイが含むメモリチップ、例えば図2のメモリチップ25について示されている。しかし、本方法は、2つ以上のPPM回路を各メモリダイが含むメモリチップに拡張することもできる。
PPCルーチン600は、メモリチップによって消費される合計電力(または電流)が調節され、所定の値、例えば最大合計電流Itotal_maxより下に制御され得るように、メモリダイがピーク電力動作を実施し始める前に実施することができる。
PPCルーチン600は、NANDストレージシステム(例えば図1のNANDストレージシステム10)が、メモリチップ25上のメモリダイのうちの1つ(例えばNANDフラッシュメモリ100-1)がブレークポイント(例えば図4に示すブレークポイント450)に到達したと判定したときに、動作ステップS605において開始する。ブレークポイント450以前の電流レベルと比較して、メモリダイ上での電流消費の増加は、メモリダイがそれに続いてピーク電力動作を実施する可能性のあることを示す。
ブレークポイント450以前に、NANDフラッシュメモリ100-1上のPPM回路202-1はリセット状態にあってよい。リセット状態時、プルダウンドライバ336-1はオフに切り替えられる。動作ステップS605において、PPPM回路202のプルアップドライバ314のうちの1つを、メモリチップ上の複数のメモリダイの間の共有のプルアップドライバとしてオンに切り替えることができる。
動作ステップS610において、NANDフラッシュメモリ100-1上のプルダウンドライバ336-1をオンに切り替えることができる。
動作ステップS615において、NANDフラッシュメモリ100-1上のプルダウンドライバ336-1を通って流れるプルダウン電流Ipull_dn-1を高電流レベルIHに設定することができ、高電流レベルIHは、NANDフラッシュメモリ100-1上でピーク電力動作を実施するために必要となるピーク電流Icpに対応する。
動作ステップS620において、PPMイネーブルメント信号enPPMが検証される。PPMイネーブルメント信号enPPM=0である場合、共有のプルアップドライバを通って流れるプルアップ電流Ipull_upは最大プルアップ電流Ipull_up_max未満であり、それによって、NANDフラッシュメモリ100-1が、最大合計電流Itotal_maxを超えるメモリチップの合計電流Itotalを生じさせることなく、ピーク電流Icpを用いたピーク電力動作を実施できることが示される。
動作ステップS625において、NANDフラッシュメモリ100-1が、ピーク電流Icpで動作するピーク電力動作を実施する。いくつかの実施形態では、NANDフラッシュメモリ100-1は、ピーク電流Icp未満の電流レベルで動作する任意の動作を実施することもできる。
動作ステップS620において、PPMイネーブルメント信号enPPMがゼロではない(例えばenPPM=1である)場合、PPCルーチン600は動作ステップS630に進み、そこで、NANDフラッシュメモリ100-1上のプルダウンドライバ336-1をオフに切り替えることができる。動作ステップS635において、PPCルーチン600は一時停止され、遅延期間tdlの間待機する。いくつかの実施形態では、遅延期間tdlはランダムである。いくつかの実施形態では、遅延期間tdlは、0.1μsから100μsの間の範囲内の任意の適切な期間とすることができる。いくつかの実施形態では、遅延期間tdlは、各メモリダイについて異なってよい。遅延期間tdlの後、PPCルーチン600は、ループL1を介して動作ステップS620に戻り、PPMイネーブルメント信号enPPMが再度チェックされる。
遅延期間tdlが導入されるのは、複数のメモリダイが同時にPPCルーチン600に入り、複数のプルダウンドライバが同時に、オンに切り替えられ、高電流レベルIHに設定された場合である。これらのメモリダイのピーク電力動作を同時に実行するために利用可能な電流/電力バジェットがない場合、動作ステップS620においてPPMイネーブルメント信号enPPMが複数のメモリダイに示される。次いで、動作ステップS630において、複数のメモリダイ上で対応するプルダウンドライバを同時にオフに切り替えることができる。遅延期間tdlを導入することによって、複数のメモリダイが1つずつ動作ステップS620に戻ることができ、すなわち、複数のメモリダイからのピーク電力動作を求める要求を非同期にすることができる。したがって、複数のメモリダイは、メモリチップに対して許容される最大合計電流Itotal_maxを超えることなく、ピーク電力動作を順次実施することができる。
動作ステップS640において、ピーク電力動作を完了した後で、プルダウンドライバ336-1を通って流れるプルダウン電流Ipull_dn-1を低電流レベルILに設定することができる。したがって、NANDフラッシュメモリ100-1は、ピーク電流Icp未満の電流を用いた動作を継続することができる。
いくつかの実施形態では、PPCルーチン600は、例えば現在のピーク電力動作の完了後に別のブレークポイントが検出されたとき、ループL2を介して動作ステップS605に再び戻ることができる。
動作ステップS645において、例えばNANDフラッシュメモリ100-1の電流レベルがベース電流Icbより下に低下したとき、NANDフラッシュメモリ100-1上のPPM回路202-1のプルダウンドライバ336-1をディスエーブルにする(例えばオフに切り替える)ことができる。PPCルーチン600は終了され、メモリチップ上のメモリダイのうちの1つがブレークポイントのうちの1つに入ったとNANDストレージシステム10が判定した場合、再度開始することができる。
特定のメモリダイのプルダウン電流Ipull_dnが高電流レベルIHに設定されたとき、この特定のメモリダイのために電流/電力バジェットを一時的に取っておくことができる。同じメモリチップ上の、PPCルーチン600を実行する他のどんなメモリダイも、合計電流Itotalが最大合計電流Itotal_max未満ではない限りまたはメモリチップ上で電流/電力バジェットが利用可能になるまで(これについては動作ステップS620において検証することができる)、動作ステップS620、S630、およびS635からなるループ内にキューイングすることができる。
メモリダイの電流プロファイルIcc上の2つの電流レベル(例えばピーク電流Icpおよびベース電流Icb)を定義することを通じて、またメモリダイ上のPPM回路202内のプルダウンドライバ336のプルダウン電流Ipull_dnをそれに応じて調整すること(例えばオン/オフに切り替えること、高電流レベルIHおよび低電流レベルILに設定すること)を通じて、メモリチップ上の複数のメモリダイにわたるPPMコンタクトパッド204の電位Vppmを調節することができ、というのも、異なるメモリダイ上のPPMコンタクトパッド204は、ダイ間接続205を通じて電気的に接続することができ、同じ電位Vppmに保持されることが可能であるためである。電位Vppmを、メモリチップに対して許容される最大合計電流Itotal_maxに従って予め定められた参照電圧Vrefと比較することによって、メモリチップ上の各メモリダイによって実施されるピーク電力動作を、PPCルーチン600を使用して管理することができる。その結果、複数のメモリダイを備えたメモリチップの合計電流Itotalを制御することができる。
しかし、PPM回路およびPPMスキームは、図3～図6に示す例に限定されない。PPM回路202およびPPCルーチン600の変形形態では、複数のメモリダイを備えたメモリチップのための類似のピーク電力管理を実現することができる。
図7は、本開示のいくつかの実施形態による、NANDフラッシュメモリ100上の別の例示的なPPM回路202'を示す。PPM回路202'はPPM回路202に類似している。主要な相違は、PPM抵抗器318を、ノード322とプルダウンドライバ336との間に接続できる、ということである。この例では、動作の間、同じメモリチップ上の複数のメモリダイの間で1つのプルダウンドライバ336だけがオンに切り替えられ、一方、プルアップドライバ314は、メモリダイに関する電流プロファイルIccに従って調節することができる。ここで、PPM回路202'のプルアップ電流Ipull_upは、メモリダイのピーク電流Icpおよびベース電流Icbに対応する2つの電流レベル、例えば高電流レベルIHおよび低電流レベルILを用いて定義することができる。この例では、動作の間、メモリチップ内に、オンに切り替えられるm個のプルアップドライバ314があってよいとき、オンに切り替えられたプルダウンドライバ336を通って流れるプルダウン電流Ipull_dnは、プルアップ電流Ipull_upの和であり、
と表すことができる。ノード322の電位Vppmは、
Vppm=Rppm・Ipull_dn (5)
と表すことができ、参照電圧Vrefは、
Vref=Rppm・Ipull_dn_max (6)
と定義することができ、ただし、Ipull_dn_maxは、プルダウンドライバ336を通って流れる最大プルダウン電流であり、メモリチップに対して許容される最大合計電流Itotal_maxに対応する。したがって、プルダウン電流Ipull_dnが最大プルダウン電流Ipull_dn_maxよりも大きいとき、電位Vppmが参照電圧Vrefよりも高く、比較器328における出力電圧Voutが正となり得る。PPM回路202'では、出力電圧Voutは、インバータなしで直接、PPMイネーブルメント信号enPPMに送出されることが可能である。したがって、Ipull_dn>Ipull_dn_maxであるとき、PPMイネーブルメント信号enPPM=1である。反対に、Ipull_dn<Ipull_dn_maxである場合、enPPM=0である。この例では、PPCルーチン600を、プルダウンドライバ/プルダウン電流をプルアップドライバ/プルアップ電流に変えることにより修正することができる。
図3の例示的なPPM回路202および図7のPPM回路202'に使用されるデバイスおよび構成は、単に、例示を目的としたものであり、PPM回路およびPPMスキームの機能を簡単に示すためのものである。いくつかの実施形態では、図3のプルダウンドライバ336を、プルダウン電流Ipull_dnの電流レベルを設定するための適切な電流源によって置き換えることができる。
上で論じたメモリチップの動的なピーク電力管理は、メモリダイの電流プロファイルIccに密接に従うように実施することもできる。例えば、図8の電流プロファイルIccに基づいて、PPMスキームを複数の段階に分けることができ、ここで、各段階Piは、ピーク電流Ii(i=1、2、...、6)を含むことができる。この例では、プルダウンドライバ336がオンに切り替えられたとき、プルダウン電流Ipull_dnを、各段階Piのピーク電流Iiに比例するように調整することができる。ブレークポイント450は、段階P1の初めに、またピーク電流Iiがその前の段階Pi-1のピーク電流Ii-1よりも大きい場合、各段階Piの初めに挿入することができる。例えば、ブレークポイント450は、図8の段階P1、P2、およびP4の初めに挿入することができる。
図6のPPCルーチン600に類似のものを使用して、メモリダイがブレークポイント450、例えば、段階P2の初めに到達したとき、動作ステップS605を開始することができる。動作ステップS610においてメモリダイ上のプルダウンドライバ336をイネーブルにすることができ、プルダウンドライバ336を通って流れるプルダウン電流Ipull_dnを、段階P2におけるピーク電流I2を反映した電流レベルに設定することができる。動作ステップS620において、PPMイネーブルメント信号enPPMがチェックされる。PPMイネーブルメント信号enPPM=0である場合、ピーク電流I2に対応するピーク電力動作が、メモリダイによって実行されることが可能である。そうでない場合、メモリダイ上のプルダウンドライバ336をオフに切り替えることができ、メモリダイは、動作ステップS620においてPPMイネーブルメント信号enPPMを再度チェックする前に、動作ステップS635において遅延期間の間待機することができる。
ピーク電流Iiがその前の段階Pi-1のピーク電流Ii-1よりも小さい場合、段階Piの初めにブレークポイントは必要ない。例えば、図8に示す例では、電流プロファイルIcc内の段階P3、P5、およびP6の初めにブレークポイントは挿入されない。
動作ステップS640においてピーク電力動作が完了したとき、プルダウン電流Ipull_dnを、メモリダイの次のピーク電流に比例するように、より低レベルに調整することができる。例えば、段階P2についてピーク電力動作が完了したとき、メモリダイのプルダウン電流Ipull_dnは、ピーク電流I3に比例するように調整することができ、段階P3における動作を引き続き実行する。
段階P4の初めに、別のブレークポイント450が検出される。PPCルーチン600は動作ステップS605に再び戻り、動作ステップS620においてPPMイネーブルメント信号enPPMが再度チェックされる。
要約すると、本開示は、複数のメモリダイを備えたメモリチップのためのピーク電力管理(PPM)システムを提供する。PPMシステムは、複数のメモリダイのそれぞれにあるPPM回路を含む。各PPM回路は、電源およびPPM抵抗器に電気的に接続されたプルアップドライバと、PPM抵抗器に電気的に接続されたプルダウンドライバと、PPM抵抗器に接続されたPPMコンタクトパッドとを含む。複数のメモリダイのPPMコンタクトパッドは、相互に電気的に接続されている。また、PPMシステムは、PPMコンタクトパッドの電位に基づいてピーク電力動作を管理するように構成されている。
本開示は、複数のメモリダイを備えたメモリチップのためのピーク電力管理(PPM)の方法であって、複数のメモリダイのそれぞれが、PPMコンタクトパッドを有するPPM回路を含む、方法も提供する。複数のメモリダイのPPMコンタクトパッド同士は電気的に接続されている。PPM方法は、次の、メモリチップの選択されたメモリダイ上のPPM回路のプルダウンドライバをオンに切り替えるステップと、プルダウンドライバを通って流れるプルダウン電流によって調節されたPPMイネーブルメント信号を検証するステップと、メモリチップの合計電流がメモリチップに許容される最大合計電流未満であることをPPMイネーブルメント信号が示すとき、選択されたメモリダイ上でピーク電力動作を実施するステップとを含む。
特定の実施形態についての上記の説明は、他者が、必要以上の実験をすることなく、かつ本開示の一般的な概念から逸脱することなく、当技術分野の技能の範囲内の知識を適用することによって、そのような特定の実施形態をさまざまな適用分野に合わせて容易に修正し、かつ/または適合させることができるほど、本開示の一般的な性質を十分に明らかにする。したがって、そのような適合形態および修正形態は、本明細書において提示された本開示および指針に基づいて、開示された実施形態の等価物の意味および範囲内にあることが意図されている。本明細書における表現または用語は、限定を目的としたものではなく説明を目的としたものであり、したがって、本明細書の用語または表現は、当業者によって本開示および指針に照らして解釈されるべきである、ということを理解されたい。
本開示の実施形態については上で、指定された機能およびそれらの関係の実装形態を示す機能ビルディングブロックを用いて説明してきた。これらの機能ビルディングブロックの境界は、説明に好都合なように本明細書において任意に画定されたものである。指定された機能およびそれらの関係が適切に実施される限り、これに代わる境界を画定することができる。
発明の概要セクションおよび要約書セクションには、本発明者(ら)によって企図される本開示の1つまたは複数の例示的な実施形態を記載することができるが、全ての例示的な実施形態を記載することができるとは限らず、したがって、これらのセクションは、本開示および添付の特許請求の範囲をいかなる形であれ限定することは意図されていない。
本開示の広さおよび範囲は、上述した例示的な実施形態のいずれかによって限定されるべきではなく、添付の請求項およびそれらの等価物のみに従って定義されるべきである。
10 NANDストレージシステム、ソリッドステートドライブ(SSD)
15 ホストコンピュータ
20 ホストコントローラ
25 半導体メモリチップ
25-1 メモリチップ
25-2 メモリチップ
25-3 メモリチップ
25-n メモリチップ
30 メモリチャネル
30-1 メモリチャネル
30-2 メモリチャネル
30-3 メモリチャネル
30-n メモリチャネル
40 ロウデコーダ
50 ページバッファ
60 カラムデコーダ
70 周辺回路
80 センスアンプ
100 NANDフラッシュメモリ
100-1 メモリダイ、NANDフラッシュメモリ
100-2 メモリダイ、NANDフラッシュメモリ
100-3 メモリダイ、NANDフラッシュメモリ
100-n メモリダイ、NANDフラッシュメモリ
101 メモリプレーン
103 メモリブロック
200 ピーク電力管理(PPM)システム
202 ピーク電力管理(PPM)回路
202-1 PPM回路
202-2 PPM回路
202-3 PPM回路
202-n PPM回路
202' PPM回路
204 PPMコンタクトパッド、PPMピン
204-1 PPMピン
204-2 PPMピン
204-3 PPMピン
204-n PPMピン
205 ダイ間接続
205-1 ダイ間接続
205-2 ダイ間接続
312 電源
314 プルアップドライバ、pFET
316 ゲート端子
318 PPM抵抗器
322 ノード
324 第1の入力端子
326 第2の入力端子
328 比較器
330 出力端子
332 インバータ
334 出力端子
336 プルダウンドライバ、nFET
336-1 プルダウンドライバ
338 ゲート端子
340 第1の制御信号
342 第2の制御信号
450 ブレークポイント
500 等価PPM回路
600 ピーク電力チェック(PPC)ルーチン
enPPM PPMイネーブルメント信号
I2 ピーク電流
I3 ピーク電流
Icb ベース電流
Icc 電流プロファイル
Icp ピーク電流
IH 高電流レベル、高レベル電流
Ii ピーク電流
Ii-1 ピーク電流
IL 低電流レベル、低レベル電流
Ipull_dn プルダウン電流
Ipull_dn-1 プルダウン電流
Ipull_dn_max 最大プルダウン電流
Ipull_up プルアップ電流
Ipull_up_max 最大プルアップ電流
Itotal 合計電流
Itotal_max 最大合計電流
L1 ループ
L2 ループ
P1 段階
P2 段階
P3 段階
P4 段階
P5 段階
P6 段階
Pi 段階
Pi-1 段階
Rppm 抵抗値
tdl 遅延期間
Vdd 電圧
Vin 入力電圧
Vout 出力電圧
Vppm 電位
Vref 参照電圧

Claims (22)

  1. 複数のメモリダイを備えたメモリチップのためのピーク電力管理(PPM)システムであって、
    前記複数のメモリダイのそれぞれにあるPPM回路
    を備え、各PPM回路が、
    電源およびPPM抵抗器の第1の端部に電気的に接続されたプルアップドライバと、
    前記PPM抵抗器の第2の端部に電気的に接続されたプルダウンドライバと、
    前記PPM抵抗器の前記第2の端部に接続されたPPMコンタクトパッドと
    を備え、
    前記複数のメモリダイのPPMコンタクトパッドが、相互に電気的に接続されており、
    前記PPMシステムが、前記PPMコンタクトパッドの電位に基づいてピーク電力動作を管理するように構成されている、
    ピーク電力管理(PPM)システム。
  2. 第1の入力端子が前記複数のメモリダイの前記PPMコンタクトパッドに電気的に接続されるとともに第2の入力端子が参照電圧に電気的に接続された比較器をさらに備える、請求項1に記載のPPMシステム。
  3. 前記比較器の出力端子がインバータに接続されている、請求項2に記載のPPMシステム。
  4. 前記複数のメモリダイの前記PPMコンタクトパッドと、前記比較器の前記第1の入力端子とに電気的に接続されたRCフィルタをさらに備える、請求項2に記載のPPMシステム。
  5. 前記参照電圧が、前記メモリチップに対して許容される最大合計電流に基づく、請求項2に記載のPPMシステム。
  6. 前記PPMコンタクトパッドの前記電位が、前記PPM回路内の前記プルダウンドライバを通って流れるプルダウン電流によって調整される、請求項1に記載のPPMシステム。
  7. 前記プルダウン電流が高電流レベルを含み、前記高電流レベルが前記ピーク電力動作のピーク電流に対応する、請求項6に記載のPPMシステム。
  8. 前記プルアップドライバがpチャネル金属酸化膜半導体電界効果トランジスタ(MOSFET)を備える、請求項1に記載のPPMシステム。
  9. 前記プルダウンドライバがnチャネル金属酸化膜半導体電界効果トランジスタ(MOSFET)を備える、請求項1に記載のPPMシステム。
  10. 前記PPMコンタクトパッドと、前記PPM抵抗器と、前記プルダウンドライバとが、ノードにおいて電気的に接続されている、請求項1に記載のPPMシステム。
  11. 前記PPMコンタクトパッド同士が、ダイ間接続を通じて電気的に接続されており、各ダイ間接続が金属相互接続を備える、請求項1に記載のPPMシステム。
  12. 前記PPMコンタクトパッド同士が、フリップチップボンディング、ダイ間ボンディング、またはワイヤボンディングを通じて電気的に接続されている、請求項1に記載のPPMシステム。
  13. 複数のメモリダイを備えたメモリチップのためのピーク電力管理(PPM)システムであって、
    前記複数のメモリダイのそれぞれにあるPPM回路
    を備え、各PPM回路が、
    電源およびPPM抵抗器の第1の端部に電気的に接続されたプルアップドライバと、
    前記PPM抵抗器の第2の端部に電気的に接続されたプルダウンドライバと、
    前記PPM抵抗器の前記第1の端部に接続されたPPMコンタクトパッドと
    を備え、
    前記複数のメモリダイのPPMコンタクトパッドが、相互に電気的に接続されており、
    前記PPMシステムが、前記PPMコンタクトパッドの電位に基づいてピーク電力動作を管理するように構成されている、
    ピーク電力管理(PPM)システム。
  14. 複数のメモリダイを備えたメモリチップのためのピーク電力管理(PPM)の方法であって、前記複数のメモリダイのそれぞれが、PPMコンタクトパッドを有するPPM回路を備え、前記複数のメモリダイのPPMコンタクトパッド同士が電気的に接続されており、前記方法が、
    前記メモリチップの選択されたメモリダイ上の前記PPM回路のプルダウンドライバをオンに切り替えるステップと、
    前記プルダウンドライバを通って流れるプルダウン電流によって調節されたPPMイネーブルメント信号を検証するステップと、
    前記メモリチップの合計電流が前記メモリチップに許容される最大合計電流未満であることを前記PPMイネーブルメント信号が示すとき、前記選択されたメモリダイ上でピーク電力動作を実施するステップと
    を含む、方法。
  15. 前記プルダウンドライバをオンに切り替えた後で、前記選択されたメモリダイ上の前記プルダウンドライバを通って流れる前記プルダウン電流を高電流レベルに設定するステップであって、前記高電流レベルが、前記選択されたメモリダイに関する前記ピーク電力動作のピーク電流に対応する、ステップ
    をさらに含む、請求項14に記載の方法。
  16. 前記ピーク電力動作を実施した後で、前記選択されたメモリダイ上の前記プルダウンドライバを通って流れる前記プルダウン電流を低電流レベルに設定するステップであって、前記低電流レベルが、前記選択されたメモリダイに関するベース電流に対応する、ステップ
    をさらに含む、請求項14に記載の方法。
  17. 前記メモリチップの前記合計電流が前記メモリチップに許容される前記最大合計電流を上回ることを前記PPMイネーブルメント信号が示す場合、前記選択されたメモリダイ上の前記プルダウンドライバをオフに切り替えるステップ
    をさらに含む、請求項14に記載の方法。
  18. 前記プルダウンドライバをオフに切り替えた後で、遅延期間の間待機するステップ
    をさらに含む、請求項17に記載の方法。
  19. 前記PPMイネーブルメント信号を検証する前に、参照電圧を前記PPMコンタクトパッドの電位と比較することによって前記PPMイネーブルメント信号を生成するステップ
    をさらに含む、請求項14に記載の方法。
  20. 前記メモリチップに許容される前記最大合計電流に従って前記参照電圧を選択するステップ
    をさらに含む、請求項19に記載の方法。
  21. 前記PPMコンタクトパッドの前記電位を、前記プルダウンドライバの前記プルダウン電流を通じて調節するステップであって、前記メモリチップの前記合計電流が、前記メモリチップ上の各プルダウンドライバを通って流れる前記プルダウン電流の和に対応する、ステップ
    をさらに含む、請求項19に記載の方法。
  22. 前記PPMイネーブルメント信号を生成する前記ステップが、
    前記PPMコンタクトパッドの前記電位が前記参照電圧よりも高い場合、前記PPMイネーブルメント信号を0に設定するステップと、
    前記PPMコンタクトパッドの前記電位が前記参照電圧よりも低い場合、前記PPMイネーブルメント信号を1に設定するステップと
    をさらに含む、請求項21に記載の方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022099493A1 (en) * 2020-11-11 2022-05-19 Yangtze Memory Technologies Co., Ltd. Analog peak power management for multi-die operations
CN117577152A (zh) 2020-11-26 2024-02-20 长江存储科技有限责任公司 用于多管芯操作的动态峰值功率管理
US20230195312A1 (en) * 2021-12-21 2023-06-22 Micron Technology, Inc. Peak power management in a memory device during suspend status

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100375986B1 (ko) * 2000-11-27 2003-03-15 삼성전자주식회사 프로그래머블 임피던스 제어회로
US20030093702A1 (en) * 2001-03-30 2003-05-15 Zheng Luo System on a chip with multiple power planes and associate power management methods
KR101626468B1 (ko) 2009-02-10 2016-06-02 삼성전자주식회사 누설 전류 차단기능을 갖는 데이터 처리장치의 메모리 모듈
GB2481738B (en) * 2009-04-30 2013-10-16 Hewlett Packard Development Co Die connection monitoring system and method
US8144496B2 (en) * 2009-06-30 2012-03-27 Sandisk Technologies Inc. Memory system with multi-level status signaling and method for operating the same
JP2012058860A (ja) * 2010-09-06 2012-03-22 Toshiba Corp メモリシステム
KR20120080360A (ko) * 2011-01-07 2012-07-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR101964403B1 (ko) * 2012-05-21 2019-08-01 에스케이하이닉스 주식회사 멀티 칩 패키지 및 그 동작 방법
US8854900B2 (en) 2012-07-26 2014-10-07 SanDisk Technologies, Inc. Non-volatile memory and method with peak current control
KR20140029815A (ko) * 2012-08-30 2014-03-11 에스케이하이닉스 주식회사 멀티 칩 반도체 장치
US9417685B2 (en) * 2013-01-07 2016-08-16 Micron Technology, Inc. Power management
US9218859B2 (en) * 2013-03-20 2015-12-22 Kabushiki Kaisha Toshiba Semiconductor memory device
US9443600B2 (en) * 2013-03-28 2016-09-13 Intel Corporation Auto-suspend and auto-resume operations for a multi-die NAND memory device to reduce peak power consumption
CN103617966A (zh) * 2013-11-27 2014-03-05 苏州贝克微电子有限公司 一种单片集成电路管芯的加热方法
US9293176B2 (en) * 2014-02-18 2016-03-22 Micron Technology, Inc. Power management
US9377804B2 (en) 2014-04-10 2016-06-28 Qualcomm Incorporated Switchable package capacitor for charge conservation and series resistance
US20160162214A1 (en) 2014-12-08 2016-06-09 James A McCall Adjustable low swing memory interface
US9881654B2 (en) 2015-01-14 2018-01-30 Macronix International Co., Ltd. Power source for memory circuitry
US9496042B1 (en) * 2015-05-21 2016-11-15 Kabushiki Kaisha Toshiba Semiconductor device with control of maximum value of current capable of being supplied
KR20170042121A (ko) * 2015-10-08 2017-04-18 삼성전자주식회사 파워-업 시퀀스를 제어하는 반도체 장치
KR20170080845A (ko) * 2015-12-30 2017-07-11 에스케이하이닉스 주식회사 데이터 출력 회로
US20170256955A1 (en) * 2016-03-02 2017-09-07 Sandisk Technologies Inc. Efficient Peak Current Management In A Multi-Die Stack
GB2547939B (en) 2016-03-04 2020-04-22 Advanced Risc Mach Ltd Cache power management
US9947401B1 (en) 2016-12-22 2018-04-17 Sandisk Technologies Llc Peak current management in non-volatile storage
KR102631350B1 (ko) * 2017-10-12 2024-01-31 삼성전자주식회사 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법
KR102553266B1 (ko) * 2017-11-03 2023-07-07 삼성전자 주식회사 온-다이-터미네이션 회로를 포함하는 메모리 장치
KR102433040B1 (ko) * 2017-12-12 2022-08-18 삼성전자주식회사 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법
US10803962B1 (en) * 2019-04-01 2020-10-13 Micron Technology, Inc. Current monitoring in semiconductor packages
US10923199B2 (en) 2019-05-01 2021-02-16 Micron Technology, Inc. Peak current management in a memory array
KR20210146643A (ko) * 2020-05-27 2021-12-06 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
CN117219145A (zh) * 2020-08-06 2023-12-12 长江存储科技有限责任公司 用于三维存储器的多管芯峰值功率管理
WO2022099493A1 (en) 2020-11-11 2022-05-19 Yangtze Memory Technologies Co., Ltd. Analog peak power management for multi-die operations
CN117577152A (zh) 2020-11-26 2024-02-20 长江存储科技有限责任公司 用于多管芯操作的动态峰值功率管理

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