CN113345492B - 电压发生电路和使用该电压发生电路的非易失性存储装置 - Google Patents

Abstract

电压发生电路包括电压供应电路和电流偏置电路。所述电压供应电路被配置为基于第一使能信号向输出节点供应第一电源电压。所述电流偏置电路被配置为基于第二使能信号来控制偏置电流从所述输出节点流出。在所述第一使能信号被使能之后，所述第二使能信号被使能。

Description

电压发生电路和使用该电压发生电路的非易失性存储装置

相关申请的交叉引用

本申请要求于2020年2月18日向韩国知识产权局提交的申请号为10-2020-0019836的韩国申请的优先权，其全部内容通过引用合并于此。

技术领域

各个实施例总体上涉及集成电路技术，并且更具体地，涉及电压发生电路和使用该电压发生电路的非易失性存储装置。

背景技术

电子设备可以包括许多电子组件。例如，计算机系统可以包括大量的电子半导体组件。计算机系统可以包括存储装置。动态随机存取存储器(DRAM)可以以高且恒定的速度来储存和输出数据，并且能够进行随机存取。这些优点使得DRAM被广泛地用于通用存储装置。但是，DRAM包括各自由电容器所组成的存储单元，这使得DRAM具有易失性特性，即在切断电源时会丢失所储存的数据。为了克服DRAM的这种缺点，已经开发了闪存。闪存装置例如包括各自由浮栅所构成的存储单元，这使得闪存装置具有非易失性特性，即即使在切断电源时也保持所储存的数据。然而，闪存装置以比DRAM低的速度来储存和输出数据，并且不能随机存取。

近来，已经开发了具有高的操作速度和非易失性特性的下一代存储器。下一代存储器的示例可以包括相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)和铁电RAM(FRAM)。下一代存储装置可以以高速运行同时具有非易失性特性。特别地，PRAM包括由硫属化物所形成的存储单元，并且可以通过改变存储单元的电阻值来储存数据。

发明内容

在一个实施例中，一种电压发生电路可以包括电压供应电路和电流偏置电路。所述电压供应电路可以被配置为基于第一使能信号向输出节点供应第一电源电压。可以从所述输出节点输出输出电压。所述电流偏置电路可以被配置为基于第二使能信号来控制偏置电流从所述输出节点流出。在所述第一使能信号被使能之后，所述第二使能信号可以被使能。

在一个实施例中，一种非易失性存储装置可以包括存储单元、位线控制电路和字线控制电路。所述存储单元可以耦接在位线与字线之间。所述位线控制电路可以被配置为在读取操作中向与所述位线耦接的第一全局电极供应第一电压。所述位线控制电路可以被配置为在写入操作中向所述第一全局电极供应第二电压。所述字线控制电路可以被配置为在所述读取操作中向与所述字线耦接的第二全局电极供应第三电压。所述字线控制电路可以被配置为在所述写入操作中向所述第二全局电极供应第四电压。所述位线控制电路可以包括第一电压供应电路、第二电压供应电路和电流偏置电路。所述第一电压供应电路可以被配置为基于第一使能信号和第一参考电压向所述第一全局电极供应所述第一电压。所述第二电压供应电路可以被配置为基于第二使能信号向所述第一全局电极供应所述第二电压。所述电流偏置电路可以被配置为基于第三使能信号来控制偏置电流从所述第一全局电极流出。

在一个实施例中，一种电压发生电路可以包括第一晶体管、第二晶体管和第三晶体管。所述第一晶体管可以耦接到被供应第一电源电压的节点，并且所述第一晶体管可以在其栅极处接收第一使能信号。所述第二晶体管可以耦接在所述第一晶体管与输出节点之间，并且所述第二晶体管可以在其栅极处接收参考电压。可以从所述输出节点输出输出电压。所述第三晶体管可以耦接在所述输出节点与被供应第二电源电压的节点之间，并且可以在其栅极处接收第二使能信号。在所述第一使能信号被使能之后，所述第二使能信号可以被使能。

附图说明

图1是示出根据实施例的电压发生电路的配置的图。

图2是示出根据实施例的电压发生电路的操作的图。

图3是示出根据实施例的非易失性存储装置的配置的图。

图4是示出图3所示的非易失性存储装置的读取操作的图。

图5是示出根据实施例的非易失性存储装置的配置的图。

图6是示出根据实施例的包括非易失性存储装置的电子装置的框图。

图7是示出根据实施例的包括非易失性存储装置的数据储存设备的框图。

具体实施方式

图1是示出根据实施例的电压发生电路100的配置的图。参考图1，电压发生电路100可以被供应第一电源电压VH和第二电源电压VL，以产生输出电压VO。第一电源电压VH可以具有比第二电源电压VL高的电压电平。电压发生电路100可以向与负载200耦接的输出节点ON提供第一电源电压VH，以使输出电压VO的电压电平升高。当输出电压VO的电压电平上升到预定电压电平或更大的电压电平时，电压发生电路100可以控制从输出节点ON流出的偏置电流，以快速地使输出电压VO的电压电平升高到目标电平。

电压发生电路100可以包括电压供应电路110和电流偏置电路120。电压供应电路110可以接收第一电源电压VH和第一使能信号EN1。电压供应电路110可以基于第一使能信号EN1而向输出节点ON供应第一电源电压VH。输出电压VO可以通过输出节点ON来输出。电压供应电路110可以进一步接收参考电压VREF。电压供应电路110可以基于参考电压VREF来调节向输出节点ON供应的电压。电压供应电路110可以基于参考电压VREF而对第一电源电压VH的电压电平进行钳位，并且可以向输出节点ON提供被钳位的电压。参考电压VREF可以调节输出电压VO的目标电平。输出节点ON可以耦接到负载200。负载200可以是被配置为通过利用输出电压VO而进行操作的任何电路。负载200可以被认为是具有任何电容的电容器。负载200的等效电路可以是电容器。

电流偏置电路120可以接收第二电源电压VL和第二使能信号EN2。电流偏置电路120可以基于第二使能信号EN2来控制电流从输出节点ON流向被供应第二电源电压VL的节点。流过电流偏置电路120的电流可以是偏置电流ID。第二使能信号EN2可以晚于第一使能信号EN1被使能。即，在第一使能信号EN1被使能之后，第二使能信号EN2可以被使能。电流偏置电路120可以控制偏置电流ID从输出节点ON流向被供应第二电源电压VL的节点。因此，电流偏置电路120可以控制电压供应电路110作为源跟随器来操作，并且可以提高电压供应电路110的驱动能力。电流偏置电路120可以提高电压供应电路110的驱动能力，以使得输出电压VO更迅速地达到目标电平。电流偏置电路120可以进一步接收偏置电压VBIAS。偏置电压VBIAS可以调节偏置电流ID的量。在一个实施例中，第二使能信号EN2可以被修改为在输出电压VO达到目标电平时被禁止，并且可以优化电压发生电路100的功耗。

电压供应电路110可以包括第一使能电路111和电压钳位电路112。第一使能电路111可以基于第一使能信号EN1而提供第一电源电压VH。当第一使能信号EN1被使能时，第一使能电路111可以向电压钳位电路112提供第一电源电压VH。电压钳位电路112可以基于参考电压VREF对从第一使能电路111提供的电压进行钳位，以产生输出电压VO。电压钳位电路112可以对从第一使能电路111提供的第一电源电压VH的电压电平进行钳位，并且可以向输出节点ON提供被钳位的电压。

电流偏置电路120可以包括第二使能电路121和电流发生电路122。第二使能电路121可以基于第二使能信号EN2而在输出节点ON与被供应第二电源电压VL的节点之间形成电流路径。当第二使能信号EN2被使能时，第二使能电路121可以将输出节点ON耦接到被供应第二电源电压VL的节点，以控制偏置电流ID从输出节点ON流向被供应第二电源电压VL的节点。电流发生电路122可以基于偏置电压VBIAS来调节从输出节点ON流向被供应第二电源电压VL的节点的电流量。电流发生电路122可以根据偏置电压VBIAS的电压电平来调节偏置电流ID的量。

第一使能电路111可以包括第一晶体管T1，并且电压钳位电路112可以包括第二晶体管T2。第一晶体管T1可以是P沟道MOS晶体管，并且第二晶体管T2可以是N沟道MOS晶体管。第一晶体管T1可以耦接在被供应第一电源电压VH的节点与第二晶体管T2之间。第一晶体管T1可以在其栅极处接收第一使能信号EN1。第二晶体管T2可以耦接在第一晶体管T1与输出节点ON之间。第二晶体管T2可以在其栅极处接收参考电压VREF。第一晶体管T1可以在其源极处耦接到被供应第一电源电压VH的节点，可以在其漏极处耦接到第二晶体管T2的漏极，并且可以在其栅极处接收第一使能信号EN1。第二晶体管T2可以在其源极处耦接到输出节点ON，并且可以在其栅极处接收参考电压VREF。第一晶体管T1和第二晶体管T2可以向输出节点ON提供电流IS，以使输出节点ON的电压电平升高。第一晶体管T1可以在其背栅处接收第一电源电压VH。第二晶体管T2可以在其背栅处耦接到输出节点ON。可以基于参考电压VREF的电压电平和第二晶体管T2的阈值电压来确定输出电压VO的目标电平。例如，输出电压VO的目标电平可以对应于以第二晶体管T2的阈值电压的量从参考电压VREF下降的电压电平。

第二使能电路121可以包括第三晶体管T3，并且电流发生电路122可以包括第四晶体管T4。第三晶体管T3和第四晶体管T4中的每一个可以是N沟道MOS晶体管。第三晶体管T3可以耦接在被供应第二电源电压VL的节点与第四晶体管T4之间。第三晶体管T3可以在其栅极处接收第二使能信号EN2。第四晶体管T4可以耦接在输出节点ON与第三晶体管T3之间。第四晶体管T4可以在其栅极处接收偏置电压VBIAS。第三晶体管T3可以在其漏极处耦接到第四晶体管T4的源极，可以在其源极处耦接到被供应第二电源电压VL的节点，并且可以在其栅极处接收第二使能信号EN2。第四晶体管T4可以在其漏极处耦接到输出节点ON，并且可以在其栅极处接收偏置电压VBIAS。

图2是示出根据实施例的电压发生电路100的操作的图。在下文中，将参考图1和图2描述的是根据实施例的电压发生电路100的操作。当第一使能信号EN1被使能以产生输出电压VO时，电压发生电路100可以被激活。第一晶体管T1可以由于第一使能信号EN1而被导通，并且可以在其漏极处输出第一电源电压VH。第二晶体管T2可以接收参考电压VREF，并且可以在其漏极处向输出节点ON提供以第二晶体管T2的阈值电压的量从第一电源电压VH下降的电压。由于第一晶体管T1和第二晶体管T2持续地向输出节点ON提供电流IS，所以输出节点ON的电压电平和输出电压VO可以持续地上升。当输出电压VO上升到预定电压电平或更大的电压电平时，电压供应电路110的驱动能力可能降低，并且电流IS的量可能实质上减小。当输出节点ON的电压电平上升时，被输入到第二晶体管T2的栅极的参考电压VREF的电压电平与输出节点ON的电压电平之间的差可能减小。因此，第二晶体管T2的电流驱动能力可以能低，因此电流IS的量可能减小。因此，根据现有技术，电流IS的量可以随着时间的流逝而持续减小，其如“IA”所示，并且输出电压VO不会达到目标电平VT或可能花费相当长的时间才能达到目标电平VT，其如“VA”所示。根据一个实施例，第二使能信号EN2可以在电压供应电路110的驱动能力降低时被使能。当第二使能信号EN2被使能时，第三晶体管T3可以被导通。由于第三晶体管T3被导通，所以偏置电流ID可以从输出节点ON流向被供应第二电源电压VL的节点。随着偏置电流ID流动，电压供应电路110可以作为源跟随器进行操作。当偏置电流ID流动时，第二晶体管T2的源极的电压电平下降。因此，可以将第二晶体管T2的栅极电压(即，参考电压VREF)与源极电压之间的差保持为预定的量。因此，可以保持第二晶体管T2的驱动能力，并且因此可以恒定地保持电流ID的量。此时，因为可以将负载200视为电容器，所以输出电压VO的电压电平下降可能由于偏置电流ID而被忽略。当电流IS的量保持恒定时，其如“IB”所示，输出电压VO可以更快地达到目标电平VT，其如“VB”所示。因此，电压发生电路100可以减少输出电压VO稳定到目标电平VT所需的时间。如虚线所示，当输出电压VO达到目标电平VT时，第二使能信号EN2可能被禁止。当第二使能信号EN2被禁止时，输出节点ON可以根据如“IA”所示的电流而被驱动。

图3是示出根据实施例的非易失性存储装置300的配置的图。参考图3，非易失性存储装置300可以包括存储阵列310。在存储阵列310中，多个位线BL可以布置在列方向上，并且多个字线WL可以布置在行方向上。多个存储单元MC可以耦接到多个位线BL与多个字线WL之间的交叉点。多个存储单元MC中的每一个可以耦接在对应的位线BL和对应的字线WL之间。多个存储单元MC中的每一个可以由电阻变化元件来配置，并且可以包括例如相变材料。非易失性存储装置300可以是电阻式存储装置或相变存储装置。存储阵列310可以是交叉点阵列。

非易失性存储装置300可以包括列选择电路320和行选择电路330。列选择电路320可以耦接在第一全局电极GBL与多个位线BL之间。列选择电路320可以将多个位线BL之中的被选中的位线耦接到第一全局电极GBL。基于列选择信号YS(其可以基于列地址信号CADD而产生)，列选择电路320可以在多个位线BL之中选择特定的位线，并且可以将选中的位线耦接到第一全局电极GBL。行选择电路330可以耦接在第二全局电极GWL与多个字线WL之间。行选择电路330可以将多个字线WL之中的被选中的字线耦接到第二全局电极GWL。基于行选择信号XS(其可以基于行地址信号RADD而产生)，行选择电路330可以在多个字线WL之中选择特定的字线，并且可以将选中的字线耦接到第二全局电极GWL。

非易失性存储装置300还可以包括列解码器321和行解码器331。列解码器321可以基于列地址信号CADD而产生列选择信号YS。为了使列选择电路320选择特定的位线，列解码器321可以对列地址信号CADD进行解码以产生列选择信号YS。行解码器331可以基于行地址信号RADD而产生行选择信号XS。为了使行选择电路330选择特定的字线，行解码器331可以对行地址信号RADD进行解码，以产生行选择信号XS。

非易失性存储装置300可以包括位线控制电路340、字线控制电路350和感测放大器360。位线控制电路340可以耦接到第一全局电极GBL。位线控制电路340可以改变第一全局电极GBL的电压电平，以用于非易失性存储装置300的读取和写入操作。位线控制电路340可以在读取操作中向第一全局电极GBL提供第一电压，并且可以在写入操作中向第一全局电极GBL提供第二电压。第二电压可以具有比第一电压高的电压电平。位线控制电路340可以接收第一电源电压VPP、读取信号RD和写入信号WT。位线控制电路340可以基于读取信号RD从第一电源电压VPP产生第一电压。位线控制电路340可以向第一全局电极GBL提供第一电压。位线控制电路340可以基于写入信号WT从第一电源电压VPP产生第二电压。位线控制电路340可以向第一全局电极GBL提供第二电压。

当非易失性存储装置300执行读取操作时，读取信号RD可以被使能。读取操作可以是非易失性存储装置300读取存储阵列310中所储存的数据并且将读取的数据输出到非易失性存储装置300的外部装置的操作。当非易失性存储装置300执行写入操作时，写入信号WT可以被使能。写入操作可以是非易失性存储装置300从外部装置接收数据并且将接收到的数据编程或储存到存储阵列310中的操作。写入操作可以包括复位写入操作和设定写入操作。写入信号WT可以包括复位写入信号和设定写入信号。多个存储单元MC中的每一个可以被编程为具有低电阻状态和高电阻状态，以储存数据。在一个实施例中，多个存储单元MC中的每一个可以具有多个低电阻状态和多个高电阻状态，并且可以储存多比特位数据。复位写入信号可以用于将多个存储单元MC中的每一个编程为具有高电阻状态。设定写入信号可以用于将多个存储单元MC中的每一个编程为具有低电阻状态。

字线控制电路350可以耦接到第二全局电极GWL。字线控制电路350可以改变第二全局电极GWL的电压电平，以用于非易失性存储装置300的读取和写入操作。字线控制电路350可以在读取操作中向第二全局电极GWL提供第三电压，并且可以在写入操作中向第二全局电极GWL提供第四电压。第四电压可以具有比第三电压低的电压电平。字线控制电路350可以接收第三电源电压VBB、读取信号RD和写入信号WT。字线控制电路350可以基于读取信号RD从第三电源电压VBB产生第三电压。字线控制电路350可以向第二全局电极GWL提供第三电压。字线控制电路350可以基于写入信号WT从第三电源电压VBB产生第四电压。字线控制电路350可以向第二全局电极GWL提供第四电压。

第三电压可以具有比第一电压低的电压电平。第一电压与第三电压之间的电压电平的差可以对应于读取电压的电压电平，其用于读取通过选中的位线和选中的字线与第一全局电极GBL和第二全局电极GWL耦接的存储单元中所储存的数据。第二电压与第四电压之间的电压电平的差可以对应于写入电压和/或编程电压的电压电平，其用于将数据写入到通过选中的位线和选中的字线与第一全局电极GBL和第二全局电极GWL耦接的存储单元中。

图4是示出图3所示的非易失性存储装置300的读取操作的图。当非易失性存储装置300执行读取操作时，根据列选择信号YS和行选择信号XS而选中特定的位线和特定的字线，并且可以通过第一全局电极GBL和第二全局电极GWL来访问被耦接在选中的位线与选中的字线之间的存储单元。被访问的存储单元可以具有低电阻状态。假设所访问的存储单元正在储存设定数据。当非易失性存储装置300执行读取操作时，读取信号RD可以被使能，并且字线控制电路350可以向第二全局电极GWL提供第三电压。第二全局电极GWL的电压电平可以下降到与第三电压相对应的电压电平。之后，位线控制电路340可以向第一全局电极GBL提供第一电压。第一全局电极GBL的电压电平可以上升到与第一电压相对应的电压电平。当第一全局电极GBL的电压电平达到目标电平并且第一全局电极GBL与第二全局电极GWL之间的电压电平差达到存储单元的阈值电压时，可能发生存储单元的钳回(snapback)。当存储单元钳回时，存储单元可以被导通并且流过该存储单元的电流Icell的量可能激增。因此，如图4所示，可能出现尖峰电流Isipke。当出现了尖峰电流Isipke时，第一全局电极GBL的电压电平可能略微下降，而第二全局电极GWL的电压电平可能略微上升。

稳定时间TS可以定义为从位线控制电路340向第一全局电极GBL提供第一电压时到第一全局电极GBL达到目标电平时的时间量。当稳定时间TS变得更短时，发生存储单元的钳回所花费的时间越少。因此，可以减少用于非易失性存储装置300执行读取操作的时间量。与读取操作一样，第一全局电极GBL的稳定时间TS的减小可能导致用于非易失性存储装置300执行写入操作的时间量的减少。为了减少稳定时间TS，可以通过采用图1所示的电压发生电路100的配置来实现位线控制电路340。

图5是示出根据实施例的非易失性存储装置500的配置的图。参考图5，非易失性存储装置500可以包括存储单元510、位线控制电路540和字线控制电路550。存储单元510可以在一端处耦接到位线BL，并且可以在另一端处耦接到字线WL。位线BL可以通过列选择电路520耦接到第一全局电极GBL。列选择电路520可以基于列选择信号YS将位线BL耦接到第一全局电极GBL。字线WL可以通过行选择电路530耦接到第二全局电极GWL。行选择电路530可以基于行选择信号XS将字线WL耦接到第二全局电极GWL。

位线控制电路540可以耦接到第一全局电极GBL。位线控制电路540可以在读取操作中向第一全局电极GBL提供第一电压。位线控制电路540可以在写入操作中向第一全局电极GBL提供第二电压。位线控制电路540可以基于读取信号RD和写入信号WT向第一全局电极GBL提供第一电压和第二电压。第二电压可以具有比第一电压高的电压电平。字线控制电路550可以耦接到第二全局电极GWL。字线控制电路550可以在读取操作中向第二全局电极GWL提供第三电压。字线控制电路550可以在写入操作中向第二全局电极GWL提供第四电压。字线控制电路550可以基于读取信号RD和写入信号WT向第二全局电极GWL提供第三电压和第四电压。第四电压可以具有比第三电压低的电压电平。第一电压与第三电压之间的电压电平的差可以对应于读取电压的电压电平，该读取电压用于在读取操作中读取存储单元510中所储存的数据。第二电压与第四电压之间的电压电平的差可以对应于写入电压的电压电平，该写入电压用于在写入操作中将数据写入到存储单元510中。

位线控制电路540可以包括第一电压供应电路541、第二电压供应电路542和电流偏置电路543。第一电压供应电路541可以接收第一电源电压VPP。第一电压供应电路541可以基于第一使能信号EN1和第一参考电压VREF1来产生第一电压。第一电压供应电路541可以向第一全局电极GBL提供第一电压。第一使能信号EN1可以在读取操作中基于图3所示的读取信号RD而产生。第二电压供应电路542可以接收第一电源电压VPP。第二电压供应电路542可以基于第二使能信号EN2来产生第二电压。第二电压供应电路542可以向第一全局电极GBL提供第二电压。第二使能信号EN2可以在写入操作中基于图3所示的写入信号WT而产生。

电流偏置电路543可以基于第三使能信号EN3来控制偏置电流从第一全局电极GBL流出。电流偏置电路543可以耦接到被供应第二电源电压VSS的节点。电流偏置电路543可以基于第三使能信号EN3来控制电流从第一全局电极GBL流向被供应第二电源电压VSS的节点。第二电源电压VSS可以具有比第一电源电压VPP低的电压电平。在读取操作中，可以基于读取信号RD来产生第三使能信号EN3。当第一使能信号EN1在读取操作中基于读取信号RD而被使能之后，第三使能信号EN3可以被使能。电流偏置电路543可以进一步接收偏置电压VBIAS。电流偏置电路543可以基于偏置电压VBIAS来调节从第一全局电极GBL流向被供应第二电源电压VSS的节点的电流量。在读取操作中，电流偏置电路543可以基于第三使能信号EN3来控制偏置电流从第一全局电极GBL流向被供应第二电源电压VSS的节点，以使第一电压供应电路541作为源跟随器进行操作。当第一全局电极GBL的电压电平由于第一电压供应电路541而上升时，电流偏置电路543可以提高和/或保持第一电压供应电路541的驱动能力，以使第一全局电极GBL迅速地稳定至第一电压的电压电平。

第一电压供应电路541可以包括第一使能电路541-1和第一钳位电路541-2。第一使能电路541-1可以耦接到被供应第一电源电压VPP的节点。第一使能电路541-1可以接收第一使能信号EN1。当第一使能信号EN1被使能时，第一使能电路541-1可以向第一钳位电路541-2提供第一电源电压VPP。第一钳位电路541-2可以接收第一参考电压VREF1和从第一使能电路541-1提供的第一电源电压VPP。第一钳位电路541-2可以基于第一参考电压VREF1而对第一电源电压VPP的电压电平进行钳位。第一钳位电路541-2可以向第一全局电极GBL提供所钳位的电压电平作为第一电压。可以基于第一参考电压VREF1的电压电平和构成第一钳位电路541-2的晶体管的阈值电压来确定第一电压的目标电平。

第一使能电路541-1可以包括第一晶体管T11，并且第一钳位电路541-2可以包括第二晶体管T12。第一晶体管T11可以是P沟道MOS晶体管，并且第二晶体管T12可以是N沟道MOS晶体管。第一晶体管T11可以耦接在被供应第一电源电压VPP的节点与第二晶体管T12之间，并且可以在其栅极处接收第一使能信号EN1。第二晶体管T12可以耦接在第一晶体管T11与第一全局电极GBL之间，并且可以在其栅极处接收第一参考电压VREF1。第二晶体管T12可以在其背栅处耦接到第一全局电极GBL。第一电压的目标电平可以对应于以第二晶体管T12的阈值电压的量从第一参考电压VREF1的电压电平下降的电压电平。

第二电压供应电路542可以包括第二使能电路542-1。第二使能电路542-1可以耦接到被供应第一电源电压VPP的节点。第二使能电路542-1可以接收第二使能信号EN2。当第二使能信号EN2被使能时，第二使能电路542-1可以向第一全局电极GBL提供第一电源电压VPP。第二使能电路542-1可以包括第三晶体管T13。第三晶体管T13可以是P沟道MOS晶体管。第三晶体管T13可以耦接在被供应第一电源电压VPP的节点与第一全局电极GBL之间。第三晶体管T13可以在其栅极处接收第二使能信号EN2。

电流偏置电路543可以包括第三使能电路543-1和电流发生电路543-2。第三使能电路543-1可以耦接到被供应第二电源电压VSS的节点。第三使能电路543-1可以接收第三使能信号EN3。当第三使能信号EN3被使能时，第三使能电路543-1可以形成从第一全局电极GBL到被供应第二电源电压VSS的节点的电流路径。电流发生电路543-2可以耦接在第一全局电极GBL与第三使能电路543-1之间。电流发生电路543-2可以接收偏置电压VBIAS。电流发生电路543-2可以基于偏置电压VBIAS来设定从第一全局电极GBL流向被供应第二电源电压VSS的节点的电流量。

第三使能电路543-1可以包括第四晶体管T14，并且电流发生电路543-2可以包括第五晶体管T15。第四晶体管T14和第五晶体管T15中的每一个可以是N沟道MOS晶体管。第四晶体管T14可以耦接在第五晶体管T15与被供应第二电源电压VSS的节点之间，并且可以在其栅极处接收第三使能信号EN3。第五晶体管T15可以耦接在第一全局电极GBL与第四晶体管T14之间，并且可以在其栅极处接收偏置电压VBIAS。

字线控制电路550可以包括第三电压供应电路551和第四电压供应电路552。第三电压供应电路551可以接收第三电源电压VBB。第三电压供应电路551可以基于读取使能信号RDEN和第一参考电压VREF1来产生第三电压。第三电源电压VBB可以具有比第二电源电压VSS低的电压电平。第三电压供应电路551可以向第二全局电极GWL提供第三电压。读取使能信号RDEN可以在读取操作中基于读取信号RD而产生。读取使能信号RDEN可以先于第一使能信号EN1被使能。第四电压供应电路552可以接收第三电源电压VBB。第四电压供应电路552可以基于写入使能信号WTEN和第二参考电压VREF2来产生第四电压。第二参考电压VREF2可以具有比第一参考电压VREF1高的电压电平。第四电压供应电路552可以向第二全局电极GWL提供第四电压。写入使能信号WTEN可以在写入操作中基于写入信号WT而产生。写入使能信号WTEN可以先于第二使能信号EN2被使能。

第三电压供应电路551可以包括第四使能电路551-1和第二钳位电路551-2。第四使能电路551-1可以耦接到第二全局电极GWL。第四使能电路551-1可以接收读取使能信号RDEN。当读取使能信号RDEN被使能时，第四使能电路551-1可以向第二全局电极GWL提供第三电压。第二钳位电路551-2可以耦接在第四使能电路551-1与被供应第三电源电压VBB的节点之间。第二钳位电路551-2可以接收第一参考电压VREF1。第二钳位电路551-2可以基于第一参考电压VREF1对流过第二全局电极GWL的电流量进行钳位。第二钳位电路551-2可以对从第二全局电极GWL流向被供应第三电源电压VBB的节点的电流进行钳位，以产生第三电压。第二钳位电路551-2可以向第四使能电路551-1提供第三电压。第四使能电路551-1可以包括第一晶体管T21，并且第二钳位电路551-2可以包括第二晶体管T22。第一晶体管T21和第二晶体管T22中的每一个可以是N沟道MOS晶体管。第一晶体管T21可以耦接在第二全局电极GWL与第二晶体管T22之间，并且可以在其栅极处接收读取使能信号RDEN。第二晶体管T22可以耦接在第一晶体管T21与被供应第三电源电压VBB的节点之间，并且可以在其栅极处接收第一参考电压VREF1。

第四电压供应电路552可以包括第五使能电路552-1和第三钳位电路552-2。第五使能电路552-1可以耦接到第二全局电极GWL。第五使能电路552-1可以接收写入使能信号WTEN。当写入使能信号WTEN被使能时，第五使能电路552-1可以向第二全局电极GWL提供第四电压。第三钳位电路552-2可以耦接在第五使能电路552-1与被供应第三电源电压VBB的节点之间。第三钳位电路552-2可以接收第二参考电压VREF2。第三钳位电路552-2可以基于第二参考电压VREF2对流过第二全局电极GWL的电流量进行钳位。第三钳位电路552-2可以对从第二全局电极GWL流向被供应第三电源电压VBB的节点的电流进行钳位，以产生第四电压。第三钳位电路552-2可以向第五使能电路552-1提供第四电压。第五使能电路552-1可以包括第三晶体管T23，并且第三钳位电路552-2可以包括第四晶体管T24。第三晶体管T23和第四晶体管T24中的每一个可以是N沟道MOS晶体管。第三晶体管T23可以耦接在第二全局电极GWL与第四晶体管T24之间，并且可以在其栅极处接收写入使能信号WTEN。第四晶体管T24可以耦接在第三晶体管T23与被供应第三电源电压VBB的节点之间，并且可以在其栅极处接收第二参考电压VREF2。

图6是示出根据实施例的包括非易失性存储装置的电子装置4200的框图。参考图6，电子装置4200可以包括处理器4210、存储器4220和输入/输出设备(I/O)4230。处理器4210、存储器4220和输入/输出设备4230可以通过总线4246耦接。

存储器4220可以从处理器4210接收控制信号。存储器4220可以储存用于处理器4210的操作的代码和数据。存储器4220可以用于储存要通过总线4246访问的数据。存储器4220可以包括上述非易失性存储装置300和500中的至少一个。为了实施例的具体实现和修改，可以提供附加的电路和附加的控制信号。

电子装置4200可以配置需要存储器4220的各种电子控制装置。例如，电子装置4200可以用于计算机系统、无线通信设备、个人数字助理(PDA)、膝上型计算机、便携式计算机、Web平板电脑、无线电话、便携式电话、数字音乐播放器、MPEG音频第3层(MP3)播放器、导航器、固态盘(SSD)、家用电器或所有能够无线发送和接收信息的设备。

图7是示出根据实施例的包括非易失性存储装置的数据储存设备的框图。参考图7，可以提供诸如固态盘(SSD)4311的数据储存设备。固态盘4311可以包括接口4313、控制器4315、非易失性存储器4318和缓冲存储器4319。

固态盘4311通过利用半导体器件来储存信息。当与硬盘驱动器(HDD)相比时，固态盘4311具有以下优点：操作速度高，减少了机械延迟，减少了故障率，减少了热量产生和噪声产生，以及减小了外形尺寸和重量。固态盘4311可以广泛地应用于笔记本PC、上网本、台式PC、MP3播放器或便携式储存设备中。

控制器4315可以与接口4313相邻地设置并且可以电耦接到接口4313。控制器4315可以是包括存储器控制器和缓冲控制器的微处理器。非易失性存储器4318可以与控制器4315相邻地设置，并且可以经由连接端子T电耦接到控制器4315。固态盘4311的数据储存容量可以对应于非易失性存储器4318。缓冲存储器4319可以与控制器4315相邻地设置并且可以电耦接到控制器4315。

接口4313可以耦接到主机4302，并且可以传输电信号，如数据。例如，接口4313可以根据以下标准来操作：诸如串行高级技术附件(SATA)、集成驱动电子设备(IDE)、小型计算机系统接口(SCSI)和/或它们的组合。非易失性存储器4318可以经由控制器4315耦接到接口4313。

非易失性存储器4318可以储存通过接口4313接收的数据。如上所述，非易失性存储器4318可以包括根据实施例的非易失性存储装置300和500之间的至少一个。非易失性存储器4318具有以下特性：即使供应给固态盘4311的电力被切断也能够保持其中储存的数据。

缓冲存储器4319可以包括易失性存储器或非易失性存储器。易失性存储器可以是DRAM和/或SRAM。如上所述，非易失性存储器可以包括根据实施例的非易失性存储装置300和500中的至少一个。

当与非易失性存储器4318的操作速度相比时，接口4313的数据处理速度可以相对较快。缓冲存储器4319可以暂时储存数据。通过接口4313接收的数据可以经由控制器4315被暂时储存在缓冲存储器4319中，然后可以根据非易失性存储器4318的数据写入速度被非暂时性地储存在非易失性存储器4318中。

在非易失性存储器4318中储存的数据之中被经常使用的数据可以预先被读取，并被暂时储存在缓冲存储器4319中。缓冲存储器4319可以提高有效操作速度并且可以降低固态盘4311的错误发生率。

尽管上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，所述电压发生电路和使用该电压发生电路的非易失性存储装置不应基于所描述的实施例而受到限制。而是，结合以上描述和附图，仅应根据以下所附权利要求书来限定本文所述的电压发生电路和使用其的非易失性存储装置。

Claims (18)

1.一种电压发生电路，其包括：

电压供应电路，所述电压供应电路被配置为在从输出节点输出输出电压的同时，基于第一使能信号向所述输出节点供应第一电源电压；和

电流偏置电路，所述电流偏置电路被配置为基于第二使能信号来控制偏置电流从所述输出节点流出，在所述第一使能信号被使能之后，所述第二使能信号被使能。

2.根据权利要求1所述的电压发生电路，其中，所述电压供应电路包括：

第一使能电路，所述第一使能电路被配置为基于所述第一使能信号而提供所述第一电源电压；和

钳位电路，所述钳位电路被配置为基于参考电压对从所述第一使能电路提供的电压进行钳位以产生所述输出电压。

3.根据权利要求1所述的电压发生电路，其中，所述电压供应电路包括：

第一晶体管，所述第一晶体管耦接到被供应所述第一电源电压的节点，所述第一晶体管被配置为在其栅极处接收所述第一使能信号；和

第二晶体管，所述第二晶体管耦接在所述第一晶体管与所述输出节点之间，所述第二晶体管被配置为在其栅极处接收参考电压。

4.根据权利要求3所述的电压发生电路，其中，所述第二晶体管在所述第二晶体管的背栅处耦接到所述输出节点。

5.根据权利要求1所述的电压发生电路，其中，所述电流偏置电路包括：

第二使能电路，所述第二使能电路被配置为基于所述第二使能信号形成从所述输出节点到被供应第二电源电压的节点的电流路径；和

电流发生电路，所述电流发生电路被配置为基于偏置电压来调节从所述输出节点流向所述被供应所述第二电源电压的节点的电流量。

6.根据权利要求1所述的电压发生电路，其中，所述电流偏置电路包括：

第三晶体管，所述第三晶体管耦接到被供应第二电源电压的节点，所述第三晶体管被配置为在其栅极处接收所述第二使能信号；和

第四晶体管，所述第四晶体管耦接在所述输出节点与所述第三晶体管之间，所述第四晶体管被配置为在其栅极处接收偏置电压。

7.一种非易失性存储装置，其包括：

存储单元，所述存储单元耦接在位线与字线之间；

位线控制电路，所述位线控制电路被配置为在读取操作中向与所述位线耦接的第一全局电极供应第一电压，并且在写入操作中向所述第一全局电极供应第二电压；和

字线控制电路，所述字线控制电路被配置为在所述读取操作中向与所述字线耦接的第二全局电极供应第三电压，并在所述写入操作中向所述第二全局电极供应第四电压，

其中，所述位线控制电路包括：

第一电压供应电路，所述第一电压供应电路被配置为基于第一使能信号和第一参考电压向所述第一全局电极供应所述第一电压；

第二电压供应电路，所述第二电压供应电路被配置为基于第二使能信号向所述第一全局电极供应所述第二电压；和

电流偏置电路，所述电流偏置电路被配置为基于第三使能信号来控制偏置电流从所述第一全局电极流出。

8.根据权利要求7所述的非易失性存储装置，

其中，所述第一使能信号和所述第三使能信号在所述读取操作中被使能，以及

其中，在所述第一使能信号被使能之后，所述第三使能信号被使能。

9.根据权利要求7所述的非易失性存储装置，其中，所述第一电压供应电路包括：

第一使能电路，所述第一使能电路被配置为基于所述第一使能信号而提供第一电源电压；和

第一钳位电路，所述第一钳位电路被配置为基于所述第一参考电压对从所述第一使能电路提供的电压进行钳位以产生所述第一电压。

10.根据权利要求7所述的非易失性存储装置，其中，所述第一电压供应电路包括：

第一晶体管，所述第一晶体管耦接到被供应第一电源电压的节点，所述第一晶体管被配置为在其栅极处接收所述第一使能信号；和

第二晶体管，所述第二晶体管耦接在所述第一晶体管与所述第一全局电极之间，所述第二晶体管被配置为在其栅极处接收所述第一参考电压。

11.根据权利要求7所述的非易失性存储装置，其中，所述电流偏置电路包括：

第二使能电路，所述第二使能电路被配置为基于所述第三使能信号形成从所述第一全局电极到被供应第二电源电压的节点的电流路径；和

电流发生电路，所述电流发生电路被配置为基于偏置电压来调节从所述第一全局电极流向被供应所述第二电源电压的节点的电流量。

12.根据权利要求7所述的非易失性存储装置，其中，所述电流偏置电路包括：

第三晶体管，所述第三晶体管耦接到被供应第二电源电压的节点，所述第三晶体管被配置为在其栅极处接收所述第三使能信号；和

第四晶体管，所述第四晶体管耦接在所述第一全局电极与所述第三晶体管之间，所述第四晶体管被配置为在其栅极处接收偏置电压。

13.根据权利要求7所述的非易失性存储装置，其中，所述字线控制电路包括：

第三电压供应电路，所述第三电压供应电路被配置为在所述读取操作中基于所述第一参考电压而向所述第二全局电极供应第三电压；和

第四电压供应电路，所述第四电压供应电路被配置为在所述写入操作中基于第二参考电压而向所述第二全局电极供应第四电压。

14.根据权利要求13所述的非易失性存储装置，其中，所述第三电压供应电路包括：

第二钳位电路，所述第二钳位电路被配置为基于所述第一参考电压对流过所述第二全局电极的电流进行钳位以产生所述第三电压；和

第三使能电路，所述第三使能电路被配置为基于读取信号而向所述第二全局电极提供所述第三电压。

15.根据权利要求13所述的非易失性存储装置，其中，所述第四电压供应电路包括：

第三钳位电路，所述第三钳位电路被配置为基于所述第二参考电压对流过所述第二全局电极的电流进行钳位以产生所述第四电压；和

第四使能电路，所述第四使能电路被配置为基于写入信号而向所述第二全局电极提供所述第四电压。

16.一种电压发生电路，其包括：

第一晶体管，所述第一晶体管耦接到被供应第一电源电压的节点，所述第一晶体管被配置为在其栅极处接收第一使能信号；

第二晶体管，所述第二晶体管耦接在所述第一晶体管与输出节点之间，所述第二晶体管被配置为在从所述输出节点输出输出电压的同时在其栅极处接收参考电压；和

第三晶体管，所述第三晶体管耦接在所述输出节点与被供应第二电源电压的节点之间，所述第三晶体管被配置为在其栅极处接收第二使能信号；

其中，在所述第一使能信号被使能之后，所述第二使能信号被使能。

17.根据权利要求16所述的电压发生电路，其中，所述第二晶体管在所述第二晶体管的背栅处耦接到所述输出节点。

18.根据权利要求16所述的电压发生电路，其进一步包括：第四晶体管，所述第四晶体管耦接在所述输出节点与所述第三晶体管之间，所述第四晶体管被配置为在其栅极处接收偏置电压。