KR101051531B1 - 클리핑 기능의 광대역 증폭기 - Google Patents

클리핑 기능의 광대역 증폭기 Download PDF

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    • H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
    • H03G11/002—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general without controlling loop

Abstract

본 발명에 따른 광대역 증폭기는, 제 1 입력신호를 입력받는 제 1 입력노드와 제 2 입력신호를 입력받는 제 2 입력노드 및 상기 제 1 및 제 2 입력신호에 응답하여 결정된 전압을 출력하는 출력노드를 포함하는 입력부: 상기 출력노드에 접속되어 상기 결정된 전압에 따라서 소정 레벨의 출력전압을 출력하는 출력부; 제 1 레벨의 제 1 전압을 입력받으며 상기 출력전압의 레벨이 상기 제 1 레벨 이상이 되면 상기 출력노드를 접지로 연결하여 상기 출력노드의 전압 레벨을 상기 제 1 레벨로 클리핑하기 위한 제 1 클리핑부; 및 상기 제 1 레벨보다 낮은 제 2 레벨의 제 2 전압을 입력받으며 상기 출력전압의 레벨이 상기 제 2 레벨 이하가 되면 상기 출력노드를 전원전압에 연결하여 상기 출력노드의 전압 레벨을 상기 제 2 레벨로 클리핑하기 위한 제 2 클리핑부를 포함한다.
초음파 진단기, 가변 이득 증폭기, 아날로그-디지털 변환기, 클리핑

Description

클리핑 기능의 광대역 증폭기{wide-band amplifier with clipping}
도 1은 본 발명의 실시예에 따른 초음파 진단기의 구성을 보여주는 블록도이다.
도 2는 본 발명의 실시예에 따른 가변 이득 증폭기의 구성을 보여주는 회로도이다.
도 3은 본 발명의 실시예에 따른 제 1 클리핑부의 구성을 보여주는 회로도이다.
도 4는 본 발명의 실시예에 따른 제 2 클리핑부의 구성을 보여주는 회로도이다.
도 5는 본 발명의 제 1 클리핑부에 구비된 증폭기의 예를 보여주는 회로도이다.
도 6은 본 발명의 제 2 클리핑부에 구비된 증폭기의 예를 보여주는 회로도이다.
< 도면의 주요 부분에 대한 부호 설명 >
110 변환기 120 전치 증폭기
130 가변 이득 증폭기 140 제어부
150 디지털-아날로그 변환기 160 빔형성부
170 디지털 영상 처리부 180 디스플레이부
본 발명은 광대역 증폭기에 관한 것으로, 특히 클리핑(clipping) 기능의 광대역 증폭기에 관한 것이다.
초음파 진단기는 초음파 신호를 대상체에 송신하고, 대상체로부터 반사된 초음파 에코 신호에 기초하여 대상체 내부의 초음파 영상을 제공한다. 초음파 진단기는 초음파 신호를 대상체로 송수신하기 위한 프로브를 포함하며, 프로브는 전기적 신호와 초음파 신호를 상호 변환하기 위한 적어도 하나의 변환소자로 구성된다.
초음파 진단기는 전기적 신호인 송신 펄스 신호를 변환소자로 전달하고, 변환소자는 송신 펄스 신호를 초음파 신호로 변환한다. 또한, 변환소자는 대상체로부터 반사된 초음파 에코신호를 수신하여 전기적 신호인 아날로그 수신신호로 변환하여 출력한다. 이렇게 변환소자에서 출력된 아날로그 수신신호의 세기(amplitude)는 미약하기 때문에, 변환소자의 출력단에 구비된 증폭기로 아날로그 수신신호의 이득(gain)을 조절하여 수신신호의 세기를 1차 증폭한다.
초음파 신호는 대상체 조직에 전파되면서 감쇠하게 되므로 정확한 초음파 영상을 얻기 위해서는 초음파 신호의 감쇠(attenuation)를 보상해 주어야 한다. 초음파 신호의 감쇠에 대한 보상은 1차 증폭된 아날로그 수신신호를 가변 이득 증폭기(variable gain amplifier)로 이득을 조절하여 초음파 신호의 감쇠를 보상한다.
가변 이득 증폭기에서 초음파 신호의 감쇠를 보상한 아날로그 수신신호를 디지털 신호 처리를 위해서 아날로그-디지털 변환기로 출력된다. 아날로그-디지털 변환기를 아날로그 수신신호를 디지털 신호로 변환하고, 이렇게 변환된 디지털 수신신호는 수신 집속된 후, 디지털 신호 처리를 하여 초음파 영상 신호를 형성한다.
한편, 종래에는 가변 이득 증폭기에서 증폭된 아날로그 수신신호의 세기가 아날로그 수신신호를 디지털 수신신호로 변환하는 아날로그-디지털 변환기가 처리할 수 있는 입력신호의 최대 세기 및 최소 세기의 범위를 벗어나는 경우가 발생할 수 있다. 이렇게 가변 이득 증폭기에서 출력된 아날로그 수신신호가 아날로그-디지털 변환기에서 입력 신호로 처리할 수 있는 범위의 세기를 벗어나거나 또는 과부하(overload)에서 회복되는 시간(recovery time)이 너무 길어질 경우, 아날로그-디지털 변환기가 오동작하여 정확한 초음파 영상 신호를 얻을 수 없는 문제점이 있다. 따라서, 최대 및 최소 출력전압을 조절하여 동작 전압의 범위를 제한한 증폭 아날로그 수신신호를 출력할 수 있는 광대역 증폭기가 요구되고 있다.
따라서, 본 발명은 종래의 문제점을 해결하기 위한 것으로 출력전압의 레벨을 조절할 수 있는 클리핑(cliping) 회로를 이용하여 출력전압의 세기를 아날로그-디지털 변환기의 최대 및 최소 처리 전압의 세기로 조절할 수 있고 과부하 회복시간(overload recovery time)을 줄일 수 있는 광대역 증폭기를 제공한다.
도 1은 본 발명의 실시예에 따른 초음파 진단기의 구성을 개략적으로 보여주 는 블록도이다. 도 1에 도시된 바와 같이, 초음파 진단기(100)는 변환기(110), 전치 증폭기(preamplifier, 120), 가변 이득 증폭기(130), 제어부(140), 디지털-아날로그 변환기(digital-to-analog converter, ADC)(150), 빔형성부(160), 디지털 영상 처리부(170) 및 디스플레이부(180)를 포함한다.
변환기(110)는 적어도 하나 이상의 변환소자를 포함하며, 전기적 신호인 송신 펄스 신호에 응답하여 초음파 신호를 생성하여 대상체로 송신하고, 대상체로부터 반사된 초음파 에코 신호에 응답하여 전기적 신호인 아날로그 수신신호를 생성하여 출력한다. 전치 증폭기(120)는 변환기(110)에서 출력된 아날로그 수신신호의 세기가 미약하기 때문에 초음파 진단기에서 처리 가능한 세기가 되도록 아날로그 수신신호를 증폭한다.
가변 이득 증폭기(130)는 광대역 증폭기로서 전치 증폭기(120)에서 증폭된 아날로그 수신신호의 이득을 조절하여 대상체 내에서의 초음파 신호의 감쇠를 보상한다. 더욱 상세히 설명하면, 가변 이득 증폭기(130)는 제어부(140)에서 출력된 제어신호에 응답하여 대상체 내에서 감쇠한 초음파 신호를 보상하기 위하여 가변적으로 아날로그 수신신호를 증폭한다. 즉, 변환기(110)에서 상대적으로 먼 거리에서 반사된 초음파 에코 신호에 대응하는 아날로그 수신신호의 세기를 상대적으로 더 크게 증폭시킴으로써 대상체 내에서 초음파 신호의 감쇠를 보상한다. 제어부(140)는 가변 이득 증폭기(130)에서 가변적으로 아날로그 수신신호를 증폭할 수 있도록 소정의 제어신호를 가변 이득 증폭기(130)로 송신하여 가변 이득 증폭(130)의 동작을 제어한다.
가변 이득 증폭기(130)에서 가변적으로 증폭되어 출력된 아날로그 수신신호는 아날로그-디지털 변환기(150)에서 디지털 신호로 변환된다. 본 발명의 가변 이득 증폭기(130)는 아날로그-디지털 변환기(150)에서 처리 가능한 입력 범위의 전압으로 클리핑된 전압을 출력한다. 아날로그-디지털 변환기(150)에서 변환된 디지털 신호는 빔 형성부(160)에서 수신 집속된다. 영상 신호 처리부(170)는 수신 집속된 디지털 수신 신호로부터 디지털 영상 처리를 통하여 영상 신호를 출력한다. 디스플레이부(180)는 영상 신호 처리부(170)로부터 영상 신호를 수신하여 대상체의 초음파 영상을 디스플레이한다.
도 2는 본 발명의 실시예에 따른 가변 이득 증폭기(130)의 회로도이다. 도 2를 참조하면, 가변 이득 증폭기(130)는 입력부(132), 출력부(134), 제 1 클리핑부(136) 및 제 2 클리핑부(138)를 포함한다.
입력부(132)는 제 1 입력신호(I1) 및 제 2 입력신호(I2)를 입력받는다. 제 1 입력신호(I1)와 제 2 입력신호 (I2)는 서로 상보적인 신호이다. 입력부(132)는 제1 입력신호(I1)를 입력받는 제 1 노드(N1), 전원전압(Vdd)과 제 1 노드(N1) 사이에 접속되는 제 1 PMOS 트랜지스터(MP1), 제1 노드(N1)과 출력부(134)와 연결되는 제 2노드(N2)의 사이에 접속되는 제 2 PMOS 트랜지스터(MP2), 제2 출력이 입력되는 제 3 노드(N3), 제3 노드와 접지전원(GND) 사이에 접속되는 제 1 NMOS 트랜지스터(MN1) 및 제 2 노드(N2)와 제 3노드(N3) 사이에 접속되는 제 2 NMOS 트랜지스터(MN2)를 포함한다.
제 1, 2 PMOS 트랜지스터(MP1, MP2) 및 제 1, 2 NMOS 트랜지스터(MN1, MN2) 의 각 게이트는 일정한 바이어스 전압(VB1, VB2, VB3, VB4)이 인가된다. 트랜지스터에 흐르는 전류는 다음의 수학식1과 같이 정의된다.
Figure 112007047565918-pat00001
여기서, μ는 캐리어의 이동도(mobility)를 나타내고, W와 L은 게이트의 폭과 길이를 나타내며 Cox는 단위 면적당 게이트 산화막의 정전용량을 나타낸다. 수학식1에서 알 수 있듯이, 트랜지스터의 문턱전압(Vth)은 일단 정해지면 고정된 값을 가지기 때문에 트랜지스터의 흐르는 전류(I)는 게이트-소스 전압(Vgs)에 따라서 결정된다. 본 발명의 실시예에 따라서 제 1PMOS 트랜지스터(MP1)의 소스에는 전원전압(Vdd)이 인가되고 게이트에는 일정한 바이어스 전압(VB1)이 인가되기 때문에, 일정한 전류(IMP1)가 흐르게 된다. 따라서, 제 2 PMOS 트랜지스터(MP2)에 흐르는 전류(IMP2)는 다음의 수학식2와 같이 정의된다.
IMP2=IMP1-I1
IMP1는 일정하기 때문에 IMP2는 제 1 입력신호(I1)에 의해서 결정된다. 즉, 제1입력신호(I1)의 전류가 감소하게 되면 IMP2가 증가하게 되어 제 2 노드(N2)의 전압이 증가하게 된다.
또한, 1NMOS 트랜지스터(MN1)에 흐르는 전류는 소스가 접지(GND)에 접속되고 게이트에 일정한 바이어스 전압(VB3)이 인가되기 때문에, 일정한 전류(IMN1)가 흐르게 된다. 따라서, 제 2 NMOS 트랜지스터(MN2)에 흐르는 전류(IMN2)는 다음의 수학식3와 같이 정의 된다.
IMN2=IMN1- I2
IMP1는 일정하기 때문에 IMP2는 I2에 의해서 결정된다. 즉, 제2입력신호(I2)의 전류가 감소하게 되면 IMN2가 증가하게 되어 제 2 노드(N2)의 전압이 감소하게 된다.
출력부(134)는 제1증폭기(A1)를 포함하며, 제1증폭기(A1)의 제1입력단에는 제 2 노드의 전압을 입력받으며 제2입력단에는 제1증폭기(A1)의 출력을 입력받는다.
제 1 클리핑부(136)는 제2노드(N2)의 전압의 레벨을 소정의 제1전압(VCH)의 레벨과 비교한다. 제 1 클리핑부(136)는 제2노드(N2)의 전압 레벨이 제1전압(VCH)의 레벨 이상이 되면, 제 2노드(N2)의 전류를 제 1 클리핑부(136)로 유입시켜 제2노드(N2)의 전압 레벨이 제1전압(VCH)의 레벨 이상으로 올라가는 것을 막는다. 즉, 제2노드(N2)의 전압 레벨을 제1전압(VCH)의 레벨로 클리핑(clipping) 시킨다.
도 3은 본 발명의 실시예에 따른 제 1 클리핑부(136)의 구성을 보여주는 회 로도이다. 도 3에 도시된 바와 같이, 제1클리핑부(136)는 제 1 스위칭부(310) 및 제1제어부(320)를 포함한다. 본 발명의 실시예에 따른 제 1 스위치(310)는 PMOS 트랜지터(MP4)로 구현될 수 있다. 제 1 스위치(310)인 PMOS 트랜지스터(MP4)의 소스는 제 2 노드(N2)와 연결되고 드레인은 접지(GND)에 연결되며, 제 1 제어부(320)에서 출력되는 제 1 제어신호를 게이트로 입력받는다. 제 1 제어신호는 PMOS 트랜지스터(MP4)의 소스 전압 레벨이 제1전압(VCH)의 레벨보다 높아지면, PMOS 트랜지스터(MP4)의 게이트-소스 전압(Vgs)이 임계전압(Vth) 보다 높아지게 되는 전압 레벨을 가지는 신호이다. 즉, 제 1 스위치(310)는 제 2 노드의 전압 레벨이 제 1 전압레벨(VCH)보다 높아지게 되면 제 1 제어신호에 의해서 온(on) 되어 제 2 노드(N2)를 접지(GND)로 도통시키다.
제 1 제어신호를 출력하는 제 1 제어부(320)는 전원전압(Vdd)에 접속되어 일정한 전류를 공급하는 제 1 전류원(IB1), 제1 전류원(IB1)의 출력과 제1전압(VCH)을 인가받는 제 2 증폭기(A2), 제 2 증폭기(A2)의 출력이 게이트에 인가되며 제 1 전류원(IB1)과 접지(GND) 사이에 접속되는 제 3 PMOS 트랜지스터(MP3)를 포함한다. 제 1 제어부(320)는 가상 접지(virtual ground)에 의해서 일정 전압을 갖는 제 1 제어신호를 제 1 스위치(310)인 PMOS 트랜지스터(MP4)의 게이트에 인가한다.
따라서, 제2증폭기(A2)의 출력이 게이트로 인가되는 제 4 PMOS 트랜지스터(MP4)는 소스의 전압의 레벨이 제 1 전압(VCH)의 레벨이 되면 온(On) 되어 제2노드(N2)가 접지에 도통되어 제 2 노드(N2)의 전압레벨이 제 1 전압(VCH)의 레벨 이상으로 상승하는 것을 막는다. 즉, 제 2 노드(N2)의 전압 레벨을 제 1 전압(VCH) 레벨로 클리핑한다.
도 4는 본 발명의 실시예에 따른 제 2 클리핑부(138)의 구성을 보여주는 회로도이다. 도 4에 도시된 바와 같이, 제 2 클리핑부(138)는 제 2 스위칭부(410) 및 제 2 제어부(420)를 포함한다. 본 발명의 실시예에 따른 제 2 스위치(410)는 NMOS 트랜지스터(MN4)로 구현될 수 있다. NMOS 트랜지스터(MN4)의 드레인은 전원전압(Vdd)과 연결되고 소스는 제 2 노드(N2)에 연결되며, 제 2 제어부(420)에서 출력되는 제 2 제어신호를 게이트로 입력받는다. 제 2 제어신호는 NMOS 트랜지스터(MN4)의 소스 전압 레벨이 제 2 전압(VCL)의 레벨보다 낮아지면, NMOS 트랜지스터(MN4)의 게이트-소스 전압(Vgs)이 임계전압(Vth) 보다 높아지게 되는 전압 레벨을 가지는 신호이다. 즉, 제 2 스위치(410)는 제 2 노드(N2)의 전압 레벨이 제 2 전압레벨(VCL)보다 높아지게 되면 제 2 제어신호에 의해서 온(on) 되어 제 2 노드(N2)에 전류를 공급한다.
제 2 제어신호를 출력하는 제 2 제어부(420)는 접지(GND)에 접속되어 일정한 전류가 흐르는 제 2 전류원(IB2), 제 1 전류원(IB1)의 입력과 제 2 전압(VCL)을 인가받는 제 3 증폭기(A3), 제 3 증폭기(A3)의 출력이 게이트에 인가되며 전원전압(Vdd)과 제 2 전류원(IB2) 사이에 접속되는 제 3 NMOS 트랜지스터(MN3)를 포함한다. 제 2 제어부(420)는 가상 접지(virtual ground)에 의해서 일정 전압을 갖는 제 2 제어신호를 제 2 스위치(410)인 NMOS 트랜지스터(MN4)의 게이트에 인가한다.
따라서, 제 3 증폭기(A3)의 출력을 게이트로 인가받는 제 4 NMOS 트랜지스터(MN4)는 소스의 전압의 레벨이 제 2 전압(VCL)의 레벨이 되면 온(On) 되어 제 2 노드(N2)가 전원전압(Vdd)에 도통되어 제 2 노드(N2)의 전압 레벨이 제 2 전압(VCL)의 레벨 이하로 떨어지는 것을 막는다. 즉, 제 2 노드(N2)의 전압 레벨을 제 2 전압(VCL)의 레벨로 클리핑한다.
도 5는 본 발명의 실시예에 따른 제 2 증폭기(A2)의 구성을 보여주는 회로도이다. 도 5에 도시된 바와 같이, 제 2 증폭기(A2)는 제 1 전류원(IB1)의 출력(Vin)과 제 1 전압(VCH)을 입력신호로 입력받는 입력단(510), 전류원(520) 및 입력신호에 응답하여 출력신호(Vout)를 출력하는 출력단(530)을 포함한다. 입력단(510)는 제 1 전류원(IB1)의 출력과 제 1 전압(VCH)을 각각 게이트 신호로 입력받는 NMOS 트랜지스터(M1, M2) 및 전원전압(Vdd)과 각 NMOS 트랜지스터(M1, M2) 사이에 접속되며 전류 미러(current mirror)를 구성하는 PMOS 트랜지스터(M3, M4)를 포함한다. 전류원(520)은 NMOS 트랜지스터(M1, M2)와 접지(GND) 사이에 접속되는 NMOS 트랜지스터(M6) 및 출력단(530)과 접지(GND) 사이에 접속되는 NMOS 트랜지스터(M7)을 포함한다. 전류원(520)을 구성하는 NMOS 트랜지스터(M6, M7)의 게이트에는 일정한 바이어스 전압(VB)이 인가된다. 출력단(530)은 전원전압(Vdd)과 전류원(520)의 NMOS 트랜지스터(M7) 사이에 접속되는 PMOS 트랜지스터(M5)와 일단이 PMOS 트랜지스터(M5)의 게이트 및 입력단(510)의 PMOS 트랜지스터(M4)의 드레인에 공통으로 연결되며 타단은 PMOS 트랜지스터(M5)의 드레인에 연결되는 캐패시터(CC)를 포함한다.
도 6은 본 발명의 실시예에 따른 제 3 증폭기(A3)의 구성을 보여주는 회로도이다. 도 6에 도시된 바와 같이, 제 3 증폭기(A3)는 제 2 전류원(IB2)의 출력과 제 2 전압(VCL)을 입력신호로 입력받는 입력단(610), 전류원(620) 및 입력신호에 응답 하여 출력신호(Vout)를 출력하는 출력단(630)을 포함한다. 입력단(610)는 제 2 전류원(IB2)의 출력(Vin)과 제 2 전압(VCL)을 각각 게이트 신호로 입력받는 PMOS 트랜지스터(M1, M2) 및 접지(GND)와 각 PMOS 트랜지스터(M1, M2) 사이에 접속되며 전류 미러(current mirror)를 구성하는 NMOS 트랜지스터(M3, M4)를 포함한다. 전류원(620)은 전원전압(Vdd)과 PMOS 트랜지스터(M1, M2) 사이에 접속되는 PMOS 트랜지스터(M6) 및 전원전압(Vdd)과 출력단(530) 사이에 접속되는 PMOS 트랜지스터(M7)을 포함한다. 전류원(620)을 구성하는 PMOS 트랜지스터(M6, M7)의 게이트에는 일정한 바이어스 전압(VB)이 인가된다. 출력단(630)은 전류원(620)의 PMOS 트랜지스터(M7)와 접지(GND) 사이에 접속되는 NMOS 트랜지스터(M5)와 일단이 NMOS 트랜지스터(M5)의 게이트 및 입력단(610)의 NMOS 트랜지스터(M4)의 드레인에 공통으로 연결되며 타단은 NMOS 트랜지스터(M5)의 드레인에 연결되는 캐패시터(CC)를 포함한다.
본 발명이 바람직한 실시예를 통해 설명되고 예시되었으나, 당업자라면 첨부한 청구 범위의 사상 및 범주를 벗어나지 않고 여러 가지 변형 및 변경이 이루어질 수 있음을 알 수 있을 것이다.
전술한 바와 같이, 본 발명에 따른 가변 이득 증폭기에서 입력신호에 응답하여 출력전압의 레벨을 오픈 루프(open loop)동작으로 클리핑함으로써 가변 이득 증폭기의 동작 속도의 저하없이 클리핑 동작이 수행될 수 있다. 따라서, 가변 이득 증폭기의 과부하에 따른 디지털-아날로그 변환기의 오동작을 방지할 수 있다.

Claims (6)

  1. 제 1 입력신호를 입력받는 제 1 입력노드와 제 2 입력신호를 입력받는 제 2 입력노드 및 상기 제 1 및 제 2 입력신호에 응답하여 결정된 전압을 출력하는 출력노드를 포함하는 입력부:
    상기 출력노드에 접속되어 상기 결정된 전압에 따라서 소정 레벨의 출력전압을 출력하는 출력부;
    제 1 레벨의 제 1 전압을 입력받으며, 상기 출력전압을 상기 제 1 전압과 비교하여 상기 출력전압의 레벨이 상기 제 1 레벨 이상이 되면 상기 출력노드를 접지로 연결하여 상기 출력노드의 전압 레벨을 상기 제 1 레벨로 클리핑하기 위한 제 1 클리핑부; 및
    상기 제 1 레벨보다 낮은 제 2 레벨의 제 2 전압을 입력받으며, 상기 출력전압을 상기 제 2 전압과 비교하여 상기 출력전압의 레벨이 상기 제 2 레벨 이하가 되면 상기 출력노드를 전원전압에 연결하여 상기 출력노드의 전압 레벨을 상기 제 2 레벨로 클리핑하기 위한 제 2 클리핑부
    를 포함하는 광대역 증폭기.
  2. 제 1 항에 있어서,
    상기 입력부는,
    전원 전압과 상기 제 1 입력노드 사이에 접속되며 소정의 바이어스 전압이 게이트에 인가되어 일정한 전류를 상기 제 1 입력노드로 공급하기 위한 제 1 트랜지스터;
    상기 제 1 입력노드와 상기 출력노드 사이에 접속되며 소정의 바이어스 전압이 게이트에 인가되는 제 2 트랜지스터;
    상기 출력노드와 상기 제 2 입력노드 사이에 접속되며 소정의 바이어스 전압이 게이트에 인가되는 제 3 트랜지스터; 및
    상기 제 2 입력노드 및 접지 사이에 인가되며 소정의 바이어스 전압이 게이트에 인가되어 일정한 전류가 상기 접지로 유입하기 위한 제 4 트랜지스터
    를 포함하는 광대역 증폭기.
  3. 제 2 항에 있어서,
    상기 출력부는 상기 출력노드의 전압을 제 1 입력으로 입력받는 제 1 증폭기를 포함하고, 상기 제 1 증폭기의 출력이 상기 제 1 증폭기의 제 2 입력으로 입력되는 광대역 증폭기.
  4. 제 3 항에 있어서,
    상기 제 1 클리핑부는,
    전원 전압에 접속되어 일정한 전류를 공급하는 제 1 전류원;
    상기 제 1 전압과 상기 1 전류원의 출력을 입력신호로 입력받는 제 2 증폭기;
    상기 제 2 증폭기의 출력이 게이트에 입력되며 상기 제 1 전류원과 접지 사이에 접속되는 제 5 트랜지스터; 및
    상기 출력노드 및 상기 접지 사이에 접속되며 상기 제 2 증폭기의 출력이 게이트로 입력되는 제 6 트랜지스터
    를 포함하는 광대역 증폭기.
  5. 제 4 항에 있어서,
    상기 제 2 클리핑부는,
    접지에 접속되어 일정한 전류를 접지로 유출하는 제 2 전류원;
    상기 제 2 전압과 상기 2 전류원의 입력을 입력신호로 입력받는 제 3 증폭기;
    상기 제 3 증폭기의 출력이 게이트에 입력되며 전원 전압과 상기 제 2 전류원 사이에 접속되는 제 7 트랜지스터; 및
    상기 출력노드 및 상기 전원전압 사이에 접속되며 상기 제 3 증폭기의 출력이 게이트로 입력되는 제 8 트랜지스터
    를 포함하는 광대역 증폭기.
  6. 제 5 항에 있어서,
    상기 제 1, 2 및 5, 6 트랜지스터는 P형 트랜지스터이고 상기 제 3, 4 및 7, 8 트랜지스터는 N형 트랜지스터인 광대역 증폭기.
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