KR102088668B1 - 자기 상관 기능을 갖는 능동 인덕터를 사용하는 광대역 증폭기 - Google Patents

자기 상관 기능을 갖는 능동 인덕터를 사용하는 광대역 증폭기 Download PDF

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장준영
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Abstract

본 발명은 서로 다른 두 개의 회로 유닛을 포함하는 액티브 인덕터 증폭기에 관한 것으로서, 일실시예에 따른 액티브 인덕터 증폭기는 제1 회로 유닛, 및 상기 제1 회로 유닛과 피드백 패스로 연결되며, 상기 제1 회로 유닛과 좌우 대칭되는 회로 구조를 갖는 제2 회로 유닛을 포함하고, 상기 제1 회로 유닛은 N 채널의 제1 트랜지스터, 제1 커패시터, 및 저항을 포함하는 액티브 인덕터부, 상기 액티브 인덕터의 구성요소들 중, 상기 제1 트랜지스터의 소스 노드에 드레인 노드가 연결되는 N 채널의 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 연결하는 노드에 드레인 노드가 연결되고, 상기 제2 트랜지스터와 입력을 공유하는 P 채널의 제3 트랜지스터, 및 상기 제2 회로 유닛에 포함된 제1 트랜지스터의 게이트 노드와 상기 제1 회로 유닛의 입력단을 연결하는 상기 피드백 패스 상에 위치하는 제2 커패시터를 포함할 수 있다.

Description

자기 상관 기능을 갖는 능동 인덕터를 사용하는 광대역 증폭기{WIDEBAND AMPLIFIER DEVICE USING SELF-BIASED ACTIVE INDUCTOR WITH CAPACITIVE CROSS COUPLE}
본 발명은 액티브 인덕터 증폭기에 관한 것으로서, 셀프 바이어스드 액티브 인덕터(Self-biased Active Inductor)를 이용하여 대역폭 증가를 위한 단락 피킹(Shunt peaking)을 수행하면서 광대역 동작을 강화하는 기술적 사상을 개시한다.
다양한 주파수 대역에서 어플리케이션에 따라 GSM, DECT, WIFI, Bluetooth, LTE 등 여러 무선 통신 규격이 개발되어 왔다. 하나의 디바이스가 여러 주파수 대역과 통신 규격을 함께 사용하기 때문에 하나의 시스템을 통해 다수의 규격을 수신할 수 있는 Software Defined Raido(SDR) 수신기가 각광받게 되었다.
이러한 SDR 수신기의 Front-end의 중요 핵심 블락은 RF 저잡음증폭기로 사용하고자 하는 무선 통신 규격들을 모두 커버할 수 있는 광대역 동작과 이어지는 시스템의 잡음 영향을 줄이기 위한 높은 이득이 필수적이다. 하지만 칩 내에서 발생하는 기생 커패시턴스와 증폭기의 부하 레지스터 사이의 관계로 이득 대비 대역폭 간에 트레이드 오프가 존재하며 이로 인해 두 성능을 모두 얻는 것이 불가능하다.
도 1은 온 칩 패시브 인덕터(On-Chip passive inductor)를 사용하는 종래의 저잡음 증폭기를 설명하는 도면이다.
도 1의 도면부호 110에서 보는 바와 같이, 광대역 저잡음증폭기를 설계하기 위해 온 칩 패시브 인덕터(On-Chip passive inductor)를 사용하여 기생 커패시턴스의 일부를 취소 함으로써 광대역 동작 요구치를 충족시키는 방법이 일반적이다. 하지만 이러한 저잡음증폭기는 수동 인덕터(Passive Inductor)에 의한 면적 증가로 CMOS 공정 미세화와 그에 따른 소형화 이득을 없애며 비용을 증가시킨다. 참고로, 도면부호 120은 도면부호 110에 대응되는 등가회로(Equivalent Circuit)이다.
이러한 단점을 극복하기 위해 트랜지스터의 트랜스컨덕턴스와 상대적으로 작은 면적의 커패시터를 이용해 인덕턴스를 만들어 내는 액티브 인덕터(Active Inductor)가 주목 받고 있다.
액티브 인덕터는 패시브(Passive)에 비해 높은 Q 값과 전류를 통한 인덕턴스(Inductance)를 쉽게 콘트롤(Controllability)할 수 있다는 점에서 장점을 가지며 결정적으로 공정 미세화에 따라 동작 주파수, 면적, 전력소비 등의 성능이 함께 증가하기 때문에 CMOS 공정에 적합한 구조라고 할 수 있다.
한국등록특허 제1298079호 "짧은 펄스로 전력증폭기의 전원을 제어하여 광대역 신호를 생성 및 증폭하는 장치" 한국등록특허 제1051531호 "클리핑 기능의 광대역 증폭기"
본 발명은 추가적인 직렬 저항 없이도 증폭기의 이득을 발생시키는 것을 목적으로 한다.
본 발명은 레지스터에 의한 전압 강하(Voltage drop)을 제거함으로써 Low supply voltage 동작을 가능하게 하는 것을 목적으로 한다.
본 발명은 트랜지스터를 트랜스컨덕터(Transconductor)로 이용하는 컴플리멘터리(Complementary) 구조로 사용함으로써 전류 효율을 높이는 것을 목적으로 한다.
본 발명은 액티브 인덕터 증폭기(Active inductor amplifier) 구조에 피드포워드 기술(Feedforward technique)을 추가함으로써 광대역 특성을 보다 강화하는 것을 목적으로 한다.
본 발명은 피드포워드에 의한 신호의 인가가 기존 CS 증폭기의 주파수 증가에 따른 이득 감소를 보상하는 것을 목적으로 한다.
본 발명은 증폭기의 입력 기생 용량(Input parasitic capacitance)을 줄이는 것을 목적으로 한다.
일실시예에 따른 액티브 인덕터 증폭기는 제1 회로 유닛, 및 상기 제1 회로 유닛과 피드백 패스로 연결되며, 상기 제1 회로 유닛과 좌우 대칭되는 회로 구조를 갖는 제2 회로 유닛을 포함하고, 상기 제1 회로 유닛은 N 채널의 제1 트랜지스터, 제1 커패시터, 및 저항을 포함하는 액티브 인덕터부, 상기 액티브 인덕터의 구성요소들 중, 상기 제1 트랜지스터의 소스 노드에 드레인 노드가 연결되는 N 채널의 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 연결하는 노드에 드레인 노드가 연결되고, 상기 제2 트랜지스터와 입력을 공유하는 P 채널의 제3 트랜지스터, 및 상기 제2 회로 유닛에 포함된 제1 트랜지스터의 게이트 노드와 상기 제1 회로 유닛의 입력단을 연결하는 상기 피드백 패스 상에 위치하는 제2 커패시터를 포함할 수 있다.
일실시예에 따른 상기 P 채널의 제3 트랜지스터는, 커런트 블리딩(Current Bleeding)을 통해 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 전류증폭률 차이를 증가시킬 수 있다.
일실시예에 따른 액티브 인덕터 증폭기는 상기 제2 커패시터에 입력과 반대 위상(phase)의 신호가 인가되는 경우, 상기 인가되는 신호는, 상기 제2 커패시터의 크로스 커플에 의해 상기 액티브 인덕터부의 저항과 상기 제2 커패시터에 의해 형성되는 고역통과필터(HPF, High Pass Filter)를 통과하고, 상기 고역통과필터를 통과한 이후에 상기 제2 트랜지스터의 소스 팔로워 버퍼(Source Follower Buffer)를 통해 출력 노드에 더해져 대역폭을 증가 시킬 수 있다.
일실시예에 따른 상기 액티브 인덕터부의 저항 및 상기 제2 커패시터는, 주파수 증가에 따른 이득의 감소를 보상할 수 있다.
일실시예에 따른 액티브 인덕터 증폭기는 상기 액티브 인덕터부의 저항 및 상기 제2 커패시터에 의해 고역통과필터(HPF, High Pass Filter)의 폴(pole)의 위치가 조정되고, 상기 조정된 폴(pole)의 위치를 고려하여 피드포워드(Feedforward)에 의한 신호의 주파수를 조정할 수 있다.
일실시예에 따른 액티브 인덕터 증폭기는 N 채널의 제1 트랜지스터, 제1 커패시터, 및 저항을 포함하는 액티브 인덕터부, 상기 액티브 인덕터의 구성요소들 중, 상기 제1 트랜지스터의 소스 노드에 드레인 노드가 연결되는 N 채널의 제2 트랜지스터, 상기 제2 트랜지스터의 게이트 노드에 연결된 입력의 위상(phase)을 반전시켜 상기 제1 트랜지스터의 게이트 노드로 전달하는 피드백 패스를 포함하고, 상기 피드백 패스는 커패시터 크로스 커플(Capacitive Cross Couple)를 위해 직렬 연결된 제2 커패시터를 포함할 수 있다.
일실시예에 따른 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 전류증폭률 차이는, 커런트 블리딩(Current Bleeding)의 특성에 의해 증가될 수 있다.
일실시예에 따른 액티브 인덕터 증폭기는 상기 제2 커패시터에 입력과 반대 위상(phase)의 신호가 인가되는 경우, 상기 인가되는 신호는, 상기 제2 커패시터의 크로스 커플에 의해 상기 액티브 인덕터부의 저항과 상기 제2 커패시터에 의해 형성되는 고역통과필터(HPF, High Pass Filter)를 통과하고, 상기 고역통과필터를 통과한 이후에 상기 제2 트랜지스터의 소스 팔로워 버퍼(Source Follower Buffer)를 통해 출력 노드에 더해져 대역폭을 증가 시킬 수 있다.
일실시예에 따른 상기 액티브 인덕터부의 저항 및 상기 제2 커패시터는, 주파수 증가에 따른 이득의 감소를 보상하되, 상기 액티브 인덕터부의 저항 및 상기 제2 커패시터에 의해 고역통과필터(HPF, High Pass Filter)의 폴(pole)의 위치가 조정되고, 상기 조정된 폴(pole)의 위치를 고려하여 피드포워드(Feedforward)에 의한 신호의 주파수를 조정할 수 있다.
일실시예에 따르면, 추가적인 직렬 저항 없이도 증폭기의 이득을 발생시킬 수 있다.
일실시예에 따르면, 레지스터에 의한 전압 강하(Voltage drop)을 제거함으로써 Low supply voltage 동작을 가능하게 한다.
일실시예에 따르면, 트랜지스터를 트랜스컨덕터(Transconductor)로 이용하는 컴플리멘터리(Complementary) 구조로 사용함으로써 전류 효율을 높일 수 있다.
일실시예에 따르면, 액티브 인덕터 증폭기(Active inductor amplifier) 구조에 피드포워드 기술(Feedforward technique)을 추가함으로써 광대역 특성을 보다 강화시킬 수 있다.
일실시예에 따르면, 피드포워드에 의한 신호의 인가가 기존 CS 증폭기의 주파수 증가에 따른 이득 감소를 보상할 수 있다.
일실시예에 따르면, 증폭기의 입력 기생 용량(Input parasitic capacitance)을 줄일 수 있다.
도 1은 온 칩 패시브 인덕터(On-Chip passive inductor)를 사용하는 종래의 저잡음 증폭기를 설명하는 도면이다.
도 2는 일실시예에 따른 액티브 인덕터 증폭기를 설명하는 도면이다.
도 3은 다른 일실시예에 따른 액티브 인덕터 증폭기를 설명하는 도면이다.
도 4는 네거티브 입력(Negative input)에 따른 커패시턴스 특성(capacitance characteristic)을 설명하는 도면이다.
도 5는 일실시예에 따른 액티브 인덕터 증폭기를 이용하여 설계된 다단 증폭기를 도시하는 도면이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 2는 일실시예에 따른 액티브 인덕터 증폭기를 설명하는 도면이다.
일실시예에 따른 액티브 인덕터 증폭기는 액티브 인덕터 증폭기(Active inductor amplifier) 구조에 피드포워드 기술(Feedforward technique)을 추가함으로써 광대역 특성을 보다 강화할 수 있다. 뿐만 아니라, 일실시예에 따른 액티브 인덕터 증폭기는 피드포워드에 의한 신호의 인가를 통해 기존 CS 증폭기의 주파수 증가에 따른 이득 감소를 보상하고, 입력 기생 용량(Input parasitic capacitance)을 줄여 효율을 높일 수 있다.
이를 위해, 일실시예에 따른 액티브 인덕터 증폭기는 피드백 패스(feedback path)로 연결된 서로 다른 두 개의 회로 유닛(210, 220)을 포함할 수 있다.
보다 구체적으로, 일실시예에 따른 액티브 인덕터 증폭기는 서로 다른 두 개의 회로 유닛(210, 220)이 서로 대칭된 구조로서, 각각의 회로 유닛은 동일한 회로 구조를 포함하며, 피드백 패스를 통해 서로 연결된다.
먼저, 제1 회로 유닛(210)은 제1 트랜지스터를 포함하는 액티브 인덕터부(211), 제2 트랜지스터(212), 제3 트랜지스터(213), 및 제2 커패시터(214)를 포함할 수 있다.
일실시예에 따른 액티브 인덕터부(211)는 액티브 인덕터의 기능을 담당하는 제1 트랜지스터(M4), 제1 트랜지스터(M4)의 게이트 노드와 드레인 노드 사이에 위치하는 저항, 제1 트랜지스터(M4)의 게이트 노드와 소스 노드 사이에 위치하는 제1 커패시터를 포함할 수 있다.
다음으로, 제2 트랜지스터(212)는 액티브 인덕터(211)의 구성요소들 중, 제1 트랜지스터(M4)의 소스 노드에 연결될 수 있다. 특히, 제1 트랜지스터(M4)의 소스 노드에 제2 트랜지스터(212)의 드레인 노드가 연결될 수 있고, 제2 트랜지스터(212)의 게이트 노드는 양(+)의 입력이 연결될 수 있고, 소스 노드는 접지될 수 있다.
제3 트랜지스터(213)는 P 채널의 트랜지스터로서, 제1 트랜지스터(M4) 및 제2 트랜지스터(212)를 연결하는 노드에 연결될 수 있다. 구체적으로, 제3 트랜지스터(213)의 드레인 노드가 연결되며, 제2 트랜지스터와 상기 양(+)의 입력을 공유할 수 있다.
다음으로, 일실시예에 따른 액티브 인덕터 증폭기는 제2 커패시터(214)를 더 포함할 수 있다.
제2 커패시터(214)는 제2 회로 유닛(220)에 포함된 제1 트랜지스터(M4)의 게이트 노드와 제1 회로 유닛(210)의 입력단(IN+)을 연결하는 피드백 패스 상에 위치할 수 있다.
이러한 액티브 인덕터 증폭기의 구조는 기존의 셀프 바이어스드 액티브 인덕터(Self-biased Active Inductor)를 이용하여 대역폭 증가를 위한 단락 피킹(Shunt peaking)을 수행하면서 광대역 동작을 강화할 수 있다.
보다 구체적으로 설명하면, 도 2는 공통 소스 증폭기(Common source amplifier)의 구조로서, Voltage Head Room 문제를 완화시킬 수 있다.
예를 들어, PMOS 형태의 제3 트랜지스터(213)는 커런트 블리딩(Current Bleeding)을 통해 M2와 M4 사이의 전류 차이를 발생시킬 수 있다.
이로 인해 제1 트랜지스터(M4)와 제2 트랜지스터(212) 사이의 Gm(전류증폭률) 차이를 증가시켜 추가적인 직렬 저항 없이도 증폭기의 이득을 발생시킬 수 있다.
이러한 방식은 레지스터에 의한 전압 강하(Voltage drop)을 제거함으로써 1V의 Low supply voltage 동작을 가능하게 한다. 또한 Current Bleed Cell인 제3 트랜지스터(213) 역시 제2 트랜지스터(212)와 마찬가지로 트랜스컨덕터(Transconductor)로 이용하는 컴플리멘터리(Complementary) 구조로 사용함으로써 전류 효율을 높일 수 있다.
패드백 패스로 구현되는 피드포워드 기술은 입력과 출력 사이의 추가 병렬 패스(path)를 통해 출력 노드에 신호를 추가 함으로써 노이즈, 이득 등의 특성을 증가시킬 수 있다.
도 2의 액티브 인덕터 증폭기의 구조에 이러한 피드포워드 기술을 추가 함으로써 광대역의 특성을 보다 강화하였다.
즉, 제2 커패시터(214)의 Capacitive Cross Couple을 피드백 패스에 추가하여 액티브 인덕터로 사용한 제1 트랜지스터(M4)의 게이트 노드에 신호를 인가함으로써 피드포워드 패스를 구성할 수 있다.
제2 커패시터(214)에는 입력과 반대 위상의 신호가 인가될 수 있다. 이 경우, 입력과 반대의 위상으로 인가되는 신호는, 제2 커패시터(214)의 크로스 커플에 의해 액티브 인덕터부(211)의 저항과 제2 커패시터(214)에 의해 형성되는 고역통과필터(HPF, High Pass Filter)를 통과하고, 고역통과필터를 통과한 이후에 제2 트랜지스터(212)의 소스 팔로워 버퍼(Source Follower Buffer)를 통해 출력 노드에 더해져 대역폭을 증가 시킬 수 있다.
한편, 액티브 인덕터부(211)의 저항과 제2 커패시터(214)는, 주파수 증가에 따른 이득의 감소를 보상할 수 있다. 즉, 액티브 인덕터부(211)의 저항 및 제2 커패시터(214)에 의해 고역통과필터(HPF, High Pass Filter)의 폴(pole)의 위치가 조정될 수 있는데, 조정된 폴(pole)의 위치를 고려하여 피드포워드(Feedforward)에 의한 신호의 주파수를 조정할 수 있다.
제2 회로 유닛(220)은 제1 회로 유닛(210)과 동일한 구조로 구현될 수 있다.
즉, 제1 회로 유닛(210)과 마찬가지로, 제2 회로 유닛(220)은 제1 트랜지스터, 제1 커패시터, 및 저항을 포함하는 액티브 인덕터부(221)를 포함할 수 있다. 뿐만 아니라, 제2 회로 유닛(220)은 액티브 인덕터(221)의 구성요소들 중, 제1 트랜지스터의 소스 노드에 드레인 노드가 연결되는 N 채널의 제2 트랜지스터(222), 제1 트랜지스터 및 제2 트랜지스터를 연결하는 노드에 드레인 노드가 연결되고, 제2 트랜지스터와 입력을 공유하는 P 채널의 제3 트랜지스터(223)를 포함할 수 있다.
뿐만 아니라, 제1 회로 유닛(210)에 포함된 제1 트랜지스터의 게이트 노드와 제2 회로 유닛(220)의 입력단(IN-)을 연결하는 피드백 패스 상에 위치하는 제2 커패시터(224)를 포함할 수 있다.
도 3은 다른 일실시예에 따른 액티브 인덕터 증폭기를 설명하는 도면이다.
도 3의 액티브 인덕터 증폭기(300)는 도 2에 도시한 회로의 등가로 해석될 수 있다.
액티브 인덕터 증폭기(300)는 N 채널의 제1 트랜지스터(M2), 제1 커패시터(CAl), 및 저항을 포함하는 액티브 인덕터부(310)를 포함할 수 있다. 또한, 액티브 인덕터(310)의 구성요소들 중, 제1 트랜지스터(M2)의 소스 노드에 드레인 노드가 연결되는 N 채널의 제2 트랜지스터(M1)와 제2 트랜지스터(M1)의 게이트 노드에 연결된 입력의 위상(phase)을 반전시켜 제1 트랜지스터의 게이트 노드로 전달하는 피드백 패스를 포함할 수 있다.
이때의 피드백 패스는 커패시터 크로스 커플(Capacitive Cross Couple)을 위해 직렬 연결된 제2 커패시터(CF)를 포함할 수 있다.
이 피드백 패스 또는 피드포워드 패스의 영향은 신호의 흐름을 통해 확인할 수 있다.
크로스 커플(Cross couple)에 의해 입력 신호와는 반대 위상(Phase)의 신호가 인가되면 CF와 RAI에 의한 고대역통과필터를 통과할 수 있다. 이 필터링된 신호가 트랜지스터(M2)의 소스 팔로워 버퍼(Source Follower Buffer)를 통해 출력 노드에 더해지면, 대역폭이 증가될 수 있다.
반대 위상의 신호가 입력될 때 동작하는 고대역통과필터는, 높은 주파수에서만 출력 노드(Output node)의 신호의 추가가 발생하도록 하며 이 고대역통과필터의 Pole의 위치를 CF와 액티브 인덕터부의 저항(RAI)을 통해 조정함으로써 피드포워드에 의한 신호의 인가가 기존 CS 증폭기의 주파수 증가에 따른 이득 감소를 보상할 수 있다. 또한 이를 통해, 대역폭을 늘릴 수 있게 된다.
구체적으로, 제1 트랜지스터(M2)와 상기 제2 트랜지스터(M1) 사이의 전류증폭률 차이는 커런트 블리딩(Current Bleeding)의 특성에 의해 증가될 수 있다.
또한, 제2 커패시터(CF)에 입력과 반대 위상(phase)의 신호가 인가되는 경우, 인가되는 신호는, 제2 커패시터(CF)의 크로스 커플에 의해 액티브 인덕터부의 저항과 제2 커패시터에 의해 형성되는 고역통과필터(HPF, High Pass Filter)를 통과할 수 있다. 이때, 고역통과필터를 통과한 이후에 제2 트랜지스터의 소스 팔로워 버퍼(Source Follower Buffer)를 통해 출력 노드에 더해져 대역폭을 증가 시킬 수 있다.
한편, 액티브 인덕터부의 저항(RAl) 및 제2 커패시터(CF)는 주파수 증가에 따른 이득의 감소를 보상할 수 있다. 구체적으로, 저항(RAl) 및 제2 커패시터(CF)에 의해 고역통과필터(HPF, High Pass Filter)의 폴(pole)의 위치가 조정되고, 조정된 폴(pole)의 위치를 고려하여 피드포워드(Feedforward)에 의한 신호의 주파수를 조정할 수 있다.
피드포워드에 의한 영향은 다음의 [수학식 1] 및 [수학식 2]를 통해 확인할 수 있다.
[수학식 1]
Figure 112018094709350-pat00001
[수학식 2]
Figure 112018094709350-pat00002
[수학식 1]에서 Gainadd는 고역통과필터를 통과한 이후에 제2 트랜지스터의 소스 팔로워 버퍼(Source Follower Buffer)를 통해 출력 노드에 더해져 대역폭을 증가 시키는 이득, 즉 피드포워드 패스의 게인으로 해석될 수 있다.
[수학식 1]에서 s는 인덕턴스를 나타내는 제이 오메가로 해석될 수 있고, Gm2는 트랜지스터 M2의 트랜스컨덕턴스로 해석될 수 있다. 또한, Gm1는 트랜지스터 M1의 트랜스컨덕턴스, RO는 이웃 노드의 출력 인피던스로 해석될 수 있다.
[수학식 2]에서 Gaintot는 원래의 이득과, 피드백된 이득이 합산된 것으로 해석될 수 있다. [수학식 2]의 Gaintot을 통해 피드포워드에 의한 영향을 확인할 수 있다.
피드포워드는 CS 증폭기 또는 SF 버퍼 등을 추가하여 구성할 수 있다. 그러나, 이는 추가 소자 및 전력소비를 필요로 하며 동시에 추가되는 소자에 의한 로딩(Loading) 변화를 야기함으로써 설계의 어려움이 추가될 우려가 있다. 하지만 본 발명은 액티브 인덕터의 트랜지스터를 재사용 함으로써 추가 소자를 커패시터 하나로 제한하고 추가 전력 소비를 없앨 수 있다.
또한 SF를 통한 신호 인가를 통해 출력에 추가되는 로딩(loading)을 최소화하여 피드포워드 패스를 구현함으로써 액티브 인덕터에 의한 광대역 특성을 증가시킬 수 있다.
도 4는 네거티브 입력(Negative input)에 따른 커패시턴스 특성(capacitance characteristic)을 설명하는 도면이다.
도면부호 410은 커패시턴스 특성을 설명하기 위한 회로이고, 도면부호 420은 도면부호 410에 대한 등가회로이다.
먼저, 도면부호 410의 회로는 피드포워드 기술을 통해 부가적인 피드백에 의한 효과를 통해 네거티브 커패시턴스를 생성하고 이를 통해 입력 노드로부터 발생하는 포지티브 피드백에 의한 커패시턴스를 감쇄시킬 수 있다.
피드백 루프는 앞서 설명했던 액티브 인덕터 증폭기를 이용할 수 있다. 이때, CAI와 RAI에 의한 고대역통과필터(HPF1)를 거치게 되고, 이 두 블록을 통해 루프의 이득(gain of Loop)이 발생하게 된다.
이러한 이득은 아래 [수학식 3]을 통해 설명될 수 있다.
[수학식 3]
Figure 112018094709350-pat00003
Figure 112018094709350-pat00004
[수학식 3]에서 Gm은 트랜지스터의 트랜스컨덕턴스를 나타낸다. 또한, ZL은 인덕터의 임피던스에 해당하고, RAl은 액티브 인덕터 내의 저항을 나타내고, CF는 피드포워드 패스 상의 커패시턴스를 나타낸다. 또한, S는 s는 인덕턴스를 나타내는 제이 오메가로 해석될 수 있고,
Figure 112018094709350-pat00005
은 고역통과필터(HPF, High Pass Filter)의 폴(pole)의 위치에 대응되는 값으로 해석될 수 있다.
[수학식 3]에 의한 이득은 CF를 통해 입력으로 신호를 피드백한다. 이로 인해 CF는 [수학식 4]와 같은 CFB의 등가 커패시터(Equivalent capacitor)로 변형되어 입력에 나타날 수 있다.
[수학식 4]
Figure 112018094709350-pat00006
[수학식 4]의 GainFB 텀(term)을 1이상으로 구성할 경우 (GainFB-1)의 수치만큼 CF의 배수로 상쇄(Cancellation) 함으로써 증폭기의 입력에 발생하는 기생 커패시턴스(Input parasitic capacitance)를 크게 줄일 수 있다. 이는 아래 [수학식 5]을 통해 확인될 수 있다.
[수학식 5]
Figure 112018094709350-pat00007
[수학식 5]에서, Yin은 회로에 입력되는 임피던스를 나타낼 수 있다. Cgs는 등가회로(420)의 CGS에 대한 커패시턴스를 나타내고, CFB는 등가회로(420)의 CFB에 대한 커패시턴스, CF는 본 회로(410)의 패스포워드 상에 위치하는 커패시터의 커패시턴스, CAI는 액티브 인덕터부 상의 커패시턴스, Gm은 트랜지스터의 트랜스컨덕턴스를 나타낸다.
도 5는 일실시예에 따른 액티브 인덕터 증폭기를 이용하여 설계된 다단 증폭기(500)를 도시하는 도면이다.
도 4에서 설명한 효과는 케스케이드(Cascade) 방식의 연결 시 증폭기의 입력 노드에서 도미넌트 폴(Dominant pole) 발생시 극대화될 수 있기 때문에 도 5에서와 같이, 다단 방식의 구조로 구현되는 것이 바람직하다.
일실시예에 따른 다단 증폭기(500)는 도면부호 510으로 식별되는 HP 피드포워드 방식의 액티브 인덕터 증폭기와 도면부호 520으로 식별되는 크로스 커플 CG 증폭기가 연결된 다단 구조로 구현될 수 있다.
액티브 인덕터를 사용함으로써 단락 피킹(Shunt peaking)을 수행할 수 있고, 단락 피킹(Shunt peaking)을 통해 대역폭을 증가시켰음에도 불구하고 면적에 대한 문제가 발생하지 않는다.
또한, 전류 재사용(Current reuse)를 통해 효율을 높일 수 있고, 크로스 커플(Cross couple) 구조를 통해 액티브 인덕터에 기능을 추가함으로써 추가적인 전력 소비 없이 대역폭을 더욱 증가시킬 수 있다.
뿐만 아니라, 본 발명을 이용하면 피드백 루프의 효과를 통해 입력 커패시턴스를 줄임으로써 다단 구조를 사용하더라도 이전 스테이지(stage)에 미치는 영향을 최소화할 수 있다.
결국, 본 발명은 기존에 각 주파수 대역에 해당하는 RF 증폭기를 함께 사용하여 구현해 왔던 무선 통신 모듈의 RF 프론트 엔드를 하나의 광대역 수신기를 사용한 프론트 엔드로 대체함으로써 다양한 통신 규격의 동시 지원이 필요한 IoT 기기, 스마트 홈 등에 응용될 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수도 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (9)

  1. 서로 다른 두 개의 회로 유닛을 포함하는 액티브 인덕터 증폭기에 있어서,
    제1 회로 유닛; 및
    상기 제1 회로 유닛과 피드백 패스로 연결되며, 상기 제1 회로 유닛과 좌우 대칭되는 회로 구조를 갖는 제2 회로 유닛을 포함하고,
    상기 제1 회로 유닛은,
    N 채널의 제1 트랜지스터, 제1 커패시터, 및 저항을 포함하는 액티브 인덕터부;
    상기 액티브 인덕터의 구성요소들 중, 상기 제1 트랜지스터의 소스 노드에 드레인 노드가 연결되는 N 채널의 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터를 연결하는 노드에 드레인 노드가 연결되고, 상기 제2 트랜지스터와 입력을 공유하는 P 채널의 제3 트랜지스터; 및
    상기 제2 회로 유닛에 포함된 제1 트랜지스터의 게이트 노드와 상기 제1 회로 유닛의 입력단을 연결하는 상기 피드백 패스 상에 위치하는 제2 커패시터
    를 포함하는 액티브 인덕터 증폭기.
  2. 제1항에 있어서,
    상기 P 채널의 제3 트랜지스터는,
    커런트 블리딩(Current Bleeding)을 통해 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 전류증폭률 차이를 증가시키는 것을 특징으로 하는 액티브 인덕터 증폭기.
  3. 제1항에 있어서,
    상기 제2 커패시터에 입력과 반대 위상(phase)의 신호가 인가되는 경우,
    상기 인가되는 신호는, 상기 제2 커패시터의 크로스 커플에 의해 상기 액티브 인덕터부의 저항과 상기 제2 커패시터에 의해 형성되는 고역통과필터(HPF, High Pass Filter)를 통과하고, 상기 고역통과필터를 통과한 이후에 상기 제1 트랜지스터의 소스 팔로워 버퍼(Source Follower Buffer)를 통해 출력 노드에 더해져 대역폭을 증가 시키는 것을 특징으로 하는 액티브 인덕터 증폭기.
  4. 제1항에 있어서,
    상기 액티브 인덕터부의 저항 및 상기 제2 커패시터는,
    주파수 증가에 따른 이득의 감소를 보상하는 것을 특징으로 하는 액티브 인덕터 증폭기.
  5. 제4항에 있어서,
    상기 액티브 인덕터부의 저항 및 상기 제2 커패시터에 의해 고역통과필터(HPF, High Pass Filter)의 폴(pole)의 위치가 조정되고, 상기 조정된 폴(pole)의 위치를 고려하여 피드포워드(Feedforward)에 의한 신호의 주파수를 조정하는 것을 특징으로 하는 액티브 인덕터 증폭기.
  6. N 채널의 제1 트랜지스터, 제1 커패시터, 및 저항을 포함하는 액티브 인덕터부;
    상기 액티브 인덕터의 구성요소들 중, 상기 제1 트랜지스터의 소스 노드에 드레인 노드가 연결되는 N 채널의 제2 트랜지스터;
    상기 제2 트랜지스터의 게이트 노드에 연결된 입력의 위상(phase)을 반전시켜 상기 제1 트랜지스터의 게이트 노드로 전달하는 피드백 패스
    를 포함하고,
    상기 피드백 패스는,
    커패시터 크로스 커플(Capacitive Cross Couple)를 위해 직렬 연결된 제2 커패시터를 포함하며,
    상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 전류증폭률 차이는,
    커런트 블리딩(Current Bleeding)의 특성에 의해 증가되는 것을 특징으로 하는 액티브 인덕터 증폭기.
  7. 삭제
  8. N 채널의 제1 트랜지스터, 제1 커패시터, 및 저항을 포함하는 액티브 인덕터부;
    상기 액티브 인덕터의 구성요소들 중, 상기 제1 트랜지스터의 소스 노드에 드레인 노드가 연결되는 N 채널의 제2 트랜지스터;
    상기 제2 트랜지스터의 게이트 노드에 연결된 입력의 위상(phase)을 반전시켜 상기 제1 트랜지스터의 게이트 노드로 전달하는 피드백 패스
    를 포함하고,
    상기 피드백 패스는,
    커패시터 크로스 커플(Capacitive Cross Couple)를 위해 직렬 연결된 제2 커패시터를 포함하며,
    상기 제2 커패시터에 입력과 반대 위상(phase)의 신호가 인가되는 경우,
    상기 인가되는 신호는, 상기 제2 커패시터의 크로스 커플에 의해 상기 액티브 인덕터부의 저항과 상기 제2 커패시터에 의해 형성되는 고역통과필터(HPF, High Pass Filter)를 통과하고, 상기 고역통과필터를 통과한 이후에 상기 제1 트랜지스터의 소스 팔로워 버퍼(Source Follower Buffer)를 통해 출력 노드에 더해져 대역폭을 증가 시키는 것을 특징으로 하는 액티브 인덕터 증폭기.
  9. 제6항에 있어서,
    상기 액티브 인덕터부의 저항 및 상기 제2 커패시터는,
    주파수 증가에 따른 이득의 감소를 보상하되,
    상기 액티브 인덕터부의 저항 및 상기 제2 커패시터에 의해 고역통과필터(HPF, High Pass Filter)의 폴(pole)의 위치가 조정되고, 상기 조정된 폴(pole)의 위치를 고려하여 피드포워드(Feedforward)에 의한 신호의 주파수를 조정하는 것을 특징으로 하는 액티브 인덕터 증폭기.
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