KR0166649B1

KR0166649B1 - 클리핑 레벨 제어 전력 증폭기

Info

Publication number: KR0166649B1
Application number: KR1019950019719A
Authority: KR
Inventors: 시. 손더메이어 잭; 더블유. 브라운 시니어 제임스
Original assignee: 하틀리. 디 피비; 피비 일렉트로닉스 코포레이션
Priority date: 1994-07-15
Filing date: 1995-07-06
Publication date: 1999-03-20
Also published as: ES2172555T3; CA2151003C; JPH0865062A; PT692869E; DE69525290T2; EP0692869B1; CN1119801A; CN1055583C; EP0692869A3; US5675656A; JP2801871B2; EP0692869A2; CA2151003A1; BR9503332A; TW252236B; KR960006250A; DE69525290D1

Abstract

본 발명은 클리핑 레벨 제어 전력증폭기에 관한 것으로, 듀얼 전위차계를 사용하는 제어장치가 전면단부단의 이득을 증가시키기 위해 연속되는 증폭부의 피드백회로에 접속되며, 한편, 동시에 상기 제어기가 턴 다운될 때 연속되는 단의 이득을 감소시킨다. 관 압축회로와 같은 왜곡회로는 상기 양단의 사이에 결합된다.

상기 제어기가 턴 다운될 때, 상기 압축회로는 낮은 레벨에서 작동하여 상기 제2단의 출력전력을 효율적으로 감소시킨다. 프레즌스 및 레조넌스 제어기는 제2단의 높고낮은 주파수 감소인자를 조절하도록 제공되며, 상기 압축회로가 작동될 때 까지 작용한다.

제2단의 드라이버를 위해 여파된 공급전력원에 리플감소필터가 제공될 수 있다.

Description

클리핑 레벨 제어 전력 증폭기

제1도는 본 발명의 개념을 포괄적으로 예시하는 개괄적 블록도.

제2도는 간략한 제한 회로를 갖는 본 발명의 개념을 더 상세히 예시하는 회로도.

제3도는 높은 출력 작동중에 유입되는 라인 잡음에 대한 리플필터를 부가로 채용하는 제2도의 장치와 유사한 회로도.

제4도는 제어된 교차 왜곡을 유입하기 위한 제한회로와 비교회로가 결합되는 제3도와 유사한 회로도.

제5도는 제3도 및 제4도의 소자를 결합하며 부하의 감소인자를 변동시켜기 위한 프레즌스 및 레조넌스회로를 부가로 포함하는 회로도.

* 도면의 주요부분에 대한 부호의 설명

22 : T 다이나믹스 제어기 14 : 제2증폭부

20 : 제2 피드백회로 16 : 제한회로

52 : 압축회로 62 : 레조넌스제어기

본 발명은 관 왜곡을 에뮬레이트 하는 반도체 전력 증폭기에 관한 것으로서, 특히, 증폭기의 전력레벨이 적당한 관 왜곡 사운드를 유지하는 동안 연속적으로 변동 될 수 있는 관 왜곡 회로를 갖는 클리핑레벨 제어 전력 증폭기에 관한 것이다.

일반적으로 상기 전력증폭기는 출력 용량을 제어하도록 하는 것은 바람직하다. 특히, 많은 음악가들에게 있어서는 소위 관 왜곡 사운드에 대한 주된 기여수단으로서 전력증폭기 자체를 이용하는 것이 바람직하다. 이들은 높은 수준의 무대공연을 위한 고출력 증폭기 기능과 아울러서 스튜디어 공연을 위한 저출력 증폭기 기능을 가지기를 희망한다. 현대의 많은 관 전력증폭기는 그러한 목적으로 하이/로우 스위치를 갖는다. 대부분의 반도체 전력증폭기는 이러한 특성을 제공하지 않는다. 따라서 전력증폭기에 가변 출력 및 특히 연속가변 출력 기능을 제공하는 것이 요망되고 있다.

본 발명은 출력 전력을 제한하기 위해서 제1증폭부와 높은 이득의 제2증폭부 사이에 제한회로가 사용된다는 사실에 기초해 있다. 상기 제한회로는 제1증폭부의 이득이 증가하며, 다른 것은 감소되거나 또는 그와는 반대로 작동하게 된다. 결국, 상기 제한회로의 효과는 제1증폭부의 이득이 증가함에 따라 증가하며 그 이득이 감소함에 따라 감소된다.

특정 실시예에서 본 발명은 입력단 및 출력단을 갖고 상기 입력단과 출력단에 제1피드백회로가 연결된 제1증폭부와, 높은 전력의 출력으로 고유 클리핑 왜곡을 나타내며 입력단 및 출력단을 갖고 상기 입력단 및 출력단에 제2피드백회로가 연결된 제2증폭부와, 상기 입력으로 제2증폭부를 제한하기 위해 상기 제2증폭부의 입력과 제1증폭부의 출력사이에 결합된 제한회로와, 상기 제1증폭부에 대응하는 제1피드백회로에서 피드백 임피던스를 동시에 변화시키기 위한 제2피드백회로와 상기 제2증폭수단 사이에 서로 반대 방향으로 결합되는 T(Tube) 다이나믹스제어기를 포함하는 클리핑 레벨 제어 전력증폭기에 관한다.

예시된 실시예에서, 상기 T 다이나믹스제어기는 듀얼로 작동하는 전압계 또는 듀얼로 작동하는 저항의 형태로 임피던스를 포함하며, 상기 제한회로는 다이오드 클리핑 회로망이다. 상기 제한회로는 또한 압축(compression)회로를 포함할 수 있다.

상기 시스템은 또한 상기 부하 회로의 감소인자를 제어하기 위해 작동하는 프레즌스 및 레조넌스회로를 포함할 수 있다. 상기 시스템은 또한, 전체 전력 출력으로 제2증폭부와 결합된 리플 왜곡을 감소시키기 위해 리플 필터를 포함할 수 있다.

이하에서 본 발명을 첨부도면들에 의거하여 더욱 상세히 설명한다.

본 발명에 따른 클리핑레벨 제어 전력증폭기(10)가 제1도에 예시되어 있다.

상기 클리핑레벨 전력증폭기(10)는 입력 및 출력을 갖는 제1증폭기부(12)와, 대응하는 입력 및 출력을 갖는 제2증폭부(14)와, 제1증폭부(12)의 출력과 제2증폭부(14)의 출력 사이에 결합된 제한회로(16)를 포함한다. 상기 제한회로(16)는 제2증폭부(14)에 대한 입력을 제한하는 출력 전압 한계를 갖는다. 상기 제1증폭부(12) 및 제2증폭부(14)에는 제1피드백회로(18) 및 제2피드백회로(20)가 대응된다. 그리고 T 다이나믹스제어기(22)는 제1 및 제2피드백회로(18)(20) 사이에 결합된다. 상기 T 다이나믹스제어기(22)는 임피던스제어기이다. 상기 T 다이나믹스제어기(22)는 제1피드백회로(18)로 감소하는 임피던스를 유도하기 위해 작동하며 동시에 상기 제2피드백회로(20)의 임피던스를 증가 시키기도 하며 그와 반대로 하기도 한다. 예시된 실시예에서 T 다이나믹스제어기(22)는 제1증폭부(12)의 제1피드백회로(18)로 낮은 임피던스를 유도하여 제1증폭부(12)의 이득을 증가시킨다. 동시에, T 다이나믹스제어기(22)는 제2증폭부(14)의 제2피드백회로(20)에 높은 임피던스를 유도하며 제2증폭부(14)의 이득을 최소한으로 감소시킨다. 상기 제2증폭부(14)는 전체 전력 출력으로 고유 클리핑 왜곡을 가지며, 이는 제2증폭부(14)에 비교적 높은 이득일 때 나타난다.

상기 제한회로(16)는 제1증폭부(12)의 이득이 증가하며 상기 제2증폭부(14)의 이득이 감소할 때 제2증폭부(14)에 입력신호를 제한하도록 작동한다. 본 발명에 따라서, 제1증폭부(12)의 이득을 증가시키는 것은 제한회로(16)의 전압한계에 도달할 때까지 그 출력을 증가시킨다. 그후, 신호 레벨이 더 증가하는 것은 제2증폭부(14)의 입력에서 변동되지 않는다. 다시 말해서, 상기 제2증폭부(14)에 대한 신호는 클리핑 또는 제한된다. 따라서 상기 T 다이나믹스제어기(22)는 양호한 스튜디오 공연을 위해 시스템이 비교적 낮은 전력 레벨에서 작동하게 한다. 무대공연에서 전력 레벨을 증가 시키고자 할 때 제1증폭기부의 이득은 감소되어 제한회로(16)의 효과를 감소시키며, 제2증폭부(14)의 이득은 동시에 증가되어 그 자체의 고유 클리핑 왜곡으로 증가된다.

제2도는 제1도의 장치와 유사한 클리핑레벨 제어 전력증폭기(30)의 예시된 실시예를 더 상세히 예시하며, 여기서 유사한 소자는 동일 참조 번호를 갖는다. 상기 클리핑레벨 전력증폭기(30)는 제1 및 제2증폭부(12)(14)와, 제한회로(16)와 제1 및 제2피드백회로(18)(20)와, T 다이나믹스제어기(22)를 사용한다. 제1증폭부(12)는 연산증폭기(U1A)를 포함하며, 제2증폭부(14)는 연산증폭기(UIB)의 구동기를 갖는 구동 공급 B급 전력증폭기(U2B)를 포함한다. 상기 T 다이나믹스제어기(22)는 상기 연산증폭기(U1A 및 U1B)의 대응하는 제1 및 제2 피드백회로(18)(20) 사이에 결합된다.

제2도에서 입력신호(I)는 결합 캐패시터(C1)를 통해서 연산증폭기(U1A)의 비반전 입력에 결합된다. 저항(R1)은 접지 기준 전위를 설정하기 위해 연산증폭기(U1A)의 비반전 입력을 통해서 캐패시터(C1)와 공통으로 결합된다. 상기 연산증폭기(U1A)의 제1피드백회로(18)는 연산증폭기(U1A)의 출력과 반전 입력사이에 결합된 직렬 저항(R3)(R5)을 포함한다. 직렬로 접속된 캐패시터(C2)와 저항(R2)은 연산증폭기(U1A)의 반전입력과 접지사이에 결합된다. 캐패시터(C3)는 연산증폭기(U1A)상에 결합된 것으로서 고주파 롤-오프(roll-off)안전성을 제공한다.

상기 제1피드백회로(18)와 결합된 저항(R19)은 연산증폭기(U1A)의 반전입력과 부하(L)(예를들면, 스피커)에 결합되며 클리핑레벨 전력증폭기(30)에 대한 전체 전압 피드백경로를 제공한다.

저항(R20) 역시 클리핑 레벨 전력증폭기(30)에 대한 전류 피드백 경로를 제공하기 위해서 연산증폭기(U1A)의 입력과 부하(L)사이에 결합된다. 저항(R4)은 연산증폭기(U1A)의 최대 이득을 제한하기 위해서 피드백 저항(R3)(R5) 사이의 공통 노드에서 T 다이나믹스제어기(22)에 결합된다.

저항(R19) 상에 결합된 캐패시터(C12)는 고주파 롤 오프 안전성을 제공한다.

상기 T 다이나믹스제어기(22)는 한쌍에 연결된 전위차계(VR1A)(VR1B)를 포함하고, 완전한 시계방향의 위치(CW)에서 VR1A는 최대 저항(예를 들면, 10K옴)을 회로에 유도하며, VR2B는 제로 옴이 된다. 이와 반대로 전체 반시계 방향위치(CCW)에서, VR1A는 제로이며 VR2B는 최대 저항(예를들면 10K 옴)이 된다.

저항(R23)은 연산증폭기(U1B)의 피드백 회로에서 최소 저항을 제공하도록 VR1B 상에 결합되며, 따라서 그에 대한 최소의 이득 특성을 제공한다. T 다이나믹스제어기(22)가 완전한 시계 방향(CW)으로 전환되면 전술된 바와같이, VR1A는 그 최대 값(예를들면, 10K 옴)이 된다. 이처럼 설정하므로 연산증폭기(U1A)에 최소 이득값을 가져온다.

상기 제한회로(16) 상의 신호는 결합 캐패시터(C5)를 통해서 제2증폭부(14)의 연산증폭기(U1B)안전 입력에 결합된다. 저항(R7)은 연산증폭기(U1B)의 반전 입력과 접지 기준전위를 제공하는 접지 사이에 결합된다. 캐패시터(C6)는 연산증폭기(U1B)의 출력과 반전입력 사이에 결합되어, 높은 주파수 롤 오프 안전성을 제공한다.

제2도에 도시된 장치에서 제한회로(16)는 반대의 극성으로 또는 백 투백으로 접속된 병렬 다이오드(CR1, 및 CR2)를 포함한다.

상기 연산증폭기(U1A)는 결합 캐패시터(C4) 및 직렬 저항(R6)를 통해서 제한회로(16)에 결합된다. 상기 제한회로(16)내의 다이오드(CR1, CR2)는, 이 지점에서 신호상태가 다이오드의 순방향 강하(예를들면, +/-0.6v피크)이상일대 마다 신호 클리핑으로서 사용된다. 다시말해서, 그 이득을 증가함에 따라, 제1증폭부(12)의 출력은 결국 제한회로(16)에 의해 설정한 한계로 제한된다. 이어서, 이것은 상기 입력전압을 제2증폭부(14)에 제한하며 따라서 전체 시스템 출력을 제한한다.

상기 연산증폭기(U1B)는 구동 공급 B급 전력증폭기(U2B)에 대한 전치드라이버로서 작용하며, 이것은 예시된 실시예에서, 상보적으로 접속된 B급 증폭기이다. 예시된 장치에서, 저항(R8, R10)은 드라이브 저장으로 작용한다. 병렬 연결된 다이오드 (CR3)와 저항(R9)은 다이오드(CR4), 다이오드(CR5)에 직렬 접속되고, 상기 드라이브 저항 사이의 바이어스 회로망을 형성한다. 상보적인 드라이버 Q3, Q4는 상보적으로 접속된 출력 Q5, Q6의 드라이브 저항(R8, R10)과 달링톤 접속된다. 상보적 전류 제한 장치 Q1, Q2는 드라이버 Q3, Q4의 베이스 회로의 출력 장치 Q5, Q6의 대응하는 에미터 회로 사이에 결합된다. 상보적인 다이오드(CR6, CR7)은 드라이버 Q3, Q4의 베이스-콜렉터 회로의 전류 제한 장치 Q1, Q2에서 결합된다. 저항(R11, R12 및 R15, R16)은 도시된 바와 같이 상보적인 필터 캐패시터(C9, C10)와 같이 접속된다.

다이오드(CR8-CR11)를 포함하는 브리지 정류기(R)회로는 전력변환기(T1)에 결합된다. 드라이버, Q3, Q4의 베이스 콜렉터 회로내 캐패시터(C7, C8)는 고주파 롤 오프 안전성을 제공한다.

연산증폭기(U1B)는 비반전 입력과 부하(L)사이에 접속된 저항(R22)을 포함하는 제2피드백회로(20)를 갖는다. 상기 저항(R22)은 클리핑 레벨 전력증폭기(30)에 대한 2차 전체 피드백 경로를 제공한다. 저항(R21)은 연산증폭기(U1B)의 비반전 입력과 T 다이나믹스제어기(22)의 가변저항(VR1B)사이에 접속된다. 저항(R21)은 연산증폭기(U1B)의 최대 이득을 제한한다. 연산증폭기(U1B)의 비반전 입력과 저항(R21)사이에 결합된 캐패시터(C13)는 저항(R21)에 대한 DC 블록킹을 제공한다.

그리고 캐패시터(C11)는 2차 전력변환기(T1)에 결합되며, 브리지 정류가 다이오드(CR8-CR11)를 전압 스라이크로부터 보호한다. 상기 T 다이나믹스제어기(22)가 전체가 시계방향(CW)으로 전환할 때, 가변 저항(VR1B)은 최소(제로 옴)가 되며 따라서 증폭기(U1B)에 최대 이득을 가져온다.

상기 저항(R24)은 부하(L)와 접지 사이에 결합되며 출력 전류 샘플링을 제공한다.

따라서 저항(R24)은 잔류 피드백을 제공하여 클리핑 레벨 전력증폭기(30)의 감소인자를 관형 증폭기와 유사한 값으로 감소시키는데 예를들면, 상기 감소인자는 약 일이 될 수 있다. 전술된 바와같이, 저항(R23)은 연산증폭기(U1B)에 대한 최소의 이득값을 설정하기 위해 가변 저항(VR1B)상에 결합된다.

지금까지 개별 소자전반에 대해 논했으므로 이하에서는 T 다이나믹스제어기(22)의 전체 시스템 작동 및 상호작용을 더욱 상세히 기술된다. 예시된 회로 소자값을 개념적으로 예시하기 위해 제공된다. 다른 값을 요구되는 대로 사용될 수 있다. 시계 방향(CW)(또는 최대 설정)전체의 사전 설정을 반복해서, VR1A는 10K옴이며 VR1B는 그 최대 이득값이다. 예시된 클리핑 레벨 전력증폭기(30)는 대략 50WRMS를 8옴으로 전달하게 되어 있다. 따라서, 이러한 클리핑 레벨 전력증폭기는 약 20 VRMS를 부하(L)로 전달한다. 연산증폭기(U1B)는 100K옴의 피드백 저항(R22)과 1K의 접지(R21+VR1B)(임피던스 VR1B는 보통은 제로 옴)대 저항을 갖는다. 따라서, 연산증폭기(U1B)의 이득은 101(즉, R22/R21 + 1)이다. 그러므로, 연산증폭기(U1B)에서의 입력 레벨은 약 0.2VRMS(20/101)또는 282 볼트 피크이다. 이 레벨은 제한회로(16)에서 다이오드(CR1, CR2)의 순방향 전도레벨 훨씬 이하이다. 결국, 상기 클리핑레벨 제어 전력증폭기(30)는 다이오드(CR1, CR2) 클리핑 신호 없이 20VRMS를 부하(L)로 전달할 수 있다. 이제, 연산증폭기(U1A)는 그 최소의 이득값이다. 이러한 단계에서 실제의 이듣값을 계산하는 것은 어렵다. 왜냐하면 주 전류 및 전압 피드백 신호가 모두 R19 및 R20을 통해서 연산증폭기(U1A)로 리턴되기 때문이다. 그러나, 제공된 값을 사용할 때, 입력감도는 연산증폭기(U1A)의 압력에서 약1VRMS이며 전체 시스템 이득은 약 20임을 알 수 있다.

전체 반시계방향(CCW)(또는 최소의 설정)으로 설정된 T 다이나믹스제어기에 대한 회로 작동이 설명된다. VR1A는 그 최소값(또는 이경우에, 제로 옴)이며, VR1B는 10K 옴의 최대값이다.(저항(R23)은 당분간 무시한다.)

상기 클리핑 레벨제어 전력증폭기(30)은 다시 50WRMS에서 8옴이며 이것은 20 VRMS를 부하(L)로 전달한다. 연산증폭기(U1B)는 100K 옴의 출력 피드백 저항(R22)을 갖는다.

그러나, 접지(R21 및 VR1B)대 저항은 11K이다(VR1B 저항은 10K 옴이다.)

따라서, 연산증폭기(U1B)의 이득은 약 9.09(이득은 (R22/R21 + VR1B + 1))이고, 연산증폭기(U1B)에서 입력레벨은 2.20 VRMS(20/9.09) 또는 약 3.11 전압피크이다.

이러한 레벨은 CR1 및 CR2, 클리핑 다이오드의 전도 레벨보다 훨씬 낮으며, 따라서 그것들은 전력증폭기가 20VRMS로부터 부하로 전달되지 못하게 된다.

상기 다이오드가 +-0.6볼트 피트에서 클리핑 되며 이득구조가 9.09이므로, 상기 전력증폭기는 약 5.45볼트 피크 신호만을 부하(L)로 전달한다. 입력 신호가 클리핑이 막 시작되는 곳으로 감소되면, 다이오드(CR1, CR2)에는 0.42 VRMS가 있고 전력 증폭기 출력에는 3.85 VRMS(또는 1.85 WRMS)가 있다. 따라서, T 다이나믹스제어기(22)의 전체 CCW 설정에서, 상기 제2증폭부(14)는 2WRMS보다 약간 작은 값을 부하 크린에 전달한다.

대부분의 음악가들에게, 2WRMS는 실용적으로 사용하기에는 너무 낮다.

따라서, 저항(R23)이 상기 T 다이나믹스제어기(22)의 VR1B부에 병렬로 제공되어서 접지에 대한 최소의 저항을 설정하게 된다. 상기 이득 구조는 이제 약 17이며, 상기 전력증폭기는 약 7WRMS를 부한 L 크린으로 전달함을 알 수 있다.

이것은 더 실용적인 최소 출력 레벨이다.

다시 연산증폭기(U1A)에 있어서, 최대 이득에서 이러한 단계의 이득값을 계산 하는 것은 전술된 같은 이유로 어렵다. 그러나, 제2도의 값을 이용할 때 연산증폭기(U1A)에서 입력 강도는 약 1VRMS로 유지되며 전체 시스템 이득은 의도된 바와 같이 클리핑 이하로 여전히 그 값이 20이하이다. 따라서 제2증폭부(14) 또는 클리핑 다이오드(CR1-CR2)의 클리핑이하의 출력 레벨에서, 클리핑 레벨 전력증폭기(30)의 이득구조는, T 다이나믹스제어기(22)가 최대로 또는 최소로 설정되는지에 관계없이 일정하다. 예시된 디자인에 대해, VR1A에서 약20% 역 오디오 테이터가 효율적이다. 따라서, 상기 T 다이나믹스제어기(22)는 전력 출력 조정기이지 단순히 이득 조절기가 아니다.

상기 이득은 일정하게 유지된다. 음악가에게 있어서, 이것은 전력증폭기의 과부하(클리핑)점의 다이나믹스가 조절 될 수 있음을 의미한다. 이것은 어떤 기타 증폭기에서 갖을 수 있는 바람직한 특성이며, 이것은 T 다이나믹스제어기(22)에 사용되는 연결 포트에 의해서 수행될 수 있다. 하나의 부면은 입력이득을 제어하며, 하나의 부면은 전력 이득을 제어한다. 세심하게 설계하므로, 상기 전체 이득은 제어 설정에 관계없이 거의 언제나 같다. 또한, 제어 설정이 감소되므로, 클리핑 기능은 제어설정에 직접 비례하며 출력 전력을 제한하기 시작한다.

본 발명에서 부가적인 특징은 제3도 내지 제5도를 참조하여 설명된다.

전술된 도면에서 설명된 것과 동일한 소자는 동일한 참조 번호를 사용한다.

참조번호는, 동일 소자가 제2도로부터 첨가 또는 삭제될 때 필요에 따라서 첨가 또는 삭제 되었다.

제3도는 두 개의 감결합 저항(R23, R26)과, 두 개의 필터 캐패시터(C15, C16)를 부가한 것을 제외하고는 제2도의 장치와 유사한 클리핑 레벨 전력증폭기(40)를 예시한다. 이러한 소자들은 가장 전형적인 반도체 전력증폭기에서는 볼 수 없는 중요한 특성을 제공하도록 첨가된다. 이러한 특성은, 클리핑에서 대부분의 기타 전력증폭기의 출력신호로 유도되는 전력 공급 홈 성분을 제거하는 것이다.

전형적인 반도체 전력증폭기가 클립될 때마다(출력스윙이 전력 공급 레일전압을 초과함) 전력 공급 리플 신호는 상기 증폭기의 피크 출력 스윙을 변조하며, 이것은 120Hz(전파 정류된 60hZ 메인)홈 신호의 잡음을 기타 증폭기 출력으로 유도하게 된다. 이것은 전체 전력 레벨의 사운드에서 두드러지게 된다. 대부분의 제조자는 대부분의 음악가들이 배척하는 것 이하의 홈 변조 신호를 감소시키는데 필요한 극도로 큰 값을 갖는 전력 공급 캐패시터를 사용할 여유가 없다.

또한, 이러한 변조 문제는 보통 전체 전력에서만 야기된다. 클리핑 이하의 전력 레벨에서 작동하는 것은 이러한 바람직 하지 않은 결과를 발생하지 않는다.

또한, 대부분의 관 전력증폭기는 그것들이 높은 전압 및 낮은 전류에서 작동하므로, 비교적 낮은 전력 공급 리플값을 갖으며, 따라서 반도체 증폭기에서 보다도 클리핑시 잡음 흠 발생형 문제가 덜 생기게 되는 것이 주목할 만하다.

드라이버 Q3, Q4의 대응하는 공급레일에 대한 감결합 저항 및 부가적인 필터 캐패시터를 도입하므로, 클리핑시 유도된 상기 홈 성분은 대부분의 음악가들에 통용되는 잡음 레벨이하로 상당히 줄어든다.

예시된 실시예에서, 주 전력 공급 캐패시터(C9, C1)는 2200 UF이다.

상기 첨가된 캐패시터(C15 및 C16)는 단지 229UF이다. 그러나, 클리핑시 홈 성분 유도시 결과로 감소된 것은 주 전력 공급 패캐시터가 10,000UF(원래 사이즈의 사배)로 증가되었을 때보다 낳다. 이것은 문제에 대한 더 경제적인 방법을 제시한다. 이러한 방법에 대한 유일한 단점은, 감결합 저항(R25, R26)에서 전압강하로 인한 전체 연속 전력 출력 기능에서 약간 감소되는 것이다. 예시된 실시예에서 사용된 값에 대해서, 원래의 50 WRMS 출력 전력 기능은 약 44WRMS(또는 출력레벨이 약-0.5dB)으로 감소되었으며 이것은 전체 개선된 기능에 비해 출력전력에 있어서 감소가 작은 것이다.

저항(R25, R26)의 값은, 여분의 필터 캐패시터(C15, C16)에 작동하게 하는 적당한 임피던스를 제공하기에 커야하며, 동시에 R25 및 R26은 증폭기(30)의 출력 전력 기능을 더 감소시킬 정도로 너무 커서는 안된다. 캐패시터(C1 및 C10)의 값은, 출력에서 홈 성분을 제거 시키도록 적당한 필터링을 제공하기에 충분히 커야한다.

제3도의 회로장치는 제2증폭부(14)의 음악 출력 레이팅(RATING)에서 부가적인 장점을 제공한다. 음악출력은 WRMS에서 측정되는 순간적인 출력 전력 용량으로서 캐패시터에 저장된 공급전압이 시스템은 연속되는 부하 상태에서 고갈될 때까지 짧은 시간동안 부하(L)에 상기 출력을 전달한다. 이러한 레이팅은 보통 특정 전력 증폭기가 음악가에게 얼마나 크게 들리는지 또는 단지 얼마나 되는 소위 '킥(kick)이 일시적인 상태로 놓이는지 결정한다. 대부분의 관 전력증폭기는 동일 연속 WRMS 레이팅의 반도체 증폭기에 비해 훨씬 높은 음악 전력 레이팅을 갖는다. 50WRMS관 전력증폭기에서 200WRMS 음악 출력을 전달하는 것은 특이한 일이 아니다. 이것은 대부분의 음악가들이 기타에 사용하는데, 관 전력증폭기를 선호하기 때문이다. 관은 더 많은 음악(또한 일시적인)전력을 전달하며, 더욱이 스피커에서 훨씬 유용하다. 스피커에서 기계적 고장은 음악 WRMS보다 연속되는 WRMS와 더 관련되어 있다.

아이들 상태에서, 여분의 필터 캐패시터(C15, C16)가 주 필터 캐패시터(C9, C10)에서와 같은 전압으로 충전되어 음악 전력 레이팅은 이러한 회로를 부가하여도 영향을 받지 않는다. 그러나, 전체 연속작동에서 저항(R25, R26)은 전술된 바와 같이 전력 손실이 드라이버 Q3, Q4에 공급된 전압레벨을 강하한다. 이것은 반도체 전력 증폭기가 연속되는 WRMS 대한 음악의 비를 관 전력증폭기의 음악에 대한 비에 더 근접 시키도록 한다.

상기 T 다이나믹스제어기(22)가 최대로 설정될 때마다 제2증폭부(14)는 최대 출력으로 클리핑된다. 따라서, 여기에 기술된 상기 흠 감소 특성은 리플 잡음을 제어하기 위해 작동되기 시작한다. 그러나, 상기 T 다이나믹스제어기(22)가 최대 이외로 설정될 때 마다 상기 내부 클리핑 기능은 상기 출력 스윙을 제한하며, 상기 증폭기 출력 스윙은 레일에 도달하지 않도록 방지된다.

제4도는 본 발명의 또 다른 특성과 관련된 클리핑레벨 제어 전력증폭기(50)를 도시하는데 여기서 압축회로(52)가 상기 제한회로(16)에 결합된다. 예시된 장치에서, 클리핑 다이오드(CR1, CR2)(제3도)는 본 발명의 양수인에게 양도되었으며, 그 사상이 참조되어 있는 1994년 1월 18일자 출원, 어토니 도켓 제147-232호, 미합중국 특허 출원 명반도체 관 압축회로에 공개된 장치와 유사한 압축회로로 대치된다. 이러한 수정으로 응용예에서 개요가 설명된 바와 같이 관 압축효과를 야기시키기 위한 수단이 제공되며 동시에 출력 전력 레벨을 제어 또는 변화시키기 위한 제한수단을 발생하며 상기 레벨에서 상기 관 압축 효과가 발생된다.

제3도의 장치에서, 상기 T 다이나믹스제어기(22)는 상기 클리핑 다이오드(CR1, CR2)주위에서 상기 회로의 이득구조를 변경시키는데 유용하다. 상기 T 다이나믹스제어기는 다이오드(CR1, CR2)가 전체 전력 이하의 출력 레벨로 신호를 클리핑 시키게 하며, 한편 T 다이나믹스제어기(22)를 설정시키기 위한 클리핑의 출력 레벨로 동일한 전체 이득 구조를 유지한다.

제4도의 장치에서 다이오드(CR1, CR2)에 의해 제공된 하드 클리핑은, 클리핑에서 소프트, 관 모양의 압축을 가져오는 교차 왜곡을 유도하는 압축회로(52)와 대치된다. 이러한 효과는 이러한 특징을 요구하는 음악가에게 매우 환영받는다. 그리고 실제로 사용할 때 실제의 관형 전력 증폭기에서 실제 작동에 매우 가깝게 복사한다. 다이오드에서와 같이, 제4도의 회로는 상기 T 다이나믹스제어기(22)의 설정을 위한 클리핑 이하의 출력레벨로 동일한 전체 이득 구조를 유지한다.

따라서, 이러한 제어기는 클리핑 및 과부하에 대해 그의 연주 스타일을 맞추도록 전력 증폭기 다이나믹스를 조절하는데 효율적인 수단이다.

상기 압축회로(52)는 전류의 흐름으로 인해 높은 입력 신호 레벨로 오버 바이어스된 B급 푸쉬풀 관 증폭기와 결합된 관 압축을 출력관의 그리드로 에뮬레이트하여 교차 왜곡을 갖는 출력 클리핑 특성을 유발한다. 예시된 실시예에서, 상기 압축회로는 한쌍의 B급으로 접속된 반도체 상부 및 하부 단위 이득 연산증폭기(U1A, U2A)를 포함하며, 각각은 입력 회로 및 출력 회로를 포함한다. 쌍으로된 장치의 출력 회로는 혼합을 위해 접속된다. 상부 회로에서 상보형으로 접속된 다이오드(CR12, CR13) 및 저항(R29, R30 및 R31)를 포함하는 바이어스 회로는 상기 입력에서 그리고 각 장치의 출력에서 옵셋된 클리핑 레벨을 설정한다. 하부 회로도 같다. 입력 회로 및 출력회로의 클리핑 장치(CR12, CR16)는 각각의 반도체 장치의 입력에서의 옵셋과 출력에서의 옵셋을 각각 클리핑한다. 충전 장치인 캐패시터(C17) 및 저항(R27)은 입력 신호가 입력 클리핑 장치(CR12)보다 클 때 마다 입력 회로에서 옵셋을 오버바이어스한다.

상기 오버바이어싱은 교차 왜곡을 야기시켜 관 증폭기와 결합된 바람직한 압축을 에뮬레이팅한다. 예시된 실시예에서 옵셋 전압은 다이오드 전압 강하, 예를 들면 약 0.6VDC이다.

상기 T 다이나믹스제어기(22)의 여러설정에서 클리핑레벨 제어 전력증폭기의 이득 구조에 관한 전술된 사항은 제4도의 장치에 적용되며, 따라서 반복할 필요가 없다. 흥미있는 점은 상기 압축회로(52)가 단순히 캐패시터(C17, C18)를 쇼트시키므로 생략된다는 것이다. 이러한 캐패시터가 쇼트될 때 회로는 전술된 다이오드 클리핑 회로로 축소되며, 여기서 제4도의 다이오드(CR12, CR13)는 간단한 하드 클리핑 수단으로서, 제2도 및 제3도의 다이오드(CR1, CR2)의 유사한 방식으로 작용한다. 캐패시터(C17, C18)가 쇼트되지 않을 때, 바이어스 회로 및 여러 다른 회로 소자는 클리핑 뿐만 아니라, 전술된 특허 출원에서 개요가 설명된 바와 같은 압축을 야기하도록 작용한다. 상기 T 다이나믹스제어기(22)는 상기 압축효과가 발생하는 전력 출력 레벨을 변경시키는 기능을 제공하므로 상기 관 압축회로의 작동에 융통성을 제공한다.

제4도는 출력 신호로 유입된 전력 공급 흠 성분을 제거하기 위한 감결합 저항(R25, R26) 및 캐패시터(C15, C16)를 사용한다. 압축회로(33)로 상기 T 다이나믹스제어기(22)의 작동을 성공적으로 할 필요는 없지만, 이러한 특성은 전형적인 관 전력 증폭기를 더 완전하게 복사하도록 도움이 되며 따라서 그것이 바람직하다.

본 출원의 양수인에게 양도되었으며, 명칭이 주파수 선택 감소 인자 제어기인 미합중국 특허 제 5,197,102호에는 프래즌스 및 레조넌스라는 장치의 두전력 증폭기 제어기가 사용된다. 상기 프레즌스 제어기는 고주파(1khz 또는 그이상)로 감소인자의 감소를 가져오며 이는 임피던스 특성이 상승되는 주파수에서 결합된 스피커 시스템의 높은 단부 응답 효율적으로 상승시킨다. 이것은 음악가에게 더 가볍고, 귀에 거슬리는 형태의 사운드를 제공한다. 상기 레조넌스 제어기는 저주파(500Hz나 그 이하)로 감소 인자의 감소를 야기시키며 이것은, 임피던스가 가장 높은 엔크로져의 레조넌스 주파수에서 가장 현저한 스피커 시스템의 낮은 단부 응답을 효율적으로 증가 시킨다. 이것은 음악가에게 힘있고 울리는 형태의 사운드를 제공한다.

이러한 제어기의 현저한 특징은, 낮은 공연 레벨(어떤 전력 증폭기 클리핑이하)에서 전형적인 기타나 베이스 악기의 높고 낮은 단부 응답(사운드)를 개선하기 위한 기능이지만, 높은 공연 레벨(전력증폭기 클리핑이상)에서 그 효과는 줄어든다.

음악가에게 있어서, 가볍거나 힘있는 형태의 사운드가 부드럽게 연주되지만, 전력이 증가될 때, 가벼움은 소위 커팅으로 전환하지 않으며 상기 힘있는 사운드는 흐늘흐늘한과부하로 전환하지 않는다.

제5도에서, 클리핑 레벨 제어 전력증폭기(60)가 도시되어 있는데 전체 전력 증폭기 피드백 저항(R19)(제2∼제4)은 주파수 선택 회로망(62) 또는 저항(R39, R40), 캐패시터(C19, C20) 및 (VR3)(상기 레조넌스 제어기)를 포함하는 프레즌스 및 레조넌스(P＆R) 제어기로 대치된다. VR2 및 VR3가 그 전체 반시계 방향(CCW) 또는 최소 설정으로 설정될 때, 상기 주파수 선택 회로망(62)은 간단한 분할기 저항 회로망, 이른바 R40, VR2 및 R39로 감소된다. 이러한 회로망은, 프레즌스 또는 레조넌스 부스트를 갖지 않는 플랫트 응답인 저항(R19)(제4도)과 같은 효과를 제공한다. 제어기(VR2, VR3)중 하나 또는 그둘이 시계 방향(부스트된)으로 설정되면, 상기 회로망(62)는 높거나 낮은 주파수 스펙트럼에서 소정의 감소 인자를 감소시키기 위해서 변경된 주파수 응답을 제공한다. 이러한 세부점은 전술된 특허에서 더 상세히 논의 되므로 여기서 반복할 필요가 없다.

상기 제어기(62)가 제5도의 회로에서 요구된 바와 같이 기능을 발휘하며, 그 효과는 T 다이나믹스제어기(22)의 변화에 의해서는 변경되지 않는다는 것이 중요하다. 왜냐하면 주파수 선택 회로망(62)은 시스템 출력으로부터 시스템 입력으로 접속되며, 상기 T 다이나믹스제어기(22)는 입력으로부터 출력으로 전체 이득값을 유지시키도록 설계된다. 또한, 상기 회로망(62)이 전력 증폭기 클립(14)이 작동될 때 마다 또는 관 압축회로(52)가 작동될 때 기능을 정지하는 것이 중요하다. 상기 회로망(62)은 피드백 기능이다. 전력증폭기 클리핑 및 관 압축회로 작동은 공급- 순방향 신호를 제한하며 그 후 어떤 피드백 제어도 소멸 시킨다. 따라서 상기 T 다이나믹스제어기(22)는 상기 증폭기의 출력 전력 기능을 설정할 수 있으며, 상기 프레즌스 및 레조넌스 제어기(62)의 기능을 변경시키지 않지만, 회로망(62)의 제어기능은 상기 제어 T 다이나믹스제어기(22)에 의해 설정된 클리핑 레벨에서 소멸된다.

본 발명은 본 발명의 양수인에게 양도된 미합중국 특허 출원 명칭 반도체 회로, 1994년 1월 10일자 출원된 일련번호 제08/179,546 어토니 도켓 제147-229호에 설명된 것과 같은 전치 증폭기와 결합될 수 있으며, 그러한 사상은 참고로 여기서 사용된다. 본 발명의 증폭기는 프레즌스 및 레조넌스 회로와 유사한 톤 제어 회로를 포함하거나, 다른 톤 제어기는 상기 회로에 첨가해서 또는 그 대신에 사용될 수 있다.

현재 본 발명의 양호한 실시예로 생각되는 것이 기술 되었지만, 본 기술 분야에 숙련된 사람이라면 본 발명에서 벗어나지 않는 한 여러 가지 변형 및 수정이 가능함을 알 수 있다. 그리고 그러한 변형 및 수정은 첨부된 청구범위에서 본 발명의 사상 및 범위에 놓인 것으로서 생각할 수 있다.

Claims

입력단 및 출력단을 갖고 상기 입력단과 출력단에 피드백회로가 연결되며, 출력전압을 발생하는 제1증폭부와; 입력단 및 출력단을 갖고 상기 입력단과 출력단에 피드백회로가 연결되고, 비교적 높은 전력출력을 발생하며 비교적 높은 전력출력으로 고유의 클리핑 왜곡을 갖는 제2증폭부와; 제1증폭부의 이득이 비교적 높고 제2증폭부의 이득이 비교적 낮을 때 입력전압을 제2증폭부에 제한 시키도록 상기 제1증폭부와 상기 제2증폭부 사이에 결합되는 제한수단과; 제1증폭부와 피드백회로와 제2증폭부의 피드백회로에 결합되며, 각 피드백회로에서 반대방향으로 피드백 임피던스를 동시에 변화시키며, 제2증폭부의 이득을 상승시키며 상기 제한수단을 작동시키며, 제2증폭부의 이득을 감소시키며, 그 출력전력을 감소시키며 그 대신에 고유의 클리핑왜곡을 유도하며 제1증폭부의 이득을 낮추기위해 제2증폭부의 이득을 증가시키기 위한 T 다이나믹스제어수단을 포함하는 것을 특징으로 하는 클리핑레벨 제어 전력 증폭기.
제1항에 있어서, 상기 T 다이나믹스제어수단은 제1피드백회로에 결합된 제1임피던스와 제2피드백회로에 결합된 제2임피던스를 갖는 듀얼 전위차계를 포함하며, 상기 듀얼 전위차계는 제2임피던스를 낮추는 동안 제1임피던스를 상승시키거나 그와 반대로 하는 것을 특징으로 하는 클리핑레벨 제어 전력 증폭기.
제1항에 있어서, 상기 제2증폭부에 최소 이득값을 유도하기 위해 제2피드백회로에 결합된 임피던스수단을 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제1항에 있어서, 상기 제한수단이 선택된 전압 플리핑레벨 이하로 제1증폭부의 출력을 제한하기 위해 작동하는 클리핑수단을 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제4항에 있어서, 상기 클리핑수단이 반대의 극성으로 접속되며, 제1증폭부의 출력 및 제2증폭부의 입력에 접지되는 한쌍의 병렬다이오드를 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제1항에 있어서, 상기 제한수단이 관 압축을 에뮬레이트하기 위해 반도체 등가 수단을 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제6항에 있어서, 상기 관 압축을 에뮬레이트하기 위한 수단이 각각 입력회로 및 출력회로를 포함하며, 그 출력회로와 혼합되도록 접속되는 적어도 한쌍의 B급으로 접속된 B급 푸쉬풀 관 증폭기와; 상기 한쌍의 B급으로 접속된 B급 푸쉬풀 관 증폭기의 입력회로와 출력회로에서 클리핑 레벨옵셋을 설정하기 위해 각 쌍의 장치의 입력회로내에 있는 바이어싱 수단과; 상기 B급 푸쉬풀 관 증폭기의 입력회로에서의 옵셋과 출력회로에서의 옵셋을 각각 클리핑하는 입력회로 및 출력회로내의 클리핑수단과; 상기 입력신호가 상기 입력클리핑수단보다 클 때 마다 상기 입력회로의 옵셋을 오버바이어싱하며, 상기 오버바이싱은 교차 왜곡을 야기키며, B급 푸쉬풀 관 증폭기와 결합된 소정의 압축을 에뮬레이팅하는 충전수단을 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제7항에 있어서, 상기 B급 푸쉬풀 관 증폭기의 입력회로내 바이어싱수단이 입력회로에 결합된 다이오드 및 저항 회로망을 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제7항에 있어서, 상기 B급 푸쉬풀 관 증폭기의 입력회로내 다이오드 바이어싱수단이 입력회로에 결합된 다이오드 및 저항회로망을 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제7항에 있어서, 상기 입력회로 및 출력회로내의 클리핑수단이 반대극성으로 접속된 병렬다이오드를 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제7항에 있어서, 상기 클리핑수단이 B급 푸쉬풀 관 증폭기가 연산증폭기를 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제7항에 있어서, 상기 클리핑수단이 B급 푸쉬풀 관 증폭기의 입력회로내 저항 캐패시터 회로망을 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제7항에 있어서, 상기 입력회로에서의 옵셋이 적어도 하나의 다이오드 전압강하와 같으며, 출력회로에서의 옵셋은 상기 적어도 하나의 다이오드 전압강하와 같은 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제7항에 있어서, 상기 한쌍의 B급 푸쉬풀 관 증폭기의 이득이 같은 것을 특징으로 하는 클리핑 레벨 전력증폭기.
제1항에 있어서, 상기 제2증폭부의 작동과 결합된 라인고조파를 압축시키기 위해 제2증폭부에 결합된 클리핑수단을 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제15항에 있어서, 상기 리플필터가 제2증폭부에 대해 드라이브회로에서 접속된 감결합 저항과 제2증폭부의 드라이브 회로에서 병렬 접속된 캐패시터를 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제1항에 있어서, 상기 제2증폭부가 상보적으로 달링통 접속된 드라이브 및 출력장치를 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제17항에 있어서, 상기 제2증폭부가 상보적으로 접속된 드라이버와 입력회로내에서 상보적으로 접속된 전류제한 장치를 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제1항에 있어서, 상기 제1 및 제2증폭부가 부하 회로를 가지며 또한 상기 부하회로에 결합된 주파수 선택 가변감소 제어수단을 포함하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.
제19항에 있어서, 상기 주파수선택 가변감소인자 제어수단이 피드백회로의 전류피드백 수단과; 주파수가 선택된 주파수 이상으로 증가됨에 따라 전체 피드백을 증폭기 입력으로 변동시키기 위해 접지시키는 피드백회로내의 제1 가변 임피던스 수단과; 상기 주파수가 선택된 주파수 이하로 감소됨에 따라 전체 피드백을 증폭기 입력으로 변동시키기 위해 입력과 출력 사이의 피드백 회로내에 있는 제2 가변 임피던스 수단을 포함하고, 상기 제1 및 제2 가변 임피던스 수단은 각각의 임피던스에 대해 상기 피드백 회로의 부하로 전달된 피드백을 선택적으로 감소기키기 위해 서로에 대해서 작용하며, 상기 전류피드백수단은, 부하 공진 및 고주파 컷오프에서 상기 선택된 주파수 이상 및 이하의 변화주파수를 갖는 부하로 전달된 전력을 선택적으로 증가시키도록 작동하는 것을 특징으로 하는 클리핑 레벨 제어 전력증폭기.