KR20080067450A - Ｍｏｓｆｅｔ회로 구조 및 상기 ｍｏｓｆｅｔ 회로 구조를채용한 ｃｍｏｓ 증폭기 - Google Patents

Ｍｏｓｆｅｔ회로 구조 및 상기 ｍｏｓｆｅｔ 회로 구조를채용한 ｃｍｏｓ 증폭기 Download PDF

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Abstract

본 발명은 CMOS 증폭기에서 저주파 플리커 노이즈(low frequency flicker noise)를 감소시키는 MOSFET 회로 구조 및 상기 MOSFET 회로 구조를 채용한 CMOS 증폭기에 관한 것이다. 본 발명에 따른 MOSFET 소자를 구현하는 회로 구조는, VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하는 제1 클럭 신호를 입력 받는 제1 신호 입력부; VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하되, 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받는 제2 신호 입력부; 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET; 상기 제1 클럭 신호가 VDD 값을 갖는 경우, 상기 제1 MOSFET의 소스-드레인을 연결시키는 제1 스위칭부와 상기 제1 클럭 신호가 상기 제2 MOSFET의 드레인으로 인가되도록 제어하는 제2 스위칭부; 및 상기 제2 클럭 신호가 VDD 값을 갖는 경우, 상기 제2 MOSFET의 소스-드레인을 연결시키는 제3 스위칭부와 상기 제2 클럭 신호가 상기 제1 MOSFET의 드레인으로 인가되도록 제어하는 제4 스위칭부를 포함하는 것을 특징으로 한다.
CMOS, 저주파 플리커 노이즈, 증폭기, MOSFET

Description

ＭＯＳＦＥＴ회로 구조 및 상기 ＭＯＳＦＥＴ 회로 구조를 채용한 ＣＭＯＳ 증폭기{MOSFET CIRCUIT ARCHITECTURE AND CMOS AMPLIFIER OF HAVING THE MOSFET CIRCUIT ARCHITECTURE}
도 1은 일반적인 CMOS 증폭기의 구조를 보여주는 도면이다.
도 2는 CMOS 증폭기의 저주파 플리커 노이즈를 감소시키는 일반적인 기술의 일례를 설명하기 위한 도면이다.
도 3은 CMOS 증폭기의 저주파 플리커 노이즈를 감소시키는 일반적인 기술의 다른예를 설명하기 위한 도면이다.
도 4는 MOSFET에서 저주파 플리커 노이즈를 감소시키는 회로 구조의 일례를 도시한 도면이다.
도 5는 도 4에 도시된 회로에 대한 저주파 플리커 노이즈 측정 결과를 도시한 그래프이다.
도 6은 본 발명의 일실시예에 따른 MOSFET 회로 구조를 도시한 도면이다.
도 7은 도 6에 도시된 MOSFET 회로 구조에서 사용되는 클럭 신호들을 도시한 파형도이다.
도 8은 도 6에 도시된 MOSFET 회로 구조를 포함하는 CMOS 증폭기의 일례를 도시한 도면이다.
도 9는 본 발명에 따른 CMOS 증폭기를 이용하여 측정된 저주파 노이즈 스펙트럼을 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
810: 제1 MOSFET 회로부 820: 제2 MOSFET 회로부
830: 출력 버퍼 회로
본 발명은 CMOS 증폭기에서 저주파 플리커 노이즈(low frequency flicker noise)를 감소시키는 MOSFET 회로 구조 및 상기 MOSFET 회로 구조를 채용한 CMOS 증폭기에 관한 것이다.
반도체 기술은 점점 발전되어 CMOS 증폭기 등 반도체 회로를 구성하는 소자들의 사이즈도 점점 더 작아지고 있다.
도 1과 같이 입력 차동 신호들(V+, V-)을 증폭하여 증폭된 신호(VOUT)을 출력하는 차동 증폭기 구조의 CMOS 증폭기(100)는 거의 모든 분야의 회로에 널리 사용되고 있다. 오늘날 휴대폰, DMB 폰, PDA, UWB 등 고속 무선 데이터의 송수신을 위한 시스템의 발달과 더불어, 이와 같은 시스템에 적용을 위한 CMOS 증폭기(100)의 구성 소자들도 작아지고 있다. 이러한 통신용 시스템에서는 높은 SNR(Signal-to-Noise)이 요구되고 있으나, CMOS 증폭기(100)를 구성하는 소자들의 다운 스케일링(down scaling)으로 인해 저주파 플리커 노이즈, 즉, 1/f 노이즈가 커지는 문제 가 있다. 이와 같은 저주파 플리커 노이즈의 개선을 위하여 CMOS 증폭기(100)의 구성 소자들의 액티브 영역(active)을 크게 설계하는 방법이 사용될 수 있으나, 이 경우 또한 기생 커패시턴스(capacitance) 성분의 증가로 인하여 회로 동작 주파수가 제한된다는 문제가 있다.
CMOS 증폭기의 저주파 플리커 노이즈를 줄이는 일반적인 기술의 일례를 설명하기 위한 회로(200)가 도 2에 도시되어 있다. 상기 회로(200)는 CMOS 증폭기(220)의 전후에 믹서들(210, 220)을 포함한다. 전단 믹서(210)는 입력 신호(VIN)와 일정 주파수를 가지는 신호(RF1)을 합성하여 입력 신호(VIN)를 그 보다 높은 주파수 대역으로 이동시키고, 후단 믹서(230)는 CMOS 증폭기(220)의 출력 신호와 일정 주파수를 가지는 신호(RF2)을 합성하여 입력 신호(VIN) 본래의 주파수 대역으로 CMOS 증폭기(220)의 출력 신호를 복원시킨다. 그러나, 도 2에 도시된 방법을 사용한다 하더라도, 글리치(glitch) 등 저주파 플리커 노이즈를 제거하기 위하여 6차 이상의 LPF(Low Pass Filter)(240)가 요구되므로, 전체적인 회로 사이즈가 커진다는 문제점이 있다.
CMOS 증폭기의 플리커 노이즈를 줄이는 일반적인 기술의 다른 예가 도 3에 도시되어 있다. 도 3에 도시된 회로(300)에서는 클럭 신호
Figure 112007004408917-PAT00001
1이 액티브 될 때, CMOS 증폭기(310)에 연결된 MOSFET들(M11, M12, M13)을 턴온시키고 커패시터(CAZ)의 양단을 단락시켜서 옵셋(offset)이 제거되도록 한다. 다음에, 클럭 신호
Figure 112007004408917-PAT00002
2가 액티브 될 때, MOSFET들(M21, M22)을 턴온시켜서 입력 신호(VIN)가 CMOS 증폭기(310) 에서 증폭되도록 한다. 이와 같은 CDS(Correlated Double Sampling) 방식에서는 클럭 신호
Figure 112007004408917-PAT00003
1의 액티브 시에 1/f 노이즈를 샘플링하여 제거시키고 있지만, 클럭 신호들(
Figure 112007004408917-PAT00004
1,
Figure 112007004408917-PAT00005
2)에 맞추어 연속적인(continuous) 입력 신호(VIN)를 인가시키기 어렵다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, MOSFET 회로 구조(architecture)에 있어서 연속적인 신호의 처리에 적용 가능하며 글리치나 저주파 플리커(flicker) 노이즈가 개선된 새로운 MOSFET 회로 구조를 제공하는데 있다.
또한, 본 발명은 새로운 MOSFET 회로 구조를 포함함으로써, 액티브 영역의 크기 증가를 최소화하면서도 연속적인 신호의 처리에 적용 가능할 뿐 아니라 글리치나 저주파 플리커 노이즈가 개선된 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다.
또한, 본 발명은 통신용 기저대역 CMOS 증폭기의 저주파 플리커 노이즈 특성을 개선할 수 있는 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다.
또한, 본 발명은 CMOS 이미지 센서 등 미약 신호 검출 시스템에서 이용될 수 있는, 낮은 저주파 플리커 노이즈 특성을 갖는 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다.
또한, 본 발명은 출력 글리치(glitch)를 최소화할 수 있도록 함으로써 연속 신호 처리에 적합한 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 MOSFET 소자를 구현하는 회로 구조는, VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하는 제1 클럭 신호를 입력 받는 제1 신호 입력부; VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하되, 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받는 제2 신호 입력부; 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET; 상기 제1 클럭 신호가 VDD 값을 갖는 경우, 상기 제1 MOSFET의 소스-드레인을 연결시키는 제1 스위칭부와 상기 제1 클럭 신호가 상기 제2 MOSFET의 드레인으로 인가되도록 제어하는 제2 스위칭부; 및 상기 제2 클럭 신호가 VDD 값을 갖는 경우, 상기 제2 MOSFET의 소스-드레인을 연결시키는 제3 스위칭부와 상기 제2 클럭 신호가 상기 제1 MOSFET의 드레인으로 인가되도록 제어하는 제4 스위칭부를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 MOSFET 회로 구조를 포함하는 CMOS 증폭기는, 제1 입력 신호(VIN +)가 인가되는, 한 쌍의 MOSFET을 포함하는 제1 MOSFET 회로부; 및 제2 입력 신호(VIN -)가 인가되는, 한 쌍의 MOSFET을 포함하는 제2 MOSFET 회로부를 포함하고, 상기 제1 MOSFET 회로부는, VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하는 제1 클럭 신호 및 VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하되, 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받고, 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET; 상기 제1 클럭 신호가 VDD 값을 갖는 경우, 상기 제1 MOSFET의 소스-드레인을 연결시키는 제1 스위칭부 및 상기 제1 클럭 신호가 상기 제2 MOSFET의 드레인으로 인가되도록 제어하는 제2 스위칭부; 및 상기 제2 클럭 신호가 VDD 값을 갖는 경우, 상기 제2 MOSFET의 소스-드레인을 연결시키는 제3 스위칭부와 상기 제2 클럭 신호가 상기 제1 MOSFET의 드레인으로 인가되도록 제어하는 제4 스위칭부를 포함하며, 상기 제2 MOSFET 회로부는 상기 제1 MOSFET 회로부의 거울(Mirror) 회로인 것을 특징으로 한다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하지만, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
또한, 본 명세서에 기재된 저주파 플리커 노이즈는 1/f 노이즈와 동일한 의미이다.
MOSFET(410)의 저주파 플리커 노이즈를 측정하기 위한 회로(400)가 도 4에 도시되어 있다. MOSFET(410)의 게이트(G)로 클럭 펄스(420)를 인가하고, 일정 회로(430)에 의하여 일정 전류(iD)를 가한 후, 드레인-소스(D-S) 간에 흐르는 전류를 측정한다. 이 때, 상기 MOSFET(410)의 게이트(G)에 클럭 펄스(420)가 인가됨에 따라, 드레인-소스(D-S) 간에 흐르는 전류에 포함된 1/f 저주파 플리커 노이즈에 의한 전류(inoise)가 감소한다.
예를 들어, 도 5에 도시된 그래프와 같이, 낮은 주파수에서 큰 플리커 노이즈를 나타내는 1/f 노이즈의 파워는, MOSFET(410)의 게이트(G)에 일정 DC 바이어스를 인가할 때보다 클럭 펄스(420)를 인가하는 경우에 더 작게 나타남을 알 수 있다. 이 때, 클럭 펄스(420)의 전압 크기가 1.5V에서 -0.5V까지 변할 때, 낮은 전압을 갖는 클럭 펄스(420)에서 노이즈 파워가 더 작게 나타남을 알 수 있다.
본 발명에서는, 이와 같이 MOSFET의 게이트를 펄스 구동할 때, 1/f 노이즈가 감소되는 현상을 이용한 MOSFET 회로 구조 및 이를 이용한 CMOS 증폭기를 제안한다.
도 6은 본 발명의 일실시예에 따른 MOSFET 회로 구조를 도시한 도면이다.
도 6에는 일반적인 MOSFET 구조와 함께, 본 발명의 바람직한 일실시예에 따른 새로운 MOSFET 회로 구조가 도시되어 있다. 도 6에는 pMOSFET(p 채널 MOSFET)으로 구현된 MOSFET 회로 구조의 일례가 도시되어 있다. 이하 MOSFET의 예로서 P 채널 MOSFET(pMOSFET)을 이용하여 본 발명에 따른 MOSFET 회로 구조를 상세히 설명하지만, 본 발명은 이에 제한되지 아니한다.
도 6에 도시된 본 발명에 따른 pMOSFET 회로 구조의 동작을 상세히 설명하면 아래와 같다. 우선 도 6에 도시된 pMOSFET 회로 구조에서 사용되는 클럭 신호들(
Figure 112007004408917-PAT00006
1 및
Figure 112007004408917-PAT00007
2)의 파형은 도 7에 도시된 것과 같다.
도 7은 도 6에 도시된 MOSFET 회로 구조에서 사용되는 클럭 신호들을 도시한 파형도이다.
도 7에 도시된 것과 같이, 제1 클럭 신호(
Figure 112007004408917-PAT00008
1) 및 제2 클럭 신호(
Figure 112007004408917-PAT00009
2)는 서 로 반대의 위상을 가지고, VDD-VSS로 스위칭하며, 각각 50% 듀티 사이클(duty cycled)을 갖는 클럭 신호이다. 상기 클럭 신호들(
Figure 112007004408917-PAT00010
1,
Figure 112007004408917-PAT00011
2)의 서로 반대 방향으로의 위상의 변경은 실질적으로(substantially) 동시에 이루어진다.
도 7에 도시된 제1 클럭 신호(
Figure 112007004408917-PAT00012
1) 및 제2 클럭 신호(
Figure 112007004408917-PAT00013
2)는 각각 제1 신호 입력부(도시되지 아니함) 및 제2 신호 입력부(도시되지 아니함)으로 입력된다. 제1 신호 입력부로 입력된 제1 클럭 신호(
Figure 112007004408917-PAT00014
1)는 제1 스위칭부(SW11) 및 제2 스위칭부(SW12)로 인가되어 제1 스위칭부(SW11) 및 제2 스위칭부(SW12)의 on/off를 제어하고, 제2 신호 입력부로 입력된 제2 클럭 신호(
Figure 112007004408917-PAT00015
2)는 제3 스위칭부(SW21) 및 제4 스위칭부(SW22)로 인가되어 제3 스위칭부(SW21) 및 제4 스위칭부(SW22)의 on/off를 제어한다. 즉, 제1 클럭 신호(
Figure 112007004408917-PAT00016
1)가 도 7에 도시된 VDD(액티브 상태)인 경우, 제1 스위칭부(SW11))는 제1 MOSFET(T1)의 소스(source)와 드레인(drain)이 단락(소스 및 드레인 간 전압이 0) 되도록 스위칭되고(제1 MOSFET(T1) 턴오프), 제2 스위칭부(SW12)는 제어 전압(VDD)가 제2 MOSFET(T2)의 드레인으로 입력되도록 스위칭한다(제2 MOSFET(T2) 턴온). 또한, 제2 클럭 신호(
Figure 112007004408917-PAT00017
2)가 도 7에 도시된 VDD(액티브 상태)인 경우, 제3 스위칭부(SW21))는 제2 MOSFET(T2)의 소스(source)와 드레인(drain)이 단락(소스 및 드레인 간 전압이 0) 되도록 스위칭되고(제2 MOSFET(T2) 턴오프), 제4 스위칭부(SW122)는 제어 전압(VDD)가 제1 MOSFET(T1)의 드레인으로 입력되도록 스위칭한다(제1 MOSFET(T1) 턴온)
제1 MOSFET(T1) 및 제2 MOSFET(T2)은 P 채널 MOSFET이고, 실질적으 로(substantially) 동일한 특성을 갖는 MOSFET인 것이 바람직하다.
도 6에 도시된 MOSFET 회로 구조를 이용하게 되면, 도 4 및 도 5를 참조하여 설명한 것과 같이, 저주파 플리커 노이즈를 감쇄시킬 수 있다. 도 6을 참조하여 상술한 MOSFET 회로 구조는 저주파 플리커 노이즈 특성을 개선하기 위한 통신용 기저대역 CMOS 증폭기 또는 CMOS 이미지 센서 등 미약 신호 검출 시스템(weak signal detecting system)에서 이용될 수 있는, 낮은 저주파 플리커 노이즈 특성을 갖는 증폭기에 이용될 수 있고, 특별히 연속 신호 처리(continuous signal processing)에 이용될 수 있다. 이러한 증폭기 구성의 일례가 도 8에 도시되어 있다.
도 8은 도 6에 도시된 MOSFET 회로 구조를 포함하는 CMOS 증폭기의 일례를 도시한 도면이다.
도 8을 참조하면, 본 발명에 따른 MOSFET 회로 구조를 포함하는 CMOS 증폭기는 제1 MOSFET 회로부(810) 및 제2 MOSFET 회로부(820)를 포함하고, 안정적인 출력 전압을 얻기 위한 출력 버퍼(830)를 더 포함할 수 있다.
제1 MOSFET 회로부(810)는 한 쌍의 pMOSFET(T11, T12) 및 4개의 스위칭부(811 내지 814)를 포함하고, 제1 MOSFET 회로부(810)에는 제1 입력 신호(VIN +)가 인가된다. 또한, 제2 MOSFET 회로부(820)는 한 쌍의 pMOSFET(T21, T22) 및 4개의 스위칭부(821 내지 824)를 포함하고, 제2 MOSFET 회로부(820)에는 제2 입력 신호(VIN -)가 인가된다.
제1 MOSFET 회로부(810)는 도 6 및 도 7을 참조하여 설명한 MOSFET 회로 구 조와 동일한 구조를 가진다. 도 7에 도시된 것과 같이, 제1 클럭 신호(
Figure 112007004408917-PAT00018
1) 및 제2 클럭 신호(
Figure 112007004408917-PAT00019
2)는 서로 반대의 위상을 가지고, VDD-VSS로 스위칭하며, 각각 50% 듀티 사이클(duty cycled)을 갖는 클럭 신호이다. 상기 클럭 신호들(
Figure 112007004408917-PAT00020
1,
Figure 112007004408917-PAT00021
2)의 서로 반대 방향으로의 위상의 변경은 실질적으로 동시에 이루어진다. 이러한 제1 클럭 신호(
Figure 112007004408917-PAT00022
1) 및 제2 클럭 신호(
Figure 112007004408917-PAT00023
2)는 각각 제1 신호 입력부(도시되지 아니함) 및 제2 신호 입력부(도시되지 아니함)으로 입력된다. 제1 신호 입력부로 입력된 제1 클럭 신호(
Figure 112007004408917-PAT00024
1)는 제1 스위칭부(811) 및 제2 스위칭부(812)로 인가되어 제1 스위칭부(811) 및 제2 스위칭부(812)의 on/off를 제어하고, 제2 신호 입력부로 입력된 제2 클럭 신호(
Figure 112007004408917-PAT00025
2)는 제3 스위칭부(813) 및 제4 스위칭부(814)로 인가되어 제3 스위칭부(813) 및 제4 스위칭부(814)의 on/off를 제어한다. 즉, 제1 클럭 신호(
Figure 112007004408917-PAT00026
1)가 도 7에 도시된 VDD(액티브 상태)인 경우, 제1 스위칭부(811))는 제1 MOSFET(T11)의 소스(source)와 드레인(drain)이 단락(소스 및 드레인 간 전압이 0) 되도록 스위칭되고(제1 MOSFET(T11) 턴오프), 제2 스위칭부(812)는 제어 전압(VDD)가 제2 MOSFET(T12)의 드레인으로 입력되도록 스위칭한다(제2 MOSFET(T12) 턴온). 또한, 제2 클럭 신호(
Figure 112007004408917-PAT00027
2)가 도 7에 도시된 VDD(액티브 상태)인 경우, 제3 스위칭부(813))는 제2 MOSFET(T12)의 소스(source)와 드레인(drain)이 단락(소스 및 드레인 간 전압이 0) 되도록 스위칭되고(제2 MOSFET(T12) 턴오프), 제4 스위칭부(814)는 제어 전압(VDD)가 제1 MOSFET(T11)의 드레인으로 입력되도록 스위칭한다(제1 MOSFET(T11) 턴온)
상술한 것과 같이, 제1 MOSFET(610) 및 제2 MOSFET(620)은 P 채널 MOSFET이고, 실질적으로(substantially) 동일한 특성을 갖는 MOSFET인 것이 바람직하다.
제2 MOSFET 회로부(820)는 도 6 및 도 7을 참조하여 설명한 MOSFET 회로 구조와 동일한 구조를 가지되, 상술한 제1 MOSFET 회로부(810)와는 미러(mirror) 회로를 구성한다.
상술한 구성을 가지는 CMOS 증폭기는 제1 및 제2 입력 신호(VIN +, VIN -)를 입력 받아 증폭하고, 제1 MOSFET 회로부(810) 및 제2 MOSFET 회로부(820)에 포함된 각 쌍의 MOSFET들을 통해 증폭된 차동 신호들을 출력할 수 있다. 제1 및 제2 입력 신호(VIN +, VIN -)에 따른 증폭된 차동 신호들은, 도 4 및 도 5에서 설명한 것과 같이 저주파 플리커 노이즈가 감쇄된 신호로서 출력된다.
본 발명에 따른 CMOS 증폭기는 안정적인 버퍼, 필터, 적분기, 또는 비교기 등으로서 이용될 목적으로 출력 버퍼 회로(830)를 더 포함할 수 있다. 출력 버퍼 회로(830)는 제1 MOSFET 회로부(810) 및 제2 MOSFET 회로부(820)로부터 증폭된 차동(differential) 신호들을 받는, N 채널 MOSFET(T6), P 채널 MOSFET(T7), 저항(R), 및 커패시터(C)를 포함할 수 있다. 출력 버퍼 회로(830)는 제1 MOSFET 회로부(810) 및 제2 MOSFET 회로부(820)로부터 증폭된 차동 신호들을 버퍼링한다. 즉, 출력 버퍼 회로(830)는 좀더 안정적이고 일정 레벨로 구동 능력이 증강된 출력 신호(VOUT)를 생성하여 출력한다.
또한, 구현에 따라 CMOS 증폭기에서, 제1 및 제2 입력 신호(VIN +, VIN -) 중 어 느 하나의 단자(예를 들어, VIN -)와 출력 단자(VOUT)가 연결될 수 있다. 이 경우, CMOS 증폭기는 제1 및 제2 입력 신호(VIN +, VIN -) 중 다른 신호 단자(예를 들어, VIN +)로 하나의 입력 신호를 받아 출력 단자(VOUT)로 버퍼링된 신호를 출력하는 1입력 1출력 증폭기로 동작할 수 있고, 이와 같은 구조는, 버퍼, 필터(LPF, HPF, BPF 등), 적분기, 또는 비교기 등에 이용되는 연산 증폭기 기능을 수행할 수 있다.
또한 도 8에 도시된 CMOS 증폭기가 버퍼, 필터, 적분기, 또는 비교기 등으로서의 다른 기능을 위하여 도 8에 도시된 회로에 다른 소자들이 더 포함될 수도 있고, 이러한 설계 변경은 당업자에게 자명한 것이다.
도 9는 본 발명에 따른 CMOS 증폭기를 이용하여 측정된 저주파 노이즈 스펙트럼을 도시한 도면이다.
도 9를 참조하면, 종래 기술에 따른 CMOS 증폭기에서 정적(static) DC로 동작하는 경우의 1/f 노이즈와, 본 발명에 따른 CMOS 증폭기에서 1MHz 클락(clock)으로 동작하는 경우의 1/f 노이즈에 대한 시뮬레이션(simulation) 결과가 도시되어 있다. 도 9에 도시된 것과 같이, 본 발명에 따른 MOSFET 회로 구조를 이용한 CMOS 증폭기를 사용할 때, 1/f 노이즈의 파워 스펙트럼 강도(Power Spectral Density)는 정적 DC로 동작하는 경우보다 저주파 대역(10Hz 근처)에서 6dB 정도 감소되는 것을 볼 수 있다. 도 1에 도시된 종래 기술에 따르면, 6dB의 1/f 노이즈 감쇄(reduction)를 위해 액티브 영역을 4배로 증가시켜야 하지만, 본 발명에 따르면 액티브 영역을 2배 증가시켜서 1/f 노이즈 감쇄 효과를 얻을 수 있게 되고, 이를 통해 실제 회로 구현 시 회로 자체를 소형화는 물론, 전력 효율을 제고할 수 있게 된다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명에 따르면, MOSFET 회로 구조(architecture)에 있어서 연속적인 신호의 처리에 적용 가능하며 글리치나 저주파 플리커(flicker) 노이즈가 개선된 새로운 MOSFET 회로 구조를 제공할 수 있다.
또한, 본 발명에 따르면, 새로운 MOSFET 회로 구조를 이용함으로써 연속적인 신호의 처리에 적용 가능하며 글리치나 저주파 플리커 노이즈가 개선된 새로운 CMOS 증폭기를 제공할 수 있다.
또한, 본 발명에 따르면, 새로운 MOSFET 회로 구조를 포함함으로써, 액티브 영역의 크기 증가를 최소화하면서도 연속적인 신호의 처리에 적용 가능할 뿐 아니라 글리치나 저주파 플리커 노이즈가 개선된 새로운 CMOS 증폭기를 제공하는데 그 목적이 있다.
또한, 본 발명에 따르면, 통신용 기저대역 CMOS 증폭기의 저주파 플리커 노이즈 특성을 개선할 수 있는 새로운 CMOS 증폭기를 제공할 수 있다.
또한, 본 발명에 따르면, CMOS 이미지 센서 등 미약 신호 검출 시스템(weak signal detecting system)에서 이용될 수 있는, 낮은 저주파 플리커 노이즈 특성을 갖는 새로운 CMOS 증폭기를 제공할 수 있다.
또한, 본 발명에 따르면, 출력 글리치를 최소화할 수 있도록 함으로써 연속
신호 처리에 적합한 새로운 CMOS 증폭기를 제공할 수 있다.

Claims (11)

  1. MOSFET 소자를 구현하는 회로 구조에 있어서,
    VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하는 제1 클럭 신호를 입력 받는 제1 신호 입력부;
    VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하되, 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받는 제2 신호 입력부;
    상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET;
    상기 제1 클럭 신호가 VDD 값을 갖는 경우, 상기 제1 MOSFET의 소스-드레인을 연결시키는 제1 스위칭부와 상기 제1 클럭 신호가 상기 제2 MOSFET의 드레인으로 인가되도록 제어하는 제2 스위칭부; 및
    상기 제2 클럭 신호가 VDD 값을 갖는 경우, 상기 제2 MOSFET의 소스-드레인을 연결시키는 제3 스위칭부와 상기 제2 클럭 신호가 상기 제1 MOSFET의 드레인으로 인가되도록 제어하는 제4 스위칭부
    를 포함하는 것을 특징으로 하는 MOSFET 회로 구조.
  2. 제1항에 있어서,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호는 각각 50% 듀티(duty) 사이클(cycled) 클럭 신호인 것을 특징으로 하는 MOSFET 회로 구조.
  3. 제2항에 있어서,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상의 변경은 실질적으로(substantially) 동시에 이루어지는 것을 특징으로 하는 MOSFET 회로 구조.
  4. 제1항에 있어서,
    상기 제1 MOSFET 및 상기 제2 MOSFET는 P 채널 MOSFET이고, 실질적으로(substantially) 동일한 것임을 특징으로 하는 MOSFET 회로 구조.
  5. 제1항에 있어서,
    상기 MOSFET 회로 구조는 저주파 잡음 감쇄를 위한 통신용 증폭기에 적용되는 것을 특징으로 하는 MOSFET 회로 구조.
  6. 제5항에 있어서,
    상기 MOSFET 회로 구조는 연속 신호 처리(continuous signal processing)에 적용되는 것을 특징으로 하는 MOSFET 회로 구조.
  7. 제1 입력 신호(VIN +)가 인가되는, 한 쌍의 MOSFET을 포함하는 제1 MOSFET 회로부; 및
    제2 입력 신호(VIN -)가 인가되는, 한 쌍의 MOSFET을 포함하는 제2 MOSFET 회로부
    를 포함하고,
    상기 제1 MOSFET 회로부는,
    VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하는 제1 클럭 신호 및 VDD-VSS 범위에서 선정된(predetermined) 주기로 스위칭하되, 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호를 입력 받고, 상기 제1 신호 입력부와 연결된 제1 MOSFET 및 상기 제2 신호 입력부와 연결된 제2 MOSFET;
    상기 제1 클럭 신호가 VDD 값을 갖는 경우, 상기 제1 MOSFET의 소스-드레인을 연결시키는 제1 스위칭부 및 상기 제1 클럭 신호가 상기 제2 MOSFET의 드레인으로 인가되도록 제어하는 제2 스위칭부; 및
    상기 제2 클럭 신호가 VDD 값을 갖는 경우, 상기 제2 MOSFET의 소스-드레인을 연결시키는 제3 스위칭부와 상기 제2 클럭 신호가 상기 제1 MOSFET의 드레인으로 인가되도록 제어하는 제4 스위칭부
    를 포함하며,
    상기 제2 MOSFET 회로부는 상기 제1 MOSFET 회로부의 거울(Mirror) 회로인 것을 특징으로 하는 CMOS 증폭기.
  8. 제7항에 있어서,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호는 각각 50% 듀티(duty) 사이클(cycled) 클럭 신호인 것을 특징으로 하는 CMOS 증폭기.
  9. 제8항에 있어서,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호의 위상의 변경은 실질적으로(substantially) 동시에 이루어지는 것을 특징으로 하는 CMOS 증폭기.
  10. 제7항에 있어서,
    상기 제1 MOSFET 및 상기 제2 MOSFET는 P 채널 MOSFET이고, 실질적으로 동일한 것임을 특징으로 하는 CMOS 증폭기.
  11. 제7항에 있어서,
    상기 제1 입력 신호 및 상기 제2 입력 신호에 대한 증폭된 출력 신호를 출력하는 출력 버퍼 회로
    를 더 포함하는 것을 특징으로 하는 CMOS 증폭기.
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