KR20050097201A

KR20050097201A - 래치형 클램프회로를 구비하는 데이터 감지증폭기

Info

Publication number: KR20050097201A
Application number: KR1020040022314A
Authority: KR
Inventors: 이동욱
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-03-31
Filing date: 2004-03-31
Publication date: 2005-10-07

Abstract

본 발명은 저전압에서도 지연시간 없이 고속으로 데이터 신호를 감지증폭할 수 있는 데이터 감지증폭기를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 및 제2 입력라인에 인가된 데이터 신호의 차이를 감지증폭하여 출력하는 데이터 감지증폭기에 있어서, 제1 및 제2 데이터 신호의 차이를 감지증폭하여 출력하는 데이터 감지증폭기에 있어서, 상기 제1 데이터신호를 정입력단으로 상기 제2 데이터신호를 부입력단으로 입력받는 제1 연산증폭수단; 상기 제2 데이터신호를 정입력단으로 상기 제1 데이터신호를 부입력단으로 입력받는 제2 연산증폭수단; 및 상기 제1 연산증폭기 출력단과 상기 제2 연산증폭기 출력단중 상대적으로 전압이 높은 노드로 전원전압을 공급하고, 이를 래치하기 위한 래치형 클램핑수단을 구비하는 데이터 감지증폭기를 제공한다.

Description

래치형 클램프회로를 구비하는 데이터 감지증폭기{DATA SENSE AMPLIFER WITH LATCH TYPE CLAMP CIRCUIT}

본 발명은 반도체 집적회로에 관한 것으로, 특히 입력된 데이터신호를 감지증폭하기 위한 감지증폭기에 관한 것이다.

반도체 메모리 장치는 다수의 단위셀을 구비하고, 구비된 단위셀의 수만큼 데이터를 저장할 수 있다. 디램의 경우 하나의 단위셀은 하나의 캐패시터와 하나의 모스트랜지스터로 구성된다.

통상 메모리 장치는 제한된 면적에서 최대한 많은 데이터를 저장하기 위해서 데이터를 저장하는 단위셀을 최대한 작게 구성하고, 데이터를 억세스할 때에는 단위셀에 저장된 데이터를 감지, 증폭한 후에 처리하고 있다.

따라서 반도체 메모리 장치는 작은 데이터신호를 감지하여 증폭하는 데이터 감지증폭기를 반드시 구비하게 된다.

도1은 종래기술에 의한 데이터 감지증폭기를 나타내는 회로도이다.

도1을 참조하여 살펴보면, 종래기술에 의한 데이터 감지증폭기는 두 입력신호인 제1 입력신호(Vin)를 정입력단(+)으로 입력받고, 제2 입력신호(Vinb)를 부입력단(-)으로 입력받는 연산증폭기(10)와, 제1 입력신호(Vin)를 부입력단(-)으로 입력받고, 제2 입력신호(Vinb)를 정입력단(+)으로 입력받는 연산증폭기(20)와, 연산증폭기(10)의 출력단(Vo1)과 연산증폭기(20)의 출력단(Vo2)의 전압차이를 감지증폭하기 위한 연산증폭기(30)과, 두 출력단(Vo1,Vo1b)의 전압레벨을 같게 유지시키는 프리차지용 모스트랜지스터(M10)를 구비한다.

도2는 도1에 도시된 연산증폭기(10)를 나타내는 회로도이다.

도2를 참조하여 살펴보면, 연산증폭기(10)는 앤모스바이어스형 감지증폭기로서, 인에이블신호(enable)에 활성화되어 두 입력신호(Vo1,Vo1b)의 전압차이를 감지 증폭하여 출력단(Vo1)으로 출력시킨다. 참고적으로 연산증폭기(20)도 연산증폭기(10)과 같은 회로구성을 가지게 된다.

도3은 도1에 도시된 연산증폭기(30)를 나타내는 회로도이다.

도3을 참조하여 살펴보면, 연산증폭기(30)는 클럭동기형 연산증폭기로서 펄스신호(Vpulse)가 하이레벨일 때에 인에이블상태로 되어, 두 입력신호(Vo1,Vo1b)의 전압차이를 감지증폭하여 증폭된 신호를 두 출력단(Vo2, Vo2b)으로 출력하며, 펄스신호(Vpulse)가 로우레벨일 때에 디스에이블상태로 된다.

도1 내지 도3을 참조하여 종래기술에 대한 감지증폭기의 동작을 살펴본다.

먼저, 도1에 도시된 감지증폭기가 감지증폭작용을 하지 않을 때에는 인에이블신호(enable)와 펄스신호(Vpulse)가 하이레벨을, 프리차지신호(precharge)는 로우레벨을 유지한다. 따라서 이 경우에는 프리차지용 모스트랜지스터(M10)가 턴온상태를 유지하여 출력단(Vo1, Vo1b)의 전압레벨은 같은 전압레벨을 유지한다.

이어서 인에이블신호(enable)가 로우레벨을, 프리차지신호(precharge)는 하이레벨을 유지하게 되면, 모스트랜지스터(M10)가 턴오프가 되어, 연산증폭기(10,20)가 두 입력신호의 전압차이(Vin,Vinb)를 각각 감지증폭하여 출력한다. 이어서 펄스신호(Vpulse)가 하이레벨인 구간에서 연산증폭기(30)에서 연산증폭기(10,20)의 두 출력단(Vo1,Vo1b) 전압차이를 감지 증폭하여 출력한다.

계속해서 전술한 데이터 감지증폭기의 문제점을 살펴본다.

점점 반도체 장치는 구동전압이 낮아지고 있는 추세이다. 만약 데이터 감지증폭기의 구동전압레벨이 낮을 경우에는, 데이터 감지증폭기의 동작중에 연산증폭기(10,20)의 출력단(Vo1,Vo1b) 전압레벨이 낮아져, 연산증폭기(30)의 모스트랜지스터(MS4,MS5)의 문턱전압까지 낮아질 수 있다.

이를 자세히 살펴보면, 도1에 도시된 데이터 감지증폭기는 프리차지구간동안 두 연산증폭기(10,20)의 출력단(Vo1,Vo1b) 전압레벨만 같게 하기 때문에, 프리차지신호(precharge)가 로우레벨로 유지되는 동안, 두 연산증폭기(10,20)의 출력단(Vo1,Vo1b)이 같은 상태로 유지가 된다.

이후 프리차지신호(precharge)가 하이레벨로 된 이후 연산증폭기(10,20)가 입력신호(Vin, Vinb)의 차이를 감지증폭하게 되더라도 두 연산증폭기(10,20)의 출력단(Vo1,Vo1b) 전압레벨은 전원전압(VDD)레벨까지 가는데 상당한 시간이 걸리게 되고, 연산증폭기(30)가 두 연산증폭기(10,20)의 출력단(Vo1,Vo1b) 전압레벨이 전원전압레벨이 되기 전에 동작하게 되면, 입력전압(Vo1,Vo1b)의 전압레벨이 매우 낮은 상태에서 동작을 시작하게 되는 것이다.

이로 인하여 연산증폭기(30)가 동작하는 속도가 늦어지게 되며, 전체적으로 입력신호(Vin,Vinb)를 감지증폭하여 출력하는 동작시간이 길어지게 되는 것이다.

상기의 문제점을 해결하기 위해, 프리차지 구간동안 두 연산증폭기(10,20)의 출력단(Vo1,Vo1b) 전압레벨을 전원전압(VDD)으로 프리차지시키는 데이터 감지증폭기가 제안되었다.

도4는 개선된 종래기술에 의한 데이터 감지증폭기를 나타내는 회로도이다.

도4에 도시된 데이터 감지증폭기는 전체적으로 도1에 도시된 데이터 감지증폭기와 같은 방식으로 동작이 되나, 3개의 프리차지용 모스트랜지스터(M21,M20,M22)에 의해서 프리차지구간동안 두 연산증폭기(10,20)의 출력단(Vo1,Vo1b) 전압레벨을 전원전압(VDD)으로 프리차지 시키는 것이 특징이다.

그러나 프리차지신호(precharge)가 로우레벨로 하이레벨로 되는 순간 모스트랜지스터(M21,M22)의 게이트단과 드레인단(Vo1,Vo1b)사이에 커플링현상으로 신호의 왜곡이 일어나므로, 전반적으로 데이터 감지증폭기의 동작이 늦어지는 문제점이 생긴다.

여기서의 커플링현상이란, 프리차지구간동안 두 연산증폭기(10,20)의 출력단(Vo1,Vo1b) 전압레벨이 전원전압레벨로 유지되다가 순간적으로 프리차지신호가 로우레벨에서 하이레벨로 되는 순간, 두 연산증폭기(10,20)의 출력단(Vo1,Vo1b)이 순간적으로 전원전압보다 약간 증가되는 현상을 말한다.

연산증폭기(10,30)이 동작을 시작하여 출력단(Vo1,Vo1b) 전압이 안정화되는 것은 두 출력단(Vo1,Vo1b)중 하나는 전원전압레벨 나머지 하나는 접지전압레벨을 유지하는 것을 말하는데, 커플링현상으로 두 출력단(Vo1,Vo1b)이 모두 전원전압보다 높은 레벨을 유지하게 되면, 접지전압레벨로 되는 데 많은 시간이 걸리게 되며, 심지어 출력신호의 왜곡현상이 생기게 된다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 저전압에서도 지연시간없이 고속으로 데이터신호를 감지증폭할 수 있는 데이터 감지증폭기를 제공함을 목적으로 한다.

본 발명은 상기의 과제를 달성하기 위해, 제1 및 제2 입력라인에 인가된 데이터 신호의 차이를 감지증폭하여 출력하는 데이터 감지증폭기에 있어서, 제1 및 제2 데이터 신호의 차이를 감지증폭하여 출력하는 데이터 감지증폭기에 있어서, 상기 제1 데이터신호를 정입력단으로 상기 제2 데이터신호를 부입력단으로 입력받는 제1 연산증폭수단; 상기 제2 데이터신호를 정입력단으로 상기 제1 데이터신호를 부입력단으로 입력받는 제2 연산증폭수단; 및 상기 제1 연산증폭기 출력단과 상기 제2 연산증폭기 출력단중 상대적으로 전압이 높은 노드로 전원전압을 공급하고, 이를 래치하기 위한 래치형 클램핑수단을 구비하는 데이터 감지증폭기를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도5는 본 발명의 바람직한 실시예에 따른 래치형 클램프회로를 구비한 데이터 감지증폭기를 나타내는 회로도이다.

도5를 참조하여 살펴보면, 본 발명의 바람직한 실시예에 따른 데이터 감지증폭기는 제1 데이터신호(Vin)를 정입력단(+)으로 제2 데이터신호(Vinb)를 부입력단(-)으로 입력받는 연산증폭기(100)와, 제2 데이터신호(Vinb)를 정입력단(+)으로 제1 데이터신호(Vin)를 부입력단(-)으로 입력받는 연산증폭기(200)와, 연산증폭기(100)의 출력과 연산증폭기(200)의 출력차이를 감지하여 증폭하는 연산증폭기(300)와, 연산증폭기(100)의 출력단(Vo1)과 연산증폭기(200)의 출력단(Vo1b)중 상대적으로 전압이 높은 노드로 구동전압(VDD)을 공급하고, 래치하기 위한 래치형 클램핑 회로(400)를 구비한다.

래치형 클램핑 회로(400)는 일측이 제1 출력단(Vo1)에 접속되고, 타측이 전원전압(VDD) 공급단에 접속되며, 게이트가 제2 출력단(Vo1b)에 접속된 모스트랜지스터(M31)와,일측이 제2 출력단(Vo1b)에 접속되고, 타측이 전원전압(VDD) 공급단에 접속되며, 게이트가 제1 출력단(Vo1b)에 접속된 모스트랜지스터(M32)를 구비한다.

래치형 클램핑 회로(400)에 구비되는 모스트랜지스터(M31,M32)는 피모스트랜지스터로 구성된다.

또한, 본 실시예에 따른 데이터 감지증폭기는 프리차지신호(precharge)에 활성화되어 제1 출력단(Vo1)과 제2 출력단(Vo1b)의 전압레벨을 같게 유지하기 위한 프리차지부(500)를 더 구비한다.

프리차지부(500)는 일측이 제1 출력단(Vo1)에, 타측이 제2 출력단(Vo1b)에 접속되며, 게이트로 프리차지신호(precharge)를 입력받는 모스트랜지스터(M30)를 구비한다.

본 실시예에 따른 연산증폭기(100,200)는 도2에 도시된 연산증폭기(10)와 같은 구조의 연산증폭기를 사용하고, 연산증폭기(300)은 도3에 도시된 연산증폭기(30)와 같은 구조의 연산증폭기를 사용한다.

이하에서는 도5를 참조하여 본 실시예에 따른 데이터 감지증폭기의 동작을 살펴본다.

먼저, 프리차지구간에서 프리차지신호(precharge)는 로우레벨이고, 인에이블신호(enable)가 로우레벨일 때, 모스트랜지스터(M30)가 턴온되어 두 연산증폭기(100,200)의 출력단(Vo1,Vo1b)은 같은 레벨을 유지한다.

이어서, 프리차지구간이 끝나 프리차지신호(precharge)는 하이레벨이고, 인에이블신호(enable)가 하이레벨일 때, 연산증폭기(100,200)이 입력된 데이터신호(Vin,Vinb)의 전압차이를 감지하여 증폭한다.

모스트랜지스터(M30)가 턴오프된 상황에서 두 연산증폭기(100,200)의 출력단(Vo1,Vo1b)이 같은 전압레벨에서 서로 다른 레벨로 변하게 되면, 본 실시예에 따른 데이터 감지증폭기의 특징인 래치형 클램핑 회로(500)가 동작하기 시작한다.

래치형 클램핑 회로(500)에 구비되는 두 트랜지스터(M31,M32)에서, 두 연산증폭기(100,200)의 출력단(Vo1,Vo1b)중 조금이라도 큰 전압레벨이 인가되는 출력단(예를 들어 Vo1)에 게이트가 접속된 모스트랜지스터(M32)는 점점 더 턴오프상태로 되고, 조금이라도 작은 전압레벨이 인가되는 출력단(예를 들어 Vo1b)에 게이트가 접속된 모스트랜지스터(M31)는 점점 더 턴온상태로 된다.

예를 들어 제1 데이터신호(Vin)가 제2 데이터신호(Vinb)보다 높게 입력되는 경우를 살펴보면, 연산증폭기(100,200)의 감지,증폭동작으로 인해 출력단(Vo1)의 전압레벨이 출력단(Vo1b)의 전압레벨보다 높게 인가된다.

따라서, 모스트랜지스터(M31)는 점점 더 강하게 턴온상태로 되며, 모스트랜지스터(M32)는 점점 더 강하게 턴오프상태로 된다. 결국, 모스트랜지스터(M31)는 완전히 턴온상태로 되고, 모스트랜지스터(M32)는 완전히 턴오프상태로 된다. 그러므로 연산증폭기(100)의 출력단(Vo1)는 완전히 전원전압레벨이 되며, 연산증폭기(200)의 출력단(Vo1b)는 완전히 접지전압레벨이 된다.

이어서 펄스신호(Vpulse)가 하이레벨인 구간에서 연산증폭기(300)가 두 연산증폭기(100,200)의 출력단에 인가된 전압레벨의 차이를 감지하여 증폭한 다음 출력하게 된다.

본 실시예에 따른 데이터 감지증폭기는 연산증폭기(100,200)에서 감지증폭된 신호가 각각의 출력단(Vo1,Vo1b)으로 출력될 때에 래치형 클램핑회로(400)가 이를 바로 감지하여 상대적으로 높은 전압레벨을 가지는 출력단(Vo1)은 전원전압으로 되도록 유도하고, 상대적으로 낮은 전압레벨을 가지는 출력단(Vo1b)은 접지전압으로 되도록 유도하게 된다.

따라서 본 실시예에 따른 데이터 감지증폭기는 연산증폭기(100,200)가 동작하고, 연산증폭기(300)가 동작하는 사이에 래치형 클램핑회로(400)가 두 연산증폭기(100,200)의 출력단(Vo1,Vo1b) 전압을 전원전압 또는 접지전압으로 빠르게 변할 수 있도록 유도하게 되므로서, 상대적으로 구동전압이 저전압일 때에도 지연시간이 없이 빠르게 입력신호를 감지증폭하여 출력시킬 수 있다.

또한, 본 실시예에 따른 데이터 감지증폭기에 구비되는 연산증폭기(100,200)의 두 출력단(Vo1,Vo1b)은 프리차지 구간동안 전원전압으로 프리차지되어 있지 않기 때문에, 전술한 도4의 감지증폭기가 가지는 문제점인 커플링현상으로 인한 신호의 왜곡현상이 발생되지 않고, 지연시간이 생기는 문제점도 해결될 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 구동전압 레벨이 낮을 때에도 동작지연이 없고, 신호의 왜곡현상 없이, 고속으로 데이터 신호를 감지, 증폭할 수 있는 데이터 감지증폭기를 구현할 수 있다.

도1은 종래기술에 의한 데이터 감지증폭기를 나타내는 회로도.

도2는 도1에 도시된 연산증폭기(10)를 나타내는 회로도.

도3은 도1에 도시된 연산증폭기(30)를 나타내는 회로도.

도4는 개선된 종래기술에 의한 데이터 감지증폭기를 나타내는 회로도.

도5는 본 발명의 바람직한 실시예에 따른 래치형클램프회로를 구비한 데이터 감지증폭기를 나타내는 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

100, 200 : 앤모스 바이어스형 연산증폭기

300 : 클럭동기형 연산증폭기

M30 ~ M32 : 모스트랜지스터

Claims

제1 및 제2 입력라인에 인가된 데이터 신호의 차이를 감지증폭하여 출력하는 데이터 감지증폭기에 있어서,

제1 및 제2 데이터 신호의 차이를 감지증폭하여 출력하는 데이터 감지증폭기에 있어서,

상기 제1 데이터신호를 정입력단으로 상기 제2 데이터신호를 부입력단으로 입력받는 제1 연산증폭수단;

상기 제2 데이터신호를 정입력단으로 상기 제1 데이터신호를 부입력단으로 입력받는 제2 연산증폭수단; 및

상기 제1 연산증폭기 출력단과 상기 제2 연산증폭기 출력단중 상대적으로 전압이 높은 노드로 전원전압을 공급하고, 이를 래치하기 위한 래치형 클램핑수단

을 구비하는 데이터 감지증폭기.
제 1 항에 있어서,

상기 래치형 클램핑수단은

일측이 상기 제1 출력단에 접속되고, 타측이 상기 전원전압 공급단에 접속되며, 게이트가 상기 제2 출력단에 접속된 제1 모스트랜지스터; 및

일측이 상기 제2 출력단에 접속되고, 타측이 상기 전원전압 공급단에 접속되며, 게이트가 상기 제1 출력단에 접속된 제2 모스트랜지스터를 구비하는 것을 특징으로 하는 데이터 감지증폭기.
제 2 항에 있어서,

상기 제1 및 제2 모스트랜지스터는 피모스트랜지스터인 것을 특징으로 하는 데이터 감지증폭기.
제 1 항에 있어서,

프리차지신호에 활성화되어 상기 제1 출력단과 상기 제2 출력단의 전압레벨을 같게 유지하기 위한 프리차지 수단을 더 구비하는 것을 특징으로 하는 데이터 감지증폭기.
제 4 항에 있어서,

상기 프리차지 수단은

일측이 상기 제1 출력단에, 타측이 상기 제2 출력단에 접속되며, 게이트로 상기 프리차지신호를 입력받는 모스트랜지스터를 구비하는 것을 특징으로 하는 데이터 감지증폭기.