KR20080109234A - 프리차지 시간을 감소시키는 반도체 메모리 장치 - Google Patents

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Abstract

프리차지 시간을 감소시키는 반도체 메모리 장치가 개시된다. 상기 반도체 메모리 장치는 센스 앰프, 프리차지부 및 이퀄라이즈(equalize) 회로를 구비한다. 상기 센스 앰프는 센스 앰프 인에이블 신호에 응답하여 제 1 비트라인 및 제 2 비트라인을 통하여 전송되는 데이터의 차이를 감지하고 증폭한다. 상기 프리차지부는 프리차지 인에이블 신호에 응답하여 상기 제 1 비트라인 및 제 2 비트라인의 전압 레벨을 프리차지 전압 레벨로 프리 차지(precharge)한다. 상기 이퀄라이즈 회로는 상기 센스 앰프 및 상기 프리차지부와 연결되고, 상기 센스 앰프 인에이블 신호에 응답하여 상기 제 1 비트라인 및 제 2 비트라인 전압 레벨을 동일한 전압 레벨로 조절한다. 상기 반도체 메모리 장치는 메모리의 전체 면적의 증가를 최소화하면서 프리차지 동작을 수행하는 시간을 감소시킬 수 있는 효과가 있다.

Description

프리차지 시간을 감소시키는 반도체 메모리 장치{Semiconductor memory device for reducing precharge time}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 2는 도 1의 반도체 메모리 장치의 동작에 따른 파형도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 4는 본 발명의 반도체 메모리 장치와 종래의 반도체 메모리 장치의 프리차지 되는 시간을 비교하기 위한 파형도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 프리차지(precharge) 시간을 감소시키는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 메모리의 셀 데이터를 리드 또는 라이트하는 액티브 동작 및 상기 액티브 동작의 종료 후 다음 액티브 동작을 준비하는 프리차지 동작을 수행한다.
보다 구체적으로 반도체 메모리 장치의 동작을 설명하면, 메모리 셀 어레이 영역내의 메모리 셀에 있는 데이터를 출력하는 리드 동작 시, 액티브 명령(active command)이 인가되면 소정의 시간이 경과한 후 워드 라인이 액티브된다. 이후에 컬럼 선택 신호에 의해 비트 라인이 선택되면 상기 선택된 비트라인 쌍을 통하여 데이터가 전송된다. 이 때, 비트라인 쌍의 전압 레벨의 차이를 감지하고 증폭하기 위하여 센스 앰프가 인에이블된다. 상기 동작들에 의하여 데이터를 출력하면, 반도체 메모리 장치는 다음 액티브 동작을 위하여 프리 차지 동작을 수행하게 된다. 이 경우, 반도체 메모리 장치는 센스 앰프에 의하여 상기 비트 라인 쌍의 전압 레벨의 차이가 커진 상태에서 프리 차지 동작을 수행하게 되어 프리 차지 동작을 수행하는 시간이 길어지는 문제가 있었다.
상기 문제점을 해결하기 위하여 종래에 사용한 방식으로 로컬 프리차지(local precharge) 방식이 있다. 상기 로컬 프리차지 방식은 종래의 회로에 있는 제 1 프리차지부 이외에 별도의 제 2 프리차지부 및 상기 제 2 프리차지부를 제어하는 제어부를 더 구비하는 방식이다. 이 경우 종래에 비하여 프리 차지 동작을 수행하는 속도는 향상되었으나, 면적이 증가하는 문제가 있다. 즉, 상기 제어부는 센스 앰프를 제어하는 신호 및 상기 제 1 프리 차지부를 제어 하는 신호를 논리 연산한 신호를 이용하여 상기 제 2 프리차지부를 제어한다. 따라서, 제어부는 상기 논리 연산을 위한 논리 게이트를 구비하여야 하므로 메모리의 전체 면적이 크게 증가하는 문제가 있었다.
본 발명이 이루고자하는 기술적 과제는 메모리의 전체 면적의 증가를 최소화하면서 프리차지(precharge) 동작을 수행하는 시간을 감소시키는 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 센스 앰프, 프리차지부 및 이퀄라이즈(equalize) 회로를 구비한다. 상기 센스 앰프는 센스 앰프 인에이블 신호에 응답하여 제 1 비트라인 및 제 2 비트라인을 통하여 전송되는 데이터의 차이를 감지하고 증폭한다. 상기 프리차지부는 프리차지 인에이블 신호에 응답하여 상기 제 1 비트라인 및 제 2 비트라인의 전압 레벨을 프리차지 전압 레벨로 프리 차지(precharge)한다. 상기 이퀄라이즈 회로는 상기 센스 앰프 및 상기 프리차지부와 연결되고, 상기 센스 앰프 인에이블 신호에 응답하여 상기 제 1 비트라인 및 제 2 비트라인 전압 레벨을 동일한 전압 레벨로 조절한다.
상기 이퀄라이즈 회로는 게이트에 상기 센스 앰프 인에이블 신호가 인가되고 제 1 단에 상기 제 1 비트라인이 연결되며 제 2 단에 상기 제 2 비트라인이 연결되는 NMOS 트랜지스터인 것이 바람직하다.
상기 NMOS 트랜지스터는 상기 센스 앰프가 디스에이블되는 순간 턴 온되는 것이 바람직하다.
상기 이퀄라이즈 회로는 상기 센스 앰프 인에이블 신호가 제 1 논리 상태인 경우 디스에이블되고 상기 센스 앰프 인에이블 신호가 제 2 논리 상태인 경우 인에이블되는 것이 바람직하다.
상기 센스 앰프는 상기 센스 앰프 인에이블 신호가 제 1 논리 상태인 경우 인에이블되고 상기 센스 앰프 인에이블 신호가 제 2 논리 상태인 경우 디스에이블되는 것이 바람직하다.
상기 프리차지부는 상기 프리차지 인에이블 신호가 제 1 논리 상태인 경우 인에이블되고 상기 프리차지 인에이블 신호가 제 2 논리 상태인 경우 디스에이블되는 것이 바람직하다.
상기 반도체 메모리 장치는 상기 프리차지부 및 상기 이퀄라이즈 회로와 연결되고, 스위치 인에이블 신호에 응답하여 상기 제 1 비트라인 및 상기 제 2 비트라인에 인가된 데이터의 전송 여부를 결정하는 스위치부를 더 구비하는 것이 바람직하다.
상기 스위치부는 상기 센스 앰프가 동작하는 동안 디스에이블되어 상기 데이터를 전송하지 않는 것이 바람직하고, 상기 스위치 인에이블 신호는 상기 센스 앰프 인에이블 신호가 반전된 신호인 것이 바람직하다.
상기 반도체 메모리 장치는 SRAM(Static Random Access Memory)인 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제 1 내지 제 n 비트라인 쌍(n은 자연수) 중 제 k 비트라인 쌍(k는 1이상 n이하의 자연수)을 통하여 데이터를 출력하는 반도체 메모리 장치에 있어서, 센스 앰프, 제 1 내지 제 n 프리차지부, 제 1 내지 제 n 스위치부 및 이퀄라이즈(equalize) 회로를 구비한다. 상기 센스 앰프는 센스 앰프 인에이블 신호에 응답 하여 상기 제 k 비트라인 쌍을 통하여 전송되는 데이터의 차이를 감지하고 증폭한다. 상기 제 1 내지 제 n 프리차지부는 프리차지 인에이블 신호에 응답하여 상기 각각의 제 1 내지 제 n 비트라인 쌍의 전압 레벨을 프리차지 전압 레벨로 프리 차지(precharge)한다. 상기 제 1 내지 제 n 스위치부는 상기 각각의 제 1 내지 제 n 프리차지부와 연결되고, 제 1 내지 제 n 스위치 인에이블 신호 각각에 응답하여 상기 제 k 비트라인 쌍을 통하여 전송되는 데이터를 출력한다. 상기 이퀄라이즈 회로는 상기 센스 앰프 및 상기 제 1 내지 제 n 스위치부와 연결되고, 상기 센스 앰프 인에이블 신호에 응답하여 상기 제 k 비트라인 쌍의 전압 레벨을 동일한 전압 레벨로 조절한다.
상기 이퀄라이즈 회로는 게이트에 상기 센스 앰프 인에이블 신호가 인가되고 제 1 단 및 제 2 단에 상기 제 k 비트라인 쌍이 연결되는 NMOS 트랜지스터인 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 회로도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 프리차지부(110), 스위치 부(130), 이퀄라이즈(equalize) 회로(150) 및 센스 앰프(170)를 구비할 수 있다.
센스 엠프(170)는 센스 앰프 인에이블 신호(SA_EN)에 응답하여 제 1 비트라인(BL) 및 제 2 비트라인(/BL)을 통하여 전송되는 데이터의 차이를 감지하고 증폭하여 데이터(SA_DATA, SA_DATAB)를 출력한다. 센스 앰프(170)는 센스 앰프 인에이블 신호(SA_EN)를 반전시키는 인버터(INV), 상기 인버터의 출력 신호를 게이트 입력으로 하여 센스 앰프(170)의 인에이블 여부를 결정하는 NMOS 트랜지스터(N171)를 구비한다. 또한, 센스 앰프(170)는 제 1 단에 전원전압(VDD)이 인가되는 PMOS 트랜지스터(P173), 제 1 단이 PMOS 트랜지스터(P173)의 제 2 단과 연결되고 제 2 단이 NMOS 트랜지스터(N171)와 연결되는 NMOS 트랜지스터(N173), 제 1 단에 전원전압(VDD)이 인가되는 PMOS 트랜지스터(P175), 제 1 단이 PMOS 트랜지스터(P175)의 제 2 단과 연결되고 제 2 단이 NMOS 트랜지스터(N171)와 연결되는 NMOS 트랜지스터(N175)를 구비할 수 있다. 각각의 NMOS 트랜지스터(N173, N175)와 각각의 PMOS 트랜지스터(P173, P175)는 서로 게이트가 연결된다. 도 1의 센스 앰프(170)의 회로도는 센스 앰프의 일 실시예를 도시한 것일 뿐, 상기 데이터의 차이를 감지하고 증폭할 수 있다면 다른 구성을 가져도 본 발명과 동일한 효과를 얻을 수 있음은 당업자에게 자명한 사항이다.
프리차지부(110)는 프리차지 인에이블 신호(PRECH_EN)에 응답하여 제 1 비트라인(BL) 및 제 2 비트라인(/BL)의 전압 레벨을 소정의 프리차지 전압 레벨로 프리 차지(precharge)한다. 보다 엄밀히 말하면, 프리차지부(100)는 프리차지 동작을 수행하는 트랜지스터들(P111, P112) 및 이퀄라이즈(equalize) 동작을 수행하는 트랜 지스터(P113)를 구비한다. 트랜지스터(P111, P112)는 게이트에 프리차지 인에이블 신호(PRECH_EN)가 인가되고 제 1 단에 프리차지 전압(VDD)이 인가된다. 트랜지스터(P113)는 게이트에 프리차지 인에이블 신호(PRECH_EN)가 인가되고 양단에 트랜지스터(P111, P112)의 제 2 단이 연결된다. 트랜지스터(P111)의 제 2 단에는 제 1 비트라인(BL)이 연결되고, 트랜지스터(P112)의 제 2 단에는 제 2 비트라인(/BL)이 연결된다. 트랜지스터들(P111, P112, P113)은 PMOS 트랜지스터일 수 있다.
스위치부(130)는 센스 앰프(170)가 동작하는 동안 디스에이블 되어 제 1 비트라인(BL) 및 제 2 비트라인(/BL)을 통하여 데이터를 전송하지 않도록 제어한다. 스위치부(130)는 스위치 인에이블 신호(SW_EN)에 응답하여 턴 온되거나 턴 오프되는 트랜지스터들(P131, P132)로 구성될 수 있다. 트랜지스터들(P131, P132)은 PMOS 트랜지스터일 수 있다.
이퀄라이즈 회로(150)는 센스 앰프 인에이블 신호(SA_EN)에 응답하여 제 1 비트라인(BL) 및 제 2 비트라인(/BL)의 전압 레벨을 동일한 전압 레벨로 조절한다. 이퀄라이즈 회로(150)는 게이트에 센스 앰프 인에이블 신호(SA_EN)가 인가되고 제 1 단에 제 1 비트라인(BL)이 연결되며 제 2 단에 제 2 비트라인(/BL)이 연결되는 NMOS 트랜지스터(N150)일 수 있다.
이하에서 도 2를 참조하여 도 1의 반도체 메모리 장치(100)의 동작을 설명한다.
도 2는 도 1의 반도체 메모리 장치(100)의 동작에 따른 파형도이다.
도 1 및 도 2를 참조하면, 반도체 메모리 장치(100)는 t1 시간 이전까지 액 티브 동작을 위한 프리차지 동작을 계속 수행한다. t1 시간에서 워드 라인이 인에이블 되면 상기 프리 차지 동작을 중지하여야 하므로 프리차지 인에이블 신호(PRECH_EN)는 제 1 논리 상태에서 제 2 논리 상태로 트랜지션(transition)하기 시작한다. 이하에서 제 1 논리 상태는 논리 로우 상태를 의미하고 제 2 논리 상태는 논리 하이 상태를 의미한다. 프리차지 인에이블 신호(PRECH_EN)가 제 2 논리 상태가 되면 프리차지부(110)의 트랜지스터들(P111, P112, P113)은 모두 턴 오프되어 프리차지부(110)는 더 이상 프리차지 동작을 수행하지 않는다. 스위치 인에이블 신호(SW_EN)는 t1 시간이 경과하여도 계속 제 1 논리 상태를 유지하므로, 스위치부(130)는 계속하여 인에이블된 상태이다. 이때, 비트라인 쌍, 즉 제 1 비트라인(BL) 및 제 2 비트라인(/BL)을 통하여 데이터가 전송되기 시작하면서 제 1 비트라인(BL) 및 제 2 비트라인(/BL)의 전압 레벨이 차이가 나기 시작한다.
t2 시간이 되면 센스 앰프 인에이블 신호(SA_EN)가 제 2 논리 상태에서 제 1 논리 상태로 트랜지션하면서 NMOS 트랜지스터(N171)가 턴 온되고 센스 앰프(170)가 동작하기 시작한다. 즉, t2 시간이 경과하면서 센스 앰프(170)는 제 1 비트라인(BL) 및 제 2 비트라인(/BL)을 통하여 전송되는 데이터의 차이를 감지하고 증폭한다. 그러므로, 센스 앰프(170)의 출력 데이터(SA_DATA, SA_DATAB)의 전압 레벨의 차이가 t2 시간을 경과하면서 급격히 커지기 시작한다. 또한, 센스 앰프 인에이블 신호(SA_EN)에 동기되어 t2 시간에서 스위치 인에이블 신호(SW_EN)가 제 1 논리 상태에서 제 2 논리 상태로 트랜지션된다. 센스 앰프(170)가 동작하는 동안에는 스위치부(130)가 디스에이블 되어야 하기 때문이다. 스위치 인에이블 신호(SW_EN)는 센 스 앰프 인에이블 신호(SA_EN)가 반전된 신호일 수 있다. 그러므로, 센스 앰프 인에이블 신호(SA_EN)가 인버터를 통과하여 반전된 신호를 스위치 인에이블 신호(SW_EN)로 사용할 수 있다.
t2 시간까지 센스 앰프 인에이블 신호(SA_EN)는 제 2 논리 상태이므로 이퀄라이즈 회로(150)의 NMOS 트랜지스터(N150)의 게이트에는 제 2 논리 상태의 센스 앰프 인에이블 신호(SA_EN)가 인가된다. 다만, 제 1 비트라인(BL)의 전압 레벨과 제 2 비트라인(/BL)의 전압 레벨의 차이가 매우 작으므로 NMOS 트랜지스터(N150)는 턴 온되지 않는다. 즉, NMOS 트랜지스터(N150)의 게이트와 소스간 전압(Vgs)이 트랜지스터의 임계 전압(Vth)보다 작으므로 제 2 논리 상태의 센스 앰프 인에이블 신호(SA_EN)가 게이트에 인가되어도 NMOS 트랜지스터(N150)는 사실상 턴 오프 상태에 있게 된다.
t2 시간이 경과하고 센스 앰프 인에이블 신호(SA_EN)가 제 1 논리 상태가 되면, 센스 앰프(170)는 인에이블 되어 출력 데이터 쌍(SA_DATA, SA_DATAB)의 전압 레벨의 차이를 증폭한다. 센스 앰프(170)의 증폭 동작은 t3 시간에서 종료하게 된다. t3 시간이 경과하면 센스 앰프 인에이블 신호(SA_EN)는 다시 제 2 논리 상태가 되어 센스 앰프(170)는 디스에이블되고, 스위치 인에이블 신호(SW_EN)는 제 1 논리 상태가 되어 턴 온된다. 이 때, 프리차지 인에이블 신호(PRECH_EN)가 제 1 논리 상태가 되면서 프리차지부(110)는 프리 차지 동작을 수행한다. t3 시간이 되면 센스 앰프 인에이블 신호(SA_EN)가 제 2 논리 상태이고 출력 데이터 쌍(SA_DATA, SA_DATAB)의 전압 레벨의 차이가 큰 상태이므로 이퀄라이즈 회로(150)가 턴 온된 다. 즉, 센스 앰프(170)에 의하여 제 2 비트라인(/BL)의 전압 레벨이 크게 감소하였으므로 NMOS 트랜지스터(N150)의 게이트와 소스간 전압(Vgs)이 트랜지스터의 임계 전압(Vth)보다 큰 상태가 되어 NMOS 트랜지스터(N150)가 턴 온된다. 따라서, t3 시간부터 이퀄라이즈 회로(150)는 인에이블되어 제 1 비트라인(BL)의 전압 레벨과 제 2 비트라인(/BL)의 전압 레벨을 동일한 전압 레벨로 조절하기 시작하고, 이후 소정의 시간 경과 후 프리차지 회로(110)가 프리차지 동작을 시작한다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 빠르게 제 1 비트라인(BL) 및 제 2 비트라인(/BL)의 전압 레벨을 프리차지 시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치(300)의 회로도이다.
도 3을 참조하면, 반도체 메모리 장치(300)는 복수의 프리차지부(310_1, 310_2, ...), 복수의 스위치부(330_1, 330_2, ...), 이퀄라이즈 회로(350) 및 센스 앰프(370)를 구비할 수 있다.
이하에서는 n개(n은 자연수)의 프리차지부(310_1, 310_2, ... , 310_n) 및 n개의 스위치부(330_1, 330_2, ... , 330_n)가 있고, 각각의 제 1 내지 제 n 프리차지부(310_1, 310_2, ... , 310_n) 및 제 1 내지 제 n 스위치부(330_1, 330_2, ... , 330_n)는 n개의 비트라인 쌍(BL_1, /BL_1, BL_2, /BL_2, ... , BL_n, /BL_n)과 연결되어 있으며, 제 1 비트라인 쌍(BL_1, /BL_1)을 통하여 데이터를 출력하는 경우를 가정하여 설명한다.
제 1 비트라인 쌍(BL_1)을 통하여 데이터를 출력하여야 하므로, 제 2 내지 제 n 스위치부(330_2, ... , 330_n)는 모두 턴 오프되어야 한다. 그러므로, 제 2 내지 제 n 스위치 인에이블 신호(SW_EN_2, ... , SW_EN_n)는 계속하여 제 2 논리 상태를 유지한다. 제 2 내지 제 n 스위치부(330_2, ... , 330_n)가 모두 디스에이블 된 상태이고 제 1 스위치 인에이블 신호(SW_EN_1)는 도 1 및 도 2의 스위치 인에이블 신호(SW_EN)와 동일한 파형을 가진다. 따라서, 반도체 메모리 장치(300)는 도 1의 반도체 메모리 장치(100)와 동일하게 동작하므로 이하에서 반도체 메모리 장치(300)의 동작에 관한 상세한 설명은 생략한다.
이상에서는 제 1 비트라인 쌍(BL_1, /BL_1)을 통하여 데이터를 출력하는 경우를 가정하였으나, 제 k 비트라인 쌍(BL_k, /BL_k)(k는 1이상 n이하의 자연수)을 통하여 데이터를 출력하는 경우도 마찬가지로 제 1 내지 제 n 스위치부(330_1, ... , 330_n) 중 제 k 스위치부(330_k)를 제외한 스위치부들(330_1, ... , 330_k-1, 330_k+1, ... , 330_n)을 모두 디스에이블 시키면 된다.
도 4는 본 발명의 반도체 메모리 장치와 종래의 반도체 메모리 장치의 프리차지 되는 시간을 비교하기 위한 파형도이다.
도 1, 도 2 및 도 4를 참조하면, 프리차지 인에이블 신호(PRECH_EN), 센스 앰프 인에이블 신호(SA_EN) 및 스위치 인에이블 신호(SW_EN)는 앞서 설명한 것과 동일한 파형을 가지고 있으므로 설명을 생략한다.
(a)는 종래의 반도체 메모리 장치에서 센스 앰프의 출력 데이터(SA_DATA_0, SA_DATAB_0)이고, (b)는 본 발명의 반도체 메모리 장치(100)의 센스 앰프의 출력 데이터(SA_DATA_1, SA_DATAB_1)를 나타낸 파형도이다. (b)는 도 2의 센스 앰프의 출력 데이터(SA_DATA, SA_DATAB)의 파형을 보다 구체적으로 도시한 파형도이다.
종래의 반도체 메모리 장치에서는 스위치부가 인에이블된 후 프리차지부에서 프리차지 동작을 수행한다. 또한, 센스 앰프 인에이블 신호(SA_EN)가 인버터를 통과한 신호를 스위치 인에이블 신호(SW_EN)로 사용한다. 그러므로, 센스 앰프 인에이블 신호(SA_EN)가 제 2 논리 상태가 되는 t3 시간보다 소정의 시간이 경과한 t4 시간이 되어야 후 스위치 인에이블 신호(SW_EN)가 제 1 논리 상태가 된다. 따라서, 종래의 반도체 메모리 장치는 스위치 인에이블 신호(SW_EN)가 제 1 논리 상태가 되는 t4 시간부터 프리차지 동작을 수행하였다. 그러나, 본 발명의 경우 스위치 인에이블 신호(SW_EN)가 아닌 센스 앰프 인에이블 신호(SA_EN)에 응답하여 이퀄라이즈 회로(150)가 t3 시간부터 인에이블 된다. 그러므로, t3 시간부터 제 1 비트라인(BL_1)의 전압 레벨은 감소하고 제 2 비트라인(/BL_1)의 전압 레벨은 증가한다. t4 시간이 되면 스위치 인에이블 신호(SW_EN)에 응답하여 스위치부(130)가 인에이블되고 프리차지부(110)에서 프리차지 동작을 수행하므로 제 1 비트라인(BL_1) 및 제 2 비트라인(/BL_1)의 전압 레벨이 함께 증가한다. 따라서, 본 발명은 t5 시간에서 프리차지가 완료되는 반면, 종래의 경우는 t6 시간에서 프리차지가 완료되므로, 본 발명의 반도체 메모리 장치의 프리차지 동작을 수행하는 시간이 종래에 비하여 감소하였다. 또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 앞서 설명한 종래의 로컬 프리차지 방식과 같이 별도의 제 2 프리차지부를 제어하는 별도의 제어부가 필요없다. 즉, 본 발명의 실시예에 따른 반도체 메모리 장치는 별도의 제어 신호없이 센스 앰프 인에이블 신호(SA_EN)에 응답하여 이퀄라이즈 회로가 동작하므 로, 상기 로컬 프리차지 방식에 비하여 메모리의 전체 면적의 증가를 최소화하였다.
본 발명의 반도체 메모리 장치는 SRAM(Static Random Access Memory)일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 프리 차지 시간을 감소시키는 반도체 메모리 장치는 메모리의 전체 면적의 증가를 최소화하면서 프리차지 동작을 수행하는 시간을 감소시킬 수 있는 장점이 있다.

Claims (19)

  1. 센스 앰프 인에이블 신호에 응답하여 제 1 비트라인 및 제 2 비트라인을 통하여 전송되는 데이터의 차이를 감지하고 증폭하는 센스 앰프;
    프리차지 인에이블 신호에 응답하여 상기 제 1 비트라인 및 제 2 비트라인의 전압 레벨을 프리차지 전압 레벨로 프리 차지(precharge)하는 프리차지부; 및
    상기 센스 앰프 및 상기 프리차지부와 연결되고, 상기 센스 앰프 인에이블 신호에 응답하여 상기 제 1 비트라인 및 제 2 비트라인 전압 레벨을 동일한 전압 레벨로 조절하는 이퀄라이즈(equalize) 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 이퀄라이즈 회로는,
    게이트에 상기 센스 앰프 인에이블 신호가 인가되고 제 1 단에 상기 제 1 비트라인이 연결되며 제 2 단에 상기 제 2 비트라인이 연결되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 NMOS 트랜지스터는,
    상기 센스 앰프가 디스에이블되는 순간 턴 온되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 이퀄라이즈 회로는,
    상기 센스 앰프 인에이블 신호가 제 1 논리 상태인 경우 디스에이블되고 상기 센스 앰프 인에이블 신호가 제 2 논리 상태인 경우 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 센스 앰프는,
    상기 센스 앰프 인에이블 신호가 제 1 논리 상태인 경우 인에이블되고 상기 센스 앰프 인에이블 신호가 제 2 논리 상태인 경우 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 프리차지부는,
    상기 프리차지 인에이블 신호가 제 1 논리 상태인 경우 인에이블되고 상기 프리차지 인에이블 신호가 제 2 논리 상태인 경우 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 프리차지부 및 상기 이퀄라이즈 회로와 연결되고, 스위치 인에이블 신호에 응답하여 상기 제 1 비트라인 및 상기 제 2 비트라인에 인가된 데이터의 전송 여부를 결정하는 스위치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 스위치부는,
    상기 센스 앰프가 동작하는 동안 디스에이블되어 상기 데이터를 전송하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 스위치 인에이블 신호는,
    상기 센스 앰프 인에이블 신호가 반전된 신호인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 반도체 메모리 장치는,
    SRAM(Static Random Access Memory)인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 내지 제 n 비트라인 쌍(n은 자연수) 중 제 k 비트라인 쌍(k는 1이상 n이하의 자연수)을 통하여 데이터를 출력하는 반도체 메모리 장치에 있어서,
    센스 앰프 인에이블 신호에 응답하여 상기 제 k 비트라인 쌍을 통하여 전송되는 데이터의 차이를 감지하고 증폭하는 센스 앰프;
    프리차지 인에이블 신호에 응답하여 상기 각각의 제 1 내지 제 n 비트라인 쌍의 전압 레벨을 프리차지 전압 레벨로 프리 차지(precharge)하는 제 1 내지 제 n 프리차지부;
    상기 각각의 제 1 내지 제 n 프리차지부와 연결되고, 제 1 내지 제 n 스위치 인에이블 신호 각각에 응답하여 상기 제 k 비트라인 쌍을 통하여 전송되는 데이터를 출력하는 제 1 내지 제 n 스위치부; 및
    상기 센스 앰프 및 상기 제 1 내지 제 n 스위치부와 연결되고, 상기 센스 앰프 인에이블 신호에 응답하여 상기 제 k 비트라인 쌍의 전압 레벨을 동일한 전압 레벨로 조절하는 이퀄라이즈(equalize) 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 이퀄라이즈 회로는,
    게이트에 상기 센스 앰프 인에이블 신호가 인가되고 제 1 단 및 제 2 단에 상기 제 k 비트라인 쌍이 연결되는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 NMOS 트랜지스터는,
    상기 센스 앰프가 디스에이블되는 순간 턴 온되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 이퀄라이즈 회로는,
    상기 센스 앰프 인에이블 신호가 제 1 논리 상태인 경우 디스에이블되고 상기 센스 앰프 인에이블 신호가 제 2 논리 상태인 경우 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제11항에 있어서, 상기 센스 앰프는,
    상기 센스 앰프 인에이블 신호가 제 1 논리 상태인 경우 인에이블되고 상기 센스 앰프 인에이블 신호가 제 2 논리 상태인 경우 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제11항에 있어서, 상기 제 1 내지 제 n 프리차지부는,
    상기 프리차지 인에이블 신호가 제 1 논리 상태인 경우 인에이블되고 상기 프리차지 인에이블 신호가 제 2 논리 상태인 경우 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제11항에 있어서,
    상기 제 k 스위치부는 상기 센스 앰프가 동작하는 구간 이외에는 인에이블되고, 상기 제 1 내지 제 n 스위치부들 중 제 k 스위치부를 제외한 스위치부들은 계속하여 디스에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제11항에 있어서,
    제 k 스위치 인에이블 신호는 상기 센스 앰프 인에이블 신호가 반전된 신호이고, 상기 제 1 내지 제 n 스위치 인에이블 신호들 중 제 k 스위치 인에이블 신호를 제외한 신호들은 계속하여 제 2 논리 상태인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제11항에 있어서, 상기 반도체 메모리 장치는,
    SRAM(Static Random Access Memory)인 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120130072A (ko) * 2011-05-20 2012-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신호처리회로
KR20120130070A (ko) * 2011-05-20 2012-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치 및 신호 처리 회로

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177631B2 (en) * 2009-09-22 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit with switch between sense amplifier and data line and method for operating the same
US8451675B2 (en) * 2011-03-31 2013-05-28 Mosys, Inc. Methods for accessing DRAM cells using separate bit line control
CN104008772B (zh) * 2013-02-26 2017-09-15 旺宏电子股份有限公司 相变化存储器及其读取方法
US9147449B2 (en) * 2013-02-26 2015-09-29 Macronix International Co., Ltd. Reference and sensing with bit line stepping method of memory
US9391617B2 (en) * 2013-03-15 2016-07-12 Intel Corporation Hardware-embedded key based on random variations of a stress-hardened inegrated circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408438A (en) * 1993-06-01 1995-04-18 Matsushita Electric Industrial Co., Ltd. Semiconductor memory
KR20000009542A (ko) 1998-07-25 2000-02-15 이종수 엘리베이터의 환풍장치
KR100324413B1 (ko) 1999-07-09 2002-02-27 호승호 현수막 자동 회전 장치
KR20040004917A (ko) 2002-07-06 2004-01-16 삼성전자주식회사 액정 표시 장치
JP3967693B2 (ja) * 2003-05-23 2007-08-29 株式会社東芝 半導体メモリ
KR20070044697A (ko) * 2005-10-25 2007-04-30 주식회사 하이닉스반도체 비트라인 센스앰프

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120130072A (ko) * 2011-05-20 2012-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신호처리회로
KR20120130070A (ko) * 2011-05-20 2012-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치 및 신호 처리 회로

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