CN1271945A - 非易失性半导体存储器 - Google Patents

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Abstract

一种非易失性半导体存储器,能够缩短在读出电路中确定读电压需要的时间和提高数据读出速度。具有反馈型偏置电路,用于响应在存储单元的地址出现的第一定时信号,根据地址选择让电流从负载电路经位线译码器到将与位线和字线连接的存储单元,使预定偏置电流将提供到位线和用于让电流根据存储单元的接通状态或断开状态流动,在与负载电路连接点产生读电压和预充电电路,用于响应定时信号的不同阶段控制通过位线的电流。

Description

非易失性半导体存储器
本发明涉及一种非易失性半导体存储器，其能够加快读电压的确定，从而使读出储存的信息的操作加快。
在半导体存储器中，对于读出和写入储存的信息所需的存取时间的加速是为了改善它们的性能的一个重要的任务。不用说对于非易失性半导体存储器例如闪速存储器或类似装置是同样的。
近年来，有一个趋向是非易失性半导体器件的结构被减小以便增加存储容量，它存在漏电干扰的问题。
例如，在闪速存储器的情况中，由于高电压应用到构成一个存储单元的尺寸缩小的浮动栅型MOSFET(金属氧化物半导体场效应晶体管)的漏极变得困难，它必需鉴别处在通过使用大约0.5V(伏)的低电压作为要被施加到该存储单元的偏压造成浮动栅被注入电荷的存储单元(以下也可以称为“断开单元”)，其造成电流不从处在电荷已经被从浮动栅释放的状态中的一个存储单元(以下可以称为“接通单元”)流出，允许电流流动。
因此，需要可靠地检测用于从存储单元读出储存的信息的小的电压差值，而且用于确定输出状态需要的时间同样地尽可能地缩短以便允许高速率读取。
以下将描述一个常规的非易失性半导体存储器的操作的例子和电路结构。
图8示出在常规的非易失性半导体存储器中的读出电路的一个例子的示意电路图。图9是用于说明一个反馈型偏置电路的操作的一个曲线图。图10是用于常规的非易失性半导体存储器的一个读出时限生成电路的方框图。图11是示出常规的非易失性半导体存储器中读操作的一个时序图。图12A、12B是用于说明在常规的非易失性半导体存储器中输出状态确定的示图。
如图8所示，在常规的非易失性半导体存储器中的读出电路主要构成为：从存储单元阵列(未示出)中通过位线BLm和字线WLn选定的一个存储单元Mmn，所示的用于选择位线BLm一个位线译码器BDEm，一个反馈型偏置电路1，一个负载电路2，一个预充电电路3，一个读出电路(SA)4和一个锁存电路5。
而且，如图8描述的，反馈型偏置电路具有N沟道晶体管11、12、13和14，和P沟道晶体管15和16。N沟道晶体管11的漏极连接到负载电路2，在该N沟道晶体管和负载电路2之间的连接点在下文中被称作“节点C”。N沟道晶体管21的源极连接到位线译码器BDEm，他们之间的连接点此后称作“节点B”。N沟道晶体管11的栅极连接到N沟道晶体管14的漏极，在它们之间的连接点此后被称作“节点A”。P沟道晶体管15的源极连接到电源VDD，它的漏极连接到节点A，它的栅极连接到读出放大器触发信号SAE的线路。P沟道晶体管16的源极连接到电源VDD，它的漏极连接到N沟道晶体管12的漏极，它的栅极连接到读出放大器触发信号SAE的线路。N沟道晶体管12的栅极连接到它的漏极，它的源极连接到节点A。N沟道晶体管13的漏极连接到节点A，它的源极连接到接地线，它的栅极连接到读出放大器触发信号SAE的线路。N沟道晶体管14的漏极连接到节点A，它的源极连接到接地线，它的栅极连接到节点B。
负载电路2具有一个P沟道晶体管21和一个N沟道晶体管22。P沟道晶体管21的源极连接到电源VDD，它的漏极连接到N沟道晶体管22的漏极，它的栅极连接到读出放大器触发信号SAE的线路。N沟道晶体管22的栅极连接到它的漏极，它的源极连接到节点C。预充电电路3具有一个P沟道晶体管31和一个N沟道晶体管32。P沟道晶体管31的源极连接到电源VDD，它的漏极连接到N沟道晶体管32的漏极，它的栅极连接到位线预充电信号ATDP的线路。N沟道晶体管32的源极连接到节点B，它的栅极连接到节点A。
读出电路4是由一个比较电路构成，比较电路用于将来自参考电路(未示出)一个参考电压VREF与在连接到反馈型偏置电路1的沟道晶体管11的漏极的节点C的一输出电压VA比较，以产生表现比较结果的一个信号。锁存电路5是由响应读出放大器输出闭锁信号LAT用于锁住读出电路4的输出的一个电路构成。
反馈型偏置电路1具有向存储单元Mmn提供一个预定偏压VB的功能。通过作为由电源VDD向反馈型偏置电路1提供的一个恒流源，负载电路2起一个负载作用。预充电电路3用于当位线DLm被选择时向位线BLm提供预充电电流。读出电路4适合于通过将来自反馈型偏置电路1的读出输出电压VA与来自参考电路(未示出)的参考电压比较，判断存储单元Mmn是在接通单元状态或在断开单元状态。锁存电路5适合于锁住显示读出电路4判断结果的一个信号，并产生输出数据。在反馈型偏置电路1，在不执行读取时，由于读出放大器触发信号SAE是高位，P沟道晶体管15和16被截止而N沟道晶体管导通，在节点A的电压VF几乎是0(零)伏特，由于N沟道晶体管11是在截止状态，所以反馈型偏置电路的电压V是0(零)伏特。另一方面，当在执行读取时，由于读出放大器触发信号SAE是低位，所以P沟道晶体管15和16导通，N沟道晶体管13截止，由于自电源VDD流动通过P沟道晶体管15构成的开关的电流和从电源VDD流动通过P沟道晶体管16构成的开关和通过N沟道晶体管12构成的恒流源负载的电流流动进入N沟道晶体管14，所以在节点A产生的电压VF被提供到N沟道晶体管11的栅极。虽然这引起电流通过N沟道晶体管11流动而且在节点B将产生预定偏压VB，由于预定偏压VB的线路被连接到N沟道晶体管14的栅极，所以流过N沟道晶体管的电流基于预定的偏压VB变化，因此在节点A的将被提供到N沟道晶体管11的栅极的电压VF改变。由于如上述这样的反馈控制被运用，所以在节点B的预定偏压VB几乎变成稳态不变的。
图9是说明在操作的时候，在反馈型偏置电路1中包含的各个零组件处电流分布的曲线图，在图9中，“Ia”表示对应于在N沟道晶体管14的漏极和源极之间的电压VDS的电流，“Ia1”到“Ia6”表示流动通过基于栅极不同的电压(VG1到VG6)变化的N沟道晶体管14的电流特性，同时“Ib”表示对应于在P沟道晶体管15的漏极和源极之间电压VDS的电流，“Ic”表示流动通过由P沟道晶体管16和N沟道晶体管12构成的电路的电流特性。“Ib+Ic”表示流动通过沟道晶体管15的电流、流动通过P沟道晶体管16的电流以及流动通过N沟道晶体管12的电流的和。此时，在节点B的预定偏压VB是随着在点P的N沟道晶体管14的栅压(VG)确定的，在此电流Ia和电流Ib+Ic达到平衡。
在负载电路2中，执行读出时，由于读出放大器触发信号SAE成为高位，P沟道晶体管21导通，来自电源VDD的电流I1通过构成恒流源负载的N沟道晶体管22提供到反馈型偏置电路1的N沟道晶体管11。
预充电电路3具有在读出周期的早期的阶段在位线预充电信号ATDP成为低位之后，在读操作时通过位线提供电流I2加快在节点B预定偏压VB上升的功能，其中电流I2是通过与反馈型偏置电路1的N沟道晶体管11串接的操作的N沟道晶体管32提供到位线的。
在日本的公开专利申请平2-285593中公开了类似于上面所描述的一种预充电电路。
通过将在节点C的电压VA与来自参考电路(未显示)的参考电压VREF比较，读出电路4被用于产生一输出信号，该输出信号具有基于相对于参考电压VREF的电压VA的电平改变的一个逻辑电平。
通过响应读出放大器输出锁住信号LAT锁住来自读出电路4的输出信号，锁存电路5在存储单元在接通单元状态时工作，以输出数据“1”，而且在断开单元状态时输出数据“0”。
接下来，通过参照图8将在下面描述常规的非易失性半导体器件中的读出电路的操作。
在位线译码器BDEm中，当位线BLm被选择时，位线选择信号A1和A2是高位，位线选择晶体管Tm1和Tm2被导通而且存储单元Mmn被连接到位线BLm。此外，通过选择字线WLn，存储单元Mmn是处在允许读取的接通状态或断开状态。
在读出周期的最初阶段，当读出放大器触发信号SAE达到高位时，节点B的预定偏压VB变成0(零)伏特。此时，由于在反馈型偏置电路1中的N沟道晶体管14被截止，且节点A的电压VF为最大值，N沟道晶体管11导通而且电流I1变成最大值。
这引起位线BLm的附加的电容器(有布线电容、存储单元Mmn的漏极电容或类似电容)将被预充电，导致在节点B的电压VB逐渐的增加。当预定偏压VB增加时，一个电流流动通过N沟道晶体管14而且在节点A的电压VF降低，引起N沟道晶体管11的电流I1降低。而且，当反馈型偏置电路1的反馈操作会聚在终止并且在节点B的预定偏压VB达到一个预定存储单元漏极电压(例如，0.5V)时，如果存储单元Mmn是在接通单元状态，那么存储单元Mmn是在电流可以流动的状态，一个存储单元电流流过N沟道晶体管11，而如果存储单元是在断开单元状态，则没有存储单元电流流动。因此，由于存储单元Mmn在断开单元状态(在断开电压状态)在节点C电压VA增加，而且如果存储单元Mmn在接通单元状态(在接通电压状态)电压降低，所以，当产生在接通电压和断开电压断开电压之间的中间的电压作为来自参考电路(未示出)的一个参考电压VREF时，读出电路4适合用于将电压VA与电压VREF比较以产生表现出在断开单元状态和接通单元状态之间区别的一输出。
通过响应读出放大器输出锁住信号LAT工作以锁住读出电路4的输出信号，而且在存储单元在断开单元状态时输出数据“0”，在接通单元状态时输出数据“1”。在图8示出的预充电电路3中，在读出放大器触发信号SAE为有效的读出周期的最初阶段的一个短时间内，位线预充电信号ATDP为低而且P沟道晶体管21导通，引起将被从电源VDD提供到位线的电流I2通过与N沟道晶体管11串接的控制的N沟道晶体管32用于预充电，其引起在节点B的预定偏压VB的上升加快，而且用于确定节点C电压VA的速度将提高。
图10是图8所示读出电路中的读出时序生成电路的简略方框图。读出时序生成电路主要地是由地址变化检测信号生成电路101和脉冲发生电路102构成。地址变化检测信号发生电路101有一地址变化检测电路103适合于检测包含在一外部地址输入信号AO中的名址数据的变换点，而且适合于产生一地址变化检测信号OS。脉冲发生电路102通过内含的内部的脉冲发生电路(未显示)而且响应地址变化检测信号OS工作以产生用于激活读出电路的读出放大器触发信号SAE，用于在读出周期的最初阶段当读出放大器触发信号SAE保持有效时激活预充电电路3的位线预充电信号ATDP，以及用于在锁存电路5锁住读出电路4的输出的读出放大器输出锁住信号LAT。
接下来将参照图11描述常规的非易失性半导体存储器中的读操作。在图11中示出了图8示出的常规的非易失性半导体存储器中的读出电路的各个零组件的信号。响应外部地址输入信号AO到Ai，从地址变化检测信号发生电路101(图10)输出地址变化检测信号OS，它造成将从脉冲发生电路102*(图10)(在图中符号“*”代表反相的信号)产生读出放大器触发信号SAE、位线预充电信号ATDP*以及读出放大器输出锁住信号LAT。在图8所示的读出电路中，读出放大器触发信号SAE*和位线预充电信号ATDP*被作为非反相的信号输入，而且无效的状态被改变为有效状态。
在反馈型偏置电路1中，当产生读出放大器触发信号SAE*时，P沟道晶体管15和16导通而N沟道晶体管13截止，其造成电流I1将通过负载电路2和N沟道晶体管11供给位线。
当读出放大器触发信号SAE*有效期间的最初阶段产生位线预充电信号ATDP*时，来自预充电电路3的电流I2通过位线。因此，电流IM(＝I1+I2)流过位线并进行预充电。当在反馈型偏置电路1中的反馈操作被完成而且由预充电电路3完成预充电时，确定在节点C的电压VA是基于存储单元的断开状态或接通状态的断开位电位VA(OFF)或接通位电位VA(ON)。响应于读出放大器输出锁住信号LAT，锁存电路5工作以锁住读出电路4的输出。然而，虽然图3所示常规的非易失性半导体存储器装备有预充电电路3以缩短预充电位线所需时间，由于在位线被预充电之后变成能够读数据之前需要许多时间，所以妨碍了非易失性半导体存储器中的操作的加速。
图12A和12B是放大的视图，示出了当出现图8所示的常规的非易失性半导体存储器的读出电路中产生的读输出时电压和电流的变化，而且也解释输出状态的确定，其中图12A示出电压变化而图12B示出电流变化。在图8所示的常规的读出电路中，从位线预充电信号ATDP变成无效的某一个时期过去之后，确定读出数据。作为在常规的读出电路中的读出数据确定中的此类延迟的原因，以下的两点可以被考虑。
(1)在充电电路3中，当位线预充电信号已经变成无效的而P沟道晶体管31已经截止时，在P沟道晶体管31的输出端(即漏极)上电位上升到电源电压VDD。由于在P沟道晶体管31的输出端有布线电容、漏电容或类似电容，电流I2流动，在位线预充电信号ATDP变成无效的之后，由于在电容器充电期间存在电荷所以它的电位上升到电源电压VDD。然而，由于流过位线的电流IM是常数，在流过N沟道晶体管11的单元电流I1(它是在这一点上的一个存储单元电流)降低而且确定接通位电位VA(ON)之前需要时间，其中该接通位电位VA是当存储单元在接通单元状态时使用的读出电压。在图12B中，“t”代表基于电流I2，在位线预充电信号ATDP变成无效的之后出现的引起数据读出速度降低的时间。
(2)当反馈型偏置电路的输出1被断开时，位线被预充电直到在节点3的预定偏压VB改变到它的断开电平为止，在这个状态中，确定在节点C的电压VA。在产生参考电压VREF的参考电路(未示出)中实现与上述相同的操作。在读出电路4中，做出电压VA和电压VREF之间的比较，然而，在这一点上，由于在节点C的电压VA上升到超过允许读出电路4的比较操作的一个电平(即，差动工作点)，所以在电压VA达到在差动工作点的值之前需要许多时间，因此引起读出速度的降低。为了降低在节点C电压VA中的接通位电位和断开位电位之间差值，用于流通漏电电流的一个负载被连接到位线，然而，如果流过反馈型偏置电路1的电流I1是0(零)，那么在节点C电压VA几乎上升到电源电压VDD。这是因为对于通过过充电提高在节点C的电压VA需要时间，以便降低归于通过N沟道晶体管11的流动的电流和归于从具有电压VA的节点C的放电荷造成的差动工作点值。相反，在参考电路中，由于在接通单元状态的存储单元总是被连接的，所以电压VREF不存在上升趋势。
考虑到上面的问题，本发明的目的是提供一种非易失性半导体存储器，其能够缩短确定读出电压需要的时间并且能够提高数据读出速度。
根据本发明的第一方面，提供的一种非易失性半导体存储器包括：
一个偏压供给电路，其响应在一个存储单元的一地址被选择时产生的第一个定时信号，根据选择的该地址由位线选择电路通过让一个电流从负载电路流到将被连接到该位线的存储单元，用于对一位线提供一个预定偏压，而且通过按照该存储单元的接通状态或断开状态让一个电流流动，用于产生在与负载电路连接的一个点上的读出电压，
一个预充电电路，其响应在第二定时信号有效时在早期的阶段产生的第二定时信号，用于让一电流流到该位线；以及
在当第二定时信号有效时的最后阶段，预充电电路工作以中断电流。
通过上述的配置，在预充电完成时由于预充电电路附加的电容放电电流造成的延迟可以被降低，而且数据读出速度可以提高。
在前述的情况中，较好的模式是负载电路由与恒流源电路串联连接的开关电路构成，该开关电路响应于的第一个定时信号被接通。
而且，在其中一个较好的方式是开关电路由一个P沟道晶体管构成，它的源极连接到电源，第一个定时信号被提供给它的栅极，它的漏极连接到恒流源电路，其中恒流源是由N沟道晶体管构成，它的漏极连接到P沟道晶体管的漏极，它的栅极连接到N沟道晶体管的所述的漏极，它的源极连接到偏压提供电路。
而且，一个较好的方式是偏压提供电路是由具有电流控制电路和一反馈电路的一反馈型偏置电路构成，该控制电路响应于一个控制信号工作以让来自电源的电流通过负载电路到所述的位线，而且反馈电路按照在偏置线路上存在的偏压工作，以向电流控制电路反馈一个当电流自电流源电路流出时它的电压降低的信号作为控制信号。
而且，一个较好的方式是在其中电流控制电路是由N沟道晶体管构成，它源极连接到负载电路，控制信号被提供到它的栅极，它的漏极连接到位线，在其中反馈电路是由N沟道晶体管构成，它的源极连接到接地线，偏压被施加到它的栅极，它的漏极连接到电流源电路，在其中控制信号是从在N沟道晶体管的漏极和电流源电路之间的一个点输出的。
而且，在其中一个较好的方式是电流源电路由串联连接的第一个电流源部分和第二电流源部分和恒流源构成，第一个电流源部分响应第一定时信号开启，响应于第一定时信号第二电流源部分的开关电路将被开启，第一电流源部分和第二电流源部分被并联连接在电源和反馈电路之间。
而且，在其中一个较好的方式是第一电流源部分由一第一P沟道晶体管构成，它的源极连接到电源，第一个定时信号被提供给它的栅极，它的漏极连接到反馈电路，其中第二电流源部分是由一第二P沟道晶体管和一N沟道晶体管构成，第二P沟道晶体管的源极连接到电源，第一定时信号被提供到它的栅极，它的漏极连接到一个N沟道晶体管的漏极，而该N沟道晶体管的漏极连接到第二P沟道晶体管的漏极，第二P沟道晶体管的栅极连接到该N沟道晶体管的漏极而它的源极连接到反馈电路。
而且，其中一个较好的方式是包括与反馈电路并联连接的接地电路，用于在第一定时信号是无效的同时将从反馈电路输出的控制信号端子连接到接地线。
而且，在其中一个较好的方式是接地电路由一N沟道晶体管构成，它的漏极连接到构成反馈电路的N沟道晶体管的漏极，第一定时信号被提供给它栅极，它的源极连接到接地线。
而且，在其中一个较好的方式是预充电电路由响应第二定时信号开启的第一开关装置、连接在电源和位线之间响应控制信号控制电流的电流控制装置、以及连接在电源和位线之间响应第二定时信号的反相的信号关断的第二开关电路构成。
而且，在其中一个第一个较好的方式是第一开关电路由P沟道晶体管构成，它的源极连接到电源，第二个定时信号被提供给它的栅极，它的漏极连接到电流控制部分，其中电流控制部分是由第一N沟道晶体管构成，它的漏极连接到P沟道晶体管的漏极，控制信号被提供到它的栅极，它的源极连接到第二开关电路，在其中第二开关电路是由第二N沟道晶体管构成，它的漏极连接到第一N沟道晶体管的漏极，第二定时信号通过一反相器被提供到它的栅极，它的源极连接到位线。
而且，在其中一个较好的方式是预充电电路由连接在电源和位线之间的用于响应于控制信号让电流从电源流出的一个电流控制部分，以及连接在电源和位线之间的响应于第二定时信号关断的开关电路构成。
而且，在其中一个较好的方式是电流控制部分由一N沟道晶体管构成，它的漏极连接到电源，控制信号被提供到它的栅极，它的源极连接到开关电路，在其中开关电路是由P沟道晶体管构成，它的源极连接到N沟道晶体管的源极，第二定时信号被提供到它的栅极，它的漏极连接到位线。
而且，在其中一个较好的方式是包括用于在第二定时信号为有效时的最后阶段，在负载电路和电流控制电路之间的连接点和电流控制电路的输入端之间建立短路的均衡电路。
通过装备均衡电路，当位线预充电信号为有效时的最后阶段，建立在负载电路和电流控制电路之间的短路，如果在负载输出端的电压太高或太低，在当预充电位线为有效时的最后阶段，该电压被强制地造成具有与接通单元状态相当的一个电压和与断开单元状态相当的一个电压之间的一中间的值，从而防止读出电压的确定时间的延迟，因此提高了数据读出速度。
此外，在其中一个较好的方式是均衡电路由N沟道晶体管构成，它的漏电连接到构成电流控制电路的N沟道晶体管的漏极，当第二定时信号为有效时的最后阶段产生的第三定时信号被提供到它栅极，它的源极连接到构成电流控制电路的N沟道晶体管的栅极。
通过下面结合附图进行的描述，本发明的上面的和其他的目的，优点和特征将变得更加明显。
图1是示出根据本发明第一实施例的非易失性半导体存储器中的读出电路的结构的一个原理电路图；
图2是示出根据本发明第二实施例的非易失性半导体存储器中的读出电路的结构的一个原理电路图；
图3是示出根据本发明第三实施例的非易失性半导体存储器中的读出电路的结构的一个原理电路图；
图4是为一个曲线图，其示出第三实施例的非易失性半导体存储器中的读出电路中电压和电流的关系；
图5是用于第三实施例的非易失性半导体存储器的读时序产生电路的原理方块图；
图6是示出第三实施例的非易失性半导体存储器中的读操作的一张时序图；
图7A和7B是说明用于第三实施例的非易失性半导体存储器中读取的输出状态的确定的示图；
图8示出在常规的非易失性半导体存储器中的读出电路的一个例子的原理电路图；
图9是用于说明传统的非易失性半导体存储器的常规的反馈型偏置电路工作的一个曲线图；
图10是用于常规的非易失性半导体存储器的一个读出时序生成电路的方框图；
图11是示出常规的非易失性半导体存储器中读操作的一个时序图：
图12A、12B是用于说明在常规的非易失性半导体存储器中输出状态确定的示图。
更进一步将参照附图使用各种的实施例详情描述实现本发明的最佳方式。
第一实施例
图1是示出根据本发明第一实施例的非易失性半导体存储器中的读出电路的结构的一个原理电路图。如图1所示，在这实施例的非易失性半导体存储器中的读出电路主要由一个存储单元Mmn，一个位线译码器BDEm，一个反馈型偏置电路1，一个负载电路2，一个预充电电路3A，一个读出电路(SA)4和一个锁存电路5组成。这个实施例的反馈型偏置电路1、负载电路2、读出电路4和锁存电路5的结构是与图8所示的那些电路结构相同的。这个实施例的结构与图8的结构非常不同的是提供的预充电电路3A，它有与图8的预充电电路3不同的结构。预充电电路3A有一个P沟道晶体管31，N沟道晶体管32和33以及一反相器34。P沟道晶体管31的源极连接到电源VDD，它的漏极连接到N沟道晶体管32的漏极，它的栅极连接到位线预充电信号ATDP的线路。N沟道晶体管32的源极连接到N沟道晶体管33的漏极，它的栅极连接到一个节点A。N沟道晶体管33的源极连接到一个节点B而它的栅极连接到反相器34的一输出端。反相器34的一输入端连接到位线预充电信号ATDP的线路。
在预充电电路3A中，通过使读出周期的初期阶段位线预充电信号ATDP低位，P沟道晶体管31导通，而且通过将经过与反馈型偏置电路1的N沟道晶体管11串接工作的N沟道晶体管32的电流I2提供到位线，在读操作时间在节点B的预定偏压VB的上升加速。此外，当位线预充电信号ATDP达到低位时，N沟道晶体管33被截止，其强迫地中断到位线的电流I2。
接下来，通过参照图18将在下面描述这个实施例的非易失性半导体存储器中的读出电路的操作。
在位线译码器BDEm中，当位线BLm被选择时，位线选择信号A1和A2保持高位，位线选择晶体管Tm1和Tm2导通而且存储单元Mmn被连接到位线BLm。此外，当一个字线WLn被选定时，存储单元Mmn是在允许读出接通状态或断开状态中的任一个的状态。
在读周期在最初阶段当读出放大器触发信号SAE达到低位时，在节点B的预定偏压VB变成0(零)伏特。在这个状态中，在反馈型偏置电路1中，N沟道晶体管14被截止而在节点A的电压是最大值，同时N沟道晶体管11导通而电流I1为最大值。这引起位线BLm的附加的电容器(有布线电容、存储单元Mmn的漏极电容或类似电容)将被预充电，导致在节点B的预定偏压VB逐渐的增加。此时，在预充电电路3A中。在读周期的初期阶段，当位线预充电信号ATDP变成低时，P沟道晶体管31导通引起电流I2通过与反馈型偏置电路1中的N沟道晶体管11串接工作的N沟道晶体管32到位线，其引起在读操作中在节点B的预定偏压VB的上升将被加速。
当预定偏压VB增加时，电流流过N沟道14，引起在节点A的电压VF降低而N沟道晶体管11的电流I1将被减少。通过这样的反馈操作，N沟道晶体管12被断开，用于预充电位线的电流I1趋近0(零)。当反馈型偏置电路1的反馈操作收敛于终止而且在节点B的预定偏压VB达到一个预定存储漏极电压(例如0.5V)时，存储单元Mmn更改为允许电流流动的状态，而且如果存储单元是在接通单元状态，基于存储单元电流的电流I1开始流动通过N沟道晶体管11，然而，如果它是在断开单元状态，那么存储单元电流不流动。
在这一点上，当位线预充电信号ATDP达到高位时，N沟道晶体管33受控制以致将被关断而预充电路径被关闭，因此，在预充电电路3A中，停止了由于来自包含布线电容或P沟道晶体管31具有的其它电容的附加容量的具有接近电源电压VDD的电荷放电造成的电流I2的流出，导致电流I1急速增长。
当存储单元是断开单元状态(在断开位电位)时在节点C的电压VA为高位，而且当存储单元是在接通单元状态(在接通位电位)时节点C电压VA是低位，参考电路(未示出)适合于输出在断开电压和接通电压之间的一中间的电压作为参考电压VREF，以致使读出电路4可以将电压VA与电压VREF比较，而且可以产生表现出在断开单元状态与接通单元状态之间区别的一输出。锁存电路5工作以锁住读出放大器4的输出信号，以及在存储单元在断开单元状态时输出数据“0”，在接通单元状态时输出数据“1”。
因此，在这个实施例的非易失性半导体存储器中的读出电路中，当位线预充电信号ATDP变成无效时阻止了从预充电电路3A流出电流I2，来自反馈型偏置电路1的存储单元电流的输出被加快，而由在预充电电路中附加容量放电引起的在节点C电压VA确定的延迟被解决，因此提高了数据读出速度。
第二实施例
图2是示出根据本发明第二实施例的一个非易失性半导体存储器中读出电路结构的原理电路图。如图2所示，这个实施例的读出电路主要由一个存储单元Mmn，一个位线译码器BDEm，一个反馈-型偏置电路1，一个负载电路2，一个预充电电路39，一个读出电路(SA)4和一个锁存电路5构成。这个实施例的反馈型偏置电路1、负载电路2、读出电路4和锁存电路5与第一实施例的那些电路相同。这个实施例不同于第一实施例的结构在于提供了具有与第一实施例的预充电电路3A不同的结构的预充电电路3B。预充电电路3B有一N沟道晶体管35和一个P沟道晶体管36。N沟道晶体管35的源极连接到电源VDD，它的源极连接到P沟道晶体管36的源极，它的栅极连接节点A。P沟道晶体管36的漏极连接到节点B而它的栅极连接到位线预充电信号ATDP的一条线。
在预充电电路3B，当在读出周期的初期阶段位线预充电信号ATDP达到低位时，P沟道晶体管36导通，电流I2从电源VDD通过N沟道晶体管35和与反馈偏置电路1的N沟道晶体管11串接的工作的P沟道晶体管36施加到位线，在读操作时间在节点B的预定偏压VB的上升被加速。而且，当位线预充电信号ATDP达到高位时，P沟道晶体管36被截止而预充电路径被关闭，因此，在预充电电路3B中，可以停止由于来自包含布线电容或P沟道晶体管36保留电容或类似电容的附加电容的并具有接近电源电压VDD的电位的电荷放电引起的流出的电流I2。
接下来，通过参照图2将在下面描述非易失性半导体存储器器件中的读出电路的操作。在这个实施例的和第一实施例的读出电路之间在工作方面的一个不同存在于预充电电路3B中，因此在下面主要地描述预充电电路3B的操作。在读周期的初期阶段，当电流I1流动时，位线BLm的附加的电容(包含布线电容、存储单元Mmn的漏极电容或类似电容)是预充电，节点B的预定偏压VB逐渐增加。在这一点上，在预充电电路3B中，当在读出周期的初期阶段位线预充电信号ATDP达到低位时，P沟道晶体管36导通，电流I2从电源VDD通过N沟道晶体管35和与反馈型偏置电路1的N沟道晶体管串接工作的P沟道晶体管36施加到位线，在读操作时在节点B的预定偏压VB的上升被加速。
当预定偏压VB增加时，在节点A的电压VF降低而N沟道晶体管11的电流I1被减小，而且通过这样的反馈操作，N沟道晶体管11被截止而用于预充电位线的电流I1趋近0(零)。当反馈型偏置电流1的反馈操作收敛于终止，而且在节点B的预定偏压VB达到一个预定存储漏极电压(例如，0.5V)时，存储单元Mmn更改为允许电流流动的状态，而且如果存储单元是在接通单元状态，那么基于存储单元电流的电流I1开始流过N沟道晶体管11。
在这一点上，当位线预充电信号ATDP达到高位时，N沟道晶体管36受控制以致被关断，而且预充电路径被关闭，因此，在预充电电路3B中，停止了由于来自包含布线电容或N沟道晶体管35具有的其它电容的附加容量的具有接近电源电压VDD的电荷放电造成的电流I2的流出，导致存储单元在接通-单元状态时电流I1急速增长。
因此，在这个实施例的非易失性半导体存储器中的读出电路中，由于当位线预充电信号ATDP变成无效时阻止了从预充电电路3B流出电流I2，来自反馈型偏置电路1的存储单元电流的流出被加快，而且由于预充电电路中附加的电容放电引起的、在节点C的电压VA的确定中产生的延迟被解决，因此提高了数据读出速度。
第三实施例
图3是示出根据本发明第三实施例的的非易失性半导体存储器中读出电路结构的原理电路图。图4是为一个曲线图，其示出第三实施例的非易失性半导体存储器中的读出电路中电压和电流的关系。图5是用于第三实施例的非易失性半导体存储器的读时序产生电路的原理方块图。图6是示出第三实施例的非易失性半导体存储器中的读操作的一时序图。图7A和7B是说明用于第三实施例的非易失性半导体存储器中读取的输出状态的确定的示图。如图3所示，在这个实施例的非易失性半导体存储器中的读出电路主要由一个存储单元Mmn，一个位线译码器BDEm，一个反馈型偏置电路3，一个负载电路2，一个预充电电路3A，一个读出电路(SA)4，一个锁存电路5以及一均衡电路6组成。
这个实施例的反馈型偏置电路1、负载电路2、预充电电路3A、读出电路4和锁存电路5的结构是与图1所示第一实施例的那些电路结构相同的，与第一实施例中很大不同的是另外提供了均衡电路6。均衡电路是由N沟道晶体管61构成。N沟道晶体管31的漏极被连接到节点C，它的源极是连接到节点A，它的栅极被连接到均衡信号EQL线路。当位线预充电信号ATDP变成无效时，响应于短时间地出现的均衡信号EQL，均衡电路6开启，因此将在节点C的电压VA均衡到在节点A的电压VF。
参照图4将更进一步详细描写均衡电路6的操作。
在图4中，在预充电完成之后出现的电压和电流之间关系的例子是通过标绘在节点B的预定偏压VB作为横坐标和通过绘制在节点A的电压VF和通过反馈型偏置电路1的N沟道晶体管11流到位线的电流I1作为纵坐标示出的。根据反馈型偏置电路1的工作，当在节点B的预定偏压VB变成低位时，在该节点A的电压VF变成高位，当在节点B的预定偏压VB变成高位时，电压VF变成低位，它提供了反相器的特性。相反，在节点C的电压VA随着节点B的预定偏压VB变大而上升，当预定偏压VB超过一个预定电平时在节点C的电压VA变成恒定的。当在节点B预定偏压VB是零伏特时电流I1是最大值，而且随着预定偏压VB上升，当预定偏压VB为预定电平时，I1减小而且变成零。对应于电流I1变成零时的预定偏压VB的电压VA(由“A”表示)显示断开位电位，而对应于电流I1变成存储单元的设置电流In时的预定偏压VB的电压VA(在图4中由“B”代表)示出接通位电位。当电压VF变成等于电压VA时，出现的电压VF和VA(在图4中由“C”表示)表示通过均衡电路6的工作在节点A和C之间建立短路时出现的电压。
如果由于预充电电路的性能问题位线过充电，在节点C电压VA是在一个非常高的状态(这个状态如图4中D1所示)，在这一点上，在节点C电压VF是在一个非常低的状态(这个状态如图4中E1所示)。另一方面，位线没有充分预充电，在节点C电压VA是在太低的状态(这个状态正如图4中的D2所示)，在这一点上，在节点C电压VA是在太高的状态(这个状态正如图4中E2所示)。当由均衡电路6的工作在节点A和B之间建立短路时，由于在节点C电压VA被强迫地改变到具有断开位和接通位电位之间的中间的电位，其中电压VA为太高或太低状态的状态消失，电压VA趋近断开位和接通位电位可以被迅速地区别的差动工作点B值。
因此，在这个实施例的非易失性半导体存储器中的读出电路中，即使由于预充电电路的不合适的性能和在节点C电压VA太高或太低使位线过充电或预充电不足，由于在节点C电压VA被强迫地改变为具有断开位和接通位电位之间的中间的电位，所以电压VA达到差动工作点值需要的时间被缩短，而且读出速度可以被提高。
此外，这个实施例的非易失性半导体器件中的读出电路的工作除了均衡电路6的工作之外，是与第一实施例的那些电路一样的，因此对它们的详细的描述被省略。
接下来，通过参照图5将在下面描述非易失性半导体存储器器件中的读出电路的结构。用于读的时序产生电路主要是由地址变化检测信号产生电路101和脉冲发生电路102A构成。
地址变化检测信号发生电路101包括一地址变化检测电路103，其工作以检测包含在一外部地址输入信号AO中的地址数据的变换点，而且产生一地址变化检测信号OS。脉冲发生电路102A响应地址变化检测信号OS以及由内含的内部脉冲产生电路(未表现)操作以产生用于激活读出电路的读出放大器触发信号SAE、用于在读出周期的最初阶段当读出放大器触发信号SAE保持高位时激活预充电电路3的位线预充电信号ATDP、用于当位线预充电信号ATDP保持高位时操作在后面的级中的均衡电路的均衡信号EQL，以及用于在锁存电路5锁住读出电路4的输出的读出放大器输出锁住信号LAT。
接下来将参照图6描述这个实施例的非易失性半导体存储器中的读操作。图6示出对于这个实施例的非易失性半导体存储器中的读出电路的零组件的每一信号。响应于外部地址输入信号AO到Ai，从地址变化检测信号产生电路101输出地址变化检测信号OS，它引起脉冲发生电路102A产生读出放大器触发信号SAE*(在图中符号“*”代表反相的信号)，位线预充电信号ATDP*，均衡信号EQL以及读出放大器输出锁住信号LAT。另外，在图3所示读出电路中，读出放大器触发信号SAE*和位线预充电信号TDP*是有效的同时它们未被倒相。
读出放大器触发信号SAE*引起在反馈型偏置电路中P沟道晶体管15和16将导通而N沟道晶体管13将被截止，结果，从负载电路2馈送的I1通过N沟道晶体管11流到位线。此外，当读出放大器触发信号SAE*保持有效的初期阶段，位线预充电信号ATDP*的产生引起电流I2从预充电电路3A流到位线。因此，电流IM(＝I1+I2)流过位线，因此引起进行位线将被预充电。
当在预充电操作的最后阶段产生均衡信号EQL时，在节点C和A之间形成短路，而且电压VA趋近在差动工作点的值。当在反馈型偏置电路1中的反馈操作和由预充电电路3A执行的预充电完成时，根据断开或接通状态，将被输入到读出电路4的在节点C的电压VA被确定为断开位电位(即，断开电位)或接通位电位(即接通电位)。响应于读出放大器输出产生信号LAT，锁存电路5工作以产生读出电路4的输出。
图7A和7B是放大的示图，示出读入非易失性半导体存储器时在读出电路的每一组成部分的电压和电流变化，图7A和7B分别地示出电压和电流变化。在图7A和7B示出的电压和电流变化是当预充电电路3A的预充电能力不足时的例子。如图7A和7B描述的，由于来自预充电电路3A的电流I2很小，即使在预充电完成之后，在节点C电压VA也没有达到差动工作点值，在差动工作点值处流过反馈型偏置电路1的沟道晶体管的电流变成零。然而，通过在位线预充电信号ATDP为无效时的最后阶段产生均衡信号EQL，均衡电路6操作，引起在节点C和A之间将形成短路而且在节点C电压VA被强制等于电压VF，以使电压VA可以趋近差动工作点，结果，在节点C电压VA被确定为断开位电位或接通位电位。
如在上面描述的，在本发明的非易失性半导体存储器中，由于通过在预充电位线完成时预充电电路与位线的分离，基于给到预充电电路的附加的电容的电荷的电流被中断，所以可以防止由预充电电流引起的过充电，因此允许在预充电完成时对读出电路传输存储单元电流而且加速读操作。
此外，在本发明的非易失性半导体存储器中，通过在预充电位线的最后阶段在反馈型偏置电路中用于控制偏置的晶体管的输出端(即节点C)和反馈输入端(即，节点A)之间形成短路，以及通过强制地使在节点C电压趋近差动工作点值，在输出端的电压迅速地被确定为断开位或接通位电位，因此能够加速读操作。
显然本发明没有限制为上面的实施例，而可以是在没有偏离本发明的范围和精神的情况下的改变和修改。例如，均衡电路6可以不只是与第一实施例的预充电电路3A的组合使用而且也可以是与第二实施例的充电电路33的组合使用。也可以单独地使用。此外，本发明不限制为闪速存储器，可以是掩模ROM(只读存储器)或EPROM(可擦写可编程序的只读存储器)。
最后，本申请要求1999年4月26日递交的日本专利申请平11-118853的优先权，其作为本申请的参照。

Claims (15)

1.一种非易失性半导体存储器，其特征在于包括：
一个偏压供给电路，其响应在一个存储单元的一地址被选择时产生的第一个定时信号，根据选择的该地址，由位线选择电路通过让一个电流从负载电路流到将被连接到一位线的所述存储单元，用于对所述位线提供一个预定偏压，而且通过按照所述储单元的接通状态或断开状态让电流流动，用于产生在与所述负载电路连接的一个点上的读出电压，
一个预充电电路，其响应在第二定时信号有效时的早期的阶段产生的第二定时信号，用于让一电流流到所述位线；以及
在当第二定时信号有效时的最后阶段，所述预充电电路工作以中断电流。
2.根据权利要求1所述的非易失性半导体存储器，其特征在于所述负载电路由与一恒流源串联连接的开关电路构成，所述开关电路响应于所述第一个定时信号被开启。
3.根据权利要求2所述的非易失性半导体存储器，其特征在于所述开关电路由一个P沟道晶体管构成，它的源极连接到电源，所述第一个定时信号被提供给它的栅极，它的漏极连接到所述恒流源电路，其中所述恒流源是由N沟道晶体管构成，它的漏极连接到所述P沟道晶体管的所述漏极，它的栅极连接到所述P沟道晶体管的所述的漏极，它的源极连接到所述偏压提供电路。
4.根据权利要求1到3中任何一个所述的非易失性半导体存储器，其特征在于所述偏压提供电路是由具有电流控制电路和反馈电路的反馈型偏置电路构成，该控制电路响应于一个控制信号工作以让来自电源的电流通过所述负载电路流到所述的位线，而该反馈电路按照在偏置线路上存在的偏压工作，以向所述电流控制电路反馈一个当电流自电流源电路流出时其电压降低的信号作为控制信号。
5.根据权利要求4所述的非易失性半导体存储器，其特征在于电流控制电路是由N沟道晶体管构成，它源极连接到所述负载电路，所述控制信号被提供到它的栅极，它的漏极连接到所述位线，在其中所述反馈电路是由N沟道晶体管构成，它的源极连接到接地线，所述偏压被施加到它的栅极，它的漏极连接到所述电流源电路，在其中所述控制信号是从在所述N沟道晶体管的所述漏极和所述电流源电路之间的一个点输出的。
6.根据权利要求4或5所述的非易失性半导体存储器，其特征在于所述电流源电路由串联连接的第一个电流源部分和第二电流源部分和恒流源构成，第一个电流源部分响应所述第一定时信号开启，响应于第一定时信号第二电流源部分的开关电路将被开启，所述第一电流源部分和第二电流源部分被并联连接在电源和所述反馈电路之间。
7.根据权利要求6所述的非易失性半导体存储器，其特征在于所述第一电流源部分由一第一P沟道晶体管构成，它的源极连接到电源，所述第一个定时信号被提供给它的栅极，它的漏极连接到所述反馈电路，其中所述第二电流源部分是由一第二P沟道晶体管和一N沟道晶体管构成，第二P沟道晶体管的源极连接到电源，所述第一定时信号被提供到它栅极，它的漏极连接到N沟道晶体管的漏极，而该N沟道晶体管的漏极连接到所述第二P沟道晶体管的漏极，它的栅极连接到所述N沟道晶体管的漏极而它的源极连接到所述反馈电路。
8.根据权利要求4-7中的任何一个所述的非易失性半导体存储器，其特征在于还包括与所述反馈电路并联连接的接地电路，用于在第一定时信号是无效的同时将从所述反馈电路输出的控制信号端子连接到接地线。
9.根据权利要求8所述的非易失性半导体存储器，其特征在于所述接地电路由一N沟道晶体管构成，它的漏极连接到构成所述反馈电路的N沟道晶体管的漏极，所述第一定时信号被提供给它栅极，它的源极连接到接地线。
10.根据权利要求4到9中的任何一项所述的非易失性半导体存储器，其特征在于所述预充电电路由响应所述第二定时信号开启的第一开关电路、连接在电源和所述位线之间响应所述控制信号用于控制电流的电流控制装置、以及连接在所述电源和所述位线之间响应所述第二定时信号的反相的信号关断的第二开关电路构成。
11.根据权利要求10所述的非易失性半导体存储器，其特征在于所述第一开关电路由P沟道晶体管构成，它的源极连接到电源，第二个定时信号被提供给它的栅极，它的漏极连接到所述电流控制电路，其中所述电流控制部分是由第一N沟道晶体管构成，它的漏极连接到所述P沟道晶体管的漏极，所述控制信号被提供到它的栅极，它的源极连接到所述第二开关电路，在其中所述第二开关电路是由第二N沟道晶体管构成，它的漏极连接到所述第一N沟道晶体管的漏极，所述第二定时信号通过一反相器被提供到它的栅极，它的源极连接到所述位线。
12.根据权利要求4到9中的任何一项所述的非易失性半导体存储器，其特征在于所述预充电电路由连接在所述电源和所述位线之间的响应于控制信号用于让电流从电源流出的一个电流控制部分，以及连接在所述电源和所述位线之间的响应于所述第二定时信号关断的开关电路构成。
13.根据权利要求12所述的非易失性半导体存储器，其特征在于所述电流控制部分由一N沟道晶体管构成，它的漏极连接到电源，所述控制信号被提供到它的栅极，它的源极连接到所述开关电路，其中所述开关电路是由P沟道晶体管构成，它的源极连接到所述N沟道晶体管的源极，所述第二定时信号被提供到它的栅极，它的漏极连接到所述位线。
14.根据权利要求4到13所述的非易失性半导体存储器，其特征在于还包括用于在第二定时信号为有效时的最后阶段，在所述负载电路和所述电流控制电路之间的连接点和电流控制电路的输入端之间建立短路的均衡电路。
15.根据权利要求14所述的非易失性半导体存储器，其特征在于所述均衡电路由一N沟道晶体管构成，它的漏极连接到构成电流控制电路的所述N沟道晶体管的漏极，在第二定时信号为有效时的最后阶段产生的第三定时信号被提供到它栅极，它的源极连接到构成所述电流控制电路的所述N沟道晶体管的栅极。
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