JP3285363B2 - Ｅｐｒｏｍメモリアレー用電圧基準発生装置 - Google Patents
Ｅｐｒｏｍメモリアレー用電圧基準発生装置Info
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Description
【発明の詳細な説明】 関連出願の相互参照 本発明は、同日に出願されて本出願人に譲渡された同
時継続出願である「EPROMメモリアレー用切換グラウン
ドリード」（合衆国特許出願第08/723、927号）、「高
電圧レベルシフトCMOSバッファ」（合衆国特許出願第08
/723、925号）、および「EPROMメモリアレー用過充電／
放電電圧調節装置」（合衆国特許出願第08/723、926
号）に関連するもので、上記特許の開示は参照として本
明細書に含まれるものとする。
時継続出願である「EPROMメモリアレー用切換グラウン
ドリード」（合衆国特許出願第08/723、927号）、「高
電圧レベルシフトCMOSバッファ」（合衆国特許出願第08
/723、925号）、および「EPROMメモリアレー用過充電／
放電電圧調節装置」（合衆国特許出願第08/723、926
号）に関連するもので、上記特許の開示は参照として本
明細書に含まれるものとする。
発明の背景 本発明は、一般に、読み出し専用メモリデバイスおよ
びメモリアレー、並びにそのようなデバイスおよびアレ
ーからデータを読み取るための改良された技術およびデ
バイスに関するもので、さらに特定するならば、消去可
能でプログラム得可能な読み出し専用メモリ（EPROM）
デバイスからデータを読み取るための改良された構造お
よび方法を対象とする。
びメモリアレー、並びにそのようなデバイスおよびアレ
ーからデータを読み取るための改良された技術およびデ
バイスに関するもので、さらに特定するならば、消去可
能でプログラム得可能な読み出し専用メモリ（EPROM）
デバイスからデータを読み取るための改良された構造お
よび方法を対象とする。
本発明による高電圧レベルシフトCMOSバッファの１つ
の用途は、消去可能でプログラミング可能な読み出し専
用メモリ（EPROM）デバイスである。EPROMデバイスは、
半導体処理技術を用いて製造される。処理技術の進歩に
伴ってライン幅が減少していることから、製品の新しい
バージョンを完全に設計して製造するのではなくて、新
しい技術を用いて既存の製品を「縮小」または小さいサ
イズに縮尺するのが望ましい。そのためには、製品の設
計およびアーキテクチャを検討して分析する必要があ
り、その寸法を縮尺するための方法が動作に悪影響を及
ぼす可能性がある。本発明は、新規な処理技術に従っ
て、EPROM製品をコスト効率に優れた適切な方法を用い
て縮小するというタスクから発生したものである。
の用途は、消去可能でプログラミング可能な読み出し専
用メモリ（EPROM）デバイスである。EPROMデバイスは、
半導体処理技術を用いて製造される。処理技術の進歩に
伴ってライン幅が減少していることから、製品の新しい
バージョンを完全に設計して製造するのではなくて、新
しい技術を用いて既存の製品を「縮小」または小さいサ
イズに縮尺するのが望ましい。そのためには、製品の設
計およびアーキテクチャを検討して分析する必要があ
り、その寸法を縮尺するための方法が動作に悪影響を及
ぼす可能性がある。本発明は、新規な処理技術に従っ
て、EPROM製品をコスト効率に優れた適切な方法を用い
て縮小するというタスクから発生したものである。
マイクロコントローラに埋め込まれたEPROMプログラ
ムメモリについてそのような作業を行う際、例えば、縮
尺プロセスによって制限が課され、これら制限はデバイ
スの必要条件と組み合わされてこの作業を非常に困難な
ものにする。そのようなデバイスについて縮尺プロセス
を実施する際に直面する問題には、広い電圧範囲、低い
プログラム読み出しマージン、高速、および低電流があ
る。特に、縮尺されたEPROMの読み出しマージンは典型
的にはデバイスの動作電圧範囲よりも低い。
ムメモリについてそのような作業を行う際、例えば、縮
尺プロセスによって制限が課され、これら制限はデバイ
スの必要条件と組み合わされてこの作業を非常に困難な
ものにする。そのようなデバイスについて縮尺プロセス
を実施する際に直面する問題には、広い電圧範囲、低い
プログラム読み出しマージン、高速、および低電流があ
る。特に、縮尺されたEPROMの読み出しマージンは典型
的にはデバイスの動作電圧範囲よりも低い。
マイクロコントローラに埋め込まれたEPROMの従来の
使用方法においては、マイクロコントローラの電源電圧
を用いてEPROMメモリ要素を制御し、この要素に記憶さ
れたデータの読み取りを可能にする。データを読み取る
ためには、メモリ要素のプログラム閾値電圧を測定する
ことが必要である。メモリ要素は、EPROMセルの閾値電
圧が低ければ消去されていると言われ、閾値電圧が高け
ればプログラムされていると言われる。セルは、セルを
構成するトランジスタの制御ゲートに電圧を印加するこ
とによって読み取られる。印加された電圧が閾値よりも
高い場合には、セル内を電流が流れる。セルのプログラ
ミングマージンは、制御ゲートに印加される最高電圧と
プログラムされたセルのプログラム閾値電圧との間の差
である。セルの高い閾値電圧よりも低い制御ゲート電圧
を印加することによって読み取られた場合、プログラム
されたEPROMセルは電流を通さない。
使用方法においては、マイクロコントローラの電源電圧
を用いてEPROMメモリ要素を制御し、この要素に記憶さ
れたデータの読み取りを可能にする。データを読み取る
ためには、メモリ要素のプログラム閾値電圧を測定する
ことが必要である。メモリ要素は、EPROMセルの閾値電
圧が低ければ消去されていると言われ、閾値電圧が高け
ればプログラムされていると言われる。セルは、セルを
構成するトランジスタの制御ゲートに電圧を印加するこ
とによって読み取られる。印加された電圧が閾値よりも
高い場合には、セル内を電流が流れる。セルのプログラ
ミングマージンは、制御ゲートに印加される最高電圧と
プログラムされたセルのプログラム閾値電圧との間の差
である。セルの高い閾値電圧よりも低い制御ゲート電圧
を印加することによって読み取られた場合、プログラム
されたEPROMセルは電流を通さない。
ほとんどの使用方法において、メモリアレーの読み取
りに用いられる制御ゲート電圧はシステムの電源電圧で
ある。メモリセルのプログラム閾値が電源電圧の最大値
よりも低い場合、プログラムされたセルは従来の方法を
用いて検出することはできない。
りに用いられる制御ゲート電圧はシステムの電源電圧で
ある。メモリセルのプログラム閾値が電源電圧の最大値
よりも低い場合、プログラムされたセルは従来の方法を
用いて検出することはできない。
デバイスを小さいサイズに縮尺することは、さらに、
EPROMを動作させるために用いられる電圧範囲を狭める
効果を有する。EPROMメモリセルが縮小されると、プロ
グラム閾値電圧は低下して有効プログラミングマージン
が低下する。さらに、寸法の小さいEPROMセルは典型的
により低い読取電流を要求する。これらのことは全て、
縮尺されたEPROMセルを標準的な技術によって読み取る
ことを困難にするものである。
EPROMを動作させるために用いられる電圧範囲を狭める
効果を有する。EPROMメモリセルが縮小されると、プロ
グラム閾値電圧は低下して有効プログラミングマージン
が低下する。さらに、寸法の小さいEPROMセルは典型的
により低い読取電流を要求する。これらのことは全て、
縮尺されたEPROMセルを標準的な技術によって読み取る
ことを困難にするものである。
読み取りマージン電圧を電源電圧よりも小さい値に低
下させるには、行電圧（つまりEPROMメモリ要素のゲー
トを制御する電圧）を低い値に調節することが必要であ
る。制御ゲート電圧がプログラム閾値電圧よりも低いレ
ベルまで下げられないならば、EPROMメモリセルの内容
を読み取ることはできない。読み取り電圧の調節には通
常、かなりの量の電流消費が必要とされ、これは特に駆
動されている電気ノードが高速動作を必要とするか、あ
るいは大きなキャパシタンスを負荷されている場合に言
えることである。
下させるには、行電圧（つまりEPROMメモリ要素のゲー
トを制御する電圧）を低い値に調節することが必要であ
る。制御ゲート電圧がプログラム閾値電圧よりも低いレ
ベルまで下げられないならば、EPROMメモリセルの内容
を読み取ることはできない。読み取り電圧の調節には通
常、かなりの量の電流消費が必要とされ、これは特に駆
動されている電気ノードが高速動作を必要とするか、あ
るいは大きなキャパシタンスを負荷されている場合に言
えることである。
行電圧を調節するための典型的な解決方法は、電源電
圧に比例する電流を引き出すことによって行電圧をクラ
ンプし、EPROM要素に印加される最終的な電圧を制限す
るというものである。従来のEPROM読み取りアーキテク
チャでは、行ドライブ回路もまた高速であることを要求
され、かなりの量の容量性負荷を有する。このことによ
って、低電流消費および高速動作という制限を与えられ
た場合には、最終的な電圧を調節することは非常に困難
になる。
圧に比例する電流を引き出すことによって行電圧をクラ
ンプし、EPROM要素に印加される最終的な電圧を制限す
るというものである。従来のEPROM読み取りアーキテク
チャでは、行ドライブ回路もまた高速であることを要求
され、かなりの量の容量性負荷を有する。このことによ
って、低電流消費および高速動作という制限を与えられ
た場合には、最終的な電圧を調節することは非常に困難
になる。
EPROMアレーをプログラムするために高い電圧が必要
となることは避けられない。少なくとも１つの従来技術
による製品では、Ｘ−デコーダ、Ｙ−デコーダ、および
センスアンプに適応させるために高電圧に適した独立し
た１組のトランジスタが必要である。しかし、従来の設
計ではコスト効率の良い技術の縮尺を行うことができな
いという問題が生じる。さらに、高電圧を扱うのに適し
た特別のトランジスタが必要ならば、回路は複雑にな
り、デバイスのコストが大幅に上昇する。
となることは避けられない。少なくとも１つの従来技術
による製品では、Ｘ−デコーダ、Ｙ−デコーダ、および
センスアンプに適応させるために高電圧に適した独立し
た１組のトランジスタが必要である。しかし、従来の設
計ではコスト効率の良い技術の縮尺を行うことができな
いという問題が生じる。さらに、高電圧を扱うのに適し
た特別のトランジスタが必要ならば、回路は複雑にな
り、デバイスのコストが大幅に上昇する。
従って本発明の主な目的は、EPROMデバイスの低電圧
モード動作において高電圧の問題に対処するための改良
された技術を提供することにある。
モード動作において高電圧の問題に対処するための改良
された技術を提供することにある。
発明の概要 本発明によれば、EPROM用の電源電圧VDDは、低電圧モ
ードにおいて、電圧基準VREFとの関係で勘案される。読
み取りマージンは、例えば最低電圧レベルが4.5ボルト
（ｖ）の低電圧において許容可能であり、従って望まし
いデバイスの高速動作に適応させるためにVDD（例えば
6.0v）が全て利用される。これは低電圧においてVREFに
VDDを追随させることによって達成される。これは低電
圧に関するあらゆる問題を修正することを目的とするも
のであるが、高電圧に関する問題についてはなんら解決
を見い出さない。本発明の概念では、「低電圧」および
「高電圧」または「より低いまたはより高い」電源電圧
という言い方は、EPROMの低電圧モードにおける電源電
圧の相対的レベルを意味するものであることを強調して
おく必要がある。本発明によって提案される操作は低電
圧モードのみであって、これは、プログラミング中でな
い（つまりEPROMの高電圧モードではない）ことを意味
する。
ードにおいて、電圧基準VREFとの関係で勘案される。読
み取りマージンは、例えば最低電圧レベルが4.5ボルト
（ｖ）の低電圧において許容可能であり、従って望まし
いデバイスの高速動作に適応させるためにVDD（例えば
6.0v）が全て利用される。これは低電圧においてVREFに
VDDを追随させることによって達成される。これは低電
圧に関するあらゆる問題を修正することを目的とするも
のであるが、高電圧に関する問題についてはなんら解決
を見い出さない。本発明の概念では、「低電圧」および
「高電圧」または「より低いまたはより高い」電源電圧
という言い方は、EPROMの低電圧モードにおける電源電
圧の相対的レベルを意味するものであることを強調して
おく必要がある。本発明によって提案される操作は低電
圧モードのみであって、これは、プログラミング中でな
い（つまりEPROMの高電圧モードではない）ことを意味
する。
回路が最初に通電される時、全ての電圧が動作レベル
まで上昇するにつれて、所定の電圧レベル（現在のVDD
の最大電圧レベルよりも低い）に達するまでVREFはVDD
を追随する。例としては、VDDが約4.5vの場合、上記ポ
イントにおけるVREFに好適な電圧は約3vである。その後
VREFはその電圧レベルにクランプされる。このクランプ
電圧の設定後、行（Ｘ）ワードラインはクランプ電圧よ
り高い閾値に基準設定され、列（Ｙ）ラインはクランプ
電圧より低い閾値に基準設定される。
まで上昇するにつれて、所定の電圧レベル（現在のVDD
の最大電圧レベルよりも低い）に達するまでVREFはVDD
を追随する。例としては、VDDが約4.5vの場合、上記ポ
イントにおけるVREFに好適な電圧は約3vである。その後
VREFはその電圧レベルにクランプされる。このクランプ
電圧の設定後、行（Ｘ）ワードラインはクランプ電圧よ
り高い閾値に基準設定され、列（Ｙ）ラインはクランプ
電圧より低い閾値に基準設定される。
低電圧の間は基準電圧源がVDDに追随し、しかも高電
圧については電源電圧の最大幅よりも低い所定のレベル
にクランプされるようにすることにより、デバイスは低
電圧から高電圧までの範囲（これは全て低電圧モードで
の話である）で動作する。換言するならば、クランプ回
路は電源電圧が低電圧モードにおいて高いか低いかによ
ってVREF電圧を制御する。そして回路は、そのモードに
おける高い方のレベルおよび低い方のレベルの電源電圧
で動作するために標準的なトランジスタを使用すればよ
い。
圧については電源電圧の最大幅よりも低い所定のレベル
にクランプされるようにすることにより、デバイスは低
電圧から高電圧までの範囲（これは全て低電圧モードで
の話である）で動作する。換言するならば、クランプ回
路は電源電圧が低電圧モードにおいて高いか低いかによ
ってVREF電圧を制御する。そして回路は、そのモードに
おける高い方のレベルおよび低い方のレベルの電源電圧
で動作するために標準的なトランジスタを使用すればよ
い。
従って、本発明の目的をさらに特定するならば、EPRO
Mメモリアレー用の改良された電圧基準発生装置を提案
することにあり、この装置では、EPROMの低電圧モード
における電源電圧の相対的レベルに応じてクランプ回路
が基準電圧を制御する。
Mメモリアレー用の改良された電圧基準発生装置を提案
することにあり、この装置では、EPROMの低電圧モード
における電源電圧の相対的レベルに応じてクランプ回路
が基準電圧を制御する。
図面の簡単な説明 以下、現在考えられる最も好ましい本発明実施方法
を、好ましい実施例および方法について、添付した図面
を参照しながら考えることにより、本発明のさらなる目
的、対象、特性、特徴および付随する利点がより明らか
に理解されよう。
を、好ましい実施例および方法について、添付した図面
を参照しながら考えることにより、本発明のさらなる目
的、対象、特性、特徴および付随する利点がより明らか
に理解されよう。
図１は、マイクロコントローラデバイスに埋め込まれ
たEPROMアレー回路の例を示す回路図であり、ここに本
発明が利用されている。
たEPROMアレー回路の例を示す回路図であり、ここに本
発明が利用されている。
図２は、図１のEPROMアレーのメモリセル用の読み取
り回路を具体的に示した回路図である。
り回路を具体的に示した回路図である。
図３は、図１および図２のEPROMアレーに用いられる
本発明の電圧基準発生装置を示す。
本発明の電圧基準発生装置を示す。
好ましい実施例および方法に関する詳細な説明 図１の回路図は、マイクロコントローラに埋め込まれ
たEPROMデバイスの適用可能な部分であって本発明が実
施される部分の例を示す。特に対象となる回路の部分
は、Ｘ−デコーダ13、Ｘ−デコーダ高電圧レベルシフト
相補型金属酸化物半導体（CMOS）バッファ15、電圧基準
18、行プリチャージ20、行クランプ、センスアンプ17、
グラウンド切換回路21を含み、これらは全てEPROMデバ
イスに組み合わされており、また、図２および３の説明
で述べる行クランプを含む。
たEPROMデバイスの適用可能な部分であって本発明が実
施される部分の例を示す。特に対象となる回路の部分
は、Ｘ−デコーダ13、Ｘ−デコーダ高電圧レベルシフト
相補型金属酸化物半導体（CMOS）バッファ15、電圧基準
18、行プリチャージ20、行クランプ、センスアンプ17、
グラウンド切換回路21を含み、これらは全てEPROMデバ
イスに組み合わされており、また、図２および３の説明
で述べる行クランプを含む。
EPROMアレー12は、プログラムメモリとしてマイクロ
コントローラ10に埋め込まれている。メモリアレーは通
常の行および列で構成され、このメモリアレーでは、任
意の行および列の交点におけるトランジスタの状態がそ
のアレー位置に記憶されているビットの値（「０」また
は「１」）を表す。マイクロコントローラの標準電源電
圧VDDを用いてEPROMメモリ要素を制御してメモリ要素内
に記憶されたデータを読み取る。Ｘ−デコーダ13は、本
質的にEPROMアレー12用の行ドライバー回路であって、
このアレー用の制御ゲート電圧および制御プログラミン
グ電圧を低電圧モードで発生させる。Ｘ−デコーダ高電
圧レベルシフトCMOSバッファ15は電源電圧VDDに接続さ
れて、高電圧動作モードにおいてこの電圧をEPROMメモ
リ要素をプログラムするための高電圧へと変換し、この
アレー用のセンスアンプ17と共に使用される。
コントローラ10に埋め込まれている。メモリアレーは通
常の行および列で構成され、このメモリアレーでは、任
意の行および列の交点におけるトランジスタの状態がそ
のアレー位置に記憶されているビットの値（「０」また
は「１」）を表す。マイクロコントローラの標準電源電
圧VDDを用いてEPROMメモリ要素を制御してメモリ要素内
に記憶されたデータを読み取る。Ｘ−デコーダ13は、本
質的にEPROMアレー12用の行ドライバー回路であって、
このアレー用の制御ゲート電圧および制御プログラミン
グ電圧を低電圧モードで発生させる。Ｘ−デコーダ高電
圧レベルシフトCMOSバッファ15は電源電圧VDDに接続さ
れて、高電圧動作モードにおいてこの電圧をEPROMメモ
リ要素をプログラムするための高電圧へと変換し、この
アレー用のセンスアンプ17と共に使用される。
電圧基準18は、メモリ要素の制御ゲートおよびドレイ
ンの読み取り電圧を制限するために用いられる。行プリ
チャージ回路は、典型的にEPROMと共に用いられて、デ
ータを読み取るためにアレー位置にアクセスするのに要
する時間を短縮する。あるいはDC電力の消費を削減す
る、もしくはその両方を行うようになっている。ここで
は、行プリチャージ20は調節回路内で行われ、Ｘ−デコ
ーダ13に受け渡されて制御ゲートを駆動するようになっ
ている。センスアンプ17がメモリ要素内の電流を感知し
て、EPROM要素の閾値を決定する。
ンの読み取り電圧を制限するために用いられる。行プリ
チャージ回路は、典型的にEPROMと共に用いられて、デ
ータを読み取るためにアレー位置にアクセスするのに要
する時間を短縮する。あるいはDC電力の消費を削減す
る、もしくはその両方を行うようになっている。ここで
は、行プリチャージ20は調節回路内で行われ、Ｘ−デコ
ーダ13に受け渡されて制御ゲートを駆動するようになっ
ている。センスアンプ17がメモリ要素内の電流を感知し
て、EPROM要素の閾値を決定する。
グラウンド切換回路21は、EPROMアレーのアクセス時
間をさらに高速にするために使用される。この回路の前
提条件は、メモリ要素の制御ゲートがハイであって、要
素のドレインがセンスアンプに接続されており、さらに
要素のソースがグラウンドに接続されている時のみ、要
素内を電流が流れることになるというものである。行電
圧を設定する間、電圧が所定の適性な値に達するまでソ
ースがグラウンドから外されており、電圧が所定の値に
達した時点でソースが接地されてメモリ要素を読み取る
ために電流が流れる。
間をさらに高速にするために使用される。この回路の前
提条件は、メモリ要素の制御ゲートがハイであって、要
素のドレインがセンスアンプに接続されており、さらに
要素のソースがグラウンドに接続されている時のみ、要
素内を電流が流れることになるというものである。行電
圧を設定する間、電圧が所定の適性な値に達するまでソ
ースがグラウンドから外されており、電圧が所定の値に
達した時点でソースが接地されてメモリ要素を読み取る
ために電流が流れる。
図２の回路図では、アレー12のメモリ要素25はMOSト
ランジスタ27を備え、このトランジスタは制御ゲート28
とソース電極29とドレイン電極30とを有する。ドレイン
電極はセンスアンプ17に接続されており、このセンスア
ンプ17はメモリ要素25の読み取りからデータを出力す
る。最初に、グラウンド切換回路21を構成する読み取り
制御回路のスイッチングトランジスタ32の制御ゲート33
が、第１のクロックの間に、ゲート33が連結されている
タイミング制御回路35から制御ゲート電圧を受け取る。
制御ゲート電圧のレベルは、トランジスタ32をオフにす
るように予め設定されており、それによってトランジス
タ27のソース電極29がグラウンドから切り離される。
ランジスタ27を備え、このトランジスタは制御ゲート28
とソース電極29とドレイン電極30とを有する。ドレイン
電極はセンスアンプ17に接続されており、このセンスア
ンプ17はメモリ要素25の読み取りからデータを出力す
る。最初に、グラウンド切換回路21を構成する読み取り
制御回路のスイッチングトランジスタ32の制御ゲート33
が、第１のクロックの間に、ゲート33が連結されている
タイミング制御回路35から制御ゲート電圧を受け取る。
制御ゲート電圧のレベルは、トランジスタ32をオフにす
るように予め設定されており、それによってトランジス
タ27のソース電極29がグラウンドから切り離される。
この第１のクロックの間、タイミング制御35は電圧マ
ルチプレクサ（VMUX）38に信号を送り、この電圧マルチ
プレクサ38は標準電源電圧40（つまりVDD）および調節
された制御電圧41の両方から入力を受けて、電源電圧を
メモリ要素25の制御ゲート28に接続する。VMUX38の出力
は高電圧入力としてバッファ15に接続され、このバッフ
ァの出力は制御ゲート28に印加される。結果的に、メモ
リ要素が電源電圧にほぼ等しいレベルまで急速にプリチ
ャージされ、このレベルはメモリ要素のプログラム閾値
よりも高くても良い。その後タイミング制御35がVMUX38
に切換信号を送り、メモリ要素25の制御ゲートから電源
電圧を除去し、この電源電圧をそれよりも低く調節され
た制御電圧41で置換して、メモリ要素の行制御電圧がEP
ROMのプログラム閾値電圧よりも低い値まで放電される
ようにする。
ルチプレクサ（VMUX）38に信号を送り、この電圧マルチ
プレクサ38は標準電源電圧40（つまりVDD）および調節
された制御電圧41の両方から入力を受けて、電源電圧を
メモリ要素25の制御ゲート28に接続する。VMUX38の出力
は高電圧入力としてバッファ15に接続され、このバッフ
ァの出力は制御ゲート28に印加される。結果的に、メモ
リ要素が電源電圧にほぼ等しいレベルまで急速にプリチ
ャージされ、このレベルはメモリ要素のプログラム閾値
よりも高くても良い。その後タイミング制御35がVMUX38
に切換信号を送り、メモリ要素25の制御ゲートから電源
電圧を除去し、この電源電圧をそれよりも低く調節され
た制御電圧41で置換して、メモリ要素の行制御電圧がEP
ROMのプログラム閾値電圧よりも低い値まで放電される
ようにする。
その後タイミング制御が、まさに次のクロックの間
に、グラウンド切換回路21のトランジスタ32の制御ゲー
ト33に適当な電圧を印加することにより、このトランジ
スタ32をオンにする。その結果、トランジスタ27のソー
ス電極29が今度はグラウンドに接続されて、メモリ要素
25のソース−ドレインパスに電流が流れ、それによって
要素の読み取りが可能になる。この目的のために、タイ
ミング制御がセンスアンプ17を活性化して、データ読み
出しを行う。
に、グラウンド切換回路21のトランジスタ32の制御ゲー
ト33に適当な電圧を印加することにより、このトランジ
スタ32をオンにする。その結果、トランジスタ27のソー
ス電極29が今度はグラウンドに接続されて、メモリ要素
25のソース−ドレインパスに電流が流れ、それによって
要素の読み取りが可能になる。この目的のために、タイ
ミング制御がセンスアンプ17を活性化して、データ読み
出しを行う。
次の図３を参照すると、調節された制御電圧回路41と
して図２に示される本発明による改良された電圧基準
は、複数のPMOSトランジスタ51、52、53、54、55および
NMOSトランジスタ58を含む。トランジスタ51は、それ以
外のトランジスタに比べてはるかに低い電流容量を有す
るように選択され、VDDが上昇すると、トランジスタ51
のドレイン電極における電圧が最終的にその他のトラン
ジスタを全てオンにするのに十分なレベルまで達するよ
うになっている。VDDの高さがそのレベルを越えて増大
しても、そのノードにおける電圧は一定である。相当大
きいDC電流を引き出すことができるスイッチング回路を
使用しないで、回路は低変動のアナログレベルを発生さ
せる。コンデンサ60および61はアナログ電圧の安定化の
ために用いられる。
して図２に示される本発明による改良された電圧基準
は、複数のPMOSトランジスタ51、52、53、54、55および
NMOSトランジスタ58を含む。トランジスタ51は、それ以
外のトランジスタに比べてはるかに低い電流容量を有す
るように選択され、VDDが上昇すると、トランジスタ51
のドレイン電極における電圧が最終的にその他のトラン
ジスタを全てオンにするのに十分なレベルまで達するよ
うになっている。VDDの高さがそのレベルを越えて増大
しても、そのノードにおける電圧は一定である。相当大
きいDC電流を引き出すことができるスイッチング回路を
使用しないで、回路は低変動のアナログレベルを発生さ
せる。コンデンサ60および61はアナログ電圧の安定化の
ために用いられる。
このように、低電圧（非プログラミング）モードにお
ける動作中、電圧基準発生装置の出力VREFは、低電圧
（非プログラミング）モードにおける動作中、低電圧レ
ベルの電源電圧VDDに追随する。VDDがトランジスタ51を
オンにするVDDの最大値よりも低い所定の電圧レベルに
達した時点で、VREFはその電圧レベルにクランプされ
る。クランプ電圧が設定された後、行制御用のVMUX38に
印加される電圧はクランプ電圧よりもわずかに高く、列
制御用のセンスアンプ17に印加される電圧はクランプ電
圧よりもわずかに低く、これは図３の回路のトランジス
タ列への行制御出力パスと列制御出力パスとの電気的な
接続の違いによるものである。VDDがその最大電圧まで
上昇し続ける時、VMUXおよびセンスアンプに印加される
電圧はそれぞれクランプ電圧レベルよりも高い閾値およ
び低い閾値で一定のままである。本質的には、クランプ
回路は、VREFを、所定のクランプ電圧レベルよりも低い
レベルでは電源電圧に追随し、電源電圧がそのレベルを
越えて上昇してもクランプ電圧レベルに留まるように制
御する。
ける動作中、電圧基準発生装置の出力VREFは、低電圧
（非プログラミング）モードにおける動作中、低電圧レ
ベルの電源電圧VDDに追随する。VDDがトランジスタ51を
オンにするVDDの最大値よりも低い所定の電圧レベルに
達した時点で、VREFはその電圧レベルにクランプされ
る。クランプ電圧が設定された後、行制御用のVMUX38に
印加される電圧はクランプ電圧よりもわずかに高く、列
制御用のセンスアンプ17に印加される電圧はクランプ電
圧よりもわずかに低く、これは図３の回路のトランジス
タ列への行制御出力パスと列制御出力パスとの電気的な
接続の違いによるものである。VDDがその最大電圧まで
上昇し続ける時、VMUXおよびセンスアンプに印加される
電圧はそれぞれクランプ電圧レベルよりも高い閾値およ
び低い閾値で一定のままである。本質的には、クランプ
回路は、VREFを、所定のクランプ電圧レベルよりも低い
レベルでは電源電圧に追随し、電源電圧がそのレベルを
越えて上昇してもクランプ電圧レベルに留まるように制
御する。
この効果は、コンデンサを迅速にプリチャージし、続
いてそれをより低いレベルまでわずかに放電させ、その
後EPROMメモリセルを読み出すことにある。この動作中
の電圧レベルの差ΔＶは比較的小さく、従って従来技術
の低速設計（従来のDC基準が常にDC電流を引き出す）と
は反対に、ごくわずかの電流しか引き出されない。図２
の回路では、ACダイナミック電流が存在するが、EPROM
デバイスがはるかに速い速度で動作して、はるかに大量
の電流を引き出すことができ、平均電流レベルは小さ
い。列デコーダ用のセンスアンプは非常に低い電流（例
えば500ナノアンペア）でトラッキングを行う。
いてそれをより低いレベルまでわずかに放電させ、その
後EPROMメモリセルを読み出すことにある。この動作中
の電圧レベルの差ΔＶは比較的小さく、従って従来技術
の低速設計（従来のDC基準が常にDC電流を引き出す）と
は反対に、ごくわずかの電流しか引き出されない。図２
の回路では、ACダイナミック電流が存在するが、EPROM
デバイスがはるかに速い速度で動作して、はるかに大量
の電流を引き出すことができ、平均電流レベルは小さ
い。列デコーダ用のセンスアンプは非常に低い電流（例
えば500ナノアンペア）でトラッキングを行う。
EPROMアレーのＸ−デコーダは調節された基準電圧源
によって給電され、Ｘ−デコーダが読み取られている
時、ソースはワード上の電圧をプログラム閾値を越えな
い相対的に低い値にクランプし、実質的に電流の消費は
ない。同じ基準電圧源が回路のＹ−デコーダに印加さ
れ、列電圧を制限するようになっている。このように、
行および列はいずれも、デバイス実施方法によって設定
される適切なポイントでの動作を確実にするために制限
される。回路のこの部分に含まれるものは全て（グラウ
ンド以外）プリチャージされてオンにされ（つまり、グ
ラウンド切換回路はオフである）、電圧は全てそのフル
スケールまで上昇される。
によって給電され、Ｘ−デコーダが読み取られている
時、ソースはワード上の電圧をプログラム閾値を越えな
い相対的に低い値にクランプし、実質的に電流の消費は
ない。同じ基準電圧源が回路のＹ−デコーダに印加さ
れ、列電圧を制限するようになっている。このように、
行および列はいずれも、デバイス実施方法によって設定
される適切なポイントでの動作を確実にするために制限
される。回路のこの部分に含まれるものは全て（グラウ
ンド以外）プリチャージされてオンにされ（つまり、グ
ラウンド切換回路はオフである）、電圧は全てそのフル
スケールまで上昇される。
アクセスされたセルはその後高速で読み取られるが、
これは、メモリアレーの接地側および接地平面がグラウ
ンド切換回路を介してセルに接続されていることによ
る。行は１クロックでVDDとされ、次のクロックでそれ
よりも低い所定の電圧にクランプされ、さらにグラウン
ド切換回路を介してメモリセルが接地されてセルの読み
取りが可能になる。このアーキテクチャ用の実際の速度
パスはわずかに、ソース電極を接地するのに必要な時間
とセンスアンプをトリップさせるのに必要な時間とを合
わせた時間である。
これは、メモリアレーの接地側および接地平面がグラウ
ンド切換回路を介してセルに接続されていることによ
る。行は１クロックでVDDとされ、次のクロックでそれ
よりも低い所定の電圧にクランプされ、さらにグラウン
ド切換回路を介してメモリセルが接地されてセルの読み
取りが可能になる。このアーキテクチャ用の実際の速度
パスはわずかに、ソース電極を接地するのに必要な時間
とセンスアンプをトリップさせるのに必要な時間とを合
わせた時間である。
この回路設計は、センスアンプにおいて大量の電流を
引き出すことなく非常に低い閾値電圧でメモリ要素を読
み取ることを可能にする。これに対して、例えば、比較
器型のセンスアンプは電流に関してペナルティを負うだ
ろう。本発明は縮尺処理技術を考える上で現行の製品を
縮小するという設計上の研究から発生したものである
が、本発明はそのような研究に限定されるものではな
い。
引き出すことなく非常に低い閾値電圧でメモリ要素を読
み取ることを可能にする。これに対して、例えば、比較
器型のセンスアンプは電流に関してペナルティを負うだ
ろう。本発明は縮尺処理技術を考える上で現行の製品を
縮小するという設計上の研究から発生したものである
が、本発明はそのような研究に限定されるものではな
い。
以上、本発明を実施する上で現在考えられる最も好ま
しい例について説明したが、本発明が関与する分野の当
業者には、上記説明を考慮することにより、本発明の好
ましい実施例および方法に変更および改良を加えても本
発明の真の精神および範囲を逸脱するものではないこと
は理解されよう。従って、本発明は、添付した請求の範
囲および対応する法律の規則および原則によってのみ限
定されるものである。
しい例について説明したが、本発明が関与する分野の当
業者には、上記説明を考慮することにより、本発明の好
ましい実施例および方法に変更および改良を加えても本
発明の真の精神および範囲を逸脱するものではないこと
は理解されよう。従って、本発明は、添付した請求の範
囲および対応する法律の規則および原則によってのみ限
定されるものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤッハ，ランディ，エル. アメリカ合衆国 85048 アリゾナ フ ェニックス サウス トゥエンティーフ ィフス ストリート 16238 (56)参考文献 特開 平２−3187（ＪＰ，Ａ) 特開 平３−176894（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06 ＥＰＡＴ（ＱＵＥＳＴＥＬ)
Claims (7)
- 【請求項１】メモリアレーを有する消去可能でプログラ
ム可能な読み出し専用メモリ（EPROM）であって、アレ
ーの行および列が記憶すべきデータをプログラムして、
アレーの行および列の各交点それぞれにおけるデバイス
の状態に応じて０および１としてアレー内に記憶された
データを読み取るために使用され： 通電されたとき、アレーの行を制御する行制御手段と、 通電されたとき、アレーの列を制御する列制御手段と、 電圧源と、 前記行制御手段および列制御手段のそれぞれに通電する
ための基準電圧源手段であって、所定の電圧レベルより
も低い値では通電電圧として電源電圧に追随し、電源電
圧の値が前記所定の電圧レベルを越えてさらに上昇して
も通電電圧をほぼそのレベルにクランプするための基準
電圧源手段と、 行制御用の通電電圧を前記所定の電圧レベルよりも高い
レベルに設定し、列制御用の通電電圧を前記所定の電圧
レベルよりも低いレベルに設定するための手段と を備えるEPROM。 - 【請求項２】前記追随およびクランプ用の手段がMOSト
ランジスタの列を含み、このトランジスタ列の先頭のト
ランジスタが、このトランジスタ列のそれ以外のトラン
ジスタよりもはるかに低い電流容量を有するように選択
され、それによって前記所定の電圧レベルにおいてこの
トランジスタ列のその他のトランジスタがオンにされる
ようになっており、さらに 前記設定手段が、行制御手段と列制御手段への電気的接
続のために、トランジスタ列の各点への選択された回路
パスを含む請求項１に記載のEPROM。 - 【請求項３】メモリアレーを有し、アレーの行および列
が記憶すべきデータをプログラムして、アレー内に記憶
されたデータを読み取るために使用される消去可能でプ
ログラム可能な読み出し専用メモリ（EPROM）を、低電
圧読み出しモードで動作させるための方法であって： 低電圧読み出しモードで行および列制御を行うためにEP
ROM用の電圧源を調節した電圧供給するステップと、 読み出しサイクルで電源電圧が相対的に低い電圧レベル
にある場合は、電源電圧を調節された電圧として追随
し、読み出しサイクルで電源電圧が相対的に高い電圧レ
ベルにある場合は調節された電圧として電源電圧の最大
値よりも低い所定のレベルにクランプし、それによって
EPROMの読み出し時間を減少させて回路の複雑さを軽減
するステップと 読み出しサイクルで電源電圧が相対的に低い電圧レベル
にある場合は、行制御用の調節された電圧を前記所定の
レベルよりも高いレベルに設定し、さらに列制御用の調
節された電圧を前記所定のレベルよりも低いレベルに設
定するステップと を含む方法。 - 【請求項４】データの記憶および読み出しのために行お
よび列のアレーを有するEPROMであって： 電圧源と、 EPROMの読み出しサイクル中に電源電圧レベルの上昇に
追随するよう構成された基準電圧源と、 EPROMの読み出しサイクル中に電源電圧の最大レベルよ
りも低い所定のレベルまで電源電圧レベルが上昇した時
に選択したEPROMのセルをアクセスするために前記基準
電圧源から行ラインおよび列ラインの制御を行う手段
と、 読み出しサイクル中に前記電源電圧が前記所定のレベル
を越えて上昇した時に行および列制御をほぼ前記所定の
レベルの電圧にクランプするための手段と を備えるEPROM。 - 【請求項５】データの記憶および読み出しのために行お
よび列のアレーを有するEPROMであって： 電圧源と、 EPROMの読み出しサイクル中に電源電圧の最大レベルよ
りも低い所定のレベルまで電源電圧レベルが上昇した時
に選択したEPROMのセルをアクセスするために前記電圧
源から行ラインおよび列ラインの制御を行う手段と、 読み出しサイクル中に前記電源電圧が前記所定のレベル
を越えて上昇した時に行および列制御をほぼ前記所定の
レベルの電圧に下げて制限するための手段と 電源電圧が前記所定のレベルを越えて上昇した時に、行
制御電圧を前記所定のレベルよりも高い閾値レベルに設
定し、さらに列制御電圧を前記所定レベルよりも低い閾
値レベルに設定するための手段と を備えるEPROM。 - 【請求項６】外部のシステムの動作の状態を制御するた
めに命令に応答してマイクロコントローラが実行するプ
ログラムを記憶するオンチッププログラムメモリと、マ
イクロコントローラ用の電圧源とを備え、前記プログラ
ムメモリがデータを記憶して読み取るための行および列
を含み、さらに： プログラムメモリの読み出しサイクル中に電源電圧の最
大レベルよりも低い所定のレベルまで電源電圧レベルが
上昇した時に前記電源電圧に追随する基準電圧から行ラ
インおよび列ラインの制御を行う手段と、 プログラムメモリ読み出しサイクル中に前記電源電圧が
前記所定のレベルを越えて上昇した時に行および列制御
をほぼ前記所定のレベルの電圧にクランプするための手
段と を備えるマイクロコントローラ。 - 【請求項７】外部のシステムの動作の状態を制御するた
めに命令に応答してマイクロコントローラが実行するプ
ログラムを記憶するオンチッププログラムメモリと、マ
イクロコントローラ用の電圧源とを備え、前記プログラ
ムメモリがデータを記憶して読み取るための行および列
を含み、さらに： プログラムメモリの読み出しサイクル中に電源電圧の最
大レベルよりも低い所定のレベルまで電源電圧レベルが
上昇した時に前記電源電圧から行ラインおよび列ライン
の制御を行う手段と、 プログラムメモリ読み出しサイクル中に前記電源電圧が
前記所定のレベルを越えて上昇した時に行および列制御
をほぼ前記所定のレベルの電圧にクランプするための手
段と プログラムメモリの読み出しサイクル中に電源電圧が前
記所定のレベルを越えて上昇した時に、行制御電圧を前
記所定のレベルよりも高い閾値レベルに設定し、さらに
列制御電圧を前記所定レベルよりも低い閾値レベルに設
定するための手段と を備えるマイクロコントローラ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/723,924 US5805507A (en) | 1996-10-01 | 1996-10-01 | Voltage reference generator for EPROM memory array |
| US08/723,924 | 1996-10-01 | ||
| PCT/US1997/016924 WO1998014946A1 (en) | 1996-10-01 | 1997-09-25 | Voltage reference generator for eprom memory array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11500854A JPH11500854A (ja) | 1999-01-19 |
| JP3285363B2 true JP3285363B2 (ja) | 2002-05-27 |
Family
ID=24908272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51661898A Expired - Fee Related JP3285363B2 (ja) | 1996-10-01 | 1997-09-25 | Ｅｐｒｏｍメモリアレー用電圧基準発生装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5805507A (ja) |
| EP (1) | EP0864155B1 (ja) |
| JP (1) | JP3285363B2 (ja) |
| KR (1) | KR100389614B1 (ja) |
| DE (1) | DE69722169D1 (ja) |
| TW (1) | TW365000B (ja) |
| WO (1) | WO1998014946A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6011794A (en) * | 1996-09-09 | 2000-01-04 | Netplus Communications Corp. | Internet based telephone apparatus and method |
| US6252799B1 (en) | 1997-04-11 | 2001-06-26 | Programmable Silicon Solutions | Device with embedded flash and EEPROM memories |
| IT1313225B1 (it) * | 1999-07-02 | 2002-06-17 | St Microelectronics Srl | Dispositivo di misura di una tensione analogica, in particolare peruna architettura di memoria non volatile, e relativo metodo di misura. |
| CN1729554B (zh) | 2002-12-20 | 2014-05-07 | 马特森技术有限公司 | 用来支撑工件和用来热处理工件的方法和系统 |
| US7226857B2 (en) | 2004-07-30 | 2007-06-05 | Micron Technology, Inc. | Front-end processing of nickel plated bond pads |
| US7215587B2 (en) | 2005-07-05 | 2007-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tracking circuit for a memory device |
| TWI433148B (zh) * | 2010-01-18 | 2014-04-01 | Macronix Int Co Ltd | 利用位元線動態切換增加程式化效率之方法與裝置 |
| US8804449B2 (en) | 2012-09-06 | 2014-08-12 | Micron Technology, Inc. | Apparatus and methods to provide power management for memory devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4874967A (en) * | 1987-12-15 | 1989-10-17 | Xicor, Inc. | Low power voltage clamp circuit |
| JPH023187A (ja) * | 1988-06-09 | 1990-01-08 | Toshiba Corp | 不揮発性半導体メモリ |
| JPH0334198A (ja) * | 1989-06-30 | 1991-02-14 | Fujitsu Ltd | 書き換え可能な不揮発性メモリ |
| US5027320A (en) * | 1989-09-22 | 1991-06-25 | Cypress Semiconductor Corp. | EPROM circuit having enhanced programmability and improved speed and reliability |
| US5132936A (en) * | 1989-12-14 | 1992-07-21 | Cypress Semiconductor Corporation | MOS memory circuit with fast access time |
| JPH03250494A (ja) * | 1990-02-27 | 1991-11-08 | Ricoh Co Ltd | 半導体記憶装置 |
| JPH0812754B2 (ja) * | 1990-08-20 | 1996-02-07 | 富士通株式会社 | 昇圧回路 |
| US5268871A (en) * | 1991-10-03 | 1993-12-07 | International Business Machines Corporation | Power supply tracking regulator for a memory array |
| JPH05217370A (ja) * | 1992-01-30 | 1993-08-27 | Nec Corp | 内部降圧電源回路 |
| JPH0684354A (ja) * | 1992-05-26 | 1994-03-25 | Nec Corp | 行デコーダ回路 |
| US5369317A (en) * | 1992-06-26 | 1994-11-29 | Micron Technology, Inc. | Circuit and method for controlling the potential of a digit line and in limiting said potential to a maximum value |
| JP2831914B2 (ja) * | 1992-09-30 | 1998-12-02 | 株式会社東芝 | 半導体集積回路装置 |
| US5291446A (en) * | 1992-10-22 | 1994-03-01 | Advanced Micro Devices, Inc. | VPP power supply having a regulator circuit for controlling a regulated positive potential |
-
1996
- 1996-10-01 US US08/723,924 patent/US5805507A/en not_active Expired - Lifetime
-
1997
- 1997-09-25 EP EP97943475A patent/EP0864155B1/en not_active Expired - Lifetime
- 1997-09-25 WO PCT/US1997/016924 patent/WO1998014946A1/en active IP Right Grant
- 1997-09-25 DE DE69722169T patent/DE69722169D1/de not_active Expired - Lifetime
- 1997-09-25 JP JP51661898A patent/JP3285363B2/ja not_active Expired - Fee Related
- 1997-09-25 KR KR10-1998-0704020A patent/KR100389614B1/ko not_active IP Right Cessation
- 1997-09-30 TW TW086114171A patent/TW365000B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990071742A (ko) | 1999-09-27 |
| EP0864155B1 (en) | 2003-05-21 |
| US5805507A (en) | 1998-09-08 |
| WO1998014946A1 (en) | 1998-04-09 |
| DE69722169D1 (de) | 2003-06-26 |
| JPH11500854A (ja) | 1999-01-19 |
| EP0864155A4 (en) | 2000-06-14 |
| EP0864155A1 (en) | 1998-09-16 |
| TW365000B (en) | 1999-07-21 |
| KR100389614B1 (ko) | 2003-10-04 |
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