KR20000071800A - 비휘발성 반도체 메모리 장치 - Google Patents

비휘발성 반도체 메모리 장치 Download PDF

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KR20000071800A
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Abstract

판독 회로에서의 판독 전압을 결정하는 데에 필요한 시간을 단축하여 데이터 판독 속도를 향상시킬 수 있는 비휘발성 반도체 메모리 장치를 제공한다. 비휘발성 반도체 메모리 장치는 메모리 셀의 어드레스가 부하 회로로부터 선택될 때 발생하는 제1 타이밍 신호에 응답하여 전류가 어드레스 선택에 따라서 비트 라인 디코더를 통해 비트 라인에 접속되며 워드 라인을 통해 접속되는 메모리 셀에 흐르도록 인가하여 미리 정해진 바이어스 전류가 비트 라인에 공급되게 하고, 메모리 셀의 온 상태나 오프 상태에 따라서 전류가 흐르게 하여 판독 전압이 부하 회로와의 접속점에서 생성되게 하기 위한 피드백형 바이어스 회로, 및 상기 제1 타이밍 신호가 활성인 초기 단계에서 발생하는 제2 타이밍 신호에 응답하여 전류가 비트 라인을 통해 흐르게 하며 제2 타이밍 신호가 활성인 마지막 단계에서 전류가 비트 라인을 통해 흐르지 않도록 차단하기 위한 사전 충전 회로를 포함한다.

Description

비휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전압 판독 결정을 가속화하여, 저장된 정보의 판독 동작을 더 빠르게 할 수 있는 비휘발성 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에 있어서, 저장된 정보의 판독 및 기록에 필요한 억세스 시간의 가속화는 이들의 성능 향상을 위해서 상당히 중요한 문제이다. 플래시 메모리 등의 비휘발성 반도체 메모리 장치에 대해서도 마찬가지인 것은 말할 것도 없다.
최근에, 비휘발성 반도체 장치의 구조는 저장 용량을 증가시키기 위해서 소규모화되는 경향이 있지만, 이는 드레인 이상의 문제를 야기시킨다.
예를 들어, 플래시 메모리의 경우, 메모리 셀을 구성하는 소규모의 플로팅 게이트형 MOSFET (금속 산화물 반도체 전계 효과 트랜지스터)의 드레인에의 고전압 인가가 어려워지기 때문에, 전하가 메모리 셀에 인가되는 바이어스 전압으로서 예를 들어 약 0.5V의 저전압을 사용하여 플로팅 게이트에 주입되어, 전류가 흐르지 않게 하는 상태의 메모리 셀 (이하, "오프셀"로 언급됨)과 전하가 플로팅 게이트로부터 유출되어 전류를 흐르게 하는 상태의 메모리 셀 (이하, "온 셀"로 언급됨)을 식별할 필요가 있다. 따라서, 저장된 정보를 메모리 셀로부터 판독하기 위해 작은 전압차를 신뢰성 있게 검출하며 출력 상태의 판별에 필요한 시간을 고속의 판독을 가능하게 하기 위해서 가능한 한 단축해야 할 필요가 있다.
종래의 비휘발성 반도체 메모리 장치의 회로 구성과 동작의 일 예를 이하 설명한다.
도 8은 종래의 비휘발성 반도체 메모리 장치의 판독 회로의 구성예를 나타내는 개략도이다. 도 9는 피드백형 바이어스 회로의 동작을 설명하는 그래프이다. 도 10은 종래의 비휘발성 반도체 메모리 장치에 사용되는 판독 타이밍 생성 회로의 개략 블럭도이다. 도 11은 종래의 비휘발성 반도체 메모리 장치에서의 판독 동작을 나타내는 타이밍 차트이다. 도 12a, 12b는 종래의 비휘발성 반도체 메모리 장치에서의 판독을 위한 출력 상태 판정을 설명하는 도면이다.
도 8에서 나타낸 바와 같이, 종래의 비휘발성 반도체 메모리 장치에서의 판독 회로는 주로 비트선 BLm과 워드선 WLn에 의해 메모리 셀 어레이(도시 생략)로부터 선택된 대표적인 것으로 나타낸 메모리 셀 Mmn, 비트선 BLm을 선택하는 데에 사용되는 대표적인 것으로 나타낸 비트 라인 디코더 BDEm, 피드백형 바이어스 회로(1), 부하 회로(2), 사전 충전 회로(3), 감지 회로(SA; 4) 및 래치 회로(5)로 구성된다.
또한, 도 8에서 도시된 바와 같이, 피드백형 바이어스 회로(1)는 N채널 트랜지스터(11, 12, 13 및 14) 및 P 채널 트랜지스터(15 및 16)를 구비한다. N 채널 트랜지스터(11)의 드레인은 부하 회로(2)에 접속되며 N채널 트랜지스터와 부하 회로(2) 간의 접속점을 이하 "노드 C"로 부른다. N 채널 트랜지스터(11)의 소스는 비트선 디코더 BDEm에 접속되며 이들 사이의 접속점을 "노드 B"로 부른다. N채널(11)의 게이트는 N 채널 트랜지스터(14)의 드레인에 접속되며 이들 간의 접속점을 "노드 A"로 부른다. P채널 트랜지스터(15)의 소스는 전원 VDD에 접속되며, 그 드레인은 노드 A에 접속되고 그 게이트는 감지 증폭기 활성화 회로 SAE의 라인에 접속되어 있다. P채널 트랜지스터(16)의 소스는 전원 VDD에 접속되며, 그 드레인은 N 채널 트랜지스터(12)의 드레인에 접속되고 그 게이트는 감지 증폭기 활성화 회로 SAE의 라인에 접속되어 있다. N 채널 트랜지스터(12)의 게이트는 그 드레인에 접속되고 그 소스는 노드 A에 접속되어 있다. N 채널 트랜지스터(13)의 드레인은 노드 A에 접속되고, 그 소스는 접지에 그 게이트는 감지 증폭기 활성화 회로 SAE의 라인에 접속되어 있다. N 채널 트랜지스터(14)의 드레인은 노드 A에 접속되고, 그 소소는 접지에 그 게이트는 노드 B에 접속되어 있다.
부하 회로(2)는 P 채널 트랜지스터(21) 및 N 채널 트랜지스터(22)를 갖는다. P 채널 트랜지스터(21)의 소스는 전원 VDD에 접속되고, 그 드레인은 N 채널 트랜지스터(22)의 드레인에 접속되고 그 게이트는 감지 증폭기 활성화 회로 SAE의 라인에 접속되어 있다. N 채널 트랜지스터(22)의 게이트는 그 드레인에 접속되고 소스는 노드 C에 접속되어 있다. 사전 충전 회로(3)는 P채널 트랜지스터(31)와 N 채널 트랜지스터(32)를 갖는다. P 채널 트랜지스터(31)의 소스는 전원 VDD에 접속되고, 그 드레인은 N 채널 트랜지스터(32)의 드레인에, 그 게이트는 비트 라인 사전 충전 신호 ATDP의 라인에 접속되어 있다. N 채널 트랜지스터(32)의 소스는 노드 B에 접속되고 그 게이트는 노드 A에 접속되어 있다.
감지 회로(4)는 피드백형 바이어스 회로(1)의 N채널 트랜지스터(11)의 드레인에 접속된 노드 C에서 기준 전압(도시 생략)으로부터의 기준 전압 VREF를 출력 전압 VA와 비교하고 그 비교 결과를 나타내는 신호를 생성하는 데에 사용되는 비교 회로로 이루어진다. 래치 회로(5)는 감지 증폭기 출력 래칭 회로 LAT에 응답하여 감지 회로(4)의 출력을 래치하는 데에 사용되는 회로로 이루어진다.
피드백형 바이어스 회로(1)는 미리 정해진 바이어스 전압 VB를 메모리 셀 Mmn에 공급하는 기능을 갖는다. 부하 회로(2)는 피드백형 바이어스 회로(1)에 전원 VDD에 의해 공급된 정전류원으로서 작용하여 부하로서 기능한다. 사전 충전 회로(3)는 비트 라인 BLm이 선택될 때 비트 라인 BLm에 사전 충전 전류를 공급하는 데에 사용된다. 감지 회로(4)는 피드백형 바이어스 회로(1)로부터의 판독 출력 전압 VA를 기준 회로(도시 생략)로부터의 기준 전압 VREF와 비교함으로써 메모리 셀 Mmn이 온 셀 상태나 오프 셀 상태에 있는지를 판정한다. 래치 회로(5)는 감지 회로(4)로부터의 판정 결과를 나타내는 신호를 래치하여 출력 데이터를 생성한다. 피드백형 바이어스 회로(1)에서, 판독이 실행되고 있지 않는 동안, 감지 증폭기 활성화 회로 SAE는 하이이고 P 채널 트랜지스터(15 및 16)는 턴오프이고 N 채널 트랜지스터(13)은 턴온이기 때문에, 노드 A에서의 전압 VF는 거의 제로 볼트가 되고, N 채널 트랜지스터(11)가 오프 상태에 있기 때문에, 피드백형 바이어스 회로의 전압 VB는 제로 볼트가 된다. 한편, 판독이 실행되고 있는 동안, 감지 증폭기 활성화 신호 SAE가 로우이기 때문에, P 채널 트랜지스터(15 및 16)은 턴온되고 N 채널 트랜지스터(13)는 턴오프되고, P 채널 트랜지스터(15)로 이루어진 스위치를 통해 전원 VDD로부터 흐르는 전류와 P 채널 트랜지스터(16)로 이루어진 스위치 및 N 채널 트랜지스터(12)로 이루어진 정전류원을 통해 전원 VDD로부터 흐르는 전류가 N 채널 트랜지스터(14)로 흐르게 되기 때문에, 노드 A에서 생성된 전압 VF는 N 채널 트랜지스터(11)의 게이트에 공급된다. 이는 전류가 N 채널 트랜지스터(11)를 통해 흐르게 하고 미리 정해진 바이어스 전압 VB가 노드 B에서 생성되게 하지만, 미리 정해진 바이어스 전압 VB에 대한 라인이 N 채널 트랜지스터(14)의 게이트에 접속되어어 있기 때문에, N 채널 트랜지스터를 통해 흐르는 전류는 미리 정해진 바이어스 전압 VB에 따라 변하게 되고 이에 따라서 N 채널 트랜지스터(11)의 게이트에 공급되는 노드 A에서의 전압 VF이 변하게 된다. 이러한 피드백 제어가 실행되기 때문에, 노드 B에서 미리 정해진 바이어스 전압 VB는 정지 상태에서 거의 일정하게 된다.
도 9는 동작 동안 피드백형 바이어스 회로(1)에 포함된, 도 8에서 나타낸 각 소자에서의 전류 분포를 설명하는 그래프이다. 도 9에서, "Ia"는 N 채널 트랜지스터(14)의 드레인과 소스 간의 전압 VDS에 대응하는 전류를 나타내고, "Ia1" 내지 "Ia6"는 게이트의 여러 전압 (VG1내지 VG6)에 따라 변하는 N 채널 트랜지스터(14)를 통해 흐르는 전류의 특성을 나타내는 한편, "Ib"는 P 채널 트랜지스터(15)의 드레인과 소스 간의 전압 VDS에 대응하는 전류를 나타내고, "Ic"는 P 채널 트랜지스터(16)과 N 채널 트랜지스터(12)로 이루어진 회로를 통해 흐르는 전류의 특성을 나타낸다. "Ia+Ib"는 P 채널 트랜지스터(15)를 통해 흐르는 전류, P 채널 트랜지스터(16)을 통해 흐르는 전류, 및 N 채널 트랜지스터(12)를 통해 흐르는 전류의 합을 나타낸다. 이 때, 노드 B에서 미리 정해진 바이어스 전압 VB는 전류 Ia와 전류 Ib+Ic가 평행 상태에 이르는 점 P에서 N 채널 트랜지스터(14)의 게이트 전압(VG)으로서 판별된다.
부하 회로(2)에서, 판독이 실행되고 있는 동안, 감지 증폭기 활성화 회로 SAE는 하이가 되고 P 채널 트랜지스터(21)는 턴온이 되기 때문에, 전류 I1은 전원 VDD로부터 정전류원 부하를 구성하는 N 채널 트랜지스터(22)를 통해 피드백형 바이어스 회로(1)의 N 채널 트랜지스터(11)에 공급되게 된다.
사전 충전 회로(3)는 비트 라인 사전 충전 신호 ATDP가 판독 사이클의 초기 단계에서 로우가 된 후에 P 채널 트랜지스터(31)가 턴온될 때 흐르는 전류 I2를 피드백형 바이어스 회로(1)의 N 채널 트랜지스터(11)와 직렬로 동작하는 N 채널 트랜지스터(32)를 통해 비트 라인에 공급함으로써 판독 동작시 노드 B에서 미리 정해진 바이어스 전압 VB의 상승을 가속화하는 기능을 갖는다.
상술된 것과 유사한 사전 충전 회로는 예를 들어, 일본 공개 특허 출원 번호 평2-285593에 기재되어 있다.
감지 회로(4)는 노드 C에서의 전압 VA를 기준 회로(도시 생략)로부터의 기준 전압 VREF와 비교함으로써 기준 전압 VRE에 상대적인 전압 VA의 레벨에 따라 변경되는 로직 레벨을 갖는 출력 신호를 생성하는 데에 사용된다.
래치 회로(5)는, 감지 증폭기 출력 래칭 신호 LAT에 응답하여, 감지 회로(4)로부터의 출력 신호를 래칭함으로써, 메모리 셀이 온 셀 상태일 때 데이터 "1"을 출력하고 메모리 셀이 오프 셀 상태일 때 데이터 "0"을 출력하도록 동작된다.
다음에, 종래의 비휘발성 반도체 메모리 장치에서의 판독 회로의 동작을 도 8을 참조하여 후술한다.
비트 라인 디코더 BDEm에서, 비트 라인 BLm이 선택될 때, 비트 라인 선택 신호 a1과 a2는 하이이고, 비트 라인 선택 트랜지스터 Tm1및 Tm2는 턴온되고 메모리 셀 Mmn은 비트 라인 BLm에 접속된다. 더구나, 워드선 WLn을 선택함으로써, 메모리 셀 Mmn은 온 상태나 오프 상태의 판독을 가능하게 하는 상태에 있게 된다.
감지 증폭기 활성화 회로 SAE가 하이가 되는 판독 사이클의 초기 조건에서는, 노드 B의 미리 정해진 바이어스 전압 VB은 제로 볼트가 된다. 이 때, 피드백형 바이어스 회로(1)에서의 N 채널 트랜지스터(14)가 턴오프되고 노드 A의 전압 VF가 최대가 되기 때문에, N 채널 트랜지스터(11)는 턴온되고 전류 I1가 최대가 된다.
이것은 비트 라인 BLm의 (메모리 셀 Mmn등의 배선 용량, 드레인 용량을 갖는) 부가의 커패시터가 사전 충전되게 하므로, 결과적으로 노드 B에서의 전압 VB가 점차 증가되게 한다. 미리 정해진 바이어스 전압 VB가 증가할 때, 전류는 N 채널 트랜지스터(14)를 통해 흐르게 되고 노드 A에서의 전압 VF가 감소하게 되므로, N 채널 트랜지스터(11)의 전류 I1가 감소하게 된다. 또한, 피드백형 바이어스 회로(1)의 피드백 동작이 종료되고 노드 B에서의 미리 정해진 바이어스 전압 VB이 미리 정해진 메모리 셀 드레인 전압 (예를 들어, 0.5V)에 이르게 될 때, 메모리 셀 Mmn은 전류가 흐를 수 있는 상태에 있게 되고, 온 셀 상태에 있게 되면, 메모리 셀 전류는 N 채널 트랜지스터(11)를 통해 흐르게 되는 반면, 오프 셀 상태에 있게 되면, 메모리 셀 전류는 흐르지 않는다. 따라서, 메모리 셀 Mmn이 오프 셀 상태 (오프 전압 상태)에 있게 되면 노드 C에서의 전압 VA이 증가하게 되고 메모리 셀 Mmn이 온 셀 상태 (온 전압 상태)에 있으면 전압은 감소하게 되기 때문에, 온 전압과 오프 전압 간의 중간 전압이 기준 회로 (도시 생략)로부터의 기준 전압 VREF로서 생성되게 될 때, 감지 회로(4)는 전압 VA를 전압 VREF와 비교하여 오프 셀 상태와 온 셀 상태 간의 식별을 나타내는 출력을 생성하게 된다.
래치 회로(5)는 감지 증폭기 출력 래칭 신호 LAT에 응답하여 감지 회로(4)의 출력 신호를 래치하고 메모리 셀이 오프 셀 상태에 있을 때 데이터 "0"을 출력하고 메모리 셀이 온 셀 상태에 있을 때 데이터 "1"을 출력하도록 동작된다. 도 8에서 나타낸 사전 충전 회로(3)에서, 감지 증폭기 활성화 신호 SAE가 활성인 판독 사이클의 초기 단계에서 단시간 동안, 비트 라인 사전 충전 신호 ATDP는 로우가 되고 P 채널 트랜지스터(31)는 턴온되어 전류 I2가 N 채널 트랜지스터(11)와 직렬로 제어되는 N 채널 트랜지스터(32)를 통한 사전 충전을 위해 전원 VDD로부터 비트 라인으로 공급되게 하고, 이는 노드 B에서의 미리 정해진 바이어스 전압 VB의 상승을 가속화하여 노드 C에서의 전압 VA의 판정을 위한 속도를 향상시킨다.
도 10은 도 8에서 나타낸 판독 회로의 판독 타이밍 생성 회로의 개략 블럭도이다. 판독 타이밍 생성 회로는 어드레스 변경 검출 신호 생성 회로(101) 및 펄스 생성 회로(102)로 이루어진다. 어드레스 변경 검출 신호 생성 회로(101)는 외부 어드레스 입력 신호 A0에 포함된 어드레스 데이터의 변경점을 검출하고 어드레스 변경 검출 신호 OS를 생성하는 어드레스 변경 검출 회로(103)를 구비한다. 펄스 생성 회로(102)는 내부에 매립된 내부 펄스 생성 회로(도시 생략)에 의해 어드레스 변경 검출 신호 OS에 응답하여 판독 회로를 활성화하기 위해 사용되는 감지 증폭기 활성화 신호 SAE, 감지 증폭기 활성화 신호 SAE가 활성으로 유지될 때 판독 사이클의 초기 단계에서 사전 충전 회로(3)을 활성화하기 위해 사용되는 비트 라인 사전 충전 신호 ATDP 및 래치 회로(5)에서 감지 회로(4)로부터의 출력을 래치하는 데에 사용되는 감지 증폭기 출력 래칭 신호 LAT를 생성하도록 동작된다.
다음에, 종래의 비휘발성 반도체 메모리 장치에서의 판독 동작을 도 11을 참조하여 설명한다. 도 8에서 나타낸 종래의 비휘발성 반도체 메모리 장치에서의 판독 회로의 각 소자의 신호를 도 11에서 나타낸다. 외부 어드레스 입력 신호 A0 내지 A1에 응답하여, 어드레스 변경 검출 신호 생성 회로(101)(도 10)로부터 어드레스 변경 검출 신호 OS가 출력되고, 이는 펄스 생성 회로(102*)로부터의 감지 증폭기 활성화 신호 SAE (도 10) (이 도면에서, 기호 "*"는 역전 신호를 나타냄), 비트 라인 사전 충전 신호 ATDP*, 및 감지 증폭기 출력 래칭 신호 LAT가 생성되게 한다. 도 8에서 나타낸 판독 회로에서, 감지 증폭기 활성 신호 SAE* 및 비트 라인 사전 충전 신호 ATDP*는 비역전 신호로서 입력되고 비활성 상태는 활성 상태로 변경된다.
피드백형 바이어스 회로(1)에서, 감지 증폭기 활성 신호 SAE*가 생성되면, P 채널 트랜지스터(15 및 16)는 턴온되고 N 채널 트랜지스터(13)는 턴오프되고, 이는 전류 I1가 부하 회로(2)를 다음에 N 채널(11)를 통해 비트 라인으로 공급되게 한다. 비트 라인 사전 충전 신호 ATDP*가 감지 증폭기 활성 신호 SAE*가 활성인 기간의 초기 단계에서 생성될 때, 전류 I2가 사전 충전 회로(3)로부터 비트 라인을 통해 흐르게 된다. 따라서, 전류 IM(=I1+I2)가 비트 라인을 통해 흘러 사전 충전이 행해진다. 피드백형 바이어스 회로(1)에서의 피드백 동작이 완료되고 다음에 사전 충전 회로(3)에 의한 사전 충전이 완료되면, 메모리 셀의 오프 상태나 온 상태에 따라서 노드 C에서의 전압 VA가 오프 비트 전위 VA(오프) 또는 온 비트 전위 VA(온)인지가 판정된다. 래치 회로(5)는 감지 증폭기 출력 래칭 신호 LAT에 응답하여 감지 회로(4)의 출력을 래치하도록 동작된다. 그러나, 비트 라인을 사전 증폭하는 데에 필요한 시간을 단축하기 위해서, 도 8에서 나타낸 종래의 비휘발성 반도체 메모리 장치에 사전 충전 회로(3)가 설치되어 있어도, 비트 라인이 사전 충전된 후에 데이터의 판독이 인에이블되기 전에 많은 시간이 필요하기 때문에, 비휘발성 반도체 메모리 장치에서의 동작의 가속화에 지장을 준다.
도 12a 및 도 12b는 도 8에서 나타낸 종래의 비휘발성 메모리 장치의 판독 회로에서 판독 출력이 생성될 때 발생하는 전압과 전류의 변경을 나타내며 또한 출력된 상태의 판정을 설명하는 확대도로서, 여기에서 도 12a는 전압의 변경을 나타내고 도 12b는 전류의 변경을 나타낸다. 도 8에서 나타낸 종래의 판독 회로에서, 비트 라인 사전 충전 신호 ATDP가 비활성이 되기 때문에 특정 시간이 경과된 후에 판독 데이터가 결정된다. 종래의 판독 회로에서의 판독 데이터의 결정시의 이러한 지연의 이유로서는, 다음의 두 가지 점을 생각할 수 있다.
(1) 사전 충전 회로(3)에서, 비트 라인 사전 충전 신호 ATDP가 비활성이 되고 P 채널 트랜지스터(31)가 턴오프될 때, P 채널 트랜지스터(31)의 출력측 (예를 들어, 드레인측)의 전위는 전원 전압 VDD로 상승하게 된다. P 채널 트랜지스터(31)의 출력측 상에 배선 용량, 드레인 용량 등을 갖는 부가의 커패시터가 있기 때문에, 비트 라인 사전 충전 신호 ATDP가 커패시터의 충전 동안 발생하는 전하에 의해 비활성이 되어 그 전위가 전원 전압 VDD으로 상승하게 된 후, 전류 I2가 흐르게 된다. 그러나, 비트 라인을 통해 흐르는 전류 IM이 일정하기 때문에, N 채널 트랜지스터(11)를 통해 흐르는 셀 전류 I1(이 때의 메모리 셀 전류임)가 감소하기 전에 시간에 필요하고 메모리 셀이 온 셀 상태에 있을 때 사용되는 판독 전압인 온 비트 전위 VA(온)가 판정되게 된다. 도 12b에서, "t"는 전류 I2에 근거하여, 비트 라인 사전 충전 신호 ATDP가 비활성이 된 후에 나타나는 데이터 판독 속도가 감소되게 하는 시간을 나타낸다.
(2) 피드백형 바이어스 회로(1)의 출력이 턴오프될 때, 비트선은 노드 B에서 미리 정해진 바이어스 전압 VB가 오프 레벨로 변경될 때 까지 사전 충전되고, 이 상태에서 노드 C에서의 전압 VA가 결정된다. 상기한 바와 동일한 동작은 기준 전압 VREF를 생성하는 기준 회로(도시 생략)에서 실행된다. 감지 회로(4)에서, 전압 VA와 전압 VREF간의 비교가 행해지지만, 이 때, 노드 C에서의 전압 VA는 감지 회로(4)의 비교 동작을 가능하게 하는 것을 초과하는 레벨 (즉, 차동 동작점)로 상승하기 때문에, 전압 VA가 차동 동작점에서의 일정 값에 이르게 되기 전에 많은 시간이 필요하게 되므로, 판독 속도의 감소를 초래한다. 노드 C에서의 전압 VA의 온 비트 전위와 오프 비트 전위간의 차를 감소시키기 위해서, 누설 전류를 흐르게 하는 데에 사용되는 부하가 비트 라인에 접속되지만, 피드백형 바이어스 전류(1)를 통해 흐르는 전류 I1가 제로이면, 노드 C에서의 전압 VA는 거의 전원 전압 VDD으로 상승하게 된다. 이것은 과충전에 의해 상승된 노드 C에서의 전압 VA가 N 채널 트랜지스터(11)를 통한 전류의 흐름과 전압 VA를 갖는 노드 C로부터의 전하의 인출로 인해 과충전에 의해 차동 동작점 값으로 강하하는 데에 시간이 걸리기 때문이다. 반대로, 기준 회로에서, 온 셀 상태에 있는 메모리 셀이 항상 접속되어 있기 때문에, 전압 VREF에는 어떤 상승도 발생하지 않는다.
상기한 점에 비추어, 본 발명의 목적은 판독 전압을 결정하고 데이터 판독 속도를 개선하는 데에 필요한 시간을 단축할 수 있는 비휘발성 반도체 메모리 장치를 제공하는 데에 있다.
본 발명의 제1 형태에 따르면, 비휘발성 반도체 메모리 장치는:
메모리 셀의 어드레스가 선택될 때 생성된 제1 타이밍 신호에 응답하여, 부하 회로로부터 상기 어드레스의 선택에 따라 비트 라인 선택 회로에 의해 비트 라인에 접속되는 상기 메모리 셀로의 전류 흐름을 인가하여 미리 정해진 바이어스 전압을 상기 비트 라인에 공급하고 상기 메모리 셀의 온 상태나 오프 상태에 따라서 상기 전류 흐름을 인가하여 상기 부하 회로와의 접속점에서 판독 전압을 생성하기 위한 바이어스 전압 공급 회로; 및
제2 타이밍 신호가 활성인 초기 단계에서 생성된 상기 제2 타이밍 신호에 응답하여 상기 비트 라인으로의 전류 흐름을 인가하기 위한 사전 충전 회로
를 포함하고, 이에 의해 상기 사전 충전 회로는 상기 타이밍 신호가 활성인 마지막 단계에서 전류를 차단하도록 동작된다.
이러한 구성에 의해, 사전 충전 회로의 부가의 커패시터로부터의 전류를 방전하여 야기된 사전 충전의 완료시 발생하는 지연을 개선할 수 있다.
상기에서, 바람직한 모드는 부하 회로가 정전류원에 직렬 접속되어 있는 상기 제1 타이밍 신호에 응답하여 턴온되는 스위칭 회로로 이루어지는 것이다.
또한, 바람직한 모드는 스위칭 회로가 소스가 전원에 접속되고, 게이트에 상기 제1 타이밍 신호가 공급되고, 드레인이 상기 정전류원 회로에 접속되어 있는 P 채널 트랜지스터로 이루어지고, 상기 정전류원은 드레인이 상기 P 채널 트랜지스터의 상기 드레인에 접속되고, 게이트가 상기 P 채널 트랜지스터의 상기 드레인에 접속되고, 소스가 상기 바이어스 전압 공급 회로에 접속되어 있는 N 채널 트랜지스터로 이루어지는 것이다.
또한, 바람직한 모드는 바이어스 전압 공급 회로가 제어 신호에 응답하여 전원으로부터 상기 부하 회로를 통해 비트 라인으로의 전류 흐름을 인가하도록 동작되는 전류 제어 회로 및 상기 제어 신호로서 상기 바이어스 라인에서 발생하는 바이어스 전압에 따라서 전류 공급 회로로부터 다시 상기 전류 제어 회로로 전류가 흐를 때 전압이 강하되는 신호를 공급하도록 동작되는 피드백 회로로 이루어지는 것이다.
또한, 바람직한 모드로서, 전류 제어 회로는 소스가 상기 부하 회로에 접속되고 게이트에 상기 제어 신호가 공급되고, 드레인이 상기 비트 라인에 접속되는 N 채널 트랜지스터로 이루어지고, 상기 피드백 회로는 소스가 접지에 접속되고, 게이트에 상기 바이어스 전압이 인가되고 드레인이 상기 전류 공급 회로에 접속되는 N 채널 트랜지스터로 이루어지고, 상기 제어 신호는 상기 N 채널 트랜지스터의 상기 드레인과 상기 전류 공급 회로 사이의 접속점으로부터 출력되는 것이 있다.
또한, 바람직한 모드로서, 상기 전류 공급 회로는 상기 제1 타이밍 신호에 응답하여 턴온되는 제1 전류 공급부 및 상기 제1 타이밍 신호에 응답하여 턴온되는 스위칭 회로와 정전류원이 직렬 접속되어 있는 제2 전류 공급부로 이루어지고, 상기 제1 전류 공급부 및 상기 제2 전류 공급부는 전원과 상기 피드백 회로 사이에서 병렬 접속되어 있는 것이 있다.
또한, 바람직한 모드로서, 제1 전류 공급부는 소스가 전원에 접속되고, 게이트에 상기 제1 타이밍 신호가 공급되고, 드레인이 상기 피드백 회로에 접속되어 있는 제1 P 채널 트랜지스터로 이루어지고, 상기 제2 전류 공급부는 소스가 전원에 접속되고, 게이트에 상기 제1 타이밍 신호가 공급되고 드레인이 N 채널 트랜지스터의 드레인에 접속되어 있는 제2 P 채널 트랜지스터 및 드레인이 상기 제2 P 채널 트랜지스터의 상기 드레인에 접속되고, 게이트가 상기 N 채널 트랜지스터의 상기 드레인에 접속되고 소스가 상기 피드백 회로에 접속되어 있는 N 채널 트랜지스터로 이루어지는 것이 있다.
또한, 바람직한 모드는 피드백 회로에 병렬 접속되어, 상기 제1 타이밍 신호가 비활성인 동안 제어 신호 출력 단자를 상기 피드백 회로로부터 접지에 접속하는 데에 사용되는 접지 회로를 더 포함하고 있다.
또한, 바람직한 모드로서, 접지 회로는 드레인이 상기 피드백 회로를 구성하는 상기 N 채널 트랜지스터의 드레인에 접속되고 게이트에 상기 제1 타이밍 신호가 공급되고 소스가 접지에 접속되어 있다.
또한, 바람직한 모드로서, 사전 충전 회로는 상기 제2 타이밍 신호에 응답하여 턴온되는 제1 스위칭 회로, 전원과 상기 비트 라인 사이에 접속된 상기 제어 신호에 응답하여 전류를 제어하는 데에 사용되는 상기 전류 제어 회로 및 상기 전원과 상기 비트 라인 사이에 접속된 상기 제2 타이밍 신호의 반전 신호에 응답하여 턴오프되는 제2 스위칭 회로로 이루어진다.
또한, 바람직한 모드로서, 제1 스위칭 회로는 소스가 전원에 접속되고 게이트에 상기 제2 타이밍 신호가 공급되고 드레인이 상기 전류 제어 회로에 접속되어 있는 P 채널 트랜지스터로 이루어지며, 상기 전류 제어부는 드레인이 상기 P 채널 트랜지스터의 드레인에 접속되고 게이트에 상기 제어 신호가 공급되고 소스가 상기 제2 스위칭 회로에 접속되어 있는 제1 N 채널 트랜지스터로 이루어지며, 상기 제2 스위칭 회로는 드레인이 상기 제1 N 채널 트랜지스터의 상기 드레인에 접속되고 게이트에 상기 제2 타이밍 신호가 인버터를 통해 공급되고 소스가 상기 비트 라인에 접속되어 있는 제2 N 채널 트랜지스터로 이루어진다.
또한, 바람직한 모드로서, 사전 충전 회로는 상기 전원과 상기 비트 라인 사이에 접속된 상기 제어 신호에 응답하여 전원으로부터의 전류 흐름을 인가하는 데에 사용되는 전류 제어부 및 상기 전원과 상기 비트 라인 사이에 접속된 상기 제2 타이밍 신호에 응답하여 턴오프되는 스위칭 회로로 이루어진다.
또한, 바람직한 모드로서, 전류 제어부는 드레인이 전원에 접속되고 게이트에 상기 제어 신호가 공급되고 소스가 상기 스위칭 회로에 접속되어 있는 N 채널 트랜지스터로 이루어지고, 상기 스위칭 회로는 소스가 상기 N 채널 트랜지스터의 소스에 접속되고 게이트에 상기 제2 타이밍 신호가 공급되고 드레인이 상기 비트 라인에 접속되어 있는 P 채널 트랜지스터로 이루어진다.
또한, 바람직한 모드로서, 제2 타이밍 신호가 활성인 마지막 단계에서 상기 부하 회로와 상기 전류 제어 회로 간 접속점과 상기 전류 제어 회로의 입력측 사이에 단락 회로를 만드는 데에 사용되는 이퀄라이징 회로를 더 포함하고 있다.
이퀄라이징 회로를 설치함으로써, 비트 라인 사전 충전 신호가 활성인 마지막 단계에서 부하 회로와 전류 제어 회로 간의 단락 회로가 만들어지고, 부하의 출력 단자에서의 전압이 너무 높거나 너무 낮으면, 이 전압은 비트 라인의 사전 충전이 활성인 마지막 단계에서 온 셀 상태에 대응하는 전압과 오프 셀 상태에 대응하는 전압 간의 중간 전압을 강제로 갖게 되어, 판독 전압 판정의 타이밍 지연을 방지하므로 데이터 판독 속도를 향상할 수 있다.
또한, 바람직한 모드로서, 이퀄라이징 회로는 드레인이 상기 전류 제어 회로를 구성하는 상기 N 채널 트랜지스터의 상기 드레인에 접속되고 게이트에 상기 제2 타이밍 신호가 활성인 마지막 단계에서 생성된 제3 타이밍 신호가 공급되고 소스가 상기 전류 제어 회로를 구성하는 상기 N 채널 트랜지스터의 게이트에 접속되어 있는 N 채널 트랜지스터로 이루어진다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 장치에서의 판독 회로의 구성을 나타낸 개략도.
도 2는 본 발명의 제2 실시예에 다른 비휘발성 반도체 메모리 장치에서의 판독 회로의 구성을 나타낸 개략도.
도 3은 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 장치에서의 판독 회로의 구성을 나타낸 개략도.
도 4는 제3 실시예의 비휘발성 반도체 메모리 장치에서의 판독 회로의 전압과 전류간의 관계를 나타낸 개략도.
도 5는 제3 실시예의 비휘발성 반도체 메모리 장치에 사용되는 판독 타이밍 생성 회로의 개략 블럭도.
도 6은 제3 실시예의 비휘발성 반도체 메모리 장치에서의 판독 동작을 나타내는 타이밍도.
도 7a 및 도 7b는 제3 실시예의 비휘발성 반도체 메모리 장치에서의 판독을 위한 출력 상태 판정을 설명하는 도면.
도 8은 종래의 비휘발성 반도체 메모리 장치에서의 판독 회로의 구성예를 나타내는 개략도.
도 9는 종래의 비휘발성 반도체 메모리 장치의 종래의 피드백형 바이어스 회로의 동작을 설명하는 그래프.
도 10은 종래의 비휘발성 반도체 메모리 장치에 사용되는 판독 타이밍 생성 회로의 개략 블럭도.
도 11은 종래의 비휘발성 반도체 메모리 장치에서의 판독 동작을 나타내는 타이밍도.
도 12a 및 도 12b는 종래의 비휘발성 반도체 메모리 장치에서의 판독을 위한 출력 상태 판정을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 피드백형 바이어스 회로
2 : 부하 회로
3A : 사전 충전 회로
4 : 감지 회로(SA)
5 : 래치 회로
11 : N 채널 트랜지스터
31 : P 채널 트랜지스터
32, 33 : N 채널 트랜지스터
34 : 인버터
35 : N 채널 트랜지스터
36 : P 채널 트랜지스터
본 발명을 실행하는 최상의 모드를 첨부한 도면을 참조하여 여러 실시예를 이용하여 더욱 상세히 설명한다.
[제1 실시예]
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 장치에서의 판독 회로의 구성을 나타내는 개략 회로도이다. 도 1에서 나타낸 바와 같이, 본 실시예의 비휘발성 반도체 메모리 장치에서의 판독 회로는 주로 메모리 셀 Mmn, 비트 라인 디코더 BDEm, 피드백형 바이어스 회로(1), 부하 회로(2), 사전 충전 회로(3A), 감지 회로(SA; 4) 및 래치 회로(5)로 이루어진다. 본 실시예의 피드백형 바이어스 회로(1), 부하 회로(2), 감지 회로(5) 및 래치 회로(5)의 구성은 도 8의 구성과 동일하다. 본 실시예의 구성은 도 8의 사전 충전 회로(3)에서의 것과 다른 구조를 갖는 사전 충전 회로(3A)가 설치된 점에서 도 8의 실시예와 크게 다르다. 사전 충전 회로(3A)는 P 채널 트랜지스터(31), N 채널 트랜지스터(32 및 33) 및 인버터(34)를 갖는다. P 채널 트랜지스터(31)의 소스는 전원 VDD에 접속되고, 그 드레인은 N 채널 트랜지스터(32)의 드레인에 접속되고 그 게이트는 비트 라인 사전 충전 신호 ATDP의 라인에 접속된다. N 채널 트랜지스터(32)의 소스는 N 채널 트랜지스터(33)의 드레인에 접속되고 그 게이트는 노드 A에 접속된다. N 채널 트랜지스터(33)의 소스는 노드 B에 접속되고 그 게이트는 인버터(34)의 출력 단자에 접속된다. 인버터(34)의 입력 단자는 비트 라인 사전 충전 신호 ATDP의 라인에 접속된다.
사전 충전 회로(3A)에서, 판독 사이클의 초기 단계에서 비트 라인 사전충전 신호 ATDP를 로우로 함으로써, P 채널 트랜지스터(31)는 턴온되고, 전류 I2를 피드백형 바이어스 회로(1)의 N 채널 트랜지스터(11)와 직렬로 동작하는 N 채널 트랜지스터(32)를 통해 비트 라인에 공급함으로써, 판독 동작시 노드 B에서의 미리 정해진 바이어스 전압 VB의 상승이 가속화된다. 더구나, 비트 라인 사전 충전 신호 ATDP가 로우가 될 때, N 채널 트랜지스터(33)는 턴오프되고, 이는 비트 라인으로의 전류 I2를 강제로 중단시킨다.
다음에, 본 실시예의 비휘발성 반도체 메모리 장치에서의 판독 회로의 동작을 도 1을 참조하여 이하 설명한다.
비트 라인 BLm이 선택될 때, 비트 라인 디코더 BDEm에서 비트 라인 선택 신호 a1및 a2는 하이가 되고, 비트 라인 선택 트랜지스터 Tm1및 Tm2는 턴온되고 메모리 셀 Mmn은 계속 비트 라인 BLm에 접속되어 있다. 더구나, 워드 라인 WLn이 선택될 때, 메모리 셀 Mmn은 온 상태나 오프 상태의 판독을 가능하게 하는 상태에 있는다.
감지 증폭기 활성화 신호 SAE가 로우가 되는 판독 사이클의 초기 단계에서, 노드 B에서의 미리 정해진 바이어스 전압 VB는 제로 볼트가 된다. 이 상태에서, 피드백형 바이어스 회로(1)에서는, N 채널 트랜지스터(14)는 턴오프되고 노드 A에서의 전압 VF는 최대가 되는 한편, N 채널 트랜지스터(11)는 턴온되고 전류 I1는 최대가 된다. 이는 비트 라인 BLm의 (메모리 셀 Mmn등의 배선 용량, 드레인 용량을 구비한) 부가의 커패시터가 사전 충전되게 하고, 그 결과 노드 B에서의 미리 정해진 바이어스 전압 VB이 점차 증가되게 한다. 이 때, 판독 사이클의 초기 단계에서, 비트 라인 사전 충전 신호 ATDP가 로우가 될 때, P 채널 트랜지스터(31)가 턴온되어 전류 I2가 피드백형 바이어스 회로(1)에서의 N 채널 트랜지스터(11)와 직렬로 동작하는 N 채널 트랜지스터(32)를 통해 비트 라인으로 흐르게 하고, 이는 판독 동작시 노드 B에서의 미리 정해진 바이어스 전압 VB의 상승이 가속화되게 한다.
미리 정해진 바이어스 전압 VB가 증가할 때, 전류가 N 채널(14)을 통해 흘러, 노드 A에서의 전압 VF가 감소되게 하고 N 채널 트랜지스터(11)의 전류 I1가 감소되게 한다. 이러한 패드백 동작에 의해서, N 채널 트랜지스터(11)는 턴오프되고 비트 라인을 사전 충전하는 데에 사용되는 전류 I1는 제로에 근접하게 된다. 피드백형 바이어스 전류(1)의 피드백 동작은 종료하게 되고 노드 B에서 미리 정해진 바이어스 전압 VB는 미리 정해진 메모리 드레인 전압 (예를 들어, 0.5V)에 이르를 때, 메모리 셀 Mmn은 전류를 흐르게 하는 상태로 변경되고, 메모리 셀이 온 셀 상태에 있으면, 메모리 셀 전류에 기초한 전류 I1는 N 채널 트랜지스터(11)를 통해 흐르기 시작하지만, 오프 셀 상태에 있으면, 메모리 셀 전류는 흐르지 않게 된다.
이 때, 비트 라인 사전 충전 신호 ATDP가 하이가 되면, N 채널 트랜지스터(33)는 턴오프되도록 제어되어 사전 충전 경로가 폐쇄되므로, 사전 충전 회로(3A)에서 P 채널 트랜지스터(31) 등에 의해 보유된 배선 용량이나 그 외 용량을 포함하는 부가의 용량으로부터 전원 전압 VDD근처의 전위를 갖는 전하를 방전하여 야기된 전류 I2의 유출이 저지되고, 그 결과 전류 I1가 신속히 상승된다.
노드 C에서의 전압 VA가 메모리 셀이 오프 셀 상태 (오프 비트 전위)에 있을 때 하이이고 메모리 셀이 온 셀 상태 (온 비트 전위)에 있을 때 로우이기 때문에, 기준 회로(도시 생략)는 오프 전압과 온 전압 사이의 중간 전압을 기준 전압 VREF로서 출력하므로 감지 회로(4)가 전압 VA를 VREF와 비교하여 오프 셀 상태와 온 셀 상태의 식별을 나타내는 출력을 생성할 수 있다. 래치 회로(5)는 감지 회로(4)로부터의 출력 신호를 래치하고, 예를 들면 메모리 셀이 오프 셀 상태에 있을 때 데이터 "0"을 출력하고 메모리 셀이 온 셀 상태에 있을 때 데이터 "1"을 출력하도록 동작된다.
따라서, 본 실시예의 비휘발성 반도체 메모리 장치에서의 판독 회로에서, 비트 라인 사전 충전 신호 ATDP가 비활성일 때 사전 충전 회로(3A)로부터의 전류 I2의 유출이 방지되기 때문에, 피드백형 바이어스 회로(1)로부터 메모리 셀 전류의 출력이 가속화되며 사전 충전 회로에서의 부가의 커패시터로부터의 전하의 방전에 의해 야기된 노드 C에서의 전압 VA의 판별시의 지연이 해결되므로, 데이터 판독 속도를 개선할 수 있다.
[제2 실시예]
도 2는 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 장치에서의 판독 회로의 구성을 나타내는 개략 회로도이다. 도 2에서 나타낸 바와 같이, 본 실시예의 판독 회로는 주로 메모리 셀 Mmn, 비트 라인 디코더 BDEm, 피드백형 바이어스 회로(1), 부하 회로(2), 사전 충전 회로(3B), 감지 회로(SA; 4) 및 래치 회로(5)로 이루어진다. 본 실시예의 피드백형 바이어스 회로(1), 부하 회로(2), 감지 회로(4)의 구성은 제1 실시예의 것과 동일하다. 본 실시예의 피드백형 바이어스 회로(1), 부하 회로(2), 감지 회로(4)는 제1 실시예의 것과 동일하다. 본 실시예의 구성은 제1 실시예의 사전 충전 회로(3A)의 것과 다른 구성을 갖는 사전 충전 회로(3B)가 설치되어 있는 점에서 제1 실시예와 크게 다르다. 사전 충전 회로(3B)는 N 채널 트랜지스터(35) 및 P 채널 트랜지스터(36)를 갖는다. N 채널 트랜지스터(35)의 드레인은 전원 VDD에 접속되고, 그 소스는 P 채널 트랜지스터(36)의 소스에 접속되고, 그 게이트는 노드 A에 접속된다. P 채널 트랜지스터(36)의 드레인은 노드 B에 접속되고 그 게이트는 비트 라인 사전 충전 신호 ATDP의 라인에 접속된다.
사전 충전 회로(3B)에서, 비트 라인 사전 충전 신호 ATDP가 판독 사이클의 초기 단계에서 로우가 될 때, P 채널 트랜지스터(36)는 턴온되고 전류 I2는 전원 VDD로부터 피드백형 바이어스 회로(1)의 N 채널 트랜지스터(11)와 직렬로 동작하는 N 채널 트랜지스터(35)와 P 채널 트랜지스터(36)를 통해 비트 라인에 인가되고, 판독 동작시 노드 B에서 미리 정해진 바이어스 전압 VB의 상승이 가속화된다. 더구나, 비트 라인 사전 충전 신호 ATDP가 하이가 될 때, P 채널 트랜지스터(36)는 턴오프되고 사전 충전 경로가 폐쇄되므로, 사전 충전 회로(3B)에서, P 채널 트랜지스터(36) 등에 의해 보유된 배선 용량 또는 그 외 용량을 포함하는 부가의 커패시터로부터 전원 전압 VDD근처의 전위를 갖는 전하의 방전에 의해 야기된 전류 I2의 유출이 저지될 수 있다.
다음에, 비휘발성 반도체 메모리 장치에서의 판독 회로의 동작을 도 2를 참조하여 설명한다. 본 실시예와 제1 실시예의 판독 회로 간의 유일한 동작 차이점은 사전 충전 회로(3B)에 있으므로, 사전 충전 회로(3B)의 동작을 주로 후술한다. 판독 사이클의 초기 단계에서, 전류 I1가 흐를 때, 비트 라인 BLm의 (메모리 셀 Mmn등의 배선 용량, 드레인 용량을 포함하는) 부가의 커패시터가 사전 충전되어 노드 B의 미리 정해진 바이어스 전압 VB가 점차 증가하게 된다. 이 때, 사전 충전 회로(3B)에서, 비트 라인 사전 충전 신호 ATDP는 판독 사이클의 초기 단계에서 로우가 될 때, P 채널 트랜지스터(36)는 턴온되고 전류 I2는 전원 VDD로부터 피드백형 바이어스 회로(1)의 N 채널 트랜지스터(11)와 직렬로 동작하는 N 채널 트랜지스터(35)와 P 채널 트랜지스터(36)을 통해 비트 라인에 공급되게 되어, 판독 동작시 노드 B에서의 미리 정해진 바이어스 전압 VB의 상승이 가속화된다.
미리 정해진 바이어스 전압 VB가 증가할 때 노드 A에서의 전압 VF는 감소하고 N 채널 트랜지스터(11)의 전류 I1는 감소되며, 이러한 피드백 동작에 의해서, N 채널 트랜지스터(11)는 턴오프되며 비트 라인을 사전 충전하는 데에 사용되는 전류 I1는 제로에 근접하게 된다. 피드백형 바이어스 회로(1)의 피드백 동작이 종료하게 되어 노드 B에서의 미리 정해진 바이어스 전압 VB이 미리 정해진 메모리 드레인 전압 (예를 들어, 0.5V)에 이르게 될 때, 메모리 셀 Mmn은 전류를 흐르게 하는 상태로 변경되고, 메모리 셀이 온 셀 상태에 있으면, 메모리 셀 전류에 근거한 전류 I1은 N 채널 트랜지스터(11)를 통해 흐르기 시작한다.
이 때, 비트 라인 사전 충전 신호 ATDP가 하이가 될 때, N 채널 트랜지스터(36)는 턴오프되도록 제어되며 사전 충전 경로는 폐쇄되고, 이에 따라 사전 충전 회로(3B)에서 N 채널 트랜지스터(35) 등에 의해 보유된 배선 용량이나 그 외 용량을 포함하는 부가의 용량으로부터 전원 전압 VDD근처의 전위를 갖는 전하의 방전에 의해 야기된 전류 I2의 유출이 저지되고, 그 결과 메모리 셀이 온 셀 상태에 있는 동안 전류 I1가 신속히 증가하게 된다.
따라서, 본 실시예의 비휘발성 반도체 메모리 장치에서는, 비트 라인 사전 충전 신호 ATDP가 비활성일 때, 사전 충전 회로(3B)로부터의 전류 I2의 유출이 방지되기 때문에, 피드백형 바이어스 회로(1)로부터의 메모리 셀 전류의 유출이 가속화되고, 사전 충전 회로에서의 부가의 커패시터로부터의 전하의 방전에 의해 야기된 노드 C에서의 전압 VA의 판정시의 지연이 해결되어, 데이터 판독 속도를 개선할 수 있다.
[제3 실시예]
도 3은 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리 장치에서의 판독 회로의 구성을 나타내는 개략 회로도이다. 도 4는 제3 실시예의 비휘발성 반도체 메모리 장치에서의 판독 회로의 전압과 전류 간의 관계를 나타내는 그래프이다. 도 5는 제3 실시예의 비휘발성 반도체 메모리 장치에 사용되는 판독 타이밍 생성 회로의 개략 블럭도이다. 도 6은 제3 실시예의 비휘발성 반도체 메모리 장치의 판독 동작을 나타내는 타이밍 차트이다. 도 7A 및 또 7B는 제3 실시예의 비휘발성 반도체 메모리 장치에서의 판독을 위한 출력 상태의 판정을 설명하는 도면이다. 도 3에서 나타낸 바와 같이, 본 실시예의 판독 회로는 주로, 메모리 셀 Mmn, 비트 라인 디코더 BDEm, 피드백형 바이어스 회로(1), 부하 회로(2), 사전 충전 회로(3A), 감지 회로(SA; 4), 래치 회로(5) 및 이퀄라이징 회로(6)로 이루어진다.
본 실시예의 피드백형 바이어스 회로(1), 부하 회로(2), 사전 충전 회로(3A), 감지 회로(4), 및 래치 회로(5)의 구성은 도 1에서 나타낸 제1 실시예의 것과 동일하며 이퀄라이징 회로(6)가 부가적으로 설치되어 있다는 점에서 제1 실시예의 것과 크게 다르다. 이퀄라이징 회로는 N 채널 트랜지스터(61)로 이루어진다. N 채널 트랜지스터(61)의 드레인은 노드 C에 접속되고, 그 소스는 노드 A에 접속되고 그 게이트는 이퀄라이징 신호 EQL의 라인에 접속된다. 이퀄라이징 회로(6)는 짧은 시간 동안 발생하는 이퀄라이징 신호 EQL에 응답하여 비트 라인 사전 충전 신호 ATDP가 비활성일 때, 턴온되므로, 노드 C에서의 전압 VA를 노드 A에서의 전압 VF에 이퀄라이징시킨다.
이퀄라이징 회로(6)의 동작을 도 4와 관련하여 이하 더욱 상세히 설명한다.
도 4에서, 사전 충전의 완료후에 나타난 전압과 전류 간의 관계의 예를 노드 B에서의 미리 정해진 바이어스 전압 VB를 횡좌표로 노드 A에서의 전압 VF와 피드백형 바이어스 회로(1)의 N 채널 트랜지스터(11)를 통해 비트 라인에 흐르는 전류 I1를 종좌표에 플롯팅하여 나타내고 있다. 피드백형 바이어스 회로(1)의 동작에 따라서, 노드에서의 전압 VF은 노드 B에서의 미리 정해진 바이어스 전압 VB가 로우일 때 하이가 되고 노드 B에서의 미리 정해진 바이어스 전압 VB가 하이일 때 로우가 되는데, 이는 인버터의 특성을 제공한다. 반대로, 노드 C에서의 전압 VA는 노드 B에서의 미리 정해진 바이어스 전압 VB가 커지게 됨에 따라 상승하고 노드 C에서의 전압 VA는 미리 정해진 바이어스 전압 VB가 미리 정해진 레벨이 될 때 일정하게 된다. 전류 I1는 노드 B에서의 미리 정해진 바이어스 전압 VB가 제로 볼트일 때 최대이고, 미리 정해진 바이어스 전압 VB가 상승함에 따라, 미리 정해진 바이어스 전압 VB가 미리 정해진 레벨에 있을 때 I1은 감소하여 제로가 된다. 전류 I1가 제로가 되는 미리 정해진 바이어스 전압 VB에 대응하는 전압 VA("A"로 나타냄)은 오프 비트 전위를 나타내고, 전류 I1이 메모리 셀의 세트 전류 In이 되는 미리 정해진 바이어스 전압 VB에 대응하는 전압 VA(도 4에서 "B"로 나타냄)는 온 비트 전위를 나타낸다. 전압 VF가 전압 VA와 동일하게 될 때 발생하는 전압 VF및 VA(도 4에서 "C"로 나타냄)는 노드 A와 C 사이의 단락이 이퀄라이징 회로(6)의 동작으로 만들어질 때 발생하는 전압을 나타낸다.
비트 라인이 사전 충전 회로의 용량 문제로 인해 과도 충전되게 되면, 노드 C에서의 전압 VA는 너무 높은 상태가 되고 (이 상태는 도 4에서 D1으로 나타냄), 이 때, 노드 C에서의 전압 VF는 너무 낮은 상태가 된다 (이 상태는 도 4에서 E1으로 나타냄). 반면, 비트 라인은 불충분하게 사전 충전되므로, 노드 C에서의 전압 VA는 너무 낮은 상태가 되고 (이 상태는 도 4에서 D2로 나타냄) 이 때 노드 C에서의 전압 VA는 너무 높은 상태가 된다 (이 상태는 도 4에서 E2로 나타냄). 노드 A와 B 간의 단락이 이퀄라이징 회로(6)의 동작으로 만들어지면, 노드 C에서의 전압 VA가 오프 비트와 온 비트 전위 사이의 중간 전위를 갖도록 강제로 변경되기 때문에, 전압 VA가 너무 높거나 너무 낮은 상태에 있는 상태가 사라지게 되고, 전압 VA는 오프 비트와 온 비트 전위가 신속히 식별될 수 있는 차동 동작점 B의 값에 근접하게 된다.
따라서, 본 실시예의 비휘발성 반도체 메모리 장치의 판독 회로에서는, 비트 라인이 사전 충전 회로의 부적당한 용량으로 인해 과도 충전되거나 충분히 사전 충전되지 않아 노드 C에서의 전압 VA가 너무 높거나 너무 낮은 경우에도, 노드 C에서의 전압 VA가 오프 비트와 온 비트 전위 사이의 중간 전위를 갖도록 강제로 변경되기 때문에, 전압 VA가 차동 동작점에서의 값에 이르는 데에 필요한 시간이 단축되어 판독 속도를 향상시킬 수 있다.
또한, 본 실시예의 비휘발성 반도체 메모리 장치에서의 판독 회로의 동작은 이퀄라이징 회로(6)의 동작을 제외하고는 제1 실시예의 것과 동일하므로, 이에 대한 상세 설명은 생략한다.
다음에, 비휘발성 반도체 메모리 장치의 판독 타이밍 생성 회로의 구성을 도 5를 참조하여 이하 설명한다. 판독을 위한 타이밍 생성 회로는 주로 어드레스 변경 검출 신호 생성 회로(101) 및 펄스 생성 회로(102A)로 이루어진다.
어드레스 변경 검출 신호 생성 회로(101)는 외부 어드레스 입력 신호 A0에 포함된 어드레스 데이터의 변경점을 검출하여 어드레스 변경 검출 신호 OS를 생성하도록 동작되는 어드레스 변경 검출 회로(103)를 포함한다. 펄스 생성 회로(102A)는 어드레스 변경 검출 신호 OS에 응답하여 내부에 매립된 내부 펄스 생성 회로(도시 생략)에 의해서, 판독 회로를 활성화하는 데에 사용되는 감지 증폭기 활성화 신호 SAE, 이 감지 증폭기 활성화 신호 SAE가 하이로 유지되는 초기 단계에서 사전 충전 회로(3)를 활성화하는 데에 사용되는 비트 라인 사전 충전 신호 ATDP, 비트 라인 사전 충전 신호 ATDP가 하이로 유지되는 마지막 단계에서 이퀄라이징 회로를 동작시키는 데에 사용되는 이퀄라이징 신호 EQL 및 감지 회로(4)로부터의 출력을 래치 회로(5)에서 래치하는 데에 사용되는 감지 증폭기 출력 래칭 신호 LAT를 생성하도록 동작된다.
다음에, 본 실시예의 비휘발성 반도체 메모리 장치의 판독 동작을 도 6을 참조하여 설명한다. 도 6은 본 실시예의 비휘발성 반도체 메모리 장치에서의 판독 회로의 소자에 대한 각 신호를 나타낸다. 외부 어드레스 입력 신호 A0 내지 Ai에 응답하여, 어드레스 변경 검출 신호 OS는 어드레스 변경 검출 신호 생성 회로(101)로부터 출력되고, 이는 펄스 생성 회로(102A)가 감지 증폭기 활성화 신호 SAE* (도면에서, 기호 "*"는 반전 신호를 나타냄), 비트 라인 사전 충전 신호 ATDP*, 이퀄라이징 신호 EQL 및 감지 증폭기 출력 래칭 신호 LAT를 생성하도록 한다. 부가적으로, 도 3에서 나타낸 판독 회로에서, 감지 증폭기 활성화 신호 SAE* 및 비트 라인 사전 충전 신호 TDP*는 이들이 반전되지 않는 동안 활성이다.
감지 증폭기 활성화 신호 SAE*는 피드백형 바이어스 회로(1)에서 P 채널 트랜지스터(15 및 16)가 턴온되고 N 채널 트랜지스터(13)가 턴오프되게 하고, 그 결과, 부하 회로(2)로부터 N 트랜지스터(11)를 통해 공급된 전류 I1이 비트 라인으로 흐르게 된다. 더구나, 감지 증폭기 활성화 신호 SAE*가 활성 상태로 유지되는 초기 단계에서, 비트 라인 사전 충전 신호 ATDP*의 생성은 전류 I2가 사전 충전 회로(3A)로부터 비트 라인으로 흐르게 한다. 따라서, 전류 IM(I1+I2)가 비트 라인을 통해 흐르게 되므로, 비트 라인이 사전 충전되게 한다.
이퀄라이징 신호 EQL가 사전 충전 동작의 마지막 단계에서 생성되면, 노드 C와 A 간의 단락 회로가 만들어져 전압 VA가 차동 동작점에서의 값에 근접하게 된다. 피드백형 바이어스 회로(1)에서의 피드백 동작과 사전 충전 회로(3A)에 의한 사전 충전이 완료되면, 감지 회로(4)에 입력되는 노드 C에서의 전압 VA가 오프나 온 상태에 따라서 오프 비트 전위 (즉, 오프 전위)나 온 비트 전위 (즉, 온 전위)로서 결정되게 된다. 래치 회로(5)는 감지 증폭기 출력 래칭 신호 LAT에 응답하여 감지 회로(4)로부터의 출력을 생성하도록 동작된다.
도 7A는 비휘발성 반도체 메모리 장치에서의 판독시 판독 회로의 각 소자에서의 전압과 전류의 변경을 나타내는 확대도로서, 도 7A와 도 7B에서 각각 전압과 전류의 변경을 나타낸다. 도 7A 및 도 7B에서의 전압과 전류의 변경은 사전 충전 회로(3A)의 사전 충전 능력이 충분하지 않을 때 발생한 예이다. 도 7A 및 도 7B에서 도시된 바와 같이, 사전 충전 회로(3A)로부터의 전류 I2가 작기 때문에, 사전 충전의 완성 후에도, 노드 C에서의 전압 VA은 피드백형 바이어스 회로(1)의 N 채널 트랜지스터(11)를 통해 흐르는 전류가 제로가 되는 차동 동작점 값에 이르지 않게 된다. 그러나, 비트라인 사전 충전 신호 ATDP가 비활성인 마지막 단계에서 생성되는 이퀄라이징 신호 EQL에 의해, 이퀄라이징 회로(6)가 동작되게 되고, 이는 노드 C와 A 간에 단락 회로가 만들어지게 하고 노드 C에서의 전압 VA이 강제로 전압 VF에 동일하게 하므로 전압 VA가 차동 동작점에 이르게 할 수 있으며, 그 결과 노드 C에서의 전압 VA가 온 비트 전위나 오프 비트 전위로서 결정되게 한다.
상술된 바와 같이, 본 발명의 비휘발성 반도체 메모리 장치에서는, 사전 충전 회로의 부가의 커패시터에 주어진 전하에 근거한 전류가 비트 라인의 사전 충전 완료시 비트 라인과 사전 충전 회로의 분리에 의해 중단되게 되기 때문에, 사전 충전 전류에 의한 과도 충전이 방지될 수 있으며, 따라서 판독 동작의 사전 충전과 가속화의 완료시 메모리 셀 전류를 초기에 감지 회로에 전송할 수 있게 된다.
또한, 본 발명의 비휘발성 반도체 메모리 장치에서는, 비트 라인을 사전 충전하는 마지막 단계에서 피드백형 바이어스 회로에서의 바이어스를 제어하기 위해 트랜지스터의 출력측 (즉, 노드 C)과 피드백 입력측 (즉, 노드 A) 사이에 단락 회로를 만들고 노드 C에서의 전압이 차동 동작점의 값에 강제로 접근하게 함으로써, 출력측 상의 전압이 신속히 오프 비트나 온 비트 전위로 결정되게 되므로, 판독 동작의 가속화를 가능하게 한다.
본 발명은 상기한 실시예에만 제한되는 것이 아니라 본 발명의 정신 및 영역에서 벗어나지 않고 변경 및 수정될 수 있음이 명백하다. 예를 들어, 이퀄라이징 회로(6)는 제1 실시예의 사전 충전 회로(3A) 뿐만 아니라 제2 실시예의 사전 충전 회로(3B)와도 결합하여 사용될 수 있다. 또한, 단독으로도 사용될 수 있다. 또한, 본 발명은 플래시 메모리에만 제한되는 것이 아니고 마스크 ROM (리드 온리 메모리) 또는 EEPROM (이레이저블 프로그래머블 리드 온리 메모리)에도 적용될 수 있다.

Claims (15)

  1. 비휘발성 반도체 메모리 장치에 있어서:
    메모리 셀의 어드레스가 선택될 때 생성된 제1 타이밍 신호에 응답하여, 부하 회로로부터 상기 어드레스의 선택에 따라 비트 라인 선택 회로에 의해 상기 비트 라인에 접속되는 상기 메모리 셀로의 전류 흐름을 인가하여 소정의 바이어스 전압을 상기 비트 라인에 공급하고 상기 메모리 셀의 온 상태나 오프 상태에 따라서 상기 전류 흐름을 인가하여 상기 부하 회로와의 접속점에서 판독 전압을 생성하기 위한 바이어스 전압 공급 회로; 및
    제2 타이밍 신호가 활성인 초기 단계에서 생성된 상기 제2 타이밍 신호에 응답하여 상기 비트 라인으로의 전류 흐름을 인가하기 위한 사전 충전 회로
    를 포함하고, 이에 의해 상기 사전 충전 회로는 상기 타이밍 신호가 활성인 마지막 단계에서 전류를 차단하도록 동작되는 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 부하 회로는 정전류원 회로에 직렬 접속되어 있는 상기 제1 타이밍 신호에 응답하여 턴온되는 스위칭 회로로 구성되는 비휘발성 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 스위칭 회로는 소스가 전원에 접속되고, 게이트에 상기 제1 타이밍 신호가 공급되고, 드레인이 상기 정전류원 회로에 접속되어 있는 P 채널 트랜지스터로 구성되고, 상기 정전류원은 드레인이 상기 P 채널 트랜지스터의 상기 드레인에 접속되고, 게이트가 상기 P 채널 트랜지스터의 상기 드레인에 접속되고, 소스가 상기 바이어스 전압 공급 회로에 접속되어 있는 N 채널 트랜지스터로 구성되는 비휘발성 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 바이어스 전압 공급 회로는 제어 신호에 응답하여 전원으로부터 상기 부하 회로를 통해 비트 라인으로의 전류 흐름을 인가하도록 동작되는 전류 제어 회로 및 상기 제어 신호로서 상기 바이어스 라인에서 발생하는 바이어스 전압에 따라서 전류 공급 회로로부터 다시 상기 전류 제어 회로로 전류가 흐를 때 전압이 강하되는 신호를 공급하도록 동작되는 피드백 회로로 구성되는 비휘발성 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 전류 제어 회로는 소스가 상기 부하 회로에 접속되고 게이트에 상기 제어 신호가 공급되고, 드레인이 상기 비트 라인에 접속되는 N 채널 트랜지스터로 구성되고, 상기 피드백 회로는 소스가 접지에 접속되고, 게이트에 상기 바이어스 전압이 인가되고 드레인이 상기 전류 공급 회로에 접속되는 N 채널 트랜지스터로 구성되고, 상기 제어 신호는 상기 N 채널 트랜지스터의 상기 드레인과 상기 전류 공급 회로 사이의 접속점으로부터 출력되는 비휘발성 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 전류 공급 회로는 상기 제1 타이밍 신호에 응답하여 턴온되는 제1 전류 공급부 및 상기 제1 타이밍 신호에 응답하여 턴온되는 스위칭 회로와 정전류원이 직렬 접속되어 있는 제2 전류 공급부로 구성되고, 상기 제1 전류 공급부 및 상기 제2 전류 공급부는 전원과 상기 피드백 회로 사이에서 병렬 접속되어 있는 비휘발성 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1 전류 공급부는 소스가 전원에 접속되고, 게이트에 상기 제1 타이밍 신호가 공급되고, 드레인이 상기 피드백 회로에 접속되어 있는 제1 P 채널 트랜지스터로 구성되고, 상기 제2 전류 공급부는 소스가 전원에 접속되고, 게이트에 상기 제1 타이밍 신호가 공급되고 드레인이 N 채널 트랜지스터의 드레인에 접속되어 있는 제2 P 채널 트랜지스터 및 드레인이 상기 제2 P 채널 트랜지스터의 상기 드레인에 접속되고, 게이트가 상기 N 채널 트랜지스터의 상기 드레인에 접속되고 소스가 상기 피드백 회로에 접속되어 있는 N 채널 트랜지스터로 구성되는 비휘발성 반도체 메모리 장치.
  8. 제4항에 있어서, 상기 피드백 회로에 병렬 접속되어, 상기 제1 타이밍 신호가 비활성인 동안 제어 신호 출력 단자를 상기 피드백 회로로부터 접지에 접속하는 데에 사용되는 접지 회로를 더 포함하는 비휘발성 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 접지 회로는 드레인이 상기 피드백 회로를 구성하는 상기 N 채널 트랜지스터의 드레인에 접속되고 게이트에 상기 제1 타이밍 신호가 공급되고 소스가 접지에 접속되어 있는 비휘발성 반도체 메모리 장치.
  10. 제4항에 있어서, 상기 사전 충전 회로는 상기 제2 타이밍 신호에 응답하여 턴온되는 제1 스위칭 회로, 전원과 상기 비트 라인 사이에 접속된 상기 제어 신호에 응답하여 전류를 제어하는 데에 사용되는 상기 전류 제어 회로 및 상기 전원과 상기 비트 라인 사이에 접속된 상기 제2 타이밍 신호의 반전 신호에 응답하여 턴오프되는 제2 스위칭 회로로 구성되는 N 채널 트랜지스터로 구성된 비휘발성 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제1 스위칭 회로는 소스가 전원에 접속되고 게이트에 상기 제2 타이밍 신호가 공급되고 드레인이 상기 전류 제어 회로에 접속되어 있는 P 채널 트랜지스터로 구성되며, 상기 전류 제어부는 드레인이 상기 P 채널 트랜지스터의 드레인에 접속되고 게이트에 상기 제어 신호가 공급되고 소스가 상기 제2 스위칭 회로에 접속되어 있는 제1 N 채널 트랜지스터로 구성되며, 상기 제2 스위칭 회로는 드레인이 상기 제1 N 채널 트랜지스터의 상기 드레인에 접속되고 게이트에 상기 제2 타이밍 신호가 인버터를 통해 공급되고 소스가 상기 비트 라인에 접속되어 있는 제2 N 채널 트랜지스터로 구성되는 비휘발성 반도체 메모리 장치.
  12. 제4항에 있어서, 상기 사전 충전 회로는 상기 전원과 상기 비트 라인 사이에 접속된 상기 제어 신호에 응답하여 전원으로부터의 전류 흐름을 인가하는 데에 사용되는 전류 제어부 및 상기 전원과 상기 비트 라인 사이에 접속된 상기 제2 타이밍 신호에 응답하여 턴오프되는 스위칭 회로로 구성되는 비휘발성 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 전류 제어부는 드레인이 전원에 접속되고 게이트에 상기 제어 신호가 공급되고 소스가 상기 스위칭 회로에 접속되어 있는 N 채널 트랜지스터로 구성되고, 상기 스위칭 회로는 소스가 상기 N 채널 트랜지스터의 소스에 접속되고 게이트에 상기 제2 타이밍 신호가 공급되고 드레인이 상기 비트 라인에 접속되어 있는 P 채널 트랜지스터로 구성되는 비휘발성 반도체 메모리 장치.
  14. 제4항에 있어서, 상기 제2 타이밍 신호가 활성인 마지막 단계에서 상기 부하 회로와 상기 전류 제어 회로 간 접속점과 상기 전류 제어 회로의 입력측 사이에 단락 회로를 만드는 데에 사용되는 이퀄라이징 회로를 더 포함하는 비휘발성 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 이퀄라이징 회로는 드레인이 상기 전류 제어 회로를 구성하는 상기 N 채널 트랜지스터의 상기 드레인에 접속되고 게이트에 상기 제2 타이밍 신호가 활성인 마지막 단계에서 생성된 제3 타이밍 신호가 공급되고 소스가 상기 전류 제어 회로를 구성하는 상기 N 채널 트랜지스터의 게이트에 접속되어 있는 N 채널 트랜지스터로 구성되는 비휘발성 반도체 메모리 장치.
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