JP2928794B2 - 電気的にプログラムすることが可能なメモリセルのテスト方法と対応する集積回路 - Google Patents

電気的にプログラムすることが可能なメモリセルのテスト方法と対応する集積回路

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  • Techniques For Improving Reliability Of Storages (AREA)
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電気的にプログラム可能なメモリ（EPRO
M）に関するものである。本発明はまた、電気的に消去
可能なプログラマブルメモリにも関する。
従来の技術 上述したメモリに現在一般的に使用されているメモリ
セルはフローティングゲートトランジスタからなる。こ
のトランジスタは、ゲートがワード線に接続され、ドレ
インがビット線に接続され、ソースが基準電位に接続さ
れている。一般に、その基準電位は回路のグラウンド電
位である。
１本のワード線は、同一の１つの行の全トランジスタ
のゲートに接続されている。１本のビット線は、同一の
１つの列の全トランジスタのドレインに接続されてい
る。１つのメモリセルは、１本のビット線と１本のワー
ド線を選択することによりアドレスされる。
メモリセルは、ドレインとゲートに比較的高い電圧を
印加し、ソースをグラウンドに接続した状態で電荷を注
入することによってプログラムされる。
メモリセルの状態（すなわち、メモリセルがプログラ
ムされているかいないか）は、ドレイン、従ってビット
線に低電圧をプリチャージし、次にゲートに電圧を印加
してこのビット線の放電電流を検出することによって読
み出される。この電流が大きいということは、このメモ
リセルが読み出し電圧によって容易に導通することを意
味する。これは、このメモリセルがプログラムされてい
ないことを示している。一方、この電流が小さいという
ことは、このメモリセルが印加された読み出し電圧によ
って導通状態になっていないことを意味する。これは、
このメモリセルがプログラムされていたことを示してい
る。閾値比較器がこの電流を検出して、このメモリセル
の状態を示す２値出力信号を出力する。
このタイプのメモリの製造とプログラミングにおける
主要な１つの問題点は、プログラム後にこのメモリをテ
ストすることである。メモリセルが実際に所望の状態に
あること、すなわち、プログラムされるべき全メモリが
プログラムされており、しかもブランク状態であるべき
（プログラムされていない）メモリセルはブランクのま
まであることが確実でなくてはならない。
最も簡単なテスト法は、メモリが読み出される通常の
条件でメモリセルの状態を１つずつ読み出す操作を系統
的に実行すること、すなわちメモリに読み出しモードに
おける所定の電圧を印加してテストを行うことである。
このテストによって、各メモリセルの状態に関する２値
データが得られる。
しかし、メモリセルのプログラム状態は純粋な２値デ
ータではないことがわかっている。メモリセルは、「強
く」または「弱く」プログラムすることができる。つま
り、フローティングゲートに捕獲される電荷の量が多か
ったり少なかったりする。
現在の趨勢は、幾つかの理由で、メモリセルを極めて
「強く」プログラムする方向に向かっている。第１の理
由は、捕獲される電荷の量が常に一定にはとどまらない
ことである。電荷は時間とともにある程度失われる。従
って、情報は所定の寿命の間しか保持されない。この寿
命はできるだけ長いことが望ましい。このため、捕獲さ
れる電荷の初期量を多くする。第２の理由は、プログラ
ム操作中に捕獲される電荷の量が正確にはわからないこ
とである。プログラム電圧とプログラムパルスの持続時
間は知るとができるが、最悪の場合でも電荷の量が十分
であるよう、これら２つのパラメータはあらかじめ余裕
をもって見積もっておく必要がある。第３の理由は、メ
モリのユーザーがワード線に印加する電圧を所定の範囲
で変化させることができるようになっていなくてはなら
ないことである。例えば、公称電圧は５ボルトである
が、何らかの理由でユーザーがわずかに大きな電圧（例
えば６ボルト）を印加した場合でも正確に読み出しがな
されなくてはならない。しかし、電圧が大きくなると、
特にメモリセルが弱くしかプログラムされていない場合
にはこのメモリセルが電流を流す可能性が大きくなる。
従って、プログラムされたメモリセルが、読み出し比較
器によってプログラムされていないメモリセルと間違え
られる危険性がある。こうなってはまずい。
上記のすべての理由により、プログラム電圧の値と、
プログラム段階においてこの電圧が印加される期間とを
長くする。しかし、電圧を大きくするということは、こ
の電圧に耐える必要のあるすべての回路のサイズを大き
くすることを意味する。この結果として集積回路の表面
上で余分なスペースが占有される。さらに、プログラム
はメモリセル１個ごとに（あるいは、ワード構成のメモ
リではワードごとに）なされるため、プログラム段階の
期間を長くすることは多数のメモリセルを有するメモリ
に対しては極めて厄介は作業である。
メモリセル内を流れる電流はこのメモリセルが「強
く」プログラムされているか「弱く」プログラムされて
いるかに関係するため、捕獲された電荷の量に関する情
報を得るためにはこの電流を正確に測定できることが望
ましい。このことが可能だと、以後のプログラム条件を
よりよく調節すること、または不十分にしかプログラム
されていないメモリセルを再プログラムすることができ
るようになる。
この電流は、メモリの製造中にプローブの先端でテス
トすることにより測定することができる。この場合、メ
モリはまだ半導体ウエハの状態であり、個々の集積回路
チップに切断されたりパッケージ内に封止されたりはし
ていない。このテストでは、集積回路内の所定の回路と
所定のテスト端子とを使用する。もちろん、メモリが密
封パッケージ内に封止された後になって初めてプログラ
ムされる場合には、このテストをプローブの先端を用い
て実行することはできない。
メモリが封止されると、上記の所定の端子にはもはや
アクセスすることができない。アクセス可能な素子は、
メモリのユーザーに必要とされる接続端子（電源端子、
アドレス端子、データ出力端子）のみである。このよう
にするのは、スペースとコストを考えて接続端子の数を
最小にすることが望ましいからである。
発明が解決しようとする課題 このようなわけで、現在までのところ、封止されたメ
モリのメモリセルの状態に関してはプログラムされてい
るかいないかの２値テストに限られており、これらメモ
リセルにプログラムされた電荷の量を実際に知ることは
できなかった。
本発明の目的は、これらの問題点を解決して、メモリ
セルがプログラムされているかいないかだけではなく、
特に − 読み出比較器がメモリセルの状態を正確に示すこと
ができるよう、読み出し電圧の値の範囲をより正確に決
定し、 − メモリセルを所望の保持期間にわたって十分にプロ
グラムされた状態に保つために電圧とプログラム期間と
をより正確に決定する ことができる改良されたテスト方法を提供することであ
る。
課題を解決するための手段 この目的を達成するため、本発明によると、読み出し
モードおよびプログラムモードにおいて複数のワード線
を介してアドレス可能であるとともに、それぞれデータ
入出力端子を有する複数のビット線を介して２値状態の
読み出しおよび書き込みが可能である複数のメモリセル
と、読み出しモードにおいて印加される電圧よりも大き
なプログラム電圧を受けてこの電圧を上記データ入出力
端子に印加された信号により選択された１本のビット線
に印加するためのプログラム端子とを備える電気的にプ
ログラムすることが可能なメモリをテストする方法であ
って、 １個のメモリセルをテストするために、 読み出し電圧を１本のワード線に印加する操作と、 上記１本のビット線を上記プログラム端子に接続する
操作と、 このプログラム端子を、プログラム電圧よりも小さい
電圧のテスト電圧電源に接続する操作と、 このプログラム端子とこのテスト電圧電源との間を流
れる電流を測定する操作と を含むことを特徴とするテスト方法が提供される。
作用 従って、各メモリセルにおいて、電流を、ワード線に
印加された読み出し電圧の関数として、また、プログラ
ム端子からビット線に印加された電圧の関数として測定
することが可能である。メモリにプログラムすることが
可能であるためにはプログラム端子に外部からアクセス
できる必要があるため、この測定は封止されたメモリに
対して実行される。
この方法を実際に実現するために、（プログラム端子
を使用しない）通常の読み出しモードから（プログラム
端子を使用するが、プログラムモードにおけるのとは異
なる方法で使用する）テストモードに移ることを可能に
する極めて少数の論理ゲートを設ける。
さらに詳細に説明すると、集積回路が、プログラム端
子と、読み出し電圧を供給する電源端子とに接続される
とともに、読み出し／書き込み制御端子にも接続された
論理回路を備えているようにする。さらに、この論理回
路は、テストモード信号を受信し、テストモードにおい
て、電源端子上の読み出し電圧をワード線に印加すると
ともに、プログラム端子上の電圧をビット線に印加す
る。
プログラムモードでは、プログラム端子上の高電圧が
ワード線とビット線の両方に印加される。読み出しモー
ドでは、電源端子上の読み出し電圧がワード線に印加さ
れ、集積回路の内部で発生した低電圧がビット線に印加
される。
テストモード信号は、所定のテストモード端子を介し
て外部から印加することができる。この端子をなくそう
とするのであれば、テスト信号は例えば集積回路に接続
された電圧レベル検出器を用いて発生させる。このテス
トモード端子はプログラム端子そのものでもよい。この
場合、この端子は、この端子で測定された電圧レベルが
プログラム電圧よりもはるかに小さな２つの所定の電圧
の間の電圧レベルであるときにテスト信号を出力する電
圧レベル検出回路に接続することができる。
本発明の他の特徴ならびに利点は、添付の図面を参照
した以下の説明によってさらによく理解できよう。
実施例 本発明をよりよく理解するため、本発明を適用するこ
とのできるメモリの構成を第１図に示す。
このメモリは集積回路基板の上に実現されており、こ
の基板は、複数行複数列に配置されたメモリセルからな
るネットワーク10と、この集積回路を外部端子に接続す
るための周辺回路ならびに複数のアクセス用端子とを備
えている。これら端子には、集積回路がパッケージ内に
封止された状態でアクセスすることができる。
ネットワーク10の個々のメモリセルは、ワード線とビ
ット線とに接続されたフローティングゲートトランジス
タで構成されている。
一例として、第１図には同一のワード線LMに接続され
た２つのメモリセルCM1とCM2が示されている。メモリセ
ルCM1のトランジスタは、制御ゲートがワード線LMに接
続され、ドレインがビット線LB1に接続され、ソースが
グラウンドＭに接続されている。メモリセルCM2のトラ
ンジスタは、制御ゲートがワード線LMに接続され、ドレ
インがビット線LB2に接続され、ソースがグラウンドＭ
に接続されている。ネットワーク10の同一の行のすべて
のトランジスタは、ゲートが同一のワード線に接続さ
れ、このネットワークの同一の列のすべてのトランジス
タは、ドレインが同一のビット線に接続されている。
このメモリは、各々ｐビットｍワードのｎ行からな
る。行デコーダDLを用いると、特定のワード線、例えば
ワード線LMを選択してこのワード線に電圧を印加するこ
とができる。列デコーダDCを用いるとｍ個のワードの中
からワードを１つ選択することができる。
この選択が可能となるよう、ビット線は別々のグルー
プ、例えばグループG1とG2に構成し、列デコーダを用い
て各グループ内の特定のビット線を選択する。図示の実
施例では、それぞれが４つの列からなる２つのグループ
が示されている。そこで、列デコーダを用いて、例えば
各グループの第２のビット線、すなわち第１のグループ
のビット線LB1と第２のグループのビット線LB2を選択す
る。
列デコーダDCによる選択は、選択した各ビット線を読
み出し増幅器の入力に接続すること、すなわちグループ
G1に対しては読み出し増幅器AL1の入力に接続し、グル
ープG2に対しては読み出し増幅器AL2の入力に接続接続
にすることからなる。読み出し増幅器の出力は、データ
入出力端子に接続される。すなわち、読み出し増幅器AL
1の出力はデータ入出力端子D1に接続され、読み出し増
幅器AL2の出力はデータ入出力端子D2に接続される。読
み出し増幅器AL1、AL2は高ゲイン増幅器であり、閾値比
較器として機能する。
行デコーダDLはアドレス入力端子A1、A2、A3からアド
レス信号を受信し、列デコーダDCはアドレス入力端子A
4、A5からアドレス信号を受信する。アドレス入力端子A
1〜A5にアドレス信号を印加することによって、選択し
たワード線に対応するメモリセルCM1とCM2をデータ入出
力端子D1とD2に接続することができる。
データ入出力端子D1とD2は、さらに書き込み増幅器の
入力に接続されている。すなわち、データ入出力端子D1
は書き込み増幅器AE1の入力に接続され、データ入出力
端子D2は書き込み増幅器AE2の入力に接続されている。
書き込み増幅器AE1は、プログラム段階、すなわち
「書き込み」段階において、グループG1内で選択したビ
ット線を集積回路の通常の電源電圧よりも高いプログラ
ム電圧Vpp（約12〜15ボルト）に接続することのできる
スイッチT1を制御する。
同様に、書き込み増幅器AE2は、グループG2内で選択
したビット線をプログラム端子PPに接続するのに使用さ
れるスイッチT2を制御する。
第１図の集積回路はさらに、メモリのワードの内容を
読み出すか、あるいはこのワードにデータを書き込む操
作を実行したいことを示す２値信号を受信するための読
み出し／書き込み制御端子RWを備えている。
最後に、電源端子CCを用いると、集積回路を通常の電
源電圧Vcc（例えば５ボルト）にすることができる。こ
の電圧は、特に、読み出し段階でワード線に印加される
読み出し電圧である。
読み出し段階においては、読み出し増幅器AL1とAL2が
有効化され、書き込み増幅器AE1とAE2は禁止状態にさ
れ、スイッチT1とT2は開放される。これとは逆に、プロ
グラム段階においては、書き込み増幅器AE1とAE2が有効
化され、読み出し増幅器AL1とAL2は禁止状態にされる。
スイッチT1とT2は、これらスイッチT1とT2に与えられる
データの状態に応じて、すなわちこのメモリに書き込む
２値ワードの値に応じて開放または閉鎖される。
読み出し段階においてはさらに、電源端子CC上の電源
電圧Vccが、端子RW上の読み出しモード信号Ｒにより制
御されるスイッチK1を介してワード線LMに印加される。
これとは逆に、プログラム段階においては、プログラム
端子PP上のプログラム電圧Vppが、読み出しモード信号
Ｒの相補的な論理値である書き込みモード信号Ｗにより
制御されるスイッチK2を介してワード線LMに印加され
る。
従って、読み出し段階においては、読み出し電圧Vcc
（またはこのVccとほぼ等しい電圧）が、ビット線がプ
リチャージ回路（図示せず）によって低プリチャージ電
圧（例えば１〜２ボルト）にプリチャージされた後に、
スイッチK1を介してワード線LMに印加される。選択した
ビット線にこの結果として流れる電流はメモリセルの状
態（プログラムされているかいないか）に依存する。こ
の電流は、データ入出力端子D1、D2にメモリのワードの
内容に関する所望の情報を供給する読み出し増幅器によ
って検出される。
プログラム段階においては、プログラム電圧Vppとほ
ぼ等しい電圧が、データ入出力端子D1、D2上の２値信号
に応じて、書き込み増幅器AE1と、AE2とスイッチT1、T2
を介してビット線のうちの数本のみに印加される。これ
と同時に、プログラム電圧Vpp（または、このVppとほぼ
等しい電圧）が、選択したワード線にスイッチK2を介し
て印加される。
本発明によれば、動作に関するこれら２つの構成を読
み出しモードと書き込みモードにおいて維持し、さら
に、テストモードでは、ビット線を流れる電流を電源端
子PPに向けるために別の構成を導入する。
この結果として回路がわずかに変更される。変更の一
例が第２図に示されている。この図では、第１図と同じ
素子には同じ参照番号を与えられており、これら素子に
ついては説明を繰り返すことはしない。
読み出しモードとプログラムモードは端子RW上の読み
出し／書き込みモード信号によって制御されて、第１図
の場合とまったく同様に読み出しとプログラムが行われ
る。
テストモードが用意されている。このテストモードは
論理信号Ｔによって決まる。このテストモード信号Ｔ
は、集積回路の外部から所定のテストモード制御端子を
介して印加することができる。あるいは、第１図に示し
たような既存の端子に印加された情報をもとにして、集
積回路の内部でこのテストモード信号を発生させること
もできる。
簡単な態様では、集積回路は、プログラム端子PPに接
続された電圧レベル検出器を備えている。この端子にお
ける電圧レベルが２つの所定の電圧、例えば１ボルトと
３ボルトの間にあれば、この電圧レベル検出器はテスト
モード論理信号Ｔを出力する。このテストモード論理信
号Ｔの論理状態が、システムがテストモードにあること
を示す。
これとは逆に、プログラム端子PPにおける電圧レベル
が上記の所定の範囲をはずれている場合、例えばこの電
圧レベルが０ボルトまたはVppに等しい場合には、プロ
グラム端子PPに接続された電圧レベル検出器は、システ
ムがテストモードにないことを示す信号を出力する。
別の態様においては、集積回路の別の端子上の電圧レ
ベルが通常よりも大きな値にされてテストモード信号を
出力する回路によって検出されるようにすることもでき
る。
ここで説明している実施例においては、テストモード
は、読み出し／書き込み制御端子RWが読み出しモードに
対応する論理レベルを受信するときにのみ使用可能であ
ると仮定している。すなわち、テストの際には所定の論
理レベルが端子RWに印加され、別の論理レベルはこのテ
ストモードとは相容れないことが仮定されている。しか
し、例えば、読み出し／書き込み制御端子RWの論理レベ
ルが書き込みコマンドとは無関係である、あるいは書き
込みコマンドに対応するという異なるアプローチも可能
である。
本発明によれば、テストモードにおいては、電源端子
CCの電圧Vccは、読み出しモードにおいてこの電圧Vccが
選択したワード線LMに印加されるのと同様にして、スイ
ッチK1を介してこのワード線に印加される。これと同時
に、読み出し増幅器AL1、AL2は（読み出しモードにおけ
るのとは異なり）禁止状態にされ、書き込み増幅器AE
1、AE2が有効化されて、対応する入力端子D1、D2に印加
される適当な論理信号に応じてスイッチT1、T2の一方の
閉鎖を命令する。他方のスイッチは開放されたままであ
る。
従って、テストモードにおいては、単一のビット線が
プログラム端子PPに接続される。このビット線は、アド
レス端子A4とA5を介して入力される列アドレスのほか、
第１の論理レベルの論理信号が印加されるデータ入出力
端子を１つ選択することによって選択される。この場
合、他の端子には相補的な関係の論理レベル信号が受信
される。
最後に、テストモードにおいては、プログラム端子PP
が、集積回路の外部でプログラム電圧Vppと比べて低い
値のテスト電圧源（例えば２ボルトのVte）に接続され
る。このテスト電圧源とプログラム端子PPの間を流れる
電流は、集積回路の外部で測定される。この電流は、選
択したビット線を流れる電流である。この電流は、はっ
きりと決まった値のテスト電圧Vteとの読み出し電圧Vcc
とに対して測定することや、あるいは、これら電圧の一
方を変化させて、 − メモリセルのプログラム状態と、 − フローティングゲートに捕獲された電荷の量に関す
る情報を与える曲線を決定することにより測定すること
ができる。
この曲線は、アドレス端子A1〜A5とデータ入出力端子
D1とD2を用いて全メモリセルを順番に１つずつアドレス
することによって決定することができる。
第２図は、例えば、システムが、読み出し／書き込み
制御端子RW上のテストモード信号Ｔと読み出し／書き込
みモード制御信号とに応じて、テスト段階、読み出し段
階、またはプログラム段階に入ることを可能にする理論
回路の回路図である。読み出しモード信号Ｒがハイの論
理レベルである場合にはシステムが読み出しモードにな
り、その読み出しモード信号Ｒの反転信号である書き込
みモード信号Ｗがハイレベルの場合にはシステムがプロ
グラムモードになり、読み出しモード信号Ｒとテストモ
ード信号Ｔの両方がハイレベルの場合にはシステムがテ
ストモードになり、書き込みモード信号Ｗとテストモー
ド信号Ｔがハイレベルの組み合わせは禁止されることが
仮定されている。
従って、スイッチK2はインバータI1を介してハイレベ
ルの書き込みモード信号Ｗによって制御される。スイッ
チK1は、（スイッチK1が読み出しモードで閉鎖されるよ
う）読み出しモード信号Ｒを第１の入力に受け、（テス
トモードにおいて、読み出しモード信号Ｒがハイレベル
のときにのみこのスイッチが閉鎖されるよう）読み出し
モード信号Ｒとテストモード信号Ｔとを受信するANDゲ
ートP2の出力を第２の入力に受けるORゲートP1によって
制御される。
読み出し増幅器AL1、AL2は、（これら読み出し増幅器
がテストモードではなく読み出しモードで有効化される
よう）読み出しモード信号Ｒとテストモード信号Ｔの反
転信号とを受信するANDゲートP3の出力によって有効化
される。
書き込み増幅器AE1、AE2は、（これら書き込み増幅器
がプログラムモードとテストモードで有効化されるよ
う）書き込みモード信号Ｗとテストモード信号Ｔを受信
するORゲートP4の出力によって有効化される。
上記の説明は、２ビット（２つのデータ入出力端子D
1、D2）の４ワード（２つの列アドレス端子A4、A5）の
８行（３つの行アドレス端子A1、A2、A3）に構成された
メモリに対してなされた。この説明は、より一般に、ｐ
ビットｍワードのｎ行の構成にも適用することができ
る。
【図面の簡単な説明】
第１図は、従来のメモリの構成を示す図である。 第２図は、本発明のメモリの構成を示す図である。 （主な参照番号） 10……メモリセルのネットワーク、A1〜A5……アドレス
入力端子、AE1、AE2……書き込み増幅器、AL1、AL2……
読み出し増幅器、CC……電源端子、CM1、CM2……メモリ
セル、D1、D2……データ入出力端子、DC……列デコー
ダ、DL……行デコーダ、G1、G2……グループ、I1……イ
ンバータ、K1、K2、T1、T2……スイッチ、LB1、LB2……
ビット線、LM……ワード線、Ｍ……グラウンド、P1、P4
……ORゲート、P2、P3……ANDゲート、PP……プログラ
ム端子、Ｒ……読み出しモード信号、RW……読み出し／
書き込み制御端子、Ｔ……テストモード信号、Ｗ……書
き込みモード信号

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】読み出しモードおよびプログラムモードに
    おいて複数のワード線を介してアドレス可能であるとと
    もに、それぞれデータ入出力端子を有する複数のビット
    線を介して２値状態の読み出しおよび書き込みが可能で
    ある複数のメモリセルと、読み出しモードにおいて印加
    される電圧よりも大きなプログラム電圧を受けてこの電
    圧を上記データ入出力端子に印加された信号により選択
    された１本のビット線に印加するためのプログラム端子
    とを備える電気的にプログラムすることが可能なメモリ
    をテストする方法であって、 １個のメモリセルをテストするために、 読み出し電圧を１本のワード線に印加する操作と、 上記１本のビット線を上記プログラム端子に接続する操
    作と、 このプログラム端子を、プログラム電圧よりも小さい電
    圧のテスト電圧電源に接続する操作と、 このプログラム端子とこのテスト電圧電源との間を流れ
    る電流を測定する操作と を含むことを特徴とするテスト方法。
  2. 【請求項２】上記読み出し電圧を変化させて、この読み
    出し電圧の関数として電流変化曲線を決定することを特
    徴とする請求項１に記載のテスト方法。
  3. 【請求項３】上記メモリがｐビットｍワードのｎ行から
    なる構成であり、メモリの各ワードに対応するデータは
    ｐ個のデータ入出力端子から読み出しまたは書き込みが
    可能であり、上記テスト方法がさらにｐ個のデータビッ
    トの中からテストする１つのデータビットを選択する操
    作を含み、この選択操作が、 第１のレベルの論理信号を上記データ入出力端子のうち
    の１つに印加する操作と、 第１のレベルと相補関係にある第２のレベルの論理信号
    を他のデータ入出力端子に印加する操作により行われる
    ことを特徴とする請求項１または２に記載のテスト方
    法。
  4. 【請求項４】システムがテストモードにあることを示す
    ために、集積回路の外部端子の少なくとも１つに特別な
    信号を印加することを特徴とする請求項１または２に記
    載のテスト方法。
  5. 【請求項５】システムがテストモードにあることを示す
    特別な信号を印加せず、集積回路内で、上記プログラム
    電圧よりも小さい２つの所定の電圧の間にある電圧が上
    記プログラム端子上に現れていることを検出することを
    特徴とする請求項１なたは２に記載のテスト方法。
  6. 【請求項６】読み出しモードおよびプログラムモードに
    おいて複数のワード線を介してアドレス可能であるとと
    もに、複数のビット線を介して２値状態の読み出しおよ
    び書き込みが可能である複数のメモリセルからなるネッ
    トワークと、読み出しモードにおいて印加される電圧よ
    りも大きなプログラム電圧をビット線から受けてこの電
    圧を１本のビット線に印加するためのプログラム端子と
    を備える電気的にプログラムすることが可能なメモリを
    含む集積回路であって、テストモード信号を受信し、上
    記ワード線に向けて、（プログラムモードまたはテスト
    モードにおいては）上記プログラム端子上の電圧を、ま
    たは（読み出しモードにおいては）読み出し電圧を、切
    り換えて供給する第１の論理回路と、プログラムモード
    とテストモードにおいて、テストモード信号により特定
    の１本のビット線と上記プログラム端子の間の接続を可
    能にする第２の論理回路とを備えることを特徴とする回
    路。
  7. 【請求項７】テストモードにおいて、上記第２の論理回
    路が、テストモード信号により上記１本のビット線とデ
    ータ入出力端子の間に接続された読み出し増幅器を禁止
    状態にすることを特徴とする請求項６に記載の回路。
  8. 【請求項８】テストモード信号を受信するテストモード
    端子を備えることを特徴とする請求項６または７に記載
    の回路。
  9. 【請求項９】上記プログラム端子上の電圧が上記プログ
    ラム電圧よりも小さい所定の２つの電圧の間の値である
    ときにテストモード信号を出力する電圧レベル検出回路
    を備えることを特徴とする請求項６または７に記載の回
    路。
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