DE4434117A1

DE4434117A1 - Bi-CMOS-Halbleiterspeichereinrichtung

Info

Publication number: DE4434117A1
Application number: DE4434117A
Authority: DE
Inventors: Atsushi Ohba; Atsushi Kinoshita; Hirotoshi Sato; Akira Hosogane; Futoshi Katada; Takashi Hayasaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-09-29
Filing date: 1994-09-23
Publication date: 1995-03-30
Anticipated expiration: 2014-09-24
Also published as: JPH0798983A; KR950009728A; DE4434117C2; KR0135674B1

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicher einrichtung und insbesondere eine Bi-CMOS-Halbleiterspei chereinrichtung, welche einen Bipolartransistor und einen MOS-Transistor (Isoliergatetyp-Feldeffekttransistor) verwen det. Insbesondere betrifft die vorliegende Erfindung einen Bi-CMOS-SRAM und insbesondere einen ECL·RAM mit einer ECL- Schnittstelle.

Eine bipolare IC (integrierte Schaltungseinrichtung) ist insofern vorteilhaft, als sie einen Hochgeschwindigkeitsbe trieb und eine Verarbeitung von Hochfrequenzsignalen ge stattet, da sie zu einer hochgenauen Analogverarbeitung in der Lage ist und eine große Stromtreibfähigkeit aufweist, wogegen sie insofern nachteilig ist, als sie eine kleine Eingangsimpedanz und einen großen Stromverbrauch hat. Im Gegensatz dazu ist eine MOS·IC insofern vorteilhaft, als sie eine große Integrationsfähigkeit, eine große Eingangsimpe danz und einen geringen Stromverbrauch aufweist, wogegen sie insofern nachteilig ist, als sie zur Analogverarbeitung nicht geeignet ist.

Folglich ist ein "Bi-CMOS"-Schaltungsaufbau vorgeschlagen worden, bei welchem eine integrierte Halbleiterschaltungs einrichtung realisiert ist, welche die Vorteile sowohl der bipolaren IC als auch der MOS·IC aufweist. Ein "Bi-CMOS" ist ein Typ eines Schaltungsaufbaus, bei welchem sowohl Bipolar- als auch MOS-Elemente auf einem Chip vorgesehen sind.

Ein statischer Speicher mit wahlfreiem Zugriff (SRAM) ist eine der derartigen integrierten Halbleiterschaltungsein richtungen, welche einen "Bi-CMOS"-Aufbau verwenden. Da der Bi-CMOS·SRAM die Vorteile eines kleinen Stromverbrauchs und eines Hochgeschwindigkeitsbetriebs (wobei nur einige Nano sekunden für einen Zugriff benötigt werden) aufweist, ist er weitverbreitet in einem derartigen eine Hochgeschwindig keits-Datenverarbeitung ausführenden System verwendet wor den.

Eine SRAM-Zelle benötigt ein Flipflop bildende Transistoren, einen Zugriffstransistor, welcher einen Verriegelungsknoten (Speicherknoten) des Flipflops mit einer Bitleitung verbin det, und ein Hochwiderstandselement (Hochwiderstandslast oder Dünnfilmtransistor) welches den Verriegelungsknoten des Flipflops auf einen Versorgungspotentialpegel hochzieht. Daher nimmt die SRAM-Zelle eine größere Fläche als ein DRAM (dynamischer Speicher mit wahlfreiem Zugriff) ein, welcher einen Zugriffstransistor und einen Kondensator aufweist.

Obwohl verschiedene Typen von SRAMs mit großer Speicher kapazität und hohem Integrationsgrad vorgeschlagen und realisiert worden sind, da die Technik zur Hochintegration in der letzten Zeit stark entwickelt worden ist, besteht noch eine Möglichkeit zur Verbesserung der Betriebsge schwindigkeit, des Integrationsgrades und des Stromver brauchs des herkömmlichen SRAMs.

Daher ist es eine hauptsächliche Aufgabe der vorliegenden Erfindung, einen SRAM vorzusehen, der mit hoher Geschwindig keit bei kleinem Stromverbrauch arbeitet.

Bei einem Datenverarbeitungssystem wird eine Mehrzahl von Chips verwendet. Das beruht darauf, daß die Schaltungsgröße, die auf einem Chip integriert werden kann, begrenzt ist, und daß es manchmal vorteilhaft ist, unterschiedliche Funktionen unter Verwendung verschiedener Techniken zu realisieren. Als Schnittstelle zwischen den Chips im System wird ein Signal pegel verwendet, der sich vom Signalpegel in den Chips unterscheidet. Typische Schnittstellenpegel sind der CMOS- Schnittstellenpegel, der TTL-Schnittstellenpegel und der ECL-Schnittstellenpegel.

Beim CMOS-Pegel wird ein Stromversorgungspotential Vcc als Hochpegel und ein anderes Stromversorgungspotential Vee als Tiefpegel verwendet. Da eine große Logikamplitude vorgesehen ist, wird der MOS-Transistor sicher ausgeschaltet und ein Stromflußpfad unterbrochen, wodurch der Stromverbrauch ver kleinert werden kann.

Beim TTL-Pegel ist der Hochpegel eines Eingangssignals auf 2,2 V und der Tiefpegel auf 0,8 V. Der TTL-Schnittstellen pegel wird in verschiedenen und zahlreichen Systemen verwen det, da die TTL-Logik in Standardteilen von Datenverarbei tungssystemen lange verwendet worden ist.

Beim ECL-Pegel ist der Hochpegel normalerweise -0,9 V, und der Tiefpegel ist normalerweise -1,7 V. Da das ECL-Pegel signal eine kleine Logikamplitude aufweist, kann es mit hoher Geschwindigkeit übertragen werden. Daher wird ein Si gnal des ECL-Pegels als Signal verwendet, welches zwischen Einrichtungen in einem einen Hochgeschwindigkeitsbetrieb er fordernden System übertragen wird.

Das Potential und die Logikamplitude des ECL-Pegels und des CMOS-Pegels unterscheiden sich. Daher ist in einer inte grierten Halbleiterschaltungseinrichtung mit einer ECL- Schnittstelle eine Pegelumwandlungsfunktion notwendig, wel che ein Signal des einen Logikpegels in ein Signal eines anderen Logikpegels umwandelt, so daß ein externes Signal und ein internes Signal zueinander passen.

Bei einem ECL·SRAM wird eine Pegelumwandlungsschaltung in verschiedenen Abschnitten zum Umwandeln eines Eingangssi gnals vom ECL-Pegel in ein internes Signal vom CMOS-Pegel verwendet. Eine derartige Pegelumwandlungsschaltung enthält einen Aufbau, welcher eine Stromspiegelschaltung verwendet. Bei der Pegelumwandlungsschaltung vom Stromspiegeltyp fließt ein Strom aus einem Eingangsknoten durch einen Strompfad der Stromspiegelschaltung hindurch zum zweiten Stromversorgungs potential Vee, wenn ein Eingangssignal auf einem ECL-Hoch pegel ist. Durch einen Spiegelstrom dieses durch den Strom pfad fließenden Stroms wird ein Ausgangsknoten auf den Pegel des zweiten Stromversorgungspotentials Vee entladen. Wenn das Eingangssignal auf einem ECL-Tiefpegel ist, dann fließt kein Strom durch den Strompfad der Stromspiegelschaltung und dann wird der Ausgangsknoten auf den Pegel des ersten Strom versorgungspotentials Vcc durch einen separat vorgesehenen Ladetransistor aufgeladen.

Bei einer derartigen Pegelumwandlungsschaltung vom Strom spiegeltyp fließt dann ein Strom durch den Strompfad der Stromspiegelschaltung, wenn der Ausgangsknoten entladen wird. Es ist notwendig, den durch den Strompfad des Strom spiegels fließenden Strom zu verkleinern, um den Stromver brauch zu verringern. Wenn jedoch der Strom im Strompfad verkleinert wird, dann wird das Laden/Entladen des Gate potentials des Transistors zum Erzeugen des Spiegelstroms langsamer, und daher benötigt ein Schalten des den Spiegel strom erzeugenden und den Ausgangsknoten entladenden Tran sistors eine längere Zeit, wobei sich ein Betrieb mit kleiner Geschwindigkeit ergibt.

Daher ist es eine spezielle Aufgabe der vorliegenden Erfin dung, eine Pegelumwandlungsschaltung vorzusehen, die mit hoher Geschwindigkeit bei kleinem Stromverbrauch arbeitet.

Bei einem SRAM ist eine Lastschaltung vorgesehen, welche das Bitleitungspotential auf das erste Stromversorgungspotential Vcc hochzieht, um die Datenlesegeschwindigkeit zu ver größern. Diese Bitleitungs-Lastschaltung verkleinert die Amplitude des Bitleitungspotentials zur Zeit des Daten lesens, so daß die Geschwindigkeit des Datenlesens ver größert wird.

Im Unterschied zum DRAM gibt es in einem SRAM die RAS-Vor ladeperiode nicht. Daher kann der Betrieb des Datenlesens und des Datenschreibens durch Zugreifen auf Speicherzellen von verschiedenen Zeilen nacheinander ohne irgendeinen Zeit abschnitt ausgeführt werden zur Zeit des Datenschreibens wird ein Bitleitungspotential eines ausgewählten Bitlei tungspaares vom Vorladepegel Vcc auf den Pegel des zweiten Stromversorgungspotentials Vee mittels eines Schreibtreibers entladen. Nach Beendigung des Schreibbetriebs wird das Po tential derjenigen Bitleitung, welche auf das zweite Strom versorgungspotential Vee entladen worden ist, wieder auf den Pegel des ersten Stromversorgungspotentials Vcc mittels der Bitleitungs-Lastschaltung aufgeladen.

Wenn der Datenlesebetrieb unmittelbar nach dem Datenschreib betrieb oder demselben nachfolgend ausgeführt wird und wenn eine Wortleitung ausgewählt wird, bevor das Bitleitungspo tential ausreichend wiederhergestellt ist, dann können die Daten der ausgewählten Speicherzelle fehlerhaft gelesen werden oder kann die Zeit zum Datenlesen verzögert sein (da die Zeit länger wird, welche notwendig ist, damit sich das Bitleitungspotential auf das den Lesedaten entsprechende Po tential ändert). Um daher eine Zugriffszeit zu verkleinern, ist es notwendig, das Bitleitungspotential nach Abschluß des Datenschreibens hochzuziehen. Ein beispielhafter Aufbau, der zum Lösen des Problems der "Schreib-Wiederherstellung", das heißt der Wiederherstellung des Bitleitungspotentials nach Abschluß des Datenschreibbetriebs, vorgeschlagen wurde, wird in der offengelegten Japanischen Patentschrift Nr. 3-29189 offenbart.

Bei dem in der offengelegten Japanischen Patentschrift Nr. 3-29189 offenbarten Beispiel wird nach Abschluß eines Daten schreibens der Ausgang aus dem Schreibtreiber auf "H" ge setzt und der Schreibtreiber mit der Bitleitung für einen vorgeschriebenen Zeitabschnitt nach Abschluß des Schreibens in Verbindung gehalten. Ein Vorladen der Bitleitung wird durch Verwenden sowohl der Bitleitungs-Lastschaltung als auch des Schreibtreibers ausgeführt. Da jedoch das Bitlei tungspotential auf den Pegel des ersten Stromversorgungs potentials Vcc hochgezogen wird, dauert es eine Zeit, um die Bitleitungspotentiale auszugleichen, und daher ist es schwer zu sagen, daß eine wirksame "Schreib-Wiederherstellung" ver wirklicht ist.

Die offengelegte Japanische Patentschrift Nr. 63-211190 offenbart einen Aufbau, bei welchem die Bitleitungs-Lade operation durch die Bitleitungs-Lastschaltung verhindert wird, wenn ein Abtastverstärker zum Datenlesen in Betrieb ist, und nach Beendigung des Abtastverstärkerbetriebs wird eine Bitleitungs-Ladeoperation mittels der Bitleitungs-Last schaltung gestartet, so daß sie die Bitleitung vorlädt. Die ser Stand der Technik bezieht sich jedoch nur auf das Vor laden der Bitleitung zur Zeit des Datenlesens und nicht auf das Problem der "Schreib-Wiederherstellung".

Daher besteht eine andere spezielle Aufgabe der vorliegenden Erfindung darin, einen Aufbau vorzusehen, welcher einen aus reichend großen Spielraum für die "Schreib-Wiederherstel lung" gestattet.

Bei einem ECL·SRAM ist zum Bestimmen eines Logikpegels (Hoch-/Tiefpegel eines Eingangssignals, zum Versorgen der Bipolar-Differenzverstärkerschaltung mit einem konstanten Strom und zur Umwandlung eines Signals vom ECL-Pegel in ein Signal vom CMOS-Pegel usw. eine Referenzspannung notwendig. Für einen genauen Betrieb muß eine derartige Referenzspan nung konstant gehalten werden, so daß sie durch die Versor gungsspannung nicht beeinflußt wird.

Da im allgemeinen die Transistorgröße und der Schaltungsauf bau in einem Referenzspannungs-Erzeugungsabschnitt und einem die Referenzspannung verwendenden Abschnitt unterschiedlich sind, unterscheidet sich die Temperaturabhängigkeit der Referenzspannung häufig von der Temperaturabhängigkeit der Betriebscharakteristiken der Transistoren in dem die Referenzspannung verwendenden Abschnitt. Daher verändern sich die Betriebscharakteristiken des die Referenzspannung verwendenden Abschnitts, wenn sich die Betriebstemperatur ändert, und im Ergebnis kann kein genauer Betrieb gesichert werden.

Daher ist es eine andere spezielle Aufgabe der vorliegenden Erfindung, eine Referenzspannungs-Erzeugungsschaltung vor zusehen, welche eine gewünschte Referenzspannung ohne irgendeinen Einfluß der Versorgungsspannung genau erzeugen kann.

Eine andere spezielle Aufgabe der vorliegenden Erfindung ist es, eine Referenzspannungs-Erzeugungsschaltung vorzusehen, welche die Referenzspannung gemäß Betriebscharakteristiken des die Referenzspannung verwendenden Abschnitts einstellen kann.

Wenn in einer Halbleiterspeichereinrichtung eine defekte Speicherzelle vorhanden ist, dann wird die defekte Speicher zelle durch Ersetzen der defekten Speicherzelle durch eine redundante Speicherzelle ausgebessert, um die Herstellungs ausbeute der Halbleiterspeichereinrichtung zu verbessern. Eine Decodierschaltung zum Auswählen der defekten Speicher zelle (der defekten Decodierschaltung) wird durch eine re dundante Decodierschaltung ersetzt. Verschiedene Strukturen der redundante Decodierschaltung sind vorgeschlagen worden. Bei einem der Vorschläge weisen die redundante Decodier schaltung und die normale Decodierschaltung dieselbe Logik struktur auf. Da sie dieselbe Struktur aufweisen, ist die Operationsgeschwindigkeit, wenn eine normale Decodierschal tung ausgewählt und wenn eine redundante Decodierschaltung ausgewählt wird, dieselbe. Die Decodierschaltung enthält ein NAND-Gatter und ein NOR-Gatter. Wenn eine Logikschaltung durch ein NAND-Gatter und ein NOR-Gatter gebildet wird, dann ist es notwendig, die Größe der Transistoren in dem NOR- Gatter und dem NAND-Gatter zu vergrößern, um dieselbe Treib fähigkeit wie diejenige eines Inverters vorzusehen (da ein Abschnitt vorhanden ist, bei welchem eine Mehrzahl von Tran sistoren in Reihe geschaltet ist, ist es notwendig, einen Stromverlust bei den in Reihe geschalteten Transistoren zu kompensieren).

Wenn ein Transistor mit großer Größe verwendet wird, dann wird eine Ausgangslast einer vorhergehenden Schaltungsein richtung, wie beispielsweise eines Vordecodierers, groß (da die Gatekapazität zunimmt, wenn ein MOS-Transistor enthalten ist). Im Ergebnis verzögert sich ein Zunehmen eines Aus gangssignals aus der vorhergehenden Schaltung, was eine längere Zugriffszeit verursacht. Ferner wird der Stromver brauch vergrößert, da eine große Ausgangslast (zum Laden/Entladen) getrieben werden muß.

Daher ist es eine andere spezielle Aufgabe der vorliegenden Erfindung, eine Decodierschaltung vorzusehen, welche mit hoher Geschwindigkeit bei kleinem Stromverbrauch betrieben werden kann.

Als Verfahren zum Ausbessern einer defekten Speicherzelle ist eine sogenannte "Verschiebungs-Redundanztyp-Ausbes serungsschaltung" bekannt geworden, bei welcher eine Ver bindung eines Decodiererausgangsknotens so geschaltet wird, daß sie geschaltet wird. Im allgemeinen wird bei einer Halb leiterspeichereinrichtung im Hinblick auf einen kleinen Stromverbrauch ein Blockeinteilungsaufbau verwendet, bei welchem nur ein ausgewählter Block getrieben wird. Ein Block enthält eine Mehrzahl von IO-Blöcken, welche einer Mehrzahl von entsprechenden Dateneingangs-/Datenausgangspins ent sprechen. Vom Gesichtspunkt der Herstellungsausbeute und eines höheren Integrationsgrades des SRAMs ist es notwendig, eine defekte Speicherzelle effizient auszubessern. Wenn eine redundante Spalte (ein redundantes Bitleitungspaar) in einem Speicherblock vorgesehen ist und wenn ein defektes Bitlei tungspaar, falls ein solches vorhanden ist, gemäß dem "Ver schiebungs-Redundanz"-Verfahren ausgebessert wird, dann er wächst das folgende Problem. Es werden IO-Blöcke #1 und #2 betrachtet, welche Pins #1 und #2 entsprechen. Wenn keine defekte Speicherzelle vorhanden ist, dann ist das Bitlei tungspaar der ersten Spalte des IO-Blocks #2 mit einem Datenbus verbunden, welcher mit dem IO-Pin #2 verbunden ist. Wenn eine defekte Speicherzelle im Block #1 vorhanden ist, dann wird eine Verbindung des Ausgangsknotens des Spalten decodierers geschaltet, derart daß das Bitleitungspaar der ersten Spalte des IO-Blocks #2 mit dem Datenbus verbunden wird, welcher mit dem IO-Pin #1 verbunden ist. Es ist eine Lastschaltung für das SRAM-Bitleitungspaar vorgesehen. Daher wird es notwendig, die Lastschaltung des IO-Blocks #2 durch zwei Spaltenauswahlsignale zu treiben. Folglich wird die Lastschaltung des Bitleitungspaares der ersten Spalte des IO-Blocks #2 im Vergleich zu den Strukturen anderer Last schaltungen für andere Bitleitungspaare kompliziert.

Daher ist es eine andere spezielle Aufgabe der vorliegenden Erfindung, eine Bitleitungs-Lastschaltung vorzusehen, welche das Verschiebungs-Redundanzverfahren mit einer einfachen Schaltungsstruktur realisieren kann, ohne die Betriebs leistung zu verschlechtern.

Eine Erzeugung einer genauen Referenzspannung ist für eine Referenzspannungs-Erzeugungsschaltung des SRAMs und der dergleichen erforderlich. Beim Erzeugen einer internen Referenzspannung in einem DRAM wird ein Aufbau verwendet, bei welchem die Referenzspannung durch Durchbrennen der parallel angeordneten Widerstände mit einem Laser getrimmt wird (vergleiche die offengelegte Japanische Patentschrift Nr. 4-102300). Wenn jedoch die Referenzspannung durch Laser brennen getrimmt wird, dann ist es unmöglich, die Referenz spannung erneut einzustellen.

Wenn ferner ein optimales Transistorelement aus einer Mehr zahl von Transistorelementen als Referenzspannungs-Erzeu gungsquelle auszuwählen ist, dann ist es notwendig, im voraus einen Transistor mit optimalen Betriebscharakteristi ken auszuwählen, und nach der Auswahl ist es unmöglich, die sen durch einen anderen Transistor zu ersetzen. Folglich ist es schwierig, eine Schaltung mit optimalen Betriebscharakte ristiken leicht zu bilden.

Daher ist es eine andere spezielle Aufgabe der vorliegenden Erfindung, einen Aufbau vorzusehen, welcher eine Schaltung mit optimalen Betriebscharakteristiken leicht verwirklichen kann.

Bei einer Halbleiterspeichereinrichtung ist es notwendig zu bestimmen, ob die Einrichtung normal arbeitet oder nicht. Zu diesem Zweck muß die Halbleiterspeichereinrichtung durch ein externes Signal in einen Testmodus versetzt werden. Der Testmodus enthält einen Funktionstest unter einer extremen Testbedingung (hohe Spannung und hohe Temperatur), einen Einbrennmodus zum Verhindern von Anfangsdefekten, einen Haltetestmodus zum überprüfen einer Datenhaltecharakteristik einer Speicherzelle usw . . Eine Schaltung zum Festlegen einer derartigen Mehrzahl von Testmodi muß realisiert werden, ohne den Betrieb von anderen im Normalmodus betriebenen Schal tungen zu beeinflussen, und sie muß ferner realisiert wer den, ohne die Anzahl von Pins zu vergrößern. Dasselbe trifft auf das Festlegen spezieller Betriebsmodi der Halbleiter speichereinrichtung zu und nicht nur auf das Festlegen der Testmodi.

Daher ist es eine andere spezielle Aufgabe der vorliegenden Erfindung, eine Schaltung zum Festlegen eines speziellen Modus vorzusehen, welche einen speziellen Modus durch einen einfachen Schaltungsaufbau, und ohne den Betrieb anderer Schaltungen zu beeinflussen, sicher festlegt.

Eine Aufgabe der vorliegenden Erfindung ist es, eine Bi- CMOS-Halbleiterspeichereinrichtung vorzusehen, welche einen derartigen Aufbau aufweist, daß die vorstehend beschriebenen verschiedenen Aufgaben erfüllt werden.

Eine andere Aufgabe der vorliegenden Erfindung ist es, einen Bi-CMOS-SRAM mit einer verbesserten Leistungsfähigkeit vor zusehen und Bestandteile zum Erreichen der verbesserten Leistungsfähigkeit vorzusehen.

Die Halbleiterspeichereinrichtung gemäß einem Aspekt der vorliegenden Erfindung enthält eine Mehrzahl von Bitlei tungen, wobei jede mit einer Spalte von Speicherzellen ver bunden ist; einen Spaltendecodierer, welcher ein Spaltenaus wahlsignal zum Erzeugen einer Spalte von Speicherzellen ge mäß einem Spaltenadressensignal erzeugt; eine Potentialum wandlungsschaltung, welche zur Zeit eines Datenschreibens einen Potentialpegel eines Bitleitungspaares, das der durch das Spaltenauswahlsignal ausgewählten Spalte entspricht, von einem vorgeschriebenen Potentialpegel auf einen zweiten kleineren Potentialpegel treibt.

Da die Daten bei dem zur Zeit des Datenschreibens ver kleinerten Potential der Bitleitungen geschrieben werden, wird die Potentialdifferenz zwischen den Bitleitungen des ausgewählten Bileitungspaares verkleinert, wobei ein Aus gleich des Bitleitungspotentials nach Abschluß des Daten schreibens mit hoher Geschwindigkeit bewirkt und daher die Schreib-Wiederherstellung verbessert werden kann.

Einzelne Bestandteile, welche jede der vorstehend genann ten speziellen Aufgaben erfüllen, sind ferner als Merkmale der vorliegenden Erfindung enthalten. Da die vorliegende Er findung diese Bestandteile enthält, kann eine Halbleiter speichereinrichtung erreicht werden, welche mit hoher Ge schwindigkeit stabil arbeitet, weniger Strom verbraucht und eine große Zuverlässigkeit aufweist.

Die vorstehenden und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung augen scheinlicher werden, wenn diese in Verbindung mit den beige fügten Zeichnungen zur Kenntnis genommen wird.

Von den Figuren zeigen:

Fig. 1 eine schematische Darstellung des Gesam taufbaus einer Halbleiterspeichereinrich tung gemäß der vorliegenden Erfindung;

Fig. 2 einen speziellen Aufbau einer Pegelum wandlungsschaltung, welche gemäß der vor liegenden Erfindung aufgebaut ist;

Fig. 3 eine Querschnittsstruktur eines Haupt abschnitts der in Fig. 2 gezeigten Pegelumwandlungsschaltung;

Fig. 4 ein planares Layout des Hauptabschnitts der in Fig. 2 gezeigten Pegelum wandlungsschaltung;

Fig. 5 Wirkungen des in den Fig. 3 und 4 dargestellten Layouts;

Fig. 6 ein anderes Beispiel des Aufbaus der Pegelumwandlungsschaltung;

Fig. 7 einen dritten speziellen Aufbau der Pegelumwandlungsschaltung;

Fig. 8 einen vierten speziellen Aufbau der Pegelumwandlungsschaltung;

Fig. 9 einen fünften speziellen Aufbau der Pegelumwandlungsschaltung;

Fig. 10 einen sechsten speziellen Aufbau der Pegelumwandlungsschaltung;

Fig. 11 eine Querschnittsstruktur eines Haupt abschnitts der in Fig. 10 gezeigten Pegelumwandlungsschaltung;

Fig. 12 ein planares Layout des Hauptabschnitts der in Fig. 10 gezeigten Pegelumwand lungsschaltung;

Fig. 13A und 13B ein planares Layout und eine Quer schnittsstruktur einer Modifikation des Hauptabschnitts der in Fig. 10 gezeigten Pegelumwandlungsschaltung;

Fig. 14 einen siebenten speziellen Aufbau der Pegelumwandlungsschaltung;

Fig. 15 einen achten speziellen Aufbau der Pegelumwandlungsschaltung;

Fig. 16 einen speziellen Aufbau einer Referenz spannungs-Erzeugungsschaltung zur Pegel umwandlung;

Fig. 17A und 17B eine Beziehung zwischen den Strömen, die in der Pegelumwandlungsschaltung fließen;

Fig. 18 einen spezielleren Aufbau der in Fig. 16 dargestellten Referenzspannungs-Erzeu gungsschaltung;

Fig. 19 einen anderen speziellen Aufbau der Referenzspannungs-Erzeugungsschaltung zur Pegelumwandlung;

Fig. 20 einen anderen speziellen Aufbau der Referenzspannungs-Erzeugungsschaltung zur Pegelumwandlung;

Fig. 21 einen speziellen Aufbau der Referenz spannungs-Erzeugungsschaltung;

Fig. 22 einen anderen speziellen Aufbau der Referenzspannungs-Erzeugungsschaltung;

Fig. 23 einen speziellen Aufbau einer Zeile von Speicherzellen und einer peripheren Schal tungseinrichtung der Halbleiterspeicher einrichtung bezüglich derselben;

Fig. 24 eine Darstellung von Signalwellenformen, welche den Betrieb zur Zeit eines Daten lesens bei dem in Fig. 23 dargestellten Aufbau zeigt;

Fig. 25 eine Darstellung von Signalwellenformen, welche den Betrieb zur Zeit eines Daten schreibens bei dem in Fig. 23 dargestell ten Aufbau zeigt;

Fig. 26 äquivalente Darstellungen des Ausbrei tungspfads eines internen Adressensignals, eines internen Schreibdaten-Signals und eines internen Schreib-Entsperrsignals;

Fig. 27 eine Darstellung von Signalwellenformen, welche die Art und Weise der Erzeugung eines in Fig. 23 verwendeten Lese-/Schreibsteuersignals zeigt;

Fig. 28 eine Darstellung von Signalwellenformen, welche eine andere Art und Weise der Er zeugung des in Fig. 23 gezeigten Lese-/Schreibsteuersignals darstellt;

Fig. 29 einen Aufbau zum Realisieren der in Fig. 28 gezeigten Signalwellenformen;

Fig. 30 eine Darstellung von Signalwellenformen, welche den Betrieb des in Fig. 29 ge zeigten Schaltungsaufbaus zeigt;

Fig. 31 eine spezielle Darstellung des Aufbaus eines Elements zum Hochziehen einer Bit leitung und einer Bitleitungs-Last schaltung, welche bei der vorliegenden Erfindung verwendet werden;

Fig. 32 eine Modifikation des in Fig. 31 gezeig ten Elements zum Hochziehen einer Bit leitung;

Fig. 33 eine Logikstruktur einer redundanten De codierschaltung und einer normalen Deco dierschaltung;

Fig. 34 eine Struktur eines Vordecodiersignals;

Fig. 35 einen speziellen Aufbau einer normalen Decodierschaltung;

Fig. 36A und 36B jeweils einen speziellen Aufbau der in Fig. 33 gezeigten redundanten Decodier schaltung;

Fig. 37 einen anderen speziellen Aufbau der in Fig. 33 dargestellten redundanten Deco dierschaltung;

Fig. 38 einen speziellen Aufbau einer in Fig. 37 dargestellten Ersatzaktivierungsschaltung;

Fig. 39 eine schematische Darstellung des Aufbaus eines Speicherblocks;

Fig. 40A und 40B ein Konzept des Betriebs einer Verschie bungs-Redundanzschaltung;

Fig. 41 einen speziellen Aufbau der Verschiebungs- Redundanzschaltung;

Fig. 42 eine schematische Darstellung des Aufbaus eines Lese-/Schreibgatters an einer Schnittstelle des IO-Blocks und einer Ver bindung zu einem internen Datenbus;

Fig. 43 einen speziellen Aufbau einer Bitleitungs- Lastschaltung und eines Schreibgatters eines Bitleitungspaares, welches an dem in Fig. 42 gezeigten IO-Block-Schnittstel lenabschnitt vorhanden ist;

Fig. 44 eine Modifikation der in Fig. 43 gezeig ten Bitleitungs-Lastschaltung;

Fig. 45 ein Beispiel einer gemäß der vorliegenden Erfindung aufgebauten Aktivierungssteuer schaltung;

Fig. 46 eine andere Verwendung der bei der vor liegenden Erfindung verwendeten Aktivie rungssteuerschaltung;

Fig. 47 einen speziellen Aufbau der in den Fig. 45 und 46 gezeigten Aktivierungssteuer schaltung;

Fig. 48 einen speziellen Aufbau der in den Fig. 45 und 46 gezeigten Aktivierungssteuer schaltung;

Fig. 49 einen speziellen Aufbau eines Adressenein gangspuffers;

Fig. 50 einen speziellen Aufbau eines V-Adressen- Eingangssignalpuffers;

Fig. 51 eine Modifikation des in Fig. 50 darge stellten V-Adressen-Eingangssignalpuffers;

Fig. 52 einen speziellen Aufbau des in Fig. 1 ge zeigten CS-Puffers;

Fig. 53 einen speziellen Aufbau des in Fig. 1 ge zeigten X-Vordecodierers;

Fig. 54 eine Darstellung einer in Fig. 53 ge zeigten Wired-OR-Vordecodieroperation;

Fig. 55 Kombinationen von Signalen an der Vor decodierleitung der Fig. 53 und logische Zustände der Signale, wenn sie gewählt sind;

Fig. 56 einen Aufbau des in Fig. 1 gezeigten WE- Puffers;

Fig. 57 einen schematischen Aufbau der in Fig. 1 dargestellten Modusermittlungsschaltung;

Fig. 58 einen speziellen Aufbau der in Fig. 57 gezeigten ersten und zweiten Ermitt lungsschaltung;

Fig. 59 einen speziellen Aufbau der in den Fig. 1 und 57 gezeigten Schaltung zum Erzeugen eines Betriebsmodus-Bestimmungssignals;

Fig. 60 ein Blockschaltbild, welches den speziellen Aufbau der in Fig. 1 gezeigten Schaltung zum Zuführen eines Speicher zellpotentials darstellt;

Fig. 61 einen speziellen Aufbau einer Modusermitt lungsschaltung und einer Spannungsver kleinerungsschaltung, welche in Fig. 60 dargestellt sind;

Fig. 62 einen speziellen Aufbau der in Fig. 60 gezeigten Spannungsschaltschaltung;

Fig. 63 einen anderen speziellen Aufbau der in Fig. 1 gezeigten Modusermittlungsschal tung; und

Fig. 64 ein Blockschaltbild, welches einen speziellen Aufbau einer Schaltung zum Erzeugen eines Betriebsmodus-Bestim mungssignals zeigt, wenn die Modusermitt lungsschaltung der Fig. 63 verwendet wird.

Die Ausführungsform

Fig. 1 ist ein Blockschaltbild, welches einen Gesamtaufbau einer Halbleiterspeichereinrichtung gemäß der einen Aus führungsform der vorliegenden Erfindung schematisch dar stellt. Unter Bezugnahme auf Fig. 1 enthält die Halbleiter speichereinrichtung eine Speicherebene 1. Die Speicherebene 1 enthält eine Mehrzahl von Speicherblöcken 10. In Fig. 1 ist nur ein Speicherblock 10 repräsentativ gezeigt. Der Speicherblock 10 enthält eine Speicheranordnung 2, welche in einer Matrix aus Zeilen und Spalten angeordnete Speicher zellen MC enthält. Die Speicheranordnung 2 enthält Wort leitungen WL, von denen jede mit einer Zeile der Speicher zellen MC verbunden ist, und Bitleitungspaare BLP, von denen jede mit einer Spalte der Speicherzellen MC verbunden ist. In Fig. 1 sind eine Wortleitung WL, ein Bitleitungspaar BLP und eine an einem Schnittpunkt zwischen dem Bitleitungspaar BLP und der Wortleitung WL angeordnete Speicherzelle MC re präsentativ dargestellt.

Wie es später beschrieben werden wird, enthält die Speicher anordnung 2 eine Mehrzahl von IO-Blöcken. Jeder IO-Block entspricht einem unterschiedlichen Dateneingangs-/Datenaus gangs-Pin. Im Betrieb wird ein Speicherblock in der Spei cherebene 1 ausgewählt, und ein Bit der Speicherzelle wird aus jedem der IO-Blöcke in der Speicheranordnung 2 ausge wählt. Ein nicht ausgewählter Speicherblock 10 wird in einem Bereitschaftszustand gehalten. Der Speicherblock 10 enthält ferner eine Bitleitungs-Lastschaltung 3, welche eine Schal tung zum Ausgleichen und Einstellen einer Potentialamplitude jeder Bitleitung des Bitleitungspaares BLP enthält, einen Y- Decodierer 6, welcher ein Spaltenadressensignal decodiert und ein Spaltenauswahlsignal zum Auswählen eines ent sprechenden Bitleitungspaares in der Speicheranordnung 2 er zeugt, eine Verschiebungs-Redundanzschaltung 5 zum übertra gen eines Ausgangs aus dem Y-Decodierer 6, ein Lese-/Schreibgatter 4, welches ein entsprechendes Bitleitungspaar mit internen lokalen Datenbussen 8 und 9 gemäß dem aus der Verschiebungs-Redundanzschaltung 5 über tragenen Spaltenauswahlsignal verbindet, und eine Lese-/Schreibsteuerschaltung 7 zum Steuern eines geöffne ten/geschlossenen Zustands des Lese-/Schreibgatters 4 und zum Einstellen eines Potentials des Bitleitungspaares am Ende eines Datenschreibens.

Die Verschiebungs-Redundanzschaltung 5 enthält eine Mehrzahl von Schaltgattern, welche das Spaltenauswahlsignal aus dem y-Decodierer 6 an eines von zwei Bitleitungspaaren selektiv übertragen, um ein defektes Bitleitungspaar auszubessern. Die Lese/Schreibsteuerschaltung 7 ist gemäß einem Blockaus wahlsignal aktiviert.

Die Halbleiterspeichereinrichtung enthält ferner einen CS- Puffer 12, welcher ein externes Chip-Auswahlsignal /CS emp fängt, und einen Adressenpuffer 14, welcher ein Mehrfachbit- Adressensignal AO bis An empfängt, so daß er ein internes Adressensignal erzeugt. Das interne Adressensignal aus dem Adressenpuffer 14 ist an einen Y-Vordecodierer 15, einen Z- Vordecodierer 16, einen V-Vordecodierer 17 und einen X-Vor decodierer 18 gelegt. Der Y-Vordecodierer 15 decodiert das Spaltenadressensignal aus dem Adressenpuffer 14 vor und er zeugt ein Vordecodiersignal zum Bestimmen eines Bitleitungs paares in jedem Speicherblock. Ein Ausgang aus dem Y-Vorde codierer 15 ist an den Y-Decodierer 6 gelegt.

Der Z-Vordecodierer 16 decodiert das Adressensignal zum Be stimmen eines Blocks aus dem Adressenpuffer 14 vor. Ein Vor decodiersignal zum Auswählen eines durch das Blockadressen signal bestimmten Speicherblocks in der Speicherebene 1 wird vom Z-Vordecodierer 16 erzeugt und an den Z-Decodierer 25 gelegt. Der Z-Decodierer 25 decodiert das Vordecodiersignal aus dem Z-Vordecodierer 16 und erzeugt ein Blockauswahl signal zum Aktivieren einer peripheren Schaltungseinrichtung (Y-Decodierer, Lese-/Schreibsteuerschaltung 7 usw.) des aus gewählten Speicherblocks.

Der X-Vordecodierer 18 erzeugt ein Vordecodiersignal zum Auswählen einer Hauptwortleitung, welche durch eine Mehrzahl von Speicherblöcken in der Speicherebene 1 verwendet wird. Das aus dem X-Vordecodierer 18 ausgegebene Vordecodiersignal ist an den X-Decodierer gelegt. Der X-Decodierer 24 deco diert das Vordecodiersignal aus dem X-Vordecodierer 18 und wählt eine Hauptwortleitung aus. Eine Mehrzahl von Unter wortleitungen ist mit der Hauptwortleitung in jedem Spei cherblock verbunden.

Der V-Vordecodierer 17 erzeugt ein Vordecodiersignal zum Auswählen einer der Mehrzahl von mit der Hauptwortleitung verbundenen Unterwortleitungen. Das Vordecodiersignal aus dem V-Vordecodierer 17 ist an einen VZ-Decodierer 26 gelegt.

Der VZ-Decodierer 26 decodiert das Vordecodiersignal aus dem Z-Vordecodierer 16 und das Vordecodiersignal aus dem V-Vor decodierer 17 und erzeugt ein Decodiersignal zum Bestimmen eines Speicherblocks und zum Bestimmen einer der Mehrzahl von Unterwortleitungen.

Ein Ausgang aus dem VZ-Decodierer 26 und ein Ausgang aus dem X-Decodierer 24 sind an einen lokalen X-Decodierer 27 ge legt. Gemäß dem Decodiersignal aus dem VZ-Decodierer 26 und dem Decodiersignal aus dem X-Decodierer 24 erzeugt der loka le X-Decodierer 27 ein Signal, welches eine Unterwortleitung im entsprechenden Speicherblock 10 in einen Auswahlzustand versetzt.

An den X-Vordecodierer 18 ist ein internes Steuersignal (CS- Wortleitungs-Unterbrechungsmodus-Bestimmungssignal, welches später beschrieben werden wird) aus dem CS-Puffer 12 ange legt. Folglich wird ein Ausgang aus dem X-Vordecodierer 18 selektiv aktiviert/deaktiviert. Der Adressenpuffer 14 führt eine Pufferoperation an einem externen Adressensignal aus und erzeugt normal ein internes Adressensignal. Das dient dazu, die Operationsgeschwindigkeit des Adressenpuffers zu verbessern.

In Fig. 1 ist gezeigt, daß das Steuersignal aus dem CS- Puffer 12 nur an den X-Vordecodierer 18 gelegt ist. Ein in ternes Steuersignal aus dem CS-Puffer 12 kann ferner an den Y-Vordecodierer 15, den Z-Vordecodierer 16 und den V-Vorde codierer 17 gelegt sein.

Die Halbleiterspeichereinrichtung enthält ferner einen WE- Puffer 28, welcher ein externes Schreibentsperrsignal /WE zum Erzeugen eines internen Schreibentsperrsignals empfängt, einen Din-Puffer 29, welcher externe Eingangsdaten D emp fängt und interne Schreibdaten erzeugt, und einen Dout-Puf fer 30, welcher aus internen Lesedaten externe Lesedaten Q zur Ausgabe erzeugt.

Wenn das interne Schreibentsperrsignal aus dem WE-Puffer 28 und das externe Steuersignal /CS beide einen Tiefpegel er reichen, dann wird ein Datenschreiben bestimmt. Wenn das externe Steuersignal /CS einen Tiefpegel erreicht und das Schreibentsperrsignal /WE auf einem Hochpegel ist, dann wird ein Datenlesebetrieb bestimmt. Ein Chip-Auswahlsignal /CS zum Datenschreiben/-lesen wird von einem anderen Pfad als dem in Fig. 1 gezeigten CS-Puffer 12 angelegt.

Die Halbleiterspeichereinrichtung umfaßt ferner einen glo balen Schreibtreiber 31, welcher in Reaktion auf ein in ternes Schreibentsperrsignal (genauer: in Kombination mit dem Chip-Auswahlsignal CS) aus dem WE-Puffer 28 aktiviert ist, wobei er interne Schreibdaten aus dem Din-Puffer 29 empfängt, so daß er die Schreibdaten in jeden Speicherblock überträgt, einen lokalen Schreibtreiber 33, welcher in Re aktion auf das interne Schreibentsperrsignal aus dem WE- Puffer 28 und auf ein Blockauswahlsignal aus dem Z-Deco dierer 25 aktiviert ist, wobei er interne Schreibdaten aus dem globalen Schreibtreiber 31 empfängt, so daß er die Schreibdaten an einen lokalen Datenbus 8 im Speicherblock überträgt, einen lokalen Abtastverstärker 34, welcher in Reaktion auf das Blockauswahlsignal aus dem Z-Decodierer 25 so aktiviert ist, daß er die internen Lesedaten auf einem internen Lesedatenbus 9 verstärkt, und einen globalen Ab tastverstärker 32, welcher zur Zeit eines Datenlesens so aktiviert ist, daß er die internen Lesedaten aus dem lokalen Abtastverstärker 34 verstärkt und die sich ergebenden Daten in den Dout-Puffer 30 überträgt.

Der globale Schreibtreiber 31 und der globale Abtastver stärker 32 sind gewöhnlich für jeden Speicherblock 10 der Speicherebene 1 vorgesehen. Der lokale Schreibtreiber 33 und der lokale Abtastverstärker 34 sind für einen Speicherblock 10 in der Speicherebene 1 vorgesehen. Dadurch wird nur der ausgewählte Speicherblock getrieben, so daß der Stromver brauch verkleinert wird.

Die Halbleiterspeichereinrichtung enthält ferner zum Fest legen eines speziellen Modus der Halbleiterspeichereinrich tung: eine Modusermittlungsschaltung 35, welche die Bestim mung eines vorgeschriebenen speziellen Modus gemäß einem ex ternen Steuersignal ermittelt, eine Schaltung zur Erzeugung eines Betriebsmodus-Bestimmungssignals 36, welche ein Be stimmungssignal so erzeugt, daß sie einen vorgeschriebenen Betriebsmodus gemaß einem Ausgang aus der Modusermittlungs schaltung 35 festlegt, und eine Speicherzellpotential-Ver sorgungsschaltung 37, welche das an eine Speicherzelle MC anzulegende Potential gemäß einem Steuersignal aus der Schaltung zum Erzeugen eines Betriebsmodus-Bestimmungs signals 36 ändert. Ein Ausgang aus der Schaltung zum Er zeugen eines Betriebsmodus-Bestimmungssignals 36 ist ferner an den CS-Puffer 12 gelegt. Der CS-Puffer 12 steuert eine Aktivierung/Deaktivierung des Z-Vordecodierers 18 gemäß einem Signal aus der Schaltung zum Erzeugen eines Betriebs modus-Bestimmungssignals 36. Der auf diese Weise festgelegte spezielle Modus wird später detailliert beschrieben werden.

Die Halbleiterspeichereinrichtung enthält ferner eine Referenzspannungs-Erzeugungsschaltung 38, welche Referenz spannungen Vref und Vcs zum Treiben einer in einer bipolaren Differenzverstärkungsschaltung verwendeten Konstantstrom quelle erzeugt und welche den Pegel eines Eingangssignals bestimmt. Der Strukturen der verschiedenen Abschnitte wer den im folgenden detailliert beschrieben werden.

Die Pegelumwandlungsschaltung

Wenn ein ECL-Pegelsignal in einen Bi-CMOS·SRAM einzugeben ist, dann muß das ECL-Pegelsignal auf den CMOS-Pegel umge wandelt werden, um den internen CMOS-Transistor sicher ein-/auszuschalten (um den Stromverbrauch zu verkleinern). Die Pegelumwandlungsschaltung wird nachstehend beschrieben werden.

Fig. 2 zeigt ein erstes spezielles Beispiel der Pegelum wandlungsschaltung gemäß der vorliegenden Erfindung. Unter Bezugnahme auf Fig. 2 enthält die Pegelumwandlungsschaltung einen p-Kanal-MOS-Transistor Q3, welcher in Reaktion auf ein an einen Eingangsknoten NA gelegtes Signal leitend gemacht wird, so daß er einen Ausgangsknoten NB auf einen ersten Versorgungspotentialpegel Vcc auflädt; einen p-Kanal-MOS- Transistor Q1, welcher die Referenzspannung Vref an seinem Gate empfängt und in Reaktion auf den Pegel eines an den Eingangsknoten NA gelegten Signals In selektiv leitend ge macht wird; einen n-Kanal-MOS-Transistor Q2, welcher den Strom aus dem Transistor Q1 auf den zweiten Stromversor gungs-Potentialpegel Vee entlädt; einen n-Kanal-MOS-Transi stor Q4, welcher in einer Stromspiegelart mit dem Transistor Q2 so verbunden ist, daß er den Ausgangsknoten NB auf den Pegel des zweiten Stromversorgungspotentials Vee entlädt; und einen Kondensator Cs, welcher zwischen dem Eingangs knoten und einem internen Knoten NC vorgesehen ist. Der in terne Knoten NC ist jeweils mit dem Gate der Transistoren Q2 und Q4 verbunden.

Das an den Eingangsknoten NA gelegte Signal In ist ein ECL- Pegelsignal, dessen Hochpegel etwa -0,8 V ist und dessen Tiefpegel etwa -2,0 V ist. Die an das Gate des Transistors Q1 gelegte Referenzspannung Vref ist im Bereich von -2,5 bis etwa -2,9 V, obgleich sie von der Schwellenspannung des Transistors Q1 abhängt. Beispielsweise ist die Gatebreite des Transistors Q3 auf etwa 40 µm festgelegt, die Gatebreite der Transistoren Q1 und Q4 ist auf etwa 20 µm festgelegt, und die Gatebreite des Transistors Q2 ist auf etwa 5 µm festgelegt. Der Kapazitätswert des Kondensators Cs ist etwa 0,3 pF.

Die Gatebreiten der Transistoren Q1 und Q2 sind ausreichend klein gemacht, um den Wert des durch die Transistoren Q1 und Q2 fließenden Stroms zu verkleinern, so daß sich der Strom verbrauch verkleinert. Der Kondensator Cs überträgt mittels kapazitiver Kopplung ein an den Eingangsknoten NA angelegtes Signal an das Gate des Transistors Q4, wobei er das Poten tial am Knoten NC (Gate des Transistors Q4) mit hoher Ge schwindigkeit ändert und daher ein Hochgeschwindigkeits- Schalten des Transistors Q4 ermöglicht. Der Betrieb wird beschrieben werden.

Wenn das an den Eingangsknoten NA gelegte Signal In auf dem ECL-Tiefpegel ist, dann schaltet der Transistor Q3 ein und wird der Ausgangsknoten NB auf den Pegel des ersten Stromver sorgungspotentials Vcc geladen. Wenn das Eingangssignal In auf dem ECL-Tiefpegel ist, dann ist der Transistor Q1 ausge schaltet und sind die Transistoren Q2 und Q4 ausgeschaltet, da die Differenz zwischen dem Eingangssignal In und der Referenzspannung Vref kleiner als der Absolutwert der Schwellenspannung des Transistors Q1 ist.

Wenn das an den Eingangsknoten NA gelegte Eingangssignal In auf dem ECL-Hochpegel ist, dann schaltet der Transistor Q3 aus. Wenn unterdessen der Transistor Q1 einschaltet, dann nimmt das Potential am Knoten NC zu, und die Transistoren Q2 und Q4 schalten ein. Da die Gatebreite der Transistoren Q1 und Q2 klein gemacht ist, kann der aus dem Eingangsknoten NA zum zweiten Stromversorgungspotential Vee fließende Strom ausreichend klein gemacht werden. Das Potential am Knoten NC (am jeweiligen Gate der Transistoren Q2 und Q4) nimmt mittels des Ladestroms durch den Transistor Q1 relativ mäßig zu. Zu dieser Zeit wird aufgrund der kapazitiven Kopplung des Kondensators Cs das Zunehmen des Potentials am Eingangs knoten NA an den internen Knoten NC übertragen, und daher schaltet der Transistor Q4 mit hoher Geschwindigkeit ein. Daher kann das Potential am Ausgangsknoten NB auf den Pegel des zweiten Stromversorgungspotentials Vee mit hoher Ge schwindigkeit entladen werden.

Wie vorstehend beschrieben, kann der Durchgangsstrom, der von dem das erste Stromversorgungspotential zuführenden Knoten der vorhergehenden Schaltung in den das zweite Stromversorgungspotential Vee zuführenden Knoten der Pegel umwandlungsschaltung fließt, kleiner gemacht werden, wobei ein kleinerer Stromverbrauch verwirklicht wird, da der vom Eingangsknoten NA zum zweiten Stromversorgungspotential fließende Strom kleiner gemacht wird.

Das Vorsehen des Kondensators Cs kompensiert eine durch den verkleinerten Strom verursachte Abnahme der Geschwindigkeit des Zunehmens des Gatepotentials des Transistors Q4, und das Gatepotential des Transistors Q4 wird mit hoher Geschwindig keit vergrößert, wenn das Potential am Knoten NA zunimmt. Wenn das Signal In am Eingangsknoten NA auf den Tiefpegel abnimmt, dann nimmt das Potential am Knoten NC durch die kapazitive Kopplung des Kondensators Cs ab, und daher nimmt ein Potential am Knoten NC, das heißt am Gate des Transi stors Q4, mit hoher Geschwindigkeit ab, und daher schaltet der Transistor Q4 mit hoher Geschwindigkeit aus. Durch Ver wenden der Pegelumwandlungsschaltung der Fig. 2 kann eine Pegelumwandlungsschaltung realisiert werden, welche mit großer Geschwindigkeit bei kleinem Stromverbrauch schalten kann.

Fig. 3 zeigt die Struktur des in Fig. 2 dargestellten Kondensators Cs. Unter Bezugnahme auf Fig. 3 enthält der Kondensator Cs eine Elektrodenschicht 52 einer ersten Schicht aus Polysilizium, welche auf einem Elementisolier film (Feldoxidfilm) 51 auf einem Halbleiter-Bulk (Substrat oder Wannengebiet) 50 gebildet ist; eine Elektrodenschicht 54 beispielsweise aus Polysilizium, welche auf der Elektro denschicht 52 mit einem dazwischen angeordneten Zwischen schicht-Isolierfilm gebildet ist; und eine Elektrodenschicht 53 beispielsweise aus einer ersten Schicht einer Aluminium zwischenverbindung, welche auf der Elektrodenschicht 54 mit einem dazwischen angeordneten Zwischenschicht-Isolierfilm gebildet ist.

Die Elektrodenschichten 52 und 53 sind mit dem Eingangs knoten NA verbunden und sehen eine Elektrode des Kondensa tors Cs vor. Die Elektrodenschicht 54 ist mit dem internen Knoten NC verbunden. Der Kondensator Cs enthält eine zwischen den Elektrodenschichten 52 und 54 gebildete Kapa zität C2 und eine zwischen den Elektrodenschichten 54 und 53 gebildete Kapazität C1. Die Kapazitäten C1 und C2 sind parallel geschaltet.

Der interne Knoten NC ist jeweils mit dem Gate der Transi storen Q2 und Q4 verbunden. In Fig. 3 ist ein schematischer Aufbau des Transistors Q2 gezeigt. Der Transistor Q2 enthält Störstellengebiete 55 und 56, die auf der Oberfläche eines Halbl 99999 00070 552 001000280000000200012000285919988800040 0002004434117 00004 99880eiter-Bulks 50 gebildet sind, und eine Gateelektrode 57, welche auf einem Kanalgebiet zwischen den Störstellen gebieten 55 und 56 gebildet ist, wobei unter derselben ein Gateisolierfilm angeordnet ist. Das Störstellengebiet 55 ist mit dem Knoten NC verbunden, und das Störstellengebiet 56 ist so geschaltet, daß es ein zweites Stromversorgungs potential Vee empfängt. Die Gateelektrode 57 und die Elektrodenschicht 52 werden bei demselben Schritt zur Zwischenverbindung beim Herstellungsprozeß gebildet.

Fig. 4 ist ein planares Layout des Kondensators Cs. Unter Bezugnahme auf Fig. 4 werden Elektrodenschichten 52, 54 und 53 in dieser Reihenfolge bei einem Herstellungsprozeß gebil det. Die Elektrodenschichten 52 und 54 sind mit dem Ein gangsknoten NA in einem Kontaktloch 55 verbunden. Ein vor stehender Abschnitt der Elektrodenschicht 54 ist mit dem Knoten NC verbunden. Durch Einsetzen der Elektrodenschicht 54 zwischen den Elektrodenschichten 52 und 53 kann der Kapazitätswert des Kondensators vergrößert werden, wogegen eine parasitäre Kapazität des Knotens NC verkleinert werden kann.

Fig. 5 zeigt eine elektrische Äquivalenzschaltung des Kondensators Cs. Der Kondensator Cs wird durch Parallel schaltung der Kapazitäten C1 und C2 gebildet. Der Kapazi tätswert des Kondensators ist mit C1+C2 vorgesehen. Es ist eine parasitäre Kapazität Cp am Knoten NC vorhanden. Die parasitäre Kapazität Cp wird durch eine Signalleitung er zeugt, welche einen Knoten der Transistoren Q1 und Q2 mit dem Gate der Transistoren Q2 und Q4 verbindet. Das Gebiet dieser Signalleitung wird sandwichartig durch die Elektro denschichten 52 und 53 eingeschlossen. Da die Elektroden schicht 54 von anderen Signalleitungen abgeschirmt ist, kann der Wert der mit der Signalleitung verbundenen parasitären Kapazität Cp ausreichend verkleinert werden. Folglich kann das Potential am Knoten NC ausreichend groß gemacht werden, wenn das Potential am Knoten NA zunimmt. Die Potentialände rung am Knoten NC ist durch

Cs · V (NA) / (Cs + Cp)

gegeben, wobei V (NA) die Potentialänderung am Knoten NA be zeichnet. Wenn daher die parasitäre Kapazität Cp kleiner ge macht wird, dann kann die Potentialänderung am Knoten NC ausreichend groß sein. Das ermöglicht ein Hochgeschwindig keits-Schalten des Transistors Q4.

Fig. 6 zeigt einen zweiten speziellen Aufbau der Pegelum wandlungsschaltung. Die Pegelumwandlungsschaltung der Fig. 6 enthält einen Kondensator Cs, der zwischen einem Ein gangsknoten NA und einem internen Knoten NC vorgesehen ist; einen p-Kanal-MOS-Transistor Q3, welcher in Reaktion auf einen Tiefpegel des Signals In am Eingangsknoten NA leitend gemacht wird, so daß er einen Knoten NB auf den Pegel des ersten Stromversorgungspotentials Vcc auflädt; und eine Stromspiegelschaltung bildende n-Kanal-MOS-Transistoren Q2 und Q4, welche den Knoten NB auf den Pegel des zweiten Stromversorgungspotentials Vee gemäß dem Potential am Knoten NC entladen. Der Aufbau der Transistoren Q2 bis Q4 und des Kondensators Cs ist derselbe wie der in Fig. 2 gezeigte Aufbau.

Die in Fig. 6 dargestellte Pegelumwandlungsschaltung ent hält ferner einen npn-Bipolartransistor Q6 zum Halten des Knotens NC auf einem vorgeschriebenen Potentialpegel, einen IV-Inverter zum Invertieren des Potentials am Knoten NB und einen n-Kanal-MOS-Transistor Q5, welcher in Reaktion auf einen Ausgang aus dem Inverter IV den Knoten NB auf den Pegel des zweiten Stromversorgungspotentials Vee entlädt. Ein Knoten ND ist mit einem Ausgangssignal Out aus dem In verter IV versehen.

Eine konstante Referenzspannung VCL ist an die Basis des Bipolartransistors Q6 gelegt. Der Transistor Q6 hält das Potential am Knoten NC auf einem Potential VCL-VBE. VBE be zeichnet den Basis-Emitter-Durchlaßspannungsabfall des Tran sistors Q6. Das Haltepotential VCL-VBE des Transistors Q6 ist etwa auf einen Potentialpegel von Vee+Vth festgelegt. Hier bezeichnet Vth die Schwellenspannung der Transistoren Q2 und Q4. Der Betrieb wird beschrieben werden.

Wenn das Eingangssignal In auf dem ECL-Tiefpegel ist, dann schaltet der Transistor Q3 ein und lädt den Knoten NB auf den Pegel des ersten Stromversorgungspotentials Vcc auf. Die Potentialzunahme des Knotens NB wird durch den Inverter IV invertiert und an den Ausgangsknoten ND übertragen, und ein Signal Out vom CMOS-Tiefpegel wird vorgesehen.

Zu dieser Zeit ist das Potential am Knoten NC auf dem Halte potential des Transistors Q6, wogegen die Transistoren Q4 und Q2 ausgeschaltet sind.

Wenn das Eingangssignal In auf dem ECL-Hochpegel ist, dann nimmt aufgrund der kapazitiven Kopplung des Kondensators Cs das Potential am Knoten NC über den Haltepotentialpegel hinaus zu, und die Transistoren Q2 und Q4 schalten ein. Durch den Transistor Q4 wird der Knoten NB auf den Pegel des zweiten Stromversorgungspotentials Vee entladen. Da die Gatebreite des Transistors Q2 klein gemacht ist, wird das Potential am Knoten NC mäßig entladen. Während dieses Zeit abschnitts ist der Transistor Q6 ausgeschaltet, da sein Emitterpotential zugenommen hat. Während des Zeitabschnitts des Entladens des Potentials am Knoten NC mittels des Tran sistors Q2 wird der Knoten NB durch den Transistor Q4 ent laden. Wenn das Potential am Knoten kleiner als die Ein gangslogik-Schwellenspannung des Inverters IV wird, dann nimmt der Ausgang aus dem Inverter IV auf den Hochpegel zu, wobei der Transistor Q5 einschaltet und das Potential am Knoten NB auf den Pegel des zweiten Stromversorgungspoten tials entladen wird. Folglich wird das Potential am Knoten NB mit hoher Geschwindigkeit entladen, und das kleine Po tential des Knotens NB wird durch den Inverter IV und den Transistor Q5 verriegelt. Folglich wird ein Ausgangssignal Out vom CMOS-Hochpegel erzeugt.

Wenn das Eingangssignal In vom Hochpegel auf den Tiefpegel abnimmt, dann nimmt das Potential am Knoten NC auch ab. Da zu dieser Zeit das Potential am Knoten NC durch den Transi stor Q6 gehalten wird, wird keine Unterschreitung am Knoten erzeugt, und daher können die Transistoren Q2 und Q4 mit hoher Geschwindigkeit sicher ausgeschaltet werden.

Bei dem in Fig. 6 gezeigten Aufbau ist kein Pfad vorhanden, durch welchen der Strom direkt zwischen dem Eingangsknoten NA und einem das zweite Stromversorgungspotential Vee zu führenden Knoten fließt, und daher kann der Stromverbrauch wesentlich verkleinert werden.

Fig. 7 zeigt ein drittes spezielles Beispiel der Pegelum wandlungsschaltung. Die in Fig. 7 gezeigte Pegelumwand lungsschaltung enthält zusätzlich zum Aufbau der in Fig. 6 dargestellten Pegelumwandlungsschaltung einen Kondensator Cc, der zwischen dem Eingangsknoten NA und dem Transistor Q6 vorgesehen ist, und einen Widerstand R, welcher die Referenzspannung VCL an die Basis des Transistors Q6 über trägt. Der Widerstand R ist als separater Widerstand vorge sehen, so daß die Potentialänderung an der Basis des Transi stors Q6 die die Referenzspannung VCL zuführende Schaltung nicht beeinflußt. Der Betrieb wird im folgenden beschrieben werden.

Wenn das Signal In am Eingangsknoten NA vom ECL-Tiefpegel auf den ECL-Hochpegel zunimmt, dann nimmt das Potential am Knoten NC zu, da aufgrund der kapazitiven Kopplung des Kondensators Cs die Transistoren Q2 und Q4 leitend gemacht werden und das Potential am Knoten NB abnimmt. Das ver kleinerte Potential des Knotens NB wird durch den Inverter IV und den Transistor Q5 verriegelt, und ein Hochpegel-Aus gangssignal Out wird vorgesehen. Zu dieser Zeit nimmt durch den Kondensator Cc das Basispotential des Transistors Q6 auch zu, und das Haltepotential des Transistors Q6 nimmt zu. Wenn die Kondensatoren Cs und Cc etwa denselben Kapazitäts wert aufweisen, dann ist die Potentialzunahme am Knoten NC etwa dieselbe wie die Potentialzunahme des Basispotentials des Transistors Q6, und der Transistor Q6 wird ausgeschaltet gelassen. Daher kann ein ähnlicher Betrieb wie derjenige der in Fig. 6 gezeigten Pegelumwandlungsschaltung verwirklicht werden.

Wenn das Signal In am Eingangsknoten NA vom ECL-Hochpegel auf den ECL-Tiefpegel abnimmt, dann schaltet der Transistor Q3 ein, wobei er den Knoten NB auflädt. Zu dieser Zeit nimmt das Potential am Knoten NC aufgrund der kapazitiven Kopplung des Kondensators Cs ab. Zu dieser Zeit nimmt auch das Basis potential des Transistors Q6 aufgrund der kapazitiven Kopplung des Kondensators Cc ab. Da das Basispotential des Transistors Q6 abnimmt, nimmt daher das Haltepotential ab und schaltet der Transistor Q6 aus. Das Basispotential des Transistors Q6 wird aufgrund des Widerstands R auf dem Referenzspannungspegel VCL gehalten. Daher wird eine Wirkung wie eine Unterschreitung beim Basispotential des Transistors Q6 nicht hervorgerufen. Wenn die Möglichkeit einer am Knoten NC erzeugten Unterschreitung vorhanden ist, dann schaltet der Transistor Q6 ein, wobei er eine Erzeugung der Unter schreitung sicher verhindert.

Wenn bei der Pegelumwandlungsschaltung der Fig. 7 das Ein gangssignal In auf den Tiefpegel abnimmt, dann wird das Basispotential des Transistors Q6 verkleinert, während das Potential am Knoten NC abnimmt, so daß das Haltepotential abnimmt. Daher kann die Ausgangslast des Transistors Q6 ver kleinert werden, und daher kann der Stromverbrauch verklei nert werden.

Fig. 8 zeigt einen vierten speziellen Aufbau der Pegelum wandlungsschaltung. Unter Bezugnahme auf Fig. 8 enthält die Pegelumwandlungsschaltung einen p-Kanal-MOS-Transistor QA, welcher einen Knoten NB auf den Pegel eines ersten Stromver sorgungspotentials Vcc auflädt; einen n-Kanal-MOS-Transistor QB, welcher einen Knoten NB auf den Pegel eines zweiten Stromversorgungspotentials Vee entlädt; einen Kondensator CA, welcher ein am Eingangsknoten NA angelegtes Eingangssi gnal In an das Gate des Transistors QA mittels kapazitiver Kopplung überträgt; einen Kondensator CB, welcher ein am Eingangsknoten NA angelegtes Eingangssignal In an das Gate des Transistors QB mittels kapazitiver Kopplung überträgt; und Inverter IVA und IVB, welche das Signalpotential am Knoten NB verriegeln. Der Eingangsabschnitt des Inverters IVA ist mit dem Knoten NB verbunden, und der Ausgangsab schnitt desselben ist mit dem Ausgangsknoten ND verbunden. Der Eingangsabschnitt des Inverters IVB ist mit dem Aus gangsknoten ND verbunden, und der Ausgangsabschnitt des selben ist mit dem Knoten NB verbunden.

Die Pegelumwandlungsschaltung enthält ferner einen Wider stand RA, welcher das Gate des Transistors QA auf einem vor geschriebenen Potential (Vcc-/Vthp/) hält, und einen Wider stand RB, welcher das Potential am Gate des Transistors QB auf einem vorgeschriebenen Potential (Vee+Vthn) hält. Hier bei ist Vthp und Vthn die Schwellenspannung des entsprechen den Transistors QA bzw. QB. Das an die Widerstände RA und RB gelegte Haltepotential kann durch diodenartiges Schalten eines Transistors mit derselben Schwellenspannung wie der jenigen der Transistoren QA und QB leicht erzeugt werden. Der Betrieb wird kurz beschrieben werden.

Wenn das an den Eingangsknoten NA gelegte Eingangssignal In vom ECL-Hochpegel auf den ECL-Tiefpegel abnimmt, dann nimmt das Gatepotential des Transistors QA aufgrund der kapaziti ven Kopplung des Kondensators CA ab, und der Transistor QA schaltet ein. Folglich wird der Transistor QA für einen vorgeschriebenen Zeitabschnitt eingeschaltet gelassen. Durch den Transistor QA wird der Knoten NB aufgeladen, und dessen Potential nimmt zu. Wenn das Potential am Knoten NB die Ein gangslogik-Schwellenspannung des Inverters IVA überschrei tet, dann nimmt der Ausgang des Inverters IVA ab. Der In verter IVA hat eine Verstärkungsfunktion. Daher wird die Änderung des Potentials am Knoten NB verstärkt, invertiert und zum Inverter IVB übertragen. Folglich wird das Potential am Knoten NB mittels der Inverter IVA und IVB mit hoher Ge schwindigkeit verriegelt, und es erreicht den CMOS-Hoch pegel, und das Signal Out am Ausgangsknoten ND erreicht den CMOS-Tiefpegel. Nach Ablauf eines vorgeschriebenen Zeitab schnitts kehrt das Gatepotential des Transistors QA aufgrund des Widerstands RA zum ursprünglichen Haltepotential zurück. Der Transistor QA schaltet aus.

Wenn das an den Eingangsknoten NA gelegte Eingangssignal In vom ECL-Tiefpegel auf den ECL-Hochpegel zunimmt, dann nehmen die Potentiale der Transistoren OA und QB aufgrund der kapa zitiven Kopplung der Kondensatoren CA und CB zu. Folglich nimmt das Gatepotential des Transistors QA über den Halte potentialpegel hinaus zu, und der Transistor QA schaltet aus, wogegen der Transistor QB einschaltet. Im Ergebnis wird der Knoten NB auf den Pegel des zweiten Stromversorgungs potentials mittels des Transistors QB entladen, und dessen Potential nimmt ab. Das Abnehmen des Potentials am Knoten NB wird durch die Inverter IVA und IVB verstärkt, wobei das Po tential am Knoten NB den CMOS-Tiefpegel mit hoher Geschwin digkeit erreicht und wobei das Ausgangssignal Out am Aus gangsknoten ND den CMOS-Hochpegel erreicht. Nach Ablauf eines vorgeschriebenen Zeitabschnitts kehren die Gatepoten tiale der Transistoren QA und QB zum ursprünglichen Halte potential zurück.

Bei dem Aufbau der in Fig. 8 gezeigten Pegelumwandlungs schaltung gibt es keinen Strompfad, durch welchen ein Strom direkt aus dem Eingangsknoten NA in den das zweite Stromver sorgungspotential Vee zuführenden Knoten fließt. Daher kann der Stromverbrauch wesentlich verkleinert werden. Ferner ist der Zeitabschnitt, in welchem die Transistoren QA und QB eingeschaltet sind, nur ein sehr kurzer Zeitabschnitt ab dem Beginn der Änderung des Eingangssignals In (wenn die Gate potentiale der Transistoren QA und QB durch die Widerstände RA und RB gehalten werden). Daher ist der durch die Transi storen QA und QB fließende Strom sehr klein. Wenn die In verter IVA und IVB durch CMOS-Transistoren gebildet sind, kann der Durchgangsstrom wesentlich verkleinert werden, und daher kann eine Pegelumwandlungsschaltung mit sehr kleinem Stromverbrauch realisiert werden. Da zum Bestimmen des Pegels des Eingangssignals eine Referenzspannung nicht ver wendet wird, kann die Schwellenspannung der Transistoren QA und QB auf einen beliebigen gewünschten Wert festgesetzt sein, und daher ist der Schaltungsentwurf leichter.

Fig. 9 zeigt ein fünftes spezielles Beispiel der Pegel umwandlungsschaltung. Die in Fig. 9 dargestellte Pegelum wandlungsschaltung erzeugt ein Ausgangssignal Out aus kom plementären Eingangssignalen IN und /IN.

Unter Bezugnahme auf Fig. 9 enthält die Pegelumwandlungs schaltung einen p-Kanal-MOS-Transistor MQ1, welcher an seinem Gate ein an einem Eingangsknoten NA1 angelegtes Eingangssignal IN empfängt; einen p-Kanal-MOS-Transistor MQ3, welcher an seinem Gate das an einem Eingangsknoten NA angelegte komplementäre Eingangssignal /IN empfängt; einen n-Kanal-MOS-Transistor MQ2, welcher Strom aus dem Transistor MQ1 empfängt; und einen n-Kanal-MOS-Transistor MQ4. Die Transistoren MQ2 und MQ4 bilden eine Stromspiegelschaltung, wobei der Transistor MQ1 als Stromzuführungspfad dient.

Die Pegelumwandlungsschaltung der Fig. 9 enthält ferner einen Kondensator Cs, der zwischen einem Eingangsknoten NA2 und einem internen Knoten NC (der Gateelektrode der Transi storen MQ2 und MQ4) vorgesehen ist. Ein Ausgangssignal Out ist aus einem Knoten zwischen den Transistoren MQ3 und MQ4 vorgesehen. Die Stromtreibfähigkeit der Transistoren MQ1 und MQ2 ist klein gemacht. Der Betrieb wird beschrieben werden.

Wenn ein Eingangssignal IN vom ECL-Tiefpegel auf den ECL- Hochpegel zunimmt, dann schaltet der Transistor MQ1 aus und der Transistor MQ3 ein. Das an den Eingangsknoten NA2 ge legte komplementäre Eingangssignal IN wird an die Transi storen MQ2 und MQ4 mittels der kapazitiven Kopplung des Kondensators Cs übertragen, wobei das Gatepotential der Transistoren MQ2 und MO4 mit hoher Geschwindigkeit abnimmt und die Transistoren MO2 und MQ4 ausschalten. Folglich wird der Knoten durch den Transistor MQ3 aufgeladen, so daß ein Ausgangssignal Out vom CMOS-Hochpegel vorgesehen wird.

Wenn ein Eingangssignal IN vom ECL-Hochpegel auf den ECL- Tiefpegel abnimmt, dann schaltet der Transistor MQ1 ein und der Transistor MQ3 aus. Da das Eingangssignal /IN auf einen Hochpegel zunimmt, nimmt das Potential am Knoten NC aufgrund der kapazitiven Kopplung des Kondensators Cs zu, und daher schalten die Transistoren MQ2 und MQ4 ein. Folglich wird der Ausgangsknoten NB auf den Pegel des zweiten Stromversor gungspotentials Vee durch den Transistor MQ4 entladen, und derselbe erreicht einen CMOS-Tiefpegel.

Wenn bei der Pegelumwandlungsschaltung der Fig. 9 der Tran sistor MQ1 einschaltet, dann schaltet ferner der Transistor MQ2 ein. Daher fließt ein Durchgangsstrom vom ersten Strom versorgungspotential Vcc zum zweiten Stromversorgungspoten tial Vee. Indem die Gatebreiten der Transistoren MQ1 und MQ2 ausreichend klein festgelegt werden, dann kann jedoch der Durchgangsstrom minimiert werden. In diesem Fall nimmt das Potential am Knoten NC aufgrund der kapazitiven Kopplung des Transistors Cs mit hoher Geschwindigkeit zu. Daher kann der Transistor MQ4 bei kleinem Stromverbrauch schnell schalten. Wenn die Gatebreite des Transistors MQ4 breiter als die jenige des Transistors MQ2 gemacht wird, dann kann der Aus gangsknoten NB mit hoher Geschwindigkeit entladen werden, da das Verhältnis zwischen dem durch den Transistor MQ2 fließenden Strom und dem durch den Transistor MQ4 fließenden Strom durch das Verhältnis zwischen der Gatebreite des Tran sistors MQ2 und derjenigen des Transistors MQ4 vorgesehen ist.

Fig. 10 zeigt ein sechstes spezielles Beispiel der Pegel umwandlungsschaltung. Die in Fig. 10 dargestellte Pegel umwandlungsschaltung weist ferner eine Funktion zum Aus führen einer AND-Operation zwischen Signalen IN1 und IN2 auf, welche ECL-Pegelsignale sind. Unter Bezugnahme auf Fig. 10 enthält die Pegelumwandlungsschaltung p-Kanal-MOS- Transistoren PQ1 und PQ2, welche an ihrem Gate die ent sprechenden ECL-Pegel-Eingangssignale IN1 bzw. IN2 emp fangen; und p-Kanal-MOS-Transistoren PQ3 und PQ4, welche an ihrem Gate jeweils entsprechende ECL-Pegel-Koinplementärein gangssignale /IN1 bzw. /1N2 empfangen. Die Transistoren PQ1 und PQ2 sind parallel vorgesehen, und die Transistoren PQ3 und PQ4 sind zwischen einem ein erstes Stromversorgungspo tential zuführenden Knoten und einem Ausgangsknoten NB in Reihe vorgesehen.

Die Pegelumwandlungsschaltung enthält ferner n-Kanal-MOS- Transistoren Q2 und Q4, welche eine Stromspiegelschaltung bilden, die mit den als Stromquelle dienenden Transistoren PQ1 und PQ2 und den die entsprechenden komplementären Ein gangssignale /IN1 bzw. /IN2 empfangenden Dioden D1 und D2 betrieben wird. Die Ausgangsabschnitte der Dioden D1 und D2 sind in Wired-OR-Schaltung geschaltet.

Die Pegelumwandlungsschaltung enthält ferner einen Kondensa tor Cs, der zwischen dem Ausgangsabschnitt (Knoten NE) der Dioden D1 und D2 und einem Knoten NC vorgesehen ist. Die Gatebreiten der Transistoren PQ1, PQ2 und Q2 sind klein ge macht, und die Stromtreibfähigkeit ist klein gemacht. Der Betrieb wird beschrieben werden.

Wenn wenigstens eines der Eingangssignale IN1 und IN2 auf einem ECL-Tiefpegel ist, dann schaltet wenigstens einer der Transistoren PQ1 und PQ2 ein, so daß er dem Transistor Q2 aus dem das erste Stromversorgungspotential zuführenden Knoten Strom zuführt. Da in diesem Fall wenigstens eines der komplementären Eingangssignale /IN1 und /IN2 auf einem Hoch pegel ist, nimmt das Potential am Knoten NE durch die Diode D1 und/oder die Diode 2 zu, und das Potential am Knoten NC nimmt aufgrund der kapazitiven Kopplung durch den Kondensa tor Cs zu. Folglich schaltet der Transistor Q4 mit hoher Ge schwindigkeit ein. Wenigstens einer der Transistoren PQ3 und PQ4 ist ausgeschaltet. Daher wird der Ausgangsknoten NB durch den Transistor Q4 mit hoher Geschwindigkeit entladen und ein Ausgangssignal Out vom CMOS-Tiefpegel vorgesehen.

Wenn die Eingangssignale IN1 und IN2 beide auf einem ECL- Hochpegel sind, dann schalten die Transistoren PQ1 und PQ2 beide aus und die Transistoren PQ3 und PQ4 beide ein. In diesem Fall wird das Potential am Knoten NC durch den Tran sistor Q2 entladen, und die Transistoren Q2 und Q4 schalten aus. Der Ausgangsknoten NB wird durch die Transistoren PQ3 und PQ4 aufgeladen, und ein Ausgangssignal Out vom CMOS- Hochpegel wird vorgesehen.

Bei der in Fig. 10 gezeigten Pegelumwandlungsschaltung fließt vom Signaleingangsknoten zu dem das zweite Stromver sorgungspotential Vee zuführenden Knoten kein Strom, und da her kann der Stromverbrauch wesentlich verkleinert werden.

Da die Stromtreibfähigkeit jedes der Transistoren PQ1, PQ2, Q2 klein gemacht ist, kann zu dieser Zeit der Durchgangs strom, der von dem das erste Stromversorgungspotential Vcc zuführenden Knoten zu dem das zweite Stromversorgungspo tential Vee zuführenden Knoten fließt, ausreichend klein gemacht werden.

Fig. 11 zeigt eine schematische Querschnittsstruktur des Kondensators und der Diode, welche in Fig. 10 dargestellt sind. Unter Bezugnahme auf Fig. 11 enthält der Kondensator Cs eine Elektrodenschicht 65, welche beispielsweise aus einer ersten Schicht Polysilizium auf einem Halbleiter-Bulk (Substrat oder Wanne) 60 gebildet ist, und eine Elektroden schicht 64, welche beispielsweise aus einer ersten Schicht Aluminiumzwischenverbindung auf einer Elektrode 65 mit einem dazwischen angeordneten Zwischenschicht-Isolierfilm gebildet ist. Die Elektrodenschicht 64 ist mit dem in Fig. 10 ge zeigten Knoten NE verbunden, und die Elektrodenschicht 65 ist mit dem Knoten NC verbunden.

Die Diode D1 enthält ein p-Typ-Störstellengebiet 61, welches auf der Oberfläche des Halbleiter-Bulks 60 gebildet ist, und ein n-Typ-Störstellengebiet 63, welches auf der Oberfläche des Halbleiter-Bulks 60 gebildet ist. Die Diode D2 enthält ein p-Typ-Störstellengebiet 62, welches auf der Oberfläche des Halbleiter-Bulks 60 gebildet ist, und ein n-Typ-Stör stellengebiet 63. In diesem Beispiel ist angenommen, daß die Dioden D1 und D2 auf einem n-Typ-Halbleiter-Bulk 60 gebildet sind. Die Dioden D1 und D2 können in n-Typ-Wannengebieten gebildet sein, welche an der Oberfläche des Halbleiter-Bulks 60 ausgebildet sind.

Fig. 12 ist ein planares Layout des Kondensators und der Diode, welche in Fig. 11 gezeigt sind. In Fig. 12 sind auf einer Seite eines Kondensators Cs p-Typ-Störstellengebiete 61 und 62 und ein n-Typ-Störstellengebiet 63 (nicht explizit dargestellt) gebildet. Eine Elektrodenschicht 64 ist an ihrem vorstehenden Abschnitt mit dem n-Typ-Störstellengebiet 63 durch ein Kontaktloch (durch den Knoten NE dargestellt) verbunden. Die Elektrodenschicht 65 ist an ihrem vorstehen den Abschnitt (linker Abschnitt der Fig. 12) mit dem Knoten NC verbunden. Bei dem Aufbau des in den Fig. 11 und 12 dargestellten Kondensators kann die mit dem Knoten NC ver bundene Zwischenverbindungsschicht durch die mittels der ersten Schicht der Aluminiumzwischenverbindung gebildete Elektrodenschicht 64 abgeschirmt werden. Folglich kann die mit dem Knoten NC verbundene parasitäre Kapazität ausrei chend klein gemacht werden und das Potential am Knoten NC durch die kapazitive Kopplung mit hoher Geschwindigkeit ge ändert werden.

Die Fig. 13A und 13B zeigen andere Anordnungen des Kon densators und der Dioden, bei welchen Fig. 13A ein planares Layout ist und Fig. 13B eine Querschnittsstruktur des Diodenabschnitts zeigt. Unter Bezugnahme auf die Fig. 13A und 13B sind ein Katoden von Dioden D1 und D2 bildendes n- Typ-Störstellengebiet 63 zwischen Anoden der Dioden D1 und D2 bildenden p-Typ-Störstellengebieten 61 und 62 gebildet. Das n-Typ-Störstellengebiet 63 ist mit der Elektrodenschicht 64 verbunden. Bei dieser in den Fig. 13A und 13B gezeig ten Anordnung kann ein Abstand d1 zwischen dem p-Typ-Stör stellengebieten 61 und dem n-Typ-Störstellengebiet 63 eben sogroß gemacht werden wie ein Abstand d2 zwischen dem p-Typ- Störstellengebieten 62 und dem n-Typ-Störstellengebiet 63. Folglich weisen die Dioden D1 und D2 ähnliche Betriebs charakteristiken auf.

Fig. 14 zeigt ein siebentes spezielles Beispiel der Pegel umwandlungsschaltung. Unter Bezugnahme auf Fig. 14 enthält die Pegelumwandlungsschaltung einen p-Kanal-MOS-Transistor PQ5, welcher an seinem Gate ein Eingangssignal IN1 vom ECL- Pegel empfängt, einen p-Kanal-MOS-Transistor PQ6, welcher an seinem Gate ein Eingangssignal IN2 vom ECL-Pegel empfängt, eine Diode D3, welche an ihrer Anode das Eingangssignal IN1 empfängt, und eine Diode D4, welche an ihrer Anode das Ein gangssignal IN2 empfängt. Die Transistoren PQ5 und PQ6 sind zwischen einem ein erstes Stromversorgungspotential Vcc zu führenden Knoten und einem Ausgangsknoten NE in Reihe ge schaltet. Die Katoden der Dioden D3 und D4 sind zusammen geschaltet, so daß dieselben ein Wired-OR-Logikgatter bil den.

Die Pegelumwandlungsschaltung enthält ferner einen p-Kanal- MOS-Transistor Q1, dessen Gate so geschaltet ist, daß es eine Referenzspannung Vref empfängt, dessen einer Leitungs anschluß mit einem Knoten NF (mit den Katoden der Dioden D3 und D4) verbunden ist und dessen anderer Leitungsanschluß mit dem Knoten NC verbunden ist; einen zwischen den Knoten NF und NC vorgesehenen Kondensator Cs; einen n-Kanal-MOS- Transistor Q2, dessen einer Leitungsanschluß und dessen Gate beide mit dem Knoten NC verbunden sind und dessen anderer Leitungsanschluß mit dem das zweite Stromversorgungspoten tial Vee zuführenden Knoten verbunden ist; und einen n- Kanal-MOS-Transistor Q4, dessen einer Leitungsanschluß mit dem Ausgangsknoten NB verbunden ist, dessen Gate mit dem Knoten NC verbunden ist und dessen anderer Leitungsanschluß mit dem das zweite Stromversorgungspotential Vee zuführenden Knoten verbunden ist. Die Transistoren Q2 und Q4 bilden eine Stromspiegelschaltung. Der Betrieb wird beschrieben werden.

Wenn wenigstens eines der Eingangssignale IN1 und IN2 auf einem Hochpegel ist, dann schaltet wenigstens einer der Transistoren PQ5 und PQ6 aus und wird ein Strompfad zwischen dem das erste Stromversorgungspotential Vcc zuführenden Knoten und dem Ausgangsknoten NE unterbrochen. Das Potential am Knoten NF nimmt auf einen Hochpegel zu, wenn eine der Dioden D3 und D4 leitend gemacht wird, wobei der Transistor Q1 einschaltet und dem Transistor Q2 Strom zuführt. Aufgrund der kapazitiven Kopplung des Kondensators Cs nimmt zu dieser Zeit das Potential am Knoten NC mit hoher Geschwindigkeit zu, und die Transistoren Q2 und Q4 schalten ein. Der Aus gangsknoten NE wird durch den Transistor Q4 entladen, und ein Signal Out vom CMOS-Tiefpegel wird vorgesehen.

Wenn die Eingangssignale IN1 und IN2 beide einen Tiefpegel erreichen, dann schalten die Transistoren PQ5 und PQ6 ein, wobei unterdessen die Dioden D3 und D4 die Eingangssignale IN1 und IN2 an den Knoten NF durch Pegelverschiebung über tragen, so daß der Transistor Q1 ausschaltet, und in Reak tion darauf schalten die Transistoren Q2 und Q4 aus. Folg lich wird ein Signal Out vom CMOS-Hochpegel aus dem Aus gangsknoten ND durch die Transistoren PQ5 und PQ6 vorge sehen.

Bei der in Fig. 14 gezeigten Pegelumwandlungsschaltung ist der Potentialpegel am Knoten NF derselbe, wenn (a) die Ein gangssignale IN1 und IN2 beide auf einem Hochpegel sind und wenn (b) eines der Eingangssignale IN1 und IN2 auf einem Hochpegel ist. Daher liefert der Transistor Q1 in den Fällen (a) und (b) denselben Strom, und daher kann der Transistor Q4 in den Fällen (a) und (b) mit derselben Geschwindigkeit eingeschaltet werden. Folglich kann die Erzeugung einer Asymmetrie des Ausgangssignals in Abhängigkeit von einer Kom bination von Logikzuständen der Eingangssignale verhindert werden.

Aufgrund des Kondensators Cs kann der Transistor Q4 mit hoher Geschwindigkeit geschaltet werden.

Fig. 15 zeigt ein achtes spezielles Beispiel der Pegelum wandlungsschaltung. Die in Fig. 15 gezeigte Pegelumwand lungsschaltung weist denselben Aufbau wie die in Fig. 14 gezeigte Pegelumwandlungsschaltung auf, abgesehen davon, daß der Kondensator Cs nicht vorgesehen ist. Bei der in Fig. 15 gezeigten Pegelumwandlungsschaltung ist eine Wired-OR-Logik durch Dioden D3 und D4 realisiert. Daher kann unabhängig von einer Kombination logischer Zustände von Eingangssignalen IN1 und IN2 der durch einen Transistor Q1 fließende Strom konstant gemacht werden, und die Schaltgeschwindigkeit eines Transistors Q4 kann unabhängig von der logischen Kombination der Eingangssignale IN1 und IN2 konstant gemacht werden. Folglich kann die Erzeugung einer Asymmetrie des Ausgangssi gnals Out verhindert werden. Die Stromtreibfähigkeit des Transistors Q1 der in Fig. 15 gezeigten Pegelumwandlungs schaltung ist größer als diejenige des Transistors Q1 der in Fig. 14 gezeigten Pegelumwandlungsschaltung gemacht. Das realisiert einen Schaltbetrieb des Transistors Q4 mit höherer Geschwindigkeit. Obwohl der Stromverbrauch gering fügig vergrößert wird, kann die Erzeugung einer Asymmetrie des Ausgangssignals Out sicher verhindert werden.

Der Aufbau der in den Fig. 14 und 15 dargestellten Pegel umwandlungsschaltung ist ferner bei einer Pegelumwandlungs schaltung mit einer Funktion zur logischen Verarbeitung von komplementären Eingangssignalen verwendbar. Beispielsweise kann eine Pegelumwandlungsschaltung, bei welcher die Erzeu gung einer Asymmetrie verhindert werden kann und welche eine Funktion zur logischen Verarbeitung von komplementären Ein gangssignalen aufweist, realisiert werden durch Ersetzen der Transistoren PQ1 und PQ2 der in Fig. 10 gezeigten Pegelum wandlungsschaltung durch Dioden in Wired-OR-Schaltung und durch Anlegen der Ausgänge aus den Dioden an einen Transi stor Q1, der die Referenzspannung empfängt.

Die Schaltung zum Erzeugen einer Referenzspannung für die Pegelumwandlungsschaltung

Fig. 16 zeigt ein spezielles Beispiel einer Schaltung zum Erzeugen einer Referenzspannung für die Pegelumwandlungs schaltung. Unter Bezugnahme auf Fig. 16 weist eine Pegel umwandlungsschaltung 65 den gleichen Aufbau wie die in Fig. 2 gezeigte Pegelumwandlungsschaltung auf. Eine Referenzspan nungs-Erzeugungsschaltung 70 enthält einen p-Kanal-MOS-Tran sistor MP1, der entsprechend einem Transistor Q1 vorgesehen ist, und einen p-Kanal-MOS-Transistor MP2, der entsprechend einem Transistor Q2 vorgesehen ist. Die Transistoren MP1 und MP2 haben eine ähnliche Größe (ein ähnliches Größenverhält nis) wie die entsprechenden Transistoren Q1 bzw. Q2 und liefern dieselben Ströme I1 und I3 (oder Ströme mit dem selben Stromverhältnis), wie sie die entsprechenden Transi storen Q1 bzw. Q2 liefern.

Der Transistor MP1 empfängt an seinem Gate eine Referenz spannung Vref und an seinem einen Leitungsanschluß ein Hoch pegelpotential eines Eingangssignals In, das an die Pegelum wandlungsschaltung 65 gelegt ist. Der Transistor MP2 emp fängt an seinem Gate ein Tiefpegelpotential des Eingangs signals In. Im allgemeinen ist das Hochpegelpotential VH um etwa 0,8 V kleiner als das Stromversorgungspotential Vcc, und das Tiefpegelpotential VL ist so festgelegt, daß es um 1,2 V kleiner als jenes ist (das heißt Vcc-2,0 V). Diese Potentiale sind ebensogroß wie das Potential des Eingangs signals IN, welches an die Pegelumwandlungsschaltung 65 als ein Ausgang aus einem Emitterfolger angelegt ist.

Die Referenzspannungs-Erzeugungsschaltung 70 enthält ferner einen Widerstand R1 zum Umwandeln des vom Transistor MP1 ge lieferten Stroms I1 in ein Spannungssignal, einen Widerstand R2 zum Umwandeln des vom Transistor MP2 gelieferten Stroms I3 in eine Spannung, und eine Differenzverstärkungsschaltung OP, welche an ihrem positiven Eingang die durch den Wider stand R1 erzeugte Spannung empfängt und welche an ihrem ne gativen Eingang die durch den Widerstand R2 erzeugte Span nung empfängt. Die Referenzspannung Vref wird durch die Differenzverstärkungsschaltung OP erzeugt. Die Referenzspan nung Vref aus der Differenzverstärkungsschaltung OP ist an das Gate des Transistors Q1 der Pegelumwandlungsschaltung 65 und an das Gate des Transistors MP1 gelegt. Der Betrieb wird beschrieben werden.

Zunächst wird der Betrag des in der Pegelumwandlungsschal tung fließenden Stroms unter Bezugnahme auf Fig. 17 be schrieben werden.

Wenn das Eingangssignal auf einem Hochpegel ist, dann schal tet der Transistor Q2 aus, und die Transistoren Q1, Q3 und Q4 schalten ein. Zur Vereinfachung der Beschreibung wird der Kondensator Cs nicht berücksichtigt. In diesem Zustand fließt der Strom I1 durch den Transistor Q1, wie es in Fig. 17A dargestellt ist. Der aus dem Ausgangsknoten durch den Transistor Q4 zum zweiten Stromversorgungspotential Vee fließende Strom I2 ist der Spiegelstrom des Stroms I1, wel cher durch ein Verhältnis der β der Transistoren Q3 und Q4 bestimmt ist. Hier ist β gegeben durch µn·Cox·W/L, wobei µn die Mobilität der Elektronen bezeichnet, Cox bezeichnet die Kapazität infolge des Gateoxidfilms, W bezeichnet die Gate breite und L die Gatelänge. Insbesondere sind die Ströme I2 und I1 festgelegt als

I2 = I1 · β (Q4) / β (Q3)

wobei β (Q3) und β (Q4) den Wert von β der entsprechenden Transistoren Q3 bzw. Q4 bezeichnet.

Wenn das an die Pegelumwandlungsschaltung gelegte Eingangs signal auf einem Tiefpegel (tief) ist, dann wird der Aus gangsknoten durch den Transistor Q2 aufgeladen, wie es in Fig. 17B gezeigt ist. Der Strom I3 ist gegeben durch

I3 = β [(Vg - Vt) Vd - Vd² / 2]

wobei Vg die Gate-Source-Spannung des Transistors Q2 be zeichnet, Vt bezeichnet den Absolutwert der Schwellenspan nung des Transistors Q2 in einem Nichtsättigungsgebiet, und Vd bezeichnet die Potentialdifferenz zwischen dem ersten Stromversorgungspotential Vcc und dem Ausgangsknoten.

In einem Sättigungsgebiet fließt der folgende Strom:

I3 = β (Vg - Vt)² / 2.

Der durch den Transistor Q1 fließende Strom I1 ändert sich in einer ähnlichen Weise wie der Strom I3, wenn die Gatepo tentiale der Transistoren Q3 und Q4 zunehmen. Insbesondere wird der durch den Transistor Q1 fließende Strom I1 auch durch das β des Transistors Q1, die Schwellenspannung, den Potentialpegel des Eingangssignals und die an das Gate ge legte Referenzspannung Vref bestimmt. Es ist erwünscht, daß die Anstiegszeit und die Abfall zeit des Potentials am Aus gangsknoten dieselbe ist. Zu diesem Zweck ist die Referenz spannung Vref so festgelegt, daß sie die Ströme I2 und I3 gleich macht. Wenn der Transistor Q4 einschaltet, dann ist aufgrund einer Widerstandskomponente und einer Kapazitäts komponente der Transistoren Q1 und Q3 die Zunahme seines Gatepotentials tatsächlich langsamer als die Zunahme des Gatepotentials des Transistors Q2. Daher wird die Referenz spannung Vref derart festgelegt, daß der Strom I2 gering fügig größer als der Strom I3 ist.

Die in Fig. 16 gezeigte Referenzspannungs-Erzeugungsschal tung 70 stellt Vref derart ein, daß das Verhältnis zwischen den Lade-/Entladeströmen I3 und I2 am Ausgangsknoten der Pegelumwandlungsschaltung 65 konstant gehalten wird. Der Betrieb der Referenzspannungs-Erzeugungsschaltung 70 wird wieder unter Bezugnahme auf Fig. 16 beschrieben werden.

Die Transistoren MP1 und MP2 haben dasselbe β wie die entsprechenden Transistoren Q1 bzw. Q2 der Pegelumwandlungs schaltung 65. Daher fließt der Strom I1 durch den Transistor MP1, und der durch den Transistor MP2 fließende Strom ist durch I3 gegeben. An den positiven Eingang der Differenzver stärkungsschaltung OP wird eine Spannung V (R1) = I1 3. R1 + Vee gelegt, welche durch den Strom 11 und den Widerstands wert des Widerstands R1 bestimmt wird, und an den negativen Eingang wird eine Spannung I3 R2 + Vee = V (R2) gelegt, welche durch den Strom I3 und den Widerstandswert des Wider stands R2 bestimmt wird.

Wenn V (R1) < V (R2) ist, dann nimmt die aus der Differenz verstärkungsschaltung OP ausgegebene Referenzspannung Vref zu und das Gatepotential des Transistors MP1 zu. Folglich wird der Leitwert des Transistors MP1 kleiner, wobei der Strom I1 kleiner und die Spannung V (R1) kleiner wird.

Wenn im Unterschied dazu V (R1) < V (R2) ist, dann nimmt die aus der Differenzverstärkungsschaltung OP ausgegebene Referenzspannung Vref ab, wobei der Leitwert des Transistors MP1 zunimmt und der Strom I1 zunimmt. Folglich nimmt die Spannung V (R1) zu. Daher stellt die Referenzspannung Vref aus der Differenzverstärkungsschaltung OP das Gatepotential des Transistors MP1 so ein, daß V (R1) = V (R2) festgesetzt wird. Die durch die Transistoren MP1 und MP2 fließenden Ströme I1 und I3 sind ebensogroß wie die durch die Transi storen Q1 und Q2 in der Pegelumwandlungsschaltung 65 flie ßenden Ströme. Daher sollten gemäß den folgenden drei Glei chungen,

I1 · R1 = I3 · R2
I2 = I1 · β (Q4) / β (Q3)
I2 = I3,

die Widerstandswerte der Widerstände R1 und R2 so festgelegt werden, daß

R1 / R2 = β (Q4) / β (Q3)

erfüllt ist.

Wenn der Kondensator Cs nicht vorgesehen ist, dann wird der Strom I2 tatsächlich geringfügig größer als der Strom I3 festgelegt, und daher sind die Widerstandswerte der Wider stände R1 und R2 derart festgesetzt, daß sie die folgende Beziehung erfüllen:

R1 / R2 ≧ β (Q4) / β (Q3).

Wenn der Kondensator Cs zum Hochgeschwindigkeitsbetrieb vor gesehen ist, dann kann der durch den Transistor Q4 fließende Strom ausreichend groß festgesetzt werden. In diesem Fall kann daher die Anstiegszeit und die Abfallzeit des Ausgangs signals Out gleich gemacht werden, selbst wenn die folgende Beziehung erfüllt ist:

R1 / R2 < β (Q4) / β (Q3).

Die Referenzspannung Vref ist nämlich derart festgelegt, daß der Strom I2 im Sinne eines Gleichstroms kleiner als der Strom I3 ist.

In jedem Fall wird die Referenzspannung Vref derart ge steuert, daß das Verhältnis zwischen den Strömen I2 und I3 konstant gehalten wird. Selbst wenn sich die Temperatur charakteristik des Transistors in der Pegelumwandlungsschal tung 65 von der Temperaturcharakteristik der Referenzspan nungs-Erzeugungsschaltung 70 unterscheidet, kann folglich die Referenzspannung Vref aus der Referenzspannungs-Erzeu gungsschaltung 70 die Ausgangsinformations-Quellenströme I2 und I3 genau auf die festgelegten Werte einstellen, wodurch eine stabil arbeitende Pegelumwandlungsschaltung vorgesehen werden kann.

Die Transistoren MP1 und MP2 sind mittels desselben Pro zesses gebildet, das heißt durch dieselben Maskenschritte wie die Transistoren Q1 und Q2. Wenn die Pegelumwandlungs schaltung 65 und die Referenzspannungs-Erzeugungsschaltung 70 eng beieinander vorgesehen sind, dann können die Transi stören MP1 und MP2 mit denselben Parametern wie die Transi storen Q1 und Q2 hergestellt werden, selbst wenn die Transi storparameter aus irgendeinem Grund während der Herstellung, wie beispielsweise aufgrund einer Ungenauigkeit bei der Mas kenausrichtung, schwanken.

Fig. 18 zeigt ein Beispiel eines speziellen Aufbaus der in Fig. 16 dargestellten Referenzspannungs-Erzeugungsschal tung. Unter Bezugnahme auf Fig. 18 enthält eine Referenz spannungs-Erzeugungsschaltung 70 eine Hochspannungs-Erzeu gungsschaltung 72 zum Erzeugen einer Hochpegelspannung VH, eine Niederspannungs-Erzeugungsschaltung 74 zum Erzeugen einer Tiefpegelspannung VL, eine Differenzverstärkungsstufe 76 und eine Ausgangsstufe 77. Die Differenzverstärkungsstufe 76 und die Ausgangsstufe 77 bilden eine Differenzverstär kungsschaltung OP.

Die Hochspannungs-Erzeugungsschaltung 72 enthält einen npn- Bipolartransistor 102, dessen Kollektor so geschaltet ist, daß er ein erstes Stromversorgungspotential Vcc empfängt, dessen Basis so geschaltet ist, daß sie das erste Stromver sorgungspotential Vcc durch einen Widerstand 101 empfängt, und dessen Emitter eine Hochspannung VH erzeugt, und einen n-Kanal-MOS-Transistor 103, welcher zwischen dem Transistor 102 und einem ein zweites Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist, wobei er an seinem Gate eine Referenzspannung VCS empfängt und als Konstantstrom quelle betrieben wird. In der Hochspannungs-Erzeugungsschal tung 72 wird der Transistor 103 als Konstantstromquelle be trieben, und der Bipolartransistor 102 wird in der Art und Weise eines Emitterfolgers betrieben. Das erste Stromversor gungspotential Vcc ist durch den Widerstand 101 an die Basis des Bipolartransistors 102 gelegt, und die Hochpegelspannung VH ist Vcc-VBE.

Die Niederspannungs-Erzeugungsschaltung 74 enthält einen npn-Bipolartransistor 105, dessen Kollektor mit dem das erste Stromversorgungspotential Vcc zuführenden Knoten ver bunden ist, dessen Basis durch einen Widerstand 104 mit dem das erste Stromversorgungspotential Vcc zuführenden Knoten verbunden ist und dessen Emitter eine Tiefpegelspannung VL erzeugt, einen n-Kanal-MOS-Transistor 106, welcher zwischen dem Emitter des Bipolartransistors 105 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist und welcher an seinem Gate die Referenzspannung Vcs emp fängt, und einen n-Kanal-MOS-Transistor 107, welcher in Reihe mit dem Widerstand 104 zwischen dem Widerstand 104 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten geschaltet ist und welcher an seinem Gate die Refe renzspannung Vcs empfängt. Die Transistoren 106 und 107 dienen als Konstantstromquelle. In diesem Fall wird aufgrund des durch den Widerstand 104 fließenden Stroms das Basis potential des Transistors 105 kleiner als das erste Strom versorgungspotential Vcc. Wenn der aus dem Konstantstrom quellen-Transistor 107 vorgesehene Strom mit I bezeichnet und der Widerstandswert des Widerstands 104 mit R(104) be zeichnet wird, dann kann die Tiefpegelspannung VL darge stellt werden als: VL=Vcc-I·R(104)-VBE. Im allgemeinen ist ein Spannungsabfall von etwa 1,2 V über dem Widerstand 104 vorgesehen. Der Basis-Emitter-Durchlaßspannungsabfall VBE des Bipolartransistors ist etwa 0,8 V.

Ein die Hochpegelspannung VH empfangender Transistor MP1 empfängt an seinem Gate die Referenzspannung Vref und legt eine Ausgangsspannung an einen Eingang der Differenzverstär kerstufe 76. Ein Ausgang aus dem Transistor MP1 ist an einem n-Kanal-MOS-Transistor R1 vorgesehen, welcher durch einen npn-Bipolartransistor 110, dessen Kollektor und dessen Basis zusammengeschaltet sind, als Widerstand geschaltet ist. Die Basis und der Kollektor des Bipolartransistors 110 sind mit einem Eingang der Differenzverstärkungsstufe 76 verbunden. Der Bipolartransistors 110 ist dazu vorgesehen, den Arbeits punkt der Differenzverstärkungsstufe 76 durch Pegelverschie bung des Eingangspotentials der Differenzverstärkungsstufe 76 auf einem optimalen Punkt festzulegen.

Ein Transistor MP2 führt einem n-Kanal-MOS-Transistor R2 Strom zu, wobei jener durch einen npn-Bipolartransistor 111, dessen Basis und dessen Kollektor zusammengeschaltet sind, als Widerstand geschaltet ist. Der Transistor 111 ist ferner dazu vorgesehen, den Arbeitspunkt der Differenzverstärkungs stufe 76 auf einen optimalen Punkt festzulegen, und er sieht dieselbe Größe der Potentialpegelverschiebung vor wie der Transistor 110. Ein Ausgang aus dem Transistor MP2, das heißt die Basis und der Kollektor des Bipolartransistors 111, sind mit dem anderen Eingang der Differenzverstärkungs stufe 76 verbunden. Wenn die Widerstände R1 und R2 als MOS- Transistoren in Widerstandsschaltung strukturiert sind, dann können die Widerstände mit demselben β-Verhältnis wie die die Stromspiegelschaltung der Pegelumwandlungsschaltung bil denden Transistoren Q3 und Q4 genau vorgesehen werden.

Die Differenzverstärkungsstufe 76 enthält einen n-Kanal-MOS- Transistor 113, dessen Gate mit der Basis des Bipolartransi stors 110 verbunden ist und welcher einen Eingangsabschnitt der Stufe 76 bildet, einen n-Kanal-MOS-Transistor 114, des sen Gate mit der Basis des Bipolartransistors 111 verbunden ist und welcher den anderen Eingang der Stufe 76 bildet, einen n-Kanal-MOS-Transistor 112, welcher an seinem Gate die Referenzspannung Vcs empfängt und welcher als Konstantstrom quelle für die Transistoren 113 und 114 dient, und p-Kanal- MOS-Transistoren 115 und 116, welche den Transistoren 113 und 114 vom ersten Stromversorgungspotential Vcc Strom zu führen. Die Transistoren 113 und 114 bilden eine Stromspie gelschaltung. Der Transistor 115 ist als Widerstand geschal tet. Die Differenzverstärkungsstufe 76 enthält ferner einen Kondensator 118, der zwischen dem Gate des Transistors 114 und einem Ausgangsknoten NG vorgesehen ist, und einen Kon densator 117, der zwischen dem Ausgangsknoten NG und einem Leitungsanschluß des Transistors 113 vorgesehen ist. Der Kondensator 118 ist zum Stabilisieren des Ausgangssignals vorgesehen. Der Kondensator 117 ist zum Rückkoppeln des Potentials am Ausgangsknoten am Knoten NG an das jeweilige Gate der Transistoren 116 und 115 vorgesehen. Durch das Vor sehen der Kondensatoren 117 und 118 kann eine plötzliche Änderung des Potentials am Ausgangsknoten NG verhindert wer den.

Wenn insbesondere das Potential am Ausgangsknoten NG plötz lich zunimmt, dann nimmt aufgrund des Kondensators 114 das Gatepotential des Transistors 114 zu, so daß das Potential am Ausgangsknoten NG abnimmt. Die plötzliche Zunahme des Potentials am Ausgangsknoten NG wird durch den Kondensator 117 an das Gate der Transistoren 115 und 116 übertragen, was den Wert des durch den Transistor 116 fließenden Stroms kleiner macht. Selbst wenn der Transistor 113 plötzlich ein-/ausschaltet, kann eine plötzliche Änderung des Poten tials am Ausgangsknoten NG mittels der Kondensatoren 117 und 118 verhindert werden. Daher wird die Referenzspannung durch Differenzverstärken der durch die Widerstände R1 und R2 er zeugten Spannung, beispielsweise ohne den Einfluß eines Rauschens, stabil erzeugt.

Die Ausgangsstufe 77 enthält einen npn-Bipolartransistor 120, welcher an seiner Basis die Spannung aus dem Ausgangs knoten NG der Differenzverstärkungsstufe 76 empfängt, einen n-Kanal-MOS-Transistor 121, welcher zwischen dem Emitter des Bipolartransistors 120 und dem das zweite Stromversorgungs potential Vee zuführenden Knoten vorgesehen ist und welcher an seinem Gate die Referenzspannung Vcs empfängt, einen npn- Bipolartransistor 122, welcher an seiner Basis die Spannung aus dem Ausgangsknoten NG der Differenzverstärkungsstufe empfängt, und einen n-Kanal-MOS-Transistor 126, welcher zwischen dem Emitter des npn-Bipolartransistors 122 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist und welcher an seinem Gate die Referenzspan nung Vcs empfängt.

Die Transistoren 121 und 126 werden als Konstantstromquelle betrieben, und die Bipolartransistoren 120 und 122 werden in einer Emitterfolger-Art so betrieben, daß sie die Referenz spannung Vref erzeugen. Die aus dem Emitter des Bipolartran sistors 120 erzeugte Referenzspannung Vref ist an das Gate des Transistors MP1 gelegt.

Die Ausgangsstufe 77 enthält ferner einen p-Kanal-MOS-Tran sistor 123, welcher als Widerstand geschaltet ist, einen npn-Bipolartransistor 124, welcher an seiner Basis den Aus gang aus dem Transistor 123 empfängt, und einen Widerstand 125, der zwischen dem Emitter des Transistors 124 und dem Emitter des Transistors 122 geschaltet ist. Der Transistor 123, der Bipolartransistor 124 und der Widerstand 125 bilden eine Halteschaltung, welche ein übermäßiges Abnehmen des Po tentials der Referenzspannung Vref verhindert, und ein Hal tepotential wird im allgemeinen in der folgenden Art und Weise vorgesehen.

In den als Diode geschalteten MOS-Transistor 123 fließt der Basisstrom des Bipolartransistors 124, welcher Strom das 1/hfe-fache des durch die Konstantstromquelle 126 fließenden Stroms ist. Eine Spannung Vcc/Vthp/, bei welcher der MOS- Transistor 123 beinahe einschaltet, ist vorgesehen und an die Basis des Transistors 124 gelegt. Der Bipolartransistor 124 wird in einer Emitterfolger-Art betrieben und stellt an seinem Emitter ein Potential Vcc-/Vthp/-VBE bereit. Ein Spannungsabfall V(R125) wird erzeugt, der durch den Wider standswert des Widerstands 125 und den Wert des Stroms in der Konstantstromquelle bestimmt ist, und die Referenzspan nung Vref wird festgehalten, derart daß sie auf einem Wert gehalten wird, der größer als Vcc-/Vthp/-VBE-V(R125) ist.

Fig. 19 zeigt einen anderen Aufbau der Referenzspannungs- Erzeugungsschaltung für die Pegelumwandlungsschaltung. Die in Fig. 19 gezeigte Referenzspannungs-Erzeugungsschaltung enthält Transistoren DQ1 bis DQ4, welche entsprechend den jeweiligen Transistorelementen Q1 bis Q4 der in Fig. 16 dargestellten Pegelumwandlungsschaltung vorgesehen sind. Das Gate und ein Leitungsanschluß des Transistors DQ1 sind ver bunden, und der Transistor DQ1 funktioniert als Widerstand. Der Transistor DQ1 empfängt an seinem anderen Leitungsan schluß eine Hochpegelspannung VH. Der Transistor DQ3 ist in Reihe mit dem Transistor DQ1 vorgesehen. Das Gate des Tran sistors DQ3 ist mit dem Gate des Transistors DQ4 verbunden. Das Gate und ein Leitungsanschluß des Transistors DQ4 sind miteinander verbunden.

Der Transistor DQ2, der an seinem Gate eine Tiefpegelspan nung VL empfängt, führt dem Transistor DQ4 einen Strom aus dem ein erstes Versorgungspotential zuführenden Knoten zu. Daher ist der durch den Transistor DQ2 fließende Strom I3 ebensogroß wie der durch den Transistor DQ4 fließende Strom I2. Wenn das β der Transistoren DQ1 bis DQ4 ebensogroß wie das β der entsprechenden Transistoren Q1 bis Q4 der Pegel umwandlungsschaltung gemacht wird, dann wird eine Referenz spannung Vref erzeugt, welche die Ströme I3 und I2 in der Pegelumwandlungsschaltung einander gleich macht.

Um die aus der Referenzspannungs-Erzeugungsschaltung ausge gebene Referenzspannung Vref zu stabilisieren, ist es vor zuziehen, die Ausgangsimpedanz kleiner zu machen. Zu diesem Zweck wird die Größe der Transistoren DQ2 und DQ4 ver kleinert, wogegen die Größe der Transistoren DQ1 und DQ3 vergrößert wird, so daß der Wert von β dieser Transistoren vergrößert wird. Insbesondere sind die Werte so festgesetzt, daß gilt:

β (DQ2) / β (DQ4) = β (Q2) / β (Q4) und
β (DQ1) / β (DQ3) = β (Q1) / β (Q3).

Dies gestattet eine stabile Erzeugung der Referenzspannung Vref zur Pegelumwandlung. Wenn die Transistoren DQ1 bis DQ4 zum Erzeugen der Referenzspannung durch denselben Herstel lungsprozeß wie die die Pegelumwandlungsschaltung bildenden Transistoren Q1 bis Q4 gebildet werden, dann würde eine Schwankung von Herstellungsparametern der Transistoren für die Pegelumwandlungsschaltung und diejenige der Transistoren zum Erzeugen der Referenzspannung dieselbe sein, und daher kann eine Referenzspannung Vref erzeugt werden, welche eine gewünschte Pegelumwandlungsfunktion realisiert, selbst wenn die Herstellungsparameter schwanken.

Fig. 20 zeigt einen anderen Aufbau der Referenzspannungs- Erzeugungsschaltung zur Pegelumwandlung. Bei der in Fig. 20 gezeigten Referenzspannungs-Erzeugungsschaltung empfängt ein Leitungsanschluß eines Transistors DQ1 eine erste Stromver sorgungsspannung Vcc anstelle der Hochpegelspannung VH. Wie in Fig. 18 zu erkennen ist, ist die Hochpegelspannung VH gleich Vcc-VBE. Das Gate und der andere Leitungsanschluß des Transistors DQ1 sind mit der Basis eines npn-Bipolartransi stors BP1 verbunden. Der Kollektor des Bipolartransistors BP1 ist mit einem das erste Stromversorgungspotential Vcc zuführenden Knoten verbunden, und der Emitter desselben ist mit einem Leitungsanschluß eines n-Kanal-MOS-Transistors MN1 verbunden. Das Gate des Transistors MN1 ist mit dem Gate der Transistoren DQ3 und DQ4 verbunden, und der andere Leitungs anschluß desselben ist mit einem das zweite Stromversor gungspotential Vee zuführenden Knoten verbunden. Der Transi stor MN1 wird mit dem Transistor DQ4 in einer Stromspiegel- Art betrieben.

Bei dem in Fig. 20 gezeigten Aufbau wird der Bipolartransi stor BP1 in einer Emitterfolger-Art betrieben, und er er zeugt eine Referenzspannung Vref. Die vom Transistor DQ1 ausgegebene Spannung ist um VBE (=Vcc-VH) größer als die jenige, die durch den in Fig. 19 dargestellten Aufbau vor gesehen ist. Daher ist die durch den Emitterfolgertransistor BP1 erzeugte Referenzspannung Vref dieselbe wie die Refe renzspannung Vref, welche durch die in Fig. 19 gezeigte Referenzspannungs-Erzeugungsschaltung erzeugt wird. Da ein Bipolartransistor in der Ausgangsstufe verwendet wird und der Bipolartransistor in einer Emitterfolger-Art betrieben wird, kann die Ausgangsimpedanz der Referenzspannungs-Erzeu gungsschaltung verkleinert und die Referenzspannung Vref stabil erzeugt werden.

Die Referenzspannungs-Erzeugungsschaltung

In einer Bi-CMOS-Schaltung wird eine Mehrzahl von verschie denen Referenzpotentialen verwendet. Eine Eingangsschaltung und eine Logikgatterschaltung, welche eine periphere Schal tungseinrichtung bilden, enthalten als Grundbestandteil eine Stromschaltschaltung, welche ein Differenztransistorpaar enthält. Die Logikschwellenspannung der Logikgatterschaltung ist durch ein Referenzpotential festgesetzt, welches der Basis (oder dem Gate) von einem Transistor des Differenz transistorpaares zugeführt wird. In der Eingangsschaltung ist ein Konstantstromquellen-Element so geschaltet, daß es den Differenztransistoren einen Betriebsstrom zuführt. Ein Referenzpotential wird zum Steuern des Konstantstromquellen- Transistors verwendet. Ein Referenzpotential wird ferner im ECL-CMOS-Pegelumwandlungsabschnitt verwendet. Die Schal tungsstrukturen zum Erzeugen dieser Referenzpotentiale wer den beschrieben werden.

Fig. 21 zeigt den Aufbau einer Referenzspannungs-Erzeu gungsschaltung gemäß der vorliegenden Erfindung. Unter Be zugnahme auf Fig. 21 enthält die Referenzspannungs-Erzeu gungsschaltung einen Konstantspannungs-Erzeugungsabschnitt 80 zum Erzeugen konstanter Referenzspannungen Vcs und Vref1 und einen Konstantspannungs-Erzeugungsabschnitt 82 zum Er zeugen einer Referenzspannung Vcs1 gemäß der konstanten Spannung Vcs aus dem Konstantspannungs-Erzeugungsabschnitt 80. Der Konstantspannungs-Erzeugungsabschnitt 80 enthält einen Widerstand RR1, dessen eines Ende mit einem ein erstes Stromversorgungspotential Vcc zuführenden Knoten verbunden ist; einen npn-Bipolartransistor RQ1, dessen Kollektor mit dem anderen Ende des Widerstands RR1 verbunden ist, dessen Emitter mit einem ein zweites Stromversorgungspotential Vee zuführenden Knoten verbunden ist und dessen Basis durch einen Widerstand RR2 mit dem zweiten Stromversorgungspoten tial Vee verbunden ist; einen npn-Bipolartransistor RQ2, dessen Kollektor so geschaltet ist, daß er durch einen Widerstand RR20 das erste Stromversorgungspotential Vcc emp fängt, dessen Basis mit dem anderen Ende des Widerstands RR1 verbunden ist und dessen Emitter mit einem Ende eines Wider stands RR4 verbunden ist; einen npn-Bipolartransistor RQ3, dessen Kollektor mit dem anderen Ende des Widerstands RR4 verbunden ist, dessen Emitter so geschaltet ist, daß er durch einen Widerstand RR5 das zweite Stromversorgungspoten tial Vee empfängt, und dessen Basis mit einem Ende eines Widerstands RR7 verbunden ist; einen npn-Bipolartransistor RQ4, dessen Kollektor so geschaltet ist, daß er das erste Stromversorgungspotential Vcc empfängt, dessen Basis mit dem anderen Ende des Widerstands RR1 verbunden ist und dessen Emitter mit einem Ausgangsknoten ND1 und einem Ende eines Widerstands RR6 verbunden ist; und einen npn-Bipolartran sistor RQ5, dessen Kollektor und dessen Basis beide mit dem anderen Ende des Widerstands RR6 und dem anderen Ende des Widerstands RR7 verbunden sind und dessen Emitter so ge schaltet ist, daß er das zweite Stromversorgungspotential Vee empfängt. Die Referenzspannung Vcs wird am Emitter des Bipolartransistors RQ4 erzeugt.

Der Konstantspannungs-Erzeugungsabschnitt 80 enthält ferner einen p-Kanal-MOS-Transistor MP4, dessen einer Leitungsan schluß so geschaltet ist, daß er das erste Stromversorgungs potential Vcc empfängt, dessen Gate so geschaltet ist, daß es das zweite Stromversorgungspotential Vee empfängt, und dessen anderer Leitungsanschluß mit einem Ende eines Wider stands RR21 verbunden ist; einen npn-Bipolartransistor RQ10, dessen Kollektor so geschaltet ist, daß er das erste Strom versorgungspotential Vcc empfängt, dessen Basis mit dem anderen Ende des Widerstands RR21 und dem Kollektor des Transistors RQ2 verbunden ist und dessen Emitter mit einem zweiten Ausgangsknoten verbunden ist; einen npn-Bipolartran sistor RQ11, dessen Kollektor mit dem Emitter des Transi stors RQ10 verbunden ist, dessen Basis mit dem Emitter des Transistors RQ4 verbunden ist und dessen Emitter mit einem Ende eines Widerstands RR22 verbunden ist; und den Wider stand RR22, welcher zwischen dem Emitter des Transistors RQ11 und dem das zweite Stromversorgungspotential Vee zu führenden Knoten vorgesehen ist. Das andere Ende des Wider stands RR21 ist ferner mit dem anderen Ende des Widerstands RR20 verbunden. Die Referenzspannung Vref1 wird am Emitter des Transistors RQ10 erzeugt. Dieser Konstantspannungs-Er zeugungsabschnitt 80 wird als Bandlücken-Referenzschaltung bezeichnet.

Der Referenzspannungs-Erzeugungsabschnitt 82 enthält einen npn-Bipolartransistor RQ6, welcher an seiner Basis die Konstantspannung Vcs aus dem Konstantspannungs-Erzeugungs abschnitt 80 empfängt; einen Widerstand RR10, welcher zwischen dem Emitter des Bipolartransistors RQ6 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vor gesehen ist; einen p-Kanal-MOS-Transistor RP2, welcher zwi schen dem Kollektor des Bipolartransistors RQ6 und dem das erste Stromversorgungspotential Vcc zuführenden Knoten vor gesehen ist; einen p-Kanal-MOS-Transistor RP1, welcher mit dem Transistor RP2 in Emitterfolger-Art geschaltet ist; und einen n-Kanal-MOS-Transistor RN1, welcher als Widerstand ge schaltet ist und zwischen dem Ausgangsknoten des Transistors RP1 und dem das zweite Stromversorgungspotential Vee zu führenden Knoten vorgesehen ist. Das Gate des Transistors RP2 ist mit dem Gate des Transistors RP1 und mit dem Kollektor des Bipolartransistors RQ6 verbunden.

Der Referenzspannungs-Erzeugungsabschnitt 82 enthält ferner einen p-Kanal-MOS-Transistor MP3, der parallel zum Transi stor RP2 vorgesehen ist. Das zweite Stromversorgungspoten tial Vee ist an das Gate des Transistors MP3 gelegt. Der Transistor RN1 überträgt die Referenzspannung Vcs1 an das Gate eines Stromquellen-Transistors CQ. In diesem Fall bil den der Transistor RN1 und der Konstantstromquellen-Transi stor CQ eine Stromspiegelschaltung. Der Betrieb wird be schrieben werden.

Zunächst wird der Betrieb des Konstantspannungs-Erzeugungs abschnitts 80 beschrieben werden. Nun sind die durch die Widerstände RR1, RR4, RR5 und RR6 fließenden Ströme ent sprechend mit I11, I12, I13 und I14 bezeichnet, und die Basis-Emitter-Durchlaßspannungsabfälle an den Bipolartransi storen RQ1 bis RQ5 sind entsprechend mit VBE1 bis VBE5 be zeichnet. Die Stromverstärkungsfaktoren der Bipolartransi storen RQ1 bis RQ5 sind ausreichend groß, und deren Basis strom kann vernachlässigt werden.

Die am Ausgangsknoten ND erscheinende Spannung Vcs (Span nung, die dem zweiten Stromversorgungspotential Vee ent spricht) wird dargestellt durch

Vcs = VBE5 + RR6 · I14 (1),

wobei die Widerstandswerte der Widerstände RR1 bis RR6 durch dieselben entsprechenden Bezugszeichen RR1 bis RR6 bezeich net sind.

Indessen ist die Potentialdifferenz zwischen dem ersten Stromversorgungspotential Vcc und dem zweiten Stromversor gungspotential Vee als Summe aus der Spannung über dem Widerstand RR1, des Basis-Emitter-Spannungsabfalls des Bi polartransistors RQ2, der Spannung über dem Widerstand RR4 und des Basis-Emitter-Spannungsabfalls VBE1 des Bipolartran sistors RQ1 gegeben, das heißt:

Vcc - Vee = I11 · RR1 + VBE2 + I12 · RR4 + VBE1 (2).

Die Potentialdifferenz zwischen dem ersten Stromversorgungs potential Vcc und dem zweiten Stromversorgungspotential Vee ist ferner die Potentialdifferenz, die über dem den Wider stand RR1, den Bipolartransistor RQ4, den Widerstand RR6 und den Bipolartransistor RQ5 enthaltenden Pfad abfällt. Daher kann die folgende Gleichung abgeleitet werden:

Vcc - Vee = I11 · RR1 + VBE4 + I14 · RR6 + VBE5 (3).

Aus den vorstehenden Gleichungen (2) und (3) ergibt sich die folgende Gleichung (4):

I14 · RR6 = VBE1 + VBE2 - VBE4 - VBE5 + I12 · RR4 (4).

Durch Einsetzen der Gleichung (4) in die vorstehende Glei chung (1) ergibt sich die folgende Gleichung:

Vcs = VBE1 + VBE2 - VBE4 + I12 · RR4 (5).

Ferner ist die über dem Widerstand RR2 abfallende Spannung ebensogroß wie der Basis-Emitter-Spannungsabfall VBE1 des Bipolartransistors RQ1. Daher gilt:

VBE1 = I15 · RR2 (6).

Da der Basisstrom des Bipolartransistors aufgrund seines ausreichend großen Stromverstärkungsfaktors vernachlässigbar ist, gilt die folgende Gleichung:

I12 = I13 + I15 = 113 + (VBE1 / RR2) (7).

Durch Einsetzen der Gleichung (7) in (5) ergibt sich die folgende Gleichung:

Vcs = VBE1 + VBE2 - VBE4 + RR4 · (I13 + (VBE1 / RR2)) (8).

Da der Basis-Emitter-Spannungsabfall des Bipolartransistors RQ5 durch die Summe aus dem Basis-Emitter-Spannungsabfall VBE3 des Bipolartransistors RQ3 und der Spannung über dem Widerstand RR5 erhalten wird, gilt:

VBE5 = VBE3 + I13 3 · RR5 (9).

Durch Modifizieren dieser Gleichung (9) ergibt sich:

I13 = (VBE5 - VBE3) / RR5 (10).

Durch Einsetzen der Gleichung (10) in die Gleichung (8) wird die folgende Gleichung erhalten:

Vcs = VBE1 + VBE2 - VBE4 +
RR4 · ((VBE1 / RR2) + (VBE5 - VBE3) / RR5) (11).

Wie aus der Gleichung (11) erkannt werden kann, wird die am Ausgangsknoten ND1 erscheinende Spannung Vcs durch den Basis-Emitter-Spannungsabfall des Bipolartransistors und den Widerstandswert bestimmt. Wenn sich die Versorgungsspan nungen Vcc und Vee ändern, dann ändert sich der Strom auch. Die durch die Änderung des Stroms verursachte Änderung des Basis-Emitter-Spannungsabfalls VBE ist jedoch sehr klein und vernachlässigbar. Daher wird gemäß der Gleichung (11) eine Spannung Vcs am Ausgangsknoten ND1 bereitgestellt, welche unabhängig von einer Schwankung der ersten Stromversorgungs spannung Vcc konstant ist.

Der Transistor MP4 hat seinen Widerstandswert gemäß der Schwankung des Gatepotentials Vee geändert, und er hat die Aufgabe, das Potential am Ausgangsknoten ND2 im umgekehrten Verhältnis zur Änderung des Widerstands einzustellen. Da das Potential am Ausgangsknoten ND1 die Konstantspannung Vcs ist, ist das Basispotential des Bipolartransistors RQ2 gleich Vcs+VBE4. Daher ändert sich das Basispotential des Bipolartransistors RQ2 bei einer Änderung des zweiten Strom versorgungspotentials Vee nicht, sondern wird konstant ge halten, und daher ist der durch den Widerstand RR20 flie ßende Strom konstant. Folglich erscheint eine konstante Spannung am zweiten Ausgangsknoten ND2, und der Bipolartran sistor RQ10 wird in Emitterfolger-Art betrieben und stellt die Referenzspannung Vref 1 bereit. Der Bipolartransistor RQ11 und der Widerstand RR20 funktionieren als Stromquelle für den Bipolartransistor RQ10. Ein in einer qualitativen Art und Weise beschriebene Betrieb des Konstantspannungs- Erzeugungsabschnitts 80 ist folgendermaßen.

Wenn der Strom I11 zunimmt, dann nimmt das Basispotential der Bipolartransistoren RQ2 und RQ4 ab und nehmen die Ströme I12 und I14 ab. Folglich nimmt auch der Strom I15 ab, und das Basispotential des Bipolartransistors RQ1 nimmt aufgrund des Widerstands RR2 ab, wodurch der Strom I11 abnimmt. Folg lich nimmt das Basispotential der Bipolartransistoren RQ2 und RQ4 zu. Der Widerstand RR2 hat nämlich die Aufgabe, das Potential des Bipolartransistors RQ1 immer auf dem Basis- Emitter-Spannungsabfall VBE1 zu halten und den durch den Widerstand RR1 fließenden Strom I11 konstant zu halten.

Da die konstanten Ströme I12 und I14 fließen, erscheint eine konstante Spannung am Ausgangsknoten ND1. Der Widerstand RR7 hat die Aufgabe, eine Schwankung der Betriebscharakteristi ken des Bipolartransistors RQ3 zu verhindern, welche durch eine Schwankung des Basispotentials des Bipolartransistors RQ5, das heißt eine Schwankung des an die Basis des Bipolar transistors RQ3 übertragenen Kollektorpotentials, verursacht wird.

Der Betrieb des Referenzspannungs-Erzeugungsabschnitts 82 wird beschrieben werden. Der Widerstand RR10 sieht einen Emitterwiderstand des Stromquellen-Bipolartransistors RQ6 vor. Das Emitterpotential des Bipolartransistors RQ6 ist durch Vcs-VBE6 gegeben, wobei VBE6 die Basis-Emitter-Span nung des Bipolartransistors RQ6 bezeichnet. Ein Emitterstrom IE des Bipolartransistors RQ6 wird dargestellt durch:

IE = (Vcs - VBE6 - Vee) / RR10.

Wird angenommen, daß der Basisstrom des Bipolartransistors RQ6 vernachlässigbar ist, dann ist ein Kollektorstrom IC des Bipolartransistors RQ6 etwa ebensogroß wie der Emitterstrom IE.

Der Transistor RP1 und der Transistor RP2 bilden eine Strom spiegelschaltung. Wenn der Kollektorstrom IC des Bipolar transistors RQ6 zunimmt, dann nimmt der durch den Transistor RP1 fließende Strom zu, wobei der durch den Ausgangsknoten ND3 fließende Strom zunimmt und der Pegel der am Ausgangs knoten ND3 erscheinenden Referenzspannung Vcs1 größer wird. Wenn der Emitterstrom IE abnimmt, dann nimmt die Referenz spannung Vcs1 ab. Da eine konstante Spannung Vcs an die Basis des Bipolartransistors RQ6 gelegt ist, können die Ströme IC und IE konstant gemacht werden, und somit kann die Referenzspannung Vcs1 erzeugt werden.

Der durch den Transistor RP1 fließende Strom I kann darge stellt werden als

I = IC · β (RP1) / β (RP2),

wobei β (RP1) und β (RP2) die Werte von β der Transistoren RP1 und RP2 bezeichnet. Das Gate und das Drain des Transi stors RN1 sind miteinander verbunden, und der Transistor RN1 wird in einem Sättigungsgebiet betrieben. Der durch den Transistor RN1 gelieferte Strom I (RN1) ist gegeben durch

I (RN1) = β (Vgs - Vth)² / 2.

Hier bezeichnet Vgs die Gate-Source-Spannung des Transistors RN1, und Vth bezeichnet die Schwellenspannung des Transi stors RN1. Der Ausgangs-Transistor RN1 und der Stromquellen- Transistor CQ bilden eine Stromspiegelschaltung, und der Spiegelstrom des Stroms I (RN1) fließt durch den Strom quellen-Transistor CQ.

Der Strom IE kann unabhängig vom Wert des zweiten Stromver sorgungspotentials Vee konstant gehalten werden (Vcs-Vee ist konstant).

Obwohl der Transistor RN1 in einem Sättigungsgebiet betrie ben wird, ändert sich jedoch der durch den Transistor RN1 gelieferte Strom I (RN1) gemäß dem Quellenpotential, das heißt dem Wert des zweiten Stromversorgungspotentials Vee. Selbst wenn in diesem Fall die Gatelänge des Transistors RN1 vergrößert und dessen Gatebreite vergrößert wird, um die Stromtreibfähigkeit zu vergrößern (unter der Annahme, daß β konstant ist), ändert sich unvermeidlich der Sättigungsstrom des Transistors RN1 gemäß der Gate-Source-Spannung des Tran sistors RN1 geringfügig. Durch die Änderung der Referenz spannung Vcs1 verursacht das eine Änderung des durch den Stromquellen-Transistor CQ gelieferten Stroms.

Im Hinblick auf das Vorstehende ist der Transistor MP3 parallel zum Transistor RP2 vorgesehen. Die Stromliefer fähigkeit des Transistors MP3 ist auf einen ausreichend kleinen Wert festgesetzt, beispielsweise auf 1/10 derjenigen des Transistors RP2. Der Transistor MP3 empfängt an seinem Gate das Versorgungspotential Vee und dient als normales Einschaltwiderstands-Element. Wenn das zweite Stromversor gungspotential Vee bezüglich des ersten Versorgungspoten tials Vcc zunimmt, dann nimmt dessen Widerstandswert zu.

Wenn indessen das zweite Stromversorgungspotential Vee re lativ abnimmt, dann wird der Widerstandswert kleiner, was eine Zunahme des Potentials am Knoten ND4 verursacht. Folg lich nimmt das Gatepotential der Transistoren RP2 und RP1 zu, wobei der Strom I abnimmt. Beim Transistor RN1 nimmt das zweite Stromversorgungspotential Vee relativ ab, wobei die Gate-Source-Spannung Vgs des Transistors RN1 zunimmt, und wenn der vom Ausgangsknoten ND3 zum zweiten Stromversor gungspotential Vee fließende Source-Drain-Strom Ids zunimmt, dann kann die entsprechende Änderung des zweiten Stromver sorgungspotentials Vee kompensiert werden, indem der aus dem Transistor RP1 gelieferte Strom I kleiner gemacht wird.

Wenn indessen das zweite Stromversorgungspotential Vee zu nimmt, dann nimmt der Widerstand des Transistors MP3 zu, wo bei das Potential am Knoten ND4 abnimmt und somit der durch den Transistor RP1 fließende Strom I zunimmt. Und folglich nimmt der Strom I selbst dann zu, wenn das zweite Stromver sorgungspotential Vee zunimmt und die Gate-Source-Spannung Vgs des Transistors RN1 kleiner wird. Daher kann der durch den Transistor RN1 fließende Strom Ids konstant gehalten werden. Selbst wenn sich die Versorgungsspannung Vee auf grund des Widerstands der Quellenspannungsleitung ändert, kann eine der Änderung entsprechende Referenzspannung Vcs1 erzeugt werden und daher der durch den Stromquellen-Transi stor CQ gelieferte Strom konstant gehalten werden.

Da das Potential am Knoten ND4, wie vorstehend beschrieben, im umgekehrten Verhältnis zur Änderung des zweiten Stromver sorgungspotentials Vee eingestellt wird, kann die Abhängig keit des durch den Transistor RN1 fließenden Stroms von dem zweiten Stromversorgungspotential Vee sicher eliminiert wer den und kann eine konstante Referenzspannung Vcs1 (unter Verwendung des zweiten Stromversorgungspotentials Vee als Referenz) an den Stromquellen-Transistor CQ gelegt werden, so daß der vom Stromquellen-Transistor CQ gelieferte Strom immer konstant gehalten wird.

Der Transistor MP4 und der Widerstand RR21 im Referenzspan nungs-Erzeugungsabschnitt 80 haben dieselbe Aufgabe wie der Transistor MP3. Das Potential am Knoten ND2 hängt vom zwei ten Stromversorgungspotential Vee ab. Daher kann dadurch, daß das Potential am Knoten ND2 mittels des Transistors MP4 und des Widerstands RR21 in einer ähnlichen Art und Weise wie beim Transistor MP3 eingestellt wird, der durch den Widerstand RR20 fließende Strom konstant gehalten werden, und daher kann die vom Bipolartransistor RQ10 ausgegebene Referenzspannung Vref1 konstant gehalten werden. Hierbei sind der Transistor MP4 und der Widerstand RR21 dazu vorge sehen, die Abhängigkeit des Potentials am Knoten ND2 von Vee zu kompensieren, und der durch den Transistor MP4 und den Widerstand RR21 fließende Strom ist derart festgesetzt, daß er kleiner als der durch den Widerstand RR20 fließende Strom ist. Der Widerstand RR21 wird derart betrieben, daß eine übermäßige Verkleinerung der Größe des Transistors MP4 ver hindert wird, und er sieht gemeinsam mit dem Transistor MP4 einen Reihenwiderstand vor.

Auf diese Weise kann durch Einstellen des Potentials am Knoten ND2 in einem umgekehrten Verhältnis zur Änderung des zweiten Stromversorgungspotentials Vee eine konstante Refe renzspannung Vref1 erzeugt werden.

Fig. 22 zeigt einen anderen Aufbau der Referenzspannungs- Erzeugungsschaltung. Bei der in Fig. 22 gezeigten Referenz spannungs-Erzeugungsschaltung ist in einem Referenzspan nungs-Erzeugungsabschnitt 82 ein Transistor RN2 parallel zu einem Transistor RN1 vorgesehen. Der Transistor RN2 empfängt an seinem Gate ein erstes Stromversorgungspotential Vcc. Die Gatebreite des Transistors RN2 ist ausreichend kleiner als die Gatebreite des Transistors RN1 gemacht. Wenn ein zweites Stromversorgungspotential Vee abnimmt (die Differenz zwi schen Vcc und Vee zunimmt), dann nimmt der Widerstandswert des Transistors RN2 ab (da die Gate-Source-Spannung des Transistors RN2 zunimmt). Folglich nimmt eine Referenzspan nung Vcs1 an einem Ausgangsknoten ND3 ab. Die Gatespannung (Gate-Source-Spannung) des Transistors RN1 nimmt ab, und der durch den Transistor RN1 fließende Strom wird unterdrückt. Auf diese Weise kann eine Abhängigkeit des vom Transistor RN1 gelieferten Stroms von der Drainspannung (der Drain- Source-Spannung) verhindert werden.

Durch Einstellen des durch den Ausgangs-Transistor RN1 flie ßenden Stroms gemäß einer Änderung des zweiten Stromversor gungspotentials Vee kann unabhängig von der Änderung des Stromversorgungspotentials eine konstante Referenzspannung erzeugt werden und daher derjenige Strom konstant gehalten werden, welcher durch den die Referenzspannung empfangenden Stromquellen-Transistor fließt. Daher ist selbst bei einem folgenden Aufbau die Erzeugung einer Referenzspannung ge sichert. Insbesondere ist der Referenzspannungs-Erzeugungs abschnitt 82 an einer Mehrzahl von Abschnitten auf einem Chip so vorgesehen, daß er in der Nähe des Stromquellen- Transistors CQ angeordnet ist. An die Mehrzahl von Referenz spannungs-Erzeugungsabschnitten 82 ist eine Konstantspannung Vcs aus einem Konstantspannungs-Erzeugungsabschnitt 80 ange legt. In diesem Fall wird der durch den Ausgangs-Transistor fließende Strom in jedem Referenzspannungs-Erzeugungsab schnitt gemäß der Größe des Stromversorgungspotentials Vee (oder gemäß der Größe der Differenz zwischen Vcc und Vee) eingestellt, selbst wenn das an jeden Referenzspannungs-Er zeugungsabschnitt 82 angelegte Stromversorgungspotential Vee aufgrund des Widerstands der Stromquellen-Zwischenverbin dungsleitung schwankt. Daher kann eine konstante Referenz spannung Vcs1 an jedem beliebigen Abschnitt auf dem Chip erzeugt werden.

Der Speicheranordnungsaufbau

Fig. 23 zeigt den Aufbau eines Speicheranordnungsab schnitts. Fig. 23 zeigt Speicherzellen 153a und 153b, wel che in zwei Zeilen und 1 Spalte in einem Speicherblock an geordnet sind, ebenso wie eine periphere Schaltungseinrich tung.

Die Speicherzellen 153a und 153b sind an Schnittpunkten zwi schen Wortleitungen 154a und 154b und entsprechenden Bitlei tungspaaren 155a bzw. 155b angeordnet.

Die Speicherzelle 153a enthält n-Kanal-MOS-Transistoren 181a und 181b, welche in Reaktion auf ein Signalpotential auf der Wortleitung 154a leitend gemacht werden, n-Kanal-MOS-Transi storen 183a und 183b, deren Gates und deren Drains so kreuz weise gekoppelt sind, daß sie ein Flipflop bilden, und Hoch widerstandslasten 182a und 182b, welche einen Speicherknoten auf den Pegel eines ersten Stromversorgungspotentials Vcc hochziehen.

Für die Wortleitungen 154a und 154b sind entsprechende Wortleitungs-Treiberschaltungen 151a und 151b vorgesehen, welche die entsprechenden Wortleitungen in Reaktion auf einen Ausgang eines in Fig. 1 gezeigten lokalen X-Deco dierers treiben. Die Wortleitungs-Treiberschaltungen 151a und 151b werden beide durch CMOS-Inverterschaltungen gebil det. Die Wortleitungs-Treiberschaltungen 151a und 151b können im in Fig. 1 gezeigten lokalen X-Decodierer 27 ent halten sein.

Für die Bitleitungspaare 155a und 155b sind ferner vorge sehen: ein Bitleitungs-Ausgleichstransistor 159, welcher in Reaktion auf ein Signal ΦW aus einer Lese-/Schreibermitt lungsschaltung 170 leitend gemacht wird, eine Bitleitungs- Lastschaltung 157, welche in Reaktion auf ein Ausgangssignal ΦW aus der Lese-/Schreibermittlungsschaltung 170 leitend ge macht wird, und ein Schreibgatter 151, welches in Reaktion auf das Ausgangssignal ΦW aus der Lese-/Schreibermittlungs schaltung 170 leitend gemacht wird, so daß es die Bitlei tungen 155a und 155b mit internen Schreibdatenleitungen 163a und 163b verbindet.

Der Bitleitungs-Ausgleichstransistor 159 wird durch einen p- Kanal-MOS-Transistor gebildet, welcher die Potentiale auf den Bitleitungen 155a und 155b ausgleicht und die Potential differenz zwischen den Bitleitungen 155a und 155b durch den Einschaltwiderstand zur Zeit eines Datenlesens verkleinert.

Die Bitleitungs-Lastschaltung 157 enthält einen p-Kanal-MOS- Transistor 185a, welcher die Bitleitung 155a auf ein erstes Stromversorgungspotential Vcc vorlädt, und einen p-Kanal- MOS-Transistor 185b, welcher die Bitleitung 155b auf das erste Stromversorgungspotential Vcc vorlädt. Die Bitlei tungs-Lastschaltung 157 hat die Aufgabe, die Potentialampli tude der Bitleitungen 155a und 155b durch deren Einschalt widerstand zur Zeit des Datenlesens zu verkleinern.

Das Datenschreibgatter 151 enthält einen n-Kanal-MOS-Transi stor 186a, welcher die Bitleitung 155a mit einer internen Schreibdatenleitung 163a verbindet, und einen n-Kanal-MOS- Transistor 186b, welcher die Bitleitung 155b mit einer in ternen Schreibdatenleitung 163b verbindet.

Die Lese-/Schreibermittlungsschaltung 170 erzeugt ein Signal ΦW in Reaktion auf ein Spaltenauswahlsignal aus einer Spal tenauswahlsignal-Erzeugungsschaltung 172 und ein Daten schreib-/Datenlesebestimmungssignal ΦRW. Die Spaltenaus wahlsignal-Erzeugungsschaltung 172 entspricht dem in Fig. 1 gezeigten Y-Decodierer, und sie decodiert ein Spaltenadres sensignal und erzeugt ein Spaltenauswahlsignal zum Auswählen eines Bitleitungspaares. Das Spaltenauswahlsignal aus der Spaltenauswahlsignal-Erzeugungsschaltung 172 erreicht einen Tiefpegel, wenn dieselbe aktiv ist. Die Lese-/Schreibermitt lungsschaltung 170 legt ein Hochpegel-Auswahlsignal ΦW an das ausgewählte Bitleitungspaar, wenn das Signal ΦRW ein Datenschreiben anzeigt. Wenn die Lastschaltung 157 und der Bitleitungs-Ausgleichstransistor 159 zur Zeit des Daten schreibens ausgeschaltet sind, dann kann die Erzeugung eines aus der Lastschaltung 157 in die interne Schreibdatenleitung 163a oder 163b fließenden Durchgangsstroms verhindert wer den.

Als periphere Schaltungseinrichtung sind ferner vorgesehen: ein Lesegatter 152, welches in Reaktion auf ein Spaltenaus wahlsignal aus der Spaltenauswahlsignal-Erzeugungsschaltung 172 leitend gemacht wird, so daß es die Bitleitungen 155a und 155b mit den internen Lesedatenleitungen 164a und 164b verbindet, eine Datenbusleitungs-Lastschaltung 160, welche die Potentiale der internen Lesedatenleitungen 164a und 164b auf den Pegel des ersten Stromversorgungspotentials Vcc vor lädt, wenn ein Blockauswahlsignal aus einer Blockauswahlsi gnal-Erzeugungsschaltung 167 einen Nichtauswahlzustand an zeigt, und eine Abtastverstärkerschaltung 171, welche die Potentiale an den Lesedatenleitungen 164a und 164b ver stärkt, so daß sie Lesedaten erzeugt.

Das Lesegatter 152 enthält einen p-Kanal-MOS-Transistor 187a, welcher die Bitleitung 155a mit der Lesedatenleitung 164a verbindet, und einen p-Kanal-MOS-Transistor 187b, wel cher die Bitleitung 155b mit der Lesedatenleitung 164b ver bindet. Die Datenleitungs-Lastschaltung 160 enthält einen p- Kanal-MOS-Transistor 180a, welcher die Lesedatenleitung 164a auf den Pegel des ersten Stromversorgungspotentials Vcc vor lädt, und einen p-Kanal-MOS-Transistor 180b, welcher die Lesedatenleitung 164b auf den Pegel des ersten Stromversor gungspotentials Vcc vorlädt. Die Abtastverstärkerschaltung 171 entspricht dem in Fig. 1 gezeigten lokalen Abtastver stärker 34 und ist für jeden IO-Block in einem Speicherblock vorgesehen. Die Blockauswahlsignal-Erzeugungsschaltung 167 entspricht dem in Fig. 1 gezeigten Z-Decodierer 25 und deaktiviert die im ausgewählten Speicherblock vorgesehene Datenleitungs-Lastschaltung 160.

Für die Datenleseleitungen 164a und 164b sind Vorladeschal tungen 162a und 162b vorgesehen, welche die Datenleselei tungen 164a und 164b gemäß dem Schreib-/Lesebestimmungssi gnal ΦRW und den Potentialen an den Schreibdatenleitungen 163a und 163b vorladen. Die Vorladeschaltung 162a enthält einen p-Kanal-MOS-Transistor 188a, welcher in Reaktion auf das Schreib-/Lesebestimmungssignal ΦRW leitend gemacht wird, und einen p-Kanal-MOS-Transistor 188b, welcher in Reaktion auf das Potential der Schreibdatenleitung 163a leitend ge macht wird. Die Vorladeschaltung 162a überträgt das erste Stromversorgungspotential Vcc an die Lesedatenleitung 164a, wenn die Transistoren 188a und 188b beide einschalten.

Die Vorladeschaltung 162b enthält einen p-Kanal-MOS-Transi stor 189a, welcher in Reaktion auf das Schreib-/Lesebestim mungssignal ΦRW leitend gemacht wird, und einen p-Kanal-MOS- Transistor 189b, welcher in Reaktion auf das Potential an der Schreibdatenleitung 163b leitend gemacht wird. Die Vor ladeschaltung 162b lädt die Lesedatenleitung 164b auf den Pegel des ersten Stromversorgungspotentials Vcc vor, wenn die Transistoren 189a und 189b beide einschalten. Der Be trieb wird beschrieben werden.

Zunächst wird unter Bezugnahme auf Fig. 24 ein Datenlese betrieb beschrieben werden.

Wenn ein externes Adressensignal angelegt wird, dann wird das Adressensignal decodiert und eine Operation zum Aus wählen einer Wortleitung und eines Bitleitungspaares ausge führt. Es wird angenommen, daß die Speicherzelle 153a aus gewählt ist. In diesem Fall erreicht das Potential der Wort leitung 154a einen Hochpegel, wobei die Transistoren 181a und 181b einschalten und die in der Speicherzelle 153a ge speicherte Information an die Bitleitungen 155a und 155b übertragen wird. Die Blockauswahlsignal-Erzeugungsschaltung 167 legt ein Blockauswahlsignal an die Datenleitungs-Last schaltung 160, um die Lastschaltung 160 zu deaktivieren.

Die Spaltenauswahlsignal-Erzeugungsschaltung 172 schaltet das Lesegatter ein. Bei einer Datenleseoperation behält das Schreib-/Lesebestimmungssignal ΦRW einen Tiefpegel bei. Folglich ist das Schreibgatter 151 ausgeschaltet, und die Bitleitungs-Lastschaltung 157 und der Bitleitungs-Aus gleichstransistor 159 werden eingeschaltet behalten (da das Signal ΦW aus der Lese-/Schreibermittlungsschaltung 170 auf einem Tiefpegel ist). Die an den Bitleitungen 155a und 155b erscheinende Potentialamplitude wird durch die Stromtreib fähigkeit der Speicherzelle bestimmt, wobei der Einschalt widerstand des Bitleitungs-Ausgleichstransistors 159 und die Einschaltwiderstände der Transistoren 185a und 185b in der Bitleitungs-Lastschaltung 157 enthalten sind. Das Potential der Bitleitung wird durch das Lesegatter 152 an die Lese datenleitungen 164a und 164b übertragen. Der Verstärker 171 wird aktiviert, und er verstärkt das Potential der Lese datenleitungen 164a und 164b differenzmäßig. Die durch die Abtastverstärkerschaltung 171 verstärkten Daten werden durch einen globalen Abtastverstärker und einen Dout-Puffer, wel che in Fig. 1 gezeigt sind, als Ausgangsdaten Dout ausgege ben. Bei einem Bi-CMOS·SRAM wird die Abtastverstärkerschal tung 171 durch eine Differenzverstärkerschaltung gebildet, welche Bipolartransistoren verwendet. Daher kann eine Po tentialdifferenz (Potentialamplitude) zwischen den Bitlei tungen 155a und 155b von bis zu etwa 30 mV ermittelt und durch den Abtastverstärker 171 verstärkt werden, und daher können die Daten mit hoher Geschwindigkeit gelesen werden.

Beim Datenlesen werden die Potentiale der internen Schreib datenleitungen 163a und 163b auf einen Hochpegel vorgeladen, und daher sind die Vorladeschaltungen 162a und 162b nicht in Betrieb.

Als nächstes wird ein Schreibbetrieb unter Bezugnahme auf Fig. 25 beschrieben werden.

Beim Datenschreiben wird eine Speicherzelle in einer ähnlichen Weise wie beim Datenlesen ausgewählt. Auch beim Datenschreiben wird das Lesegatter 152 durch den Ausgang aus der Spaltenauswahlsignal-Erzeugungsschaltung 171 leitend ge macht. Die Abtastverstärkerschaltung 171 ist nicht in Be trieb.

Zur Zeit eines Datenschreibens erreicht ein externes Schreibentsperrsignal /WE einen Tiefpegel. In Reaktion auf den Tiefpegel des Schreibentsperrsignals /WE wird ein Ein zelimpuls-Schreib-/Einzelimpuls-Lesebestimmungssignal NRW erzeugt. In Reaktion auf das Einzelimpulssignal NRW erzeugt die Lese-/Schreibermittlungsschaltung 170 ähnlich ein Ein zelimpulssignal ΦW. Folglich schalten die Transistoren 186a und 186b im Schreibgatter 151 ein, und die Bitleitungen 155a und 155b werden mit den internen Schreibdatenleitungen 163a und 163b verbunden. Die Transistoren 185a und 185b der Bit leitungs-Lastschaltung 157 schalten aus, und der Bitlei tungs-Ausgleichstransistor 159 schaltet auch aus.

Eine nicht dargestellte Schreibtreiberschaltung erzeugt kom plementäre interne Schreibdaten aus den internen Schreib daten Din und überträgt sie an die Schreibdatenleitungen 163a und 163b. Folglich erreichen die Potentiale der in ternen Schreibdatenleitungen 163a und 163b gemäß den Schreibdaten einen CMOS-Hochpegel und einen CMOS-Tiefpegel. ES wird angenommen, daß das Potential der Schreibdatenlei tung 163a auf dem Vcc-Pegel ist und daß das Potential an der Schreibdatenleitung 163b auf dem Vee-Pegel ist. Die Bitlei tung 155b wird durch das Schreibgatter 151 (den Transistor 186b) auf den Vee-Pegel entladen. Folglich schaltet in der ausgewählten Speicherzelle (beispielsweise der Speicherzelle 153a) der Transistor 183a aus und der Transistor 183b ein, und somit sind die Daten geschrieben. Da zur Zeit des Daten schreibens der Transistor 185b ausgeschaltet ist, ist kein durch den Transistor 185b erzeugter Durchgangsstrom vor handen.

Nach Ablauf eines vorgeschriebenen Zeitabschnitts nimmt das Signal ΦW auf einen Tiefpegel ab, und die Transistoren 186a und 186b des Schreibgatters 151 schalten beide aus. Das Spaltenauswahlsignal aus der Spaltenauswahlsignal-Erzeu gungsschaltung 172 ist auf einem Tiefpegel, wobei es einen Auswahlzustand anzeigt. Wenn das Signal ΦRW einen Tiefpegel erreicht, dann schalten die Transistoren 188a und 189a in den Vorladeschaltungen 162a und 162b beide ein. In den Vor ladeschaltungen 162a und 162b werden die Potentiale der in ternen Schreibdatenleitungen 163a und 163b an die Gates der Transistoren 188b und 189b übertragen. Der Zeitabschnitt, bei welchem die die internen Schreibdatenleitungen 163a und 163b treibende Schreibtreiberschaltung aktiv ist, ist eben solang wie der Zeitabschnitt, bei welchem das externe Schreibentsperrsignal /WE im aktiven Zustand ist (das heißt, es gibt eine Verzögerung).

Wenn daher das Potential der internen Schreibdatenleitung 163b auf einem Tiefpegel ist, dann lädt die Vorladeschaltung 162b die interne Lesedatenleitung 164b auf den Pegel der Stromversorgungsspannung Vcc vor. Der Transistor 188b in der Vorladeschaltung 162a ist ausgeschaltet. Das Vcc-Pegelpo tential, das aus der Vorladeschaltung 162b an die interne Lesedatenleitung 164b übertragen worden ist, wird durch den Transistor 187b des Lesegatters 152 an die Bitleitung 155b übertragen. Im Ergebnis nimmt das Potential der Bitleitung 155b zu. Wenn die nicht dargestellte Schreibtreiberschaltung deaktiviert ist, dann wird die Vorladeoperation mittels der Vorladeschaltung 162b abgeschlossen.

Die Bitleitungs-Lastschaltung 157 und der Ausgleichstransi stor 159 sind in Betrieb, wenn das Signal ΦW einen Tiefpegel erreicht, und sie gleichen die Potentiale der Bitleitungen 155a und 155b aus und laden dieselben vor. Daher kann die Bitleitung 155b mit kleinerem Potential mit hoher Geschwin digkeit aufgeladen werden und die zum Ausgleichen des Bit leitungspotentials notwendige Zeit verkleinert werden. Wenn daher eine Datenleseoperation unmittelbar danach auszuführen ist, dann gibt es keine Zeit, in welcher die umgekehrten Daten gelesen werden, und daher können die Daten mit hoher Geschwindigkeit gelesen werden und kann der Spielraum für eine Schreibwiederherstellung ausreichend groß gemacht wer den.

Wenn insbesondere die Vorladeschaltung nicht vorgesehen ist und wenn das Schreib-/Lesebestimmungssignal ΦRW in Reaktion auf das externe Schreibentsperrsignal /WE erzeugt wird (wie es durch die strichlierte Linie in Fig. 25 dargestellt ist), dann wird das Vorladen der Bitleitungen 155a und 155b nur durch die Bitleitungs-Lastschaltung 157 und den Aus gleichstransistor 159 ausgeführt, so daß die Zunahme des Tiefpegelpotentials der Bitleitung mäßig ist, wie durch die strichlierte Linie in Fig. 25 gezeigt, wobei die Zeit zum Bitleitungsausgleich um den Zeitabschnitt td verzögert ist und die Daten nicht mit hoher Geschwindigkeit gelesen werden können. Durch das Vorsehen der Vorladeschaltung bei der vor liegenden Ausführungsform kann der Ausgleich des Bitlei tungspotentials, wenn ein Datenschreibzyklus gefolgt von einem Datenlesezyklus ausgeführt wird, etwa in demselben Zeitabschnitt zum Ausgleich ausgeführt werden, wie wenn die Datenlesezyklen kontinuierlich ausgeführt werden, was ein Datenlesen mit hoher Geschwindigkeit erlaubt.

Fig. 26 zeigt Pfade zur Erzeugung eines Adressensignals, eines internen Schreibdatensignals und eines Schreib-/Lese bestimmungssignals. Unter Bezugnahme auf Fig. 26 sind ein externes Adressensignal, ein externes Schreibdatensignal Din und ein externes Schreibentsperrsignal /WE durch Inverter puffer 200a, 200b und 200c gepuffert (oder werden einer Pegelumwandlung unterzogen). Ein Z-Vordecodierer 16 enthält zwei Inverter 201 und 202, welche in Kaskade geschaltet sind. Im Vordecodierer wird bei einem ECL·SRAM eine Wired- OR-Logik verwendet, und daher ist die Verzögerungszeit im Vordecodierer 16 durch die beiden Stufen der Inverter 201 und 202 gegeben.

Ein Z-Decodierer 20 enthält ein 2-Eingangs-NAND-Gatter 203 und ein 2-Eingangs-NOR-Gatter 204, welches einen Ausgang aus dem NAND-Gatter 203 empfängt. Da die Verzögerungszeit von einem Adressensignalbit erläutert wird, sind entsprechende zwei Eingänge des 2-Eingangs-NAND-Gatters 203 und des 2- Eingangs-NOR-Gatters 204 so dargestellt, daß sie gemeinsam verbunden sind. In der Praxis ist ein anderes Adressensignal an den Eingang gelegt. Ein Blockauswahlsignal ΦB1 wird vom Z-Decodierer 25 erzeugt.

Der Y-Decodierer 6 enthält eine Inverterschaltung 205, wel che einen Ausgang aus dem Z-Decodierer 25 empfängt, einen Inverter 206, welcher einen Ausgang aus dem Inverter 205 empfängt, ein NAND-Gatter 207, welches einen Ausgang aus dem Inverter 206 empfängt, und einen Inverter 208, welcher den Ausgang aus dem NAND-Gatter 207 invertiert. Ein Spalten auswahl-Bestimmungssignal ΦSE wird vom Inverter 208 an eine Spaltenauswahlsignal-Erzeugungsschaltung gelegt. Ein anderes Adressensignal (ein y-Adressensignal) ist ferner an das 2- Eingangs-NAND-Gatter 207 gelegt.

Zwischen den Eingangsdaten Din und den internen Schreibdaten INTD (den Daten, die zur Schreibdatenleitung 163a oder 163b übertragen werden) sind ein globaler Schreibtreiber 31 und ein lokaler Schreibtreiber 33 vorgesehen. Der globale Schreibtreiber 31 enthält ein NAND-Gatter 210, welches ein internes Schreibbestimmungssignal aus der das interne Schreibbestimmungssignal erzeugenden Gatterschaltung 208 und einen Ausgang aus 200b empfängt, einen Inverter 211, welcher einen Ausgang aus dem NAND-Gatter 210 invertiert, ein 2-Ein gangs-NAND-Gatter 212, welches einen Ausgang aus dem In verter 211 empfängt, einen Inverter 213, welcher einen Aus gang aus dem 2-Eingangs-NAND-Gatter 212 invertiert, und ein 3-Eingangs-NAND-Gatter 214, welches einen Ausgang aus dem Inverter 213 empfängt.

An die NAND-Gatter 212, 214 ist ein Steuersignal bezüglich eines Datenschreibens gelegt (ein Signal, welches aus dem Schreibentsperrsignal WE und einem Chip-Auswahlsignal CS erzeugt wird). Da nur die durch die Schreibdaten 99999 00070 552 001000280000000200012000285919988800040 0002004434117 00004 99880 erfahrene Verzögerungszeit erläutert wird, sind andere Eingangssignale in die NAND-Gatter 212 und 214 nicht dargestellt. Zu der Zeit, wenn die Schreibdaten die NAND-Gatter 212 und 214 er reichen, ist der Zustand des am anderen Eingang jeden Gat ters empfangenen Signals bereits festgesetzt worden.

Der lokale Schreibtreiber 33 enthält ein NAND-Gatter 215, welches ein internes Schreibentsperrsignal aus einer Schal tung zum Erzeugen eines internen Schreibentsperrsignals 228 und einen Ausgang aus dem globalen Schreibtreiber 31 emp fängt, einen Inverter 216, welcher einen Ausgang aus dem NAND-Gatter 215 empfängt, ein NAND-Gatter 217, welches einen Ausgang aus dem Inverter 216 und ein Blockauswahlsignal Φb1 empfängt, einen Inverter 218, welcher einen Ausgang aus dem NAND-Gatter 217 empfängt, und einen Inverter 219, welcher einen Ausgang aus dem Inverter 218 empfängt. Das interne Schreibentsperrsignal ist aus folgendem Grund auch an den lokalen Schreibtreiber 33 gelegt. Der globale Schreibtreiber 31 ist mit der Verzögerungszeit von fünf Stufen von Gattern versehen. Es wird angenommen, daß die Verzögerungszeit des Inverters dieselbe wie diejenige des Logikgatters ist. Die Verzögerungszeit des lokalen Schreibtreibers ist auch die Verzögerungszeit der fünf Stufen von Gattern. Der Ausgang aus dem globalen Schreibtreiber 31 wird nach Ablauf der Ver zögerungszeit der fünf Stufen von Gattern deaktiviert, nach dem das interne Schreibentsperrsignal deaktiviert wurde. Ähnlich wird der Ausgang aus dem lokalen Schreibtreiber 33 nach Ablauf der Verzögerungszeit von fünf Stufen von Gattern deaktiviert, nachdem das interne Schreibentsperrsignal deak tiviert wurde. Das Timing des Übergangs zum inaktiven Zu stand der Ausgangsdaten aus dem globalen Schreibtreiber 31 und dem lokalen Schreibtreiber 33 kann nämlich zueinander gleich gemacht werden.

Der Pfad zum Erzeugen des Schreib-/Lesebestimmungssignals enthält eine Schaltung zum Erzeugen eines internen Schreib entsperrsignals 190, eine Einzelimpuls-Erzeugungsschaltung 191 zum Erzeugen eines Einzelimpulses in Reaktion auf einen Ausgang aus der Schaltung zum Erzeugen eines internen Schreibentsperrsignals 190 und eine Steuersignal-Erzeugungs schaltung 192 zum Erzeugen eines Schreib-/Lesebestimmungs signals ΦRW gemäß dem Ausgang aus der Einzelimpuls-Erzeu gungsschaltung 191 und eines Blockauswahlsignals Φb1. Die Schaltung zum Erzeugen eines internen Schreibentsperrsignals 190 enthält in Kaskade geschaltete Inverter 220 bis 223 in vier Stufen, ein NAND-Gatter 224, welches einen Ausgang aus dem Inverter 223 und einen Ausgang aus dem Inverter 200c empfängt, und einen Inverter 225, welcher einen Ausgang aus dem NAND-Gatter 224 empfängt.

Das NAND-Gatter 224 sieht einen Tiefpegel vor, wenn seine beiden Eingänge einen Hochpegel erreichen. Die Inverter 220 bis 223 sehen eine Verzögerungsschaltung vor. Daher erreicht nach dem Abnehmen des Ausgangs des Inverters 220 auf einen Tiefpegel der Ausgang aus dem NAND-Gatter 224 nach Ablauf der durch die Inverter 220 bis 223 vorgesehenen Verzöge rungszeit einen Tiefpegel. Die Zeit, bei der das Schreibent sperrsignal /WE beginnt sich zu ändern, ist auf diese Weise verzögert, um durch Rauschen verursachte fehlerhafte Opera tionen zu verhindern.

Die Steuersignal-Erzeugungsschaltung 192 enthält ein NAND- Gatter 230, welches das Blockauswahlsignal Φb1 und einen Einzelimpuls aus der Einzelimpuls-Erzeugungsschaltung 191 empfängt, und einen Inverter 231, welcher einen Ausgang aus dem NAND-Gatter 230 empfängt. Nach Ablauf der Verzögerungs zeit der zwei Stufen der Gatter, nachdem der Einzelimpuls aus der Einzelimpuls-Erzeugungsschaltung 191 erzeugt wurde, wird das Schreib-/Lesebestimmungssignal ΦRW erzeugt.

Die Lese-/Schreibermittlungsschaltung 170 enthält eine Gatterschaltung 232, welche das Schreib-/Lesebestimmungs signal ΦRW und das Spaltenauswahlsignal aus der Spaltenaus wahlsignal-Erzeugungsschaltung empfängt. Aus einer Spalten auswahlsignal-Erzeugungsschaltung 172 (siehe Fig. 23) ist ein Tiefpegelsignal für die ausgewählte Spalte vorgesehen. Der Ausgang aus der Gatterschaltung 232 ist an das Schreib gatter, die Bitleitungs-Lastschaltung und den Bitleitungs- Ausgleichstransistor des entsprechenden Bitleitungspaares gelegt. Die Gatterschaltung 232 ist für jede Bitleitung vor gesehen. Der Betrieb der in Fig. 26 gezeigten Schaltung wird unter Bezugnahme auf Fig. 27 beschrieben werden, wel che eine Darstellung der Signalwellenformen ist. In Fig. 27 sind das Adressensignal und die externen Schreibdaten Din so dargestellt, daß sie sich mit etwa demselben Timing ändern.

Nach Ablauf einer Zeit 4T ab einer Änderung der Adresse nimmt das Blockauswahlsignal Φb1 auf einen Hochpegel zu und wählt einen Block aus. Hier bezeichnet das Bezugszeichen T die durch eine Stufe des Gatters vorgesehene Verzögerungs zeit. Nach dem Ablauf der Zeit 4T ab dem Zunehmen des Block auswahlsignals Φb1 auf den Hochpegel nimmt das Spaltenaus wahl-Bestimmungssignal Φse aus dem Y-Decodierer 6 auf einen Hochpegel zu.

Wenn das externe Schreibentsperrsignal /WE einen ein Daten schreiben anzeigenden Tiefpegel erreicht, dann nimmt der Ausgang aus dem Inverter 200c auf einen Hochpegel zu. Nach Ablauf von 4T ab dem Zunehmen des Ausgangs aus dem Inverter 200c auf den Hochpegel, das heißt nach Ablauf von 5T seit dem Abnehmen des Schreibentsperrsignals /WE auf den Tief pegel, erreicht der Ausgang aus dem NAND-Gatter 224 einen Tiefpegel. Nach Ablauf der Zeit T ab dem Abnehmen des Aus gangs aus dem NAND-Gatter 224 auf einen Tiefpegel nimmt der Ausgang aus dem Inverter 225 auf einen Hochpegel zu. Wenn der Ausgang des Inverters 225 auf den Hochpegel zunimmt, dann arbeitet das NAND-Gatter 210 als Puffer, welcher einen Durchgang der durch den Inverter 200b angelegten Eingangs daten Din gestattet.

Der Ausgang des globalen Schreibtreibers 31 ist nach dem Ab lauf von 5T ab dem Zunehmen des Ausgangs des Inverters 225 auf einen Hochpegel festgesetzt. Nachdem der Ausgang des NAND-Gatters 214 festgesetzt ist, werden die internen Schreibdaten INTD im lokalen Schreibtreiber 33 nach Ablauf von ST festgesetzt, und die Potentiale der in Fig. 23 ge zeigten Schreibdatenleitungen 163a und 163b ändern sich ge mäß den Schreibdaten INTD auf einen Hochpegel und einen Tiefpegel.

Die Einzelimpuls-Erzeugungsschaltung 191 erzeugt ein Einzel impulssignal mit einer vorgeschriebenen Impulsbreite in Re aktion auf ein Zunehmen des Ausgangs aus dem Inverter 225. Nach Ablauf von 2T ab der Erzeugung des Einzelimpulses aus der Einzelimpuls-Erzeugungsschaltung 191 wird ein Schreib-/Lesebestimmungssignal ΦRW erzeugt. Zu dieser Zeit ist das Blockauswahlsignal Φb1 bereits auf einem Hochpegel, das heißt im Auswahlzustand, gewesen. Daher ist es möglich, daß Schreib-/Lesebestimmungssignal ΦRW für einen vorge schriebenen Zeitabschnitt von einem Zeitpunkt, bevor die in ternen Schreibdaten INTD festgesetzt wurden, bis zu einem Zeitpunkt, nachdem die internen Schreibdaten festgesetzt sind, durch geeignetes Einstellen der Impulsbreite und des Timings zur Erzeugung des aus der Einzelimpuls-Erzeugungs schaltung 191 erzeugten Impulses auf einen Hochpegel fest zusetzen. Das Datenschreiben wird in demjenigen Zeitab schnitt durchgeführt, in welchem die internen Schreibdaten INTD festgelegt werden und das Schreib-/Lesebestimmungssi gnal ΦRW auf einem Hochpegel ist. Wenn die internen Schreib daten INTD im festgesetzten Zustand sind und das interne Schreib-/Lesebestimmungssignal ΦRW auf einem Tiefpegel ist, dann wird die Bitleitung mit kleinerem Potential durch die in Fig. 23 gezeigte Vorladeschaltung vorgeladen.

Mittels des vorstehend beschriebenen Aufbaus können die Vor ladeschaltungen 162a und 162b in den Betriebszustand ver setzt werden.

Fig. 28 zeigt ein anderes Verfahren zum Vorladen der Bit leitung mit kleinerem Potential. Bei dem in Fig. 28 darge stellten Verfahren hat das Schreib-/Lesebestimmungssignal NRW dieselbe Zeitbreite wie das interne Schreibentsperrsi gnal. Ein Einzelimpuls wird nicht erzeugt. Nur die Verzöge rungszeit der internen Schreibdaten wird vergrößert. Selbst wenn das Schreib-/Lesebestimmungssignal ΦRW einen Tiefpegel erreicht, werden in diesem Fall die Schreibdaten auf den in ternen Schreibdatenleitungen 163a und 163b im festgesetzten Zustand behalten. Das Vorladen der Bitleitung mit dem kleineren Potential wird durch Verwenden der festgesetzten Schreibdaten durchgeführt. Bei dem in Fig. 28 gezeigten Verfahren ist es nicht notwendig, einen Einzelimpuls zu er zeugen. Daher kann die Bitleitung mit dem kleineren Poten tial mittels eines einfacheren Schaltungsaufbaus leicht vor geladen werden.

Fig. 29 zeigt einen Schaltungsaufbau, welcher das in Fig. 28 gezeigte Verfahren zum Vorladen der Bitleitung reali siert. In Fig. 29 sind die Abschnitte, die denjenigen der Fig. 28 entsprechen, mit denselben Bezugszeichen bezeich net. Bei dem in Fig. 29 gezeigten Aufbau ist kein internes Schreibentsperrsignal an daß NAND-Gatter 215a in der ersten Stufe des lokalen Schreibtreibers 33 gelegt. Daher werden die internen Schreibdaten INTD (INT/D) solange nicht in einen nicht festgesetzten Zustand versetzt, bis die durch den globalen Schreibtreiber 31 und den lokalen Schreibtrei ber 33 vorgesehene Verzögerungszeit vergangen ist, nachdem das interne Schreibentsperrsignal deaktiviert wurde. Selbst wenn daher das Schreib-/Lesebestimmungssignal ΦRW auf einen Tiefpegel abnimmt, wie in Fig. 30 dargestellt, werden die internen Schreibdaten INTD noch im festgesetzten Zustand ge halten, wie es in Fig. 30 gezeigt ist. Daher kann die Vor ladeoperation während dieses Zeitabschnitts ausgeführt wer den.

Selbst wenn unter Bezugnahme auf Fig. 30 insbesondere der Ausgang aus dem Inverter 225 einen Tiefpegel erreicht und der Ausgang des NAND-Gatters 210 in der ersten Stufe des globalen Schreibtreibers 31 auf einen Hochpegel festgelegt ist, werden die internen Schreibdaten INTD (INT/D) in Reak tion auf den Ausgang des NAND-Gatters 210 bis zum Ablauf von 10T ab dem Abnehmen des Ausgangs des Inverters 225 auf den Tiefpegel nicht auf einen Hochpegel festgesetzt. Daher sind die internen Schreibdaten INTD (INT/D) noch im festgesetzten Zustand, selbst wenn nach dem Ablauf von 2T ab dem Abnehmen des Ausgangs des Inverters 225 auf den Tiefpegel das Schreib-/Lesebestimmungssignal ΦRW auf einen Tiefpegel abnimmt. Daher kann die Bitleitung mit dem kleineren Poten tial ohne Hinzufügen irgendeines komplizierten Schaltungs aufbaus leicht vorgeladen werden.

Beim Aufbau der Fig. 29 wird eine Gatterverzögerung von einer Stufe in der Lese-/Schreibermittlungsschaltung 170 er zeugt. Daher besteht die Möglichkeit, daß das Vorladen aus geführt wird, während das Schreibgatter 151 (siehe Fig. 23) leitend ist. In diesem Fall kann ein derartiges Vorladen, während das Schreibgatter 151 leitend ist, durch Einfügen einer Gatterschaltung (Pufferschaltung) mit derselben Ver zögerungszeit wie der durch die Lese-/Schreibermittlungs schaltung 170 vorgesehenen Verzögerungszeit in den Aus gangsabschnitt der Steuersignal-Erzeugungsschaltung 192 verhindert werden.

Wie vorstehend beschrieben, wird gemäß diesem Bitleitungs- Vorladeverfahren das Bitleitungspotential durch die Lese datenleitung unter Verwendung der internen Schreibdaten nach Beendigung des Schreibens vorgeladen, so daß das Bitlei tungspotential nach Beendigung des Schreibens schnell wiederhergestellt werden kann, das heißt, die zum Aus gleichen notwendige Zeit kann kürzer gemacht werden, wobei das Datenlese-Timing des Leszyklus nach einem Schreibzyklus frühzeitiger erfolgen kann, wobei der Spielraum zur Schreib wiederherstellung vergrößert und damit die Zugriffszeit ver kleinert werden kann.

Es ist erforderlich, nur zwei Vorladeschaltungen für einen Block vorzusehen, so daß die eingenommene Fläche des Chips nicht vergrößert wird und die Vorladeschaltung mit aus reichendem Spielraum gebildet werden kann.

Das Element zum Hochziehen der Bitleitung

Fig. 31 zeigt einen Grundaufbau eines Elements zum Hoch ziehen der Bitleitung gemäß der vorliegenden Erfindung. Unter Bezugnahme auf Fig. 31 sind für Bitleitungen 155a und 155b vorgesehen: ein Schreibgatter 151, eine Bitleitungs- Lastschaltung 157 und ein Bitleitungs-Ausgleichstransistor 159. Diese Bestandteile sind dieselben wie diejenigen, wel che in Fig. 23 dargestellt sind. Die entsprechenden Ab schnitte sind mit denselben Bezugszeichen bezeichnet, und ihre detaillierte Beschreibung wird nicht wiederholt.

Unter Bezugnahme auf Fig. 31 ist für das Bitleitungspaar 155a und 155b ferner ein Element zum Hochziehen der Bitlei tung 240 vorgesehen. Das Element zum Hochziehen der Bitlei tung 240 enthält einen p-Kanal-MOS-Transistor 241, dessen einer Leitungsanschluß mit einem ersten Stromversorgungs potential Vcc verbunden ist, dessen Gate mit der Bitleitung 155b verbunden ist und dessen anderer Leitungsanschluß mit der Bitleitung 155a verbunden ist, und einen p-Kanal-MOS- Transistor 242, dessen einer Leitungsanschluß mit dem ersten Stromversorgungspotential Vcc verbunden ist, dessen Gate mit der Bitleitung 155a verbunden ist und dessen anderer Lei tungsanschluß mit der Bitleitung 155b verbunden ist. Die Transistoren 241 und 242 bilden eine Verriegelungsschaltung. Der Betrieb wird beschrieben werden.

Es wird vorausgesetzt, daß in die Bitleitung 155a Hochpegel daten geschrieben sind und daß in die Bitleitung 155b Tief pegeldaten geschrieben sind. In diesem Fall ist das Poten tial der Schreibdatenleitung 163a auf einem Hochpegel und das Potential der Schreibdatenleitung 163b auf einem Tief pegel. Diese Potentiale werden durch das Schreibgatter 151 an die Bitleitungen 155a und 155b übertragen. Zur Zeit eines Datenschreibens ist das Signal ΦW auf einem Hochpegel, und sowohl der Ausgleichstransistor 159 als auch die Transi storen 185a und 185b der Bitleitungs-Lastschaltung 157 sind ausgeschaltet. Die Bitleitung 155b wird durch den Transistor 186b des Schreibgatters 151 auf das zweite Stromversorgungs potential Vee entladen. Indessen wird die Bitleitung 155a durch den Transistor 186a auf den Pegel des ersten Stromver sorgungspotentials Vcc aufgeladen. Zu dieser Zeit wird das Bitleitungs-Ladepotential um die Schwellenspannung des Tran sistors 186a kleiner. Ferner nimmt aufgrund des Einschalt widerstands des Schreibgatter-Transistors das Potential der Bitleitung mäßig zu. Wenn daher im vorhergehenden Zyklus Tiefpegeldaten in die Bitleitung 155a geschrieben worden sind, dann kann das Potential der Bitleitung 155a nicht aus reichend vergrößert werden und dann kann das in die Spei cherzelle geschriebene Datensignalpotential klein sein, wo bei sich eine instabile Datenspeicherung in der Speicher zelle ergibt.

Zu dieser Zeit ist im Element zum Hochziehen der Bitleitung 240 der Leitwert des Transistors 242 verkleinert, da das Po tential der Bitleitung 155a zunimmt, wogegen der Leitwert des Transistors 241 vergrößert ist, da das Potential der Bitleitung 155b abnimmt, und daher schaltet er ein. Daher wird die Bitleitung 155a auf den Pegel des ersten Stromver sorgungspotentials Vcc sicher hochgezogen, und daher können Daten mit genauem Signalpotential in die Speicherzelle ge schrieben werden.

Da die gemäß den Schreibdaten auf das Hochpotential ange hobene Bitleitung kein Ziehen (Aufnehmen) von Strom durch die Speicherzelle erfährt, kann das Bitleitungspotential mit dem höheren Potential etwa auf dem Pegel des ersten Strom versorgungspotentials Vcc gehalten werden, selbst wenn die Verriegelungsfähigkeit des Elements zum Hochziehen der Bit leitung 240 klein ist.

Zu dieser Zeit des Datenlesens sind die Potentiale der Bit leitungen 155a und 155b ausreichend groß, und die Transi storen 241 und 242 sind beinahe ausgeschaltet. Selbst wenn in diesem Fall der Transistor, dessen Gate mit der Bitlei tung des Tiefpegels verbunden ist, einschaltet, wird nur das Bitleitungspotential des Hochpegels hochgezogen, und daher erfolgt kein Einfluß auf eine Datenleseoperation.

Fig. 32 zeigt eine Modifikation des Elements zum Hochziehen der Bitleitung. Bei dem in Fig. 32 gezeigten Aufbau ist ein npn-Bipolartransistor 243 vorgesehen, dessen Kollektor und dessen Basis mit einem ein erstes Stromversorgungspotential Vcc zuführenden Knoten verbunden sind und dessen Emitter mit einem Leitungsanschluß von Transistoren 241 und 242 verbun den ist. Der Bipolartransistor 243 überträgt das Potential Vcc-VBE an ein Element zum Hochziehen der Bitleitung 240. In diesem Fall kann zur Zeit eines Datenschreibens das Poten tial einer der Bitleitungen 155a und 155b mit höherem Pegel auf Vcc-VBE festgesetzt sein, wobei die Potentialamplitude der Bitleitungen zur Zeit des Datenschreibens verkleinert und daher der Spielraum für eine Schreibwiederherstellung vergrößert werden kann.

Wenn durch das Schreibgatter 151 Daten zu schreiben sind, dann können die Bitleitungen 155a und 155b manchmal durch die Transistoren 186a und 186b nicht ausreichend getrieben und können die Schreibdaten nicht ausreichend vergrößert werden (aufgrund des Einschaltwiderstandes des Schreib gatters). Jedoch wird unter Bezugnahme auf Fig. 32 das Potential der Bitleitung mit dem größeren Potential der Bitleitungen 155a und 155b direkt durch das Element zum Hochziehen der Bitleitung 240 hochgezogen, wobei das Poten tial der Hochpegel-Bitleitung sicher hochgezogen werden kann und daher die Daten in die Speicherzelle genau geschrieben werden können, selbst wenn Umkehrdaten (welche entgegenge setzt zu den Daten des vorhergehenden Zyklus sind) geschrie ben werden.

Anstelle des in Fig. 32 gezeigten Bipolartransistors 243 kann ein als Diode geschalteter MOS-Transistor verwendet werden. Als Versorgungsquelle für das erste Stromversor gungspotential Vcc kann eine Stromversorgungsleitung nur für das Hochziehen der Bitleitung verwendet werden. Wenn die Stromversorgungsleitung separat von der Leitung zur Strom versorgung der Speicherzelle vorgesehen ist, dann kann das Bitleitungspotential ohne irgendeinen Einfluß auf das Strom versorgungspotential an der Speicherzelle hochgezogen wer den.

Die redundante Schaltung

Fig. 33 zeigt einen speziellen Aufbau des in Fig. 1 darge stellten X-Decodierers. Unter Bezugnahme auf Fig. 33 ent hält ein X-Decodierer 24 eine normale X-Decodierschaltung 250 und eine redundante Decodierschaltung 260. In der in Fig. 1 dargestellten Speicherebene 1 sind normale Wortlei tungen und redundante Wortleitungen vorgesehen. Wenn eine normale Wortleitung defekt ist, dann wird die defekte nor male Wortleitung durch eine redundante Wortleitung ersetzt. Zum Auswählen der redundanten Wortleitung ist die redundante Decodierschaltung 260 vorgesehen.

Die normale Decodierschaltung 250 enthält ein 2-Eingangs- NAND-Gatter 251, welches 1 Bit eines Vordecodiersignals IN1 aus dem X-Vordecodierer 18 und 1 Bit eines Vordecodiersi gnals IN2 empfängt, ein NOR-Gatter 252, welches einen Aus gang aus dem NAND-Gatter 251 und 1 Bit eines Vordecodiersi gnals IN3 empfängt, einen Inverter 253, welcher einen Aus gang aus dem NOR-Gatter 252 empfängt, und einen Inverter 254, welcher einen Ausgang aus dem Inverter 253 empfängt. Ein Wortauswahlsignal zum Auswählen einer Hauptwortleitung MWL wird vom Inverter 254 erzeugt. Der normale Decodierer 250 ist entsprechend jeder Hauptwortleitung MWL vorgesehen.

Die redundante Decodierschaltung 260 enthält einen Inverter 261a, welcher 1 Bit des Vordecodiersignals IN1 empfängt, einen Inverter 261b, welcher 1 Bit des Vordecodiersignals IN2 empfängt, einen Inverter 261c, welcher 1 Bit des Vorde codiersignals IN3 empfängt, ein NOR-Gatter 262, welches Aus gänge der Inverter 261a und 261b empfängt, ein NAND-Gatter 263, welches einen Ausgang aus dem NOR-Gatter 262 und einen Ausgang aus dem Inverter 261c empfängt, und einen Inverter 264, welcher einen Ausgang aus dem NAND-Gatter 263 empfängt. Ein Signal zum Auswählen einer redundanten Hauptwortleitung RMWL wird vom Inverter 264 erzeugt.

Jedes Vordecodiersignal IN1, IN2 und IN3 enthält 4 Bits. Wenn eine defekte Wortleitung vorhanden ist, dann muß eine Adresse der defekten Wortleitung programmiert werden. Zum Programmieren der Adresse der defekten Wortleitung sind vier Inverter 261a, vier Inverter 261b und vier Inverter 261c für die entsprechenden Eingangsvordecodiersignale IN1, IN2 und IN3 vorgesehen. Zur Zeit des Programmierens wird ein Inver ter für die entsprechenden Vordecodiersignale ausgewählt. In diesem Beispiel treibt der X-Vordecodierer 18 die 12 Inver ter der redundanten Decodierschaltung 260. Der Inverter weist jedoch eine ähnliche Treibfähigkeit wie ein NAND-Gat ter und ein NOR-Gatter auf, selbst wenn die Transistorgröße kleiner als die Transistorgröße des NAND-Gatters und des NOR-Gatters gemacht wird. Daher ist die Lastkapazität des X- Vordecodierers 18 klein, und daher kann der X-Vordecodierer 18 das Vordecodiersignal mit hoher Geschwindigkeit treiben. Wenn ferner die Lastkapazität des X-Vordecodierers 18 ver kleinert wird, kann auch der Stromverbrauch verkleinert wer den.

ES gibt vier Stufen von Gattern in der normalen Decodier schaltung 250. Es gibt ferner vier Stufen von Gattern in der redundanten Decodierschaltung 260. Daher können die normale Decodierschaltung 250 und die redundante Decodierschaltung 260 dieselbe Verzögerungszeit aufweisen. Daher kann die Ein richtung mit derselben Geschwindigkeit betrieben werden, wenn eine normale Hauptwortleitung ausgewählt wird und wenn eine redundante Hauptwortleitung ausgewählt wird.

Fig. 34 zeigt den schematischen Aufbau eines X-Vordeco dierers. Unter Bezugnahme auf Fig. 34 enthält ein X-Vor decodierer 18 eine Vordecodierschaltung 18a zum Vordeco dieren von Adressenbits X0 bis X1 aus einem Adressenein gangspuffer, eine Vordecodierschaltung 18b zum Vordecodieren von Adressenbits X2 und X3 aus dem Adresseneingangspuffer, und eine Vordecodierschaltung 18c zum Vordecodieren von Adressenbits X4 und X5 aus dem Adresseneingangspuffer. Ein Vordecodiersignal m<0i< wird von der Vordecodierschaltung 18a erzeugt, wobei i=0-3. Das Vordecodiersignal m<0i< aus der Vordecodierschaltung 18a entspricht dem in Fig. 33 ge zeigten Vordecodiersignal IN1.

Ein Vordecodiersignal m<1j< wird von der Vordecodierschal tung 18b erzeugt, wobei j=0-3. Das Vordecodiersignal m<1j< aus der Vordecodierschaltung 18b entspricht dem in Fig. 33 gezeigten Vordecodiersignal IN2.

Ein Vordecodiersignal M<k< wird von der Vordecodierschaltung 18c erzeugt, wobei k=0-3. Das Vordecodiersignal M<k< ent spricht dem in Fig. 33 gezeigten Vordecodiersignal IN3.

Fig. 35 zeigt den detaillierten Aufbau der in Fig. 33 dar gestellten normalen Decodierschaltung 250. Unter Bezugnahme auf Fig. 35 empfängt ein NAND-Gatter 251 die Adressenbits m<0i< und m<1j<. Ein NOR-Gatter 252 empfängt einen Ausgang aus dem NAND-Gatter 251 und das Adressenbit M<k<. Ein In verter 253 enthält einen p-Kanal-MOS-Transistor PM, dessen einer Leitungsanschluß mit einem ersten Stromversorgungs potential Vcc verbunden ist, dessen Gate so geschaltet ist, daß es einen Ausgang aus dem NOR-Gatter 252 empfängt, und dessen anderer Leitungsanschluß mit einem Ausgangsknoten verbunden ist; einen n-Kanal-MOS-Transistor NM, dessen einer Leitungsanschluß mit dem Ausgangsknoten verbunden ist, des sen Gate so geschaltet ist, daß es den Ausgang des NOR-Gat ters 252 empfängt, und dessen anderer Leitungsanschluß so geschaltet ist, daß er ein zweites Stromversorgungspotential Vee durch ein Schmelzelement Fu empfängt; und einen großen Widerstand R, der zwischen dem Ausgangsknoten und dem das erste Stromversorgungspotential zuführenden Knoten vorge sehen ist.

Wenn eine normale Decodierschaltung 250 entsprechend einer normalen (nicht defekten) Wortleitung vorgesehen ist, dann ist das Schmelzelement Fu in einem leitenden Zustand, und der Inverter 253 invertiert und verstärkt den Ausgang aus dem NOR-Gatter 252. Wenn die mit der normalen Decodier schaltung 250 verbundene Hauptwortleitung eine defekte Hauptwortleitung ist, dann wird das Schmelzelement Fu durch gebrannt, beispielsweise durch Laserbrennen. Der Ausgangs knoten des Inverters 253 wird mittels des Widerstands R auf den Pegel des ersten Stromversorgungspotentials Vcc hoch gezogen. Daher ist der Ausgang des Inverters 254 auf einen Tiefpegel festgelegt, wobei er die Auswahl einer defekten Wortleitung verhindert.

Die Größe eines Transistors in einem Inverter kann kleiner als diejenige eines Transistors in einem NAND-Gatter und einem NOR-Gatter gemacht werden. Daher kann das Schmelz element Fu mit ausreichendem Flächenspielraum angeordnet werden. Wenn ein Schmelzelement beispielsweise am Ausgang des NAND-Gatters 251 vorgesehen ist, dann kann das folgende Problem erwachsen. Die Transistorgröße des NAND-Gatters 251 und des NOR-Gatters 252 ist nämlich größer als die Transi storgröße des Inverters, und die Anzahl von Elementen der Gatter ist größer. Wenn daher ein Schmelzelement in diesem Abschnitt vorgesehen ist, dann ist kein ausreichender Platz vorhanden und ein Kurzschluß einer Signalleitung wahrschein lich, welcher durch Versprühen des Schmelzelements auftritt, wenn das Schmelzelement durchgebrannt wird. Das kann zu einem Fehler beim Programmieren führen.

Fig. 36A zeigt einen speziellen Aufbau der in Fig. 33 dar gestellten redundanten Decodierschaltung. Unter Bezugnahme auf Fig. 36A sind Inverter 261aa, 261ab, 261ac und 261ad, welche Adressenbits m<00<, m<01<, m<02< und m<03< empfangen, parallel vorgesehen. Die Ausgänge aus den Invertern 261aa bis 261ad werden durch Schmelzelemente F00 bis F03 an eine Signalleitung 275 übertragen. Die Inverter 261aa und 261ad entsprechen dem in Fig. 33 gezeigten Inverter 261a. Wenn die redundante Decodierschaltung verwendet wird, dann ist nur eines der Schmelzelemente F00 bis F03 leitend gemacht, und die anderen Schmelzelemente sind durchgebrannt.

Entsprechend dem in Fig. 33 dargestellten Inverter 261b sind Inverter 261ba bis 261bd vorgesehen. Die Inverter 261ba bis 261bd empfangen Adressenbits m<10< bis m<13<. Die Aus gänge aus den Invertern 261ba bis 261bd werden durch Schmelzelemente F10 bis F13 an eine Signalleitung 274 über tragen. Wenn die redundante Speicherzelle verwendet wird, dann ist nur eines der Schmelzelemente F10 bis F13 leitend gemacht, und die verbleibenden Schmelzelemente sind durch gebrannt. Die Signale auf den Signalleitungen 275 und 274 werden an ein NOR-Gatter 262 übertragen.

Entsprechend dem in Fig. 33 gezeigten Inverter 261c sind Inverter 261ca bis 261cd parallel vorgesehen, welche In verter entsprechende Adressenbits M<0< bis M<3< empfangen. Die Ausgänge aus den Invertern 261ca bis 261cd werden durch Schmelzelemente F0 bis F3 an eine Signalleitung 278 über tragen. Die Signale auf den Leitungen 277 und 278 werden an ein NAND-Gatter 263 übertragen. Eines der Schmelzelemente F0 bis F3 ist leitend gemacht, wenn eine redundante Speicher zelle verwendet wird, und die anderen Schmelzelemente sind durchgebrannt.

Eine Ersatzaktivierungsschaltung 270 ist zum Steuern einer Aktivierung/Deaktivierung der redundanten Decodierschaltung vorgesehen. Die Ersatzaktivierungsschaltung 270 enthält ein Schmelzelement 272, welches zwischen einer Signalleitung 279 und einem ein erstes stromversorgungspotential Vcc vorsehen den Knoten vorgesehen, und einen Inverter 271 zum Inver tieren eines Signals auf der Signalleitung 279. Eine Aus gangssignalleitung 280 des Inverters 271 ist mit einem Knoten verbunden, welcher das andere Stromversorgungspoten tial der Inverter 261aa bis 261ad und 261ba bis 261bd zu führt. Die Signalleitung 279 ist mit einem das Stromversor gungspotential zuführenden Knoten der Inverter 261ca und 261cd verbunden. Die Ersatzaktivierungsschaltung 270 steuert das Stromversorgungspotential der die Adressenbits emp fangenden Inverter in Abhängigkeit davon, ob die redundante Decodierschaltung verwendet/nicht verwendet wird. Indessen kann die Ersatzaktivierungsschaltung 270 durch ein Schmelz element 272, einen großen Widerstand RZ, welcher mit dem Schmelzelement 272 in Reihe geschaltet ist, und zwei Stufen von Invertern 271a und 271b, wie in Fig. 36B gezeigt, ge bildet sein. Bei diesem Aufbau kann ein Schweben der Signal leitung 279, wenn das Schmelzelement 272 durchgebrannt ist, verhindert werden. Der Betrieb wird beschrieben werden.

Wenn eine redundante Speicherzelle verwendet wird, das heißt, wenn die redundante Decodierschaltung betrieben wird, dann ist das Schmelzelement 272 in der Ersatzaktivierungs schaltung 270 leitend gemacht. Folglich erreicht das Poten tial der Signalleitung 279 den Pegel des ersten Stromver sorgungspotentials Vcc, wogegen das Potential der Signal leitung 280 den Pegel des zweiten Stromversorgungspotentials Vee erreicht. Gemäß der Adresse der defekten Wortleitung wird ein Schmelzelement in jeder der Schmelzelementegruppen F00 bis F03, F10 bis F13 und F0 bis F3 leitend gemacht, und die anderen Schmelzelemente werden durchgebrannt. Somit ist die Adresse der defekten Wortleitung in der redundanten De codierschaltung programmiert.

Es wird nun angenommen, daß nur die Schmelzelemente F00, F10 und F0 so programmiert sind, daß sie leitend sind. In diesem Beispiel erreicht der Ausgang der redundanten Decodierschal tung 260 einen Hochpegel und wird eine redundante Hauptwort leitung ausgewählt, wenn die Adressenbits m<00< und m<10< einen Hochpegel erreichen und wenn M<0< einen Tiefpegel er reicht. Die Potentiale der Signalleitungen 274 und 275 er reichen nämlich beide einen Tiefpegel, die Potentiale der Signalleitungen 276 und 277 erreichen beide einen Hochpegel, der Ausgang des NAND-Gatters 263 erreicht einen Tiefpegel, und der Ausgang des Inverters 264 erreicht einen Hochpegel.

Wenn keine defekte Speicherzelle vorhanden ist, dann ist das Schmelzelement 272 in der Ersatzaktivierungsschaltung 270 durchgebrannt. Die anderen Schmelzelemente F00 bis F03, F10 bis F13 und F0 bis F3 sind leitend gemacht. In diesem Zu stand ist die Signalleitung 279 in einen Schwebezustand ver setzt. Beim Betrieb erreicht eines der Adressenbits M<0< bis M<3< einen Hochpegel. Daher wird die Signalleitung 278 auf den Pegel des zweiten Stromversorgungspotentials Vee ent laden, und der p-Kanal-MOS-Transistor im Inverter 261c (einer der Inverter 261ca bis 261cc) wird leitend gemacht (da 3 Bits der Adressenbits M<0< bis M<3< auf einem Tief pegel sind), und daher wird die Signalleitung 279 durch diesen MOS-Transistor, der leitend gemacht ist, entladen. Folglich erreicht der Ausgang des Inverters 271 stabil einen Hochpegel, wobei die Ausgänge aus den Invertern 261aa bis 261ad und 261ba bis 261bd, welche an den das Stromversor gungspotential zuführenden Knoten das Signalpotential auf der Signalleitung 280 empfangen, unabhängig vom Wert des Adressenbits den Hochpegel Vcc erreichen, wobei die Poten tiale der Signalleitungen 274 und 275 einen Hochpegel er reichen und der Ausgang des NOR-Gatters 262 einen Tiefpegel erreicht. Der Ausgang des NAND-Gatters 263 erreicht einen Hochpegel, da beide Eingänge auf einem Tiefpegel sind, und der Ausgang aus dem Inverter 264 erreicht einen Tiefpegel. Daher wird die redundante Speicherzelle in einen normalen Nichtauswahlzustand versetzt.

Wie vorstehend beschrieben, ist es nur notwendig, das Schmelzelement 272 der Ersatzaktivierungsschaltung 270 durchzubrennen, wenn die redundante Speicherzelle nicht verwendet wird. Daher kann die Anzahl von durchzubrennenden Schmelzelementen verkleinert und der Prozeß zum Program mieren der Adresse der defekten Wortleitung vereinfacht werden.

Da ferner die Schmelzelemente nur für die entsprechenden Inverter vorgesehen sind, können die Schmelzelemente mit ausreichendem Freiraum angeordnet werden. Folglich kann ein durch Versprühen eines durchgebrannten Schmelzelements ver ursachter Kurzschluß sicher vermieden werden.

Bei dem in Fig. 36A gezeigten Aufbau kann ein Widerstands element mit großem Widerstand so vorgesehen sein, daß es das Potential der Signalleitung 279 auf den Pegel des zweiten Stromversorgungspotentials Vee in der Ersatzaktivierungs schaltung 270 herunterzieht.

Wie vorstehend beschrieben, wird die Ausgangslast des X- Vordecodierers nicht sehr vergrößert, selbst wenn die In verter entsprechend den jeweiligen Adressenbits vorgesehen sind, da die Inverter in der Eingangsstufe der redundaten Decodierschaltung vorgesehen sind, und daher kann das Vor decodiersignal mit hoher Geschwindigkeit festgesetzt werden. Da ferner die Ausgangslast des X-Vordecodierers klein ist, ist sein Stromverbrauch klein.

Wenn die redundante Speicherzelle nicht verwendet wird, dann wird das Stromversorgungspotential der Eingangsstufe der re dundanten Decodierschaltung gesteuert, und daher kann die Erzeugung eines durch die Inverter der Eingangsstufe flie ßenden Durchgangsstroms verhindert werden, was zu einer wesentlichen Verkleinerung des Stromverbrauchs führt. Da die Inverter nur entsprechend den Vordecodiersignalbits vorgese hen sind, ist das Layout einfach, und die Besetzungsfläche kann verkleinert werden.

Fig. 37 zeigt eine Modifikation der Bestandteile der redun danten Decodierschaltung. In Fig. 37 sind Abschnitte, die der in Fig. 36 dargestellten redundanten Decodierschaltung entsprechen, mit denselben Bezugszeichen bezeichnet. Die in Fig. 37 gezeigte redundante Decodierschaltung kann zwei re dundante Wortleitungen (redundante Hauptwortleitungen) RWLa und RWLb auswählen. Die Bestandteile bezüglich der redundan ten Wortleitungen RWLa und RWLb sind zur Identifizierung mit entsprechenden Suffixen a und b versehen.

Zwischen Signalleitungen 275a und Ausgangsabschnitten von Invertern 261aa bis 261ad sind entsprechende Schmelzelemente F00a bis F03a vorgesehen. Zwischen einer Signalleitung 275b und Ausgängen der Inverter 261aa bis 261ad sind entsprechen de Schmelzelemente F00b bis F03b vorgesehen. Zwischen einer Signalleitung 274a und Ausgangsabschnitten der Inverter 261ba bis 261bd sind entsprechende Schmelzelemente F10a bis F13a vorgesehen. Zwischen einer Signalleitung 274b und Aus gängen der Inverter 261ba bis 261bd sind entsprechende Schmelzelemente F10b bis F13b vorgesehen. Zwischen einer Si gnalleitung 276a und Ausgangsabschnitten der Inverter 261ca bis 261cd sind entsprechende Schmelzelemente F0a bis F3a vorgesehen. Zwischen einer Signalleitung 276b und Ausgangs abschnitten der Inverter 261ca bis 261cd sind entsprechende Schmelzelemente F0b bis F3b vorgesehen. Die Signalleitungen 275a und 274a sind mit einem Eingangsabschnitt eines NOR- Gatters 262a verbunden. Die Signalleitung 276a und eine Aus gangssignalleitung 277a des NOR-Gatters 262a sind mit einem Eingangsabschnitt eines NAND-Gatters 263a verbunden. Ein Ausgang des NAND-Gatters 263a wird an den Inverter 264a übertragen. Vom Inverter 264a wird ein Signal erzeugt, wel ches eine redundante Wortleitung RWLa treibt.

Für die Signalleitungen 274a und 275a sind entsprechende p- Kanal-MOS-Transistoren 291a und 292a vorgesehen, welche in Reaktion auf ein Ausgangssignal NX1 aus einer redundanten Auswahlsignal-Erzeugungsschaltung 285 leitend gemacht wer den. Für die Signalleitung 276a ist ein n-Kanal-MOS-Transi stor 293a vorgesehen, welcher in Reaktion auf ein Ausgangs signal PX1 aus der redundanten Auswahlsignal-Erzeugungs schaltung 285 leitend gemacht wird. Wenn die Transistoren 291a und 292a leitend gemacht sind, dann laden sie die Si gnalleitungen 274a und 275a auf den Pegel eines ersten Stromversorgungspotentials Vcc auf. Wenn der Transistor 293a leitend gemacht ist, dann entlädt er die Signalleitung 276a auf den Pegel eines zweiten Stromversorgungspotentials Vee.

Für die Signalleitungen 274b und 275b sind entsprechende p- Kanal-MOS-Transistoren 291b und 292b vorgesehen, welche in Reaktion auf ein Ausgangssignal NX2 aus der redundanten Aus wahlsignal-Erzeugungsschaltung 285 leitend gemacht werden. Für die Signalleitung 276b ist ein n-Kanal-MOS-Transistor 293b vorgesehen, welcher in Reaktion auf ein Ausgangssignal PX2 aus der redundanten Auswahlsignal-Erzeugungsschaltung 285 leitend gemacht wird. Wenn die Transistoren 291b und 292b leitend gemacht sind, dann laden sie die Signallei tungen 274b und 275b auf den Pegel des ersten Stromversor gungspotentials Vcc auf. Wenn der Transistor 293b leitend gemacht ist, dann entlädt er die Signalleitung 276b auf den Pegel des zweiten Stromversorgungspotentials Vee.

An eine das Stromversorgungspotential zuführende Signallei tung 279 der Inverter 261ca big 261cd wird ein Signal RSL aus der redundanten Auswahlsignal-Erzeugungsschaltung 285 übertragen. Der das Stromversorgungspotential zuführende Knoten der Inverter 261aa bis 261ad und 261ba bis 261bd ist mit der Ausgangssignalleitung 280 des Inverters 271 verbun den. Die Art und Weise der Verbindung ist dieselbe wie die jenige der in Fig. 36 dargestellten Inverter, und die das zweite Stromversorgungspotential zuführenden Knoten der In verter 261aa bis 261ad und 261ba bis 261bd sind mit der Si gnalleitung 280 verbunden, wogegen die das erste Stromver sorgungspotential zuführenden Knoten der Inverter 261ca bis 261cd mit der Signalleitung 279 verbunden sind.

Obwohl der detaillierte Aufbau später beschrieben werden wird, kann die redundante Auswahlsignal-Erzeugungsschaltung 285 den Pegel des Ausgangssignals mittels eines Schmelz elements festsetzen. Der Betrieb wird beschrieben werden.

Wenn keine defekte Wortleitung vorhanden ist, dann wird das Signal RSL aus der redundanten Auswahlsignal-Erzeugungs schaltung 285 auf einen Tiefpegel gesetzt, wobei die Signale NX1 und NX2 auf einen Tiefpegel und die Signale PX1 und PX2 auf einen Hochpegel gesetzt werden. Daher erreichen die Aus gangssignale aus den Invertern 261aa bis 261ad und 261ba bis 261bd unabhängig vom Pegel des Vordecodiersignals einen Hochpegel, wogegen die Ausgangssignale aus den Invertern 261ca und 261cd unabhängig vom Logikpegel des Vordecodiersi gnals einen Tiefpegel erreichen. Die Schmelzelemente zum Programmieren der Adresse der defekten Wortleitung sind alle leitend.

Indessen sind die für die Signalleitungen 274a, 274b, 275a, 275b, 276a und 276b vorgesehenen Transistoren 291a, 292a, 291b, 292b, 293a und 293b alle eingeschaltet. Folglich sind die Potentialpegel der Signalleitungen 274a, 274b, 275a und 275b Hochpegel, wogegen die Potentialpegel der Signallei tungen 276a und 276b Tiefpegel sind. Daher erreichen die Ausgänge aus den NAND-Gattern 263a und 263b einen Hochpegel, und die Signalausgänge zum Auswählen einer redundanten Wort leitung aus den Invertern 264a und 264b werden inaktiv ge halten.

Wenn wenigstens eine der redundanten Wortleitungen RWLa und RWLb verwendet wird, dann erreicht das Signal RSL aus der redundanten Auswahl signal-Erzeugungsschaltung 285 einen Hochpegel. Folglich werden die Inverter 261aa bis 261ad, 261ba bis 261bd und 261ca bis 261cd alle in einen Betriebs zustand versetzt.

Es wird vorausgesetzt, daß die redundante Wortleitung TWLa verwendet wird. In diesem Fall sind die Schmelzelemente F00a bis F03a und F0a bis F3a gemäß der Adresse der defekten Wortleitung programmiert. Das Ausgangssignal NX1 aus der redundanten Auswahlsignal-Erzeugungsschaltung 285 erreicht einen Hochpegel, und das Signal PX1 erreicht einen Tief pegel. Folglich sind die Transistoren 291a, 292a und 293a alle ausgeschaltet. Wenn in diesem Zustand eine defekte Wortleitung bestimmt wird, dann wird eine redundante Wort leitung RWLa bei einer Operation gewählt, welche derjenigen der in Fig. 36 gezeigten redundanten Decodierschaltung ähnlich ist.

Es wird vorausgesetzt, daß die redundante Wortleitung RWLb in diesem Zustand nicht verwendet wird. Die Schmelzelemente F00b bis F03b sind mit der Signalleitung 275b in Wired-OR- Schaltung verbunden. Die Schmelzelemente F10b bis F13b sind mit der Signalleitung 274b in Wired-OR-Schaltung verbunden, und die Schmelzelemente F0b bis F3b sind mit der Signallei tung 276b in Wired-OR-Schaltung verbunden. Die Transistoren 291b und 292b sind gemäß dem Signal NX2 eingeschaltet, und der Transistor 293b ist gemäß dem Signal PX2 eingeschaltet. In diesem Zustand ist der Ausgang des NAND-Gatters 263b un abhängig vom Zustand des Vordecodiersignals auf einem Hoch pegel, und die redundante Wortleitung RWLb wird nicht ge wählt. Wenn die Schmelzelemente F00b bis F03b, F10b bis F13b und F0b bis F3b, die mit der nicht verwendeten redundanten Wortleitung RWLb verbunden sind, alle leitend gemacht wer den, dann besteht die Möglichkeit eines Durchgangsstroms, da diese in Wired-OR-Schaltung geschaltet sind. Wenn das Vorde codiersignal m<00< auf einem Hochpegel ist, dann erreicht der Ausgang aus dem Inverter 261aa einen Tiefpegel, und die Ausgänge aus den anderen Invertern 261aa bis 261ad erreichen einen Hochpegel. Die Signalleitung 275b wird auf einen Hoch pegel gesetzt, wobei es möglich ist, daß ein Strom aus den Transistoren 291b und 292b in die Signalleitung 280 durch den eingeschalteten n-Kanal-MOS-Transistor des Inverters 261aa fließt. Ähnlich ist es möglich, daß ein Durchgangs strom aus dem das erste Stromversorgungspotential zuführen den Knoten in die Signalleitung 280 durch den eingeschalte ten p-Kanal-MOS-Transistor der Inverter 261ab bis 261ad hindurch und durch den eingeschalteten n-Kanal-MOS-Transi stor des Inverters 261aa hindurch fließt. Um die Erzeugung eines derartigen Durchgangsstroms zu verhindern und um den Stromverbrauch zu verkleinern, können die Schmelzelemente für die nicht verwendete redundante Wortleitung alle durch gebrannt sein.

Wenn sowohl die redundante Wortleitung RWLa als auch RWLb verwendet wird, dann sind die jeweiligen Schmelzelemente programmiert.

Bei der in Fig. 37 gezeigten redundanten Decodierschaltung können sich die Inverter der Eingangsstufe zwei redundante Wortleitungen teilen. Daher kann eine redundante Decodier schaltung mit kleiner Besetzungsfläche verwirklicht werden.

Fig. 39 zeigt ein Beispiel des Aufbaus der in Fig. 37 dar gestellten redundanten Auswahlsignal-Erzeugungsschaltung 285. Unter Bezugnahme auf Fig. 38 enthält die redundante Auswahlsignal-Erzeugungsschaltung 285 ein Schmelzelement 301a, welches zwischen einem ein erstes Stromversorgungs potential Vcc zuführenden Knoten und einem internen Knoten 315a vorgesehen ist; einen n-Kanal-MOS-Transistor 302a, wel cher zwischen dem Ausgangsknoten 315a und einem ein zweites Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist und welcher an seinem Gate das erste Stromversorgungspo tential Vcc empfängt; einen p-Kanal-MOS-Transistor 303a und einen n-Kanal-MOS-Transistor 304a, welche einen CMOS-Inver ter zum Invertieren eines Signalpotentials am Knoten 315a bilden; und einen n-Kanal-MOS-Transistor 305a, welcher in Reaktion auf das Signalpotential an einem Knoten 316a leitend gemacht wird, so daß er den Knoten 315a auf den Pegel des zweiten Stromversorgungspotentials Vee entlädt. Der Transistor 302a weist einen ausreichend großen Ein schaltwiderstand auf. Die Schaltung 285 enthält ferner einen p-Kanal-MOS-Transistor 306a und einen n-Kanal-MOS-Transistor 307a, welche einen CMOS-Inverter zum Invertieren des Signal potentials am Knoten 316a bilden. Durch diese Transistoren 306a und 307a wird ein Signal PX1 erzeugt. Vom Knoten 316a wird ein Signal NX1 erzeugt.

Um Signale PX2 und NX2 zu erzeugen, ist ein ähnlicher Aufbau wie derjenige für die Signale NX1 und PX1 vorgesehen. Die Pfade zum Erzeugen der Signale PX2 und NX2 sind mit dem Schaltungsaufbau zum Erzeugen der Signale PX1 und NX1 iden tisch, und daher sind entsprechende Abschnitte durch die selben Bezugszeichen bezeichnet, und die Bestandteile sind durch den Suffix b identifiziert.

Der Pfad zum Erzeugen eines Signals RSL enthält einen p- Kanal-MOS-Transistor 308, der an seinem Gate das Potential des Knotens 316a empfängt; einen p-Kanal-MOS-Transistor 310, welcher zwischen dem MOS-Transistor 308 und einem Knoten 317 vorgesehen ist und an seinem Gate das Potential an einem Knoten 316b empfängt; einen n-Kanal-MOS-Transistor 309, wel cher zwischen dem Knoten 317 und dem das zweite Stromversor gungspotential Vee zuführenden Knoten vorgesehen ist und an seinem Gate das Potential am Knoten 316a empfängt; und einen n-Kanal-MOS-Transistor 311, welcher zwischen dem Knoten 317 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist und an seinem Gate das Signalpotential des Knotens 316b empfängt. Die Transistoren 308 bis 311 bil den ein 2-Eingangs-NOR-Gatter. Ferner sind ein p-Kanal-MOS- Transistor 312 und ein n-Kanal-MOS-Transistor 313 vorgese hen, welche einen CMOS-Inverter zum Invertieren und Verstär ken des Signalpotentials am Knoten 317 bilden. Mittels der Transistoren 312 und 313 wird das Signal RSL erzeugt. Wenn keine defekte Wortleitung vorhanden ist und die redundante Wortleitung nicht verwendet wird, dann sind die Schmelzele mente 301a und 301b beide leitend gemacht. Folglich er reichen die Potentiale an den Knoten 315a und 315b den Hoch pegel des ersten Stromversorgungspotentials Vcc, und die Potentiale der Knoten 316a und 316b erreichen beide einen Tiefpegel. Die Transistoren 308 und 310 sind leitend ge macht, und die Transistoren 309 und 311 sind ausgeschaltet, und daher erreicht das Potential am Knoten 317 einen Hoch pegel und das Signal RSL einen Tiefpegel. Folglich wird der Inverter der Eingangsstufe des redundanten Decodierers (siehe Fig. 37) außer Betrieb gesetzt.

Da die Potentiale an den Knoten 316a und 316b beide auf einem Tiefpegel sind, erreichen die Signale PX1 und PX2 beide einen Hochpegel. Die Signale NX1 und NX2 sind auf einem Tiefpegel. Daher sind die in Fig. 37 gezeigten Tran sistoren 291a, 291b, 292a, 292b, 293a und 293b alle einge schaltet.

Nun wird das Schmelzelement 301a durchgebrannt. Zu dieser Zeit wird der Knoten 315a mittels des Transistors 302a auf den Pegel des zweiten Stromversorgungspotentials Vee ent laden. Der Potentialpegel des Knotens 316a nimmt zu. Wenn der Potentialpegel des Knotens 316a zunimmt, dann wird der Transistor 305a leitend gemacht, wobei er den Knoten 315a auf den Pegel des zweiten Stromversorgungspotentials Vee vollständig entlädt. Daher erreicht der Knoten 316a den Pegel des ersten Stromversorgungspotentials Vcc. Folglich erreicht das Signal PX1 den Tiefpegel des zweiten Stromver sorgungspotentials Vee. Im Ergebnis schaltet der in Fig. 37 gezeigte Transistor 293a aus und schalten die Transistoren 291a und 292a aus. Da das Potential am Knoten 316a auf einem Hochpegel ist, schaltet der Transistor 309 ein, wobei das Potential am Knoten 317 einen Tiefpegel und das Signal RSL den Hochpegel Vcc erreicht. Folglich werden die in Fig. 37 gezeigten Inverter in der Eingangsstufe alle in einen Be triebszustand versetzt. In diesem Zustand wird eine Deco dieroperation gemäß den Vordecodiersignalen ausgeführt.

Bei dem in den Fig. 37 und 38 gezeigten Aufbau teilen sich die Inverter der Eingangsstufe zum Auswählen zwei re dundante Wortleitungen. Die Anzahl der auszuwählenden redun danten Wortleitungen kann drei oder mehr betragen, da eine derartige Modifikation leicht durch Erweitern der in den Fig. 37 und 38 gezeigten Schaltung erreicht werden kann.

Die Spaltenverschiebungsredundanz

Fig. 39 zeigt den Aufbau des Y-Decodierers, der Speicher anordnung und des Abschnitts des lokalen X-Decodierers, wel che in Fig. 1 gezeigt sind. Unter Bezugnahme auf Fig. 39 ist dargestellt, daß eine Speicheranordnung 2 beispielsweise in vier IO-Blöcke IO#1 bis IO#4 eingeteilt ist. Die Anzahl von im Speicherblock 2 enthaltenen IO-Blöcken ändert sich gemäß der Anzahl von IO-Pins, das heißt der Anzahl von Bits der Mehrfachbitdaten. Die IO-Blöcke IO#1 bis IO# sind mit untereinander verschiedenen IO-Pins (Dateneingangs-/Daten ausgangs-Pins) verbunden.

Der lokale X-Decodierer 27 wählt eine Wortleitung in der Speicheranordnung des Speicherblocks 10 aus. Beispielsweise sind vier lokale X-Decodierschaltungen 38a bis 38d für eine Hauptwortleitung MWL. vorgesehen. Wenn die Hauptwortleitung MWL ausgewählt ist, dann sind die lokalen X-Decodierschal tungen 38a bis 38d entsperrt, wobei das VZ-Vordecodiersignal aus dem VZ-Decodierer decodiert und eine der Wortleitungen WL1 bis WL4 ausgewählt wird. Der Ausgang aus dem VZ-Deco dierer (siehe Fig. 1) enthält ein Blockauswahlsignal und ein Signal zum Auswählen von einer der vier Wortleitungen.

Der Y-Decodierer 6 (siehe Fig. 1) ist so dargestellt, daß er Spaltendecodierschaltungen CD1 bis CD4 enthält, welche entsprechend den entsprechenden IO-Blöcken IO1 bis IO4 vor gesehen sind. Es ist beispielsweise ein Aufbau gezeigt, bei welchem ein IO-Block 8 Bitleitungspaare enthält. Jede der Spaltendecodierschaltungen CD1 bis CD4 enthält eine NAND- Decodierschaltung 381, welche entsprechend dem Bitleitungs paar des entsprechenden IO-Blocks IO#1 bis IO#4 vorgesehen ist, wobei sie in Reaktion auf ein Blockauswahlsignal Φb1 (das vom Z-Decodierer der Fig. 1 erzeugt wird) entsperrt wird, so daß sie das Y-Vordecodiersignal aus dem Y-Vorde codierer (siehe Fig. 1) decodiert, einen Inverter 382 zum Invertieren eines Ausgangs aus der NAND-Decodierschaltung 381 und einen Inverter 383 zum Invertieren eines Ausgangs aus dem Inverter 382. Das Spaltenauswahlsignal aus den Spal tendecodierschaltungen CD1 bis CD4 ist an eine Spaltenver schiebungs-Redundanzschaltung gelegt. Die Spaltenverschie bungs-Redundanzschaltung 5 und der Y-Decodierer 6 ent sprechen der in Fig. 23 dargestellten Spaltenauswahlsignal- Erzeugungsschaltung 172. Die Spaltendecodierschaltungen CD1 bis CD4 wählen ein entsprechendes Bitleitungspaar aus den entsprechenden IO-Blöcken IO#1 bis IO#4 aus.

Die Fig. 40A und 40B zeigen einen schematischen Aufbau der Spaltenredundanzschaltung. Unter Bezugnahme auf Fig. 40A sind 8 Bitleitungspaare Bm1 bis Bm8 entsprechend Block dateneingangs-/Blockdatenausgangsschaltungen I/O#1 bis I/O#4 vorgesehen. Ein Ersatzbitleitungspaar SBP ist für die IO- Blöcke IO#1 bis IO#4 vorgesehen. Entsprechend jedem Bitlei tungspaar ist eine Schaltschaltung SW vorgesehen, welche eines von zwei benachbarten Bitleitungspaaren mit der Daten eingangs-/Datenausgangsschaltung I/O#m verbindet. Der Schal tungspfad der Schaltschaltung SW wird mittels eines Schmelz elements programmiert.

Wenn kein defektes Bitleitungspaar vorhanden ist, dann sind die Schaltschaltungen SW alle in denselben Schaltungszustand versetzt. Insbesondere sind die Bitleitungspaare Bm1 bis Bm8 mit den entsprechenden Blockdateneingangs-/Blockdatenaus gangsschaltungen IO/#m verbunden. Eine Auswahl/Nichtauswahl eines Bitleitungspaares wird gemäß dem Spaltenauswahlsignal aus dem Y-Decodierer bestimmt.

In diesem Zustand wird angenommen, daß das Bitleitungspaar B37 ein defektes Bitleitungspaar ist. In diesem Fall unter scheidet sich der entsprechend dem Bitleitungspaar B37 bis B48 vorgesehene Schaltpfad der Schaltschaltung SW von dem entsprechend den Bitleitungspaaren B11 bis B36 vorgesehenen Pfad der Schaltschaltungen SW, wie es in Fig. 40B gezeigt ist. Im Ergebnis ist das Bitleitungspaar B37 in einen normalen Nichtauswahlzustand versetzt, und statt dessen wird das Ersatzbitleitungspaar SBP verwendet. Es findet nur ein Schalten des Ausbreitungspfades des Spaltenauswahlsignals statt, und daher gibt es weder eine Signalausbreitungsver zögerung noch eine Vergrößerung der Zugriffszeit zum Zugrei fen auf das defekte Bitleitungspaar, und daher ist ein Hoch geschwindigkeitsbetrieb möglich.

Fig. 41 zeigt einen speziellen Aufbau einer Schaltschal tung. Fig. 41 zeigt Schaltschaltungen SWA, SWB und SWC, welche Spaltenauswahlsignale YIA, YIB und YIC aus dem Y- Decodierer (Spaltendecodierer) empfangen. Die Schaltschal tungen SWA, SWB und SWC weisen einen identischen Aufbau auf, und entsprechende Bestandteile sind durch dieselben Bezugs zeichen bezeichnet. Zum Identifizieren jeden Bestandteils sind Suffixe A, B und C zugewiesen, welche die entsprechen den Schaltschaltungen bezeichnen.

Die Schaltschaltung SWA enthält einen Inverter 411A, welcher ein Potential an einem Ende eines Schmelzelements 410A emp fängt, ein Transfergate 412A, welches in Reaktion auf einen Eingang und einen Ausgang des Inverters 411A leitend gemacht wird, ein Transfergate 413A, welches in Reaktion auf den Eingang und den Ausgang des Inverters 411A komplementär zum Transfergate 412A leitend gemacht wird, einen n-Kanal-MOS- Transistor 414A, welcher in Reaktion auf den Ausgang des Inverters 411A leitend gemacht wird, und einen n-Kanal-MOS- Transistor 415A, welcher in Reaktion auf das Potential an dem anderen Ende des Schmelzelements 410A (dem einen Ende eines Schmelzelements 410B) leitend gemacht wird. Das Trans fergate 412A überträgt ein Spaltenauswahlsignal YIA an einen Ausgangsknoten YOA. Das Transfergate 413A überträgt das Spaltenauswahlsignal YIA an einen Ausgangsknoten YOB. Die Transistoren 414A und 415A sind zwischen dem Transfergate 413A und einem ein zweites Stromversorgungspotential Vee zu führenden Knoten in Reihe vorgesehen.

Die Schaltschaltung SWB überträgt ein Spaltenauswahlsignal YIB an einen der Ausgangsknoten YOB und YOC. Die Schalt schaltung SWC überträgt das Spaltenauswahlsignal YIC an einen der Ausgangsknoten YOC und YOD.

Schmelzelemente 410A, 410B und 410C sind zwischen einem Ausgangsknoten einer Ersatzaktivierungsschaltung 400 und einem ein erstes Stromversorgungspotential Vcc zuführenden Knoten in Reihe vorgesehen.

Die Ersatzaktivierungsschaltung 400 enthält ein Schmelzele ment 402, welches zwischen einem Knoten 401 und dem das erste Stromversorgungspotential Vcc zuführenden Knoten vor gesehen ist; einen n-Kanal-MOS-Transistor 404, welcher zwi schen dem Knoten 401 und dem das zweite Stromversorgungspo tential Vee vorsehenden Knoten vorgesehen ist und welcher an seinem Gate eine Referenzspannung Vcs empfängt; einen In verter 406 zum Invertieren des Potentials am Knoten 401 und einen n-Kanal-MOS-Transistor 408, welcher in Reaktion auf einen Ausgang aus dem Inverter 406 leitend gemacht wird, so daß er das zweite Stromversorgungspotential Vee an das eine Ende des Schmelzelements 410A überträgt. Der Betrieb wird kurz beschrieben werden.

Wenn keine defekte Bitleitung vorhanden ist, dann sind die Schmelzelemente 402 und 410A bis 410C alle leitend. In diesem Zustand ist der Potentialpegel des Knotens 401 in der Ersatzaktivierungsschaltung 400 auf einem Hochpegel, und der Transistor 408 wird aufgrund des Inverters 406 ausgeschaltet gehalten. Daher übertragen die Schmelzelemente 410A, 410B und 410C das erste Stromversorgungspotential Vcc. Die Aus gänge aus den Invertern 411A bis 411C sind auf einem Tief pegel, wobei die Transfergates 412A, 412B und 412C ausge schaltet und die Transfergates 413A, 413B und 413C einge schaltet sind. Folglich werden die Spaltenauswahlsignale YIA bis YIC an die Ausgangsknoten YOB bis YOD übertragen. Zu dieser Zeit sind die Transistoren 414A, 414B und 414C ausge schaltet.

Nun wird vorausgesetzt, daß ein dem Ausgangsknoten YOB ent sprechendes Bitleitungspaar eine defekte Bitleitung enthält. In diesem Zustand ist das Schmelzelement 410A durchgebrannt. In der Ersatzaktivierungsschaltung 400 ist das Schmelzele ment 402 durchgebrannt. In der Ersatzaktivierungsschaltung 400 erreicht der Ausgang des Inverters 406 einen Hochpegel, wobei der Transistor 408 einschaltet und ein Tiefpegelsignal an den Inverter 411A gelegt wird. Folglich schaltet das Transfergate 412A ein, wogegen das Transfergate 413A aus schaltet.

In den Schaltschaltungen SWB und SWC sind die Schmelzele mente 410B und 410C leitend, und die entsprechenden Inverter 411B bzw. 411C empfangen ein Hochpegelsignal. Daher sind die Transfergates 413B und 413C eingeschaltet und die Transfer gates 412B und 412C ausgeschaltet. Da die Transistoren 414A und 415A der Schaltschaltung SWA an ihrem Gate jeweils ein Hochpegelsignal empfangen, sind sie eingeschaltet, wobei sie den Ausgangsknoten YOB auf den Pegel des zweiten Stromver sorgungspotentials Vee entladen. Folglich wird der Ausgangs knoten YOB auf einen normalen Nichtauswahlzustand festge setzt. Das Spaltenauswahlsignal YIA wird an den Ausgangs knoten YOB übertragen, und die Spaltenauswahlsignale YIB und YIC werden an die Ausgangsknoten YOC und YOD übertragen. Das mit dem Ausgangsknoten YOB verbundene Bitleitungspaar wird durch das mit dem Ausgangsknoten YOA verbundene Bitleitungs paar ersetzt, so daß das defekte Bitleitungspaar ausge bessert wird.

Fig. 42 zeigt einen Aufbau eines Dateneingangs-/Datenaus gangsabschnitts des IO-Blocks. Fig. 42 zeigt nur den Ab schnitt der IO-Blöcke IO#1 und IO#2. Ein Y-Decodierer 6 sieht 8 Spaltenauswahlsignale #0 bis #7 vor. Die 8 Spalten auswahlsignale sind so dargestellt, daß sie von IO-Blöcken IO#1 bis IO#4 verwendet werden. In den IO-Blöcken IO#1 bis IO#4 sind die Bitleitungspaare an derselben Stelle in den Auswahlzustand versetzt.

Schaltschaltungen SW1 bis SW8 sind entsprechend den Aus gängen #0 bis #7 des Y-Decodierers 6 vorgesehen. In einer Verschiebungsredundanzschaltung 4 ist ein Satz von Schalt schaltungen SW1 bis SW8 für jeden der IO-Blöcke IO#1 bis IO#4 vorgesehen.

Ein Lese-/Schreibgatter 4 (siehe Fig. 1) enthält ein Trans fergate TG, welches entsprechend jedem Bitleitungspaar vor gesehen ist. Im IO-Block IO#1 sind Transfergates TG1 bis TG8 entsprechend den Bitleitungspaaren B11 bis B18 vorgesehen. Jedes der Transfergates TG1 bis TG8 verbindet das ent sprechende Bitleitungspaar mit einem lokalen Datenbus LDB1, wenn es gewählt ist. In Fig. 42 sind ein Schreibdatenbus und ein Lesedatenbus durch denselben Datenbus LDB1 darge stellt. Die Transfergates TG1 bis TG8 sind so dargestellt, daß sie sowohl ein Schreibgatter als auch ein Lesegatter enthalten.

Für den lokalen Datenbus LDB1 ist eine blockinterne Ein gangs-/Ausgangsschaltung I/O#1 vorgesehen. Die blockinterne Eingangs-/Ausgangsschaltung I/O#1 enthält einen lokalen Schreibtreiber und einen lokalen Abtastverstärker (siehe Fig. 1). Die blockinterne Eingangs-/Ausgangsschaltung I/O#1 ist mit einem globalen Datenbus GB1 gekoppelt. Der globale Datenbus GB1 ist mit einem globalen Schreibtreiber und einem globalen Abtastverstärker gekoppelt, welche in Fig. 1 dar gestellt sind. Es gibt vier I/O-Blöcke, und vier globale Datenbusse GB1 bis GB4 sind entsprechend vorgesehen.

Für den Speicherblock IO#2 sind ein lokaler Datenbus LDB2 und eine blockinterne Eingangs-/Ausgangsschaltung I/O#2 vor gesehen. Die blockinterne Eingangs-/Ausgangsschaltung I/O#2 ist mit dem globalen Datenbus GB2 gekoppelt.

Für das Bitleitungspaar B21 der ersten Spalte des Speicher blocks IO#2 ist zusätzlich ein Transfergate TG9 vorgesehen. Das beruht darauf, daß das Bitleitungspaar B21 mit dem lo kalen Datenbus LDB1 verbunden sein kann, wenn eine defekte Bitleitung auszubessern ist. Wenn es ein defektes Bitlei tungspaar im Speicherblock IO#1 gibt, dann wird es not wendig, daß das Bitleitungspaar B21 ein Datenschrei ben/-lesen aus dem und in den lokalen Datenbus LDB1 durch das Transfergate TG9 bewirkt. Wenn bei irgendeinem der Bit leitungspaare vom Bitleitungspaar B22 bis zur letzten Spalte des Speicherblocks IO#4 ein defektes Bitleitungspaar vor handen ist, dann wird das Bitleitungspaar B21 mit dem lo kalen Datenbus LDB2 verbunden. Das Transfergate TG9 wird in Reaktion auf ein durch die Schaltschaltung SW8 übertragenes Spaltenauswahlsignal ΦW1 leitend gemacht. Das Transfergate TG1 wird in Reaktion auf ein durch die Schaltschaltung SW1 vorgesehenes Spaltenauswahlsignal ΦW2 leitend gemacht. Das (für das Bitleitungspaar B22 vorgesehene) Transfergate TG2 wird mittels eines Spaltenauswahlsignals ΦW3 leitend ge macht. Das Spaltenauswahlsignal ΦW3 wird aus der Schalt schaltung SW1 oder SW2 übertragen.

Fig. 43 zeigt einen Aufbau des in Fig. 42 gezeigten Trans fergate-Abschnitts des Bitleitungspaares B21 und B22. Fig. 43 zeigt nur denjenigen Transfergate-Abschnitt, der zur Zeit eines Datenschreibens in Betrieb ist. Der Lesegatter-Ab schnitt ist nicht dargestellt. Unter Bezugnahme auf Fig. 43 sind für ein Bitleitungspaar B21 vorgesehen: n-Kanal-MOS- Transistoren 421a und 421b, welche in Reaktion auf ein Spal tenauswahlsignal ΦW1 (welches zur Zeit des Schreibens er zeugt wird) leitend gemacht werden, und p-Kanal-MOS-Transi storen 423a und 423b, welche leitend gemacht werden, wenn das Spaltenauswahlsignal ΦW1 deaktiviert ist. Die Transi storen 421a und 421b entsprechen in Kombination dem in Fig. 42 gezeigten Transfergate TG9, und wenn sie ausgewählt sind, dann verbinden diese Transistoren das Bitleitungspaar B21 mit einem lokalen Schreibdatenbus LWB1. Der lokale Schreib datenbus LWB1 ist in dem in Fig. 42 gezeigten lokalen Datenbus LDB1 enthalten.

Für das Bitleitungspaar B21 sind ferner vorgesehen: n-Kanal- MOS-Transistoren 420a und 420b, welche in Reaktion auf ein Spaltenauswahlsignal ΦW2 (welches zur Zeit des Schreibens erzeugt wird) leitend gemacht werden, und p-Kanal-MOS-Tran sistoren 422a und 422b, welche leitend gemacht werden, wenn das Spaltenauswahlsignal ΦW2 deaktiviert ist. Die Transi storen 420a und 420b entsprechen in Kombination dem in Fig. 42 gezeigten Transfergate TG1, und wenn sie ausgewählt sind, dann verbinden sie das Bitleitungspaar B21 mit einem lokalen Schreibdatenbus LWB2. Der lokale Schreibdatenbus LWB2 ist in dem in Fig. 42 gezeigten lokalen Datenbus LDB2 enthalten.

Für das Bitleitungspaar B21 sind ferner vorgesehen: ein p- Kanal-MOS-Transistor 424b, welcher leitend gemacht wird, wenn das Spaltenauswahlsignal ΦW1 deaktiviert ist, und ein p-Kanal-MOS-Transistor 424a, welcher leitend gemacht wird, wenn das Spaltenauswahlsignal ΦW2 inaktiv ist. Die Transi storen 424a und 424b sind zwischen den Bitleitungen des Bit leitungspaares B21 in Reihe geschaltet.

Für das Bitleitungspaar B22 sind vorgesehen: n-Kanal-MOS- Transistoren 425a und 425b, welche in Reaktion auf ein Spal tenauswahlsignal ΦW3 (welches zur Zeit des Schreibens er zeugt wird) leitend gemacht werden, und p-Kanal-MOS-Transi storen 426a, 426b und 427, welche leitend gemacht werden, wenn das Spaltenauswahlsignal ΦW3 inaktiv ist. Die Transi storen 425a und 425b verbinden das Bitleitungspaar B22 mit dem lokalen Schreibdatenbus LWB2, wenn dieselben leitend ge macht sind. Die Transistoren 426a und 426b ziehen das Poten tial jeder der Bitleitungen des Bitleitungspaars B22 nach oben, wenn sie leitend gemacht sind. Der Transistor 427 gleicht die Potentiale der Bitleitungen des Bileitungspaares B22 aus, wenn er leitend gemacht ist.

Die Gatebreite der Transistoren 422a, 422b, 423a und 423b ist größer als und insbesondere zweimal so groß wie die Gatebreite W2 der Transistoren 426a und 426b gemacht. Eine durch Reihenschaltung verursachte Abnahme der Bitleitungs- Treibfähigkeit wird somit verhindert. Die Stromtreibfähig keit der Transistoren 424a und 424b, das heißt die Gate breite, ist auch etwa zweimal so groß wie die Gatebreite des Transistors 427 gemacht. Die Bitleitungs-Potentialamplitude zur Zeit eines Datenlesens ist ebensogroß wie diejenige bei den anderen Bitleitungen gemacht. Die Vorladezeit der Bit leitungen, wenn das Bitleitungspaar B21 einem vom Datenlesen gefolgten Datenschreiben ausgesetzt ist, ist ebensogroß wie diejenige bei einem anderen Bitleitungspaar gemacht, um eine Verkleinerung des Spielraums der Schreibwiederherstellung zu verhindern. Nur eines der Signale ΦW1 und ΦW2 wird verwen det, und das verbleibende Signal wird im normalen inaktiven Zustand behalten (siehe Fig. 41).

Wie vorstehend beschrieben, kann die Spaltenverschiebungs- Redundanzschaltung selbst dann verwendet werden, wenn eine Mehrzahl von IO-Blöcken in einem Speicherblock vorgesehen ist, da das gemäß den Signalen ΦW1 und ΦW2 betriebene Schreibgatter als Schreibgatter für das an der Schnittstelle der IO-Blöcke gelegene Bitleitungspaar vorgesehen ist, und da nur ein Ersatzleitungspaar in dem Speicherblock verwendet wird, kann die redundante Bitleitung wirksam verwendet wer den. Da nur ein Ersatzbitleitungspaar erforderlich ist, kann die Fläche der Anordnung verkleinert werden.

Da die Gatebreite der an dem Schnittstellenabschnitt gelege nen Ausgleichstransistoren 424a, 424b und der Lasttransi storen 422a, 422b, 423a, 423b des Bitleitungspaares zweimal so groß wie die Gatebreite der entsprechenden Bestandteile (der Transistoren 427, 426a, 426b) der anderen Bitleitungs paare (beispielsweise der Bitleitung B22) gemacht ist und da die Stromtreibfähigkeit um das Doppelte vergrößert ist, kann eine Verkleinerung der Stromtreibfähigkeit, die von einem durch die Reihenschaltung der Transistoren verursachten Widerstand herrührt, verhindert werden, und daher kann eine Verkleinerung des Spielraums der Schreibwiederherstellung sicher verhindert werden.

Bei dem in Fig. 43 gezeigten Aufbau sind die Signale ΦW1 und ΦW2 beide auf einem Tiefpegel und die Transistoren 422a, 422b, 423a und 423b, 424a und 424b alle eingeschaltet, wenn das Bitleitungspaar B21 zur Zeit des Datenschreibens nicht gewählt ist. Daher ist die am Bitleitungspaar B21 erzeugte Potentialamplitude beim Datenlesen dieselbe. Daher kann der Ausgleich der Potentiale des Bitleitungspaares B21 im Schreibzyklus mit hoher Geschwindigkeit ausgeführt werden.

Fig. 44 zeigt eine Modifikation der sich die Bitleitungs last teilenden Schaltung des Bitleitungspaares B21, welches in Fig. 43 gezeigt ist. In Fig. 44 sind p-Kanal-MOS-Tran sistoren 425a und 426a parallel zu Transistoren 422a und 423a vorgesehen und sind p-Kanal-MOS-Transistoren 425b und 426b parallel zu Transistoren 422b und 423b vorgesehen.

Die Transistoren 425a und 425b empfangen an ihrem Gate ein Spaltenauswahlsignal ΦW1, und die Transistoren 426a und 426b empfangen an ihrem Gate ein Spaltenauswahlsignal ΦW2. Der andere Aufbau ist derselbe wie derjenige, der in Fig. 43 gezeigt ist.

Eines der Signale ΦW1 und ΦW2 ist auf einen Tiefpegel des normalen inaktiven Zustands festgelegt. Wenn das Signal ΦW1 im normalen inaktiven Zustand ist, dann sind die Transi storen 423a und 423b in den normalen Einschaltzustand ver setzt. Wenn sich das Signal ΦW2 vom Hochpegel auf einen Tiefpegel ändert, dann werden die Transistoren 422a und 422b mit einem Strom vom ersten Stromversorgungspotential Vcc durch die Transistoren 423a und 423b versorgt, und die Tran sistoren laden das Bitleitungspaar auf. Da zu dieser Zeit die Transistoren 425a und 425b normal eingeschaltet sind, laden die Transistoren 426a und 426b die Bitleitung durch die Transistoren 425a und 425b auf.

Wenn indessen das Spaltenauswahlsignal ΦW2 auf den Tiefpegel des normalen inaktiven Zustands festgelegt ist, dann sind die Transistoren 422a, 422b, 426a und 426b in einen normalen Einschaltzustand versetzt. In diesem Zustand sind die Tran sistoren 423a und 423b durch die normal eingeschalteten Transistoren 422a und 422b mit der Bitleitung verbunden. Indessen sind die Transistoren 425a und 425b durch die normal eingeschalteten Transistoren 426a und 426b mit dem Versorgungsknoten des ersten Stromversorgungspotentials ver bunden.

Wenn sich das Signal ΦW1 ändert oder wenn sich das Signal ΦW2 ändert, dann werden der Transistor in Nähe des Stromver sorgungspotential-Versorgungsknotens und der Transistor in Nähe der Bitleitung gemäß einem Steuersignal ein-/ausge schaltet. Daher sind die Betriebscharakteristiken der Bit leitungs-Lastschaltung dieselben, unabhängig davon, welches der Spaltenauswahlsignale ΦW2 und ΦW1 aktiviert ist.

Der Aufbau der Bitleitungs-Lastschaltung und des Schreib gatters, welche in den Fig. 43 und 44 gezeigt sind, ist entsprechend dem Bitleitungspaar an der Grenze der IO-Blöcke vorgesehen. Der für das Bitleitungspaar B21 vorgesehene Auf bau kann jedoch bei einem derartigen Mehrfachport-Speicher verwendet werden, welcher eine Mehrzahl von IO-Ports (Daten eingangs-/Datenausgangsports) enthält, in welche Daten unab hängig aus jedem IO-Port eingegeben/ausgegeben werden kön nen. In diesem Fall dienen die Spaltenauswahlsignale ΦW1 und ΦW2 als Schreibspalten-Auswahlsignal, welches entsprechend den IO-Ports erzeugt wird.

Außerdem ist die Gatebreite der Transistoren 425a, 425b, 426a und 426b zweimal so groß wie die Gatebreite W2 der in Fig. 43 dargestellten Transistoren 426a und 426b gemacht.

Die redundante Schaltung

Fig. 45 zeigt ein Beispiel einer redundanten Schaltung. Fig. 45 zeigt als Beispiel eine redundante Schaltung zum Erzeugen einer Referenzspannung. Wie vorstehend unter Be zugnahme auf Fig. 21 beschrieben, ist in einer Referenz spannungs-Erzeugungsschaltung parallel zu einem Strom spiegeltyp-Stromquellentransistor RP2 ein an seinem Gate das zweite Stromversorgungspotential Vee empfangender Transistor vorgesehen, um eine Änderung des zweiten Stromversorgungs potentials Vee zu kompensieren. Der Transistor zum Kompen sieren der Potentialänderung muß optimiert werden. Zu diesem Zweck wird eine Mehrzahl von Transistoren mit verschiedenen Parametern, wie beispielsweise verschiedener Gatebreite und/oder verschiedenem Einschaltwiderstand, vorgesehen und wird ein die optimalen Charakteristiken aufweisender Transi stor ausgewählt, so daß eine optimale Schaltungsleistung er reicht wird.

Wenn eine Schaltung aus einer Mehrzahl von redundanten Schaltungen auszuwählen ist, dann besteht ein mögliches Ver fahren darin, eine redundante Schaltung beispielsweise durch Verwenden einer speziellen Strukturmaske zur Aluminiumzwi schenverbindung oder zum -kontakt auszuwählen.

Wenn jedoch eine derartige Methode verwendet wird, dann muß die zu verwendende Schaltung vor einer Bewertung der Charak teristiken bestimmt sein. Wenn daher später herausgefunden wird, daß die verwendete Schaltung nicht optimal ist, dann kann die redundante Schaltung nicht geschaltet werden. Eine andere mögliche Methode besteht darin, Schmelzelemente zu verwenden und einen redundanten Transistor durch Durchbren nen von Schmelzelementen auszuwählen. Wenn jedoch ein Schmelzelement einmal durchgebrannt ist, dann kann das Schmelzelement nicht wieder leitend gemacht werden. Daher ist die Auswahl einer redundanten Schaltung nicht flexibel, und es ist schwierig, die optimale Schaltung auszuwählen.

Im Hinblick auf das Vorstehende sind redundante Schaltungen 430a, 430b und 430c parallel vorgesehen, wie es in Fig. 45 gezeigt ist. Die redundanten Schaltungen 430a bis 430c ent halten p-Kanal-MOS-Transistoren mit untereinander verschie dener Gatebreite oder verschiedenem Einschaltwiderstand.

Redundante Steuerschaltungen 432a, 432b und 432c sind je weils entsprechend den redundanten Schaltungen 430a bis 430c vorgesehen. Für jede der redundanten Steuerschaltungen 432a bis 432c sind zwei Schmelzelemente FA und FB vorgesehen. Die den redundanten Steuerschaltungen 432a bis 432c entsprechen den Schmelzelemente sind durch entsprechende Suffixe a, b und c gekennzeichnet. Die redundanten Steuerschaltungen 432a bis 432c aktivieren eine entsprechende redundante Schaltung, wenn eines der beiden verbundenen Schmelzelemente durchge brannt ist. Wenn beide Schmelzelemente durchgebrannt sind, dann deaktivieren die Steuerschaltungen die entsprechende redundante Schaltung. Wenn beide Schmelzelemente leitend sind, dann deaktivieren die Steuerschaltungen die entspre chende redundante Schaltung. Der Transistor in jeder der re dundanten Schaltungen 432a bis 432c hat einen Leitungsan schluß, der mit einem ein erstes Stromversorgungspotential Vcc zuführenden Knoten verbunden ist, und einen anderen Lei tungsanschluß, welcher gewöhnlich mit einem Knoten ND4 ver bunden ist. Der Betrieb wird kurz beschrieben werden.

Im Anfangszustand sind die Schmelzelemente FA und FB beide leitend. In diesem Zustand wird ein Deaktivierungssignal (bei der in Fig. 45 gezeigten Ausführungsform ein Hoch pegel) aus den redundanten Steuerschaltungen 432a bis 432c ausgegeben. Die Transistoren der redundanten Schaltungen 430a bis 430c sind alle ausgeschaltet.

Zunächst wird ein Schmelzelement FAa durchgebrannt.

Folglich wird der Ausgang aus der redundanten Steuerschal tung 432a aktiviert, und der Transistor der redundanten Schaltung 430a schaltet ein. In diesem Zustand ist die Re ferenzspannungs-Erzeugungsschaltung in Betrieb, und es wird bestimmt, ob die Referenzspannung Vcs1 eine Abhängigkeit von der Differenzspannung zwischen dem zweiten Stromversorgungs potential Vee und dem ersten Stromversorgungspotential Vcc aufweist. In diesem Beispiel wird die Stromversorgungspo tential-Abhängigkeit getestet, wobei das aus den redundanten Steuerschaltungen 432a und 432c vorgesehene Tiefpegelpoten tial schwankt.

Wenn die redundante Schaltung 430a optimale Betriebscharak teristiken vorsieht, dann wird der Betrieb zum Auswählen einer redundanten Schaltung an diesem Punkt abgeschlossen. Wenn ein optimales Ergebnis nicht erhalten werden kann, dann wird wieder ein Schmelzelement FBa durchgebrannt, wobei der Ausgang aus der redundanten Steuerschaltung 432a deaktiviert und die redundante Schaltung 430a außer Betrieb gesetzt wird. Dann wird das Schmelzelement FAb durchgebrannt, wobei der Ausgang der redundanten Steuerschaltung 432b aktiviert und eine ähnliche Messung der Betriebscharakteristiken unter Verwendung der redundanten Schaltung 430b durchgeführt wird. Wenn die redundante Schaltung 430b das optimale Ergebnis liefert, dann wird die redundante Schaltung 430b gewählt. Ansonsten wird die redundante Schaltung 430b durch Durch brennen des Schmelzelements FBb deaktiviert und ein ähnli cher Prozeß durch Verwenden der redundanten Schaltung 430c ausgeführt.

Durch die vorstehend beschriebene Reihe von Operationen kann eine redundante Schaltung ausgewählt werden, welche optimale Betriebscharakteristiken vorsieht. Dieser Aufbau wird als äußerst wirksames Mittel beim Bestimmen einer Transistor größe, welche optimale Betriebscharakteristiken in einem Testerzeugnis vorsieht, zum Bewerten der Charakteristiken von Halbleiterspeichereinrichtungen verwendet.

Fig. 46 zeigt eine andere Verwendung der redundanten Schal tung. In Fig. 46 sind Adressenprogrammschaltungen 440a und 440b zum Auswählen einer redundanten Wortleitung als Bei spiel einer redundanten Schaltung dargestellt.

Die Adressenprogrammschaltungen 440a und 440b entsprechen dem in Fig. 36 gezeigten Aufbau, und sie erzeugen Auswahl signale zum Treiben redundanter Wortleitungen RWL1 und RWL2 durch entsprechende Treiberschaltungen 444a bzw. 446b. An die Adressenprogrammschaltungen 440a und 440b sind ent sprechende Vordecodiersignale gelegt. Redundante Steuer schaltungen 442a und 442b sind für die entsprechenden Adres senprogrammschaltungen 440a und 440b vorgesehen. Die redun danten Steuerschaltungen 442a und 442b erzeugen Potentiale, welche bei dem in Fig. 36 gezeigten Aufbau an den Stromver sorgungsknoten des Inverters gelegt sind. Auf diese Weise wird die Aktivierung/Deaktivierung der Adressenprogramm- schaltungen 440a und 440b gesteuert.

Die redundanten Steuerschaltungen 442a und 442b enthalten entsprechende Schmelzelemente FCa und FDa bzw. FCb und FDb. Wenn die Schmelzelemente FC und FD beide leitend sind, dann sehen die redundanten Steuerschaltungen 442a und 442b ein Signal eines inaktiven Zustands vor. Wenn eines der Schmelz elemente durchgebrannt ist, dann erzeugt die redundante Steuerschaltung 442a (oder 442b) ein Aktivierungssignal. Wenn beide Schmelzelemente FC und FD durchgebrannt sind, dann erzeugt die redundante Steuerschaltung ein Deakti vierungssignal.

Bei diesem Aufbau ist es möglich, daß die redundante Wort leitung RWL1 auch defekt ist, wenn die Adresse der defekten Wortleitung in den Adressenprogrammschaltungen 440a und 440b programmiert wird. In diesem Fall kann die redundante Wort leitung RWL1 in einen normalen Nichtauswahlzustand versetzt werden, wenn die Schmelzelemente FCa und FDa der redundanten Steuerschaltung 442a beide durchgebrannt sind. Daher kann eine fehlerhafte Ersetzung einer defekten Wortleitung durch eine defekte redundante Wortleitung verhindert werden.

Da die Ausgänge aus den redundanten Steuerschaltungen 442a und 442b so angepaßt sind, daß sie an denjenigen Knoten übertragen werden, welcher das Stromversorgungspotential des in Fig. 36 gezeigten Inverters zuführt, kann eine Deakti vierung → Aktivierung → Deaktivierung der Adressen programmschaltungen 440a und 440b leicht realisiert werden. Wenn die in Fig. 46 gezeigte redundante Steuerschaltung 442 anstelle der in Fig. 36 dargestellten Ersatzaktivierungs schaltung 270 verwendet wird, dann kann die Aktivierung/De aktivierung der redundanten Decodierschaltung leicht ge steuert werden, ohne die Anzahl von durchzubrennenden Schmelzelementen zu vergrößern. Es ist selbstverständlich, daß die Verwendung der defekten redundanten Wortleitung bei dem Aufbau der in Fig. 36 gezeigten redundanten Decodier schaltung einfach durch Durchbrennen des (in der Ersatzakti vierungsschaltung 270 enthaltenen) Schmelzelements 272 nach dem Programmieren verhindert werden kann. Wenn jedoch die in Fig. 46 gezeigte redundante Steuerschaltung 442 verwendet wird, dann ist es überhaupt nicht notwendig, ein Schmelzele ment durchzubrennen, wenn nicht eine defekte Speicherzelle vorhanden ist, und zu dieser Zeit kann die Anzahl von Pro zeßschritten verkleinert werden (bei dem in Fig. 36A dar gestellten Aufbau muß das Schmelzelement 272 in der Ersatz aktivierungsschaltung 270 durchgebrannt werden, wenn eine defekte Speicherzelle (defekte Wortleitung) nicht vorhanden ist, und bei dem in Fig. 36B gezeigten Aufbau wird das Schmelzelement 272 nicht durchgebrannt, wenn nicht eine de fekte Speicherzelle vorhanden ist).

Im vorstehenden sind eine Referenzspannungs-Erzeugungsschal tung und eine Adressenprogrammschaltung als Beispiele einer redundanten Schaltung beschrieben worden. Die in den Fig. 45 und 46 dargestellte redundante Steuerschaltung kann je doch bei einem beliebigen Aufbau verwendet werden, vorausge setzt, daß es eine Mehrzahl von auf einem Halbleiterchip vorgesehenen Schaltungen gibt, welche nicht gleichzeitig verwendet werden, und daß eine der Mehrzahl von Schaltungen ausgewählt und wie benötigt verwendet wird. Die zu verwen dende Schaltung kann bestimmt werden, während die Schal tungsoperationen aufrechterhalten werden.

Fig. 47 zeigt einen logischen Aufbau der in den Fig. 45 und 46 gezeigten redundanten Steuerschaltung. Unter Bezug nahme auf Fig. 47 enthält eine redundante Steuerschaltung 449 ein erstes Schmelzelement 450a, welches zwischen einem ein erstes Stromversorgungspotential zuführenden Knoten und einem Knoten 454 vorgesehen ist; ein Hochwiderstandselement 451a, welches zwischen dem Knoten 454 und einem ein zweites Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist; ein Schmelzelement 450b, welches zwischen dem das erste Stromversorgungspotential Vcc zuführenden Knoten und einem Knoten 455 vorgesehen ist; ein Widerstandselement mit großem Widerstand 451b, welches zwischen dem Knoten 455 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vor gesehen ist; ein 2-Eingangs-EXOR-Gatter 452, welches die Si gnalpotentiale an den Knoten 454 und 455 empfängt; und einen Inverter 453 zum Invertieren eines Ausgangs aus dem ExOR- Gatter 452. Das 2-Eingangs-ExOR-Gatter 452 sieht ein Tief pegelsignal vor, wenn die Logikpegel von beiden Eingängen dieselben sind, und ansonsten sieht es ein Hochpegelsignal vor. Der Betrieb wird beschrieben werden.

Wenn die Schmelzelemente 450a und 450b beide leitend sind, dann ist der Potentialpegel an den Knoten 454 und 455 je weils auf einem Hochpegel, wobei der Ausgang aus dem ExOR- Gatter 453 einen Tiefpegel erreicht und ein Hochpegelsignal aus dem Inverter 453 vorgesehen wird.

Wenn eines der Schmelzelemente 450a und 450b durchgebrannt ist, dann erreicht der Potentialpegel eines der Knoten 454 und 455 einen Hochpegel, und der Potentialpegel des anderen Knotens erreicht einen Tiefpegel. Folglich erreicht der Aus gang aus dem ExOR-Gatter 452 einen Hochpegel und der Aus gang aus dem Inverter 453 einen Tiefpegel.

Wenn die Schmelzelemente 450a und 450b beide durchgebrannt sind, dann erreichen die Potentiale an den Knoten 454 und 455 beide einen Tiefpegel. In diesem Zustand erreicht der Ausgang aus dem ExOR-Gatter 452 einen Tiefpegel und der Aus gang aus dem Inverter 453 einen Hochpegel.

Eine Logik kann verwendet werden, bei welcher der Ausgang aus der redundanten Steuerschaltung einen Hochpegel er reicht, wenn sie aktiviert ist, und einen Tiefpegel er reicht, wenn sie deaktiviert ist.

Fig. 48 zeigt einen anderen Aufbau der redundanten Steuer schaltung. Unter Bezugnahme auf Fig. 48 enthält eine re dundante Steuerschaltung 449 einen n-Kanal-MOS-Transistor 462a, welcher zwischen einem Knoten 469a und einem ein zweites Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist; einen Inverter 463a zum Invertieren eines Signalpotentials am Knoten 469a; einen n-Kanal-MOS-Transi stor 464a, welcher in Reaktion auf einen Ausgang aus dem Inverter 463a leitend gemacht wird, so daß er den Knoten 469a auf den Pegel des zweiten Stromversorgungspotentials Vee entlädt; p-Kanal-MOS-Transistoren 467a und 468a, welche an ihrem Gate jeweils den Ausgang aus dem Inverter 463a emp fangen; und p-Kanal-MOS-Transistoren 465a und 466a, welche an ihrem Gate jeweils das Signalpotential am Knoten 469a empfangen.

Die Transistoren 465a und 466a sind in Reihe geschaltet, und die Transistoren 467a und 468a sind in Reihe geschaltet. Der Transistor 462a empfängt an seinem Gate das erste Stromver sorgungspotential Vcc. Ein Schmelzelement 460a ist zwischen dem Knoten 469a und dem das erste Stromversorgungspotential Vcc zuführenden Knoten vorgesehen.

Der Aufbau für das Schmelzelement 460b enthält einen n- Kanal-MOS-Transistor 462b, welcher zwischen dem Knoten 469b und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist und welcher an seinem Gate das erste Stromversorgungspotential Vcc empfängt; einen Inverter 463b zum Invertieren des Potentials des Knotens 469b; einen n- Kanal-MOS-Transistor 464b, welcher in Reaktion auf einen Ausgang aus dem Inverter 463b leitend gemacht wird, so daß er den Knoten 469b auf den Pegel des zweiten Stromversor gungspotentials Vee entlädt; einen p-Kanal-MOS-Transistor 465b, welcher an seinem Gate das Potential am Knoten 469b empfängt; einen n-Kanal-MOS-Transistor 468b, welcher an seinem Gate das Signalpotential am Knoten 469b empfängt; und einen n-Kanal-Transistor 466b und einen p-Kanal-Transistor 467b, welche an ihrem Gate jeweils den Ausgang aus dem In verter 463b empfangen.

Der Transistor 465b ist zwischen dem das erste Stromversor gungspotential Vcc zuführenden Knoten und dem Transistor 465a vorgesehen. Der Transistor 467b ist zwischen dem das erste Stromversorgungspotential Vcc zuführenden Knoten und dem Transistor 467a vorgesehen. Der Transistor 466b ist zwi schen dem Transistor 466a und dem das zweite Stromversor gungspotential Vee zuführenden Knoten vorgesehen. Der Tran sistor 468b ist zwischen dem Transistor 468a und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vor gesehen. Der Betrieb wird beschrieben werden.

Wenn die Schmelzelemente 460a und 460b beide leitend sind, dann sind die Potentiale an den Knoten 469a und 469b beide auf einem Hochpegel. Die Ausgänge aus den Invertern 463a und 463b erreichen beide einen Tiefpegel, und die Transistoren 467a und 467b schalten beide ein. Der Transistor 468a ist ausgeschaltet, der Transistor 466b ist ausgeschaltet, und der Transistor 465b ist ausgeschaltet. Daher wird der Aus gangsknoten 470 durch die Transistoren 467a und 467b auf den Pegel des ersten Stromversorgungspotentials Vcc geladen. Folglich wird ein Hochpegelsignal vorgesehen, welches einen inaktiven Zustand anzeigt.

Es wird angenommen, daß eines der Schmelzelemente durchge brannt ist. Beispielsweise wird angenommen, daß das Schmelz element 460a durchgebrannt ist und das Schmelzelement 460b leitend ist. Der Knoten 469a wird durch den Transistor 462a entladen und erreicht einen Tiefpegel. Das Potential am Knoten 469b ist auf einem Hochpegel. Der Ausgang aus dem In verter 463a erreicht einen Hochpegel, und der Ausgang aus dem Inverter 469b erreicht einen Tiefpegel. In diesem Zu stand schalten die Transistoren 468a und 468b ein. Der Tran sistor 467a ist ausgeschaltet, der Transistor 465b ist aus geschaltet, und der Transistor 466b ist ausgeschaltet. Daher wird der Ausgangsknoten 470 durch die Transistoren 468a und 468b auf den Pegel des zweiten Stromversorgungspotentials Vee entladen. Folglich wird ein Tiefpegelsignal vorgesehen, welches einen aktiven Zustand anzeigt.

Es wird angenommen, daß die Schmelzelemente 460a und 460b beide durchgebrannt sind. In diesem Zustand sind beide Knoten 469a und 469b auf einen Tiefpegel festgesetzt, das heißt auf den Pegel des zweiten Stromversorgungspotentials Vee. Die Ausgänge aus den Invertern 463a und 463b sind auf einem Hochpegel. Die Transistoren 465a und 465b schalten beide ein. Der Transistor 466a ist ausgeschaltet, die Tran sistoren 467a und 467b sind ausgeschaltet, und der Transi stor 468b ist ausgeschaltet. Daher wird der Ausgangsknoten 470 durch die Transistoren 465b und 465a auf den Pegel des ersten Stromversorgungspotentials Vcc geladen, und er sieht ein Hochpegelsignal vor, welches einen inaktiven Zustand an zeigt.

Durch Vorsehen einer Mehrzahl von Sätzen der redundanten Steuerschaltung und der redundanten Schaltung, welche vor stehend beschrieben wurden, wird es möglich, eine zu ver wendende Schaltung zu bestimmen, während die redundanten Schaltungen so schalten, daß die Schaltungsoperationen auf rechterhalten werden, und daher kann eine die gewünschten Betriebscharakteristiken realisierende Schaltungseinrichtung leicht verwirklicht werden.

Die Pufferschaltung

Fig. 49 zeigt einen speziellen Aufbau eines Adressenpuf fers. Der in Fig. 49 dargestellte Adressenpuffer ist eine Pufferschaltung zum Puffern von einem Bit eines Adressensi gnals Ai. Die Adressenpufferschaltung 500 entspricht bei dem in Fig. 1 gezeigten Aufbau der Pufferschaltung zum Versor gen des X-Vordecodierers, des Y-Vordecodierers und des Z- Vordecodierers mit einem internen Adressensignal.

Unter Bezugnahme auf Fig. 49 enthält die Adressenpuffer schaltung 500 einen npn-Bipolartran 98365 00070 552 001000280000000200012000285919825400040 0002004434117 00004 98246sistor 501, welcher an seiner Basis das Adressensignalbit Ai empfängt und dessen Kollektor mit einem ein erstes Stromversorgungspotential Vcc zuführenden Knoten verbunden ist und dessen Emitter mit einem Knoten 513 verbunden ist; einen npn-Bipolartransistor 502, dessen Kollektor mit einem das erste Stromversorgungs potential Vcc empfangenden Knoten 502 verbunden ist, wobei er an seiner Basis eine erste Referenzspannung Vref1 emp fängt und sein Emitter mit dem Knoten 513 verbunden ist; und einen n-Kanal-MOS-Transistor 509, welcher zwischen dem Knoten 513 und einem ein zweites Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist und welcher an seinem Gate eine zweite Referenzspannung Vcs1 empfängt. Die Transi storen 501 und 502 bilden eine emittergekoppelte Logik, und der Transistor 509 funktioniert als Konstantstromquelle für das ECL-Gatter.

Die Adressenpufferschaltung 500 enthält ferner einen npn- Bipolartransistor 503, welcher an seiner Basis das Signal potential am Knoten 513 empfängt und dessen Kollektor durch einen Widerstand 511 mit dem das erste Stromversorgungs potential Vcc zuführenden Knoten verbunden ist und dessen Emitter mit einem Knoten 514 verbunden ist; einen npn-Bi polartransistor 504, welcher an seiner Basis die erste Re ferenzspannung Vref1 empfängt und dessen Kollektor durch einen Widerstand 512 mit dem das erste Stromversorgungs potential Vcc zuführenden Knoten verbunden ist und dessen Emitter mit dem Knoten 514 verbunden ist; und einen n-Kanal- MOS-Transistor 510, welcher zwischen dem Knoten 514 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist und welcher an seinem Gate die zweite Refe renzspannung Vcs1 empfängt. Die Transistoren 503 und 504 bilden ein ECL-Gatter, und der Transistor 510 funktioniert als Konstantstromquelle für das ECL-Gatter.

Die Adressenpufferschaltung 500 enthält npn-Bipolartransi storen 505 und 506, welche das Signalpotential an einem Knoten 515 (Knoten zwischen dem Widerstand 511 und dem Kollektor des Transistors 503) in der Art und Weise eines Emitterfolgers übertragen, und npn-Bipolartransistoren 507 und 508, welche das Signalpotential an einem Knoten 516 (Knoten zwischen dem Widerstand 512 und dem Kollektor des Transistors 504) in der Art und Weise eines Emitterfolgers übertragen. Aus den Emittern der Transistoren 505 bis 508 sind interne Adressensignale AB1, AB2, AB3 und AB4 vorge sehen. Der Betrieb wird kurz beschrieben werden.

Die Transistoren 501 und 502 haben die Aufgabe, das Hoch/Tief eines Eingangssignals zu bestimmen und den Pegel zu verschieben. Wenn das Eingangsadressensignalbit Ai auf einem Hochpegel ist, dann schaltet der Transistor 501 ein und der Transistor 502 aus. Wenn der Potentialpegel des Ein gangsadressensignalbits Ai mit V(Ai) bezeichnet wird, dann kann das Potential am Knoten 513 als V(Ai)-VBE dargestellt werden. Da V(Ai)-VBE < Vref1 ist, fließt durch den Transi stor 503 ein Strom, und das Potential am Knoten 515 nimmt ab. Folglich erreichen die internen Adressensignalbits AB1 und AB2 einen Tiefpegel, wogegen die internen Adressensi gnalbits AB3 und AB4 einen Hochpegel erreichen.

Wenn das Eingangsadressensignalbit Ai auf einem Tiefpegel ist, dann schaltet der Transistor 502 ein, und das Potential am Knoten 513 erreicht Vref1-VBE. In diesem Zustand schaltet der Transistor 504 ein und wird das Potential am Knoten 516 entladen. Im Ergebnis erreichen die internen Adressensignal bits AB1 und AB2 einen Hochpegel, und die internen Adressen signalbits AB3 und AB4 erreichen einen Tiefpegel.

Fig. 50 zeigt den Aufbau einer V-Adresseneingangs-Puffer schaltung. Aus der in Fig. 50 gezeigten V-Adresseneingangs- Pufferschaltung 520 werden interne Adressensignale AV1 bis AV4 an den in Fig. 1 gezeigten V-Vordecodierer gelegt.

Der in Fig. 50 gezeigte V-Adresseneingangspuffer 520 ent hält zusätzlich zu dem Aufbau der in Fig. 49 dargestellten Adresseneingangs-Pufferschaltung 500: eine Diode 521, deren Anode mit einem Knoten 515 gekoppelt ist, eine Diode 522, deren Anode mit einem Knoten 516 gekoppelt ist, einen n- Kanal-MOS-Transistor 523, welcher in Reaktion auf ein Ein brennmodus-Bestimmungssignal BI leitend gemacht wird, und einen n-Kanal-MOS-Transistor 524, welcher an seinem Gate eine zweite Referenzspannung Vcs1 empfängt. Die Katoden der Dioden 521 und 522 sind so zusammengeschaltet, daß sie ein Wired-OR-Logikgatter bilden. Der Transistor 523 ist zwischen den Dioden 521 und 522 und dem Transistor 524 vorgesehen. Der Transistor 524 funktioniert als Konstantstromquelle. Der Betrieb wird beschrieben werden.

Der Einbrennmodus ist ein Betriebsmodus, bei welchem eine Halbleiterspeichereinrichtung unter der Bedingung hoher Spannung und hoher Temperatur betrieben wird, so daß sie vor Anfangsdefekten bewahrt wird, das heißt, um vorhandene De fekte anzuzeigen. Wenn das Einbrennmodus-Bestimmungssignal BI einen Hochpegel erreicht, dann wird der Transistor 523 leitend gemacht. In diesem Zustand werden die mit dem Hoch pegelknoten 515 oder 516 verbundenen Dioden 521 oder 522 leitend gemacht, und das setzt die Knoten 515 und 516 unab hängig vom Pegel des V-Adressensignalbits Vi auf einen Tief pegel. Folglich erreichen die aus den Transistoren 505 bis 508 vorgesehenen internen Adressensignalbits AV1 bis AV4 einen Tiefpegel, das heißt einen Entsperrzustand. Insbeson dere im Einbrennmodus wird eine Mehrzahl von Wortleitungen gleichzeitig in einen Auswahlzustand versetzt. Dadurch wird der Stromverbrauch im Einbrennmodus vergrößert.

Wenn das Einbrennmodus-Bestimmungssignal BI auf einem Tief pegel ist, dann ist der Transistor 523 ausgeschaltet. In diesem Zustand sind die Dioden 521 und 522 ausgeschaltet. Daher arbeitet der V-Adresseneingangspuffer 520 in einer ähnlichen Weise wie die in Fig. 49 gezeigte Adressenpuffer schaltung.

In Reaktion auf ein Adressensignal aus der in Fig. 49 dar gestellten Adressenpufferschaltung wird eine Hauptwortlei tung ausgewählt. Mit der einen Hauptwortleitung ist eine Mehrzahl von Unterwortleitungen verbunden (siehe Fig. 39). Die Auswahl der Mehrzahl von Unterwortleitungen wird gemaß dem Ausgang aus der in Fig. 50 gezeigten V-Adressensignal eingangs-Pufferschaltung ausgeführt. Wenn nämlich die Aus gänge aus der V-Adressensignaleingangs-Pufferschaltung alle in einen Auswahlzustand im Einbrennmodus versetzt sind, dann können alle mit einer Hauptwortleitung verbundenen Unter wortleitungen gleichzeitig in einen Auswahlzustand versetzt werden.

Wenn die in Fig. 50 gezeigte V-Adresseneingangs-Puffer schaltung als Adresseneingangs-Pufferschaltung zum Erzeugen eines in den Fig. 33 und 34 gezeigten Vordecodiersignals IN3 verwendet wird, dann kann eine Mehrzahl von Hauptwort leitungen gleichzeitig in den Auswahlzustand versetzt wer den. In diesem Fall führt der V-Adresseneingangspuffer eine normale Pufferoperation aus und erzeugt ein Signal zum Aus wählen von einer Unterwortleitung. Daher wird für jede der Mehrzahl von Hauptwortleitungen eine Unterwortleitung aus gewählt. Im Ergebnis ist eine Mehrzahl von Unterwortlei tungen in einen Auswahlzustand versetzt. Jeder Aufbau kann verwendet werden.

Fig. 51 zeigt einen anderen Aufbau einer V-Adressenein gangs-Pufferschaltung. Unter Bezugnahme auf Fig. 51 enthält die V-Adresseneingangs- Pufferschaltung 520 npn-Bipolartran sistoren 530 und 533, welche an ihrer Basis ein Eingangs adressensignalbit Vi empfangen, und npn-Bipolartransistoren 531 und 532, von denen jeder an seiner Basis eine erste Re ferenzspannung Vref1 empfängt. Die Kollektoren der Transi storen 530 und 532 sind beide durch einen Widerstand 534 mit einem ein erstes Stromversorgungspotential Vcc zuführenden Knoten verbunden. Die Kollektoren der Transistoren 531 und 533 sind durch einen Widerstand 535 mit dem das erste Strom versorgungspotential Vcc zuführenden Knoten verbunden. Die Emitter der Transistoren 530 und 531 sind zusammengeschal tet, und die Emitter der Transistoren 532 und 533 sind zu sammengeschaltet.

Die V-Adressensignaleingangs-Pufferschaltung 520 enthält ferner n-Kanal-MOS-Transistoren 536 und 537, welche an ihrer Basis eine zweite Referenzspannung Vcs1 empfangen, und einen n-Kanal-MOS-Transistor 538, welcher an seinem Gate ein Ein brennmodus-Bestimmungssignal BI empfängt. Der Transistor 536 funktioniert als Konstantstromquelle für die Transistoren 530 und 531, und der Transistor 537 funktioniert als Kon stantstromquelle für die Transistoren 532 und 533. Der Tran sistor 538 ist zwischen dem Transistor 537 und den Transi storen 532 und 533 vorgesehen.

Die V-Adresseneingangs Pufferschaltung 520 enthält ferner npn-Bipolartransistoren 505 und 506, welche an ihrer Basis das Potential an einem Knoten 539a durch eine Signalleitung 539b empfangen, und npn-Bipolartransistoren 507 und 508, welche an ihrer Basis das Potential an einem Knoten 540a durch eine Signalleitung 540b empfangen. Die Kollektoren der Transistoren 505 bis 508 sind mit dem das erste Stromversor gungspotential Vcc zuführenden Knoten verbunden. Von den Emittern der Transistoren 505 bis 508 werden interne Adres sensignale AV1 bis AV4 erzeugt. Der Betrieb wird kurz be schrieben werden.

Wenn das Einbrennmodus-Bestimmungssignal BI auf einem Tief pegel ist, dann fließt in die Transistoren 532 und 533 kein Strom, und die Transistoren 532 und 533 sind im Betriebszu stand.

Die Transistoren 530 und 531 vergleichen das Eingangsadres sensignalbit Vi mit der ersten Referenzspannung Vref1 und führen eine Differenzverstärkung durch. In Reaktion auf einen Hoch-/Tiefpegel des Eingangsadressensignalbits Vi er reichen die Potentiale der Signalleitungen 539 und 540 einen Tiefpegel/Hochpegel. Folglich werden die dem Pegel des Ein gangsadressensignalbits Vi entsprechenden internen Adressen signalbits AV1 bis AV4 erzeugt.

Wenn das Einbrennmodus-Bestimmungssignal BI auf einem Hoch pegel ist, dann schaltet der Transistor 538 ein. In diesem Zustand sind die Transistoren 530, 531, 532 und 533 alle in den Betriebszustand versetzt. Wenn das Eingangssignal Vi größer als die erste Referenzspannung Vref1 ist, dann schal ten die Transistoren 530 und 533 ein, wobei sie die Knoten 539a und 540a beide auf den Tiefpegel ziehen.

Wenn indessen das Eingangsadressensignalbit Vi kleiner als die erste Referenzspannung Vref1 ist, dann schalten die Transistoren 531 und 532 ein. In diesem Zustand werden die Knoten 539a und 540a durch die Transistoren 532 und 531 auf einen Tiefpegel entladen. Daher können im Einbrennmodus die internen Adressensignalbits AV1 bis AV4 unabhängig vom Pegel des Eingangsadressensignalbits Vi in einen Auswahlzustand vom Tiefpegel versetzt werden.

Bei dem Aufbau der in Fig. 51 gezeigten Adressensignalein gangs-Pufferschaltung können die Signalleitungen 539b und 540b selbst im Einbrennmodus sicher auf einen Tiefpegel ge setzt werden, wenn die Transistoren 530 und 533 so ausgelegt sind, daß sie dieselbe Größe aufweisen. Das Tiefpegelpoten tial wird durch die Produkte aus den Widerständen 534 und 535 und dem von den Stromquellen-Transistoren 536 und 537 gelieferten Strom bestimmt, und das Tiefpegelpotential kann genau festgesetzt werden.

Fig. 52 zeigt einen speziellen Aufbau des in Fig. 1 dar gestellten CS-Puffers. Unter Bezugnahme auf Fig. 52 enthält ein CS-Puffer 12 einen npn-Bipolartransistor 550, welcher an seiner Basis ein durch einen Anschluß 570 extern angelegtes Chip-Auswahlsignal/CS empfängt; einen npn-Bipolartransistor 551, welcher an seiner Basis eine erste Referenzspannung Vref1 empfängt; und einen n-Kanal-MOS-Transistor 559, wel cher an seinem Gate die zweite Referenzspannung Vcs1 emp fängt und welcher als Konstantstromquellen-Transistor funk tioniert, so daß er einen Strompfad für die Transistoren 550 und 551 vorsieht. Die Kollektoren der Transistoren 550 und 551 sind mit einem ein erstes Stromversorgungspotential Vcc zuführenden Knoten verbunden, und deren Emitter sind durch einen Knoten 566 mit dem Transistor 559 verbunden.

Der CS-Puffer 12 enthält ferner einen npn-Bipolartransistor 552, welcher an seiner Basis das Signalpotential am Knoten 566 empfängt; einen npn-Bipolartransistor 553, welcher an seiner Basis das erste Referenzpotential Vre1 empfängt; einen n-Kanal-MOS-Transistor 560, welcher an seinem Gate ein Steuersignal CS·W·CUT empfängt und dessen einer Leitungsan schluß jeweils mit dem Emitter der Transistoren 552 und 553 verbunden ist; und einen n-Kanal-MOS-Transistor 561, welcher zwischen dem Transistor 560 und dem das zweite Stromversor gungspotential Vee zuführenden Knoten vorgesehen ist und an seinem Gate die zweite Referenzspannung Vcs1 empfängt. Die Kollektoren der Transistoren 552 und 553 sind durch Wider stände 564 und 565 mit dem das erste Stromversorgungspoten tial Vcc zuführenden Knoten verbunden.

Der CS-Puffer 12 enthält ferner einen Inverter 570, welcher das Steuersignal CS·W·CUT empfängt; einen n-Kanal-MOS-Tran sistor 572, welcher an seinem Gate einen Ausgang aus dem In verter 570 empfängt; einen npn-Bipolartransistor 571, dessen Emitter mit einem Leitungsanschluß des Transistors 572 ver bunden ist, dessen Kollektor mit einer Signalleitung 568 verbunden ist und welcher an seiner Basis die erste Refe renzspannung Vref1 empfängt; einen npn-Bipolartransistor 554, welcher an seiner Basis das Kollektorpotential des Transistors 552 durch eine Signalleitung 567 empfängt; und npn-Bipolartransistoren 555 bis 558, welche an ihrer Basis das Kollektorpotential des Transistors 553 durch die Signal leitung 568 empfangen.

Der andere Leitungsanschluß des Transistors 572 ist mit einem Leitungsanschluß des Transistors 561 verbunden. Vom Emitter des Transistors 554 wird ein Signal zum Bestimmen einer Speicherzellpotentialänderung CS·CUTN erzeugt. Aus den Transistoren 555 bis 558 werden interne Chip-Auswahlsignale CS1 bis CS4 erzeugt. Die internen Chip-Auswahlsignale CS1 bis CS4 werden zum Steuern der Aktivierung/Deaktivierung eines Adressensignals zum Auswählen einer Wortleitung ver wendet. Ein Chip-Auswahlsignal zum Steuern des Datenschrei bens/-lesens wird durch einen separaten Signalpfad aus dem Anschluß 570 geleitet, wobei es einer logischen Operation mit einem internen Schreibentsperrsignal aus dem WE-Puffer 28 (siehe Fig. 1) unterzogen wird, um das Datenschrei ben/-lesen zu steuern. Bei einem CS-Wortleitungs-Unterbre chungsmodus erreicht das Signal CS·W·CUT einen Hochpegel. Wenn in diesem Zustand das Chip-Auswahlsignal/CS auf einem Hochpegel ist, dann sind die internen Adressensignale alle in einen Nichtauswahlzustand versetzt (die Wired-OR-Logik wird in eine Vordecodierstufe aufgenommen, welche später be schrieben werden wird).

Das Chip-Auswahlsignal/CS steuert den Betrieb des in Fig. 1 gezeigten Adressenpuffers 14 nicht. Dadurch wird das Timing der Erzeugung des internen Adressensignals vorver legt, wenn sich das Chip-Auswahlsignal/CS von einem Nicht auswahlzustand (Hochpegel) zu einem Auswahlzustand (Tief pegel) ändert. Wenn der Stromquellen-Transistor in der Ein gangsstufe des Adressenpuffers zu treiben ist, nachdem der Zustand des Chip-Auswahlsignals/CS festgesetzt wurde, dann ist es notwendig, daß das interne Chip-Auswahlsignal in der jenigen Zeit festgesetzt wird, in welcher das interne Adres sensignal festgesetzt wird, und daher wird die Zugriffszeit länger. Da ferner im CS-Wortleitungs-Unterbrechungsmodus alle Wortleitungen in einen Nichtauswahlzustand versetzt sind, sind die Potentiale der Wortleitungen alle auf einen Tiefpegel festgelegt, wobei sie keinen Strom verbrauchen. Der Betrieb des in Fig. 52 gezeigten CS-Puffers wird be schrieben werden.

Im normalen Betriebsmodus ist das Steuersignal CS·W·CUT auf einem Tiefpegel. In diesem Zustand ist der Transistor 560 ausgeschaltet und der Transistor 572 eingeschaltet. Daher sind die Transistoren 552 und 553 in einen Nichtbetriebszu stand versetzt. Das Potential der Signalleitung 568 wird durch den Bipolartransistor 571 und die MOS-Transistoren 572 und 561 auf einen Tiefpegel verkleinert.

Da zu dieser Zeit die erste Referenzspannung Vref1 an den Bipolartransistor 571 gelegt ist, kann ein Tiefpegelsignal erhalten werden, welches dasselbe Potential wie derjenige Tiefpegel aufweist, welcher an der Signalleitung 568 er scheint, wenn der Bipolartransistor 553 eingeschaltet ist. Folglich erreichen die internen Chip-Auswahlsignale CS1 bis CS4 alle einen Tiefpegel.

Unterdessen wird die Signalleitung 567 durch den Widerstand 564 hochgezogen, wobei deren Potentialpegel auf einen Hoch pegel gesetzt wird und das Steuersignal CS·CUTN einen Hoch pegel erreicht. In diesem Zustand wird das Potential einer Speicherzelle (das an den Lasttransistor gelegte Potential) nicht geändert.

Wenn die internen Chip-Auswahlsignale CS1 bis CS4 alle auf einen Tiefpegel gesetzt sind, dann führt der Vordecodierer eine Vordecodieroperation gemäß einem internen Adressen signal aus dem Adressenpuffer aus, wenn eine Wired-OR-Logik bei dem Adressensignal im X-Vordecodiersignal vorgesehen ist, welches später beschrieben werden wird.

Im CS-Wortleitungs-Unterbrechungsmodus ist das Steuersignal CS·W·CUT auf einen Hochpegel gesetzt. In diesem Zustand ist der Transistor 560 eingeschaltet und der Transistor 572 aus geschaltet. Die Transistoren 552 und 553 schalten gemäß dem Pegel des an den Anschluß 570 gelegten Chip-Auswahlsignals /CS ein/aus, und die internen Chip-Auswahlsignale CS1 bis CS4 ändern sich auch auf einen Hoch-/Tiefpegel. Wenn das Chip-Auswahlsignal/CS auf einem Hochpegel ist, dann er reichen die internen Chip-Auswahlsignale CS1 bis CS4 alle einen Hochpegel, wobei das Ergebnis des Wired-OR mit dem internen Adressensignal jeweils einen Hochpegel erreicht, und daher können die Adressensignale alle in einen Nichtaus wahlzustand und die Wortleitungen alle in einen Nichtaus wahlzustand versetzt werden.

Wenn das Chip-Auswahlsignal/CS einen Tiefpegel erreicht, dann schaltet der Transistor 553 ein, wobei die internen Chip-Auswahlsignale CS1 bis CS4 einen Tiefpegel erreichen und eine Wortleitungs-Auswahloperation gemäß dem Adressen signal ausgeführt wird.

In diesem CS-Wortleitungs-Unterbrechungsmodus können im Bereitschaftszustand alle Wortleitungen in einen Nichtaus wahlzustand versetzt werden, was den Stromverbrauch ver kleinert. Wenn der CS-Wortleitungs-Unterbrechungsmodus nicht festgesetzt ist, dann wird eine Decodieroperation gemäß dem Adressensignal unabhängig vom Pegel des Chip-Auswahlsignals /CS im Inneren ausgeführt und eine Wortleitungs-Auswahlope ration ausgeführt. Eine Dateneingangs-/Datenausgangsope ration wird mittels des Chip-Auswahlsignals/CS gesteuert (dieser Aufbau wird später beschrieben werden).

Da der Aufbau, wie vorstehend beschrieben, so ausgelegt ist, daß er unabhängig vom Hochpegel/Tiefpegel des Chip-Auswahl signals/CS ein Adressensignal übernimmt, so daß er ein in ternes Adressensignal erzeugt, wird ein Hochgeschwindig keits-Zugriff möglich.

Fig. 53 zeigt einen speziellen Aufbau des in Fig. 1 ge zeigten X-Vordecodierers. Fig. 53 zeigt einen Schaltungs abschnitt zum Vordecodieren von zwei Bits von Adressensi gnalen X2 und X3. Die Adresseneingangspuffer-Schaltungen 500a und 500b weisen einen identischen Aufbau auf, wobei die Adresseneingangspuffer-Schaltung 500 in Fig. 49 dargestellt ist, und normalerweise erzeugen sie interne Adressensignale gemäß den angelegten Adressensignalbits X2 und X3. Ein CS- Puffer 12 hat denselben Aufbau wie derjenige, der in Fig. 52 gezeigt ist. Interne Chip-Auswahlsignale CS1 bis CS4 wer den gemäß einem externen Chip-Auswahlsignal/CS und einem internen Steuersignal CS·W·CUT erzeugt. Das Steuersignal CS·CUTN ist in Fig. 53 nicht dargestellt, da es die Vorde codieroperation nicht direkt betrifft.

Ein X-Vordecodierer 18 enthält die Adresseneingangspuffer- Schaltungen 500a und 500b; Signalleitungen 610 bis 613, mit welchen der Ausgang der CS-Pufferschaltung 12 in Wired-OR- Schaltung verbunden ist; und entsprechend den Signallei tungen 610 bis 613 vorgesehene Pegelumwandlungsschaltungen 60Oa, 600b, 600c und 600d, welche das Potential an der entsprechenden Signalleitung in ein Signal vom CMOS-Pegel umwandeln. Vordecodiersignale OUT1 bis OUT4 sind aus den Pegelumwandlungsschaltungen 600a bis 600d vorgesehen. Die Ausgänge aus den Pegelwandlern 600a bis 600d entsprechen beispielsweise dem in Fig. 33 dargestellten Vordecodiersi gnal IN1. Um die in Fig. 33 gezeigten Vordecodiersignale IN2 und IN3 zu erzeugen, ist ein ähnlicher Aufbau wie die in Fig. 53 gezeigte Vordecodierschaltung vorgesehen.

Die Pegelwandler 600a bis 600d weisen einen ähnlichen Aufbau wie die in Fig. 2 gezeigte Pegelumwandlungsschaltung auf. Daher sind die Abschnitte, welche den Bestandteilen der in Fig. 2 dargestellten Pegelumwandlungsschaltung entsprechen, mit denselben Bezugszeichen bezeichnet, und eine Detailbe schreibung derselben wird nicht wiederholt. Die Pegelwandler 600a bis 600d enthalten ferner einen n-Kanal-MOS-Transistor 601, welcher zwischen einer Signalleitung 620 und einem ein zweites Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist und welcher an seinem Gate eine erste Refe renzspannung Vcs1 empfängt, und zwei Stufen von in Kaskade geschalteten Invertern 602 und 603 zum Verstärken des Si gnalpotentials an einem Ausgangsknoten 621 des Pegel wandlers. Der Transistor 601 dient als Konstantstromquelle für die Adresseneingangspuffer 500a und 500b, welche mit der Signalleitung 610 emittergekoppelt sind, und für den Emit terfolger-Transistor des CS-Eingangspuffers.

An die Signalleitung 610 werden ein Ausgang AB4 aus der Adresseneingangs-Pufferschaltung 500a, ein Ausgang AB4 aus dem Adresseneingangspuffer 500b und ein Ausgang CS4 aus dem CS-Eingangspuffer 12 übertragen. An die Signalleitung 611 werden ein Ausgang AB2 aus der Adresseneingangs-Pufferschal tung 500a, ein Ausgang AB3 aus der Adresseneingangs-Puffer schaltung 500b und ein Ausgang CS3 des CS-Eingangspuffers 12 übertragen. An die Signalleitung 612 werden ein Ausgang AB3 aus der Adresseneingangs-Pufferschaltung 500a, ein Ausgang AB2 aus der Adresseneingangs-Pufferschaltung 500b und ein Ausgang CS2 des CS-Eingangspuffers 12 in Emitterfolger-Art übertragen. An die Signalleitung 613 werden ein Ausgang AB1 aus der Adresseneingangs-Pufferschaltung 500a, ein Ausgang AB1 der Adresseneingangs-Pufferschaltung 500b und ein Aus gang CS1 des CS-Eingangspuffers 12 in Emitterfolger-Art übertragen.

Fig. 54 zeigt die Schaltung des Emitterfolger-Transistors in der Pufferschaltung bezüglich der Signalleitung 610. Unter Bezugnahme auf Fig. 54 sind Transistoren 558, 508a und 508b mit einer Signalleitung 610 emittergekoppelt. Mit der jeweiligen Basis der Transistoren 508a, 508b und 558 sind verbunden: die Signalleitung 516 der Adresseneingangs- Pufferschaltung 500a des Adressenbits X2, die Signalleitung 516 der Adresseneingangs-Pufferschaltung 500b des Adressen bits X3 und die Signalleitung 568 der CS-Pufferschaltung 12 des Chip-Auswahlsignals CS (siehe Fig. 49 und 52). Die Emitter der Transistoren 508a, 508b und 558 sind ent sprechend mit der internen Adresse AB4 des Adressenbits X2, der internen Adresse AB4 des Adressenbits X3 und dem in ternen Chip-Auswahlsignal CS4 des Chip-Auswahlsignals CS versehen. Wenn bei dem in Fig. 54 gezeigten Schaltungsauf bau ein Hochpegelsignal an die Basis von einem beliebigen Transistor gelegt wird, dann erreicht die Signalleitung 610 einen Hochpegel. Insbesondere wird das größte Basis-Signal potential der Transistoren 508a, 508b und 588 an die Signal leitung 610 in Emitterfolger-Art übertragen.

Wenn das interne Chip-Auswahlsignal CS4 auf einem Hochpegel ist, dann erreicht die Signalleitung 610 unabhängig von den Werten der Adressensignale X2 und X3 einen Hochpegel. Wenn das interne Chip-Auswahlsignal CS4 auf einem Tiefpegel ist, dann wird der Potentialpegel an der Signalleitung 610 durch die Pegel der Adressensignalbits X2 und X3 bestimmt. Durch diese Emitterkopplung ist eine Wired-OR-Logik vorgesehen, und somit kann die Zugriffszeit im CS-Wortleitungs-Unterbre chungsmodus und im Normalmodus verkleinert werden. Da das interne Adressensignal dauernd angelegt ist, wenn das Chip- Auswahlsignal CS4 vom Hochpegel auf den Tiefpegel abnimmt, erreicht das Signalpotential der Signalleitung 610 sofort den den Werten der Adressensignalbits X2 und X3 entsprechen den Pegel.

Der Betrieb des in den Pegelwandlern 600a bis 600d enthal tenen Pegelumwandlungsabschnitts ist derselbe wie der vorher unter Bezugnahme auf Fig. 2 beschriebene Betrieb, und daher wird eine detaillierte Beschreibung nicht wiederholt. Der Pegelumwandlungsabschnitt invertiert die Logik des an die Signalleitung 610 gelegten ECL-Pegelsignals und wandelt den Pegel in ein CMOS-Pegelsignal um. Ein Ausgangssignal aus dem Pegelumwandlungsabschnitt wird durch die Inverter 602 und 603 verstärkt. Daher werden die Pegelwandlerschaltungen 600a bis 600d gewählt, wenn die Potentiale an den entsprechenden Signalleitungen 610 bis 613 auf einem Tiefpegel sind. Fig. 55 zeigt die Logik der an den Signalleitungen 610 bis 613 erscheinenden Adressensignale und Kombinationen der Adres sensignalbits, wenn sie ausgewählt sind.

Wie in Fig. 55 dargestellt, erscheint an der Signalleitung 610 ein Signal, welches das Ergebnis einer Addition der Adressenbits X2, X3 anzeigt (die Addition wird gemäß der Booleschen Algebra ausgeführt). Die Logik des an der Signal leitung 611 erscheinenden Adressensignalbits ist /X2+X3. /X2 bezeichnet die logische Inversion des Adressensignalbits X2. Die Logik des an der Signalleitung 612 erscheinenden Signals ist X2+/X3. Die Logik des an der Signalleitung 613 erschei nenden Adressensignalbits ist /X2+/X3. Daher erreichen die Signalleitungen 610 bis 613 einen Auswahlzustand vom Tief pegel, wenn die Adressensignale (X2, X3) entsprechend (0, 0), (1, 0), (0, 1) und (1, 1) sind. Die Ausgänge OUT1 bis OUT4 erreichen einen Hochpegel, wenn sie gewählt sind.

Fig. 56 zeigt einen schematischen Aufbau des in Fig. 1 dargestellten WE-Puffers. Fig. 56 zeigt nur einen funk tionellen Aufbau, und Details sind nicht gegeben. Unter Be zugnahme auf Fig. 56 enthält ein WE-Puffer 28 einen npn- Bipolartransistor 630, welcher an seiner Basis ein durch einen Anschluß 570 angelegtes externes Chip-Auswahlsignal /CS empfängt, und einen npn-Bipolartransistor 631, welcher an seiner Basis ein durch einen Anschluß 636 angelegtes ex ternes Schreibentsperrsignal/WE empfängt. Die Transistoren 630 und 631 sind in Emitterfolger-Art betrieben und ver schieben die Pegel der externen Steuersignale/CS und /WE. Eine Konstantstromquelle zum Betreiben der Transistoren 630 und 631 in Emitterfolger-Art ist nicht dargestellt.

Der WE-Puffer 28 enthält ferner einen Pegelwandler 632 zum Umwandeln des Emitterpotentials des Transistors 630 in ein CMOS-Pegelsignal; einen Pegelwandler 633 zum Umwandeln des Emitterausgangs des Transistors 631 in ein CMOS-Pegelsignal; eine Gatterschaltung 634 zum Erzeugen eines internen Aus gangsentsperrsignals IOE in Reaktion auf die Ausgänge aus den Pegelwandlern 632 und 633; eine Gatterschaltung 635 zum Erzeugen eines internen Schreibentsperrsignals INTWE in Re aktion auf die Ausgänge aus den Pegelwandlern 632 und 633. Die Pegelwandler 632 und 633 weisen den in Fig. 2 gezeigten Aufbau oder den in Fig. 53 dargestellten Aufbau auf und er zeugen durch Invertieren der Logik des angelegten externen Steuersignals ein internes Steuersignal.

Die Gatterschaltung 634 erzeugt das interne Ausgangsent sperrsignal IOE, wenn der Ausgang des Pegelwandlers 632 auf einem Hochpegel und der Ausgang aus dem Pegelwandler 633 auf einem Tiefpegel ist. Das interne Ausgangsentsperrsignal IOE ist an den in Fig. 1 gezeigten Dout-Puffer 30 gelegt und bestimmt das Timing des Datenausgangs.

Die Gatterschaltung 635 erzeugt das interne Schreibentsperr signal INTWE eines aktiven Zustands (Hochpegels), wenn die Ausgänge aus den Pegelwandlern 632 und 633 beide auf einem Hochpegel sind. Das interne Schreibentsperrsignal INTWE ent spricht dem Ausgang aus dem in Fig. 29 gezeigten Inverter 200c.

Daher werden das interne Lesebestimmungssignal IOE und das interne Schreibentsperrsignal INTWE, welche vom WE-Puffer 28 erzeugt werden, unabhängig von den internen Chip-Auswahl signalen CS1 bis CS4 (siehe Fig. 52) erzeugt. Daher kann die Steuerung eines Dateneingangs/-ausgangs gemäß dem ex ternen Chip-Auswahlsignal/CS ausgeführt werden, unabhängig davon, ob der CS-Wortleitungs-Unterbrechungsmodus ge setzt/nicht gesetzt ist.

Die Schaltung zum Setzen eines speziellen Modus

Fig. 57 zeigt einen funktionellen Aufbau der Modusermitt lungsschaltung und der Schaltung zum Erzeugen eines Be triebsmodus-Bestimmungssignals, welche in Fig. 1 darge stellt sind. Unter Bezugnahme auf Fig. 57 enthält eine Modusermittlungsschaltung 35 eine erste Ermittlungsschaltung 650, welche ein Eingangssignal IN mit einer ersten Referenz spannung vergleicht, und eine zweite Ermittlungsschaltung 660, welche in Reaktion auf einen Ausgang ΦC aus der ersten Ermittlungsschaltung 650 so aktiviert ist, daß sie das Ein gangssignal IN mit einem zweiten Referenzpegel vergleicht. Eine Schaltung zum Erzeugen eines Betriebsmodus-Bestimmungs signals 36 ist in Reaktion auf den Ausgang ΦC der ersten Ermittlungsschaltung 650 aktiviert und erzeugt in Reaktion auf das Ausgangssignal aus der zweiten Ermittlungsschaltung 660 ein Betriebsmodus-Bestimmungssignal, das heißt ein CS- Wortleitungs-Unterbrechungsmodus-Bestimmungssignal CS·W·CUT oder ein Einbrennmodus-Bestimmungssignal BI.

Da sich die Referenzpegel zum Vergleich in der ersten Er mittlungsschaltung 650 und der zweiten Ermittlungsschaltung 660 unterscheiden, kann eine Mehrzahl von Betriebsmodus- Bestimmungssignalen leicht erzeugt werden, ohne die Anzahl von Eingangsanschlüssen zu vergrößern. Ein spezieller Aufbau von jeweiligen Schaltungen wird beschrieben werden.

Fig. 58 zeigt einen speziellen Aufbau der ersten und der zweiten Ermittlungsschaltung, welche in Fig. 57 gezeigt sind. Unter Bezugnahme auf Fig. 58 enthält eine erste Er mittlungsschaltung 650 einen npn-Bipolartransistor 700, wel cher an seiner Basis ein Eingangssignal IN empfängt; einen Bipolartransistor 705, welcher an seiner Basis eine Refe renzspannung Vcs0 empfängt; und einen npn-Bipolartransistor 701, welcher an seiner Basis das Emitterpotential des Bipo lartransistors 705 empfängt; und einen Stabilisierungswider stand 704, welcher zwischen der Basis und dem Emitter des Bipolartransistors 701 vorgesehen ist.

Die Bipolartransistoren 705 und 701 sind in Darlington- Schaltung geschaltet, und deren Kollektoren sind mit einem Knoten verbunden, welcher durch einen Widerstand 706 ein erstes Stromversorgungspotential Vcc zuführt. Die Emitter der Bipolartransistoren 700 und 701 sind zusammengeschaltet. Zwischen den Emittern der Bipolartransistoren 700 und 701 und einem zweiten Stromversorgungspotential Vee ist ein n- Kanal-MOS-Transistor 702 vorgesehen, welcher an seinem Gate eine Referenzspannung Vcs1 empfängt. Der Transistor 702 funktioniert als Konstantstromquelle für die Transistoren 700 und 701.

Durch die Darlington-Schaltung der Transistoren 705 und 701 wird der Pegel der Referenzspannung Vcs0 verschoben, um einen optimalen Referenzspannungspegel für das Eingangssignal IN festzusetzen. Durch die Darlington-Schaltung wird die Lastkapazität bezüglich der Quelle zum Erzeugen der Refe renzspannung Vcs0 verkleinert. Das beruht darauf, daß die Eingangsimpedanz des Bipolartransistors durch die Darlington-Schaltung verkleinert werden kann.

Die erste Ermittlungsschaltung 650 enthält ferner zwei Dioden 707a und 707b, welche zwischen dem das erste Strom versorgungspotential Vcc zuführenden Knoten und einer Si gnalleitung 718 in Reihe geschaltet sind; einen npn-Bipolar transistor 708, welcher an seiner Basis das Signalpotential an der Signalleitung 718 empfängt; einen p-Kanal-MOS-Tran sistor 709, welcher in Reaktion auf das Emitterpotential des Bipolartransistors 708 selektiv leitend gemacht wird; einen Strombegrenzungswiderstand 710 zum Begrenzen des durch den Transistor 709 fließenden Stroms; n-Kanal-MOS-Transistoren 711 und 712, welche eine Stromspiegelschaltung bilden, die aus dem Widerstand 710 Strom empfängt; einen p-Kanal-MOS- Transistor 713, welcher an seinem Gate das Signalpotential an der Signalleitung 718 empfängt; einen Widerstand 714 zum Umwandeln von Strom/Spannung und zum Begrenzen des Stroms, welcher zwischen dem Transistor 712 und einer Ausgangssi gnalleitung 719 vorgesehen ist; und einen Inverter 715 zum Invertieren des Signalpotentials an der Signalleitung 719.

Am Emitter des Bipolartransistors 708 ist zusätzlich ein als Stabilisierungsstromquelle dienender Widerstand 716 vorge sehen, um einen Strompfad für den Transistor 708 vorzusehen, wenn der Transistor 709 ausgeschaltet ist. Der Transistor 709 empfängt an seinem Gate eine Referenzspannung Vref2. Der Transistor 708 überträgt das Signal an der Signalleitung 718 in Emitterfolger-Art an einen Leitungsknoten des Transistors 709. Wenn der Transistor 713 leitend gemacht ist, dann lädt er die Ausgangssignalleitung 719 auf den Pegel des ersten Stromversorgungspotentials Vcc auf. Der Betrieb der ersten Ermittlungsschaltung 650 wird beschrieben werden.

Wenn das Eingangssignal IN größer als das Basispotential des Transistors 701 ist, dann schaltet der Transistor 701 aus, wobei das Potential an der Signalleitung 718 aufgrund des Widerstands 706 einen Hochpegel erreicht und der Transistor 713 ausschaltet. Der Transistor 708 überträgt das Signal potential an der Signalleitung 718 in Emitterfolger-Art an einen Leitungsknoten des Transistors 709. Der Transistor 709 ist leitend, solange das angelegte Potential auf einem Hoch pegel (das heißt größer als die Summe aus dem Absolutwert der Schwellenspannung des Transistors 709 und der Referenz spannung Vref2) ist, und führt dem Transistor 711 durch den Widerstand 710 Strom zu. Der Transistor 712 entlädt die Aus gangssignalleitung 719 durch den Spiegelstrom des durch den Transistor 711 fließenden Stroms. Wenn das Potential der Si gnalleitung 719 abnimmt, dann erreicht der Ausgang ΦC des Inverters 715 einen aktiven Zustand eines Hochpegels.

Wenn das Eingangssignal IN auf einem Tiefpegel ist, dann fließt durch den Transistor 701 Strom, und das Potential an der Signalleitung 718 erreicht einen Tiefpegel. Der Tief pegel der Signalleitung 718 wird durch die Dioden 707a und 707b festgehalten. In Reaktion auf das Tiefpegelsignal auf der Signalleitung 718 schaltet der Transistor 713 ein und lädt die Ausgangssignalleitung 719 auf.

Inzwischen ist das Emitterpotential des Transistors 708 auf einem Tiefpegel, und der Transistor 709 schaltet aus (da das Emitterpotential des Transistors 708 kleiner als die Summe aus den Absolutwerten von Vref2 und der Schwellenspannung des MOS-Transistors 709 ist), so daß die Transistoren 711 und 712 ausschalten. Wenn das Potential der Ausgangssignal leitung 719 zunimmt, dann erreicht der Ausgang ΦC aus dem Inverter 715 einen inaktiven Zustand eines Tiefpegels.

Die zweite Ermittlungsschaltung 660 wird durch das Ausgangs signal ΦC aus der ersten Ermittlungsschaltung 650 akti viert/deaktiviert. Die zweite Ermittlungsschaltung 660 ent hält npn-Bipolartransistoren 720 und 721, deren Emitter zu sammengeschaltet sind und welche an ihren Basen entsprechend das Eingangssignal IN bzw. die Referenzspannung Vref1 emp fangen; einen npn-Bipolartransistor 722, welcher an seiner Basis die Emitterpotentiale der Transistoren 720 und 721 empfängt; einen npn-Bipolartransistor 723, dessen Emitter mit dem Emitter des Transistors 722 verbunden ist und an seiner Basis die Referenzspannung Vref1 empfängt; einen npn- Bipolartransistor 726, welcher an seiner Basis das Kollek torpotential des Transistors 722 empfängt; einen npn-Bipo lartransistor 727, welcher an seiner Basis das Kollektor potential des Transistors 723 empfängt; einen Pegelumwand lungsabschnitt 732, welcher den Pegel des Emitterpotentials des Transistors 726 umwandelt; und einen Pegelumwandlungsab schnitt 730, welcher den Pegel des Emitterpotentials des Transistors 727 umwandelt. Die Pegelumwandlungsabschnitte 730 und 732 weisen denselben Aufbau wie die in Fig. 2 ge zeigte Pegelumwandlungsschaltung auf, und diese Abschnitte wandeln ein ECL-Pegelsignal in ein CMOS-Pegelsignal um und invertieren dessen Logik.

Die zweite Pegelermittlungsschaltung 660 enthält ferner einen n-Kanal-MOS-Transistor 736, welcher zwischen den Emittern der Transistoren 720 und 721 und dem zweiten Strom versorgungspotential Vee geschaltet ist; einen n-Kanal-MOS- Transistor 737, welcher zwischen den Emittern der Transi storen 722 und 723 und dem das zweite Stromversorgungspoten tial Vee zuführenden Knoten geschaltet ist; einen n-Kanal- MOS-Transistor 728, welcher zwischen dem Emitter des Transi stors 726 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten geschaltet ist; einen n-Kanal-MOS-Transi stor 729, welcher zwischen dem Emitter des Transistors 727 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten geschaltet ist; einen n-Kanal-MOS-Transistor 733, welcher die Referenzspannung Vcs1 in Reaktion auf eine Aktivierung/Deaktivierung des Steuersignals ΦC (welches aus der ersten Ermittlungsschaltung 650 angelegt ist) an die Gates der Transistoren 736, 737, 728 und 729 überträgt; einen Inverter 734 zum Invertieren des Aktivierungs-/De aktivierungssteuersignals ΦC; und einen n-Kanal-MOS-Transi stor 735, welcher in Reaktion auf den Ausgang aus dem Inver ter 734 das zweite Stromversorgungspotential Vee an die Gates der Transistoren 736, 737, 728 und 729 überträgt. Der Betrieb wird beschrieben werden.

Wenn das Ausgangssignal ΦC aus der ersten Ermittlungsschal tung 650 auf einem Tiefpegel ist, dann schaltet der Tran sistor 735 ein, wobei die Gates der Transistoren 736, 737, 728 und 729 den Pegel des zweiten Stromversorgungspotentials Vee erreichen, und diese Transistoren werden alle ausge schaltet. Im Ergebnis fließt durch die Transistoren 720, 721, 722 und 723 kein Strom, wobei das Basispotential der Transistoren 726 und 727 aufgrund der Widerstände 724 und 725 den Pegel des ersten Stromversorgungspotentials Vcc er reicht, und die Potentialpegel der Emitter der Transistoren 726 und 727 erreichen auch einen Hochpegel. In diesem Zu stand erreichen die aus den Pegelumwandlungsschaltungen 730 und 732 ausgegebenen Steuersignale ΦA und ΦB beide einen CMOS-Tiefpegel.

Wenn das Ausgangssignal ΦC aus der ersten Ermittlungsschal tung 650 auf einem Hochpegel ist, dann schaltet der Transi stor 735 aus, wobei die Gatepotentiale der Transistoren 736, 737, 728 und 729 den Potentialpegel der Referenzspannung Vcs1 erreichen, und diese Transistoren funktionieren jeweils als Konstantstromquelle. In diesem Zustand ändern sich die Zustände der Ausgangssignale ΦA und ΦB in Abhängigkeit von den Hoch-/Tiefzuständen des Eingangssignals IN und der Refe renzspannung Vref1.

Wenn das Eingangssignal IN größer als die Referenzspannung Vref1 ist, dann wird das Kollektorpotential des Transistors 722 kleiner als das Kollektorpotential des Transistors 723. Die Kollektorpotentiale der Transistoren 722 und 723 werden durch die Bipolartransistoren 726 und 727 in Emitterfolger- Art in die Pegelumwandlungsabschnitte 730 und 732 übertra gen, in welchen diese Potentiale einer Pegelumwandlung und einer Logikinversion unterzogen werden. Daher erreicht in diesem Zustand das Signal ΦA einen Tiefpegel und das Signal ΦB einen Hochpegel.

Wenn im Unterschied dazu das Eingangssignal IN kleiner als die Referenzspannung Vref1 ist, dann wird das Kollektorpo tential des Transistors 723 kleiner als das Kollektorpoten tial des Transistors 722, und daher erreicht das Signal ΦA einen Hochpegel und das Signal ΦB einen Tiefpegel.

Wenn das Eingangssignal IN in einem offenen Zustand (offen) ist, dann sind die Transistoren 700 und 720 ausgeschaltet (da kein Basisstrom zugeführt wird), und daher werden Si gnale ΦA, ΦB und ΦC vorgesehen, welche im selben Zustand sind, wenn das Eingangssignal IN auf einem Tiefpegel ist.

Fig. 59 zeigt einen speziellen Aufbau der in Fig. 57 dar gestellten Schaltung zum Erzeugen eines Betriebsmodus-Be stimmungssignals. Unter Bezugnahme auf Fig. 59 enthält eine Schaltung zum Erzeugen eines Betriebsmodus-Bestimmungssi gnals 36 ein 2-Eingangs-NAND-Gatter 740, welches Signale ΦA und ΦC empfängt; einen Inverter 741 zum Invertieren eines Ausgangs aus dem NAND-Gatter 740; ein 2-Eingangs-NAND-Gatter 742, welches Signale ΦB und ΦC empfängt; und einen Inverter 743 zum Invertieren eines Ausgangs aus dem NAND-Gatter 742. Aus dem Inverter 741 ist ein CS-Wortleitungs-Unterbrechungs modus-Bestimmungssignal CS·W·CUT vorgesehen, und aus dem In verter 743 ist ein Einbrennmodussetzsignal BI vorgesehen. Der Betrieb wird beschrieben werden.

Wenn das Signal ΦC auf einem Tiefpegel und inaktiv ist, dann erreichen die Ausgänge aus den NAND-Gattern 740 und 742 einen Hochpegel, und die Signale CS·W·CUT und BI erreichen beide einen inaktiven Zustand eines Tiefpegels. Wenn das Si gnal ΦC auf einem Tiefpegel ist, dann sind die Ausgangssi gnale ΦA und ΦB aus der zweiten Ermittlungsschaltung 660 beide auf einem Tiefpegel, wie es bereits unter Bezugnahme auf Fig. 58 beschrieben wurde.

Wenn das Signal ΦC auf einem Hochpegel ist, dann funktio nieren die NAND-Gatter 740 und 742 als Inverter. Wenn in diesem Zustand das Signal ΦA auf einem Hochpegel ist, dann erreicht das CS-Wortleitungs-Unterbrechungsmodus-Bestim mungssignal CS·W·CUT einen Hochpegel. Wenn das Signal ΦB auf einem Hochpegel ist, dann erreicht das Einbrennmodussetz signal BI einen Hochpegel.

Fig. 60 zeigt einen funktionellen Aufbau der in Fig. 1 dargestellten Speicherzellpotential-Versorgungsschaltung. Unter Bezugnahme auf Fig. 60 enthält eine Speicherzellpo tential-Versorgungsschaltung 37 eine Modusermittlungs schaltung 750, welche in Reaktion auf ein CS-Wortleitungs- Unterbrechungsmodus-Bestimmungssignal CS·W·CUT so aktiviert ist, daß sie die Pegel der Eingangssignale INA und INB er mittelt, um in Abhängigkeit vom Ermittlungsergebnis zu er mitteln, ob ein Speicherzellhaltetestmodus bestimmt worden ist oder nicht; eine Spannungsverkleinerungsschaltung 760, welche in Reaktion auf ein Modusermittlungssignal HOLD·DOWN aus der Ermittlungsschaltung 750 so aktiviert ist, daß sie den Pegel der ersten Stromversorgungsspannung Vcc gemäß den Pegeln der Eingangssignale INA und INB verkleinert; und eine Spannungsschaltschaltung 770, welche in Reaktion auf das Modusermittlungssignal HOLD·DOWN aus der Modusermittlungs schaltung 750 so aktiviert ist, daß sie eine Speicherzelle MC mit der verkleinerten Spannung aus der Spannungsver kleinerungsschaltung 760 anstelle der ersten Stromversor gungsspannung Vcc versorgt. Die Spannung aus der Spannungs schaltschaltung 770 wird an einen Stromversorgungsspannungs- Versorgungsknoten 775 von in der Speicherzelle MC enthal tenen Lastwiderständen Ra und Rb übertragen.

Fig. 61 zeigt einen schematischen Aufbau der Modusermitt lungsschaltung und der Spannungsverkleinerungsschaltung, welche in Fig. 60 dargestellt sind. Unter Bezugnahme auf Fig. 61 enthält eine Modusermittlungsschaltung 750 npn- Bipolartransistoren 800 und 801, welche an ihren Basen die Eingangssignale X2 und X3 in Emitterfolger-Art aus (in der Spannungsverkleinerungsschaltung enthaltenen) Transistoren 811 und 812 empfangen; einen npn-Bipolartransistor 802, wel cher an seiner Basis eine Referenzspannung Vref1 empfängt; einen n-Kanal-MOS-Transistor 804, welcher an seinem Gate ein Steuersignal CS·W·CUT empfängt; und ein n-Kanal-MOS-Transi stor 805, welcher an seinem Gate eine Referenzspannung Vcs1 empfängt. Die Kollektoren der Transistoren 800 und 801 sind durch einen Widerstand 806 mit einem ein erstes Stromversor gungspotential Vcc zuführenden Knoten verbunden, wogegen der Kollektor des Transistors 802 durch einen Widerstand 807 mit dem das erste Stromversorgungspotential Vcc zuführenden Knoten verbunden ist. Die Emitter der Transistoren 800, 801 und 802 sind zusammengeschaltet. Der Transistor 804 ist zwi schen den Emittern der Transistoren 800 bis 802 und dem Transistor 805 vorgesehen. Der Transistor 805 funktioniert als Konstantstromquellen-Transistor für die Transistoren 800 bis 802.

Die Modusermittlungsschaltung 750 enthält ferner einen npn- Bipolartransistor 803, welcher an seiner Basis die Kollektorpotentiale der Transistoren 800 und 801 empfängt; einen Pegelumwandlungsabschnitt 808 zum Umwandeln des Emitterpotentials vom ECL-Pegel des Transistors 803 in ein CMOS-Pegelsignal und zum Invertieren der Logik desselben; und zwei Stufen von Invertern 809 und 810 zum Verstärken eines Ausgangs aus dem Pegelumwandlungsabschnitt 808. Der Pegelumwandlungsabschnitt 808 weist denselben Aufbau wie die in Fig. 2 gezeigte Pegelumwandlungsschaltung auf und be wirkt dieselbe Funktion.

Mit dem Emitter des Transistors 803 ist ein Steuersignal CS·CUTN in Wired-OR-Schaltung verbunden. Ferner ist am Emitter des Transistors 803 ein n-Kanal-MOS-Transistor 829 vorgesehen, welcher als Konstantstromquellenlast wirkt. Der Transistor 829 empfängt an seinem Gate die Referenzspannung Vcs1. Wenn der Transistor im Eingangsabschnitt der Pegel umwandlungsschaltung 808 ausschaltet, dann sieht der Tran sistor 829 einen Strompfad für den Transistor 803 und den Transistor zum Erzeugen des Steuersignals CS·CUTN vor (siehe Fig. 52). Der Betrieb der Modusermittlungsschaltung 750 wird beschrieben werden.

In einem Haltetestmodus wird ein Test der Charakteristiken zur Aufrechterhaltung der Speicherzelldaten ausgeführt. In diesem Fall wird die Spannung des Stromversorgungspotentials der Speicherzelle verkleinert. Da die Wortleitungen in einen Nichtauswahlzustand versetzt sind, ist das Adressensignal bedeutungslos. Daher wird im Speicherzellhaltetestmodus das Adressensignal als Testmodus-Bestimmungssignal zum Bestimmen des Modus verwendet, und es wird ferner als Signal zum Fest setzen einer Spannung verwendet, mit welcher die Speicher zelle zu versorgen ist.

Wenn das Signal CS·W·CUT auf einem Tiefpegel ist und der CS- Wortleitungs-Unterbrechungsmodus nicht bestimmt ist, dann schaltet der Transistor 804 aus. In diesem Zustand werden die Kollektorpotentiale der Transistoren 800 und 801 durch den Widerstand 806 auf den Pegel des ersten Stromversor gungspotentials Vcc hochgezogen. Wenn das Signal CS·W·CUT auf einem Tiefpegel ist, dann ist das Signal CS·CUTN auf einem Hochpegel (siehe Fig. 52). Da das Basispotential des Transistors 803 auf einem Hochpegel ist, ist das Emitterpo tential des Transistors 803 auch auf einem Hochpegel. In diesem Zustand erreicht der Ausgang der Pegelumwandlungs schaltung 808 einen CMOS-Tiefpegel und das Signal HOLD·DOWN einen Tiefpegel. Daher nimmt der Betrieb den Speicherzell haltetestmodus nicht ein.

Wenn das Signal CS·W·CUT auf einem Hochpegel ist, dann schaltet der Transistor 804 ein. Wenn die Eingangssignale X2 und X3 beide auf einem Tiefpegel sind, dann erreichen die Kollektorpotentiale der Transistoren 800 und 801 einen Hoch pegel. In diesem Zustand erreicht der Ausgang aus dem Pegel umwandlungsabschnitt 808 auch einen CMOS-Tiefpegel, wobei das Signal HOLD·DOWN auf einem Tiefpegel ist und daher der Betrieb keinen Speicherzellhaltetestmodus einnimmt.

Wenn eines der Eingangssignale X2 und X3 auf einem Hochpegel ist, dann erreichen die Kollektorpotentiale der Transistoren 800 und 801 einen Hochpegel und der Ausgang aus dem Transi stor 803 einen Tiefpegel. Wenn das Signal CS·CUTN auf einem Tiefpegel ist, dann erreicht der Ausgang aus der Pegelum wandlungsschaltung 808 einen CMOS-Hochpegel, wobei das Si gnal HOLD·DOWN einen Hochpegel erreicht und daher der Be trieb einen Speicherzellhaltetestmodus einnimmt. Das Signal CS·CUTN ist auf einem Tiefpegel und das Signal CS·W·CUT auf einem Hochpegel, wenn das Signal/CS im CS-Wortleitungs- Unterbrechungsmodus auf einem Hochpegel ist. Mit anderen Worten, wenn die Halbleiterspeichereinrichtung im CS-Wort leitungs-Unterbrechungsmodus nicht gewählt ist, dann startet der Speicherzellhaltetestmodus.

Wenn das Signal CS·CUTN auf einem Hochpegel ist, dann er reicht der Ausgang aus der Pegelumwandlungsschaltung 808 einen CMOS-Tiefpegel, und das Signal HOLD·DOWN ist auf einem Tiefpegel. In diesem Zustand nimmt der Betrieb den Speicher zellhaltetestmodus nicht ein. Das Signal CS·W·CUT ist auf einem Hochpegel, das heißt, der Betrieb ist im CS-Wortlei tungs-Unterbrechungsmodus, und das Signal CS·CUTN erreicht einen Hochpegel, wenn das Chip-Auswahlsignal/CS auf einem Tiefpegel ist, wobei die Halbleiterspeichereinrichtung (der SRAM) in einem Auswahlzustand ist und ein Zugriff so aus geführt wird, wie es aus dem in Fig. 52 gezeigten Aufbau hervorgeht (die internen Chip-Auswahlsignale CS1 bis CS4 sind alle auf einem Tiefpegel, und der Vordecodiererausgang ändert sich in Abhängigkeit vom Zustand des internen Adres sensignals).

Die Spannungsverkleinerungsschaltung 760 enthält einen npn- Bipolartransistor 811, welcher an seiner Basis ein Eingangs signal X2 empfängt; einen npn-Bipolartransistor 812, welcher an seiner Basis ein Eingangssignal X3 empfängt; einen n- Kanal-MOS-Transistor 813, welcher an seinem Gate das Emitterpotential des Bipolartransistors 811 empfängt; einen n-Kanal-MOS-Transistor 818, welcher an seinem Gate das Emitterpotential des Bipolartransistors 812 empfängt; einen n-Kanal-MOS-Transistor 815, welcher zwischen einer Signal leitung 835 und einem Knoten 836 vorgesehen ist und an seinem Gate eine Referenzspannung Vref1 empfängt; und einen n-Kanal-MOS-Transistor 820, welcher zwischen der Signallei tung 835 und einem Knoten 837 vorgesehen ist und an seinem Gate die Referenzspannung Vref1 empfängt. Der Transistor 813 ist zwischen einem ein erstes Stromversorgungspotential Vcc zuführenden Knoten und dem Knoten 836 vorgesehen. Der Tran sistor 818 ist zwischen dem das erste Stromversorgungspoten tial Vcc zuführenden Knoten und dem Knoten 837 vorgesehen.

Die Spannungsverkleinerungsschaltung 760 enthält einen p- Kanal-MOS-Transistor 821, welcher zwischen dem das erste Stromversorgungspotential Vcc zuführenden Knoten und einer Signalleitung 835 vorgesehen ist; einen p-Kanal-MOS-Transi stor 822, welcher mit dem Transistor 821 in Stromspiegelart geschaltet ist; einen Widerstand 823, welcher aus dem Tran sistor 822 Strom empfängt; Dioden 824 und 825, welche mit dem Widerstand 823 in Reihe geschaltet sind; einen n-Kanal- MOS-Transistor 828, welcher zwischen der Diode 825 und einem ein zweites Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist; einen npn-Bipolartransistor 827, welcher an seiner Basis das Potential an einem Ende des Widerstands 823 empfängt; und einen n-Kanal-MOS-Transistor 826, welcher zwi schen dem Emitter des Transistors 827 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist und an seinem Gate eine Referenzspannung Vcs1 empfängt.

Der Transistor 828 wird leitend gemacht, wenn das Signal HOLD·DOWN im Speicherzellhaltetestmodus einen Hochpegel er reicht. In diesem Zustand fließt in den Widerstand 823 und in die Dioden 824 und 825 Strom. Das Basispotential des Transistors 827 ist i·R+2·Vth, wobei i den durch den Wider stand 823 fließenden Strom bezeichnet, R bezeichnet den Widerstandswert des Widerstands 823, und Vth bezeichnet den Durchlaßspannungsabfall der Dioden 824 und 825. Der Transi stor 827 wird in Emitterfolger-Art betrieben. Daher ändert sich die aus dem Transistor 827 ausgegebene Spannung ΦD ge mäß dem Basispotential des Transistors 827. Ein n-Kanal-MOS- Transistor 852, der an seinem Gate die Referenzspannung Vcs1 empfängt, ist zwischen dem Transistor 821 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vorgesehen.

Die Spannungsverkleinerungsschaltung 760 enthält ferner einen n-Kanal-MOS-Transistor 814, welcher zwischen dem Emitter des Transistors 811 und dem zweiten Stromversor gungspotential Vee vorgesehen ist; einen n-Kanal-MOS-Transi stor 816, welcher zwischen dem Knoten 836 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist; einen n-Kanal-MOS-Transistor 817, welcher zwischen dem Emitter des Transistors 812 und dem das zweite Stromversor gungspotential Vee zuführenden Knoten vorgesehen ist; einen n-Kanal-MOS-Transistor 819, welcher zwischen dem Knoten 837 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist; einen n-Kanal-MOS-Transistor 830, welcher in Reaktion auf ein Signal HOLD·DOWN leitend gemacht wird, so daß er die Referenzspannung Vcs1 an die Gates der Transistoren 814, 816, 817 und 819 überträgt; einen Inverter 851 zum Invertieren des Signals HOLD·DOWN; und einen n- Kanal-MOS-Transistor 831, welcher in Reaktion auf einen Aus gang aus dem Inverter leitend gemacht wird, so daß er die Gatepotentiale der Transistoren 814, 816, 817 und 819 auf das zweite Stromversorgungspotential Vee entlädt.

Die Transistoren 816 und 819 weisen verschiedene Größen auf. Der Betrieb wird beschrieben werden.

(a) Wenn das Signal HOLD·DOWN auf einem Tiefpegel ist, dann sind die Transistoren 828 und 830 ausgeschaltet, und der Transistor 831 ist eingeschaltet. In diesem Zustand schalten die Transistoren 814, 816, 817 und 819 alle aus, und ein Konstantstrom fließt durch die Transistoren 821 und 852. Durch die mittels der Transistoren 821 und 822 gebildete Stromspiegelschaltung wird aus dem durch die Transistoren 821 und 852 fließenden Strom ein Spiegelstrom erzeugt. Da der Transistor 828 ausgeschaltet ist, fließt durch den Widerstand 823 und die Dioden 824 und 825 kein Strom. Daher wird das Basispotential des Transistors 827 durch den Tran sistor 822 auf einen Hochpegel aufgeladen. In diesem Zustand erreicht das Signal ΦD einen Hochpegel, welcher kleiner als das erste Stromversorgungspotential Vcc ist.
(b) Wenn das Signal HOLD·DOWN einen Hochpegel erreicht, dann schalten die Transistoren 828 und 830 ein und schaltet der Transistor 831 aus. In diesem Zustand funktionieren die Transistoren 814, 816, 817 und 819 alle wie eine Konstant stromquelle. Das Basispotential des Transistors 827 ändert sich gemäß dem durch den Transistor 822 fließenden Strom.

Die Eingangssignale X2 und X3 werden an die Gates der Tran sistoren 813 und 818 in einer Emitterfolger-Art übertragen.

Das Signal HOLD·DOWN erreicht einen Hochpegel, wenn der Be trieb im CS-Wortleitungs-Unterbrechungsmodus ist (das Signal CS·W·CUT ist auf einem Hochpegel), wobei das Signal CS·CUTN auf einem Tiefpegel ist (das Signal/CS ist auf einem Hoch pegel) und wenigstens eines der Eingangssignale X2 und X3 auf einem Hochpegel ist. Wenn das Signal X2 auf einem Hoch pegel ist, dann schaltet der Transistor 813 ein, wobei das Potential am Knoten 836 zunimmt und der Transistor 815 aus schaltet. Wenn in diesem Zustand das Eingangssignal X3 auf einem Tiefpegel ist, dann schaltet der Transistor 818 aus und dann fließt ein Strom aus der Signalleitung 835 in den Knoten 837 durch den Transistor 820.

Wenn im Unterschied dazu das Eingangssignal X3 auf einem Hochpegel und das Eingangssignal X2 auf einem Tiefpegel ist, dann schaltet der Transistor 813 aus und der Transistor 818 ein und dann fließt ein Strom aus der Signalleitung 835 in den Knoten 836. Da die Konstantstromquellen-Transistoren 816 und 819 eine verschiedene Größe aufweisen, sehen die Transi storen 815 und 820 verschiedene Stromwerte vor, wenn sie eingeschaltet sind. Der durch die Signalleitung 835 fließen de Strom wird durch die aus den Transistoren 821 und 822 ge bildete Stromspiegelschaltung reflektiert, und daher fließt im Widerstand 823 ein Spiegelstrom. Daher kann das Basispo tential des Transistors 827 gemäß den verschiedenen Zu ständen, das heißt, (i) wenn nur der Transistor 815 einge schaltet ist, (ii) wenn nur der Transistor 820 eingeschaltet ist und (iii) wenn die Transistoren 815 und 820 beide einge schaltet sind, geändert werden. Das Signal ΦD ist an die Spannungsschaltschaltung 770 gelegt, welche im folgenden beschrieben werden wird, und es wird im Speicherzellhalte testmodus als Signal zum Bestimmen des Speicherzellstromver sorgungspotentials verwendet.

Obwohl die Signale X2 und X3 einen ECL-Pegel aufweisen, bil den die Transistoren 813 und 815 ein quellengekoppeltes Logikgatter und bilden die Transistoren 818 und 820 ein quellengekoppeltes Logikgatter. Gemäß den Pegeln der Ein gangssignale X2 und X3 fließt in einer ähnlichen Weise wie bei einem emittergekoppelten Logikgatter ein Strom in eines der das quellengekoppelte Logikgatter bildenden Transistor paare. Zu dieser Zeit können die CMOS-Pegelsignale als Ein gangssignale X2 und X3 verwendet werden.

Mittels des vorstehend beschriebenen Aufbaus kann das Signal ΦD, das heißt die dem Stromversorgungspotential-Versorgungs knoten der Speicherzelle zugeführte Spannung in drei Schritten geschaltet werden, wenn das Signal HOLD·DOWN im Speicherzellhaltetestmodus auf einem Hochpegel ist.

Fig. 62 zeigt einen speziellen Aufbau der in Fig. 60 dar gestellten Spannungsschaltschaltung. Unter Bezugnahme auf Fig. 62 enthält eine Spannungsschaltschaltung 770 einen In verter 841 zum Invertieren eines Signals HOLD·DOWN; einen n- Kanal-MOS-Transistor 842, welcher in Reaktion auf einen Aus gang aus dem Inverter 841 ein zweites Stromversorgungspoten tial Vee an eine Signalleitung 846 überträgt; und einen n- Kanal-MOS-Transistor 840, welcher in Reaktion auf das Signal HOLD·DOWN eine Referenzspannung Vcs1 an die Signalleitung 846 überträgt. Wenn das Signal HOLD·DOWN auf einem Tiefpegel ist, dann überträgt der Transistor 842 das zweite Stromver sorgungspotential Vee an die Signalleitung 846. Wenn das Si gnal HOLD·DOWN auf einem Hochpegel ist, dann überträgt der Transistor 840 die Referenzspannung Vcs1 an die Signallei tung 846.

Die Spannungsschaltschaltung 770 enthält ferner einen npn- Bipolartransistor 843, welcher an seiner Basis ein Span nungssignal ΦD empfängt; einen p-Kanal-MOS-Transistor 844, welcher in Reaktion auf das Signal HOLD·DOWN das erste Stromversorgungspotential Vcc an eine Ausgangssignalleitung 847 überträgt; und einen n-Kanal-MOS-Transistor 845, welcher zwischen der Signalleitung 847 und dem das zweite Stromver sorgungspotential Vee zuführenden Knoten vorgesehen ist und dessen Gate mit der Signalleitung 846 verbunden ist. Ein Speicherzellstromversorgungspotential Vce11 wird von der Ausgangssignalleitung 847 erzeugt. Der Betrieb wird be schrieben werden.

(a) Wenn das Signal HOLD·DOWN auf einem Tiefpegel ist:
In diesem Zustand erreicht der Ausgang aus dem Inverter 841 einen Hochpegel, und der Transistor 842 schaltet ein. In zwischen schaltet der Transistor 840 aus. Daher ist der Po tentialpegel der Signalleitung 846 der Pegel des zweiten Stromversorgungspotentials Vee, und der Transistor 845 schaltet aus. Wenn das Signal HOLD·DOWN auf einem Tiefpegel ist, dann ist die Spannungsverkleinerungsschaltung 760 in aktiv, wie es bereits unter Bezugnahme auf Fig. 61 be schrieben wurde, und das Signal ΦD ist auf einem Pegel, der kleiner als das erste Stromversorgungspotential Vcc ist. Da unterdessen der Transistor 844 einschaltet, wird die Aus gangssignalleitung 847 durch den Transistor 844 auf den Pegel des ersten Stromversorgungspotentials Vcc aufgeladen. Folglich schaltet der Transistor 843 aus. An der Ausgangssi gnalleitung 847 wird das Speicherzellstromversorgungspoten tial Vce11 erzeugt, welches auf dem Pegel des ersten Strom versorgungspotentials Vcc ist.

(b) Wenn das Signal HOLD·DOWN auf einem Hochpegel ist:
Wenn das Signal HOLD·DOWN auf dem Hochpegel ist, dann wird der Speicherzellhaltetestmodus bestimmt. In diesem Zustand schaltet der Transistor 840 ein, wobei der Transistor 842 ausschaltet, wobei das Potential an der Signalleitung 846 die Referenzspannung Vcs1 erreicht und der Transistor 845 als Konstantstromquelle funktioniert. Der Transistor 844 schaltet aus. Daher erreicht das Speicherzellstromversor gungspotential Vce11 an der Ausgangssignalleitung 847 den um VBE verminderten Spannungspegel des Signals ΦD, welcher in Emitterfolger-Art durch den Transistor 843 übertragen wird.

Wie unter Bezugnahme auf Fig. 61 beschrieben, stellt sich das Potential des Signals ΦD gemäß den Zuständen der Ein gangssignale X2 und X3 verschieden ein, wenn das Signal HOLD·DOWN auf einem Hochpegel ist. Der Potentialpegel des Speicherzellstromversorgungspotentials Vce11 schwankt eben falls gemäß dem Signal ΦD verschiedenen Potentialpegels. Der Speicherzellhaltetest ist somit ausgeführt. Der folgende Be trieb wird im Speicherzellhaltetestmodus ausgeführt.

Zunächst wird das Signal HOLD·DOWN auf einen Tiefpegel ge setzt und werden durch ein normales Zugriffsverfahren Daten in eine Speicherzelle geschrieben. Dann wird in einem CS- Wortleitungs-Unterbrechungsmodus das Signal/CS auf einen Hochpegel gesetzt, wobei wenigstens eines der Eingangssi gnale X2 und X3 auf einen Hochpegel gesetzt wird und das Signal zum Bestimmen eines Speicherzellhaltetestmodus HOLD·DOWN auf einen Hochpegel gesetzt wird. In diesem Zu stand nimmt die aus der Spannungsschaltschaltung 770 an den Stromversorgungspotential-Versorgungsknoten der Speicher zelle gelegte Spannung ab. In diesem Speicherzellhaltetest modus wird der CS-Wortleitungs-Unterbrechungsmodus aus dem folgenden Grund bestimmt.

Wie in Fig. 1 gezeigt, sind der Y-Decodierer 6, die Bitlei tungs-Lastschaltung 3 und das Lese-/Schreibgatter 4 unab hängig vom Chip-Auswahlsignal/CS in Betrieb. Wenn die Wort leitung in diesem Zustand gewählt wird, dann fließt ein Strom von der Bitleitungs-Lastschaltung zur Speicherzelle, und das Potential der gespeicherten Daten in der Speicher zelle nimmt zu. Daher ist es unmöglich, den Speicherzell haltetest auszuführen. Aus diesem Grund wird der CS-Wort leitungs-Unterbrechungsmodus bestimmt, um alle Wortleitungen in einen Nichtauswahlzustand zu versetzen.

Im Speicherzellhaltetestmodus wird der Zustand, in welchem das verkleinerte Stromversorgungspotential an den Knoten des das Stromversorgungspotential zuführenden Knotens der Spei cherzelle gelegt ist, für einen vorgeschriebenen Zeitab schnitt beibehalten. Danach wird der Speicherzellhaltetest modus aufgehoben und werden die Daten der Speicherzelle ge mäß einem normalen Zugriff gelesen. Wenn die Lesedaten der Speicherzelle mit den geschriebenen Testdaten überein stimmen, dann wird bestimmt, daß die Speicherzelle normal in Betrieb ist. Wenn nicht, dann wird bestimmt, daß die Spei cherzelle eine vorgeschriebene Datenhaltecharakteristik nicht erfüllt. Wenn insbesondere die Stromversorgungsspan nung der Speicherzelle abnimmt und die im Flipflop (welches durch kreuzweise gekoppelte Transistoren gebildet wird) ge haltenen Daten invertiert sind, dann wird bestimmt, daß die Speicherzelle defekt ist. Auf diese Weise wird die Abhängig keit der Datenhaltecharakteristik der Halbleiterspeicherein richtung von der Stromversorgungsspannung geprüft.

Wie vorstehend beschrieben, kann die Halbleiterspeicherein richtung durch Miteinanderverbinden einer Mehrzahl von Pegelermittlungsschaltungen, von denen jede verschiedene Vergleichsreferenzspannungspegel aufweist, und durch Setzen des internen Betriebsmodus auf Grundlage des Ermittlungs ergebnisses aus jeder Pegelermittlungsschaltung sicher in einen vorgeschriebenen internen Betriebsmodus versetzt wer den. Bezüglich der momentan ausgeführten Betriebsmodi kann das Schalten zwischen dem Einbrennmodus, bei welchem eine Mehrzahl von Wortleitungen gleichzeitig in einen Auswahlzu stand versetzt wird, dem CS-Wortleitungs-Unterbrechungs modus, bei welchem alle Wortleitungen in einen Nichtauswahl zustand versetzt sind, wenn die Halbleiterspeichereinrich tung in einen Nichtauswahlzustand versetzt ist, dem Spei cherzellhaltetestmodus, bei welchem das Stromversorgungspo tential der Speicherzelle verkleinert wird, wenn die Halb leiterspeichereinrichtung im CS-Wortleitungs-Unterbrechungs modus nicht gewählt ist, und dem Normalmodus, bei welchem ein normaler Zugriff stattfindet, leicht und genau ausge führt werden.

Fig. 63 zeigt einen anderen Aufbau der Modusermittlungs schaltung. Unter Bezugnahme auf Fig. 63 enthält eine Modusermittlungsschaltung 35 einen npn-Bipolartransistor 901, welcher an seiner Basis ein Eingangssignal IN empfängt; eine Diode 902, welche zwischen dem. Emitter (einem Knoten 930) des Bipolartransistors 901 und einem Knoten 931 vor gesehen ist; eine Diode 903, welche zwischen den Knoten 931 und 932 vorgesehen ist; und einen n-Kanal-MOS-Transistor 914, welcher zwischen einem Knoten 932 und einem ein zweites Stromversorgungspotential Vee zuführenden Knoten vorgesehen ist und an seinem Gate eine Referenzspannung Vcs empfängt. Die Diode 902 verkleinert das Emitterpotential des Bipolar transistors 901 um ihren Durchlaßspannungsabfall. Die Diode 903 verkleinert das Potential des Knotens 931 um einen Durchlaßspannungsabfall Vth. Der Transistor 914 funktioniert als Stromquelle für den Transistor 901 und die Dioden 902 und 903.

Die Modusermittlungsschaltung 35 enthält ferner einen npn- Bipolartransistor 904, welcher an seiner Basis das Potential des Knotens 930 empfängt; einen npn-Bipolartransistor 905, welcher an seiner Basis eine erste Referenzspannung Vref1 empfängt; einen npn-Bipolartransistor 906, dessen Kollektor jeweils mit dem Emitter der Transistoren 904 und 905 ver bunden ist und dessen Basis mit dem Knoten 931 verbunden ist; einen npn-Bipolartransistor 907, welcher an seiner Basis eine zweite Referenzspannung Vref2 empfängt; einen npn-Bipolartransistor 908, dessen Kollektor jeweils mit dem Emitter der Transistoren 906 und 907 verbunden ist und des sen Basis mit dem Knoten 932 verbunden ist; einen npn-Bipo lartransistor 909, welcher an seiner Basis eine dritte Re ferenzspannung Vref3 empfängt; und einen n-Kanal-MOS-Transi stor 915, welcher an seinem Gate die Referenzspannung Vcs empfängt und welcher als Stromquelle für die Transistoren 908 und 909 funktioniert.

Der Kollektor des Transistors 904 ist durch einen Widerstand 920 mit einem ein erstes Stromversorgungspotential Vcc zu führenden Knoten verbunden. Der Kollektor des Transistors 905 ist durch einen Widerstand 921 mit dem das erste Strom versorgungspotential Vcc zuführenden Knoten verbunden. Der Kollektor des Transistors 907 ist durch einen Widerstand 922 mit dem das erste Stromversorgungspotential Vcc zuführenden Knoten verbunden. Der Kollektor des Transistors 909 ist durch einen Widerstand 923 mit dem das erste Stromversor gungspotential Vcc zuführenden Knoten verbunden. Die Modus ermittlungsschaltung 35 enthält ferner npn-Bipolartransi storen 910, 911, 912 und 913, welche an ihrer Basis jeweils das entsprechende Kollektorpotential der Bipolartransistoren 904, 905, 907 und 909 empfangen; und n-Kanal-MOS-Transi storen 916, 917, 918 und 919, welche jeweils zwischen dem entsprechenden Emitter der Transistoren 910 bis 913 und dem das zweite Stromversorgungspotential Vee zuführenden Knoten vorgesehen sind und welche an ihren Gates die Referenzspan nung Vcs empfangen. Die Transistoren 910 bis 913 sind in Emitterfolger-Art in Betrieb und sehen entsprechende Modus bestimmungssignale MODE-A, MODE-B, MODE-C und MODE-D vor.

Die Referenzspannungen Vref1, Vref2 und Vref3 sind bei spielsweise auf -0,9 V; -2,1 V bzw. -3,3 V festgesetzt. Die Differenz zwischen den Referenzspannungen ist so festge setzt, daß sie geringfügig größer als der Durchlaßspan nungsabfall Vth der Dioden 902 und 903 ist. Der Betrieb wird beschrieben werden.

Das Eingangssignal IN wird durch den Bipolartransistor 901 an den Knoten 930 in Emitterfolger-Art übertragen. Wenn das Potential am Knoten 930 mit V(IN) bezeichnet wird, dann kön nen die Potentiale an den Knoten 931 und 932 dargestellt werden als V(IN)-Vth und V(IN)-2Vth.

Wenn V(IN)<Vref1 ist, dann schalten die Transistoren 904, 906 und 908 ein. In diesem Zustand erreichen die Kollektor potentiale der Transistoren 909, 907 und 905 einen Hoch pegel, und das Kollektorpotential des Transistors 904 er reicht einen Tiefpegel. Daher erreicht das Signal MODE-A einen Tiefpegel, und die verbleibenden Signale MODE-B, MODE- C und MODE-D erreichen einen Hochpegel.

Wenn Vref1<V(IN)<Vref2 ist, dann schaltet der Bipolartran sistor 904 aus, und die Bipolartransistoren 906 und 908 schalten ein. In diesem Zustand erreicht das Kollektorpoten tial des Transistors 904 einen Hochpegel, das Kollektorpo tential des Transistors 905 erreicht einen Tiefpegel, und die Kollektorpotentiale der Transistoren 907 und 909 er reichen einen Hochpegel. Daher erreicht in diesem Zustand das Signal MODE-B einen Tiefpegel, und die verbleibenden Signale MODE-A, MODE-C und MODE-D erreichen alle einen Hoch pegel.

Wenn Vref2<V(IN)<Vref3 ist, dann schalten die Bipolartransi storen 904 und 906 aus, und der Bipolartransistor 908 schal tet ein. Da in die Bipolartransistoren 904 und 905 kein Strom fließt, erreichen die Kollektorpotentiale der Transi storen 904 und 905 einen Hochpegel. Da das Kollektorpoten tial des Transistors 907 durch die Transistoren 908 und 915 entladen wird, erreicht es einen Tiefpegel. Das Kollektorpo tential des Transistors 909 erreicht einen Hochpegel, da der Transistor 908 eingeschaltet ist. In diesem Zustand erreicht das Signal MODE-C einen Tiefpegel, und die Signale MODE-A, MODE-B und MODE-D erreichen einen Hochpegel.

Wenn V(IN)<Vref3 ist, dann sind die Transistoren 904, 906 und 908 alle ausgeschaltet. Daher erreichen die Kollektor potentiale der Transistoren 904, 905 und 907 einen Hoch pegel, und das Kollektorpotential des Transistors 909 er reicht einen Tiefpegel. Insbesondere erreicht das Signal MODE-D einen Tiefpegel, und die Signale MODE-A, MODE-B und MODE-C erreichen einen Hochpegel.

Durch Festsetzen des Potentialpegels des Eingangssignals IN auf einen geeigneten Pegel ist es möglich, eines der Modus bestimmungssignale MODE-A bis MODE-D auf einen aktiven Tief pegel festzusetzen, wodurch ein gewünschter Betriebsmodus bestimmt werden kann. Die in Fig. 63 gezeigte Modusermitt lungsschaltung kann bei einer allgemeinen Betriebsmodus-Er mittlungsschaltung verwendet werden. Wenn sie jedoch bei dem Aufbau zum Bestimmen des CS-Wortleitungs-Unterbrechungs modus, des Speicherzellhaltetestmodus und des Einbrennmodus verwendet wird, dann kann eine Schaltung zum Erzeugen eines Betriebsmodus-Ermittlungssignals mit dem Aufbau der Fig. 64 verwendet werden.

Unter Bezugnahme auf Fig. 64 enthält eine Schaltung zum Erzeugen eines Betriebsmodus-Ermittlungssignals 36 Pegel wandler 920a bis 920d, welche jeweils entsprechend den Modusbestimmungssignalen MODE-A bis MODE-D vorgesehen sind, und ein 2-Eingangs-OR-Gatter 921, welches einen Ausgang aus dem Pegelwandler 920a und einen Ausgang aus dem Pegelwandler 920b empfängt. Jeder der Pegelwandler 920a bis 920d weist den gleichen Aufbau wie beispielsweise die in Fig. 2 darge stellte Pegelumwandlungsschaltung auf, und sie wandelt ein ECL-Pegelsignal in ein CMOS-Pegelsignal um und invertiert dessen Logik. Ein Signal HOLD·DOWN wird vom Pegelwandler 920a erzeugt, und es ist an die Spannungsverkleinerungs- Schaltung 760 und die Spannungsschaltschaltung 770 gelegt, welche in den Fig. 61 und 62 gezeigt sind. Das OR-Gatter 921 erzeugt ein CS-Wortleitungs-Unterbrechungsmodus-Bestim mungssignal CS·W·CUT, wenn der Ausgang aus dem Pegelwandler 920b auf einem Hochpegel ist oder wenn das Signal HOLD·DOWN auf einem Hochpegel ist, und legt das Signal an den in Fig. 12 gezeigten CS-Puffer 12. Der Pegelwandler 920c erzeugt ein Einbrennmodus-Bestimmungssignal BI und legt es an die in den Fig. 50 und 51 dargestellte V-Adressenpufferschaltung 520. Der Ausgang aus dem Pegelwandler 920d ist ein Normal modus-Bestimmungssignal, welches nicht notwendigerweise ver wendet wird.

Das OR-Gatter 921 ist vorgesehen, da es notwendig ist, die Signale HOLD·DOWN und CS·W·CUT in einen aktiven Zustand des Hochpegels zu versetzen, wenn der Speicherzellhaltetestmodus unter der Bedingung ausgeführt wird, daß der Betrieb im CS- Wortleitungs-Unterbrechungsmodus ist.

Die Entsprechung zwischen den Modussignalen MODE-A bis MODE- D und den internen Betriebsmodus-Bestimmungssignalen ist nur ein Beispiel, und andere Kombinationen können verwendet wer den.

Durch Verwenden der in Fig. 63 gezeigten Modusermittlungs schaltung kann ein willkürlicher Betriebsmodus aus einer Mehrzahl von Betriebsmodi gemäß dem Potentialpegel von einem Eingangssignal bestimmt werden.

Wichtige durch die vorliegende Erfindung vorgesehene Wirkungen sind folgende.

(1) Da ein Eingangssignal durch ein kapazitives Element an einen Steuerelektrodenknoten eines zweiten Schaltelements übertragen wird, welches einen Signalausgangsknoten durch eine Stromspiegeloperation auf einen Stromversorgungs-Po tentialpegel treibt, kann eine Halbleiterschaltung reali siert werden, welche mit hoher Geschwindigkeit schalten kann. Wenn zu dieser Zeit die Stromtreibfähigkeit der ersten Stromspiegelschaltung verkleinert wird, dann kann der Strom verbrauch verkleinert werden.
(2) Ein Eingangssignal wird durch ein kapazitives Element an einen Steuerelektrodenknoten eines auf einem vorgeschriebe nen Potential gehaltenen Schaltelements gelegt, und ein Si gnalausgangsknoten wird durch das Schaltelement auf einen Stromversorgungs-Potentialpegel getrieben. Daher kann das Schaltelement mit hoher Geschwindigkeit getrieben werden und kann zusätzlich der Stromverbrauch verkleinert werden, da der vom Signaleingangsknoten zum Stromversorgungspotential Versorgungsknoten fließende Strom nicht erzeugt wird, wenn das Eingangssignal mittels kapazitiver Kopplung mit dem Schaltelement gekoppelt ist.
(3) Ein an einen ersten und einen zweiten Signaleingangs knoten gelegtes Signal wird durch ein Wired-OR-Logikgatter in ein erstes Schaltelement übertragen, und eine Strom spiegelschaltung wird gemäß dem Einschalt-/Ausschaltzustand des ersten Schaltelements so getrieben, daß sie den Aus gangsknoten auf den Stromversorgungs-Potentialpegel treibt. Daher kann der Wert des in der Stromspiegelschaltung flie ßenden Stroms ohne Rücksicht auf die Kombination der an den ersten und den zweiten Signaleingangsknoten gelegten Signal logik konstant gemacht werden und daher der Ausgangsknoten ohne Rücksicht auf die Logikkombination des ersten und des zweiten Eingangssignals mit denselben Betriebscharakteristi ken getrieben werden.
(4) Da ferner das aus der Wired-OR-Logik erhaltene Signal an den Steuerelektrodenknoten des die Stromspiegelschaltung bildenden Transistors mittels kapazitiver Kopplung übertra gen wird, kann die Stromspiegelschaltung mit hoher Geschwin digkeit getrieben werden.
(5) Entsprechend einem ersten Transistorelement, welches an einem Steuerelektrodenknoten eine Referenzspannung empfängt, und einem zweiten Transistorelement, welches einen Ausgangs knoten gemäß einem in einer Pegelumwandlungsschaltung ver wendeten Eingangssignal auflädt, sind ein drittes und ein viertes Transistorelement vorgesehen, und eine Referenzspan nung wird derart erzeugt, daß das Verhältnis aus dem durch das dritte Transistorelement fließenden Strom und dem durch das vierte Transistorelement fließenden Strom konstant ge halten wird, welche Referenzspannung an den Steuerelektro denknoten des ersten Transistorelements übertragen wird.
Daher kann das Verhältnis aus dem durch das erste Transi storelement fließenden Strom und dem durch das zweite Tran sistorelement fließenden Strom in der Pegelumwandlungsschal tung konstant gehalten werden, und daher kann die Referenz spannung gemäß den Betriebscharakteristiken der Pegelumwand lungsschaltung genau erzeugt werden.
(6) Entsprechend einem als Stromspiegelschaltungs-Strom quelle dienenden ersten Transistorelement und einem zweiten Transistorelement zum Aufladen eines Ausgangsknotens in einer Pegelumwandlungsschaltung sind ein drittes und ein viertes Transistorelement vorgesehen, und eine Referenz spannung wird durch Umwandeln des durch das dritte und das vierte Transistorelement jeweils gelieferten Stroms in eine Spannung und durch Differenzverstärken derselben erzeugt und somit die erzeugte Referenzspannung an den Steuerelektroden knoten des ersten Transistorelements gelegt. Daher wird die differenzverstärkte Referenzspannung an die Steuerelektrode des vierten Transistorelements rückgekoppelt, wobei das Ver hältnis aus dem jeweils durch das dritte und das vierte Transistorelement gelieferten Stroms konstant gehalten wird, und daher wird das Verhältnis aus dem jeweils durch das erste und das zweite Transistorelement der Pegelumwandlungs schaltung fließenden Stroms konstant gehalten. Daher kann eine Referenzspannung erzeugt werden, welche eine Schwankung der Charakteristiken der die Pegelumwandlungsschaltung bil denden Transistorelemente kompensiert und welche die ge wünschten Betriebscharakteristiken realisieren kann.
(7) Für eine Pegelumwandlungsschaltung, die einen ersten Schalttransistor, welcher an seinem Steuerelektrodenknoten eine Referenzspannung empfängt, welcher in Reaktion auf den Pegel eines Eingangssignals leitend gemacht wird und welcher eine Stromspiegelschaltung mit Strom versorgt, und einen zweiten Schalttransistor, welcher in Reaktion auf den Pegel des Eingangssignals leitend gemacht wird, so daß er einen Signalausgangsknoten auflädt, enthält, ist ein drittes Tran sistorelement entsprechend dem zweiten Schalttransistor vor gesehen, wobei der durch das dritte Transistorelement ge lieferte Strom in einer Stromspiegel-Art reflektiert wird, um einen Spiegelstrom zu erzeugen, und der Spiegelstrom wird in eine Spannung umgewandelt, um eine Referenzspannung zu erzeugen, welche an den Steuerelektrodenknoten des ersten Transistorelements gelegt ist. Zu dieser Zeit entspricht das Verhältnis aus dem Spiegelstrom und dem durch das dritte Schaltelement gelieferten Strom dem Verhältnis aus dem durch das zweite Transistorelement gelieferten Strom und dem durch das erste Transistorelement gelieferten Strom. Daher kann eine Referenzspannung erzeugt werden, welche eine gewünschte Ausgangssignalamplitude gemäß den Charakteristiken der Be standteile der Pegelumwandlungsschaltung realisieren kann.
(8) Ein Strom wird aus einem konstanten Potential erzeugt, um einen Spiegelstrom zu erzeugen, wobei eine Referenzspan nung aus dem Spiegelstrom erzeugt wird und wobei eine Refe renzschaltungseinrichtung vorgesehen ist, welche die Refe renzspannung im umgekehrten Verhältnis bezüglich einer Änderung des Stromversorgungspotentials einstellt, so daß unabhängig von der Änderung der Stromversorgungsspannung eine konstante Referenzspannung erzeugt werden kann.
(9) In einer Schaltung, die ein Widerstandselement, welches mit einem ein erstes Stromversorgungspotential zuführenden Knoten verbunden ist, und eine Stromquelle, welche das Widerstandselement mit einem konstanten Strom versorgt, ent hält, ist das Potential an einem Spannungsausgangsknoten des Widerstandselements im umgekehrten Verhältnis zur Änderung des zweiten Stromversorgungspotentials eingestellt, wobei unabhängig von der Änderung des Stromversorgungspotentials eine konstante Referenzspannung erzeugt werden kann.
(10) Da eine redundante Decodierschaltung und eine normale Decodierschaltung so angepaßt sind, daß sie dieselbe Anzahl von Logikstufen mit verschiedenen Logikstrukturen aufweisen, kann die Ausgangslast einer vorhergehenden Schaltung ver kleinert werden und kann die Einrichtung unabhängig davon, welche der redundanten Decodierschaltung und der normalen Decodierschaltung gewählt ist, mit derselben Geschwindigkeit in Betrieb sein, was zur Verkleinerung der Zugriffszeit bei trägt.
(11) Wenn eine redundante Speicherzelle nicht verwendet wird, dann wird ein Logikgatter, welches Bestandteil der selben ist, nicht mit dem Betriebsversorgungspotential ver sorgt, wobei die redundante Schaltung in einen Nichtauswahl zustand versetzt werden kann, ohne ein Schmelzelement durch zubrennen, und daher kann die Anzahl von durchzubrennenden Schmelzelementen wesentlich verkleinert werden.
(12) Da die Aktivierung/Deaktivierung einer zu steuernden Schaltung gemäß einer Verbindung/Unterbrechung eines ersten und eines zweiten Schmelzelements gesteuert werden kann, kann eine Schaltung, welche einmal deaktiviert oder akti viert wurde, wieder aktiviert oder deaktiviert werden, was ein fehlerhaftes Programmieren der Schaltung verhindert. Wenn ferner eine Mehrzahl von Sätzen von Aktivierungssteuer schaltungen und die zu steuernden Schaltungen vorgesehen sind, dann kann eine optimale Charakteristiken vorsehende zu steuernde Schaltung durch Betreiben der zu steuernden Schal tungen und durch Messen ihrer Betriebscharakteristiken aus gewählt werden. Daher kann eine einen optimalen Schaltungs betrieb realisierende Schaltung leicht verwirklicht werden.
(13) Um das Potential einer Bitleitung in einem Bitleitungs paar hochzuziehen, wird ein kreuzweise gekoppeltes Transi storpaar verwendet. Daher kann das Hochpegelpotential der Bitleitung ausreichend groß gemacht werden. Da dem Stromver sorgungs-Potentialknoten des kreuzweise gekoppelten Transi storpaares eine im Vergleich zur Stromversorgungsspannung kleinere Spannung zugeführt wird, wird das Hochpegelpoten tial des Bitleitungspotentials kleiner als der Stromversor gungs-Potentialpegel, wobei die Amplitude des Bitleitungspo tentials zur Zeit eines Datenschreibens verkleinert und da her der Spielraum für eine Schreibwiederherstellung ver größert werden kann.
(14) Ein Gatter zum Verbinden eines ersten und eines zweiten Datenbusses mit einem speziellen Bitleitungspaar gemäß einem ersten und einem zweiten Spaltenauswahlsignal ist vorgese hen, wobei die Potentiale der Bitleitungen des speziellen Bitleitungspaares nur dann auf den Stromversorgungs-Poten tialpegel hochgezogen werden, wenn das erste und das zweite Spaltenauswahlsignal inaktiv sind und einen Nichtauswahlzu stand anzeigen, und wobei es leitend gemacht wird, um die Bitleitungen des speziellen Bitleitungspaares zu verbinden, wenn das erste und das zweite Spaltenauswahlsignal inaktiv und nicht gewählt sind, wodurch das spezielle Bitleitungs paar mittels separater Spaltenauswahlsignale ausgewählt wer den kann.
(15) Selbst wenn ein dem gewählten Bitleitungspaar ent sprechendes Schreibgatter nach einem Datenschreiben aus geschaltet wird, wird der Schreibdatenbus für einen vorge schriebenen Zeitabschnitt auf dem Potentialpegel der in ternen Schreibdaten behalten und das Potential des Schreib datenbusses durch den Lesedatenbus und das Lesegatter an das Bitleitungspaar übertragen. Daher kann das Bitleitungspo tential des Tiefpegels schnell vergrößert werden, wobei der Ausgleich des Bitleitungspotentials mit hoher Geschwindig keit abgeschlossen und daher der Spielraum der Schreib wiederherstellung vergrößert werden kann.
(16) Da ein Eingangssignal mit einer Mehrzahl von Ver gleichsreferenzspannungspegeln verglichen wird, so daß ein vorgeschriebenes Betriebsmodus-Bestimmungssignal erzeugt wird, um eine interne Schaltungseinrichtung in einen vorge schriebenen Betriebsmodus zu versetzen, kann die interne Schaltungseinrichtung leicht mittels eines einfachen Schal tungsaufbaus sicher in den gewünschten Betriebsmodus ver setzt werden.
(17) Ein Eingangssignal wird gemäß untereinander verschiede nen Referenzspannungspegeln durch eine erste und eine zweite Vergleichseinrichtung verglichen, wobei die zweite Ver gleichseinrichtung in Reaktion auf einen Ausgang aus der ersten Vergleichseinrichtung aktiviert ist, wobei ein erstes Betriebsmodus-Bestimmungssignal gemäß den Ausgängen aus der ersten und der zweiten Vergleichseinrichtung erzeugt wird, wobei der Pegel des in Reaktion auf das erste Betriebsmodus- Bestimmungssignal aktivierten zweiten Eingangssignalpegels ermittelt wird, wobei ein Modusermittlungssignal gemäß dem Ermittlungsergebnis erzeugt wird und die interne Schaltungs einrichtung in einen vorgeschriebenen Betriebsmodus gemäß dem Modusermittlungssignal versetzt wird. Daher wird die interne Schaltungseinrichtung nur dann in einen vorge schriebenen Betriebsmodus versetzt, wenn das Eingangssignal einen vorgeschriebenen Pegel erreicht. Daher kann der in terne Betriebsmodus ohne Fehler genau festgesetzt werden.
(18) Da ferner die Stromversorgungsspannung gemäß dem Modus ermittlungssignal verkleinert wird und der Ausgang der Span nungsverkleinerungsschaltung gemäß dem Modusermittlungssi gnal vorgesehen ist, kann die interne Stromversorgungsspan nung nur in einem vorgeschriebenen Betriebsmodus fehlerlos verkleinert werden.

Obwohl die vorliegende Erfindung detailliert beschrieben und dargestellt worden ist, ist es selbstverständlich, daß die selbe nur veranschaulichend und beispielhaft ist und keiner Beschränkung unterliegt, wobei der Inhalt und der Bereich der vorliegenden Erfindung nur durch die beigefügten An sprüche beschränkt sind.

Claims

1. Halbleiterschaltung, welche umfaßt:
einen Signaleingangsknoten (NA; NA1);
ein erstes Schaltelement (Q2; MQ2), dessen einer Leitungs elektroden-Knoten und dessen Steuerelektroden-Knoten zu sammengeschaltet sind und welches gemäß einem Potentialpegel eines an den Signaleingangsknoten gelegten Eingangssignals leitend gemacht wird;
einen Signalausgangsknoten (NB);
ein zweites Schaltelement (Q4; NQ4) mit einem mit dem Steuerelektroden- Knoten des ersten Schaltelements verbunde nen Steuerelektroden-Knoten, welches den Signalausgangs- Knoten auf einen vorgeschriebenen Potentialpegel treibt; und
ein Kapazitätselement (Cs), welches das Eingangssignal an den Steuerelektroden-Knoten des ersten und des zweiten Schaltelements mittels kapazitiver Kopplung überträgt.

2. Halbleiterschaltung nach Anspruch 1, welche ferner umfaßt:
ein drittes Schaltelement (Q1), welches zwischen dem Si gnaleingangs-Knoten und dem einen Leitungselektroden-Knoten vorgesehen ist und welches einen Steuerelektroden-Knoten aufweist, der ein vorbestimmtes Referenzpotential empfängt.

3. Halbleiterschaltung nach Anspruch 1, welche ferner ein drittes Schaltelement (Q3) umfaßt, welches zwischen dem Aus gangsknoten und einem ein anderes Stromversorgungspotential empfangenden Knoten geschaltet ist und welches einen mit dem Eingangsknoten verbundenen Steuerelektroden-Knoten aufweist.

4. Halbleiterschaltung nach Anspruch 1, bei welcher das Kapazitätselement (Cs) umfaßt: eine erste leitende Schicht (52) und eine zweite leitende Schicht (53), wobei jede mit dem Eingangsknoten verbunden ist, und eine dritte leitende Schicht (54), welche zwischen der ersten und der zweiten leitenden Schicht gebildet ist und mit dem Steuerelektroden- Knoten und dem einen Leitungselektroden-Knoten des ersten Schaltelements verbunden ist.

5. Halbleiterschaltung nach Anspruch 1, welche ferner ein Halteelement (Q6; PQ2) umfaßt, welches ein Potential an dem Steuerelektroden-Knoten des ersten Schaltelements auf einem vorbestimmten Potentialpegel hält.

6. Halbleiterschaltung nach Anspruch 5, bei welcher das Halteelement (Q6; PQ2) einen in einem Emitterfolgermodus be triebenen Bipolartransistor (Q6) umfaßt, welcher ein Referenzpotential an den Steuerelektroden-Knoten des ersten Transistorelements überträgt.

7. Halbleiterschaltung nach Anspruch 1, welche ferner um faßt: (a) ein Transistorelement (Q6) mit einer Schwellen spannung zum Einschalten und mit einem Steuerelektroden- Knoten, der ein Referenzpotential durch ein Widerstands element (R) empfängt, und mit einem Leitungsanschluß, der ein im Vergleich zur Schwellenspannung kleineres Potential an dessen Steuerelektroden-Knoten an den Steuerelektroden- Knoten des ersten Schaltelements überträgt, und (b) ein anderes Kapazitätselement (Cc), welches zwischen dem Ein gangsknoten und dem Steuerelektroden-Knoten des Transistor elements (Q6) geschaltet ist.

8. Halbleiterschaltung nach Anspruch 1, bei welcher das erste Schaltelement (Q2) und das zweite Schaltelement (Q4) eine Stromspiegelschaltung bilden.

9. Halbleiterschaltung nach Anspruch 1, welche ferner umfaßt:
einen anderen Signaleingangsknoten (NA2) zum Empfangen eines anderen Eingangssignals, das zu dem Eingangssignal komple mentär ist;
ein drittes Schaltelement (MQ3), welches in Reaktion auf das andere Eingangssignal dem zweiten Schaltelement einen Strom fluß zuführt.

10. Halbleiterschaltung nach Anspruch 1, welche ferner umfaßt:
eine Verriegelungs-/Verstärkereinrichtung (IV, Q5; IVA, IVB) zum Verstärken und Verriegeln eines Potentials an dem Aus gangsknoten.

11. Halbleiterschaltung, welche umfaßt:
einen Signaleingangsknoten (NA);
einen Signalausgangsknoten (NB);
ein Schaltelement (QA; QB) mit einem Steuerelektroden- Knoten, welches den Signalausgangs-Knoten auf einen Strom versorgungs-Potentialpegel gemäß einem Potential des Steuer elektroden-Knotens treibt;
ein Kapazitätselement (CA; CB), welches zwischen dem Signal eingangs-Knoten und dem Steuerelektroden-Knoten des Schalt elements vorgesehen ist; und
eine Potentialhalteeinrichtung (RA; RB), welche den Steuer elektroden-Knoten des Schaltelements auf einem vorgeschrie benen Potentialpegel hält.

12. Halbleiterschaltung nach Anspruch 11, bei welcher das Schaltelement (QA; QB) einen Isoliergatetyp-Transistor (QA; QB) umfaßt, welcher eine Schwellenspannung zum Einschalten aufweist und dessen einer Leitungselektroden-Knoten so ge schaltet ist, daß er das Stromversorgungspotential empfängt, und dessen anderer Leitungselektroden-Knoten mit dem Signal ausgangsknoten verbunden ist, und bei welcher die Potential halteeinrichtung (RA, RB) ein Element enthält, welches eine Spannung zwischen dem Steuerelektroden-Knoten und dem einen Leitungselektroden-Knoten des Schaltelements auf der Schwellenspannung hält.

13. Halbleiterschaltung nach Anspruch 11, welche ferner umfaßt:
ein anderes Schaltelement (QB; QA), welches einen Steuer elektroden-Knoten aufweist und in Reaktion auf ein Potential an dessen Steuerelektroden-Knoten ein anderes Stromver sorgungspotential an den Signalausgangs-Knoten überträgt,
eine andere Potentialhalteeinrichtung (RB; RA), welche das Potential an dem Steuerelektroden-Knoten des anderen Schalt elements auf einem vorbestimmten Potential hält, und
ein anderes Kapazitätselement (RB; RA), welches zwischen dem Signaleingangs-Knoten und dem Steuerelektroden-Knoten des anderen Schaltelements geschaltet ist.

14. Halbleiterschaltung nach Anspruch 13, bei welcher das andere Schaltelement (QB; QA) einen Isoliergatetyp-Transi stor (QB; QA) umfaßt, welcher eine Schwellenspannung zum Einschalten aufweist und dessen einer Leitungselektroden- Knoten so geschaltet ist, daß er das andere Stromver sorgungspotential empfängt, und dessen anderer Leitungs elektroden-Knoten mit dem Signalausgangsknoten verbunden ist, und bei welcher die andere Potentialhalteeinrichtung (RB, RA) ein Element (RB; RA) enthält, welches ein Potential verwendet, das der Summe aus der Schwellenspannung des anderen Schaltelements und dem anderen Stromversorgungspo tential gleich ist.

15. Halbleiterschaltung, welche umfaßt:
einen ersten Signaleingangsknoten (/IN1, IN1);
einen zweiten Signaleingangsknoten (/IN2, IN2);
einen Signalausgangsknoten (D1, D2; D3, D4);
ein Wired-OR-Logikgatter, welches das Potential des ersten und des zweiten Signaleingangsknotens empfängt;
ein erstes Transistorelement (Q2), welches gemäß einem Po tentialpegel eines Ausgangs aus dem Wired-OR-Logikgatter leitend gemacht wird; und
ein in einer Stromspiegelart mit dem ersten Transistorele ment verbundenes zweites Transistorelement (Q4), welches den Signalausgangs-Knoten auf einen Stromversorgungs-Potential pegel treibt.

16. Halbleiterschaltung nach Anspruch 15, welche ferner umfaßt:
ein Kapazitätselement (Cs), welches einen Steuerelektroden- Knoten des ersten und des zweiten Transistorelements (Q2, Q4) mit einem Ausgangsknoten des Wired-OR-Logikgatters (D1, D2; D3, D4) kapazitiv koppelt.

17. Halbleiterschaltung nach Anspruch 15, bei welcher das Wired-OR-Logikgatter (D1, D2; D3, D4) umfaßt:
eine erste Diode (D1; D2), deren Anode mit dem ersten Signaleingang verbunden ist, und
eine zweite Diode (D2; D4), deren Anode mit dem zweiten Signaleingang verbunden ist, wobei eine Katode der ersten Diode und eine Katode der zweiten Diode zusammengeschaltet sind.

18. Halbleiterschaltung nach Anspruch 16, bei welcher das Kapazitätselement (Cs) umfaßt:
eine erste leitende Schicht (65), welche mit einem Steuerelektroden-Knoten des ersten und des zweiten Transistorelements (Q2, Q4) verbunden ist,
und eine zweite leitende Schicht (64), welche auf der ersten leitenden Schicht gebildet ist und mit dem Ausgangsknoten des Wired-OR-Logikgatters (D1, D2; D3, D4) verbunden ist.

19. Halbleiterschaltung nach Anspruch 17, bei welcher die erste Diode (D1) ein erstes p-Typ-Störstellengebiet (61), welches auf einer Oberfläche eines Halbleiter-Bulkgebiets (60) als deren Anode gebildet ist, und ein n-Typ-Störstel lengebiet (63), welches auf der Oberfläche des Halbleiter- Bulkgebiets als deren Katode gebildet ist, enthält, und bei welcher die zweite Diode (D2) ein zweites p-Typ-Störstel lengebiet (62), welches auf der Oberfläche des Halbleiter- Bulks als deren Anode gebildet ist, und das n-Typ-Störstel lengebiet als deren Katode enthält.

20. Halbleiterschaltung nach Anspruch 15, welche ferner ein drittes Transistorelement (Q1) umfaßt, welches zwischen einem Ausgangsknoten des Wired-OR-Logikgatters (D3, D4) und dem ersten Transistorelement (Q1) geschaltet ist und einen ein vorbestimmtes Referenzpotential empfangenden Steuer elektroden-Knoten aufweist.

21. Halbleiterschaltung nach Anspruch 15, welche ferner umfaßt:
einen dritten Signaleingangsknoten (IN1), welcher ein Ein gangssignal empfängt, das komplementär zu einem am ersten Eingangsknoten (/IN1) angelegten Eingangssignal ist,
ein drittes Transistorelement (PQ1), dessen einer Leitungs elektroden-Knoten so geschaltet ist, daß er ein anderes Stromversorgungspotential empfängt, wobei dessen anderer Leitungselektroden-Knoten mit dem ersten Transistorelement verbunden ist und dessen Steuerelektroden-Knoten das am dritten Signaleingangs-Knoten angelegte Eingangssignal empfängt,
einen vierten Signaleingangs-Knoten (IN2), welcher ein Ein gangssignal empfängt, das zu einem am zweiten Signalein gangs-Knoten angelegten Eingangssignal komplementär ist, und
ein viertes Transistorelement (PQ2), dessen einer Leitungs elektroden-Knoten so geschaltet ist, daß er das andere Stromversorgungspotential empfängt, dessen anderer Leitungs anschluß mit dem ersten Transistorelement (Q1) verbunden ist und dessen Steuerelektroden-Knoten das am vierten Signalein gangs-Knoten angelegte Eingangssignal empfängt.

22. Halbleiterschaltung nach Anspruch 15, welche ferner umfaßt:
ein drittes Transistorelement (PQ3; PQ5), welches in Reak tion auf das am ersten Signaleingangs-Knoten (/IN1, IN1) angelegte Eingangssignal leitet, und
ein viertes Transistorelement (PQ4; PQ6), welches in Reak tion auf das am zweiten Signaleingangs-Knoten (/IN2; IN2) angelegte Eingangssignal leitet,
wobei ein anderes Stromversorgungspotential übertragen wird, wenn sowohl das dritte als auch das vierte Transistorelement leitend gemacht sind.

23. Referenzschaltung zum Erzeugen einer Referenzspannung, welche in einer Pegelumwandlungsschaltung (65) zum Umwandeln einer Logikamplitude eines Eingangssignals verwendet wird, wobei die Pegelumwandlungsschaltung (65) enthält: ein erstes Transistorelement (Q2), welches in Reaktion auf ein erstes Pegelpotential des Eingangssignals leitend gemacht wird, so daß es einen Signalausgangs-Knoten (Out) auf einen ersten Stromversorgungs-Potentialpegel treibt, ein zweites Transi storelement (Q1), welches an einem Steuerelektroden-Knoten die Referenzspannung empfängt und leitend gemacht wird, wenn das Eingangssignal auf einem zweiten Pegelpotential ist, und eine Treiberstufe (Q3, Q4), welche in einer Stromspiegelart in Betrieb ist, wenn das zweite Transistorelement (Q1) lei tend ist, so daß sie den Ausgangsknoten auf einen zweiten Stromversorgungs-Potentialpegel treibt, wobei die Referenzschaltung umfaßt:
ein drittes Transistorelement (MP1), welches dem ersten Transistorelement (Q2) entsprechend vorgesehen ist und wel ches mit dem an einer Steuerelektrode empfangenen ersten Pegelpotential leitend gemacht wird, so daß es einen Strom aus einem das erste Stromversorgungspotential zuführenden Knoten liefert;
ein viertes Transistorelement (MP2), welches dem zweiten Transistorelement entsprechend vorgesehen ist, wobei es an einem Leitungselektroden-Knoten das zweite Pegelpotential und an einem Steuerelektroden-Knoten die Referenzspannung empfängt, so daß es einen Strom aus dessen einem Leitungs elektroden-Knoten dessen anderem Leitungselektroden-Knoten zuführt; und
eine Einrichtung (OP, R1, R2), welche die Referenzspannung erzeugt, wobei sie eine Einrichtung (OP) enthält, die ein Verhältnis von dem aus dem dritten Transistorelement vorge sehenen Strom und dem aus dem vierten Transistorelement vor gesehenen Strom konstant hält, so daß sie die Referenzspan nung gemäß dem aus dem dritten und dem vierten Transistor element zugeführten Strom erzeugt.

24. Schaltung nach Anspruch 23, bei welcher die Einrich tung (OP, R1, R2) zum Erzeugen enthält:
eine Strom-/Spannungs-Umwandlungseinrichtung (R1, R2), wel che den aus dem dritten und dem vierten Transistorelement zugeführten Strom in eine Spannung umwandelt; und
eine Differenzverstärkungseinrichtung (OP), welche die durch die Strom-/Spannungs-Umwandlungseinrichtung umgewandelte Spannung differenzverstärkt, so daß sie die Referenzspannung erzeugt.

25. Halbleiterschaltung nach Anspruch 24, bei welcher die Strom-/Spannungs-Umwandlungseinrichtung (R1, R2) enthält:
ein erstes Widerstandselement (R2), welches zwischen dem vierten Transistorelement (MP2) und einem das zweite Strom versorgungspotential zuführenden Knoten geschaltet ist,
wobei eine Spannung über dem ersten Widerstandselement an einen negativen Eingang der Differenzverstärkungseinrichtung gelegt ist, und
ein zweites Widerstandselement (R1), welches zwischen dem dritten Transistorelement (MP1) und dem das zweite Stromver sorgungspotential zuführenden Knoten geschaltet ist, wobei eine Spannung über dem zweiten Widerstandselement an einen positiven Eingang der Differenzverstärkungseinrichtung ge legt ist.

26. Halbleiterschaltung nach Anspruch 24, bei welcher das erste Transistorelement (Q2) einen ersten Durchgangsleitwert β1 hat, das zweite Transistorelement (Q1) einen zweiten Durchgangsleitwert β2 hat, das dritte Transistorelement (MP1) einen dritten Durchgangsleitwert β3 hat und das vierte Transistorelement (MP2) einen vierten Durchgangsleitwert β4 hat, wobei β1/β2 = β3/β4 ist.

27. Schaltung zum Erzeugen einer Referenzspannung, welche in einer Pegelumwandlungsschaltung (65) zum Umwandeln einer Logikamplitude eines Eingangssignals verwendet wird, wobei die Pegelumwandlungsschaltung (65) enthält: ein erstes Tran sistorelement (Q2), welches in Reaktion auf ein erstes Pegelpotential des Eingangssignals leitend gemacht wird, so daß es einen Signalausgangs-Knoten auf einen ersten Strom versorgungs-Potentialpegel treibt, ein zweites Transistor element (Q1), welches an einem Steuerelektroden-Knoten die Referenzspannung empfängt und welches leitend gemacht wird, wenn das Eingangssignal auf einem zweiten Pegelpotential ist, und eine Treiberstufe (Q3, Q4), welche in einer Strom spiegelart in Betrieb ist, wenn das zweite Transistorelement leitend ist, so daß sie den Signalausgangsknoten auf einen zweiten Stromversorgungs-Potentialpegel treibt, wobei die Referenzspannungs-Erzeugungsschaltung umfaßt:
ein drittes Transistorelement (DQ2), welches an einem Steuerelektroden-Knoten das erste Pegelpotential empfängt, so daß es einen Strom aus einem das erste Stromversorgungs potential zuführenden Knoten liefert;
eine Stromspiegeleinrichtung (DQ3, DQ4), welche den aus dem dritten Transistorelement (DQ2) zugeführten Strom in einer Stromspiegelart reflektiert, so daß sie einen Spiegelstrom erzeugt, wobei das Verhältnis zwischen dem Spiegelstrom und dem durch das dritte Transistorelement zugeführten Strom dem Verhältnis zwischen dem durch das zweite Transistorelement (Q1) zugeführten Strom und dem durch das erste Transistor element (Q2) zugeführten Strom entspricht; und
eine Einrichtung (DQ1; DQ1, BP1, MN1), welche den Spiegel strom in eine Spannung umwandelt, um die Referenzspannung zu erzeugen.

28. Halbleiterschaltung nach Anspruch 27, bei welcher die Einrichtung (DQ1; DQ1, BP1, MN1) zum Umwandeln ein viertes Transistorelement (DQ1) enthält, dessen einer Lei tungselektroden-Knoten das zweite Pegelpotential empfängt und dessen Steuerelektroden-Knoten und dessen anderer Leitungselektroden-Knoten zusammengeschaltet sind, so daß es die Stromspiegeleinrichtung (DQ3, DQ4) mit einem Stromfluß versorgt.

29. Halbleiterschaltung nach Anspruch 28, bei welcher das erste Transistorelement (Q2) einen ersten Durchgangsleitwert β1 hat, das zweite Transistorelement (Q1) einen zweiten Durchgangsleitwert β2 hat, das dritte Transistorelement (DQ2) einen dritten Durchgangsleitwert β3 hat und das vierte Transistorelement (DQ1) einen vierten Durchgangsleitwert β4 hat, wobei β1/β2 = β3/β4 ist.

30. Halbleiterschaltung nach Anspruch 27, bei welcher die Einrichtung (DQ1; DQ1, BP1, MN1) zum Umwandeln enthält:
ein viertes Transistorelement (DQ1), welches in einer Wider standsart geschaltet ist, um einen Stromfluß aus einem das erste Stromversorgungspotential empfangenden Knoten in die Stromspiegeleinrichtung (DQ3, DQ4) zu liefern, so daß es den Spiegelstrom erzeugt, und
ein fünftes Transistorelement (BP1) mit einer Schwellenspan nung zum Einschalten und zum übertragen einer durch das vierte Transistorelement erzeugten Spannung, welche kleiner als die Schwellenspannung ist, so daß es die Referenzspan nung erzeugt.

31. Referenzspannungs-Erzeugungsschaltung, welche umfaßt:
eine Referenzpotential-Erzeugungseinrichtung (80) zum Er zeugen eines Referenzpotentials;
eine Stromerzeugungseinrichtung (RQ6) zum Erzeugen eines Stroms gemäß dem Referenzpotential;
eine Stromspiegeleinrichtung (RP2, RP1), welche aus dem mittels der Stromerzeugungseinrichtung erzeugten Strom einen Spiegelstrom erzeugt, welcher aus einem ein erstes Stromver sorgungspotential zuführenden Knoten (Vcc) in einen ein zweites Stromversorgungspotential zuführenden Knoten (Vee) in einer Stromspiegelart fließt;
eine Referenzspannungs-Erzeugungseinrichtung (RN1), welche eine Referenzspannung aus dem Spiegelstrom erzeugt; und
eine Einrichtung (MP2; RN2), welche die Referenzspannung im umgekehrten Verhältnis zu einer Änderung des zweiten Strom versorgungspotentials einstellt.

32. Halbleiterschaltung gemäß Anspruch 31, bei welcher die Stromspiegeleinrichtung (RP2, RP1) (a) ein erstes Transi storelement (RP2), welches zwischen dem das erste Strom versorgungspotential zuführenden Knoten und der Stromerzeu gungseinrichtung (RQ6) als Diode geschaltet ist, und (b) ein zweites Transistorelement (RP1), welches in einer Strom spiegelart mit dem ersten Transistorelement (RP2) so ver bunden ist, daß es den Spiegelstrom erzeugt, enthält und bei welcher die Einrichtung (MP3; RN1) zum Einstellen ein drittes Transistorelement (MP3) enthält, welches parallel zum ersten Transistorelement geschaltet ist und einen das zweite Stromversorgungspotential empfangenden Steuerelektro den-Knoten aufweist.

33. Halbleiterschaltung nach Anspruch 32, bei welcher der Leitfähigkeitstyp des ersten Transistorelements (RP2) mit demjenigen des dritten Transistorelements (MP3) identisch ist.

34. Halbleiterschaltung nach Anspruch 31, bei welcher die Referenzspannungs-Erzeugungseinrichtung (RN1) ein erstes Transistorelement umfaßt, dessen einer Leitungselektroden- Knoten und dessen Steuerelektrode zu einem die Referenzspan nung erzeugenden Ausgangsknoten (ND3) zusammengeschaltet sind und dessen anderer Leitungselektroden-Knoten so ge schaltet ist, daß er das zweite Stromversorgungspotential empfängt, und bei welcher die Einrichtung (MP3; RN2) zum Einstellen ein zweites Tran sistorelement (RN2) umfaßt, welches parallel zu dem ersten Transistorelement geschaltet ist und einen das erste Strom versorgungspotential empfangenden Steuerelektroden-Knoten aufweist.

35. Halbleiterschaltung nach Anspruch 31, bei welcher die Stromerzeugungseinrichtung (RD6) einen Bipolartransistor (RQ6) mit einem das Referenzpotential empfangenden Basis elektroden-Knoten umfaßt.

36. Referenzspannungs-Erzeugungsschaltung (80), welche umfaßt:
ein Widerstandselement (RR20), dessen eines Ende mit einem ein erstes Stromversorgungspotential zuführenden Knoten ver bunden ist;
eine Stromquelleneinrichtung (RQ2, RQ1, RQ3, RQ4, RR1-RR6), welche zwischen einem anderen Ende (ND2) des Widerstands elements und einem ein zweites Stromversorgungspotential zuführenden Knoten so vorgesehen ist, daß sie den Betrag des durch das Widerstandselement fließenden Stroms bestimmt;
einen Ausgangstransistor (RQ10), welcher ein Potential an dem anderen Ende des Widerstandselements in Emitterfolger- Art so überträgt, daß er eine Referenzspannung (VREF1) er zeugt; und
eine Einrichtung (MP4, RR21), welche das Potential an dem anderen Ende des Widerstandselements im umgekehrten Ver hältnis zu einer Änderung des zweiten Stromversorgungs potentials einstellt.

37. Halbleiterschaltung nach Anspruch 36, bei welcher die Einrichtung (MP4, RR21) zum Einstellen eine Einrichtung mit veränderlichem Widerstand (MP4) enthält, welche parallel zu dem Widerstandselement (RR20) geschaltet ist und ein Transi storelement (MP4) enthält, dessen Steuerelektroden-Knoten das zweite Stromversorgungspotential empfängt, so daß sich ein Leitwert des Transistorelements (MP4) im umgekehrten Verhältnis zur Änderung des Stromversorgungspotentials ändert.

38. Schaltung zum Decodieren eines Adressensignals, welche umfaßt:
eine normale Decodiereinrichtung (250), welche das Adressen signal decodiert, so daß sie ein Signal zum Auswählen einer mittels des Adressensignals bestimmten Speicherzelle er zeugt, wenn das Adressensignal eine normale Speicherzelle in einer eine Mehrzahl von Speicherzellen enthaltenden Speicheranordnung bestimmt; und
eine redundante Decodiereinrichtung (260), welche das Adres sensignal decodiert, so daß sie ein Signal zum Auswählen einer Ersatzspeicherzelle erzeugt, um die defekte Speicher zelle zu ersetzen, wenn das Adressensignal eine defekte Speicherzelle in der Speicheranordnung bestimmt, wobei die normale Decodiereinrichtung und die redundante Decodierein richtung Logikstufen mit einer selben Anzahl von Logik gattern und voneinander verschiedene Logikgatterstrukturen aufweisen.

39. Halbleiterschaltung nach Anspruch 38, bei welcher das Adressensignal eine Mehrzahl von Bits umfaßt und bei welcher die normale Decodiereinrichtung (250) in einer Eingangsstufe ein Mehrfachbit-Logikgatter (251) enthält, welches eine vor bestimmte Kombination aus der Mehrzahl von Bits empfängt, und bei welcher die redundante Decodiereinrichtung (260) in einer Eingangsstufe entsprechend der Mehrzahl von Bits vor gesehene Inverter (261a-261c) enthält.

40. Halbleiterschaltung nach Anspruch 38, welche ferner eine Vordecodiereinrichtung (18) enthält, welche ein einem extern angelegten Adressensignal entsprechendes Adressensi gnal vordecodiert, so daß sie ein vordecodiertes Signal an die normale und die redundante Decodiereinrichtung (250, 260) als Adressensignal legt.

41. Halbleiterschaltung nach Anspruch 31, bei welcher die normale Decodiereinrichtung (250) enthält: einen Inverter (253) in einer Ausgangsstufe, wobei der Inverter (253) ein Paar von Transistorelementen (PM, NM) enthält, welche komplementär zueinander normal ein- und ausschalten, und einen schmelzbaren Leiter (Fu), der zwischen einem Transi storelement des Paares von Transistorelementen und einem das Stromversorgungspotential empfangenden Knoten geschaltet ist.

42. Halbleiterschaltung nach Anspruch 38, welche ferner eine Aktivierungseinrichtung (270; 285) umfaßt, welche so programmiert ist, daß sie ein Aktivierungssignal erzeugt, wenn eine defekte Speicherzelle in der Speicheranordnung vorhanden ist, und bei welcher die redundante Decodierein richtung (260) in einer Eingangsstufe einen Inverter (261aa- 261cd) enthält, welcher das Adressensignal als Eingangs signal und das Aktivierungssignal als ein Betriebsstromver sorgungspotential empfängt.

43. Redundante Decodierschaltung, die eine bestimmte de fekte Speicherzelle durch eine redundante Speicherzelle er setzt, wenn ein Mehrfachbit-Adressensignal die defekte Spei cherzelle bestimmt, welche umfaßt:
eine Einrichtung (272; 285) zum Erzeugen eines Signals zum Bestimmen der Verwendung einer redundanten Speicherzelle, welches anzeigt, daß die redundante Speicherzelle verfügbar ist;
eine Mehrzahl von Logikgattern (261aa-261cd), welche ent sprechende Bits des Adressensignals empfangen;
eine Ersatzaktivierungseinrichtung (271; 285), welche in Re aktion auf das Signal zum Bestimmen der Verwendung einer re dundanten Speicherzelle jedem Logikgatter der Mehrzahl von Logikgattern ein Betriebsstromversorgungspotential zuführt;
ein Folgestufen-Logikgatter (262, 263; 262a, 262b, 263), welches ein Ausgangssignal eines ausgewählten Logikgatters der Mehrzahl von Logikgattern durch eine Eingangssignallei tung empfängt; und
ein Schmelzelement (F00-F13, F0-F3; F00a-F13a), welches zwischen jedem Ausgang der Mehrzahl von Logikgattern und der Eingangssignalleitung des Folgestufen-Logikgatters vorge sehen ist.

44. Halbleiterschaltung nach Anspruch 43, bei welcher jedes Logikgatter der Mehrzahl von Logikgattern (261aa- 261cd) einen Inverter umfaßt.

45. Halbleiterschaltung nach Anspruch 43, bei welcher die Mehrzahl von Logikgattern (261aa-261cd) in Gruppen gruppiert ist, welche den entsprechenden Bits des Adressensignals ent sprechen, und bei welcher das Folgestufen-Logikgatter (262, 263; 262a, 263) umfaßt: (a) ein erstes Logikgatter (262; 262a), welches Ausgänge einer ersten und einer zweiten Gruppe der Mehrzahl von Logikgattern an einer entsprechenden ersten bzw. zweiten Stromleitung (274, 275; 274a, 275a) durch entsprechende Schmelzelemente empfängt, und (b) ein zweites Logikgatter (263; 263a), welches einen Ausgang des ersten Logikgatters und Ausgänge einer dritten Gruppe der Mehrzahl von Logikgattern an einer dritten Stromleitung (276; 276a) durch entsprechende Schmelzelemente empfängt, wobei die erste bis dritte Stromleitung die Eingangssignal leitung bilden.

46. Halbleiterschaltung nach Anspruch 43, welche ferner umfaßt:
ein anderes Folge-Logikgatter (263b), welches Ausgänge von Logikgattern (261aa-261cd) aus der Mehrzahl von Logikgattern empfängt, und
ein anderes Schmelzelement (F00b-F13b), welches entsprechend jedem Logikgatter der Mehrzahl von Logikgattern zur selekti ven Übertragung eines Ausgangs eines entsprechenden Logik gatters an das andere Folge-Logikgatter vorgesehen ist.

47. Aktivierungssteuerschaltung zum Steuern einer Akti vierung und Deaktivierung einer vorgeschriebenen Schaltung, umfassend:
erste und zweite Schmelzelemente (FAa, FBa-FAc, FBc; FCa, FDa, FCb, FDb; 450a, 450b);
eine erste Setzeinrichtung (451a, 452), welche eine Unter brechung von einem der ersten und der zweiten Schmelzelemen te ermittelt, so daß sie gemäß dem Ermittlungsergebnis die vorgeschriebene Schaltung entweder in einen aktiven oder einen inaktiven Zustand versetzt; und
eine zweite Setzschaltung (451b, 452), welche ermittelt, daß die ersten und die zweiten Schmelzelemente beide jeweils verbunden oder beide jeweils unterbrochen sind, so daß sie gemäß dem Ermittlungsergebnis die vorgeschriebene Schaltung in einen Zustand versetzt, der sich von dem durch die erste Setzeinrichtung gesetzten Zustand unterscheidet.

48. Aktivierungssteuerschaltung zum Steuern einer Akti vierung und Deaktivierung einer vorbestimmten Schaltung, umfassend:
ein erstes Schmelzelement (450a; 460a);
ein erstes Ermittlungselement (451a; 462a), welches er mittelt, ob das erste Schmelzelement unterbrochen ist;
ein zweites Schmelzelement (450b; 460b), welches separat von dem ersten Schmelzelement vorgesehen ist;
ein zweites Ermittlungselement (451b; 462b), welches er mittelt, ob das zweite Schmelzelement unterbrochen ist;
ein Logikgatter (452, 453; 463a-468a, 463b-468b), welches in Reaktion auf Ausgänge des ersten und des zweiten Ermittlungselements eine Aktivierung und Deaktivierung der vorbestimmten Schaltung steuert.

49. Aktivierungssteuerschaltung nach Anspruch 48, bei wel cher das Logikgatter (452, 453; 463a-468a, 463b-468b) ein Gatter (452; 465a-468a, 465b-468b) umfaßt, welches er mittelt, daß die Logik des Ausgangs des ersten und diejenige des Ausgangs des zweiten Ermittlungselements miteinander identisch sind.

50. Aktivierungssteuerschaltung nach Anspruch 48, bei welcher das Logikgatter (452, 453; 463a-468a, 463b-468b) umfaßt:
einen ersten Inverter (463a), welcher einen Ausgang des ersten Ermittlungselements (462a) invertiert,
einen zweiten Inverter (463b), welcher einen Ausgang des zweiten Ermittlungselements (462b) invertiert,
ein erstes Transistorelement (465a), welches den Ausgang des ersten Ermittlungselements an einem Steuerelektroden-Knoten empfängt,
ein zweites Transistorelement (465b) mit einem Steuerelek troden-Knoten, welcher den Ausgang des zweiten Ermittlungs elements empfängt, wobei das erste und das zweite Transi storelement zwischen einem ein Stromversorgungspotential empfangenden ersten Versorgungsknoten und einem Ausgangs knoten in Reihe geschaltet sind,
ein drittes Transistorelement (466a) mit einem Steuerelek troden-Knoten, welcher den Ausgang des ersten Ermittlungs elements empfängt,
ein viertes Transistorelement (466b) mit einem Steuerelek troden-Knoten, welcher einen Ausgang des zweiten Inverters empfängt, wobei das dritte und das vierte Transistorelement zwischen dem Ausgangsknoten und einem ein anderes Stromver sorgungspotential empfangenden zweiten Versorgungsknoten in Reihe geschaltet sind,
ein fünftes Transistorelement (467b) mit einer Steuerelek trode, welche den Ausgang des zweiten Inverters empfängt,
ein sechstes Transistorelement (467a) mit einem Steuerelek troden-Knoten, welcher einen Ausgang des ersten Inverters empfängt, wobei das fünfte und das sechste Transistorelement zwischen dem ersten Versorgungsknoten und dem Ausgangsknoten in Reihe geschaltet sind,
ein siebentes Transistorelement (468a) mit einem Steuerelek troden-Knoten, welcher den Ausgang des ersten Inverters emp fängt, und
ein achtes Transistorelement (468b) mit einem Steuerelek troden-Knoten, welcher den Ausgang des zweiten Ermittlungs elements empfängt, wobei das siebente und das achte Transi storelement zwischen dem Ausgangsknoten und dem zweiten Ver sorgungsknoten in Reihe geschaltet sind.

51. Halbleiterspeichereinrichtung, welche umfaßt:
ein Bitleitungspaar (155a, 155b), welches eine Spalte von Speicherzellen verbindet;
ein Paar von Transistorelementen (241, 242), deren erste Leitungsknoten und deren Steuerelektroden kreuzweise ge koppelt sind und bei denen die entsprechenden ersten Lei tungsknoten mit voneinander verschiedenen Bitleitungen des Bitleitungspaares verbunden sind; und
ein Element (243), welches ein im Vergleich zu einem Strom versorgungspotential kleineres Potential einem anderen Lei tungsknoten von jedem Paar von Transistorelementen zuführt.

52. Halbleiterspeichereinrichtung, welche eine Eingabe und Ausgabe vom Mehrfachbit-Daten durchführt, umfassend:
einen ersten Datenbus (LDB1; LWB1), welcher entsprechend einem ersten Datenbit der Mehrfachbit-Daten vorgesehen ist;
einen zweiten Datenbus (LDB2; LWB2), welcher entsprechend einem zweiten Datenbit der Mehrfachbit-Daten vorgesehen ist;
eine ein spezielles Bitleitungspaar (B21) enthaltende Mehr zahl von Bitleitungspaaren (B11-B22), mit denen jeweils eine Spalte von Speicherzellen verbunden ist;
eine Spaltendecodiereinrichtung (6), welche ein Adressensi gnal so decodiert, daß sie ein Spaltenauswahlsignal erzeugt, wobei sie gleichzeitig parallel zu dem ersten und dem zwei ten Datenbus zu schaltende Bitleitungspaare aus der Mehrzahl von Bitleitungspaaren bestimmt;
erste Gattereinrichtungen (421a, 421b), welche in Reaktion auf ein erstes Spaltenauswahlsignal aus einem ersten Aus gangsknoten der Spaltendecodiereinrichtung leitend gemacht werden, so daß sie das spezielle Bitleitungspaar mit dem ersten Datenbus verbinden;
zweite Gattereinrichtungen (420a, 420b), welche in Reaktion auf ein zweites Spaltenauswahlsignal aus einem zweiten Aus gangsknoten der Spaltendecodiereinrichtung leitend gemacht werden, so daß sie das spezielle Bitleitungspaar mit dem zweiten Datenbus verbinden, wobei nur eine der ersten und der zweiten Gattereinrichtungen in Reaktion auf das erzeugte Spaltenauswahlsignal in einen Betriebszustand versetzt wird;
eine Lasteinrichtung (422a, 422b, 423a, 423b; 422a, 422b, 423a, 423b, 425a, 425b, 426a, 426b), welche Potentiale von entsprechenden Bitleitungen des speziellen Bitleitungspaares auf ein Stromversorgungspotential hochzieht, wenn das erste und das zweite Spaltenauswahlsignal inaktiv sind und einen Nichtauswahl zustand anzeigen; und
ein erstes und ein zweites Schaltelement (424a, 424b), wel che zwischen dem speziellen Bitleitungspaar in Reihe vorge sehen sind und welche in Reaktion auf einen inaktiven Zu stand des ersten und des zweiten Spaltenauswahlsignals ent sprechend leitend gemacht werden.

53. Halbleiterspeichereinrichtung nach Anspruch 52, bei welcher die Lasteinrichtung (422a, 422b, 423a, 423b; 422a, 422b, 423a, 423b, 425a, 425b, 426a, 426b) umfaßt:
ein erstes Transistorelement (423a), welches in Reaktion auf das inaktive erste Spaltenauswahlsignal das Stromversor gungspotential überträgt,
ein zweites Transistorelement (423b), welches in Reaktion auf das inaktive erste Spaltenauswahlsignal das Stromver sorgungspotential überträgt,
ein drittes Transistorelement (422a), welches in Reaktion auf das inaktive zweite Spaltenauswahlsignal das durch das erste Transistorelement empfangene Stromversorgungspotential an die eine Bitleitung überträgt, und
ein viertes Transistorelement (422b), welches in Reaktion auf das inaktive zweite Spaltenauswahlsignal das Stromver sorgungspotential an die andere Bitleitung überträgt.

54. Halbleiterspeichereinrichtung nach Anspruch 53, bei welcher die Lasteinrichtung (422a, 422b, 423a, 423b, 425a, 425b, 426a, 426b) ferner umfaßt:
ein fünftes Transistorelement (426a), welches in Reaktion auf das inaktive zweite Spaltenauswahlsignal das Stromver sorgungspotential überträgt,
ein sechstes Transistorelement (425a), welches in Reaktion auf das inaktive erste Spaltenauswahlsignal das aus dem sechsten Transistorelement empfangene Stromversorgungs potential an die eine Bitleitung überträgt,
ein siebentes Transistorelement (426b), welches in Reaktion auf das inaktive zweite Spaltenauswahlsignal das Stromver sorgungspotential überträgt, und
ein achtes Transistorelement (425b), welches in Reaktion auf das inaktive erste Spaltenauswahlsignal das aus dem sieben ten Transistorelement empfangene Stromversorgungspotential an die andere Bitleitung überträgt.

55. Halbleiterspeichereinrichtung nach Anspruch 52, bei welcher jedes der Bitleitungspaare (B11-B20, B22) außer dem speziellen Bitleitungspaar (B21) mit einem Schaltelement (427) versehen ist, welches eine kleinere Stromtreibfähig keit als das erste und das zweite Schaltelement (424a, 424b) aufweist und welches in Reaktion auf ein entsprechendes Spaltenauswahlsignal in einem inaktiven Zustand Bitleitungen eines entsprechenden Bitleitungspaares kurzschließt.

56. Halbleiterspeichereinrichtung nach Anspruch 53, bei welcher jedes der Bitleitungspaare (B11-B20, B22) außer dem speziellen Bitleitungspaar (B21) mit Transistorelementen (426a, 426b) versehen ist, welche eine kleinere Stromtreib fähigkeit als die ersten bis vierten Transistorelemente (422a, 423b) aufweisen und welche in Reaktion auf ein ent sprechendes Spaltenauswahlsignal in einem inaktiven Zustand Bitleitungen eines entsprechenden Bitleitungspaares auf das Stromversorgungspotential hochziehen.

57. Halbleiterspeichereinrichtung, welche umfaßt:
ein Bitleitungspaar (155a, 155b), welches eine Spalte von Speicherzellen verbindet;
eine Schreibeinrichtung (170), welche beim Datenschreiben ein Schreibgatter-Auswahlsignal erzeugt, so daß sie in Re aktion auf ein Spaltenauswahlsignal das Bitleitungspaar aus wählt;
ein Schreibgatter (151), welches in Reaktion auf das Schreibgatter-Auswahlsignal das Bitleitungspaar mit einem Schreibdatenbus (163a, 163b) verbindet;
ein Lesegatter (152), welches in Reaktion auf das Spalten auswahlsignal das Bitleitungspaar mit einem Lesedatenbus (164a, 164b) verbindet;
einen Schreibtreiber (33), welcher für einen vorgeschriebe nen Zeitabschnitt, während dem das Spaltenauswahlsignal aktiviert ist, aktiv gehalten wird, selbst nachdem das Schreibgatter-Auswahlsignal deaktiviert wurde, so daß er zur Zeit eines Datenschreibens komplementäre Schreibdaten an den Schreibdatenbus überträgt; und
eine Vorladeeinrichtung (162a, 162b), welche in Reaktion auf eine Deaktivierung des Schreibgatter-Auswahlsignals und auf Schreibdaten auf dem Schreibdatenbus einer Busleitung niedrigen Potentials des Lesedatenbusses ein Hochpotential zuführt.

58. Halbleiterspeichereinrichtung nach Anspruch 57, bei welcher die Vorladeeinrichtung (162a, 162b) enthält:
ein erstes Transistorelement (188a), welches in Reaktion auf ein Steuersignal einschaltet,
ein auf ein Potential auf einer Busleitung des Schreibdaten busses reagierendes zweites Transistorelement (188b), wobei das erste und das zweite Transistorelement zwischen einem das Hochpotential zuführenden Stromversorgungsknoten und einer Busleitung des Lesedatenbusses in Reihe geschaltet sind,
ein drittes Transistorelement (189a), welches in Reaktion auf das Steuersignal einschaltet, und
ein viertes Transistorelement (189b), welches in Reaktion auf ein Potential auf einer anderen Busleitung des Schreib datenbusses einschaltet, wobei das dritte und das vierte Transistorelement zwischen dem Stromversorgungsknoten und einer anderen Busleitung des Lesedatenbusses in Reihe ge schaltet sind.

59. Halbleiterspeichereinrichtung nach Anspruch 57, welche ferner umfaßt:
eine Decodiereinrichtung (25, 6), welche ein angelegtes Adressensignal so decodiert, daß sie das Spaltenauswahlsi gnal mit einer ersten Verzögerungszeit erzeugt,
eine Schreibsteuereinrichtung (190), welche in Reaktion auf ein Schreibmodus - Bestimmungssignal ein Schreibentsperrsignal für eine vorbestimmte Zeit nach einer im Vergleich zur ersten Verzögerungszeit kürzeren zweiten Verzögerungszeit erzeugt,
eine Einrichtung (31), welche in Reaktion darauf, daß das Schreibentsperrsignal aktiv ist, den Schreibtreiber (33) mit einer im Vergleich zur ersten und zweiten Verzögerungszeit längeren dritten Verzogerungszeit aktiviert, und welche in Reaktion darauf, daß das Schreibentsperrsignal inaktiv ist, den Schreibtreiber mit einer im Vergleich zur dritten Ver zogerungszeit kürzeren vierten Verzögerungszeit aktiviert,
einen Impulsgenerator (191), welcher in Reaktion darauf, daß das Schreibentsperrsignal aktiv ist, ein Einzelimpulssignal mit einer vorbestimmten Aktivperiode erzeugt, und
eine Einrichtung (192), welche in Reaktion darauf, daß der Einzelimpuls aktiv ist, die Schreibeinrichtung (170) akti viert, und welche in Reaktion darauf, daß der Einzelimpuls inaktiv ist, die Vorladeeinrichtung (162a, 162b) aktiviert.

60. Halbleiterspeichereinrichtung nach Anspruch 57, welche ferner umfaßt:
eine Schreibsteuereinrichtung (190), welche in Reaktion auf ein Schreibmodus-Bestimmungssignal ein Schreibentsperrsignal für eine vorbestimmte Zeit mit einer ersten Verzögerung er zeugt,
eine Einrichtung (31, 192), welche in Reaktion darauf, daß das Schreibentsperrsignal aktiv ist, die Schreibeinrichtung (170) aktiviert, und welche in Reaktion darauf, daß das Schreibentsperrsignal inaktiv ist, die Vorladeeinrichtung (162a, 162b) aktiviert, und
eine Einrichtung (31), welche in Reaktion auf das Schreib entsperrsignal den Schreibtreiber (33) nach Aktivierung der Schreibeinrichtung aktiviert.

61. Halbleitereinrichtung, welche umfaßt:
eine Pegelbestimmungseinrichtung (901-909), welche eine Mehrzahl von Vergleichsreferenzspannungspegeln aufweist, so daß sie einen Potentialpegel eines Eingangssignals bestimmt;
eine Einrichtung (910-913), welche ein Betriebsmodus-Be stimmungssignal erzeugt, so daß sie einen vorgeschriebenen Betriebsmodus gemäß einem Ausgang aus der Pegelbestimmungs einrichtung bestimmt; und
eine Modussetzeinrichtung (36), welche eine interne Schal tung in Reaktion auf das Betriebsmodus-Bestimmungssignal in den bestimmten Betriebsmodus versetzt.

62. Halbleiterspeichereinrichtung nach Anspruch 61, bei welcher die Pegelbestimmungseinrichtung enthält:
eine Mehrzahl von Spannungsabfallselementen (902, 903), wel che in Reihe geschaltet sind und einen Spannungspegel des Eingangssignals nacheinander verkleinern,
eine Mehrzahl von Komparatoren (904-909), welche ent sprechend der Mehrzahl von Spannungsabfallselementen vor gesehen sind und von denen jeder einen Ausgang eines ent sprechenden Spannungsabfallselements mit einer Referenzspan nung vergleicht, welche sich von den anderen unterscheidet, wobei
die Mehrzahl von Komparatoren einen ersten Komparator (904, 905) enthält, welcher das Eingangssignal mit einer vorbe stimmten Referenzspannung vergleicht.

63. Halbleiterspeichereinrichtung nach Anspruch 62, bei welcher jeder Komparator der Mehrzahl von in Kaskade ge schalteten Komparatoren (904-909) eine emittergekoppelte Logik enthält, wobei ein gemeinsamer Emitter einer emitter gekoppelten Logik (904-909) mit einem Transistorelement in einer nachfolgenden Stufe gekoppelt ist.

64. Halbleiterspeichereinrichtung nach Anspruch 61, bei welcher die Pegelbestimmungseinrichtung (901-909) enthält:
N Spannungsabfallselemente (902, 903), welche zwischen einem das Eingangssignal empfangenden ersten Knoten (930) und einem zweiten Knoten in Reihe geschaltet sind, wobei N eine ganze Zahl ist,
(N+1) erste Transistoren (904, 906, 908), welche ent sprechend dem ersten Knoten (930) und den Ausgangsknoten der Mehrzahl von Spannungsabfallselementen vorgesehen sind,
wobei jeder erste Transistor der Mehrzahl von ersten Transi storen ein Signal eines entsprechenden Knotens an einem Steuerelektroden-Knoten empfängt, wobei die Mehrzahl von ersten Transistoren in Reihe geschaltet ist, und (N+1) zweite Transistoren (905, 907, 909), welche ent sprechend den (N+1) ersten Transistoren vorgesehen sind und verschiedene Referenzspannungen an entsprechenden Steuer elektroden-Knoten empfangen, wobei ein Leitungsknoten eines ersten Transistors mit einem Leitungsknoten eines ent sprechenden zweiten Transistors verbunden ist.

65. Halbleiterspeichereinrichtung nach Anspruch 64, bei welcher die Einrichtung (910-913) zum Erzeugen (N+2) dritte Transistorelemente (910-913) enthält, welche entsprechend einem für den ersten Knoten vorgesehenen ersten Transistor (904) und den (N+1) zweiten Transistoren vorgesehen sind, so daß sie ein Signal erzeugt, das einem Potential eines anderen Leitungsknotens eines entsprechenden Transistors entspricht.

66. Halbleitereinrichtung, welche umfaßt:
eine erste Vergleichseinrichtung (650), welche ein Eingangs signal mit einer ersten Referenzspannung vergleicht;
eine zweite Vergleichseinrichtung (660), welche das Ein gangssignal mit einer zweiten Referenzspannung vergleicht;
eine Einrichtung zum Erzeugen eines ersten Betriebsmodus- Bestimmungssignals (36), welche in Reaktion auf Ausgänge aus der ersten und der zweiten Vergleichseinrichtung ein erstes Betriebsmodus-Bestimmungssignal erzeugt;
eine Modusermittlungseinrichtung (750), welche in Reaktion auf das erste Betriebsmodus-Bestimmungssignal so aktiviert ist, daß sie einen Potentialpegel eines zweiten Eingangs signals ermittelt, so daß sie ein Modusermittlungssignals gemaß dem Ermittlungsergebnis erzeugt; und
eine Modusschalteinrichtung (770), welche in Reaktion auf das Modusermittlungssignal eine interne Schaltung in einen durch das Modusermittlungssignal bestimmten Betriebsmodus versetzt.

67. Halbleiterspeichereinrichtung nach Anspruch 66, bei welcher die erste Vergleichseinrichtung (650) eine Ein richtung (701-715) enthält, welche in Reaktion auf das Ein gangssignal die zweite Vergleichseinrichtung aktiviert.

68. Halbleiterspeichereinrichtung nach Anspruch 66, bei welcher die erste Vergleichseinrichtung (650) die zweite Vergleichseinrichtung (660) und die Einrichtung zum Erzeugen eines ersten Betriebsmodus-Bestimmungssignals (36) akti viert, wenn das Eingangssignal größer als die erste Referenzspannung ist.

69. Halbleiterspeichereinrichtung nach Anspruch 67, bei welcher die zweite Vergleichseinrichtung (660) eine Ein richtung (726-730) enthält, welche komplementäre Signale gemäß dem Ergebnis eines Vergleichs des Eingangssignals und der zweiten Referenzspannung erzeugt, wenn sie aktiviert ist.

70. Halbleitereinrichtung nach Anspruch 62, welche ferner umfaßt:
eine Spannungsverkleinerungseinrichtung (760), welche in Re aktion auf das Modusermittlungssignal so aktiviert ist, daß sie eine Stromversorgungsspannung gemäß dem Potentialpegel des zweiten Eingangssignals verkleinert; und
eine Stromversorgungsspannungs-Schalteinrichtung (770), wel che in Reaktion auf das Modusermittlungssignal entweder einen Ausgang aus der Spannungsverkleinerungseinrichtung oder die Stromversorgungsspannung selektiv durchläßt.

71. Halbleiterspeichereinrichtung nach Anspruch 70, bei welcher das zweite Eingangssignal eine Mehrzahl von Bits (x2, x3) umfaßt und bei welcher die Spannungsverkleinerungs einrichtung (760) umfaßt:
eine Mehrzahl von Stromflußelementen (813, 815, 818, 820), welche entsprechend der Mehrzahl von Bits vorgesehen sind und von denen jedes in Reaktion auf ein entsprechendes Bit einen unterschiedlichen Stromfluß hervorruft,
eine Stromsummiereinrichtung (821), welche die durch die Mehrzahl von Stromflußelementen erzeugten Stromflüsse summiert und einen Stromfluß entsprechend dem summierten Stromfluß erzeugt, und
einen Konverter (822, 826), welcher den durch die Strom summiereinrichtung erzeugten Stromfluß in eine Spannung umwandelt.

72. Halbleiterspeichereinrichtung nach Anspruch 70, welche ferner eine Mehrzahl von Speicherzellen (MC) enthält, von denen je ein Flipflop mit einem Versorgungsknoten (775) enthält, welcher die Spannung aus der Stromversorgungsspan nungs-Schalteinrichtung (770) empfängt.

73. Halbleiterspeichereinrichtung, welche eine Mehrzahl von Speicherzellen vom statischen Typ (MC) enthält, welche in Zeilen und Spalten angeordnet sind und welche in einem Testmodus so betreibbar sind, daß sie eine Haltespannung der Mehrzahl von Speicherzellen testen, umfassend:
eine Mehrzahl von Wortleitungen (WL), welche entsprechend den Zeilen der Speicherzellen so angeordnet sind und von denen jede Wortleitung Speicherzellen einer entsprechenden Zeile verbindet;
eine Einrichtung (12), welche in Reaktion auf ein Testmodus- Bestimmungssignal den Testmodus so bestimmt, daß sie alle der Mehrzahl von Wortleitungen in einem Nichtauswahlzustand beibehält; und
eine Einrichtung (750, 760, 770), welche in Reaktion auf das Testmodus-Bestimmungssignal einen an die Mehrzahl von Spei cherzellen an deren Stromversorgungsknoten angelegten Span nungspegel ändert und welche eine Einrichtung (760, 770) enthält, welche in Reaktion auf ein externes Steuersignal einen einer Mehrzahl von vorbestimmten Spannungspegeln aus wählt.