DE69132533T2

DE69132533T2 - Halbleiterspeichergerät mit redundanter Schaltung

Info

Publication number: DE69132533T2
Application number: DE69132533T
Authority: DE
Inventors: Yasuo Kobayashi
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1990-11-16
Filing date: 1991-11-14
Publication date: 2001-08-09
Anticipated expiration: 2011-11-15
Also published as: DE69132533D1; US5295114A; EP0486295A3; KR960005367B1; EP0486295A2; EP0486295B1; JPH04182989A; JP2782948B2

Description

Diese Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere eine redundante Schaltung zur Rettung einer Halbleiterspeichervorrichtung vor der Zurückweisung aufgrund eines großen Stromverbrauchs.
Die Miniaturisierung von Schaltungskomponenten fördert die extrem hohe Integration, und derzeit erhältliche Halbleiterspeichervorrichtungen übersteigen 1 Megabit. Die miniaturisierten Schaltungskomponenten können jedoch von Störungen des Herstellungsprozesses, wie z. B. dem Auftreten von Mikrostaub beeinträchtigt werden, und eine defekte Schaltungskomponente bewirkt eine Zurückweisung der Halbleiterspeichervorrichtung als ein minderwertiges Produkt. Um die Halbleiterspeichervorrichtung mit der defekten Schaltungskomponente vor der Zurückweisung zu retten, wird eine Redundanztechnologie bei der Halbleiterspeichervorrichtung angewendet und verbessert die Produktionsausbeute der Halbleiterspeichervorrichtung.
Fig. 1 stellt ein typisches Beispiel der Halbleiterspeichervorrichtung dar, welche im wesentlichen eine reguläre Speicherzellenanordnung 1 und eine redundante Speicherzellenanordnung 2 aufweist. Fig. 1 bis 5 und deren Beschreibung basieren auf einem Papier "A 256K Dynamic RAM with Page-Nibble Mode" von K. Fujishima et al., IEE Journal of Solid-State Circuits, Vol. SC-18, No. 5, October 1983, pages 470-478. Die reguläre Speicherzellenanordnung 1 wird aus einer großen Anzahl in Zeilen und Spalten angeordneter regulärer Speicherzellen hergestellt, wovon nur zwei Speicherzellen dargestellt und mit M1 und Mm bezeichnet sind. Wortleitungen WL1 bis WLm sind mit den Zeilen der regulären Speicherzellen verbunden, und die Wortleitungen WL1 bis WLm werden selektiv mittels einer Zeilenadressen-Dekodierungseinheit 3 auf einen aktiv hohen Spannungspegel gesteuert. Die redundante Speicherzellenanordnung 2 wird aus einer kleinen Anzahl in zwei Zeilen angeordneter redundanter Speicherzellen hergestellt, und nur zwei redundante Speicherzellen sind mit RM1 bzw. RM2 bezeichnet. Die Zeilen der redundanten Speicherzellen RM1 und RM2 sind mit redundanten Wortleitungen RWL1 bzw. RWL2 verbunden, und die redundanten Wortleitungen RWL1 bzw. RWL2 werden mittels einer redundanten Wortleitungs-Ansteuereinheit nach dem Ersatz einer Zeile defekter regulärer Speicherzellen mit einer von den Zeilen der redundanten Speicherzellen auf den aktiv hohen Spannungspegel gesteuert. Die regulären Speicherzelle und die redundanten Speicherzellen sind solche des statischen Typs, die durch eine in Fig. 2 dargestellte Flipflopschaltung implementiert werden, und die in Fig. 2 dargestellte statische Speicherzelle mit wahlfreiem Zugriff weist zwei Serienkombinationen von Widerständen R1 und R2 und n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN1 und QN2 auf, die parallel zwischen eine positive Energieversorgungsspannungsleitung Vcc und eine Massespannungsleitung GND geschaltet sind, und n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN3 und QN4, die mit den Drain-Knoten der n-Kanal- Anreicherungstyp-Feldeffekttransistoren QN1 bzw. QN2 verbunden sind. Da die Drain-Knoten der n-Kanal-Anreicherungstyp- Feldeffekttransistoren QN1 und QN2 jeweils mit den Gate- Elektroden der n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN1 und QN2 verbunden sind, stellte jeder n-Kanal- Anreicherungstyp-Feldeffekttransistor QN1 oder QN2 einen Strompfad zu der Massespannungsleitung zur Verfügung, und die n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN1 und QN2 halten eine Differenzspannung zwischen ihren Drain-Knoten aufrecht. Jedoch weist jeder von den Widerständen R1 und R2 einen extrem hohen Widerstandswert auf, um den Stromverbrauch jeder Zelle zu begrenzen. Tatsächlich sind die Widerstände R1 und R2 aus nicht-dotierten Polysiliziumstreifen ausgebildet, und der Widerstandswert jedes Polysiliziumstreifens liegt in der Größenordnung von 1 Terra-Ohm. Die n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN3 und QN4 werden von einer Wortleitung WL torgesteuert, und ermöglichen ein Weiterleiten ihrer Differenzspannung durch sich hindurch zu einem zugeordneten Bitleitungspaar.
Zur Herstellung der regulären Speicherzellen M1 bis Mm auf einem einzigen Halbleiterchip SC1 werden Speicherzellen in einer Mehrebenenstruktur gemäß Darstellung in Fig. 3 ausgebildet. Die Wortleitungen WL1 und WL2 aus Polysilizium werden nämlich auf extrem dünnen Gate-Oxidfilmen der n-Kanal- Anreicherungstyp-Feldeffekttransistoren QN3 und QN4 ausgebildet, und ein erster Zwischenebenenisolationsfilm OX1 deckt die Wortleitungen WL1 und WL2 ab. Auf dem ersten Zwischenebenenisolationsfilm OX1 erstreckt sich die positive Energieversorgungsspannungsleitung, welche üblicherweise aus Polysilizium, einem vielseitigen oder sprödem Metallsilizid ausgebildet wird. Die positive Energieversorgungsspannungsleitung wird von einem (nicht dargestellten) zweiten Zwischenebenenisolationsfilm überlagert und die Massespannungsleitung GND ist auf dem zweiten Zwischenebenenisolationsfilm in einer überlappenden Weise mit der positiven Energieversorgungsspannungsleitung Vcc ausgebildet. Die Massespannungsleitung GND ist ferner von einem (nicht dargestellten) dritten Zwischenebenenisolationsfilm abgedeckt, und Bitleitungen B1 und B2 aus Aluminium verlaufen über dem dritten Zwischenebenenisolationsfilm. Kontaktlöcher C1, C2, C3 und C4 sind in den ersten bis dritten Zwischenebenenisolationsfilmen ausgebildet, und ermöglichen den Bitleitungen B1 und V2 eine Verbindung zu den Dram-Bereichen der n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN3 und QN4.
Gemäß nochmaligen Bezug auf Fig. 1 werden die Bitleitungspaare zwischen der regulären Speicherzellenanordnung 1 und der redundanten Speicherzellenanordnung 2 aufgeteilt, und nur eines von den Bitleitungspaaren ist dargestellt und mit BLP bezeichnet. Die regulären Speicherzellen M1 und Mm und die redundanten Speicherzelle RM1 und RM2 sind mit dem Bitleitungspaar BLP verbunden, und eine Ausgleichsschaltung 5 lädt und gleicht die Bitleitungspaare auf einem vorbestimmten Pegel aus, wenn ein Ausgleichssignal BL auf einen aktiv niedrigen Spannungspegel geht. Nach dem Ausgleich einer der Wortleitungen WL1 bis WLm, wird RWL1 und RWL2 auf den aktiv hohen Spannungspegel angehoben, und die in den Speicherzellen gespeicherten Differenzspannungspegel treten auf den Bitleitungspaaren auf. Die Bitleitungspaare sind mit einer Spaltenselektionseinheit 6 verbunden, und eine Spaltendekodierungseinheit 7 ermöglicht die Verbindung eines von den Bitleitungspaaren mit einen Lese/Schreib-Datenbus 8. Daher wird einer von den Differenzspannungspegeln von dem Bitleitungspaar durch die Spaltenselektionseinheit 6 hindurch auf dem Lese/Schreib-Datenbus 8 übertragen. Der Lese/Schreib-Datenbus 8 ist mit einem Eingangsdatentreiber 9 und einem Datenleseverstärker 10 verbunden, und der das Datenbit angebende Differenzspannungspegel wird von dem Datenleseverstärker 10 vergrößert. Andererseits wird ein Eingangsdatenbit in der Form einer Differenzspannung von dem Eingangsdatentreiber 9 dem Lese/Schreib-Datenbus 8 zugeführt, von welchem sie wiederum durch die Spaltenselektionseinheit 6 hindurch und eines der Bitleitungspaare an eine von den regulären Speicherzellen und den redundanten Speicherzellen übertragen wird. Dann sind die Eingangsbitdaten darin in der Form einer Differenzspannung gespeichert.
In Fig. 4 von den Zeichnungen ist die Zeilenadressen- Dekodierungseinheit 3 im Detail dargestellt. Die Zeilenadressen-Dekodierungseinheit 3 wird durch mehrere Zeilenadressen- Dekodierungsschaltungen 31 bis 3x implementiert, welche jeweils zugeordnet zu zwei von den Wortleitungen WL1 bis WLm vorgesehen sind. Jede von den Zeilenadressen-Dekodierungsschaltungen 31 bis 3x weist im wesentlichen einen Aktivierungsabschnitt 3a und einen Wortleitungstreiberabschnitt 3b auf, und der Aktivierungsabschnitt 3a ist über ein Schmelzelement 3c mit einem Wortleitungstreiberabschnitt 3b verbunden. Der Aktivierungsabschnitt 3a weist eine Parallelkombination von p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP11, QP12 und QP13 auf, die zwischen die positive Energieversorgungsspannungsleitung Vcc und einen Ausgangsknoten N1 geschaltet sind, und eine Serienkombination von n-Kanal- Anreicherungstyp-Feldeffekttransistoren QN14, QN15 und QN16, die zwischen den Ausgangsknoten N1 und die Massespannungsleitung GND geschaltet sind. Vorkodierte Signale werden selektiv an die Zeilenadressen-Dekodierungsschaltungen 31 bis 3x angelegt, und ein Satz vorkodierter Signale wird parallel an die p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP11 bis QP13 und die n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN14 bis QN16 der Zeilenadressen-Dekodierungsschaltung 31 angelegt. Der Wortleitungstreiberabschnitt 3b weist einen p-Kanal Anreicherungstyp-Ladetransistor QP17 auf, welcher zwischen die positive Energieversorgungsspannungsleitung Vcc und eine Steuerleitung 3d geschaltet ist, und zwei Treiberschaltungen 3e und 3f sind parallel zwischen die positive Energieversorgungsspannungsleitung Vcc und die Massespannungsleitung GND geschaltet. Die Treiberschaltung 3e weist eine Serienkombination von p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP18 und QP19 auf, die zwischen die positive Energieversorgungsspannungsleitung Vcc und die zugeordnete Wortleitung WL1 geschaltet sind, eine Parallelkombination von n-Kanal- Anreicherungstyp-Feldeffekttransistoren QN20 und QN21, die zwischen zugeordnete Wortleitung WL1 und die Massespannungsleitung GND geschaltet sind. Der p-Kanal-Anreicherungstyp- Feldeffekttransistor QP19 und der n-Kanal-Anreicherungstyp- Feldeffekttransistor QN20 werden von der Steuerleitung 3d torgesteuert, und die anderen Feldeffekttransistoren QP18 und QN21 werden mit dem niedrigstwertigen Adressenbit A0 versorgt. Ebenso weist die Treiberschaltung 3f eine Serienkombination von p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP22 und QP23 auf, die zwischen die positive Energieversorgungsspannungsleitung Vcc und die zugeordnete Wortleitung WL2 geschaltet sind, und eine Parallelkombination von n-Kanal- Anreicherungstyp-Feldeffekttransistoren QN24 und QN25, die zwischen die zugeordnete Wortleitung WL2 und die Massespannungsleitung GND geschaltet sind. Der p-Kanal-Anreicherungstyp-Feldeffekttransistor QP23 und der n-Kanal-Anreicherungstyp-Feldeffekttransistor QN24 werden von der Steuerleitung 3d torgesteuert, und die anderen Feldeffekttransistoren QP22 und QN25 werden mit dem komplementären Adressenbit CA0 des niedrigstwertigen Adressenbits A0 versorgt. Wenn alle von den vorkodierten Signalen auf einem aktiv hohen Pegel liegen, schalten die p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP11 bis QP13 aus, und alle von den n-Kanal-Anreicherungstyp- Feldeffekttransistoren schalten ein, um die Steuerleitung 3d mit der Massespannungsleitung zu verbinden. Daher schalten die p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP19 und QP23 der Treiberschaltungen 3e und 3f ein, um teilweise einen Strompfad zwischen der positiven Energieversorgungsspannungsleitung Vcc und den zugeordneten Wortleitungen WL1 und WL2 bereitzustellen. Andererseits schalten die n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN20 und QN24 aus, wenn sich die Steuerleitung auf Massespannungspegel befindet, und die Aktivierung der Wortleitung WL ist von dem niedrigstwertigen Adressenbit A0 abhängig. Wenn sich das niedrigstwertige Adressenbit A0 auf dem aktiv hohen Spannungspegel befindet, schaltet nämlich der p-Kanal-Anreicherungstyp-Feldeffekttransistor QP18 aus und der n-Kanal-Anreicherungstyp-Feldeffekttransistor QN 21 schaltet ein, und veranlaßt dadurch die Wortleitung WL1 auf dem Pegel der Massespannungsleitung zu bleiben. Jedoch schaltet, da das komplementäre niedrigstwertige Adressenbit CA0 niedrig bleibt, und der p-Kanal- Anreicherungstyp-Feldeffekttransistor QP22 einschaltet, der n-Kanal-Anreicherungstyp-Feldeffekttransistor QN25 aus. Demzufolge wird die Wortleitung WL2 von der Massespannungsleitung GND isoliert, und der Strompfad vollständig von der positiven Energieversorgungsspannungsleitung Vcc zu der Wortleitung WL2 aufgebaut, um diese auf den aktiv hohen Pegel zu steuern.
Die Schaltungsanordnung der redundanten Wortleitungs- Ansteuereinheit 4 ist in Fig. 5 dargestellt. Die redundante Wortleitungs-Ansteuereinheit 4 weist eine komplementäre Invertierungsschaltung 4a auf, die zwischen die positive Energieversorgungsspannungsleitung Vcc und die Massespannungsleitung GND geschaltet ist, und zwei redundante Wortleitungs- Treiberschaltungen 4b und 4c, die den redundanten Wortleitungs-Treiberschaltungen RWL1 bzw. RWL2 zugeordnet sind. Die komplementäre Invertierungsschaltung 4a besteht aus einem p- Kanal-Anreicherungstyp-Feldeffekttransistor QP26 und einem n- Kanal-Anreicherungstyp-Feldeffekttransistor QN27 und verbindet selektiv ein Steuerleitung mit der positive Energieversorgungsspannungsleitung Vcc und der Massespannungsleitung GND. Die redundante Wortleitungs-Treiberschaltung 4b weist eine Serienkombination von p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP28 und QP29 auf, die zwischen die positive Energieversorgungsspannungsleitung Vcc und die redundante Wortleitung RWL1 geschaltet sind, und eine Parallelkombination von n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN30 und QN31, die zwischen die redundante Wortleitung RWL1 und die Massespannungsleitung GND geschaltet sind. Ebenso weist die redundante Wortleitungs-Treiberschaltung 4c eine Serienkombination von p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP32 und QP33 auf, die zwischen die positive Energieversorgungsspannungsleitung Vcc und die zugeordnete redundante Wortleitung RWL1 geschaltet sind, und eine Parallelkombination von n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN34 und QN35, die zwischen die zugeordnete redundante Wortleitung RWL2 und die Massespannungsleitung GND geschaltet sind. Wenn ein externes Adressensignal eine Adresse zeigt, die einer von den Zeilen defekter regulärer Speicherzellen zugeordnet ist, hebt ein (nicht dargestellter) redundanter Zeilenadressendekoder eine Signalleitung 4e auf einen aktiv hohen Spannungspegel an, und die komplementäre Invertierungsschaltung 4a verbindet die Steuerleitung 4d mit der Massespannungsleitung GND. Mit dem Massespannungspegel auf der Steuerleitung 4d schalten die p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP29 und QP33 ein, und n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN30 und QN34 schalten aus. Das niedrigstwertige Adressenbit A0 und dessen komplementäres Adressenbit CA0 selektieren eine von den redundanten Wortleitungs-Treiberschaltungen 4b und 4c. Wenn sich das niedrigstwertige Adressenbit A0 auf dem aktiv hohen Spannungspegel befindet isoliert nämlich der p-Kanal-Anreicherungstyp-Feldeffekttransistor QP28 die zugeordnete redundante Wortleitung RWL1 von der positiven Energieversorgungsspannungsleitung Vcc. Das komplementäre Adressenbit CA0 ermöglicht jedoch der redundanten Wortleitung RWL2 auf den aktiv hohen Spannungspegel zu gehen. Somit wird der Zugriff auf eine defekte Speicherzelle zu einem Zugriff auf eine redundante Speicherzelle verschoben.
Wenn jedoch die Zeilenadressen-Dekodierungseinheit 3 eine von den Wortleitungen WL1 bis WLm nach einem Zugriff auf eine defekte Speicherzelle, die durch eine redundante Speicherzelle ersetzt wird, ansteuert, findet eine unerwünschte mehrfache Auswahl statt, und ein ausgelesenes Datenbit ist keinesfalls zuverlässig. Daher wird dann, wenn eine defekte Speicherzelle beispielsweise aufgrund eines Mikrostaubpartikels in einer Diffusionsstufe, eine Verformung eines Musters während der Lithographie in einem Diagnosevorgang gefunden wird, die der defekten Speicherzelle zugeordnete Zeilenadresse in dem redundanten (nicht dargestellten) Zeilenadressendekoder gespeichert, um die angrenzenden zwei Zeilen mit der defekten Speicherzelle durch die zwei Zeilen von den redundanten Speicherzellen zu ersetzen, und das Schmelzelement 3c der zugeordneten die Zeilenadressen-Dekodierungsschaltung wird mittels Laserstrahlbestrahlung unterbrochen. Nach der Unterbrechung des Schmelzelementes 3c wird die Steuerleitung 3d über den p-Kanal-Anreicherungstyp-Feldeffekttransistor QP17 immer mit dem positiven Energieversorgungsspannungspegel Vcc versorgt, und die n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN20 und QN24 werden unter Zwang eingeschaltet. Die n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN20 und QN24 stellen immer Strompfade von den zugeordneten Wortleitungen WL1 und WL2 zu der Massespannungsleitung GND bereit, und die Halbleiterspeichervorrichtung wird vor jeder Mehrfachselektion bewahrt.
Somit rettet die redundante Speicherzellenanordnung 2 durch den Ersatz der Zeilen mit den defekten Speicherzellen die Halbleiterspeichervorrichtung und verbessert die Produktionsausbeute. Jedoch tritt bei einer Halbleiterspeichervorrichtung nach dem Stand der Technik ein Problem dahingehend auf, daß einige defekte Speicherzellen keine Rettung der Halbleiterspeichervorrichtung erlauben. Im einzelnen fließt ein Leckstrom, wenn die positive Energieversorgungsspannungsleitung Vcc mit der Massespannungsleitung GND in der Nähe einer regulären Speicherzelle verbunden wird, direkt in die Massespannungsleitung GND ohne die Serienkombination der Widerstände R1 und R2 und die n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN1 und QN2 (siehe Fig. 2) zu passieren, und die in Fig. 3 dargestellte Mehrebenenstruktur ist dafür verantwortlich, daß die positive Energieversorgungsspannungsleitung Vcc mit der Massespannungsleitung GND verbunden wird. Die defekte Speicherzelle kann keinerlei Datenbit in der Form einer Differenzspannung speichern und wird wie vorstehend beschrieben durch eine redundante Speicherzelle ersetzt. Die Konstruktionsspezifikation der Halbleiterspeichervorrichtung beschränkt jedoch üblicherweise den Stromverbrauch in einer Bereitschaftsphase, und der zulässige Stromverbrauch liegt in der Größenordnung von 10 uA oder darunter. Wenn der Leckstrom um die defekte Speicherzelle herum fließt, kann die Halbleiterspeichervorrichtung kaum die Konstruktionsspezifikation erfüllen und wird als minderwertiges Produkt zurückgewiesen.
Die (dem U. S. Patent 4,761,767 entsprechende) französische Patentschrift FR-A-2 576 133 offenbart eine integrierte Speicherschaltung mit einer Reparaturschaltung, welche den Ersatz defekter Zellenleitungen durch redundante Speicherzellenleitungen erlaubt. Die internationale Patentanmeldung WO- A-90/12401 beschreibt einen Speicher mit redundanten Zeilen und Spalten. Dieser enthält Schmelzelemente, welche das Unterbrechen einer Versorgungsspannungsleitung zu einer defekten Zeile ermöglichen, und zusätzliche Schmelzelemente, welche eine Unterbrechung der Energie von jedem Bitleitungspaar ermöglichen, in welchen eine Speicherzelle eine übermäßige Leckage bewirkt. Die europäische Patentanmeldung EP-A-0 359 204 offenbart eine Speicherzellenanordnung, in welcher eine Zeile der Anordnung, mit welcher eine defekte Zelle verbunden ist, von der Energieversorgungsquelle durch Isolationsschaltungen isoliert.
Die Erfindung ist in dem nachstehenden Anspruch 1 definiert, auf welchen Bezug genommen werden sollte. Vorteilhafte Merkmale sind in den beigefügten Ansprüchen beschrieben.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die Merkmale und Vorteile der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung werden deutlicher aus der nachstehenden Beschreibung in Verbindung mit den Zeichnungen verständlich. In den Zeichnungen zeigen:
Fig. 1 ein Schaltbild, das den Aufbau der Halbleiterspeichervorrichtung nach dem Stand der Technik mit einer redundanten Schaltung darstellt;
Fig. 2 ein Schaltbild, das den Aufbau der in der Halbleiterspeichervorrichtung nach dem Stand der Technik enthaltenen Speicherzelle darstellt;
Fig. 3 eine Draufsicht, welche den Mehrebenenaufbau der in der Halbleiterspeichervorrichtung nach dem Stand der Technik enthaltenen Speicherzellen darstellt;
Fig. 4 ein Schaltbild, das den Aufbau der in der Halbleiterspeichervorrichtung nach dem Stand der Technik enthaltenen Zeilenadressen-Dekodierungseinheit darstellt;
Fig. 5 ein Schaltbild, das den Aufbau der in der Halbleiterspeichervorrichtung nach dem Stand der Technik enthaltenen redundanten Wortleitungs-Ansteuereinheit darstellt;
Fig. 6 ein Schaltbild, das den Aufbau einer Speichervorrichtung statischen Typs mit wahlfreiem Zugriff gemäß der vorliegenden Erfindung darstellt;
Fig. 7 ein Schaltbild, das den Aufbau der in Fig. 6 dargestellten Speichervorrichtung statischen Typs mit wahlfreiem Zugriff enthaltenen Zeilenadressen-Dekodierungseinheit darstellt;
Fig. 8 ein Schaltbild, das den Aufbau einer weiteren Speichervorrichtung statischen Typs mit wahlfreiem Zugriff gemäß der vorliegenden Erfindung darstellt; und
Fig. 9 ein Schaltbild, das den Aufbau noch einer weiteren Speichervorrichtung statischen Typs mit wahlfreiem Zugriff gemäß der vorliegenden Erfindung darstellt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Erste Ausführungsform

Gemäß Fig. 6 von den Zeichnungen wird eine die vorliegende Erfindung verkörpernde Speichervorrichtung statischen Typs mit wahlfreiem Zugriff auf einem einzigen Halbleiterspeicherchip 11 hergestellt, und weist eine reguläre Speicherzellenanordnung 12 auf, die mittels mehrerer in Zeilen und Spalten angeordneter regulärer Speicherzellen M11, M1n, Mm1 und Mmn implementiert wird. Die regulären Speicherzellen M11 bis Mmn sind von dem statischen Typ, der durch die in Fig. 2 dargestellt Flipflopschaltung implementiert wird. Die Speichervorrichtung statischen Typs mit wahlfreiem Zugriff weist ferner eine redundante Speicherzellenanordnung 13 auf, und die Speicherzellenanordnung 13 weist mehrere in zwei Zeilen angeordnete redundante Speicherzellen RM11, RM1n, RM21 und RM2n auf. Die redundanten Speicherzelle RM11 bis RM2n sind statischen Typs ähnlich den regulären Speicherzellen.
Mehrere reguläre Wortleitungen WL1, WL2 und WLm sind der regulären Speicherzellenanordnung 12 zugeordnet und mit den Zeilen der regulären Speicherzellen M11 bis Mmn verbunden. Die Zeilen der regulären Speicherzellen M11 bis Mmn sind ferner positiven Energieversorgungsspannungsleitungen PW1 bis Pwa zugeordnet, und jede von den positiven Energieversorgungsspannungsleitungen PW1 bis Pwa wird von jeweils zwei angrenzenden Zeilen der regulären Speicherzellen M11 bis Mmn gemeinsam genutzt. Ebenso sind Massespannungsleitung GD1 bis GDa für die reguläre Speicherzellenanordnung 12 vorgesehen, und jeweils zwei angrenzende Zeilen der regulären Speicherzellen M11 bis Mmn teilen sich eine von den Massespannungsleitungen GD1 bis GDa. Dieses beruht auf dem Umstand, daß die zugeordneten Spannungsleitungen PW1 bis PWa und GD1 und GDa auf die reguläre Speicherzellenanordnung 12 ähnlich wie in die Fig. 3 dargestellten laminiert sind. Die Spalten der regulären Speicherzellen M11 bis Mmn und der redundanten Speicherzellenanordnung 13 sind mehreren Bitleitungspaaren BL1 bis BLn zugeordnet, und die Bitleitungspaare BL1 bis BLn leiten Daten in der Form einer Differenzspannung aus der regulären Speicherzellenanordnung 12 oder der redundanten Speicherzellenanordnung 13 zu einer Spaltenselektionseinheit 14 und umgekehrt. Die n-Kanal Anreicherungstyp-Übertragungstransistoren der regulären Speicherzellen M11 bis Mmn werden durch die zugeordneten regulären Wortleitungen WL1 bis WLm torgesteuert, und Datenbits werden zwischen den regulären Speicherzellen M11 bis Mmn und den zugeordneten Bitleitungspaaren BL1 bis BLn übertragen. Eine Zeilenadressen- Dekodierungseinheit 15 ist für die regulären Wortleitungen WL1 bis WLm vorgesehen, und steuert selektiv die regulären Wortleitungen WL1 bis WLm auf einen aktiv hohen Spannungspegel.
Die Zeilenadressen-Dekodierungseinheit 15 ist im Detail in Fig. 7 dargestellt und weist mehrere Zeilenadressen- Dekodierungsschaltungen 151 bis 15a auf, und jede von den Zeilenadressen-Dekodierungsschaltungen 151 bis 15a ist für zwei benachbarte reguläre Wortleitungen vorgesehen. Beispielsweise werden die regulären Wortleitungen WL1 und WL2 von der Zeilenadressen-Dekodierungsschaltung 151 angesteuert. Ein Vordekoder 16 (siehe Fig. 6) liefert vordekodierte Adressenbits an die Zeilenadressen-Dekodierungseinheit 15, und eine von den Zeilenadressen-Dekodierungsschaltungen 151 bis 15a wird von dem vordekodierten Adressensignal bis auf das niedrigstwertige Bit A0 und dessen komplementäres Bit CA0 angegeben. Die Zeilenadressen-Dekodierungsschaltungen 151 bis 15a sind im Schaltungsaufbau untereinander ähnlich, und aus diesem Grunde erfolgt die Beschreibung nur für die Zeilenadressen-Dekodierungsschaltung 151.
Die Zeilenadressen-Dekodierungsschaltung 151 weist im wesentlichen eine Aktivierungsschaltung 151a, zwei Treiberschaltungen 151b und 151c und eine Unterbrechungsschaltung 151d auf. Die Aktivierungsschaltung 151a reagiert auf die vordekodierten Adressensignale bis auf das niedrigstwertige Bit A0 und dessen komplementäres Bit CA0, und aktiviert sowohl die Treiberschaltungen 151b als auch 151c, wenn die Bits des vordekodierten Adressensignals die Zeilenadressen-Dekodierungsschaltung 151 angeben. Die Aktivierungsschaltung 151a weist nämlich eine Parallelkombination von p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP40, QP41, QP42 und QP43 zwischen einer positiven Energieversorgungsspannungsleitung Vcc und einer Steuerleitung 151e auf, und eine Serienkombination von n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN44, QN45, QN46 und QN 47, die zwischen die Steuerleitung 151e und die Massespannungsleitung GND geschaltet sind, und die Bits des vordekodierten Adressensignals werden parallel den Gate-Elektroden der p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP41 bis QP43 sowie den Gate-Elektroden der n- Kanal-Anreicherungstyp-Feldeffekttransistoren QN 44 bis QN46 zugeführt. Wie es im Zusammenhang mit der Unterbrechungsschaltung 151d beschrieben werden wird, werden der p-Kanal- Anreicherungstyp-Feldeffekttransistor QLP40 bzw. der n-Kanal- Anreicherungstyp-Feldeffekttransistor QN47 aus- und eingeschaltet, sofern keine defekten Speicherzellen in den zugeordneten Zeilen der regulären Speicherzellen enthalten sind. Wenn sich mindestens ein Bit von dem vordekodierten Adressensignal auf einem niedrigen Spannungspegel befindet, schaltet der zugeordnete p-Kanal-Anreicherungstyp-Feldeffekttransistor QP41, QP42 oder QP43 ein, um den positiven Energieversorgungsspannungspegel an die Steuerleitung 151e zu liefern. Wenn sich jedoch alle Bits des vordekodierten Adressensignals auf einem hohen Spannungspegel befinden, werden die p-Kanal- Anreicherungstyp-Feldeffekttransistoren QP41 bis QP43 ausgeschaltet, und alle n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN44 bis QN46 schalten ein, so daß die Steuerleitung 151e auf Masse gelegt wird. Der Massespannungspegel auf der Steuerleitung 151e ermöglicht den Treiberschaltungen 151b und 151c die zugeordneten Wortleitungen WL1 und WL 2 anzuheben. Die zwei Treiberschaltungen 151b und 151c sind für die zwei Wortleitungen WL1 und WL2 vorgesehen, und alle Treiberschaltungen der Zeilenadressen-Dekodierungseinheit 15 sind allen Wortleitungen WL1 bis WLm zugeordnet.
Die Treiberschaltung 151b weist eine Serienkombination von p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP48 und QP49 auf, die zwischen die positive Energieversorgungsspannungsleitung Vcc und die zugeordnete Wortleitung WL1 geschaltet sind, und eine Parallelkombination von n-Kanal- Anreicherungstyp-Feldeffekttransistoren QN50 und QN51, die zwischen die zugeordnete Wortleitung WL1 und die Massespannungsleitung GND geschaltet sind. Die Gate-Elektrode des p-Kanal-Anreicherungstyp-Feldeffekttransistors QP49 und die Gate-Elektrode des n-Kanal-Anreicherungstyp-Feldeffekttransistors QN50 sind mit der Steuerleitung 151e verbunden, und das niedrigstwertige Bit des vordekodierten Signals wird der Gate-Elektrode des p-Kanal-Anreicherungstyp-Feldeffekttransistors QP48 und der Gate-Elektrode des n-Kanal-Anreicherungstyp-Feldeffekttransistors QN51 zugeführt. Ebenso weist die Treiberschaltung 151c eine Serienkombination von p- Kanal-Anreicherungstyp-Feldeffekttransistoren QP52 und QP53 auf, die zwischen die positive Energieversorgungsspannungsleitung Vcc und die zugeordnete Wortleitung WL2 geschaltet sind, und eine Parallelkombination aus n-Kanal-Anreicherungstyp-Feldeffekttransistoren QN54 und QN55, die zwischen die zugeordnete Wortleitung WL2 und die Massespannungsleitung GND geschaltet sind. Wenn die Treiberschaltungen 151b und 151c mit dem Massespannungspegel auf der Steuerleitung 151e freigegeben werden, hebt entweder die Treiberschaltung 151b oder 151c die zugehörige Wortleitung WL1 oder WL2 auf den aktiv hohen Spannungspegel in Abhängigkeit von dem niedrigstwertigen Bit an. Das niedrigstwertige Bit veranlaßt nämlich den p-Kanal-Anreicherungstyp-Feldeffekttransistor QP48 einzuschalten und ermöglicht es der Treiberschaltung 151b die Wortleitung WL1 auf den aktiv hohen Spannungspegel anzuheben. Andererseits schaltet das komplementäre Bit CA0 mit dem niedrigen Spannungspegel den p-Kanal-Anreicherungstyp-Feldeffekttransistor QP52, und die Treiberschaltung 151c steuert die zugeordnete Wortleitung WL2 auf den aktiv hohen Spannungspegel. Somit laden und entladen die Treiberschaltungen 151b und 151c die zugehörigen Wortleitungen WL1 und WL2, und die positive Energieversorgungsspannungsleitung Vcc und die Massespannungsleitung GND dienen als eine erste Versorgungsquelle für den aktiven Pegel bzw. eine zweite Versorgungsquelle für einen inaktiven Pegel.
Die Unterbrechungsschaltung 151d ist zwischen eine Hauptenergieversorgungsleitung MPS und die zugeordnete positive Energieversorgungsspannungsleitung PW1 sowie die zugeordnete Massespannungsleitung GND1 geschaltet. Obwohl es in den Zeichnungen nicht dargestellt ist, weist die Speichervorrichtung statischen Typs mit wahlfreiem Zugriff eine Energieversorgungseinheit auf, welche den positiven Energieversorgungsspannungspegel Vcc an die Komponenteneinheiten und Komponentenschaltungen verteilt, und die Hauptenergieversorgungsleitung MPS weist eine direkte Verbindung mit der Energieversorgungseinheit auf. Die Unterbrechungsschaltung weist ein Schmelzelement 151f auf, das zwischen die Hauptenergieversorgungsleitung MPS und die positive Energieversorgungsspannungsleitung PW1 und die zugeordnete Massespannungsleitung GND1 geschaltet ist. In diesem Falle weist der Widerstand 151g einen Widerstandswert bis zu 10 Giga-Ohm und wird durch einen nicht-dotierten Polysiliziumstreifen implementiert. Der nicht-dotierte Polysiliziumstreifen für den Widerstand 151g wird in demselben Stadium wie die Widerstände R1 und R2 jeder regulären Speicherzelle strukturiert und ausgebildet, und 10 Giga-Ohm sind in den derzeit verfügbaren Prozeßablauf machbar. Die positive Energieversorgungsspannungsleitung PW1 ist ferner mit der Gate-Elektrode des p-Kanal-Anreicherungstyp- Feldeffekttransistors QP40 und der Gate-Elektrode des n-Kanal-Anreicherungstyp-Feldeffekttransistors QN47 verbunden, und demzufolge werden der p-Kanal-Anreicherungstyp- Feldeffekttransistor QP40 und der n-Kanal-Anreicherungstyp- Feldeffekttransistor QN47 komplementär von der positiven Energieversorgungsspannungsleitung PW1 torgesteuert. Das Schmelzelement 151f ist mittels einer Laserstrahlbestrahlung in einer Diagnoseoperation nach dem Abschluß der Herstellung unterbrechbar. Wenn nämlich eine von den mit den regulären Wortleitungen verbundene Speicherzelle defekt ist, speichert der Hersteller die den Wortleitungen WL1 und WL 2 zugeordneten Adressen in einem Komparator 17 und unterbricht das Schmelzelement 151f mittels Laserstrahlbestrahlung. Nach der Zerstörung des Schmelzelements 151f wird die positive Energieversorgungsspannungsleitung PW1 durch den Widerstand 151g auf Masse gelegt, und der p-Kanal-Anreicherungstyp-Feldeffekttransistor QP40 und der n-Kanal-Anreicherungstyp-Feldeffekttransistor QN47 schalten ein bzw. aus. Daher wird die Steuerleitung 151e auf dem hohen Spannungspegel fixiert, und die Treiberschaltungen 151b und 151c werden unabhängig von den Bits des vordekodierten Signals niemals freigegeben. Ferner wird die positive Energieversorgungsspannungsleitung PW1 zwangsweise auf Masse gelegt, und es fließt keinerlei Leckstrom zwischen der positiven Energieversorgungsspannungsleitung PW1 und der Massespannungsleitung GND1. Somit schaltet das unterbrochene Schmelzelement 151f die den defekten Speicherzelle zugeordnete positive Energieversorgungsspannungsleitung PW1 wirksam ab, und der größte Teil des Stroms in einer Bereitschaftsphase wird durch das Aufrechterhalten der Datenbits in den regulären Speicherzelle M11 bis Mmn und in den redundanten Speicherzellen RM11 bis RM2n wenn überhaupt verbraucht. Tatsächlich liegt der Stromverbrauch der Speichervorrichtung statischen Typs mit wahlfreiem Zugriff beispielsweise bei etwa 5 uA, was 1000000-mal so groß wie der durch die Widerstände R1 und R2 fließende Strom im Falle einer 1 Megabit Speichervorrichtung statischen Typs mit wahlfreiem Zugriff ist.
Gemäß nochmaligen Bezug auf Fig. 6 weist die erfindungsgemäße Speichervorrichtung statischen Typs mit wahlfreiem Zugriff ferner redundante Wortleitungen RWL1 und RWL2 auf, die jeweils mit den Zeilen der redundanten Speicherzellen RM11 bis RM2n verbunden sind, und die redundanten Wortleitungen RWL1 und RWL2 werden selektiv von einer redundanten Wortleitungs-Ansteuereinheit 18 auf den aktiv hohen Spannungspegel gesteuert. Die redundante Wortleitungs-Ansteuereinheit 18 ist vom Schaltungsaufbau dem des in Fig. 5 dargestellten Stand der Technik ähnlich, und wird durch den Komparator 17 aktiviert. Wie hierin vorstehend beschrieben, werden die Zeilenadressen, die den durch die redundanten Speicherzellen RM11 bis RMn2 ersetzten Zeilen zugewiesen sind, in dem Komparator 17 gespeichert, und der Komparator 17 überwacht zu allen Zeitpunkten die von einem externen Adressensignal ausgedrückten Adressen. Wenn eine von den durch die redundanten Speicherzellen ersetzten Zeilen von dem externen Adressensignal angesprochen wird, sucht und aktiviert der Komparator 17 die redundante Wortleitungs-Ansteuereinheit 18, um so die beiden redundanten Wortleitungen RWL1 und RWL2 anzusteuern. Die Zeilenadressen-Dekodierungseinheit 15 hebt jedoch niemals die mit der defekten Speicherzelle verbundene Wortleitung an, und demzufolge werden die Datenbits aus der Zeile der redundanten Speicherzellen RM11 bis RM1n oder RM21 bis RM2n an die zugeordneten Bitleitungspaare BL1 bis BLn anstelle der die defekte Speicherzelle enthaltenden Zeile ausgelesen.
Die Bitleitungspaare BL1 bis BLn sind mit einer Ladeeinheit 19 verbunden, und die Ladeeinheit 19 liefert nicht nur Strom zu den Bitleitungspaaren BL1 bis BLn, sondern gleicht auch die Bitleitungspaare bei Vorhandensein eines Steuersignals BL aus. Die Bitleitungspaare BL1 bis BLn sind ferner bei einer Spaltenselektionseinheit 14 abgeschlossen, und eine Spaltenadressen-Dekodierungseinheit 20 ermöglicht es der Spaltenselektionseinheit 14 eines von den Bitleitungspaaren BL1 bis BLn mit einem Datenbus DS zu verbinden. Durch ein externes Adressensignal ausgedrückte Spaltenadressenbits werden zuerst an eine Vordekodierungseinheit 21 geliefert, und vordekodierte Bits werden an die Spaltenadressen-Dekodierungseinheit 20 geliefert. Ein Datenleseverstärker 22 und ein Eingangsdatentreiber 23 sind zu dem Datenbus DS parallelgeschaltet und können mit der regulären Speicherzellenanordnung 12 und der redundanten Speicherzellenanordnung 13 kommunizieren.
Das Schaltungsverhalten wird kurz zusammengefaßt unter der Annahme beschrieben, daß auf die defekte reguläre Speicherzelle M11, die durch die redundante Speicherzelle RM11 ersetzt ist, zugegriffen wird. Gemäß Beschreibung wurde das Schmelzelement 151f der Zeilenadressen-Dekodierungsschaltung 151 unterbrochen und die Treiberschaltungen 151b und 151c hielten die Wortleitung WL1 und WL2 zwangsweise niedrig. Das die reguläre Speicherzelle RM11 anzeigende externe Adressensignal wird an die Vordekodereinheiten 16 und 21 sowie an den Komparator 17 übertragen, und der Komparator 17 veranlaßt die redundante Wortleitungs-Ansteuereinheit 18 die redundante Wortleitung RWL1 auf den aktiv hohen Spannungspegel anzuheben. Die Zeilenadressen-Dekodierungseinheit bleibt jedoch stumm. Die Ladeeinheit 19 hat bereits die Bitleitungspaare BL1 bis BLn bei Vorliegen des Signals BL ausgeglichen. Daher werden die Datenbits aus den redundanten Speicherzellen RM11 bis RM1n jeweils auf die Bitleitungspaare BL1 bis BLn ausgelesen, und es treten jeweils die Datenbits anzeigende Differenzspannungspegel auf den Bitleitungspaaren BL bis BLn auf. Die Vordekodierungseinheit 21 aktiviert die Spaltenadressen- Dekodierungseinheit 20, und die Spaltenadressen-Dekodierungseinheit 20 veranlaßt die Spaltenselektionseinheit 14 die Differenzspannungspegel auf dem Bitleitungspaar BL1 auf den Datenbus DS zu übertragen. Der Datenleseverstärker 22 erzeugt schnell den Differenzspannungspegel auf dem Datenbus DS und erzeugt ein Ausgangsdatensignal.
Vor einem Einschreibevorgang gleicht die Ladeeinheit 19 die Bitleitungspaare BL1 bis BLn als Antwort auf das Steuersignal BL wieder aus. Wenn ein Eingangsdatenbit dem Eingangsdatentreiber 23 zugeführt wird, erzeugt der Eingangsdatentreiber 23 einen Differenzspannungspegel auf dem Datenbus, und die Spaltenselektionseinheit 14 überträgt den das Eingangsdatenbit angebenden Differenzspannungspegel auf das Bitleitungspaar BL1. Obwohl die Zeilenadressen-Dekodierungseinheit 15 ebenfalls stumm bleibt, hebt die redundante Wortleitungs-Ansteuereinheit 18 die redundante Wortleitung RWL1 auf den aktiv hohen Spannungspegel, und der Differenzspannungspegel auf dem Bitleitungspaar BL1 wird in der redundanten Speicherzelle RM11 gespeichert.

Zweite Ausführungsform

In Fig. 8 von den Zeichnungen ist eine weitere die Erfindung verkörpernde Speichervorrichtung statischen Typs mit wahlfreiem Zugriff dargestellt. Eine Spalte redundanter Speicherzellen RC1, RCm, RCr und RCs ist ferner in der in Fig. 8 dargestellten Speichervorrichtung statischen Typs mit wahlfreiem Zugriff enthalten, und weitere Komponentenschaltungen und Einheiten ähnlich denen der ersten Ausführungsform mit Ausnahme einer Ladeeinheit 30 und einer Spaltenselektionseinheit 31. Aus diesem Grunde werden die Komponentenschaltungen und Einheiten mit denselben die entsprechenden Schaltungen und Einheiten der ersten Ausführungsform bezeichnenden Bezugszeichen ohne detaillierte Beschreibung bezeichnet.
Jede von den redundanten Speicherzellen RC1 bis RCs ist im Schaltungsaufbau den regulären Speicherzelle ähnlich und wird demzufolge durch eine Flipflopschaltung implementiert. Die Spalten redundanter Speicherzellen RC1 bis RCs werden jeweils von den Wortleitungen WL1 bis WLm und den redundanten Wortleitungen RWL1 und RWL2 torgesteuert, und ein Datenbit wird aus einer von den redundanten Speicherzellen RC1 bis RCs auf ein redundantes Bitleitungspaar RBL ausgelesen. Die Bitleitungspaare BL1 bis BLn sowie das redundante Bitleitungspaar RBL sind mit der Ladeeinheit 30 verbunden, und die Ladeeinheit 30 reagiert auf ein Steuersignal BL, indem sie einen Strom an die Bitleitungen BL1 bis BLn sowie an das redundante Bitleitungspaar RBL liefert. Es ist nämlich ein Satz von p- Kanal-Anreicherungstyp-Feldeffekttransistoren QP61, QP62 und QP63 in Zuordnung zu jedem von den Bitleitungspaaren BL1 bis BLn und dem redundanten Bitleitungspaar RBL vorgesehen, und werden gleichzeitig von dem Steuersignal BL torgesteuert. Die p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP61 und QP62 sind parallel zwischen die positive Energieversorgungsspannungsleitung Vcc und die Komponentenbitleitungen von jedem von den Bitleitungspaaren BL1 bis BLn und dem redundanten Bitleitungspaar RBL geschaltet, und der p-Kanal-Anreicherungstyp-Feldeffekttransistor QP 63 ist zwischen die Komponentenbitleitungen geschaltet. Wenn das Steuersignal BL auf den aktiv niedrigen Spannungspegel nach unten geht, schalten alle von p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP61 bis QP63 gleichzeitig ein, um Strom zu liefern und die Komponentenbitleitungen auszugleichen.
Die Bitleitungen BL1 bis BLn und die redundante Bitleitung RBL sind mit der Spaltenselektionseinheit 14 verbunden, und die Spaltenselektionseinheit 14 steht unter der Steuerung der Spaltenadressen-Dekodierungseinheit 31. Die Spaltenadressen-Dekodierungseinheit 31 weist mehrere den Bitleitungspaaren BL1 bis BLn zugeordnete Ansteuerschaltungen 311 bis 31n auf, und eine von den Ansteuerschaltungen 311 bis 31n wird durch das vordekodierte Signal der Vordekodierungseinheit 21 aktiviert, um der Spaltenselektionseinheit 14 zu ermöglichen, das zugeordnete Bitleitungspaar mit dem Datenbus DS zu verbinden. Das redundante Bitleitungspaar RBL wird jedoch mit dem Datenbus DS bei Vorliegen eines von einer Komparatorschaltung 33 gelieferten Steuersignals verbunden. Wenn eine von den Bitleitungen mit einer von den Wortleitungen WL1 bis WLm, RWL1 und RWL2 kurzgeschlossen ist, wird die zugeordnete Spalte regulärer Speicherzellen und redundanter Speicherzellen durch die Spalte redundanter Speicherzellen RC1 bis RCs ersetzt, da der Strompfad von der Vorladeschaltung 5 über die kurzgeschlossene Bitleitung, die Wortleitung und die Ansteuerschaltung 3e oder 3f zu der Massespannungsleitung GND aufgebaut wird. Nach dem Ersatz speichert der Hersteller eine dem defekten Bitleitungspaar zugeordnete Spaltenadresse in der Komparatorschaltung 33. Wenn in dieser Situation das externe Adressensignal das defekte Bitleitungspaar angibt, erzeugt die Komparatorschaltung 33 das Steuersignal, und das redundante Bitleitungspaar RBL wird mit dem Datenbus DS anstelle des defekten Bitleitungspaars verbunden.
Um den Datenbus DS vor dem defekten Bitleitungspaar zu bewahren, weist die Spaltenadressen-Dekodierungseinheit 31 ferner mehrere Deaktivierungsschaltungen 321 bis 32n auf, die jeweils den Bitleitungspaaren BL1 bis BLn zugeordnet sind, und jede von den Deaktivierungsschaltungen 321 bis 32n weist p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP64 und QP65 auf, die zwischen die positive Energieversorgungsspannungsleitung Vcc und das zugeordneten Bitleitungspaar geschaltet sind. Die Gate-Elektroden der p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP64 und QP65 sind über ein unterbrechbares Schmelzelement 34 mit der Massespannungsleitung GND verbunden, so daß die p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP64 und QP65 eingeschaltet werden, um Strom an das zugeordnete Bitleitungspaar zu liefern. Wenn auch die Gate- Elektroden der p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP64 und QP65 über einen Widerstand 35 mit der positiven Energieversorgungsspannungsleitung Vcc verbunden sind, weist der Widerstand 35 einen Widerstandswert von 10 Giga-Ohm auf, und die Gate-Elektroden der p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP64 und QP65 werden etwa auf dem Massespannungspegel gehalten. Die Gate-Elektroden der p-Kanal- Anreicherungstyp-Feldeffekttransistoren QP64 und QP65 sind über eine Invertierungsschaltung 36 mit einem von den Eingangsknoten der zugeordneten Ansteuerschaltungen 311 bis 31n verbunden, und die zugeordnete Treiberschaltung wird von den Deaktivierungsschaltungen 321 bis 32n gesperrt. Wenn nämlich das defekte Bitleitungspaar durch das redundante Bitleitungspaar RBL ersetzt wird, unterbricht der Hersteller das Schmelzelement 34, und die p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP64 und QP65 werden mit dem über den Widerstand 35 gelieferten positiven Energieversorgungsspannungspegel Vcc ausgeschaltet. Die p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP64 und QP65 liefern niemals mehr Strom an das zugeordnete Bitleitungspaar, und die Invertierungsschaltung 36 sperrt die zugeordnete Treiberschaltung unabhängig von dem von der Vordekodierungseinheit 21 gelieferten vordekodierten Signal. Somit schließt die Spaltenadressen-Dekodierungseinheit 31 nicht nur den Ersatz durch das redundante Bitleitungspaar RBL ab sondert unterbricht auch den Strom zu dem defekten Bitleitungspaar. Demzufolge wird die die zweite Ausführungsform implementierende Speichervorrichtung statischen Typs mit wahlfreiem Zugriff vor der Zurückweisung wegen eines zu großen Stromverbrauchs aufgrund eines Kurzschlusses zwischen einem Bitleitungspaar und einer Wortleitung WL gerettet.

Dritte Ausführungsform

In Fig. 9 von den Zeichnungen reagiert noch eine weitere die vorliegende Erfindung verkörpernde Speichervorrichtung statischen Typs mit wahlfreiem Zugriff auf ein Acht-Bit Eingangsdatensignal und kann ein Acht-Bit Ausgangsdatensignal liefern. Daher werden jeweils Acht-Bit Leitungspaare BL1 bis BL8 zu einer Gruppe zusammengefaßt und werden gleichzeitig mit dem Datenbus DS verbunden. In diesem Falle steuert jede Treiberschaltung 41 den acht Bitleitungspaaren BL1 bis BL8 zugeordnete acht Übertragungsgatter 42. Obwohl acht Paare von p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP71 und QP72 für die acht Bitleitungspaare BL1 bis BL8 für die Zuführung von Strom vorgesehen sind, ist nur ein Schmelzelement 43 und nur ein Widerstand 44 für die Treiberschaltung 41 vorgesehen, und die acht Paare von p-Kanal-Anreicherungstyp-Feldeffekttransistoren QP71 und QP72 werden gleichzeitig mit der Unterbrechung des Schmelzelementes unterbrochen. Die Dekoderschaltung 41 wird ebenfalls mit der Unterbrechung des Schmelzelementes deaktiviert, und die Anzahl der Komponentenelemente der Spaltenadressen-Dekodierungseinheit wird verringert.
Wie es aus der vorstehenden Beschreibung verständlich wird, bewahren die Unterbrechungsschaltungen die Speichervorrichtung statischen Typs mit wahlfreiem Zugriff vor einem übermäßigen Stromverbrauch in der Bereitschaftsphase, womit die Produktionsausbeute verbessert wird.

Claims

1. Halbleiterspeichervorrichtung, hergestellt auf einem einzigen Halbleiterspeicherchip (11), mit:

a) einer regulären Speicherzellenanordnung (12) mit mehreren in Zeilen und Spalten angeordneten und jeweils Datenbits speichernden regulären Speicherzellen (M11 bis Mmn);

b) mehreren den Zeilen der Speicherzellen zugeordneten ersten Energieversorgungsspannungsleitungen (PW1 bis Pwa) zum Verteilen eines ersten Energieversorgungsspannungspegels (Vcc);

c) mehreren den Zeilen der Speicherzellen zugeordneten zweiten Energieversorgungsspannungsleitungen (GD1 bis GDa) zum Verteilen eines sich von dem ersten Energieversorgungsspannungspegel unterscheidenden zweiten Energieversorgungsspannungspegels (GND);

d) mehreren regulären Wortleitungen (WL1 bis WLm), die jeweils den Zeilen der regulären Speicherzellen zugeordnet sind, und selektiv auf einen aktiven Pegel gesteuert werden, um ein Auslesen von Datenbits aus einer Zeile der regulären Speicherzellen zu ermöglichen;

e) einer redundanten Speicherzellenanordnung (13) mit mehreren in Zeilen und Spalten angeordneten redundanten Speicherzellen (RM11 bis RM2n), die jeweils Datenbits speichern und mit redundanten Wortleitungen (RWL1/RWL2) verbunden sind, wobei jede von den mehreren redundanten Speicherzellen und den mehreren regulären Speicherzellen durch eine Flipflop-Schaltung implementiert ist, die zwischen die zugeordneten ersten und zweiten Energieversorgungsspannungsleitungen geschaltet ist, wobei die Flipflop-Schaltung eine Serienkombination eines ersten Widerstandes (R1) und eines ersten Transistors (QN1) eines ersten Kanalleitfähigkeitstyps, die zwischen die zugeordneten ersten und zweiten Energieversorgungsspannungsleitungen geschaltet sind, eine Serienkombination eines zweiten Widerstandes (R2) und eines zweiten Transistors (QN2) des ersten Kanalleitfähigkeitstyps, die zwischen die zugeordneten ersten und zweiten Energieversorgungsspannungsleitungen geschaltet sind, und ein Paar dritter Transistoren (QN3/QN4) aufweist, welche zwischen die Drain-Knoten der ersten und zweiten Transistoren und das zugeordnete Bitleitungspaar geschaltet sind und von der zugeordneten regulären oder von der zugeordneten redundanten Wortleitung torgesteuert werden, wobei die ersten und zweiten Transistoren über die Dram-Knoten der zweiten bzw. ersten Transistoren torgesteuert werden;

f) einer redundanten Wortleitungs-Ansteuereinheit (18) zum selektiven Steuern der redundanten Wortleitungen auf den aktiven Pegel, um ein Auslesen von Datenbits aus redundanten Speicherzellen zu ermöglichen, die aus den mehreren redundanten Speicherzellen ausgewählt werden, wenn eine von den mehreren regulären Speicherzellen, auf die zugegriffen werden soll, defekt ist;

g) einer Zeilenadressen-Dekodierungseinrichtung (15/ 16) mit:

g-1) mehreren regulären Ansteuerschaltungen (151 bis 15n), die jeweils den regulären Wortleitungen zugeordnet und parallel zwischen eine erste Versorgungsleitung (Vcc) mit dem aktiven Pegel und eine zweite Versorgungsleitung (GND) mit einem inaktiven Pegel geschaltet sind, um selektiv die zugeordneten regulären Wortleitungen mit den ersten und zweiten Versorgungsleitungen zu verbinden; und

g-2) mehreren Aktivierungsschaltungen (151a), die den mehreren regulären Wortleitungen zugeordnet sind und auf Zeilenadressenbits reagieren, um den regulären Treiberschaltungen zu ermöglichen, selektiv die zugeordneten Wortleitungen mit den ersten und zweiten Quellenleitungen zu verbinden, wobei jede von den mehreren Aktivierungsschaltungen mehrere vierte Transistoren (QP41 bis QP43) eines zweiten Kanalleitfähigkeitstyps und einen fünften Transistor (QP40) des zweiten Kanalleitfähigkeitstyps, die parallel zwischen eine dritte Versorgungsleitung (Vcc) mit Energieversorgungsspannungspegel und eine Steuerleitung (151e) geschaltet sind und jeweils von aus den Zeilenadressenbits selektierten Zeilenadressenbits torgesteuert werden, und mehrere sechste Transistoren (QN44 bis QN46) des ersten Kanalleitfähigkeitstyps und einen siebenten Transistor (QN47) des ersten Kanalleitfähigkeitstyps aufweist, die in Serie zwischen die Steuerleitung und eine vierte Versorgungsleitung (GND) mit einem von der dritten Versorgungsleitung unterschiedlichen Energieversorgungsspannungspegel geschaltet sind und jeweils von den selektierten Zeilenadressenbits torgesteuert werden, wobei die fünften und siebenten Transistoren von der zugeordneten ersten Energieversorgungsspannungsleitung torgesteuert werden;

h) mehreren Bitleitungspaaren (BL1 bis BLn), die der regulären Speicherzellenanordnung und der redundanten Speicherzellenanordnung zugeordnet sind und zwischen den Spalten der regulären Speicherzellen und den Spalten der redundanten Speicherzellen für das Weiterleiten von Datenbits zu einer Spaltenselektionseinheit (14) geteilt werden;

i) einer auf ein Steuersignal (BL) reagierenden Ladeeinheit (30) zum Verbinden der mehreren Bitleitungspaare mit einer fünften Versorgungsleitung einer Energieversorgungsspannung (Vcc) und zum Gleichmachen der Komponentenbitleitungen von jedem der mehreren Bitleitungspaare:

j) einem redundanten Bitleitungspaar (RBL), das zwischen die Ladeeinheit und die Spaltenselektionseinheit geschaltet ist;

k) zusätzlichen regulären Speicherzellen (RC1/RCm), die mit dem redundanten Bitleitungspaar verbunden sind und jeweils von den regulären Wortleitungen torgesteuert werden;

l) zusätzlichen redundanten Speicherzellen (RCr/RCs), die mit dem redundanten Bitleitungspaar verbunden sind und jeweils von den redundanten Wortleitungen torgesteuert werden; und

m) einer Spaltenadressen-Dekodierungseinheit (31), die auf die Spaltenadressenbits reagiert, um der Spaltenselektionseinheit zu ermöglichen, eines von den mehreren Bitleitungspaaren mit einem Datenbus (DS) insofern zu verbinden, als die mehreren Bitleitungspaare verwendet werden, wobei die Spaltenselektionseinheit ferner so arbeitet, daß sie das redundante Bitleitungspaar mit dem Datenbus verbindet, wenn eines von den mehreren Bitleitungspaaren, das durch das redundante Bitleitungspaar ersetzt wird, von den Spaltenadressenbits angegeben wird, wobei die Spaltenadressen-Dekodierungseinheit ferner so arbeitet, daß sie den Datenbus von den mehreren Bitleitungspaaren isoliert, wenn das eine von den mehreren Bitleitungspaaren, das durch das redundante Bitleitungspaar ersetzt wird, von den Spaltenadressenbits angegeben wird, wobei die Spaltenadressen-Dekodierungseinheit aufweist:

m-1) mehrere zweite Ansteuerschaltungen, die jeweils mehreren Bitleitungspaaren zugeordnet sind und auf die Spaltenadressenbits reagieren, um der Spaltenselektionseinheit zu ermöglichen, eines von den Bitleitungspaaren mit dem Datenbus zu verbinden,

m-2) mehrere erste Ladeschaltungen, die jeweils Strom aus der fünften Versorgungsleitung an die Bitleitungspaare liefern, und

m-3) eine zweite Ladeschaltung, die Strom aus der fünften Versorgungsleitung an das redundante Bitleitungspaar liefert.

dadurch gekennzeichnet, daß

die Zeilenadressen-Dekodierierungseinrichtung ferner aufweist:

g-3) mehrere erste Unterbrechungseinrichtungen (151d), die den mehreren Aktivierungsschaltungen und den ersten Energieversorgungsspannungsleitung zugeordnet sind, und zwischen eine Hauptenergieversorgungsspannungsleitung (MPS) und die zugeordneten ersten Energieversorgungsspannungsleitungen und die mehreren Aktivierungsschaltungen geschaltet sind, wobei die mehreren ersten Unterbrechungseinrichtungen selektiv unterbrochen werden, um die zugeordneten ersten Energieversorgungsspannungsleitungen von der Hauptenergieversorgungsspannungsleitung zu isolieren, wenn eine von den regulären Speicherzellen in den zugeordneten Zeilen defekt ist, wobei die mehreren Aktivierungsschaltungen die zugeordneten regulären Ansteuerschaltungen veranlassen, die zugeordneten regulären Wortleitungen zwangsweise auf den inaktiven Pegel zu verschieben, wenn die zugeordnete erste Unterbrechungseinrichtung unterbrochen ist,

die Spaltenadressen-Dekodierungseinheit ferner aufweist:

m-4) eine zweite Unterbrechungseinrichtung (34/ 35), die so arbeitet, daß sie eines von den mehreren Bitleitungspaaren, das von dem redundanten Bitleitungspaar ersetzt wird, von dem Strom isoliert, der von einer der mehreren ersten Ladeschaltungen geliefert wird, und eine von den zweiten Ansteuerschaltungen, die dem einen von mehreren Bitleitungspaaren, die durch das redundante Bitleitungspaar ersetzt ist, zugeordnet sind, veranlaßt, nicht auf die Spaltenadressenbits zu reagieren.

2. Halbleiterspeichervorrichtung nach Anspruch 1, in welcher jede von den regulären Ansteuerschaltungen eine Serienkombination eines achten Transistors (QP49) des zweiten Kanalleitfähigkeitstyps und eines neunten Transistors (QP50) des zweiten Kanalleitfähigkeitstyps, die zwischen die erste Versorgungsleitung und die zugeordnete reguläre Wortleitung geschaltet sind, und eine Parallelkombination von einem zehnten Transistor (QN50) des ersten Kanalleitfähigkeitstyps und eines elften Transistor (QN51) des ersten Kanalleitfähigkeitstyps, die zwischen die zugeordnete reguläre Wortleitung und die zweite Versorgungsleitung geschaltet sind, aufweist, wobei der achte und elfte Transistor von einem Zeilenadressenbit (A0), selektiert aus den Zeilenadressenbits bzw. von dessen komplementären Zeilenadressenbit (CA0) torgesteuert werden, und der neunte und zehnte Transistor von der Steuerleitung torgesteuert wird.

3. Halbleiterspeichervorrichtung nach Anspruch 2, in welcher jede von den ersten Unterbrechungseinrichtungen ein erstes Schmelzelement (151f), das zwischen die Hauptenergieversorgungsleitung und die zugeordnete erste Energieversorgungsspannungsleitung geschaltet ist, und einen dritten Widerstand (151g), der zwischen die erste Energieversorgungsspannungsleitung und die zweite Energieversorgungsspannungsleitung geschaltet ist, aufweist.

4. Halbleiterspeichervorrichtung nach Anspruch 3, in welcher der dritte Widerstand einen Widerstandswert von etwa 10 Giga-Ohm aufweist.

5. Halbleiterspeichervorrichtung nach Anspruch 1, in welcher jede von den ersten Ladeschaltungen durch ein Paar zwölfter Transistoren (QP64/QP65) eines zweiten Kanalleitfähigkeitstyps umgekehrt zu dem ersten Kanalleitfähigkeitstyp, die zwischen die fünfte Versorgungsleitung und eines von den mehreren Bitleitungspaaren geschaltet sind, implementiert wird, und in welcher die zweite Unterbrechungseinrichtung ein zweites Schmelzelement (34), das jeder von den ersten Ladeschaltungen zugeordnet ist und zwischen die Gate-Elektroden der zwölften Transistoren und eine sechste Versorgungsleitung (GND) mit einem von der fünften Versorgungsleitung unterschiedlichen Energieversorgungsspannungspegel geschaltet ist, und einen vierten Widerstand (35) aufweist, der zwischen die fünfte Versorgungsleitung und die Gate-Elektroden der zwölften Transistoren geschaltet ist, wobei der Spannungspegel an den Gate-Elektroden der zwölften Transistoren eine von den mehreren Ansteuerschaltungen freigeben oder sperren.

6. Halbleiterspeichervorrichtung nach Anspruch 5, in welcher die eine von den Ansteuerschaltungen, die dem zweiten Schmelzelement zugeordnet ist, und der vierte Widerstand für Bitleitungspaare (BL1 bis BL8) vorgesehen ist, die aus den mehreren Bitleitungspaaren selektiert werden.