JP3638214B2 - 冗長回路 - Google Patents
冗長回路 Download PDFInfo
- Publication number
- JP3638214B2 JP3638214B2 JP21517098A JP21517098A JP3638214B2 JP 3638214 B2 JP3638214 B2 JP 3638214B2 JP 21517098 A JP21517098 A JP 21517098A JP 21517098 A JP21517098 A JP 21517098A JP 3638214 B2 JP3638214 B2 JP 3638214B2
- Authority
- JP
- Japan
- Prior art keywords
- column address
- output
- fuse rom
- circuit
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/907—Folded bit line dram configuration
Description
【０００１】
【発明の属する技術分野】
本発明は冗長回路にかかり，特に，ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ）に有効な冗長回路に関する。
【０００２】
【従来の技術】
近年の半導体メモリの大規模化にともなって，正規のメモリセルアレイの他に冗長メモリセルを用意しておき，メモリセルに欠陥があった場合，用意しておいたメモリセルの範囲内で不良メモリセルを冗長メモリセルに置き換えて，不良チップを救済する方法が広く実用化されている。以下では，従来の冗長回路の一例を図４を参照しながら説明する。
【０００３】
冗長回路３００は，図４に示したように，欠陥セルのアドレス情報が記憶されるヒューズＲＯＭ３１０と，外部アドレス情報を検知増幅するカラムアドレスバッファ３２０と，ヒューズＲＯＭ３１０及びカラムアドレスバッファ３２０に接続され，欠陥セルアドレスに関するビットの情報とカラムアドレス内の当該ビットに関する情報とが一致しているか否かを検出する一致回路３３０と，ロウデコーダ３４０と，メモリアレイ３５０と，論理積回路３７０−０〜３７０−ｎと，冗長イネーブル信号ＲＥの負荷ドライブ能力を増大させるバッファ３８０と，冗長救済の際にカラム線が多重選択されることを回避するための遅延回路３９０と，から主に構成されている。
【０００４】
論理積回路３７０−０〜３７０−ｎには，それぞれ，カラムアドレスバッファ３２０の出力信号であるアドレス信号／ＡＹＯ，ＡＹＯ，…，／ＡＹｎ，ＡＹｎ（アドレス信号／ＡＹｎは，アドレス信号ＡＹｎの反転信号を意味するものとする。）と，バッファ３８０の出力であるイネーブル信号ＲＥの反転信号とが入力される。論理積回路３７０−０〜３７０−ｎの出力はカラム線ＣＬ０〜ＣＬｎに接続されている。
【０００５】
バッファ３８０には，一致回路３３０の出力が入力され，冗長イネーブル信号ＲＥの負荷ドライブ能力を増大させている。バッファ３８０の出力である冗長イネーブル信号ＲＥの反転信号は，論理積回路３７０−０〜３７０−ｎのそれぞれの入力に接続されている。
【０００６】
遅延回路３９０は，一致回路３３０の出力を入力とし，出力は冗長カラム線ＲＣＬに接続されている。
【０００７】
メモリアレイ３５０は，複数のビット線対３５２−０〜３５２−ｎ，３５２−Ｒと，これらに直交しロウデコーダ３４０より選択されるワード線ＷＬと，各ビット線対のいずれか一方とワード線ＷＬとの交差箇所に接続された情報を記憶するメモリセル３５５−０〜３５５−ｎ，３５５−Ｒと，各ビット線対３５２−０〜３５２−ｎ，３５２−Ｒに接続されメモリセル３５５−０〜３５５−ｎ，３５５−Ｒからの微小信号を増幅するセンスアンプ３５４−０〜３５４−ｎ，３５４−Ｒと，上述のカラム線ＣＬ０〜ＣＬｎ，及び冗長カラム線ＲＣＬにより選択されビット線とデータバスＤＢ間を接続するカラムスイッチ３５３−０〜３５３−ｎ，３５３−Ｒと，から主に構成されている。
【０００８】
ヒューズＲＯＭ３１０は，図５に示したように，ヒューズＲＯＭ３１０に欠陥セルのアドレス情報がプログラミングされているか否かの情報を記憶するメインヒューズＲＯＭ１１−Ｍと，欠陥セルのアドレスの各ビット情報を記憶するサブヒューズＲＯＭ１１−０〜１１−ｎとから構成されている。
【０００９】
メインヒューズＲＯＭ１１−Ｍは，ヒューズＲＯＭセル１２−Ｍからなり，ヒューズＲＯＭセル１２−Ｍの第１出力と第２出力は，メインヒューズＲＯＭ信号／ＭＦ，ＭＦの各々に接続されている。
【００１０】
ヒューズＲＯＭセル１２−Ｍは，図５に示したように，切断有無により情報を記憶するヒューズ１３−Ｍと，ヒューズ１３−Ｍ切断後の情報を保持する為のラッチ回路を構成するインバータ１４−Ｍ，１５−Ｍと，Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と称する。）１６−Ｍ，１７−Ｍとから主に構成されている。なお，ヒューズ１３−Ｍの切断により，メインヒューズＲＯＭ１１−Ｍに欠陥セルのアドレス情報がプログラミングされているか否かの情報が提供される。
【００１１】
ヒューズ１３−Ｍの第１の端子は接地されている。インバータ１４−Ｍの入力は，ヒューズ１３−Ｍと接続され，さらにＰＭＯＳ１６−Ｍ，ＰＭＯＳ１７−Ｍのドレインにそれぞれ接続されている。インバータ１４−Ｍの出力は，メインヒューズＲＯＭ１１−Ｍの第１の出力と接続され，第１の出力はメインヒューズＲＯＭ信号／ＭＦと接続されている。さらに，インバータ１４−Ｍの出力は，インバータ１５−Ｍを介して第２の出力と接続され，第２の出力はメインヒューズＲＯＭ信号ＭＦと接続されている。さらに，インバータ１４−Ｍの出力は，ＰＭＯＳ１７−Ｍのゲートに接続されている。
【００１２】
ＰＭＯＳ１６−ＭとＰＭＯＳ１７−Ｍとは，ソース及びドレインを共通にしており，ソースは電源に接続され，ドレインはインバータ１４−Ｍの入力に接続されている。
【００１３】
ヒューズＲＯＭセル１２−Ｍは上記構成から成ることにより，以下の機能を有する。すなわち，ヒューズ１３−Ｍを切断していない状態では，インバータ１４−Ｍは接地されるため，その出力はハイレベルとなり，ヒューズＲＯＭセル１２−Ｍの第１の出力はハイレベルであり，第２の出力はロウレベルとなる。一方，ヒューズ１３−Ｍを切断すると，ＰＭＯＳ１７−Ｍがオンして，インバータ１４−Ｍの出力はロウレベルとなり，ヒューズＲＯＭセル１２−Ｍの第１の出力はロウレベルであり，第２の出力はハイレベルとなる。
【００１４】
ヒューズＲＯＭセル１２−Ｍの第１の出力は，メインヒューズＲＯＭ信号／ＭＦに接続され，ヒューズＲＯＭセル１２−Ｍの第２の出力は，メインヒューズＲＯＭ信号ＭＦに接続される。さらに，ヒューズＲＯＭセル１２−Ｍの第２の出力は，後述のサブヒューズＲＯＭ１１−０〜１１−ｎの出力信号を制御する。すなわち，ヒューズＲＯＭセル１２−Ｍの第２の出力がロウレベルのとき，サブヒューズＲＯＭ１１−０〜１１−ｎの出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎ（欠陥カラムアドレス／ＦＡｎは，欠陥カラムアドレスＦＡｎの反転信号を意味するものとする。）はすべてロウレベル固定となる。従って，メインヒューズＲＯＭ１１−Ｍ内のヒューズ１３−Ｍを切断せず，ヒューズＲＯＭセル１２−Ｍの第２出力をロウレベルにすることは，欠陥カラムアドレスの情報がいまだヒューズＲＯＭ３１０にプログラミングされていない状態であることを表している。
【００１５】
欠陥カラムアドレス／ＦＡ０，ＦＡ０に関するビット情報を記憶するサブヒューズＲＯＭ１１−０は，ヒューズＲＯＭセル１２−０と，論理積回路１８−０，１９−０と，から主に構成されている。なお，ヒューズＲＯＭセル１２−０は，上記ヒューズＲＯＭセル１２−Ｍと同様の構成から成るため，説明を省略する。
【００１６】
ヒューズＲＯＭセル１２−０の第１出力及び第２出力は，それぞれ論理積回路１８−０，１９−０に入力される。また，論理積回路１８−０，１９−０には，ヒューズＲＯＭセル１２−Ｍの第２出力が入力されている。メインヒューズＲＯＭ１１−Ｍ内のヒューズ１３−Ｍが切断されている場合には，ヒューズＲＯＭセル１２−Ｍの第２出力はハイレベルであるため，論理積回路１８−０，１９−０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０は，それぞれ，ヒューズＲＯＭセル１２−０の第１出力及び第２出力の論理レベルと一致する。一方，メインヒューズＲＯＭ１１−Ｍ内のヒューズ１３−Ｍが切断されていない場合には，ヒューズＲＯＭセル１２−Ｍの第２出力はロウレベルであるため，論理積回路１８−０，１９−０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０はともにロウレベルに固定される。
【００１７】
欠陥カラムアドレス／ＦＡ１，ＦＡ１，…，／ＦＡｎ，ＦＡｎに関するビット情報を記憶するサブヒューズＲＯＭ１１−１〜１１−ｎについては，サブヒューズＲＯＭ１１−０と同様の構成から成るため，説明を省略する。
【００１８】
一致回路３３０は，図６に示したように，ヒューズＲＯＭ３１０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎに関するビットの情報と，カラムアドレス２０内の当該ビットに関する情報とが一致しているか否かを検出する回路であり，論理積回路３１−０〜３１−ｎ，３２−０〜３２−ｎと，論理和回路３３−０〜３３−ｎと，論理積回路３４と，から構成されている。
【００１９】
論理積回路３１−ｋ（ｋは０以上ｎ以下の整数）には，欠陥カラムアドレス／ＦＡｋ及びカラムアドレス／ＡＹｋが入力され，論理積回路３２−ｋ（ｋは０以上ｎ以下の整数）には，欠陥カラムアドレスＦＡｋ及びカラムアドレスＡＹｋが入力される。論理和回路３３−ｋには，論理積回路３１−ｋの出力，及び論理積回路３２−ｋの出力が入力される。すなわち，欠陥カラムアドレス／ＦＡｋとカラムアドレス／ＡＹｋとが一致するか，あるいは，欠陥カラムアドレスＦＡｋとカラムアドレスＡＹｋとが一致することにより，論理和回路３１−ｋの出力はハイレベルになる。
【００２０】
論理和回路３３−ｋ（ｋは０以上ｎ以下の整数）は，論理積回路３４に出力される。すなわち，欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎとカラムアドレス／ＡＹ０，ＡＹ０，…，／ＡＹｎ，ＡＹｎとの一致の検査がすべて満たされた状態で，論理積回路３４は，ハイレベルを出力する。
【００２１】
以上のように構成される冗長回路３００について，カラム線ＣＬ１が欠陥カラムアドレスとしてヒューズＲＯＭ３１０に記憶されている場合を例に，図４を参照しながら読み出し時の冗長置換動作を説明する。
【００２２】
ロウデコーダ３４０によりワード線ＷＬが活性化され，メモリセル３５５−０〜３５５−ｎ，３５５−Ｒの情報がビット線３５２−０〜３５２−ｎ，３５２−Ｒ上に読み出された後，所定のタイミングでセンスアンプ３５４−０〜３５４−ｎ，３５４−Ｒが活性化され，ビット線３５２−０〜３５２−ｎ，３５２−Ｒ上に現れた微小量の電位差を増幅する。
【００２３】
外部アドレス情報が入力され，カラムアドレスバッファ３２０で検知増幅されると，カラムアドレスバッファ３２０の出力であるカラムアドレス／ＡＹ０，ＡＹ０，…，／ＡＹｎ，ＡＹｎの情報に応じて，論理積回路３７０−１の出力すなわちカラム線ＣＬ１が活性化され，カラムスイッチ３５３−１を介してビット線対３５２−１上のデータバスＤＢに転送する。
【００２４】
同時に，カラムアドレス／ＡＹ０，ＡＹ０，…，／ＡＹｎ，ＡＹｎは一致回路３３０に入力され，ヒューズＲＯＭ３１０に記憶された欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎと比較され，一致回路３３０の出力にハイレベルを出力する。この時，バッファ３８０を介して冗長イネーブル信号ＲＥもハイレベルとなるので，冗長イネーブル信号ＲＥの反転信号を入力とする論理積回路３７０−１の出力ＣＬ１はロウレベルとなり，ビット線対３５２−１とデータバスＤＢとを電気的に分離する。
【００２５】
一方，冗長カラム線ＲＣＬは遅延回路３９０を介してハイレベルに活性化され，対応するカラムスイッチ３５３−Ｒを介して，ビット線対３５２−Ｒ上のデータをデータバスＤＢに転送する。遅延回路３９０の遅延時間は，欠陥カラム線ＣＬ１と冗長カラムＲＣＬが同時に活性化され，カラムスイッチ３５３−Ｒを介してデータバスＤＢ上でデータが衝突しないように設定される。
【００２６】
【発明が解決しようとする課題】
ところで，上記従来の冗長回路３００では，欠陥カラム線と冗長カラム線とが同時に活性化され，当該カラムスイッチを介してデータバスＤＢ上でデータが衝突しないように冗長カラム線の活性化を遅延させる必要あるのでアクセスタイムが遅延するという問題があった。
【００２７】
本発明は，従来の冗長回路が有する上記問題点に鑑みてなされたものであり，本発明の目的は，冗長カラム線活性化の際のアクセス遅延をなくすことが可能な，新規かつ改良された冗長回路を提供することである。
【００２８】
さらに，本発明の別の目的は，欠陥カラムアドレス線本数が低減できパターン面積を小さくすることが可能な，新規かつ改良された冗長回路を提供することである。
【００２９】
【発明を解決するための手段】
上記課題を解決するため，本発明によれば，外部から入力されるカラムアドレスを検知増幅し，カラムアドレス信号を出力するカラムアドレスバッファと；カラムアドレス信号に応じて第１の出力線群のうちのいずれか１の出力線を選択する第１のデコード手段と；メモリアレイブロックと；ヒューズを切断することによりメモリアレイブロックの欠陥カラムアドレスを記憶し，欠陥カラムアドレス信号を出力するヒューズＲＯＭと；欠陥カラムアドレス信号に応じて第２の出力線群のうちのいずれか１の出力線を選択し，対応する第１のデコード手段の出力線を不活性にする第２のデコード手段と；冗長線と接続され，欠陥カラムアドレスの各ビットの情報と，カラムアドレスの各ビットの情報とが一致するか否かを判定する一致判定手段とを備えたことを特徴とする冗長回路が提供される。
【００３０】
かかる構成によれば，ヒューズＲＯＭに欠陥カラムアドレスがいったんプログラミングされると欠陥カラム線が活性されることがないので従来の冗長回路の場合のように冗長カラム線の活性化を遅延させる必要がない。従って冗長カラム線活性化の際のアクセス遅延をなくすことが可能である。
【００３１】
また，本発明によれば，外部から入力されるカラムアドレスを検知増幅し，カラムアドレス信号を出力するカラムアドレスバッファと；カラムアドレス信号に応じて出力線群のうちのいずれか１の出力線を選択するデコード手段と；複数のメモリアレイブロックと；ヒューズを切断することにより複数のメモリアレイブロックの欠陥カラムアドレスを記憶し，欠陥カラムアドレス信号を出力するヒューズＲＯＭと；冗長線と接続され，欠陥カラムアドレスの各ビットの情報と，カラムアドレスの各ビットの情報とが一致するか否かを判定する一致判定手段と；ヒューズＲＯＭに記憶された複数のメモリアレイブロックの欠陥カラムアドレスのうちの１のメモリアレイブロックの欠陥カラムアドレスを選択するとともに，該メモリアレイブロックのみを活性化する選択手段とを備えたことを特徴とする冗長回路が提供される。
【００３２】
かかる構成によれば，カラム線が複数のメモリアレイに共有される場合には，メモリアレイ毎にプログラミングされたヒューズＲＯＭの情報をブロックセレクト信号で選択して１組の欠陥カラムアドレス線に出力することができるので，欠陥カラムアドレス線本数が低減できパターン面積を小さくすることが可能である。
【００３３】
また，本発明によれば，外部から入力されるカラムアドレスを検知増幅し，カラムアドレス信号を出力するカラムアドレスバッファと；カラムアドレス信号に応じて第１の出力線群のうちのいずれか１の出力線を選択する第１のデコード手段と；複数のメモリアレイブロックと；ヒューズを切断することにより複数のメモリアレイブロックの欠陥カラムアドレスを記憶し，欠陥カラムアドレス信号を出力するヒューズＲＯＭと；欠陥カラムアドレス信号に応じて第２の出力線群のうちのいずれか１の出力線を選択し，対応する第１のデコード手段の出力線を不活性にする第２のデコード手段と；冗長線と接続され，欠陥カラムアドレスの各ビットの情報と，カラムアドレスの各ビットの情報とが一致するか否かを判定する一致判定手段と；ヒューズＲＯＭに記憶された複数のメモリアレイブロックの欠陥カラムアドレスのうちの１のメモリアレイブロックの欠陥カラムアドレスを選択するとともに，該メモリアレイブロックのみを活性化する選択手段とを備えたことを特徴とする冗長回路が提供される。
【００３４】
かかる構成によれば，上記の冗長回路の効果を併せ持つことが可能である。すなわち，冗長カラム線活性化の際のアクセス遅延をなくすことが可能であり，さらに，欠陥カラムアドレス線本数が低減できパターン面積を小さくすることが可能である。
【００３５】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる冗長回路の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００３６】
（第１の実施の形態）
以下では，第１の実施の形態にかかる冗長回路１００の構成について，図１，図５，及び図６を参照しながら説明する。冗長回路１００は，図１に示したように，欠陥セルのアドレス情報が記憶されるヒューズＲＯＭ１１０と，外部アドレス情報を検知増幅するカラムアドレスバッファ１２０と，ヒューズＲＯＭ１１０及びカラムアドレスバッファ１２０に接続され，欠陥セルアドレスに関するビットの情報とカラムアドレス内の当該ビットに関する情報とが一致しているか否かを検出する一致回路１３０と，ロウデコーダ１４０と，メモリアレイ１５０と，論理積回路１７０−０〜１７０−ｎと，を備えている。
【００３７】
さらに，冗長回路１００は，ヒューズＲＯＭ１１０に接続され，ヒューズＲＯＭ１１０の出力に応じて論理積回路１７０−０〜１７０−ｎの出力を制御する，論理積回路１６０−０〜１６０−ｎを備えている。
【００３８】
論理積回路１６０−０〜１６０−ｎは，ヒューズＲＯＭ１１０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎ（欠陥カラムアドレス／ＦＡｎは，欠陥カラムアドレスＦＡｎの反転信号を意味するものとする。）を入力とする。論理積回路１６０−０〜１６０−ｎの出力１６１−０〜１６１−ｎの反転信号は，論理積回路１７１−０〜１７１−ｎの入力に接続されている。
【００３９】
論理積回路１７０−０〜１７０−ｎには，それぞれ，カラムアドレスバッファ３２０の出力信号であるアドレス信号／ＡＹＯ，ＡＹＯ，…，／ＡＹｎ，ＡＹｎ（アドレス信号／ＡＹｎは，アドレス信号ＡＹｎの反転信号を意味するものとする。）と，論理積回路１６０−０〜１６０−ｎの出力１６１−０〜１６１−ｎの反転信号と，が入力される。論理積回路１７０−０〜１７０−ｎの出力はカラム線ＣＬ０〜ＣＬｎに接続されている。すなわち，図４に示した従来の冗長回路３００では，一致回路３３０の反転信号が論理積回路３７１−０〜３７１−ｎの入力に接続されているのに対し，冗長回路１００では，論理積回路１６０−０〜１６０−ｎの出力１６１−０〜１６１−ｎの反転信号が論理積回路１７１−０〜１７１−ｎに入力されている。
【００４０】
メモリアレイ１５０は，複数のビット線対１５２−０〜１５２−ｎ，１５２−Ｒと，これらに直交しロウデコーダ１４０より選択されるワード線ＷＬと，各ビット線対のいずれか一方とワード線ＷＬとの交差箇所に接続された情報を記憶するメモリセル１５５−０〜１５５−ｎ，１５５−Ｒと，各ビット線対１５２−０〜１５２−ｎ，１５２−Ｒに接続されメモリセル１５５−０〜１５５−ｎ，１５５−Ｒからの微小信号を増幅するセンスアンプ１５４−０〜１５４−ｎ，１５４−Ｒと，上述のカラム線ＣＬ０〜ＣＬｎ，及び冗長カラム線ＲＣＬにより選択されビット線とデータバスＤＢ間を接続するカラムスイッチ１５３−０〜１５３−ｎ，１５３−Ｒと，から主に構成されている。
【００４１】
ヒューズＲＯＭ１１０は，図５に示した従来のヒューズＲＯＭ３１０と同様の構成から成る。ヒューズＲＯＭ１１０は，ヒューズＲＯＭ１１０に欠陥セルのアドレス情報がプログラミングされているか否かの情報を記憶するメインヒューズＲＯＭ１１−Ｍと，欠陥セルのアドレスの各ビット情報を記憶するサブヒューズＲＯＭ１１−０〜１１−ｎとから構成されている。
【００４２】
メインヒューズＲＯＭ１１−Ｍは，ヒューズＲＯＭセル１２−Ｍからなり，ヒューズＲＯＭセル１２−Ｍの第１出力と第２出力は，メインヒューズＲＯＭ信号／ＭＦ，ＭＦの各々に接続されている。
【００４３】
ヒューズＲＯＭセル１２−Ｍは，図５に示したように，切断有無により情報を記憶するヒューズ１３−Ｍと，ヒューズ１３−Ｍ切断後の情報を保持する為のラッチ回路を構成するインバータ１４−Ｍ，１５−Ｍと，ＰＭＯＳ１６−Ｍ，１７−Ｍとから主に構成されている。なお，ヒューズ１３−Ｍの切断により，メインヒューズＲＯＭ１１−Ｍに欠陥セルのアドレス情報がプログラミングされているか否かの情報が提供される。
【００４４】
ヒューズ１３−Ｍの第１の端子は接地されている。インバータ１４−Ｍの入力は，ヒューズ１３−Ｍと接続され，さらにＰＭＯＳ１６−Ｍ，ＰＭＯＳ１７−Ｍのドレインにそれぞれ接続されている。インバータ１４−Ｍの出力は，メインヒューズＲＯＭ１１−Ｍの第１の出力と接続され，第１の出力はメインヒューズＲＯＭ信号／ＭＦと接続されている。さらに，インバータ１４−Ｍの出力は，インバータ１５−Ｍを介して第２の出力と接続され，第２の出力はメインヒューズＲＯＭ信号ＭＦと接続されている。さらに，インバータ１４−Ｍの出力は，ＰＭＯＳ１７−Ｍのゲートに接続されている。
【００４５】
ＰＭＯＳ１６−ＭとＰＭＯＳ１７−Ｍとは，ソース及びドレインを共通にしており，ソースは電源に接続され，ドレインはインバータ１４−Ｍの入力に接続されている。
【００４６】
ヒューズＲＯＭセル１２−Ｍは上記構成から成ることにより，以下の機能を有する。すなわち，ヒューズ１３−Ｍを切断していない状態では，インバータ１４−Ｍは接地されるため，その出力はハイレベルとなり，ヒューズＲＯＭセル１２−Ｍの第１の出力はハイレベルであり，第２の出力はロウレベルとなる。一方，ヒューズ１３−Ｍを切断すると，ＰＭＯＳ１７−Ｍがオンして，インバータ１４−Ｍの出力はロウレベルとなり，ヒューズＲＯＭセル１２−Ｍの第１の出力はロウレベルであり，第２の出力はハイレベルとなる。
【００４７】
ヒューズＲＯＭセル１２−Ｍの第１の出力は，メインヒューズＲＯＭ信号／ＭＦに接続され，ヒューズＲＯＭセル１２−Ｍの第２の出力は，メインヒューズＲＯＭ信号ＭＦに接続される。さらに，ヒューズＲＯＭセル１２−Ｍの第２の出力は，後述のサブヒューズＲＯＭ１１−０〜１１−ｎの出力信号を制御する。すなわち，ヒューズＲＯＭセル１２−Ｍの第２の出力がロウレベルのとき，サブヒューズＲＯＭ１１−０〜１１−ｎの出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎはすべてロウレベル固定となる。従って，メインヒューズＲＯＭ１１−Ｍ内のヒューズ１３−Ｍを切断せず，ヒューズＲＯＭセル１２−Ｍの第２出力をロウレベルにすることは，欠陥カラムアドレスの情報がいまだヒューズＲＯＭ１１０にプログラミングされていない状態であることを表している。
【００４８】
欠陥カラムアドレス／ＦＡ０，ＦＡ０に関するビット情報を記憶するサブヒューズＲＯＭ１１−０は，ヒューズＲＯＭセル１２−０と，論理積回路１８−０，１９−０と，から主に構成されている。なお，ヒューズＲＯＭセル１２−０は，上記ヒューズＲＯＭセル１２−Ｍと同様の構成から成るため，説明を省略する。
【００４９】
ヒューズＲＯＭセル１２−０の第１出力及び第２出力は，それぞれ論理積回路１８−０，１９−０に入力される。また，論理積回路１８−０，１９−０には，ヒューズＲＯＭセル１２−Ｍの第２出力が入力されている。メインヒューズＲＯＭ１１−Ｍ内のヒューズ１３−Ｍが切断されている場合には，ヒューズＲＯＭセル１２−Ｍの第２出力はハイレベルであるため，論理積回路１８−０，１９−０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０は，それぞれ，ヒューズＲＯＭセル１２−０の第１出力及び第２出力の論理レベルと一致する。一方，メインヒューズＲＯＭ１１−Ｍ内のヒューズ１３−Ｍが切断されていない場合には，ヒューズＲＯＭセル１２−Ｍの第２出力はロウレベルであるため，論理積回路１８−０，１９−０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０はともにロウレベルに固定される。
【００５０】
欠陥カラムアドレス／ＦＡ１，ＦＡ１，…，／ＦＡｎ，ＦＡｎに関するビット情報を記憶するサブヒューズＲＯＭ１１−１〜１１−ｎについては，サブヒューズＲＯＭ１１−０と同様の構成から成るため，説明を省略する。
【００５１】
一致回路１３０は，図６に示した従来の一致回路３３０と同様の構成から成る。一致回路１３０は，ヒューズＲＯＭ３１０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎに関するビットの情報と，カラムアドレス２０内の当該ビットに関する情報とが一致しているか否かを検出する回路であり，論理積回路３１−０〜３１−ｎ，３２−０〜３２−ｎと，論理和回路３３−０〜３３−ｎと，論理積回路３４と，から構成されている。
【００５２】
論理積回路３１−ｋ（ｋは０以上ｎ以下の整数）には，欠陥カラムアドレス／ＦＡｋ及びカラムアドレス／ＡＹｋが入力され，論理積回路３２−ｋ（ｋは０以上ｎ以下の整数）には，欠陥カラムアドレスＦＡｋ及びカラムアドレスＡＹｋが入力される。論理和回路３３−ｋには，論理積回路３１−ｋの出力，及び論理積回路３２−ｋの出力が入力される。すなわち，欠陥カラムアドレス／ＦＡｋとカラムアドレス／ＡＹｋとが一致するか，あるいは，欠陥カラムアドレスＦＡｋとカラムアドレスＡＹｋとが一致することにより，論理和回路３１−ｋの出力はハイレベルになる。
【００５３】
論理和回路３３−ｋ（ｋは０以上ｎ以下の整数）は，論理積回路３４に出力される。すなわち，欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎとカラムアドレス／ＡＹ０，ＡＹ０，…，／ＡＹｎ，ＡＹｎとの一致の検査がすべて満たされた状態で，論理積回路３４は，ハイレベルを出力する。
【００５４】
以下では，上記構成の冗長回路１００について，カラム線ＣＬ１が欠陥カラムアドレスとしてヒューズＲＯＭ１１０に記憶されている場合を例に読み出し時の冗長置換動作を説明する。
【００５５】
ワード線ＷＬが活性化され当該メモリセルの情報がビット線上に読み出された後，所定のタイミングでセンスアップ１５４−０〜１５４−ｎ，１５４−Ｒが活性化されビット線対１５４−０〜１５４−ｎ，１５４−Ｒ上に現れた微小量の電位差を増幅する。ところで，カラム線ＣＬ１が欠陥カラムアドレスである場合，欠陥カラムアドレス情報に応じて，カラム線ＣＬ１に対応する論理積回路１６０−１の出力１６１−１は常時ハイレベルとなっている。出力１６１−１の反転信号と当該カラムアドレスを入力とする論理積回路１７０−１は従来の冗長回路の場合と異なり活性化されない。一方，一致回路１３０の出力は，従来の冗長回路３００の場合と同様の構成であるため，その出力はハイレベルとなるので，冗長カラム線ＲＣＬは活性化され，当該カラムスイッチ１５３−４を介してビット線対１５２−４のデータバスＤＢに転送する。
【００５６】
本実施の形態にかかる冗長回路１００では，いったんヒューズＲＯＭ１１０に欠陥カラムアドレスがプログラミングされると欠陥カラム線が活性化されることがないので，従来の冗長回路３００の場合のように冗長カラム線の活性化を遅延させる必要がない。従って冗長カラム線ＲＣＬの活性化の際のアクセス遅延をなくすことが可能である。
【００５７】
（第２の実施の形態）
以下では，第２の実施の形態にかかる冗長回路２００の構成を図２，図３，及び図６を参照しながら説明する。冗長回路２００は，図２に示したように，欠陥セルのアドレス情報が記憶されるヒューズＲＯＭ２１０と，外部アドレス情報を検知増幅するカラムアドレスバッファ２２０と，ヒューズＲＯＭ２１０及びカラムアドレスバッファ２２０に接続され，欠陥セルアドレスに関するビットの情報とカラムアドレス内の当該ビットに関する情報とが一致しているか否かを検出する一致回路２３０と，ロウデコーダ２４０−１，２４０−２と，メモリアレイ２５０−１，２５０−２と，論理積回路２７０−０〜２７０−ｎと，ヒューズＲＯＭ２１０に接続され，ヒューズＲＯＭ２１０の出力に応じて論理積回路２７０−０〜２７０−ｎの出力を制御する論理積回路２６０−０〜２６０−ｎと，から主に構成されている。
【００５８】
冗長回路２００は，２のロウデコーダ２４０−１，２４０−２と，２のメモリアレイ２５０−１，２５０−２を有する。これに伴い，ヒューズＲＯＭ２１０は，第１の実施の形態にかかる冗長回路１００におけるヒューズＲＯＭ１１０とは異なる構成となっている。なお，本実施の形態においては，ロウデコーダ及びメモリアレイが２ずつの冗長回路について説明するが，本発明はこれに限定されない。ロウデコーダ及びメモリアレイが３以上ずつの場合であっても同様に本発明は適用可能である。
【００５９】
以下では，冗長回路２００に特徴的な構成要素であるヒューズＲＯＭ２１０，ロウデコーダ２４０−１，２４０−２，及びメモリアレイ２５０−１，２５０−２について説明する。なお，その他の構成要素であるカラムアドレスバッファ２２０，一致回路２３０，論理積回路２７０−０〜２７０−ｎ，論理積回路２６０−０〜２６０−ｎ，カラム線ＣＬ０〜ＣＬｎ及び冗長カラム線ＲＣＬに関しては，上記第１の実施の形態にかかる冗長回路１００におけるカラムアドレスバッファ１２０，一致回路２３０，論理積回路１７０−０〜１７０−ｎ，論理積回路１６０−０〜１６０−ｎ，カラム線ＣＬ０〜ＣＬｎ及び冗長カラム線ＲＣＬと実質的に同様の機能を有し，実質的に同様に接続されているので説明を省略する。
【００６０】
メモリアレイ２５０−１は，図２に示したように，複数のビット線対２５２−１−０〜２５２−１−ｎ，２５２−１−Ｒと，これに直交し，ロウデコーダ２４０−１より選択されるワード線ＷＬ−１と，各ビット線対のいずれか一方とワード線ＷＬ−１との交差箇所に接続された情報を記憶するメモリセル２５５−１−０〜２５５−１−ｎ，２５５−１−Ｒと，各ビット線対２５２−１−０〜２５２−１−ｎ，２５２−１−Ｒに接続されメモリセル２５５−１−０〜２５５−１−ｎ，２５５−１−Ｒからの微小信号を増幅するセンスアンプ２５４−１−０〜２５４−１−ｎ，２５４−１−Ｒと，カラム線ＣＬ０〜ＣＬｎ及び冗長カラム線ＲＣＬとロウデコーダ２４０−１より選択されるブロックセレクト信号ＢＳＬ１を入力とする論理積回路２５６−１−０〜２５６−１−ｎと，論理積回路２５６−１−０〜２５６−１−ｎの出力により選択され，ビット線対２５２−１−０〜２５２−１−ｎ，２５２−１−ＲとデータバスＤＢ間とを接続するカラムスイッチ２５３−１−０〜２５３−１−ｎ，２５３−１−Ｒとから主に構成されている。
【００６１】
メモリアレイ２５０−１は，論理積回路２５６−１−０〜２５６−１−ｎ，２５６−１−Ｒを備えた点で，第１の実施の形態にかかる冗長回路１００におけるメモリアレイ１５０と異なる。カラム線ＣＬ０に対応する論理積回路２５６−１−０は，カラム線ＣＬ０及びブロックセレクト信号ＢＳＬ１を入力とし，カラムスイッチ２５３−１−０に接続されている。従って，ブロックセレクト信号ＢＳＬ１がロウレベルのときは，カラム線ＣＬ０は無効となる。他のカラム線ＣＬ１〜ＣＬｎ及び冗長カラム線ＲＣＬに対応する論理積回路２５６−１−１〜２５６−１−ｎ，２５６−１−Ｒについても同様である。従って，ブロックセレクト信号ＢＳＬ１がロウレベルのときは，メモリアレイ２５０−１は活性化されない。
【００６２】
また，メモリアレイ２５０−２の論理積回路２５６−２−０〜２５６−２−ｎ，２５６−２−Ｒについても同様に構成され，ブロックセレクト信号ＢＳＬ２が入力されている。すなわち，ブロックセレクト信号ＢＳＬ２がロウレベルのときは，メモリアレイ２５０−２は活性化されない。かかる構成によれば，ブロックセレクト信号ＢＳＬ１，ＢＳＬ２によりメモリアレイ２５０−１，２５０−２を選択的に活性化することが可能である。
【００６３】
以下では，図３を参照しながら，本実施の形態にかかる冗長回路２００に用いられるヒューズＲＯＭ２１０について説明する。ヒューズＲＯＭ２１０は，第１の実施の形態にかかる冗長回路１００に用いられるヒューズＲＯＭ１１０と以下の点で異なる。すなわち，ヒューズＲＯＭ１１０は，図３に示したように，メモリアレイ２５０−１，２５０−２に関する欠陥カラムアドレス情報を記憶するメインヒューズＲＯＭ１１−Ｍ，及びサブヒューズＲＯＭ１１−０〜１１−ｎを有し，欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎとして，メモリアレイ２５０−１，２５０−２の欠陥カラムアドレス情報を選択的に出力する点に特徴がある。
【００６４】
ヒューズＲＯＭ２１０は，欠陥セルのアドレス情報がプログラミングされているか否かの情報を記憶するメインヒューズＲＯＭ１１−Ｍと，欠陥セルのアドレスの各ビット情報を記憶するサブヒューズＲＯＭ１１−０〜１１−ｎと，から主に構成されている。
【００６５】
メインヒューズＲＯＭ１１−Ｍは，メモリアレイ２５０−１に関する情報を記憶するヒューズＲＯＭセル１２−Ｍ−１とメモリアレイ２５０−２に関する情報を記憶するヒューズＲＯＭセル１２−Ｍ−２と，から主に構成されている。なお，ヒューズＲＯＭセル１２−Ｍ−１及びヒューズＲＯＭセル１２−Ｍ−２は，実質的に同様の構成から成る。
【００６６】
ヒューズＲＯＭセル１２−Ｍ−１の第１出力と第２出力は，メインヒューズＲＯＭ信号／ＭＦ０，ＭＦ０の各々に接続されている。同様にヒューズＲＯＭセル１２−Ｍ−２の第１出力と第２出力はメインヒューズＲＯＭ信号／ＭＦ１，ＭＦ１の各々に接続されている。
【００６７】
欠陥セルのアドレス／ＦＡ０，ＦＡ０に関するビット情報を記憶するサブヒューズＲＯＭ１１−０は，メモリアレイ２５０−１に関する情報を記憶するヒューズＲＯＭセル１２−Ｍ−１と，メモリアレイ２５０−２に関する情報を記憶するヒューズＲＯＭセル１２−Ｍ−２と，論理積回路１８−０−１，１９−０−１，１８−０−２，１９−０−２と，ゲートをブロックセレクト信号ＢＳＬ１より制御されるＮチャネル型ＭＯＳトランジスタ（以下，「ＮＭＯＳ」と称する。）２１１−０，２１２−０と，ゲートをブロックセレクト信号ＢＳＬ２より制御されるＮＭＯＳ２１３−０，２１４−０，バッファ回路２１５−０，２１６−０と，から主に構成されている。
【００６８】
ヒューズＲＯＭセル１２−０−１の第１出力とメインヒューズＲＯＭ信号ＭＦ０とを入力とする論理積回路１８−０−１の出力は，ブロックセレクト信号ＢＳＬ１をゲート入力とするＮＭＯＳ２１１−０を介してバッファ２１５−０の入力に接続されている。ヒューズＲＯＭセル１２−０−１の第２出力とメインヒューズＲＯＭ信号ＭＦ０とを入力とする論理積回路１９−０−１の出力は，ブロックセレクト信号ＢＳＬ１をゲート入力とするＮＭＯＳ２１２−０を介してバッファ２１６−０の入力に接続されている。
【００６９】
ヒューズＲＯＭセル１２−０−２の第１出力とメインヒューズＲＯＭ信号ＭＦ１とを入力とする論理積回路１８−０−２の出力は，ブロックセレクト信号ＢＳＬ２をゲート入力とするＮＭＯＳ２１３−０を介してバッファ２１５−０の入力に接続されている。ヒューズＲＯＭセル１２−０−２の第２出力とメインヒューズＲＯＭ信号ＭＦ１とを入力とする論理積回路１９−０−２の出力は，ブロックセレクト信号ＢＳＬ２をゲート入力とするＮＭＯＳ２１４−０を介してバッファ２１６−０の入力に接続されている。
【００７０】
バッファ２１５−０の出力は欠陥カラムアドレス／ＦＡ０に，バッファ２１６−０の出力は欠陥カラムアドレスＦＡ０に各々接続されている。／ＦＡ１とＦＡ１，…，及び／ＦＡｎとＦＡｎに関するビット情報を記憶するサブヒューズＲＯＭ１１−１〜１１−ｎも同様の構成をとる。
【００７１】
以上のように構成されるヒューズＲＯＭ２１０によれば，ブロックセレクト信号ＢＳＬ１及びＢＳＬ２に応じてメモリアレイ２５０−１及び２５０−２に関する欠陥カラムアドレス情報を，選択的に欠陥カラムアドレス線／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎに出力することが可能である。
【００７２】
以下では，メモリアレイ２５０−１に関してＣＬ１が欠陥カラムアドレスとしてヒューズＲＯＭ２１０に記憶されており，メモリアレイ２５０−２に関してはＣＬ０が欠陥アドレスとしてヒューズＲＯＭ２１０に記憶されている場合を例に，読み出し時の冗長置換動作を説明する。
【００７３】
まず，メモリアレイ２５０−１について説明する。ワード線ＷＬ−１が活性化され，当該メモリセル２５５−１−０〜２５５−１−ｎ，２５５−１−Ｒの情報がビット線２５２−１−０〜２５２−１−ｎ，２５２−１−Ｒ上に読み出される。その後，所定のタイミングでセンスアンプ２５４−１−０〜２５４−１−ｎ，２５４−１−Ｒが活性化され，ビット線２５２−１−０〜２５２−１−ｎ，２５２−１−Ｒ上に現れた微小量の電位差が増幅される。
【００７４】
ブロックセレクト信号ＢＳＬ１が活性化されると，欠陥カラムアドレス線にはメモリアレイ２５０−１に関しての欠陥カラムアドレス情報であるＣＬ１のアドレスが出力されるので，カラムアドレスＣＬ１に対応する論理積回路２６０−１の出力２６１−１はハイレベルとなり，出力２６１−１の反転信号が入力される論理積回路２７０−１を不活性にする。
【００７５】
一方，一致回路２３０の出力はハイレベルとなり，冗長カラム線ＲＣＬは活性化される。冗長カラム線ＲＣＬとブロックセレクト信号ＢＳＬ１が入力される論理積回路２５６−１−Ｒの出力がハイレベルとなり，当該カラムスイッチ２５３−１−Ｒを介して，ビット線対２５２−１−ＲのデータをデータバスＤＢ−１に転送する。
【００７６】
次いで，メモリアレイ２５０−２について説明する。ワード線ＷＬ−２が活性化され，当該メモリセル２５５−２−１〜２５５−２−ｎ，２５５−２−Ｒの情報がビット線２５２−２−０〜２５２−２−ｎ，２５２−２−Ｒ上に読み出される。その後，所定のタイミングでセンスアンプ２５４−２−０〜２５４−２−ｎ，２５４−２−Ｒが活性化され，ビット線２５２−２−０〜２５２−２−ｎ，２５２−２−Ｒ上に現れた微小量の電位差が増幅される。
【００７７】
ブロックセレクト信号ＢＳＬ２が活性化されると，欠陥カラムアドレス線にはメモリアレイ２５０−２に関しての欠陥カラムアドレス情報であるＣＬ０のアドレスが出力されるので，カラムアドレスＣＬ０に対応する論理積回路２６０−０の出力２６１−０はハイレベルとなり，出力２６１−０の反転信号が入力される論理積回路２７０−０を不活性にする。
【００７８】
一方，一致回路２３０の出力はハイレベルとなり，冗長カラム線ＲＣＬは活性化される。冗長カラム線ＲＣＬとブロックセレクト信号ＢＳＬ２が入力される論理積回路２５６−２−Ｒの出力がハイレベルとなり，当該カラムスイッチ２５３−２−Ｒを介して，ビット線対２５２−２−ＲのデータをデータバスＤＢ−２に転送する。
【００７９】
本実施の形態にかかる冗長回路２００によれば，カラム線ＣＬ０〜ＣＬｎ及び冗長カラム線ＲＣＬが２のメモリアレイ２５０−１，２５０−２に共有される場合には，メモリアレイ毎にプログラミングされたヒューズＲＯＭ２１０の情報をブロックセレクト信号で選択して１組の欠陥カラムアドレス線に出力することができるので，欠陥カラムアドレス線本数を低減することができ，パターン面積を小さくすることが可能である。
【００８０】
以上，添付図面を参照しながら本発明にかかる冗長回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００８１】
例えば，上記発明の第２の実施の形態では，２のメモリアレイを有する冗長回路の一例について説明したが，本発明はこれに限定されない。３以上のメモリアレイを有する冗長回路であっても同様に本発明は適用可能である。
【００８２】
【発明の効果】
本発明の冗長回路によれば，ヒューズＲＯＭに欠陥カラムアドレスがいったんプログラミングされると欠陥カラム線が活性されることがないので従来の冗長回路の場合のように冗長カラム線の活性化を遅延させる必要がない。従って冗長カラム線活性化の際のアクセス遅延をなくすことが可能である。
【００８３】
本発明の冗長回路によれば，カラム線が複数のメモリアレイに共有される場合には，メモリアレイ毎にプログラミングされたヒューズＲＯＭの情報をブロック選択信号で選択して１組の欠陥カラムアドレス線に出力することができるので，欠陥カラムアドレス線本数が低減できパターン面積を小さくすることが可能である。
【００８４】
本発明の冗長回路によれば，上記の冗長回路の効果を併せ持つことが可能である。すなわち，冗長カラム線活性化の際のアクセス遅延をなくすことが可能であり，さらに，欠陥カラムアドレス線本数が低減できパターン面積を小さくすることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる冗長回路を示す説明図である。
【図２】本発明の第２の実施の形態にかかる冗長回路を示す説明図である。
【図３】図２の冗長回路に用いられるヒューズＲＯＭの説明図である。
【図４】従来の冗長回路の説明図である。
【図５】図４の冗長回路に用いられるヒューズＲＯＭの説明図である。
【図６】一致回路の説明図である。
【符号の説明】
１００ 冗長回路
１１０ ヒューズＲＯＭ
１１１−Ｍ メインヒューズＲＯＭ
１１１−０〜１１１−ｎ サブヒューズＲＯＭ
１１２−Ｍ，１１２−０〜１１２−ｎ ヒューズＲＯＭセル
１１３−Ｍ，１１３−０〜１１３−ｎ ヒューズ
１１４−Ｍ，１１４−０〜１１４−ｎ インバータ
１１５−Ｍ，１１５−０〜１１５−ｎ インバータ
１１６−Ｍ，１１６−０〜１１６−ｎ ＰＭＯＳ
１１７−Ｍ，１１７−０〜１１７−ｎ ＰＭＯＳ
１１８−Ｍ，１１８−０〜１１８−ｎ 論理積回路
１１９−Ｍ，１１９−０〜１１９−ｎ 論理積回路
１２０ カラムアドレスバッファ
１３０ 一致回路
１３１−０〜１３１−ｎ，１３２−０〜１３２−ｎ 論理積回路
１３３−０〜１３３−ｎ 論理和回路
１３４ 論理積回路
１３５ 論理積回路の出力
１４０ ロウデコーダ
１５０ メモリアレイ
１５２−０〜１５２−ｎ，１５２−Ｒ ビット線対
１５３−０〜１５３−ｎ，１５３−Ｒ カラムスイッチ
１５４−０〜１５４−ｎ，１５４−Ｒ センスアンプ
１５５−０〜１５５−ｎ，１５５−Ｒ メモリセル
１６０−０〜１６０−ｎ 論理積回路
１６１−０〜１６１−ｎ 論理積回路の出力ノード
１７０−０〜１７０−ｎ 論理積回路
／ＦＡ０，ＦＡ０〜／ＦＡｎ，ＦＡｎ 欠陥カラムアドレス
／ＡＹ０，ＡＹ０〜／ＡＹｎ，ＡＹｎ カラムアドレス
ＣＬ０〜ＣＬｎ カラム線
ＲＣＬ 冗長カラム線
ＤＢ データバス
ＷＬ ワード線
【発明の属する技術分野】
本発明は冗長回路にかかり，特に，ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ）に有効な冗長回路に関する。
【０００２】
【従来の技術】
近年の半導体メモリの大規模化にともなって，正規のメモリセルアレイの他に冗長メモリセルを用意しておき，メモリセルに欠陥があった場合，用意しておいたメモリセルの範囲内で不良メモリセルを冗長メモリセルに置き換えて，不良チップを救済する方法が広く実用化されている。以下では，従来の冗長回路の一例を図４を参照しながら説明する。
【０００３】
冗長回路３００は，図４に示したように，欠陥セルのアドレス情報が記憶されるヒューズＲＯＭ３１０と，外部アドレス情報を検知増幅するカラムアドレスバッファ３２０と，ヒューズＲＯＭ３１０及びカラムアドレスバッファ３２０に接続され，欠陥セルアドレスに関するビットの情報とカラムアドレス内の当該ビットに関する情報とが一致しているか否かを検出する一致回路３３０と，ロウデコーダ３４０と，メモリアレイ３５０と，論理積回路３７０−０〜３７０−ｎと，冗長イネーブル信号ＲＥの負荷ドライブ能力を増大させるバッファ３８０と，冗長救済の際にカラム線が多重選択されることを回避するための遅延回路３９０と，から主に構成されている。
【０００４】
論理積回路３７０−０〜３７０−ｎには，それぞれ，カラムアドレスバッファ３２０の出力信号であるアドレス信号／ＡＹＯ，ＡＹＯ，…，／ＡＹｎ，ＡＹｎ（アドレス信号／ＡＹｎは，アドレス信号ＡＹｎの反転信号を意味するものとする。）と，バッファ３８０の出力であるイネーブル信号ＲＥの反転信号とが入力される。論理積回路３７０−０〜３７０−ｎの出力はカラム線ＣＬ０〜ＣＬｎに接続されている。
【０００５】
バッファ３８０には，一致回路３３０の出力が入力され，冗長イネーブル信号ＲＥの負荷ドライブ能力を増大させている。バッファ３８０の出力である冗長イネーブル信号ＲＥの反転信号は，論理積回路３７０−０〜３７０−ｎのそれぞれの入力に接続されている。
【０００６】
遅延回路３９０は，一致回路３３０の出力を入力とし，出力は冗長カラム線ＲＣＬに接続されている。
【０００７】
メモリアレイ３５０は，複数のビット線対３５２−０〜３５２−ｎ，３５２−Ｒと，これらに直交しロウデコーダ３４０より選択されるワード線ＷＬと，各ビット線対のいずれか一方とワード線ＷＬとの交差箇所に接続された情報を記憶するメモリセル３５５−０〜３５５−ｎ，３５５−Ｒと，各ビット線対３５２−０〜３５２−ｎ，３５２−Ｒに接続されメモリセル３５５−０〜３５５−ｎ，３５５−Ｒからの微小信号を増幅するセンスアンプ３５４−０〜３５４−ｎ，３５４−Ｒと，上述のカラム線ＣＬ０〜ＣＬｎ，及び冗長カラム線ＲＣＬにより選択されビット線とデータバスＤＢ間を接続するカラムスイッチ３５３−０〜３５３−ｎ，３５３−Ｒと，から主に構成されている。
【０００８】
ヒューズＲＯＭ３１０は，図５に示したように，ヒューズＲＯＭ３１０に欠陥セルのアドレス情報がプログラミングされているか否かの情報を記憶するメインヒューズＲＯＭ１１−Ｍと，欠陥セルのアドレスの各ビット情報を記憶するサブヒューズＲＯＭ１１−０〜１１−ｎとから構成されている。
【０００９】
メインヒューズＲＯＭ１１−Ｍは，ヒューズＲＯＭセル１２−Ｍからなり，ヒューズＲＯＭセル１２−Ｍの第１出力と第２出力は，メインヒューズＲＯＭ信号／ＭＦ，ＭＦの各々に接続されている。
【００１０】
ヒューズＲＯＭセル１２−Ｍは，図５に示したように，切断有無により情報を記憶するヒューズ１３−Ｍと，ヒューズ１３−Ｍ切断後の情報を保持する為のラッチ回路を構成するインバータ１４−Ｍ，１５−Ｍと，Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」と称する。）１６−Ｍ，１７−Ｍとから主に構成されている。なお，ヒューズ１３−Ｍの切断により，メインヒューズＲＯＭ１１−Ｍに欠陥セルのアドレス情報がプログラミングされているか否かの情報が提供される。
【００１１】
ヒューズ１３−Ｍの第１の端子は接地されている。インバータ１４−Ｍの入力は，ヒューズ１３−Ｍと接続され，さらにＰＭＯＳ１６−Ｍ，ＰＭＯＳ１７−Ｍのドレインにそれぞれ接続されている。インバータ１４−Ｍの出力は，メインヒューズＲＯＭ１１−Ｍの第１の出力と接続され，第１の出力はメインヒューズＲＯＭ信号／ＭＦと接続されている。さらに，インバータ１４−Ｍの出力は，インバータ１５−Ｍを介して第２の出力と接続され，第２の出力はメインヒューズＲＯＭ信号ＭＦと接続されている。さらに，インバータ１４−Ｍの出力は，ＰＭＯＳ１７−Ｍのゲートに接続されている。
【００１２】
ＰＭＯＳ１６−ＭとＰＭＯＳ１７−Ｍとは，ソース及びドレインを共通にしており，ソースは電源に接続され，ドレインはインバータ１４−Ｍの入力に接続されている。
【００１３】
ヒューズＲＯＭセル１２−Ｍは上記構成から成ることにより，以下の機能を有する。すなわち，ヒューズ１３−Ｍを切断していない状態では，インバータ１４−Ｍは接地されるため，その出力はハイレベルとなり，ヒューズＲＯＭセル１２−Ｍの第１の出力はハイレベルであり，第２の出力はロウレベルとなる。一方，ヒューズ１３−Ｍを切断すると，ＰＭＯＳ１７−Ｍがオンして，インバータ１４−Ｍの出力はロウレベルとなり，ヒューズＲＯＭセル１２−Ｍの第１の出力はロウレベルであり，第２の出力はハイレベルとなる。
【００１４】
ヒューズＲＯＭセル１２−Ｍの第１の出力は，メインヒューズＲＯＭ信号／ＭＦに接続され，ヒューズＲＯＭセル１２−Ｍの第２の出力は，メインヒューズＲＯＭ信号ＭＦに接続される。さらに，ヒューズＲＯＭセル１２−Ｍの第２の出力は，後述のサブヒューズＲＯＭ１１−０〜１１−ｎの出力信号を制御する。すなわち，ヒューズＲＯＭセル１２−Ｍの第２の出力がロウレベルのとき，サブヒューズＲＯＭ１１−０〜１１−ｎの出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎ（欠陥カラムアドレス／ＦＡｎは，欠陥カラムアドレスＦＡｎの反転信号を意味するものとする。）はすべてロウレベル固定となる。従って，メインヒューズＲＯＭ１１−Ｍ内のヒューズ１３−Ｍを切断せず，ヒューズＲＯＭセル１２−Ｍの第２出力をロウレベルにすることは，欠陥カラムアドレスの情報がいまだヒューズＲＯＭ３１０にプログラミングされていない状態であることを表している。
【００１５】
欠陥カラムアドレス／ＦＡ０，ＦＡ０に関するビット情報を記憶するサブヒューズＲＯＭ１１−０は，ヒューズＲＯＭセル１２−０と，論理積回路１８−０，１９−０と，から主に構成されている。なお，ヒューズＲＯＭセル１２−０は，上記ヒューズＲＯＭセル１２−Ｍと同様の構成から成るため，説明を省略する。
【００１６】
ヒューズＲＯＭセル１２−０の第１出力及び第２出力は，それぞれ論理積回路１８−０，１９−０に入力される。また，論理積回路１８−０，１９−０には，ヒューズＲＯＭセル１２−Ｍの第２出力が入力されている。メインヒューズＲＯＭ１１−Ｍ内のヒューズ１３−Ｍが切断されている場合には，ヒューズＲＯＭセル１２−Ｍの第２出力はハイレベルであるため，論理積回路１８−０，１９−０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０は，それぞれ，ヒューズＲＯＭセル１２−０の第１出力及び第２出力の論理レベルと一致する。一方，メインヒューズＲＯＭ１１−Ｍ内のヒューズ１３−Ｍが切断されていない場合には，ヒューズＲＯＭセル１２−Ｍの第２出力はロウレベルであるため，論理積回路１８−０，１９−０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０はともにロウレベルに固定される。
【００１７】
欠陥カラムアドレス／ＦＡ１，ＦＡ１，…，／ＦＡｎ，ＦＡｎに関するビット情報を記憶するサブヒューズＲＯＭ１１−１〜１１−ｎについては，サブヒューズＲＯＭ１１−０と同様の構成から成るため，説明を省略する。
【００１８】
一致回路３３０は，図６に示したように，ヒューズＲＯＭ３１０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎに関するビットの情報と，カラムアドレス２０内の当該ビットに関する情報とが一致しているか否かを検出する回路であり，論理積回路３１−０〜３１−ｎ，３２−０〜３２−ｎと，論理和回路３３−０〜３３−ｎと，論理積回路３４と，から構成されている。
【００１９】
論理積回路３１−ｋ（ｋは０以上ｎ以下の整数）には，欠陥カラムアドレス／ＦＡｋ及びカラムアドレス／ＡＹｋが入力され，論理積回路３２−ｋ（ｋは０以上ｎ以下の整数）には，欠陥カラムアドレスＦＡｋ及びカラムアドレスＡＹｋが入力される。論理和回路３３−ｋには，論理積回路３１−ｋの出力，及び論理積回路３２−ｋの出力が入力される。すなわち，欠陥カラムアドレス／ＦＡｋとカラムアドレス／ＡＹｋとが一致するか，あるいは，欠陥カラムアドレスＦＡｋとカラムアドレスＡＹｋとが一致することにより，論理和回路３１−ｋの出力はハイレベルになる。
【００２０】
論理和回路３３−ｋ（ｋは０以上ｎ以下の整数）は，論理積回路３４に出力される。すなわち，欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎとカラムアドレス／ＡＹ０，ＡＹ０，…，／ＡＹｎ，ＡＹｎとの一致の検査がすべて満たされた状態で，論理積回路３４は，ハイレベルを出力する。
【００２１】
以上のように構成される冗長回路３００について，カラム線ＣＬ１が欠陥カラムアドレスとしてヒューズＲＯＭ３１０に記憶されている場合を例に，図４を参照しながら読み出し時の冗長置換動作を説明する。
【００２２】
ロウデコーダ３４０によりワード線ＷＬが活性化され，メモリセル３５５−０〜３５５−ｎ，３５５−Ｒの情報がビット線３５２−０〜３５２−ｎ，３５２−Ｒ上に読み出された後，所定のタイミングでセンスアンプ３５４−０〜３５４−ｎ，３５４−Ｒが活性化され，ビット線３５２−０〜３５２−ｎ，３５２−Ｒ上に現れた微小量の電位差を増幅する。
【００２３】
外部アドレス情報が入力され，カラムアドレスバッファ３２０で検知増幅されると，カラムアドレスバッファ３２０の出力であるカラムアドレス／ＡＹ０，ＡＹ０，…，／ＡＹｎ，ＡＹｎの情報に応じて，論理積回路３７０−１の出力すなわちカラム線ＣＬ１が活性化され，カラムスイッチ３５３−１を介してビット線対３５２−１上のデータバスＤＢに転送する。
【００２４】
同時に，カラムアドレス／ＡＹ０，ＡＹ０，…，／ＡＹｎ，ＡＹｎは一致回路３３０に入力され，ヒューズＲＯＭ３１０に記憶された欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎと比較され，一致回路３３０の出力にハイレベルを出力する。この時，バッファ３８０を介して冗長イネーブル信号ＲＥもハイレベルとなるので，冗長イネーブル信号ＲＥの反転信号を入力とする論理積回路３７０−１の出力ＣＬ１はロウレベルとなり，ビット線対３５２−１とデータバスＤＢとを電気的に分離する。
【００２５】
一方，冗長カラム線ＲＣＬは遅延回路３９０を介してハイレベルに活性化され，対応するカラムスイッチ３５３−Ｒを介して，ビット線対３５２−Ｒ上のデータをデータバスＤＢに転送する。遅延回路３９０の遅延時間は，欠陥カラム線ＣＬ１と冗長カラムＲＣＬが同時に活性化され，カラムスイッチ３５３−Ｒを介してデータバスＤＢ上でデータが衝突しないように設定される。
【００２６】
【発明が解決しようとする課題】
ところで，上記従来の冗長回路３００では，欠陥カラム線と冗長カラム線とが同時に活性化され，当該カラムスイッチを介してデータバスＤＢ上でデータが衝突しないように冗長カラム線の活性化を遅延させる必要あるのでアクセスタイムが遅延するという問題があった。
【００２７】
本発明は，従来の冗長回路が有する上記問題点に鑑みてなされたものであり，本発明の目的は，冗長カラム線活性化の際のアクセス遅延をなくすことが可能な，新規かつ改良された冗長回路を提供することである。
【００２８】
さらに，本発明の別の目的は，欠陥カラムアドレス線本数が低減できパターン面積を小さくすることが可能な，新規かつ改良された冗長回路を提供することである。
【００２９】
【発明を解決するための手段】
上記課題を解決するため，本発明によれば，外部から入力されるカラムアドレスを検知増幅し，カラムアドレス信号を出力するカラムアドレスバッファと；カラムアドレス信号に応じて第１の出力線群のうちのいずれか１の出力線を選択する第１のデコード手段と；メモリアレイブロックと；ヒューズを切断することによりメモリアレイブロックの欠陥カラムアドレスを記憶し，欠陥カラムアドレス信号を出力するヒューズＲＯＭと；欠陥カラムアドレス信号に応じて第２の出力線群のうちのいずれか１の出力線を選択し，対応する第１のデコード手段の出力線を不活性にする第２のデコード手段と；冗長線と接続され，欠陥カラムアドレスの各ビットの情報と，カラムアドレスの各ビットの情報とが一致するか否かを判定する一致判定手段とを備えたことを特徴とする冗長回路が提供される。
【００３０】
かかる構成によれば，ヒューズＲＯＭに欠陥カラムアドレスがいったんプログラミングされると欠陥カラム線が活性されることがないので従来の冗長回路の場合のように冗長カラム線の活性化を遅延させる必要がない。従って冗長カラム線活性化の際のアクセス遅延をなくすことが可能である。
【００３１】
また，本発明によれば，外部から入力されるカラムアドレスを検知増幅し，カラムアドレス信号を出力するカラムアドレスバッファと；カラムアドレス信号に応じて出力線群のうちのいずれか１の出力線を選択するデコード手段と；複数のメモリアレイブロックと；ヒューズを切断することにより複数のメモリアレイブロックの欠陥カラムアドレスを記憶し，欠陥カラムアドレス信号を出力するヒューズＲＯＭと；冗長線と接続され，欠陥カラムアドレスの各ビットの情報と，カラムアドレスの各ビットの情報とが一致するか否かを判定する一致判定手段と；ヒューズＲＯＭに記憶された複数のメモリアレイブロックの欠陥カラムアドレスのうちの１のメモリアレイブロックの欠陥カラムアドレスを選択するとともに，該メモリアレイブロックのみを活性化する選択手段とを備えたことを特徴とする冗長回路が提供される。
【００３２】
かかる構成によれば，カラム線が複数のメモリアレイに共有される場合には，メモリアレイ毎にプログラミングされたヒューズＲＯＭの情報をブロックセレクト信号で選択して１組の欠陥カラムアドレス線に出力することができるので，欠陥カラムアドレス線本数が低減できパターン面積を小さくすることが可能である。
【００３３】
また，本発明によれば，外部から入力されるカラムアドレスを検知増幅し，カラムアドレス信号を出力するカラムアドレスバッファと；カラムアドレス信号に応じて第１の出力線群のうちのいずれか１の出力線を選択する第１のデコード手段と；複数のメモリアレイブロックと；ヒューズを切断することにより複数のメモリアレイブロックの欠陥カラムアドレスを記憶し，欠陥カラムアドレス信号を出力するヒューズＲＯＭと；欠陥カラムアドレス信号に応じて第２の出力線群のうちのいずれか１の出力線を選択し，対応する第１のデコード手段の出力線を不活性にする第２のデコード手段と；冗長線と接続され，欠陥カラムアドレスの各ビットの情報と，カラムアドレスの各ビットの情報とが一致するか否かを判定する一致判定手段と；ヒューズＲＯＭに記憶された複数のメモリアレイブロックの欠陥カラムアドレスのうちの１のメモリアレイブロックの欠陥カラムアドレスを選択するとともに，該メモリアレイブロックのみを活性化する選択手段とを備えたことを特徴とする冗長回路が提供される。
【００３４】
かかる構成によれば，上記の冗長回路の効果を併せ持つことが可能である。すなわち，冗長カラム線活性化の際のアクセス遅延をなくすことが可能であり，さらに，欠陥カラムアドレス線本数が低減できパターン面積を小さくすることが可能である。
【００３５】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる冗長回路の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００３６】
（第１の実施の形態）
以下では，第１の実施の形態にかかる冗長回路１００の構成について，図１，図５，及び図６を参照しながら説明する。冗長回路１００は，図１に示したように，欠陥セルのアドレス情報が記憶されるヒューズＲＯＭ１１０と，外部アドレス情報を検知増幅するカラムアドレスバッファ１２０と，ヒューズＲＯＭ１１０及びカラムアドレスバッファ１２０に接続され，欠陥セルアドレスに関するビットの情報とカラムアドレス内の当該ビットに関する情報とが一致しているか否かを検出する一致回路１３０と，ロウデコーダ１４０と，メモリアレイ１５０と，論理積回路１７０−０〜１７０−ｎと，を備えている。
【００３７】
さらに，冗長回路１００は，ヒューズＲＯＭ１１０に接続され，ヒューズＲＯＭ１１０の出力に応じて論理積回路１７０−０〜１７０−ｎの出力を制御する，論理積回路１６０−０〜１６０−ｎを備えている。
【００３８】
論理積回路１６０−０〜１６０−ｎは，ヒューズＲＯＭ１１０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎ（欠陥カラムアドレス／ＦＡｎは，欠陥カラムアドレスＦＡｎの反転信号を意味するものとする。）を入力とする。論理積回路１６０−０〜１６０−ｎの出力１６１−０〜１６１−ｎの反転信号は，論理積回路１７１−０〜１７１−ｎの入力に接続されている。
【００３９】
論理積回路１７０−０〜１７０−ｎには，それぞれ，カラムアドレスバッファ３２０の出力信号であるアドレス信号／ＡＹＯ，ＡＹＯ，…，／ＡＹｎ，ＡＹｎ（アドレス信号／ＡＹｎは，アドレス信号ＡＹｎの反転信号を意味するものとする。）と，論理積回路１６０−０〜１６０−ｎの出力１６１−０〜１６１−ｎの反転信号と，が入力される。論理積回路１７０−０〜１７０−ｎの出力はカラム線ＣＬ０〜ＣＬｎに接続されている。すなわち，図４に示した従来の冗長回路３００では，一致回路３３０の反転信号が論理積回路３７１−０〜３７１−ｎの入力に接続されているのに対し，冗長回路１００では，論理積回路１６０−０〜１６０−ｎの出力１６１−０〜１６１−ｎの反転信号が論理積回路１７１−０〜１７１−ｎに入力されている。
【００４０】
メモリアレイ１５０は，複数のビット線対１５２−０〜１５２−ｎ，１５２−Ｒと，これらに直交しロウデコーダ１４０より選択されるワード線ＷＬと，各ビット線対のいずれか一方とワード線ＷＬとの交差箇所に接続された情報を記憶するメモリセル１５５−０〜１５５−ｎ，１５５−Ｒと，各ビット線対１５２−０〜１５２−ｎ，１５２−Ｒに接続されメモリセル１５５−０〜１５５−ｎ，１５５−Ｒからの微小信号を増幅するセンスアンプ１５４−０〜１５４−ｎ，１５４−Ｒと，上述のカラム線ＣＬ０〜ＣＬｎ，及び冗長カラム線ＲＣＬにより選択されビット線とデータバスＤＢ間を接続するカラムスイッチ１５３−０〜１５３−ｎ，１５３−Ｒと，から主に構成されている。
【００４１】
ヒューズＲＯＭ１１０は，図５に示した従来のヒューズＲＯＭ３１０と同様の構成から成る。ヒューズＲＯＭ１１０は，ヒューズＲＯＭ１１０に欠陥セルのアドレス情報がプログラミングされているか否かの情報を記憶するメインヒューズＲＯＭ１１−Ｍと，欠陥セルのアドレスの各ビット情報を記憶するサブヒューズＲＯＭ１１−０〜１１−ｎとから構成されている。
【００４２】
メインヒューズＲＯＭ１１−Ｍは，ヒューズＲＯＭセル１２−Ｍからなり，ヒューズＲＯＭセル１２−Ｍの第１出力と第２出力は，メインヒューズＲＯＭ信号／ＭＦ，ＭＦの各々に接続されている。
【００４３】
ヒューズＲＯＭセル１２−Ｍは，図５に示したように，切断有無により情報を記憶するヒューズ１３−Ｍと，ヒューズ１３−Ｍ切断後の情報を保持する為のラッチ回路を構成するインバータ１４−Ｍ，１５−Ｍと，ＰＭＯＳ１６−Ｍ，１７−Ｍとから主に構成されている。なお，ヒューズ１３−Ｍの切断により，メインヒューズＲＯＭ１１−Ｍに欠陥セルのアドレス情報がプログラミングされているか否かの情報が提供される。
【００４４】
ヒューズ１３−Ｍの第１の端子は接地されている。インバータ１４−Ｍの入力は，ヒューズ１３−Ｍと接続され，さらにＰＭＯＳ１６−Ｍ，ＰＭＯＳ１７−Ｍのドレインにそれぞれ接続されている。インバータ１４−Ｍの出力は，メインヒューズＲＯＭ１１−Ｍの第１の出力と接続され，第１の出力はメインヒューズＲＯＭ信号／ＭＦと接続されている。さらに，インバータ１４−Ｍの出力は，インバータ１５−Ｍを介して第２の出力と接続され，第２の出力はメインヒューズＲＯＭ信号ＭＦと接続されている。さらに，インバータ１４−Ｍの出力は，ＰＭＯＳ１７−Ｍのゲートに接続されている。
【００４５】
ＰＭＯＳ１６−ＭとＰＭＯＳ１７−Ｍとは，ソース及びドレインを共通にしており，ソースは電源に接続され，ドレインはインバータ１４−Ｍの入力に接続されている。
【００４６】
ヒューズＲＯＭセル１２−Ｍは上記構成から成ることにより，以下の機能を有する。すなわち，ヒューズ１３−Ｍを切断していない状態では，インバータ１４−Ｍは接地されるため，その出力はハイレベルとなり，ヒューズＲＯＭセル１２−Ｍの第１の出力はハイレベルであり，第２の出力はロウレベルとなる。一方，ヒューズ１３−Ｍを切断すると，ＰＭＯＳ１７−Ｍがオンして，インバータ１４−Ｍの出力はロウレベルとなり，ヒューズＲＯＭセル１２−Ｍの第１の出力はロウレベルであり，第２の出力はハイレベルとなる。
【００４７】
ヒューズＲＯＭセル１２−Ｍの第１の出力は，メインヒューズＲＯＭ信号／ＭＦに接続され，ヒューズＲＯＭセル１２−Ｍの第２の出力は，メインヒューズＲＯＭ信号ＭＦに接続される。さらに，ヒューズＲＯＭセル１２−Ｍの第２の出力は，後述のサブヒューズＲＯＭ１１−０〜１１−ｎの出力信号を制御する。すなわち，ヒューズＲＯＭセル１２−Ｍの第２の出力がロウレベルのとき，サブヒューズＲＯＭ１１−０〜１１−ｎの出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎはすべてロウレベル固定となる。従って，メインヒューズＲＯＭ１１−Ｍ内のヒューズ１３−Ｍを切断せず，ヒューズＲＯＭセル１２−Ｍの第２出力をロウレベルにすることは，欠陥カラムアドレスの情報がいまだヒューズＲＯＭ１１０にプログラミングされていない状態であることを表している。
【００４８】
欠陥カラムアドレス／ＦＡ０，ＦＡ０に関するビット情報を記憶するサブヒューズＲＯＭ１１−０は，ヒューズＲＯＭセル１２−０と，論理積回路１８−０，１９−０と，から主に構成されている。なお，ヒューズＲＯＭセル１２−０は，上記ヒューズＲＯＭセル１２−Ｍと同様の構成から成るため，説明を省略する。
【００４９】
ヒューズＲＯＭセル１２−０の第１出力及び第２出力は，それぞれ論理積回路１８−０，１９−０に入力される。また，論理積回路１８−０，１９−０には，ヒューズＲＯＭセル１２−Ｍの第２出力が入力されている。メインヒューズＲＯＭ１１−Ｍ内のヒューズ１３−Ｍが切断されている場合には，ヒューズＲＯＭセル１２−Ｍの第２出力はハイレベルであるため，論理積回路１８−０，１９−０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０は，それぞれ，ヒューズＲＯＭセル１２−０の第１出力及び第２出力の論理レベルと一致する。一方，メインヒューズＲＯＭ１１−Ｍ内のヒューズ１３−Ｍが切断されていない場合には，ヒューズＲＯＭセル１２−Ｍの第２出力はロウレベルであるため，論理積回路１８−０，１９−０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０はともにロウレベルに固定される。
【００５０】
欠陥カラムアドレス／ＦＡ１，ＦＡ１，…，／ＦＡｎ，ＦＡｎに関するビット情報を記憶するサブヒューズＲＯＭ１１−１〜１１−ｎについては，サブヒューズＲＯＭ１１−０と同様の構成から成るため，説明を省略する。
【００５１】
一致回路１３０は，図６に示した従来の一致回路３３０と同様の構成から成る。一致回路１３０は，ヒューズＲＯＭ３１０の出力である欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎに関するビットの情報と，カラムアドレス２０内の当該ビットに関する情報とが一致しているか否かを検出する回路であり，論理積回路３１−０〜３１−ｎ，３２−０〜３２−ｎと，論理和回路３３−０〜３３−ｎと，論理積回路３４と，から構成されている。
【００５２】
論理積回路３１−ｋ（ｋは０以上ｎ以下の整数）には，欠陥カラムアドレス／ＦＡｋ及びカラムアドレス／ＡＹｋが入力され，論理積回路３２−ｋ（ｋは０以上ｎ以下の整数）には，欠陥カラムアドレスＦＡｋ及びカラムアドレスＡＹｋが入力される。論理和回路３３−ｋには，論理積回路３１−ｋの出力，及び論理積回路３２−ｋの出力が入力される。すなわち，欠陥カラムアドレス／ＦＡｋとカラムアドレス／ＡＹｋとが一致するか，あるいは，欠陥カラムアドレスＦＡｋとカラムアドレスＡＹｋとが一致することにより，論理和回路３１−ｋの出力はハイレベルになる。
【００５３】
論理和回路３３−ｋ（ｋは０以上ｎ以下の整数）は，論理積回路３４に出力される。すなわち，欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎとカラムアドレス／ＡＹ０，ＡＹ０，…，／ＡＹｎ，ＡＹｎとの一致の検査がすべて満たされた状態で，論理積回路３４は，ハイレベルを出力する。
【００５４】
以下では，上記構成の冗長回路１００について，カラム線ＣＬ１が欠陥カラムアドレスとしてヒューズＲＯＭ１１０に記憶されている場合を例に読み出し時の冗長置換動作を説明する。
【００５５】
ワード線ＷＬが活性化され当該メモリセルの情報がビット線上に読み出された後，所定のタイミングでセンスアップ１５４−０〜１５４−ｎ，１５４−Ｒが活性化されビット線対１５４−０〜１５４−ｎ，１５４−Ｒ上に現れた微小量の電位差を増幅する。ところで，カラム線ＣＬ１が欠陥カラムアドレスである場合，欠陥カラムアドレス情報に応じて，カラム線ＣＬ１に対応する論理積回路１６０−１の出力１６１−１は常時ハイレベルとなっている。出力１６１−１の反転信号と当該カラムアドレスを入力とする論理積回路１７０−１は従来の冗長回路の場合と異なり活性化されない。一方，一致回路１３０の出力は，従来の冗長回路３００の場合と同様の構成であるため，その出力はハイレベルとなるので，冗長カラム線ＲＣＬは活性化され，当該カラムスイッチ１５３−４を介してビット線対１５２−４のデータバスＤＢに転送する。
【００５６】
本実施の形態にかかる冗長回路１００では，いったんヒューズＲＯＭ１１０に欠陥カラムアドレスがプログラミングされると欠陥カラム線が活性化されることがないので，従来の冗長回路３００の場合のように冗長カラム線の活性化を遅延させる必要がない。従って冗長カラム線ＲＣＬの活性化の際のアクセス遅延をなくすことが可能である。
【００５７】
（第２の実施の形態）
以下では，第２の実施の形態にかかる冗長回路２００の構成を図２，図３，及び図６を参照しながら説明する。冗長回路２００は，図２に示したように，欠陥セルのアドレス情報が記憶されるヒューズＲＯＭ２１０と，外部アドレス情報を検知増幅するカラムアドレスバッファ２２０と，ヒューズＲＯＭ２１０及びカラムアドレスバッファ２２０に接続され，欠陥セルアドレスに関するビットの情報とカラムアドレス内の当該ビットに関する情報とが一致しているか否かを検出する一致回路２３０と，ロウデコーダ２４０−１，２４０−２と，メモリアレイ２５０−１，２５０−２と，論理積回路２７０−０〜２７０−ｎと，ヒューズＲＯＭ２１０に接続され，ヒューズＲＯＭ２１０の出力に応じて論理積回路２７０−０〜２７０−ｎの出力を制御する論理積回路２６０−０〜２６０−ｎと，から主に構成されている。
【００５８】
冗長回路２００は，２のロウデコーダ２４０−１，２４０−２と，２のメモリアレイ２５０−１，２５０−２を有する。これに伴い，ヒューズＲＯＭ２１０は，第１の実施の形態にかかる冗長回路１００におけるヒューズＲＯＭ１１０とは異なる構成となっている。なお，本実施の形態においては，ロウデコーダ及びメモリアレイが２ずつの冗長回路について説明するが，本発明はこれに限定されない。ロウデコーダ及びメモリアレイが３以上ずつの場合であっても同様に本発明は適用可能である。
【００５９】
以下では，冗長回路２００に特徴的な構成要素であるヒューズＲＯＭ２１０，ロウデコーダ２４０−１，２４０−２，及びメモリアレイ２５０−１，２５０−２について説明する。なお，その他の構成要素であるカラムアドレスバッファ２２０，一致回路２３０，論理積回路２７０−０〜２７０−ｎ，論理積回路２６０−０〜２６０−ｎ，カラム線ＣＬ０〜ＣＬｎ及び冗長カラム線ＲＣＬに関しては，上記第１の実施の形態にかかる冗長回路１００におけるカラムアドレスバッファ１２０，一致回路２３０，論理積回路１７０−０〜１７０−ｎ，論理積回路１６０−０〜１６０−ｎ，カラム線ＣＬ０〜ＣＬｎ及び冗長カラム線ＲＣＬと実質的に同様の機能を有し，実質的に同様に接続されているので説明を省略する。
【００６０】
メモリアレイ２５０−１は，図２に示したように，複数のビット線対２５２−１−０〜２５２−１−ｎ，２５２−１−Ｒと，これに直交し，ロウデコーダ２４０−１より選択されるワード線ＷＬ−１と，各ビット線対のいずれか一方とワード線ＷＬ−１との交差箇所に接続された情報を記憶するメモリセル２５５−１−０〜２５５−１−ｎ，２５５−１−Ｒと，各ビット線対２５２−１−０〜２５２−１−ｎ，２５２−１−Ｒに接続されメモリセル２５５−１−０〜２５５−１−ｎ，２５５−１−Ｒからの微小信号を増幅するセンスアンプ２５４−１−０〜２５４−１−ｎ，２５４−１−Ｒと，カラム線ＣＬ０〜ＣＬｎ及び冗長カラム線ＲＣＬとロウデコーダ２４０−１より選択されるブロックセレクト信号ＢＳＬ１を入力とする論理積回路２５６−１−０〜２５６−１−ｎと，論理積回路２５６−１−０〜２５６−１−ｎの出力により選択され，ビット線対２５２−１−０〜２５２−１−ｎ，２５２−１−ＲとデータバスＤＢ間とを接続するカラムスイッチ２５３−１−０〜２５３−１−ｎ，２５３−１−Ｒとから主に構成されている。
【００６１】
メモリアレイ２５０−１は，論理積回路２５６−１−０〜２５６−１−ｎ，２５６−１−Ｒを備えた点で，第１の実施の形態にかかる冗長回路１００におけるメモリアレイ１５０と異なる。カラム線ＣＬ０に対応する論理積回路２５６−１−０は，カラム線ＣＬ０及びブロックセレクト信号ＢＳＬ１を入力とし，カラムスイッチ２５３−１−０に接続されている。従って，ブロックセレクト信号ＢＳＬ１がロウレベルのときは，カラム線ＣＬ０は無効となる。他のカラム線ＣＬ１〜ＣＬｎ及び冗長カラム線ＲＣＬに対応する論理積回路２５６−１−１〜２５６−１−ｎ，２５６−１−Ｒについても同様である。従って，ブロックセレクト信号ＢＳＬ１がロウレベルのときは，メモリアレイ２５０−１は活性化されない。
【００６２】
また，メモリアレイ２５０−２の論理積回路２５６−２−０〜２５６−２−ｎ，２５６−２−Ｒについても同様に構成され，ブロックセレクト信号ＢＳＬ２が入力されている。すなわち，ブロックセレクト信号ＢＳＬ２がロウレベルのときは，メモリアレイ２５０−２は活性化されない。かかる構成によれば，ブロックセレクト信号ＢＳＬ１，ＢＳＬ２によりメモリアレイ２５０−１，２５０−２を選択的に活性化することが可能である。
【００６３】
以下では，図３を参照しながら，本実施の形態にかかる冗長回路２００に用いられるヒューズＲＯＭ２１０について説明する。ヒューズＲＯＭ２１０は，第１の実施の形態にかかる冗長回路１００に用いられるヒューズＲＯＭ１１０と以下の点で異なる。すなわち，ヒューズＲＯＭ１１０は，図３に示したように，メモリアレイ２５０−１，２５０−２に関する欠陥カラムアドレス情報を記憶するメインヒューズＲＯＭ１１−Ｍ，及びサブヒューズＲＯＭ１１−０〜１１−ｎを有し，欠陥カラムアドレス／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎとして，メモリアレイ２５０−１，２５０−２の欠陥カラムアドレス情報を選択的に出力する点に特徴がある。
【００６４】
ヒューズＲＯＭ２１０は，欠陥セルのアドレス情報がプログラミングされているか否かの情報を記憶するメインヒューズＲＯＭ１１−Ｍと，欠陥セルのアドレスの各ビット情報を記憶するサブヒューズＲＯＭ１１−０〜１１−ｎと，から主に構成されている。
【００６５】
メインヒューズＲＯＭ１１−Ｍは，メモリアレイ２５０−１に関する情報を記憶するヒューズＲＯＭセル１２−Ｍ−１とメモリアレイ２５０−２に関する情報を記憶するヒューズＲＯＭセル１２−Ｍ−２と，から主に構成されている。なお，ヒューズＲＯＭセル１２−Ｍ−１及びヒューズＲＯＭセル１２−Ｍ−２は，実質的に同様の構成から成る。
【００６６】
ヒューズＲＯＭセル１２−Ｍ−１の第１出力と第２出力は，メインヒューズＲＯＭ信号／ＭＦ０，ＭＦ０の各々に接続されている。同様にヒューズＲＯＭセル１２−Ｍ−２の第１出力と第２出力はメインヒューズＲＯＭ信号／ＭＦ１，ＭＦ１の各々に接続されている。
【００６７】
欠陥セルのアドレス／ＦＡ０，ＦＡ０に関するビット情報を記憶するサブヒューズＲＯＭ１１−０は，メモリアレイ２５０−１に関する情報を記憶するヒューズＲＯＭセル１２−Ｍ−１と，メモリアレイ２５０−２に関する情報を記憶するヒューズＲＯＭセル１２−Ｍ−２と，論理積回路１８−０−１，１９−０−１，１８−０−２，１９−０−２と，ゲートをブロックセレクト信号ＢＳＬ１より制御されるＮチャネル型ＭＯＳトランジスタ（以下，「ＮＭＯＳ」と称する。）２１１−０，２１２−０と，ゲートをブロックセレクト信号ＢＳＬ２より制御されるＮＭＯＳ２１３−０，２１４−０，バッファ回路２１５−０，２１６−０と，から主に構成されている。
【００６８】
ヒューズＲＯＭセル１２−０−１の第１出力とメインヒューズＲＯＭ信号ＭＦ０とを入力とする論理積回路１８−０−１の出力は，ブロックセレクト信号ＢＳＬ１をゲート入力とするＮＭＯＳ２１１−０を介してバッファ２１５−０の入力に接続されている。ヒューズＲＯＭセル１２−０−１の第２出力とメインヒューズＲＯＭ信号ＭＦ０とを入力とする論理積回路１９−０−１の出力は，ブロックセレクト信号ＢＳＬ１をゲート入力とするＮＭＯＳ２１２−０を介してバッファ２１６−０の入力に接続されている。
【００６９】
ヒューズＲＯＭセル１２−０−２の第１出力とメインヒューズＲＯＭ信号ＭＦ１とを入力とする論理積回路１８−０−２の出力は，ブロックセレクト信号ＢＳＬ２をゲート入力とするＮＭＯＳ２１３−０を介してバッファ２１５−０の入力に接続されている。ヒューズＲＯＭセル１２−０−２の第２出力とメインヒューズＲＯＭ信号ＭＦ１とを入力とする論理積回路１９−０−２の出力は，ブロックセレクト信号ＢＳＬ２をゲート入力とするＮＭＯＳ２１４−０を介してバッファ２１６−０の入力に接続されている。
【００７０】
バッファ２１５−０の出力は欠陥カラムアドレス／ＦＡ０に，バッファ２１６−０の出力は欠陥カラムアドレスＦＡ０に各々接続されている。／ＦＡ１とＦＡ１，…，及び／ＦＡｎとＦＡｎに関するビット情報を記憶するサブヒューズＲＯＭ１１−１〜１１−ｎも同様の構成をとる。
【００７１】
以上のように構成されるヒューズＲＯＭ２１０によれば，ブロックセレクト信号ＢＳＬ１及びＢＳＬ２に応じてメモリアレイ２５０−１及び２５０−２に関する欠陥カラムアドレス情報を，選択的に欠陥カラムアドレス線／ＦＡ０，ＦＡ０，…，／ＦＡｎ，ＦＡｎに出力することが可能である。
【００７２】
以下では，メモリアレイ２５０−１に関してＣＬ１が欠陥カラムアドレスとしてヒューズＲＯＭ２１０に記憶されており，メモリアレイ２５０−２に関してはＣＬ０が欠陥アドレスとしてヒューズＲＯＭ２１０に記憶されている場合を例に，読み出し時の冗長置換動作を説明する。
【００７３】
まず，メモリアレイ２５０−１について説明する。ワード線ＷＬ−１が活性化され，当該メモリセル２５５−１−０〜２５５−１−ｎ，２５５−１−Ｒの情報がビット線２５２−１−０〜２５２−１−ｎ，２５２−１−Ｒ上に読み出される。その後，所定のタイミングでセンスアンプ２５４−１−０〜２５４−１−ｎ，２５４−１−Ｒが活性化され，ビット線２５２−１−０〜２５２−１−ｎ，２５２−１−Ｒ上に現れた微小量の電位差が増幅される。
【００７４】
ブロックセレクト信号ＢＳＬ１が活性化されると，欠陥カラムアドレス線にはメモリアレイ２５０−１に関しての欠陥カラムアドレス情報であるＣＬ１のアドレスが出力されるので，カラムアドレスＣＬ１に対応する論理積回路２６０−１の出力２６１−１はハイレベルとなり，出力２６１−１の反転信号が入力される論理積回路２７０−１を不活性にする。
【００７５】
一方，一致回路２３０の出力はハイレベルとなり，冗長カラム線ＲＣＬは活性化される。冗長カラム線ＲＣＬとブロックセレクト信号ＢＳＬ１が入力される論理積回路２５６−１−Ｒの出力がハイレベルとなり，当該カラムスイッチ２５３−１−Ｒを介して，ビット線対２５２−１−ＲのデータをデータバスＤＢ−１に転送する。
【００７６】
次いで，メモリアレイ２５０−２について説明する。ワード線ＷＬ−２が活性化され，当該メモリセル２５５−２−１〜２５５−２−ｎ，２５５−２−Ｒの情報がビット線２５２−２−０〜２５２−２−ｎ，２５２−２−Ｒ上に読み出される。その後，所定のタイミングでセンスアンプ２５４−２−０〜２５４−２−ｎ，２５４−２−Ｒが活性化され，ビット線２５２−２−０〜２５２−２−ｎ，２５２−２−Ｒ上に現れた微小量の電位差が増幅される。
【００７７】
ブロックセレクト信号ＢＳＬ２が活性化されると，欠陥カラムアドレス線にはメモリアレイ２５０−２に関しての欠陥カラムアドレス情報であるＣＬ０のアドレスが出力されるので，カラムアドレスＣＬ０に対応する論理積回路２６０−０の出力２６１−０はハイレベルとなり，出力２６１−０の反転信号が入力される論理積回路２７０−０を不活性にする。
【００７８】
一方，一致回路２３０の出力はハイレベルとなり，冗長カラム線ＲＣＬは活性化される。冗長カラム線ＲＣＬとブロックセレクト信号ＢＳＬ２が入力される論理積回路２５６−２−Ｒの出力がハイレベルとなり，当該カラムスイッチ２５３−２−Ｒを介して，ビット線対２５２−２−ＲのデータをデータバスＤＢ−２に転送する。
【００７９】
本実施の形態にかかる冗長回路２００によれば，カラム線ＣＬ０〜ＣＬｎ及び冗長カラム線ＲＣＬが２のメモリアレイ２５０−１，２５０−２に共有される場合には，メモリアレイ毎にプログラミングされたヒューズＲＯＭ２１０の情報をブロックセレクト信号で選択して１組の欠陥カラムアドレス線に出力することができるので，欠陥カラムアドレス線本数を低減することができ，パターン面積を小さくすることが可能である。
【００８０】
以上，添付図面を参照しながら本発明にかかる冗長回路の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００８１】
例えば，上記発明の第２の実施の形態では，２のメモリアレイを有する冗長回路の一例について説明したが，本発明はこれに限定されない。３以上のメモリアレイを有する冗長回路であっても同様に本発明は適用可能である。
【００８２】
【発明の効果】
本発明の冗長回路によれば，ヒューズＲＯＭに欠陥カラムアドレスがいったんプログラミングされると欠陥カラム線が活性されることがないので従来の冗長回路の場合のように冗長カラム線の活性化を遅延させる必要がない。従って冗長カラム線活性化の際のアクセス遅延をなくすことが可能である。
【００８３】
本発明の冗長回路によれば，カラム線が複数のメモリアレイに共有される場合には，メモリアレイ毎にプログラミングされたヒューズＲＯＭの情報をブロック選択信号で選択して１組の欠陥カラムアドレス線に出力することができるので，欠陥カラムアドレス線本数が低減できパターン面積を小さくすることが可能である。
【００８４】
本発明の冗長回路によれば，上記の冗長回路の効果を併せ持つことが可能である。すなわち，冗長カラム線活性化の際のアクセス遅延をなくすことが可能であり，さらに，欠陥カラムアドレス線本数が低減できパターン面積を小さくすることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる冗長回路を示す説明図である。
【図２】本発明の第２の実施の形態にかかる冗長回路を示す説明図である。
【図３】図２の冗長回路に用いられるヒューズＲＯＭの説明図である。
【図４】従来の冗長回路の説明図である。
【図５】図４の冗長回路に用いられるヒューズＲＯＭの説明図である。
【図６】一致回路の説明図である。
【符号の説明】
１００ 冗長回路
１１０ ヒューズＲＯＭ
１１１−Ｍ メインヒューズＲＯＭ
１１１−０〜１１１−ｎ サブヒューズＲＯＭ
１１２−Ｍ，１１２−０〜１１２−ｎ ヒューズＲＯＭセル
１１３−Ｍ，１１３−０〜１１３−ｎ ヒューズ
１１４−Ｍ，１１４−０〜１１４−ｎ インバータ
１１５−Ｍ，１１５−０〜１１５−ｎ インバータ
１１６−Ｍ，１１６−０〜１１６−ｎ ＰＭＯＳ
１１７−Ｍ，１１７−０〜１１７−ｎ ＰＭＯＳ
１１８−Ｍ，１１８−０〜１１８−ｎ 論理積回路
１１９−Ｍ，１１９−０〜１１９−ｎ 論理積回路
１２０ カラムアドレスバッファ
１３０ 一致回路
１３１−０〜１３１−ｎ，１３２−０〜１３２−ｎ 論理積回路
１３３−０〜１３３−ｎ 論理和回路
１３４ 論理積回路
１３５ 論理積回路の出力
１４０ ロウデコーダ
１５０ メモリアレイ
１５２−０〜１５２−ｎ，１５２−Ｒ ビット線対
１５３−０〜１５３−ｎ，１５３−Ｒ カラムスイッチ
１５４−０〜１５４−ｎ，１５４−Ｒ センスアンプ
１５５−０〜１５５−ｎ，１５５−Ｒ メモリセル
１６０−０〜１６０−ｎ 論理積回路
１６１−０〜１６１−ｎ 論理積回路の出力ノード
１７０−０〜１７０−ｎ 論理積回路
／ＦＡ０，ＦＡ０〜／ＦＡｎ，ＦＡｎ 欠陥カラムアドレス
／ＡＹ０，ＡＹ０〜／ＡＹｎ，ＡＹｎ カラムアドレス
ＣＬ０〜ＣＬｎ カラム線
ＲＣＬ 冗長カラム線
ＤＢ データバス
ＷＬ ワード線
Claims (2)
- 冗長回路において：
外部から入力されるカラムアドレスを検知増幅し，カラムアドレス信号を出力するカラムアドレスバッファと；
前記カラムアドレス信号に応じて出力線群のうちのいずれか１の出力線を選択するデコード手段と；
複数のメモリアレイブロックと；
ヒューズを切断することにより前記複数のメモリアレイブロックの欠陥カラムアドレスを記憶し，欠陥カラムアドレス信号を出力するヒューズＲＯＭと；
冗長線と接続され，前記欠陥カラムアドレスの各ビットの情報と，前記カラムアドレスの各ビットの情報とが一致するか否かを判定する一致判定手段と；
前記ヒューズＲＯＭに記憶された複数のメモリアレイブロックの欠陥カラムアドレスのうちの１のメモリアレイブロックの欠陥カラムアドレスを選択するとともに，該メモリアレイブロックのみを活性化する選択手段と，
を備えたことを特徴とする，冗長回路。 - 冗長回路において：
外部から入力されるカラムアドレスを検知増幅し，カラムアドレス信号を出力するカラムアドレスバッファと；
前記カラムアドレス信号に応じて第１の出力線群のうちのいずれか１の出力線を選択する第１のデコード手段と；
複数のメモリアレイブロックと；
ヒューズを切断することにより前記複数のメモリアレイブロックの欠陥カラムアドレスを記憶し，欠陥カラムアドレス信号を出力するヒューズＲＯＭと；
前記欠陥カラムアドレス信号に応じて第２の出力線群のうちのいずれか１の出力線を選択し，対応する前記第１のデコード手段の出力線を不活性にする第２のデコード手段と；
冗長線と接続され，前記欠陥カラムアドレスの各ビットの情報と，前記カラムアドレスの各ビットの情報とが一致するか否かを判定する一致判定手段と；
前記ヒューズＲＯＭに記憶された複数のメモリアレイブロックの欠陥カラムアドレスのうちの１のメモリアレイブロックの欠陥カラムアドレスを選択するとともに，該メモリアレイブロックのみを活性化する選択手段と，
を備えたことを特徴とする，冗長回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21517098A JP3638214B2 (ja) | 1998-07-30 | 1998-07-30 | 冗長回路 |
| US09/357,927 US6337815B1 (en) | 1998-07-30 | 1999-07-21 | Semiconductor memory device having redundant circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21517098A JP3638214B2 (ja) | 1998-07-30 | 1998-07-30 | 冗長回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000048589A JP2000048589A (ja) | 2000-02-18 |
| JP3638214B2 true JP3638214B2 (ja) | 2005-04-13 |
Family
ID=16667829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21517098A Expired - Lifetime JP3638214B2 (ja) | 1998-07-30 | 1998-07-30 | 冗長回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6337815B1 (ja) |
| JP (1) | JP3638214B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002008390A (ja) * | 2000-06-16 | 2002-01-11 | Fujitsu Ltd | 冗長セルを有するメモリデバイス |
| KR100414738B1 (ko) * | 2001-12-21 | 2004-01-13 | 주식회사 하이닉스반도체 | 퓨즈를 이용한 비트라인 센싱 제어 장치 |
| JP4376161B2 (ja) | 2004-02-05 | 2009-12-02 | Ｏｋｉセミコンダクタ株式会社 | 冗長救済回路 |
| JP4102338B2 (ja) * | 2004-07-20 | 2008-06-18 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975597A (en) | 1987-12-09 | 1990-12-04 | Texas Instruments Incorporated | Column select circuit |
| JPH0748316B2 (ja) * | 1988-05-30 | 1995-05-24 | 日本電気株式会社 | デュアルポートメモリ回路 |
| JP2900451B2 (ja) * | 1989-11-30 | 1999-06-02 | ソニー株式会社 | メモリ装置 |
| JP2782948B2 (ja) * | 1990-11-16 | 1998-08-06 | 日本電気株式会社 | 半導体メモリ |
| JP2629463B2 (ja) * | 1991-01-25 | 1997-07-09 | 日本電気株式会社 | 半導体記憶回路 |
| US5740114A (en) * | 1992-03-23 | 1998-04-14 | Matsushita Electric Industrial Co., Ltd. | Redundant memory cell selecting circuit having fuses coupled to memory cell group address and memory cell block address |
| JPH0620494A (ja) * | 1992-06-30 | 1994-01-28 | Hitachi Ltd | 半導体記憶装置 |
| JP2885600B2 (ja) * | 1993-03-29 | 1999-04-26 | 株式会社東芝 | 半導体集積回路 |
| JP3553138B2 (ja) | 1994-07-14 | 2004-08-11 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5640365A (en) * | 1994-09-09 | 1997-06-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a decoding peripheral circuit for improving the operation frequency |
| JPH0883496A (ja) | 1994-09-09 | 1996-03-26 | Fujitsu Ltd | 半導体記憶装置 |
| US5555212A (en) * | 1994-09-19 | 1996-09-10 | Kabushiki Kaisha Toshiba | Method and apparatus for redundancy word line replacement in a semiconductor memory device |
-
1998
- 1998-07-30 JP JP21517098A patent/JP3638214B2/ja not_active Expired - Lifetime
-
1999
- 1999-07-21 US US09/357,927 patent/US6337815B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000048589A (ja) | 2000-02-18 |
| US6337815B1 (en) | 2002-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6144593A (en) | Circuit and method for a multiplexed redundancy scheme in a memory device | |
| JP3763085B2 (ja) | 半導体メモリ装置の列冗長回路 | |
| US5491664A (en) | Flexibilitiy for column redundancy in a divided array architecture | |
| US7251173B2 (en) | Combination column redundancy system for a memory array | |
| US5379259A (en) | Semiconductor memory device | |
| EP0920024B1 (en) | Semiconductor memory device having a plurality of banks | |
| JP3638214B2 (ja) | 冗長回路 | |
| KR100399806B1 (ko) | 반도체 메모리 | |
| US10971212B2 (en) | Memory chip and control method thereof | |
| US5898638A (en) | Latching wordline driver for multi-bank memory | |
| US6728159B2 (en) | Flexible multibanking interface for embedded memory applications | |
| JP3279787B2 (ja) | 半導体記憶装置 | |
| US6937537B2 (en) | Semiconductor memory with address decoding unit, and address loading method | |
| JPH01125799A (ja) | 半導体記憶装置 | |
| JP2003151295A (ja) | 半導体装置 | |
| US6101141A (en) | Integrated memory | |
| JP2848451B2 (ja) | 半導体メモリ | |
| US20080084771A1 (en) | Semiconductor device | |
| JP3512957B2 (ja) | 半導体記憶装置 | |
| JP2000076885A (ja) | 半導体メモリ装置 | |
| KR100295122B1 (ko) | 균일한 배치를 가진 리던던시 메모리셀을 채용한 반도체메모리장치 | |
| JP2000021190A (ja) | 半導体記憶装置 | |
| US20120051131A1 (en) | Efficient method of replicate memory data with virtual port solution | |
| JP3930198B2 (ja) | 半導体集積回路 | |
| KR100396967B1 (ko) | 메모리 뱅크를 가진 반도체 메모리 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040701 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041004 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050104 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050107 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120121 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120121 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130121 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |