JP4376161B2

JP4376161B2 - 冗長救済回路

Info

Publication number: JP4376161B2
Application number: JP2004288737A
Authority: JP
Inventors: 豊岡
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-02-05
Filing date: 2004-09-30
Publication date: 2009-12-02
Anticipated expiration: 2024-09-30
Also published as: US7075837B2; US20050185481A1; KR20060042868A; KR101129598B1; JP2005251371A; CN1652250B; CN1652250A

Description

本発明は、Dynamic Random Access Memory（DRAM）等の半導体記憶装置において、高周波数でも安定した動作を得られる冗長救済回路に関するものである。

半導体記憶装置は、左右方向に延在する複数のワード線と上下方向に延在する複数のビット線からなる、メモリセルアレイと呼ばれる格子状の配線構造を有している。そして、ワード線とビット線の各交点にそれぞれ記憶用の素子を設け、これをワード線及びビット線で操作する。

ところで、大容量の半導体記憶装置を量産する場合、半導体記憶装置内には多数のビット線の数があるので、各ビット線に全く問題がなく製造することは困難である。そこで、ビット線に問題が生じた場合に備えて、予め予備のビット線を他のビット線と並列に配置しておく。もしビット線に問題が生じた場合は、問題が生じたビット線が使用されないように回路を変更し、予備のビット線が使用されるようにする。回路の変更はあらかじめ回路内に配置したヒューズを切断することによって行う。これによって、半導体記憶装置製造の歩留まり低下を防いでいる。このことは、下記に挙げた特許文献１に記載されている。
特開２０００−４８５８９

近年の半導体記憶装置の大容量化によって、半導体記憶装置内にあるビット線の数は急増している。これに伴って、各ビット線に対応するヒューズの数も増加する。ヒューズは通常の配線に比べて高抵抗なため、ヒューズを多数直列接続した配線の抵抗は増加する。ゆえに、そのような配線に入力された信号はすばやく伝わらない。したがって、高周波数の動作に対応が困難になるという問題が生じる。

以上の課題を解決するために、本発明の第１の実施例の冗長救済回路は、アレイ選択回路、アドレスデコード回路、ビット線選択回路を有し、アレイ選択回路は、第１及び第２インバータ、第１及び第２トランジスタ、複数の冗長救済ヒューズ、遮断ヒューズからなり、第１及び第２トランジスタは互いに並列接続され、いずれも一方の主電極が電源端子に接続されており、第１インバータは、入力端子が第２トランジスタの他方の主電極に、主力端子記第２トランジスタの制御電極に接続され、第２インバータは、入力端子が第１トランジスタの制御電極に、出力端子が第１トランジスタの他方の主電極に接続され、複数の冗長救済ヒューズは、第２インバータの出力端子と第１トランジスタの他方の主電極との間に直列に配置され、遮断ヒューズは、第２インバータの出力端子と第１トランジスタの他方の主電極との間に、冗長救済ヒューズと並列に配置され、アドレスデコード回路はアドレスデコーダを有し、アドレスデコード回路は、アレイ選択回路における冗長救済ヒューズ間の電位を受けて、アドレスデコーダからの信号をビット線選択回路に選択的に出力することを特徴とする。

また、本発明の第２の実施例の冗長救済回路は、アレイ選択回路、アドレスデコード回路、ビット線選択回路を有し、アレイ選択回路は、第１及び第２及び第３インバータ、第１及び第２トランジスタ、複数の冗長救済ヒューズ、遮断ヒューズからなり、第１及び第２トランジスタは互いに並列接続され、いずれも一方の主電極が電源端子に接続されており、第１インバータは、入力端子が第２トランジスタの他方の主電極に、主力端子が第２トランジスタの制御電極に接続され、第２インバータは、入力端子が第１トランジスタの制御電極に、出力端子が第１トランジスタの他方の主電極に接続され、第３インバータは、入力端子が第１トランジスタの制御電極に、出力端子が第１トランジスタの他方の主電極に遮断ヒューズを介して接続され、複数の冗長救済ヒューズは、第２インバータの出力端子と前記第１トランジスタの他方の主電極との間に直列に配置され、アドレスデコード回路はアドレスデコーダを有し、アドレスデコード回路は、アレイ選択回路における冗長救済ヒューズ間の電位を受けて、アドレスデコーダからの信号をビット線選択回路に選択的に出力することを特徴とする。

本発明は以上のように、ヒューズを有する配線と並列に別の配線を配置したので、ヒューズの増加による配線抵抗の増加の影響をほとんど受けない。したがって、高周波数の動作にも容易に対応できる。

（基本となる回路の詳細な説明）
図１は本発明の基本となる冗長救済回路を示す回路図である。また、図６は冗長救済回路に接続されたメモリセルアレイ（アレイ）を示す図である。本発明の実施例を説明する前に、まず、基本となる冗長救済回路について、図１及び図６を用いて詳しく説明する。

基本となる冗長救済回路は、アレイ選択回路、アドレスデコード回路、ビット線選択回路からなる。なお、説明を簡単にするために、ビット線の数は３本であり、これとは別に予備のビット線が１本あるとする。

アレイ選択回路は、図６に開示した、複数のワード線及び複数のビット線からなるアレイを作動させるための回路である。
アレイ選択回路は、第１トランジスタたるP型トランジスタ（PTr）000及び010、第２トランジスタたるPTr001及び011、第１インバータ002及び012、第２インバータ003及び013、冗長救済ヒューズ（FUSE）00〜02及び10〜12、NAND回路（NAND）10〜12、以上よりなる。

PTr000と001、PTr010と011は、一方の主電極同士及び他方の主電極同士が接続されており、さらに、いずれも一方の主電極が電源端子VDDに接続されている。インバータ002はPTr001に、インバータ012はPTr011にそれぞれ接続されており、いずれも入力端子が他方の主電極に、出力端子が制御電極に接続されている。一方、インバータ003はPTr000に、インバータ013はPTr010にそれぞれ接続されており、いずれも入力端子が制御電極に、出力端子が他方の主電極に接続されている。

そして、インバータ003の出力端子とPTr000の他方の主電極との間、インバータ013の出力端子とPTr010の他方の主電極との間には、それぞれFUSE00〜02、FUSE10〜12が直列に接続されている。また、NAND10〜12はそれぞれ２本の入力端子を有している。NAND10の一方の入力端子はFUSE00とFUSE01に直接接続されており、他方の入力端子はFUSE10とFUSE11に直接接続されている。NAND11、12もNAND10と同様に、２つの入力端子が対応するFUSEに直接接続されている。
つまり、アレイ選択回路は相似の回路２つからなる構造を有していることになる。

一方、アドレスデコード回路は、アレイ内のビット線を特定する信号（アドレスデコード信号）を受け、この信号を特定のビット線に送るための回路である。
アドレスデコード回路は、プリデコード信号線0〜M、アドレスデコーダ0〜2、インバータ0〜5、トランスファゲート0〜5、第３トランジスタたるPTr0、2、4、6、第４トランジスタたるPTr1、3、5、7からなる。

インバータ0の入力端子はNAND10の出力端子に接続されている。
インバータ3の入力端子は、インバータ0の出力端子、トランスファゲート0のP型制御電極、トランスファゲート1のN型制御電極、PTr2の制御電極に接続されている。また、インバータ3の出力端子は、トランスファゲート0のN型制御電極、トランスファゲート1のP型制御電極、PTr1の制御電極に接続されている。

トランスファゲートは、0と1、2と3、4と5が、それぞれ２つづつ対になっている。トランスファゲート0の一方の主電極は次に説明するカラム選択回路のインバータ6の入力端子に接続され、他方の主電極はトランスファゲート1の一方の主電極に接続されている。さらに、トランスファゲート1の他方の主電極はカラム選択回路のインバータ7の入力端子に接続されている。

アドレスデコーダ0はM個の入力端子を有するNANDである。アドレスデコーダ0の出力端子は、トランスファゲート0の他方の主電極及びトランスファゲート1の一方の主電極に接続されており、各入力端子は各プリデコード信号線0〜Mに接続されている。

PTr0の制御電極は接地端子VSSに接続されている。PTr1の一方の主電極は電源端子VDDに接続されている。PTr0の一方の主電極とPTr1の他方の主電極は接続されている。そして、PTr0の他方の主電極はカラム選択回路のインバータ6の入力端子に接続されている。

以上、トランスファゲート0と1、インバータ0、3、6、7、アドレスデコーダ0、PTr0〜2の接続関係について説明した。トランスファゲート2と3、インバータ1、4、7、8、アドレスデコーダ1、PTr2〜4の接続関係についても同様である。また、トランスファゲート4と5、インバータ2、5、8、9、アドレスデコーダ2、PTr4〜6の接続関係についても同様である。ただし、PTr2、4の制御端子はインバータ3、4の入力端子にそれぞれ接続されている。また、PTr7の一方の主電極は電源端子VDDに、他方の主電極はPTｒ6の一方の主電極に、制御端子は接地端子VSSにそれぞれ接続されている。

そして、カラム選択回路は、アドレスデコード回路からの信号を受けて、特定のビット線を作動させるための回路である。
カラム選択回路は、インバータ6〜9、カラムドライバ線YCLK及びカラムドライバ0〜3からなる。
カラムドライバ0には、カラムドライバ線YCLKとインバータ6からの出力が入力される。さらに、カラム選択信号を図１及び図６に示したビット線0に出力する。カラムドライバ1〜3、インバータ7〜9についても接続関係は同様である。
ビット線0〜3は、アレイ0及び1に共通であり、アレイ0及び1を貫通するように配置されている。

図２は、従来の冗長救済回路の動作を示すタイミングチャートである。従来の状況救済回路の動作について、図１、図２、図６を用いて説明する。まず、ビット線に問題がなく、予備ビット線を使用しない場合において、アレイ0を動作させる例について説明する。

初期状態では、アレイ選択アドレス信号0及び1はいずれもLレベルである。まず、アレイ選択アドレス信号0がHレベルになり、これがPTr000の制御電極及びインバータ003の入力端子に入力される。すると、PTr000がOFFし、インバータ003からLレベルが出力される。インバータ003から出力されたLレベルはFUSE00〜02を介してインバータ002へ伝わり、インバータ002からHレベルが出力され、PTr001もOFFする。ゆえに、電源端子VDDからのHレベルの供給が遮断され、インバータ003から出力されるLレベルを受けてFUSE00〜02の電位は全てLレベルとなる。したがって、NAND10〜12の片方の入力端子がLレベルになるので、NAND10〜12の出力はHレベルとなる。

NAND10からのHレベル出力を受けて、インバータ0からはLレベルが出力される。さらに、インバータ0からのLレベル出力を受けて、インバータ3からはHレベルが出力される。さらに、インバータ0及び3からそれぞれ出力される電位を受けて、トランスファゲート0はONし、トランスファゲート1は OFFする。つまり、アドレスデコーダからの信号がインバータ7に出力されず、インバータ6に出力される状態となる。

アドレスデコーダ0は初期状態においてHレベルを出力しているが、プリデコード信号線0〜Mからの信号を受けて、Lレベルを出力する。このLレベルは、トランスファゲート1で遮断され、トランスファゲート0を通過して、インバータ6に供給される。すると、インバータ6はHレベルを出力する。
インバータ6からのHレベルはカラムドライバ線YCLKのHレベル信号と共にカラムドライバ0に供給されることによって、カラムドライバ0はカラム選択信号をビット線0に出力する。

なお、上記の説明では、NAND10に接続されたアドレスデコード回路及びカラム選択回路の動作についてのみ説明したが、NAND11〜12に接続されたアドレスデコード回路及びカラム選択回路も同様の動作をする。したがって、アドレスデコーダ1からのLレベル信号はインバータ7を介してカラムドライバ１に供給され、アドレスデコーダ2からのLレベル信号はインバータ8を介してカラムドライバ2に供給される。

次に、アレイ0中のビット線1に問題が生じた場合について説明する。
アレイ0中のビット線1に問題が生じた場合は、FUSE01を切断し、予備のビット線3を使用することになる。

初期状態では、アレイ選択アドレス信号0及び1はいずれもLレベルである。まず、アレイ選択アドレス信号0がHレベルになり、これがPTr000の制御電極及びインバータ003の入力端子に入力される。すると、PTr000がOFFし、インバータ003からLレベルが出力される。ただし、FUSE01が切断されているので、インバータ002から出力されるLレベルはFUSE01を超えて伝わらない。ゆえに、インバータ002の入力は相変わらずHレベルのままであるため、インバータ002の出力はLレベルとなり、PTr001はONしたままである。よって、接地端子VDDからのHレベルの供給が遮断されず、インバータ003からのLレベルを受けてLレベルとなるFUSEは、FUSE00のみとなる。FUSE未切断の場合と同様、NAND10の片方の入力端子がLレベルになるので、NAND10の出力はHレベルとなる。よって、NAND10に接続されたアドレスデコード回路とカラム選択回路の動作は、FUSE01が切断されていない場合と変わらない。しかし、NAND11の入力端子は双方ともHレベルなので、NAND11からはLレベルが出力される。

NAND11からのLレベル出力を受けて、インバータ1からはHレベルが出力される。さらに、インバータ1からのHレベル出力を受けて、インバータ4からはLレベルが出力される。さらに、インバータ1及び4からそれぞれ出力される電位を受けて、トランスファゲート2はOFFし、トランスファゲート3は ONする。つまり、アドレスデコーダからの信号がインバータ7に出力されず、インバータ8に出力される状態となる。

アドレスデコーダ1は初期状態においてHレベルを出力しているが、プリデコード信号線0〜Mからの信号を受けて、Lレベルを出力する。このLレベルは、トランスファゲート2で遮断され、トランスファゲート3を通過して、インバータ8に供給される。すると、インバータ8はHレベルを出力する。
インバータ8からのHレベルはカラムドライバ線YCLKのHレベル信号と共にカラムドライバ2に供給されることによって、カラムドライバ2はカラム選択信号をビット線2に出力する。

一方、インバータ0からの出力たるLレベルがPTr2の制御電極に入力され、PTr2はONする。また、インバータ4からの出力たるLレベルがPTr3の制御端子に入力され、PTr3もONする。したがって、電源端子VDDからHレベルがインバータ10に入力され、インバータ7からLレベル信号がカラムドライバ1に入力される。よって、カラムドライバ線YCLK がHレベルになっても、カラムドライバ1はカラム選択信号を出力しない。

また、NAND11に接続されたアドレスデコード回路及びカラム選択回路も同様の動作をするので、アドレスデコーダ2からのLレベル信号はインバータ9を解してカラムドライバ3に供給される。

以上、アレイ0を動作させる例について説明したが、アレイ1を動作させる場合は、アレイ選択アドレス信号1を作動させればよい。FUSE10〜12は未切断なので、FUSE00〜02の切断の有無に関係なくアレイ1を冗長救済のない状態で作動させることができる。また、アレイ1に問題が生じた場合は、FUSE10〜12のいずれかを切断する。つまり、問題が生じたアレイに応じて切断するFUSEを選択し、かつ、動作させるアレイに応じて動作させるアレイ選択アドレス信号を選択することによって、問題が生じたアレイに応じた冗長救済が可能になる。

（第１の実施例）
図４は、本発明の第１の実施例を示す回路図である。以下、本発明の第1の実施例を図４を用いて説明する。

第１の実施例の回路構成は、基本となる回路と基本的には同じである。基本となる回路においては、インバータ003の出力端子とPTr000の他方の主電極が、FUSE00〜02を介して接続されている。これに対して本発明の第１の実施例においては、インバータ003の出力端子とPTr000の他方の主電極が、遮断ヒューズ（FUSE）R0を介しても接続されている。FUSE00〜02とFUSER0は並列接続関係にある。

同様に、インバータ013の出力端子とPTr010の他方の主電極が、FUSE10〜12を介してばかりではなく、遮断FUSER1を介しても接続されている。当然、FUSE10〜12とFUSER1は並列接続関係にある。

続いて、図４を用いて第１の実施例の動作を示す。
まず、ビット線に問題がなく、予備のビット線3を使用しない場合の動作は、従来回路の動作と基本的には同じである。まず、アレイ選択アドレス信号0がHレベルになる。すると、PTr000がOFFし、インバータ003からLレベルが出力されるので、インバータ002からHレベルが出力され、PTr001もOFFする。したがって、VDDからのHレベルの供給が遮断され、インバータ003からのLレベルを受けてFUSE00〜02の電位は全てLレベルとなる。

ただし、第１の実施例の場合は、インバータ003の出力端子とPTr000の他方の主電極が、遮断FUSEROを介しても接続されている。FUSEROが配置された配線にはFUSEが１つしかないので、配線抵抗が小さい。したがって、配線抵抗の影響をほとんど受けず、インバータ003からのLレベルがすばやくインバータ002に伝わる。
以後の動作は従来回路と同じである。インバータ003からのLレベルを受けて、NAND10〜12の片方の入力端子がLレベルになるので、NAND10〜12からの出力はHレベルとなる。

次に、アレイ0中のビット線1に問題が生じたため、FUSE01を切断し、予備のビット線3を使用する場合について説明する。
アレイ0中のビット線１に問題が生じた場合は、従来回路と同様、FUSE01を切断する。ただし、本発明の第１の実施例では、さらにFUSER0をも切断する。これによって、インバータ003からの信号がFUSE01を越えて伝わらなくなる。以後の動作は基本となる回路と同様である。

以上説明したように、本発明の第１の実施例では、冗長救済ヒューズを有する配線と並列に低抵抗の配線を並列接続したので、インバータ003及び013からの出力が配線をすばやく伝わる。よって、高周波数の動作にも対応できる冗長救済回路を得ることができる。

（第２の実施例）
図５は、本発明の第２の実施例を示す回路図である。以下、本発明の第２の実施例を図５を用いて説明する。

第２の実施例の回路構成は、基本となる回路と基本的には同じである。基本となる回路との相違点は、インバータ004及び遮断ヒューズ（FUSE）R0を新たに有し、PTr000の制御端子がインバータ004の入力端子に接続され、インバータ004の出力端子がPTr000の他方の主電極にFUSER0を介して接続されている点である。
さらに、インバータ014及びFUSER1を新たに有し、PTr010の制御端子がインバータ014の入力端子に接続され、インバータ014の出力端子がPTr010の他方の主電極にFUSER1を介して接続されている。

続いて、図５を用いて第２の実施例の動作を示す。
まず、ビット線に問題がなく、予備のビット線3を使用しない場合の動作は、従来回路の動作と基本的には同じである。まず、アレイ選択アドレス信号0がHレベルになる。すると、PTr000がOFFし、インバータ003からLレベルが出力されるので、インバータ002からHレベルが出力され、PTr001もOFFする。したがって、VDDからのHレベルの供給が遮断され、インバータ003からのLレベルを受けてFUSE00〜02の電位は全てLレベルとなる。

ただし、第２の実施例の場合は、インバータ003の入力端子とPTr000の他方の主電極が、インバータ004及びFUSER0を介しても接続されている。インバータ004及びFUSER0を介してPTr000へと至る配線にはFUSEが１つしかないので、配線抵抗が小さい。したがって、インバータ003からのLレベルがインバータ002に伝わる前に、インバータ004からのLレベルが配線抵抗の影響をほとんど受けずにすばやくインバータ002に伝わる。
以後の動作は従来回路と同じである。インバータ003及びインバータ004からのLレベルを受けて、NAND10〜12の片方の入力端子がLレベルになるので、NAND10〜12からの出力はHレベルとなる。

次に、アレイ0中のビット線1に問題が生じたため、FUSE01を切断し、予備のビット線3を使用する場合について説明する。
アレイ0中のビット線１に問題が生じた場合は、従来回路と同様、FUSE01を切断する。ただし、本発明の第２の実施例では、さらにFUSER0をも切断する。これによって、インバータ003からの出力がFUSE01を越えて伝わらなくなると同時に、インバータ004からの出力もFUSER0を越えて伝わらなくなる。以後の動作は基本となる回路と同様である。

以上説明したように、本発明の第２の実施例は、第１の実施例と同様の効果を奏する。また、第１の実施例のように、遮断ヒューズを有する配線を冗長救済ヒューズを有する配線と並列に配置する必要がないので、回路の面積を減少させることができる。

基本となる冗長救済回路を示す回路図である。基本となる冗長救済回路における冗長未救済時の動作を示すタイミングチャートである。基本となる冗長救済回路における冗長救済時の動作を示すタイミングチャートである。本発明の第１の実施例を示す回路図である。本発明の第２の実施例を示す回路図である。ビット線とメモリセルアレイとの関係を示す図である。

符号の説明

000、010：第１トランジスタ
001、011：第２トランジスタ
002、012：第１インバータ
003、013：第２インバータ
00〜02、10〜12：冗長救済ヒューズ
R0、R1：遮断ヒューズ
9〜11：NAND回路
0〜M：プリデコード信号線
0〜2：アドレスデコーダ
0〜9：インバータ
0〜5：トランスファゲート
0、2、4、6：第３トランジスタ
1、3、5、7：第４トランジスタ
YCLK：カラムドライバ線
0〜3：カラムドライバ

Claims

アレイ選択回路、アドレスデコード回路、ビット線選択回路を有し、
前記アレイ選択回路は、第１及び第２インバータ、第１及び第２トランジスタ、複数の冗長救済ヒューズ、遮断ヒューズからなり、
前記第１及び第２トランジスタは、一方の主電極同士及び他方の主電極同士が接続され、さらに、いずれも一方の主電極が電源端子に接続されており、
前記第１インバータは、入力端子が前記第２トランジスタの他方の主電極に、出力端子が前記第２トランジスタの制御電極に接続され、
前記第２インバータは、入力端子が前記第１トランジスタの制御電極に、出力端子が前記第１トランジスタの他方の主電極に接続され、
前記複数の冗長救済ヒューズは、前記第２インバータの出力端子と前記第１トランジスタの他方の主電極との間に直列に配置され、
前記遮断ヒューズは、前記第２インバータの出力端子と前記第１トランジスタの他方の主電極との間に、前記冗長救済ヒューズと並列に配置され、
前記アドレスデコード回路は、アドレスデコーダを有し、
前記アドレスデコード回路は、前記アレイ選択回路における前記冗長救済ヒューズ間の電位を受けて、前記アドレスデコーダからの信号を前記ビット線選択回路に選択的に出力することを特徴とする冗長救済回路。
前記アレイ選択回路を複数有し、
前記アドレスデコード回路は、前記複数のアレイ選択回路からの前記電位をそれぞれ受けることを特長とする請求項１記載の冗長救済回路。
前記アドレスデコード回路は、NAND回路を以って前記複数のアレイ選択回路からの前記電位をそれぞれ受けることを特長とする請求項２記載の冗長救済回路。
２つのトランスファゲートを有し、
前記アレイ選択回路からの前記電位によって前記トランスファゲートを操作することによって、前記アドレスデコーダからの信号を前記ビット線選択回路に選択的に出力することを特徴とする請求項１記載の冗長救済回路。
第３トランジスタ及び第４トランジスタを有し、
前記第３及び第４トランジスタは互いに直列接続され、
前記第４トランジスタの一方の主電極は電源端子と接続され、
前記第３トランジスタの一方の主電極は前記第４トランジスタの他方の主電極に、他方の主電極は前記ビット線選択回路にそれぞれ接続され、
前記冗長救済ヒューズ及び前記遮断ヒューズの切断に応じて、前記電源端子の電位を前記ビット線選択回路に出力することを特徴とする請求項１記載の冗長救済回路。
アレイ選択回路、アドレスデコード回路、ビット線選択回路を有し、
前記アレイ選択回路は、第１及び第２及び第３インバータ、第１及び第２トランジスタ、複数の冗長救済ヒューズ、遮断ヒューズからなり、
前記第１及び第２トランジスタは、一方の主電極同士及び他方の主電極同士が接続され、さらに、いずれも一方の主電極が電源端子に接続されており、
前記第１インバータは、入力端子が前記第２トランジスタの他方の主電極に、出力端子が前記第２トランジスタの制御電極に接続され、
前記第２インバータは、入力端子が前記第１トランジスタの制御電極に、出力端子が前記第１トランジスタの他方の主電極に接続され、
前記第３インバータは、入力端子が前記第１トランジスタの制御電極に、出力端子が前記第１トランジスタの他方の主電極に前記遮断ヒューズを介して接続され、
前記複数の冗長救済ヒューズは、前記第２インバータの出力端子と前記第１トランジスタの他方の主電極との間に直列に配置され、
前記アドレスデコード回路はアドレスデコーダを有し、
前記アドレスデコード回路は、前記アレイ選択回路における前記冗長救済ヒューズ間の電位を受けて、前記アドレスデコーダからの信号を前記ビット線選択回路に選択的に出力することを特徴とする冗長救済回路。
前記アレイ選択回路を複数有し、
前記アドレスデコード回路は、前記複数のアレイ選択回路からの前記電位をそれぞれ受けることを特長とする請求項６記載の冗長救済回路。
前記アドレスデコード回路は、NAND回路を以って前記複数のアレイ選択回路からの前記電位をそれぞれ受けることを特長とする請求項７記載の冗長救済回路。
２つのトランスファゲートを有し、
前記アレイ選択回路からの前記電位によって前記トランスファゲートを操作することによって、前記アドレスデコーダからの信号を前記ビット線選択回路に選択的に出力することを特徴とする請求項６記載の冗長救済回路。
第３トランジスタ及び第４トランジスタを有し、
前記第３及び第４トランジスタは互いに直列接続され、
前記第４トランジスタの一方の主電極は電源端子と接続され、
前記第３トランジスタの一方の主電極は前記第４トランジスタの他方の主電極と、他方の主電極は前記ビット線選択回路にそれぞれ接続され、
前記冗長救済ヒューズ及び前記遮断ヒューズの切断に応じて、前記電源端子の電位を前記ビット線選択回路に出力することを特徴とする請求項６記載の冗長救済回路。