CN113381734A - 一种带复位且延时少的时钟锁存器电路及芯片 - Google Patents

Abstract

本发明公开了一种带复位且延时少的时钟锁存器电路及芯片，当所述时钟锁存器电路上电复位时，复位模块导通使所述时钟锁存器电路即时复位到需要的状态，避免因电路的输出状态不确定导致的时间和电流的消耗；当所述时钟锁存器电路上电复位后，复位模块关闭，若所述时钟锁存器电路处于数据传输状态时，传输门模块导通，数据锁存通路关闭，所述时钟锁存器电路的输出状态等于输入状态，避免电路因数据锁存通路导通导致存在打架的通路，减小电流的消耗和加快电路不同状态的切换速度；若所述时钟锁存器电路处于数据锁存状态时，传输门模块关闭，数据锁存通路连通，所述时钟锁存器电路的输出状态保持不变。

Description

一种带复位且延时少的时钟锁存器电路及芯片

技术领域

本发明涉及电子、微电子技术领域，尤其涉及的是一种带复位且延时少的时钟锁存器电路及芯片。

背景技术

在IC电路里面经常需要锁存数据，所以就催生latch（锁存器）电路。

传统的时钟latch电路一般采用如图1所示的方式实现：

当CLK=1，CLK_N=0时，OUT=IN（即电路处于数据传输状态）；当CLK=0，CLK_N=1时，OUT保持不变（即电路处于数据锁存状态）。

上述电路具有以下局限性：

1.上电复位时，out的状态不能确定（当CLK=0时，out的状态取决于b点的状态，因b点的状态有可能是1，也有可能是0（取决于传输门关闭前b点的状态），导致out的状态不能确定）；当CLK=1时，当IN和OUT的状态不同的时候,I0和I2会打架（即a点和b点的状态不相同，若b点的状态为1，b点的状态取反后传输到OUT（即OUT=0）输出，若此时a点的状态为0，因为CLK=1，所以a点的状态会通过传输门传输到b点（即b=0），但此时OUT的状态取反后又会回到b点（即b=1），就会导致打架的情况），虽然因为传输门的作用（因为传输门的输入端和输出端会有信号强弱的差异，一般认为传输门的输入端信号会强于传输门的输出端信号）使a点和b点的状态最后会变成相同，但需要消耗更长时间，消耗多余的电流；

2.上电复位后，CLK由0 变1的一瞬间（即电路处于数据传输状态），当IN和OUT的状态不同的时候,I0和I2会打架（与第1点的情况相同），使得切换需要消耗更长时间，消耗多余的电流，也会影响切换速度。

因此，现有的技术还有待于改进和发展。

发明内容

本发明的目的在于提供一种带复位且延时少的时钟锁存器电路及芯片，旨在解决现有技术中的一个或多个问题。

本发明的技术方案如下：本技术方案提供一种带复位且延时少的时钟锁存器电路，包括：

输入模块，用于输入信号；

传输门模块，用于使所述输入信号传输到电路输出端进行输出；

复位模块，用于使所述时钟锁存器电路进行复位；

锁存器模块，用于对数据进行传输或锁存，所述锁存器模块包括数据传输通路和数据锁存通路；

所述输入模块与传输门模块连接，传输门模块与复位模块连接，复位模块与数据传输通路的输入端连接，数据传输通路的输出端与数据锁存通路的输入端连接，数据锁存通路的输出端与数据传输通路的输入端连接，输入模块与数据锁存通路连接，传输门模块与数据锁存通路连接；当所述时钟锁存器电路上电复位时，复位模块导通使所述时钟锁存器电路即时复位到需要的状态；当所述时钟锁存器电路上电复位后，复位模块关闭，若所述时钟锁存器电路处于数据传输状态时，传输门模块导通，数据锁存通路关闭，所述时钟锁存器电路的输出状态等于输入状态，若所述时钟锁存器电路处于数据锁存状态时，传输门模块关闭，数据锁存通路连通，所述时钟锁存器电路的输出状态保持不变。

进一步地，所述输入模块包括第二mos管P2、第七mos管N2、第八mos管N3，所述第二mos管P2的漏极连接电源电压VCC，第二mos管P2的源极与第七mos管N2的漏极连接，第七mos管N2的源极与第八mos管N3的漏极连接，第八mos管N3的源极接地，第二mos管P2的栅极和第七mos管N2的栅极连接在一起后作为信号输入端IN，第八mos管N3的栅极连接使能信号por_b，第二mos管P2的源极和第七mos管N2的漏极连接在一起后与传输门模块连接。

进一步地，所述第二mos管P2为pmos管，第七mos管N2和第八mos管N3均为nmos管。

进一步地，所述传输门模块包括传输门，所述传输门的输入端与输入模块连接，传输门的输出端与复位模块连接，传输门的输出端与锁存器模块连接；所述传输门的其中一个门控制信号端连接时钟控制信号CLK，传输门的另一个门控制信号端连接时钟控制信号的相反信号CLK_N；所述传输门的其中一个门控制信号端、传输门的另一个门控制信号端均与锁存器模块连接。

进一步地，所述传输门模块由一个P沟道增强型pmos管和一个N沟道增强型nmos管并联而成。

进一步地，所述复位模块包括第五mos管，所述第五mos管的漏极连接电源电压VCC，第五mos管的栅极与锁存器模块连接，第五mos管的源极与锁存器模块连接，第五mos管的源极与传输门模块连接。

进一步地，所述第五mos管为pmos管或nmos管。

进一步地，所述锁存器模块包括数据传输通路和数据锁存通路，所述数据锁存通路包括第四mos管P4、第三mos管P3、第十一mos管N6、第十mos管N5、第九mos管N4，所述数据传输通路包括反相器I1，所述第四mos管P4的漏极连接电源电压VCC，第四mos管P4的栅极连接时钟控制信号CLK，第四mos管P4的源极与第三mos管P3的漏极连接，第三mos管P3源极与第十一mos管N6的漏极连接在一起后与复位模块连接，第三mos管P3源极与第十一mos管N6的漏极连接在一起后与传输门模块连接，第三mos管P3源极与第十一mos管N6的漏极连接在一起后与反相器I1的输入端连接；第三mos管P3栅极与第十一mos管N6的栅极连接在一起后作为信号输出端OUT，第三mos管P3栅极与第十一mos管N6的栅极连接在一起后与反相器I1的输出端连接；第十一mos管N6的源极与第十mos管N5的漏极连接，第十mos管N5的源极与第九mos管N4的漏极连接，第九mos管N4的源极接地，第十mos管N5栅极连接时钟控制信号的相反信号CLK_N，第九mos管N4的栅极连接使能信号por_b。

进一步地，所述第四mos管P4、第三mos管P3均为pmos管，第十一mos管N6、第十mos管N5、第九mos管N4均为nmos管。

本技术方案还提供一种芯片，包括如上述任一所述的带复位且延时少的时钟锁存器电路。

由上述可知，当所述时钟锁存器电路上电复位时，复位模块导通使所述时钟锁存器电路即时复位到需要的状态，避免因电路的输出状态不确定导致的时间和电流的消耗；当所述时钟锁存器电路上电复位后，复位模块关闭，若所述时钟锁存器电路处于数据传输状态时，传输门模块导通，数据锁存通路关闭，所述时钟锁存器电路的输出状态等于输入状态，避免电路因数据锁存通路导通导致存在打架的通路，减小电流的消耗和加快电路不同状态的切换速度；若所述时钟锁存器电路处于数据锁存状态时，传输门模块关闭，数据锁存通路连通，所述时钟锁存器电路的输出状态保持不变。

附图说明

图1是现有技术中锁存器电路的示意图。

图2是本发明中带复位且延时少的时钟锁存器电路的示意图。

具体实施方式

下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

如图1所示，一种带复位且延时少的时钟锁存器电路，包括：

输入模块1，用于输入信号；

传输门模块2，用于使所述输入信号传输到电路输出端进行输出；

复位模块3，用于使所述时钟锁存器电路进行复位；

锁存器模块4，用于对数据进行传输或锁存，所述锁存器模块4包括数据传输通路和数据锁存通路；

所述输入模块1与传输门模块2连接，传输门模块2与复位模块3连接，复位模块3与数据传输通路的输入端连接，数据传输通路的输出端与数据锁存通路的输入端连接，数据锁存通路的输出端与数据传输通路的输入端连接，输入模块1与数据锁存通路连接，传输门模块2与数据锁存通路连接；当所述时钟锁存器电路上电复位时，复位模块3导通使所述时钟锁存器电路即时复位到需要的状态；当所述时钟锁存器电路上电复位后，复位模块3关闭，若所述时钟锁存器电路处于数据传输状态时，传输门模块2导通，数据锁存通路关闭，所述时钟锁存器电路的输出状态等于输入状态，若所述时钟锁存器电路处于数据锁存状态时，传输门模块2关闭，数据锁存通路连通，所述时钟锁存器电路的输出状态保持不变。

在某些具体实施例中，所述输入模块1包括第二mos管P2、第七mos管N2、第八mos管N3，所述第二mos管P2的漏极连接电源电压VCC，第二mos管P2的源极与第七mos管N2的漏极连接，第七mos管N2的源极与第八mos管N3的漏极连接，第八mos管N3的源极接地，第二mos管P2的栅极和第七mos管N2的栅极连接在一起后作为信号输入端IN，第八mos管N3的栅极连接使能信号por_b（所述por为power on Reset，即复位的使能信号，por_b为复位的使能信号的相反信号，当por=1时，por_b=0，当por=0时，por_b=1），第二mos管P2的源极和第七mos管N2的漏极连接在一起后与传输门模块2连接。

在某些具体实施例中，所述第二mos管P2为pmos管，第七mos管N2和第八mos管N3均为nmos管。

在某些具体实施例中，所述传输门模块2包括传输门，所述传输门的输入端与输入模块1连接（本实施例中，第二mos管P2的源极和第七mos管N2的漏极连接在一起后与与传输门的输入端连接），传输门的输出端与复位模块3连接，传输门的输出端与锁存器模块4连接；所述传输门的其中一个门控制信号端连接时钟控制信号CLK，传输门的另一个门控制信号端连接时钟控制信号的相反信号CLK_N；所述传输门的其中一个门控制信号端、传输门的另一个门控制信号端均与锁存器模块4连接。

在某些具体实施例中，所述传输门模块2由一个P沟道增强型pmos管和一个N沟道增强型nmos管并联而成。

在某些具体实施例中，所述复位模块3包括第五mos管P5，所述第五mos管P5的漏极连接电源电压VCC，第五mos管P5的栅极与锁存器模块4连接，第五mos管P5的源极与锁存器模块4连接，第五mos管P5的源极与传输门模块2连接（本实施例中，所述第五mos管P5的源极与传输门的输出端连接）。

在某些具体实施例中，所述第五mos管P5为pmos管，在电路上电复位时，复位模块3可以使b点即时复位为1，使得锁存器模块4即时复位到输出为确定的状态0。

根据不同的电路应用，若想要在电路上电复位时，使得锁存器模块4即时复位到输出为确定的状态1，只要将第五pmos管P5替换为nmos管即可；其中，本领域技术人员根据需要对带复位且延时少的时钟锁存器电路的其他部分进行相应调整，这为本领域的常规手段，这里不再赘述。

在某些具体实施例中，所述锁存器模块4包括数据传输通路和数据锁存通路，所述数据锁存通路包括第四mos管P4、第三mos管P3、第十一mos管N6、第十mos管N5、第九mos管N4，所述数据传输通路包括反相器I1，所述第四mos管P4的漏极连接电源电压VCC，第四mos管P4的栅极连接时钟控制信号CLK，第四mos管P4的源极与第三mos管P3的漏极连接，第三mos管P3源极与第十一mos管N6的漏极连接在一起后与复位模块3连接（本实施例中，第三mos管P3源极与第十一mos管N6的漏极连接在一起后与第五mos管P5的源极连接），第三mos管P3源极与第十一mos管N6的漏极连接在一起后与传输门模块2连接（本实施例中，第三mos管P3源极与第十一mos管N6的漏极连接在一起后与传输门的输出端连接），第三mos管P3源极与第十一mos管N6的漏极连接在一起后与反相器I1的输入端连接；第三mos管P3栅极与第十一mos管N6的栅极连接在一起后作为信号输出端OUT，第三mos管P3栅极与第十一mos管N6的栅极连接在一起后与反相器I1的输出端连接；第十一mos管N6的源极与第十mos管N5的漏极连接，第十mos管N5的源极与第九mos管N4的漏极连接，第九mos管N4的源极接地，第十mos管N5栅极连接时钟控制信号的相反信号CLK_N，第九mos管N4的栅极连接使能信号por_b。

在某些具体实施例中，所述第四mos管P4、第三mos管P3均为pmos管，第十一mos管N6、第十mos管N5、第九mos管N4均为nmos管。

本技术方案中，所述带复位且延时少的时钟锁存器电路的工作过程如下：

1.当电路上电复位时，por_b=0，则第八mos管N3、第九mos管N4截止，第五mos管P5导通（即复位模块3导通），若CLK=1，CLK_N=0，第四mos管P4和第十mos管N5截止，b点拉到电源电压VCC（即b=1），第二mos管P2、第七mos管N2导通也只会增加b点的电流而不会对b点的状态造成影响，不存在和b点打架的通路，输出信号OUT=0，是一个确定状态，不会消耗多余的电流；若CLK=0，CLK_N=1，传输门模块2关闭，b点拉到电源电压VCC（即b=1），第四mos管P4、第三mos管P3导通也只会增加b点的电流而不会对b点的状态造成影响，不存在和b点打架的通路，输出信号OUT=0，是一个确定状态，不会消耗多余的电流（若想要输出信号OUT=1，控制过程与输出信号OUT=0类似，这里不再赘述）。

2.当电路上电复位以后，por_b=1，则第八mos管N3、第九mos管N4导通，第五mos管P5截止（复位模块3关闭）：

2.1当时钟控制信号CLK=1（即电路处于数据传输状态），则第一mos管P1、第六mos管N1导通（即传输门模块2导通），第四mos管P4、第十mos管N5截止（即数据锁存通路关闭），输入信号经过输入信号端IN输入后经过第二mos管P2、第七mos管N2、第八mos管N3、第一mos管P1、第六mos管N1、反相器I1通路传输到输出信号端OUT，输出信号OUT等于输入信号IN，由于第四mos管P4、第十mos管N5截止，不存在打架通路，不会消耗多余的电流，切换速度比传统的锁存器电路结构快；

2.2当时钟控制信号CLK=0（即电路处于数据锁存状态），则第一mos管P1、第六mos管N1截止（即传输门模块2关闭），第四mos管P4、第十mos管N5导通（即数据锁存通路导通），则b点的信号取反后输出到信号输出端OUT，信号输出端OUT输出的信号经过数据锁存通路取反后又回到b点......如此循环，使得输出信号OUT保持不变，实现状态的锁存。

本技术方案还包括一种芯片，包括如上述任一所述的带复位且延时少的时钟锁存器电路。

在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (10)

1.一种带复位且延时少的时钟锁存器电路，其特征在于，包括：

输入模块，用于输入信号；

传输门模块，用于使所述输入信号传输到电路输出端进行输出；

复位模块，用于使所述时钟锁存器电路进行复位；

锁存器模块，用于对数据进行传输或锁存，所述锁存器模块包括数据传输通路和数据锁存通路；

所述输入模块与传输门模块连接，传输门模块与复位模块连接，复位模块与数据传输通路的输入端连接，数据传输通路的输出端与数据锁存通路的输入端连接，数据锁存通路的输出端与数据传输通路的输入端连接，输入模块与数据锁存通路连接，传输门模块与数据锁存通路连接；当所述时钟锁存器电路上电复位时，复位模块导通使所述时钟锁存器电路即时复位到需要的状态；当所述时钟锁存器电路上电复位后，复位模块关闭，若所述时钟锁存器电路处于数据传输状态时，传输门模块导通，数据锁存通路关闭，所述时钟锁存器电路的输出状态等于输入状态，若所述时钟锁存器电路处于数据锁存状态时，传输门模块关闭，数据锁存通路连通，所述时钟锁存器电路的输出状态保持不变。

2.根据权利要求1所述的带复位且延时少的时钟锁存器电路，其特征在于，所述输入模块包括第二mos管P2、第七mos管N2、第八mos管N3，所述第二mos管P2的漏极连接电源电压VCC，第二mos管P2的源极与第七mos管N2的漏极连接，第七mos管N2的源极与第八mos管N3的漏极连接，第八mos管N3的源极接地，第二mos管P2的栅极和第七mos管N2的栅极连接在一起后作为信号输入端IN，第八mos管N3的栅极连接使能信号por_b，第二mos管P2的源极和第七mos管N2的漏极连接在一起后与传输门模块连接。

3.根据权利要求2所述的带复位且延时少的时钟锁存器电路，其特征在于，所述第二mos管P2为pmos管，第七mos管N2和第八mos管N3均为nmos管。

4.根据权利要求1所述的带复位且延时少的时钟锁存器电路，其特征在于，所述传输门模块包括传输门，所述传输门的输入端与输入模块连接，传输门的输出端与复位模块连接，传输门的输出端与锁存器模块连接；所述传输门的其中一个门控制信号端连接时钟控制信号CLK，传输门的另一个门控制信号端连接时钟控制信号的相反信号CLK_N；所述传输门的其中一个门控制信号端、传输门的另一个门控制信号端均与锁存器模块连接。

5.根据权利要求4所述的带复位且延时少的时钟锁存器电路，其特征在于，所述传输门模块由一个P沟道增强型pmos管和一个N沟道增强型nmos管并联而成。

6.根据权利要求1所述的带复位且延时少的时钟锁存器电路，其特征在于，所述复位模块包括第五mos管，所述第五mos管的漏极连接电源电压VCC，第五mos管的栅极与锁存器模块连接，第五mos管的源极与锁存器模块连接，第五mos管的源极与传输门模块连接。

7.根据权利要求6所述的带复位且延时少的时钟锁存器电路，其特征在于，所述第五mos管为pmos管或nmos管。

8.根据权利要求1所述的带复位且延时少的时钟锁存器电路，其特征在于，所述锁存器模块包括数据传输通路和数据锁存通路，所述数据锁存通路包括第四mos管P4、第三mos管P3、第十一mos管N6、第十mos管N5、第九mos管N4，所述数据传输通路包括反相器I1，所述第四mos管P4的漏极连接电源电压VCC，第四mos管P4的栅极连接时钟控制信号CLK，第四mos管P4的源极与第三mos管P3的漏极连接，第三mos管P3源极与第十一mos管N6的漏极连接在一起后与复位模块连接，第三mos管P3源极与第十一mos管N6的漏极连接在一起后与传输门模块连接，第三mos管P3源极与第十一mos管N6的漏极连接在一起后与反相器I1的输入端连接；第三mos管P3栅极与第十一mos管N6的栅极连接在一起后作为信号输出端OUT，第三mos管P3栅极与第十一mos管N6的栅极连接在一起后与反相器I1的输出端连接；第十一mos管N6的源极与第十mos管N5的漏极连接，第十mos管N5的源极与第九mos管N4的漏极连接，第九mos管N4的源极接地，第十mos管N5栅极连接时钟控制信号的相反信号CLK_N，第九mos管N4的栅极连接使能信号por_b。

9.根据权利要求8所述的带复位且延时少的时钟锁存器电路，其特征在于，所述第四mos管P4、第三mos管P3均为pmos管，第十一mos管N6、第十mos管N5、第九mos管N4均为nmos管。

10.一种芯片，其特征在于，包括如权利要求1至9任一所述的带复位且延时少的时钟锁存器电路。

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