TWI766389B - 位準移位器、位準移位方法及位準移位系統 - Google Patents

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Abstract

一種位準移位器，包括輸入端子、第一、第二輸出端子、第一、第二感測電路及啟用電路。輸入端子接收第一電壓域的輸入信號。第一感測電路將輸入信號自第一電壓域移位至高於第一電壓域的第二電壓域的第一輸出信號。第二感測電路將輸入信號的補碼自第一電壓域移位至第二電壓域的第二輸出信號。啟用電路包含耦接於第一及第二輸出端子間且具有接收第一電壓域的啟用信號的閘極端子的PMOS電晶體，並回應啟用信號使第一、第二輸出端子的輸出信號的電壓位準相等。第一及第二感測電路回應啟用信號及輸入信號而分別在第一及第二輸出端子處輸出輸出信號。

Description

位準移位器、位準移位方法及位準移位系統
本發明的實施例是有關於一種位準移位器，且特別是有關於一種位準移位器、位準移位方法及位準移位系統。
位準移位器為將電子信號自一個電壓位準移位至另一電壓位準的裝置。諸如靜態隨機存取記憶體（static random-access memory；SRAM）的許多裝置例如使用具體電壓位準信號來更有效地且以更佳精確性執行某些操作。然而，這些裝置中所固有的信號的電壓位準並不是始終適合於裝置執行的每一操作。採用位準移位器允許裝置將信號的電壓位準移位至更適於增強具體操作效能的一值。
本發明實施例提供一種位準移位器，經組態以接收第一電壓域中的輸入信號且輸出第二電壓域中的輸出信號，所述位準移位器包括：輸入端子，經組態以接收所述第一電壓域中的所述輸入信號；第一輸出端子；第二輸出端子；第一感測電路，經組態以將所述輸入信號自所述第一電壓域移位至所述第二電壓域；第二感測電路，經組態以將所述輸入信號自所述第一電壓域移位至所述第二電壓域；以及啟用電路，經組態以回應於啟用信號而使所述第一輸出端子處的第一輸出信號的電壓位準與所述第二輸出端子處的第二輸出信號的電壓位準相等，其中所述第一感測電路及所述第二感測電路經組態以回應於所述啟用信號及所述輸入信號而在所述第一輸出端子及所述第二輸出端子處輸出所述第二電壓域中互補的輸出信號。
本發明實施例提供一種位準移位方法，包括：使第一輸出端子與第二輸出端子處的輸出信號相等；在輸入端子上接收第一電壓域中的輸入信號；接收啟用信號；以及基於所述輸入信號及所述啟用信號而在所述第一輸出端子及所述第二輸出端子處輸出高於所述第一電壓域的第二電壓域中互補的第一輸出信號及第二輸出信號。
本發明實施例提供一種位準移位系統，包括：輸入端子，經組態以接收第一電壓域中的輸入信號；時鐘端子，經組態以接收具有第一時脈信號狀態及第二時脈信號狀態的時脈信號；位準移位器，耦接至所述輸入端子，且經組態以回應於第一時脈信號狀態而使第一輸出信號與第二輸出信號相等且回應於所述輸入信號及第二時脈信號狀態而輸出高於所述第一電壓域的第二電壓域中的輸出信號；以及鎖存器，經組態以回應於所述第一時脈信號狀態而將來自所述位準移位器的所述輸出信號鎖存在所述第二電壓域中。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本發明。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡化及清楚之目的，且自身並不規定所論述之各種實施例及/或組態之間的關係。
此外，為易於描述，可在本文中使用空間相對術語，諸如「在...下方」、「在...之下」、「下部」、「在...上方」、「上部」以及類似者，以描述如在圖式中所說明的一個元件或特徵與另一（一些）元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
使用位準移位器來例如將低壓域中的輸入信號移位為較高電壓域中的輸出信號以為裝置中的其他組件所用。舉例而言，「雙軌」SRAM架構係指SRAM配置，其中在低壓域中操作記憶體邏輯以節約電力，而在高壓域中操作記憶體陣列以改善效能。利用此類裝置，記憶體洩漏電力可減少但記憶體存取時間可受到影響。隨著高壓值與低壓值的差值增大，洩漏電力的增量增大。
然而，傳統上由於位準移位器的電晶體在某些電壓位準存在時不能夠切斷，因此存在供應電壓分割範圍限制。在一些所揭露的實施例中，位準移位器包含差分感測電晶體對，供應電壓分割範圍可由所述差分感測電晶體對擴大。此外，此允許經由較大電壓範圍保持裝置的良率為高。
圖1為根據一些實施例的描繪包含耦接至SRAM裝置106的位準移位器104的位準移位器系統100的實例實施方案的方塊圖。雖然SRAM裝置106經展示為耦接至圖1的實例中的位準移位器104，但需要位準移位器的任何裝置可經採用且在本發明的範疇內。在所展示之實例中，輸入信號IN在輸入端子102上經接收且經傳送至位準移位器104及SRAM裝置106。所接收的輸入信號IN處於第一電壓域或VDD電壓域中。位準移位器104取得輸入信號IN且將其自VDD域移位至第二電壓域（VDDM域）。VDDM域中的來自位準移位器104的輸出信號由SRAM裝置106用來使SRAM裝置106的操作最佳化。藉由利用VDD域及VDDM域兩者中的信號，諸如記憶體存取速度的SRAM裝置效能增強而電力消耗最小化。
圖2為展示根據一些實施例的位準移位器104的實例的態樣的方塊圖。位準移位器104經組態以在輸入端子102處接收第一電壓域（VDD）中的輸入信號IN且在第一輸出端子216及第二輸出端子218處輸出第二電壓域（VDDM）中的輸出信號OUT及其補碼OUTB。
第一感測電路204連接至輸入端子102以及第一輸出端子216及第二輸出端子218。第一感測電路204經組態以將輸入信號IN自第一電壓域（VDD）移位至第二電壓域（VDDM）。第二感測電路206亦連接至第一輸出端子216及第二輸出端子218，且經組態以接收亦在VDD域中的輸入條信號INB 322（輸入信號IN的補碼）。第一反相器202連接至輸入端子102，且經組態以將輸入信號IN的補碼輸出作為輸入條信號INB 322。第一感測電路204及第二感測電路206連接至電壓源端子210，所述電壓源端子經組態以接收第二電壓域中的輸入電壓VDDM。如先前所述，第一反相器202在VDD域中操作，且由此連接至經組態以接收VDD輸入電壓的電壓源端子212。
如本文中在以下進一步所論述，第一感測電路204及第二感測電路206經額外交叉耦接，第一感測電路204的第一輸出端子216連接至第二感測電路206的輸入端，且第二感測電路206的第二輸出端子218連接至第一感測電路204的輸入端。第一感測電路204及第二感測電路206經組態以將輸入信號自第一VDD域移位至VDDM電壓域。
啟用電路208連接於第一感測電路204與第二感測電路206之間。啟用電路208包含經組態以接收啟用信號EN的啟用端子214。在一些實施例中，啟用信號EN為時脈脈衝。啟用電路208經組態以使各別第一輸出端子216及第二輸出端子218處的第一輸出信號OUTB與第二輸出信號OUT的電壓位準相等。在一些實例中，啟用電路208使輸出信號OUTB、輸出信號OUT與預定電壓位準相等。一個實例預定電壓位準為第二輸入電壓VDDM的值的一半。此外，回應於啟用信號及輸入信號，位準移位器104電路進一步經組態以在第一輸出端子及第二輸出端子處輸出第二電壓域（VDDM）中互補的輸出信號（216，218）。
圖3為展示描述於圖2中的位準移位器104的實例的其他細節的電路圖。第一反相器202包括PMOS電晶體318及NMOS電晶體320。第一感測電路204包含第二反相器330，所述第二反相器包括PMOS電晶體302及耦接至第一NMOS感測電晶體312的NMOS電晶體308。第一感測電晶體312的閘極耦接至輸入端子102，且由此經組態以接收輸入信號IN。
第二感測電路206包含第三反相器332，所述第三反相器包括PMOS電晶體306及耦接至第二NMOS感測電晶體314的NMOS電晶體310。第二感測電晶體314的閘極經組態以接收由第一反相器202提供的互補輸入信號INB 322。第一感測電晶體312及第二感測電晶體314由此形成差分感測電晶體對。
啟用電路208包含耦接於第一輸出端216與第二輸出端218之間的PMOS電晶體304。電晶體304的閘極端子214經連接以接收啟用信號，所述啟用信號在所說明的實例中為VDD域中的時脈脈衝CKC2。此外，啟用電路208包含具有閘極端子214的NMOS電晶體316，所述閘極端子經連接以接收啟用信號或時脈脈衝CKC2。
當啟用信號CKC2為低時，電晶體304的閘極處的VDD電壓至少部分地使電晶體304接通，其將電晶體302、電晶體306、電晶體308以及電晶體310的閘極耦接在一起，亦將輸出端子216、輸出端子218耦接在一起。低啟用信號CKC2亦使電晶體316斷開，從而使共用源極感測電晶體312、共用源極感測電晶體314與接地隔離。相應地，使第一輸出端子216及第二輸出端子218處的信號在VDDM與接地之間相等，或約VDDM的一半。因此，如本文中所使用，使輸出信號OUT、輸出信號OUTB相等係指回應於啟用信號CKC2而基於啟用電路208的電晶體304及電晶體316的操作將輸出信號OUT、輸出信號OUTB以大致相同電壓位準（即± 10%）設定在VDDM電壓位準的約一半。
當啟用信號CKC2為高時，電晶體304斷開，從而使電晶體302、電晶體306、電晶體308以及電晶體310的閘極與彼此去耦，且使輸出端子216及輸出端子218彼此去耦。此外，高CKC2信號將電晶體312、電晶體314之間的共用節點NCOM連接至接地。第一感測電路204及第二感測電路206隨後能夠感測輸入端子102處接收的輸入信號IN。因此，高輸入信號IN（在VDD域中）使感測電晶體312接通，從而將輸出信號OUTB拉低。高輸入信號IN進一步由第一反相器202反相且由感測電晶體314的閘極接收作為低第二輸入INB 322。低INB 322信號使感測電晶體314斷開，從而經由電晶體306、電晶體310將輸出信號OUT拉至VDDM位準。若在啟用信號CKC2為高時第一輸入信號IN為低，則第一感測電晶體312斷開，其將輸出信號OUTB拉高在VDDM位準。經反相的輸入信號INB 322使感測電晶體314接通，從而將輸出端子218處的輸出信號OUT拉低。
圖4A說明實例位準移位器系統500，其中位準移位器104使其輸出端子218耦接至在VDDM域中操作的輸出鎖存器502。輸出鎖存器502耦接至位準移位器104的輸出端子218以在VDDM域中自位準移位器104接收輸出信號OUT，且此外，在輸出信號OUT、輸出信號OUTB如上文所揭露為相等時，鎖存輸出信號。
鎖存器502耦接至VDDM電壓端子210，且因此在VDDM域中操作。鎖存器502更包含接收互補的時脈信號CKC及CKT的時鐘端子402及時鐘端子404，以及提供鎖存輸出信號OUT_LATCH的輸出端子408。鎖存器經組態以回應於時脈信號CKC及其補碼CKT而在VDDM電壓域中鎖存由位準移位器104提供的輸出信號OUT。在一些實例中，時脈信號CKC及啟用信號CKC2彼此同相地操作，但在所說明的實施例中，啟用信號CKC2處於VDD域，而鎖存時脈信號CKC處於VDDM域。在其他實例中，位準移位器104及鎖存器502可共用VDDM域中的共用時脈信號。
鎖存器502包含第一三態反相器410，所述第一三態反相器經組態以回應於時脈信號CKC、時脈信號CKT而使來自位準移位器104的輸出信號OUT反相。在三態反相器410的輸出節點406處提供反相輸出信號OUTBX。第一三態反相器410包含PMOS電晶體504及PMOS電晶體506，以及在VDDM電壓端子210與接地之間串聯連接的NMOS電晶體508及NMOS電晶體510。電晶體504及電晶體510的閘極端子經連接以自位準移位器輸出端子218接收輸出信號OUT，而電晶體506及電晶體508的閘極端子分別經連接以接收時脈信號CKT及時脈信號CKC。第一三態反相器410提供由反相器412接收的鎖存輸出條信號OUTBX，所述反相器經組態以使來自第一三態反相器的OUTBX信號再反相。第二反相器包含在VDDM電壓端子210與接地之間串聯連接的PMOS電晶體520及NMOS電晶體522。第二三態反相器414包含PMOS電晶體512及PMOS電晶體514，以及在VDDM電壓端子210與接地之間串聯連接的NMOS電晶體516及NMOS電晶體518。電晶體514及電晶體516的閘極端子經連接以分別接收時脈信號CKC及時脈信號CKT 404，而電晶體512及電晶體518的閘極端子接收反相器412的輸出以回應於時脈信號CKC及時脈信號CKT而鎖存OUTBX信號。
圖4B為展示根據實例實施例的位準移位器104及鎖存器502的實例信號的時序圖400。圖5A至圖5E說明基於圖4B的時序圖中所展示的信號的位準移位器系統500的操作的實例。
在第一時間段T1期間，位準移位器輸出信號OUT、位準移位器輸出信號OUTB與預定電壓位準（諸如，如本文中以上所論述的VDDM的一半）相等。圖5A說明在第一時間段T1期間的位準移位器系統500操作的實例。如上所指出，在第一時間段T1期間，啟用信號CKC2為低以使位準移位器104的如由反相器330、反相器332之間的箭頭所指示的輸出信號OUT、輸出信號OUTB相等。低啟用信號CKC2至少部分地使電晶體304接通且使電晶體316斷開，從而使輸出信號OUT、輸出信號OUTB以VDDM的值的約一半相等。因此，如本文中所使用，使輸出信號OUT、輸出信號OUTB相等係指回應於啟用信號CKC2而基於啟用電路208的電晶體304及電晶體316的操作將輸出信號OUT、輸出信號OUTB以大致相同電壓位準（即± 10%）設定在VDDM電壓位準的約一半。
在第二時間段T2期間，位準移位器啟用信號CKC2變為高。如先前所提及，在所說明的實例中，啟用信號CKC2與鎖存時脈信號CKC同相，所述啟用信號在第二時間段T2期間相應地亦變為高，而互補鎖存時脈信號CKT變為低。位準移位器輸入端子102處的輸入信號IN在第二時間段T2期間變為高。圖5B展示在第二時間段T2期間的系統500的操作。高啟用信號CKC2使電晶體304斷開且使電晶體316接通，其提供自感測電晶體312、感測電晶體314至接地的路徑。由於輸入信號IN 102為高，因此第一感測電晶體312接通，其轉而將輸出OUTB自其相等狀態下拉至一低值（接地）。此外，經反相的輸入信號INB 322使第二感測電晶體314斷開，從而將輸出信號OUT自其相等狀態拉至一高值（VDDM）。因此，輸入值IN 102電壓位準自VDD域移位至VDDM域。
此外，鎖存時脈信號CKT及鎖存時脈信號CKC使第一三態反相器410接通且使第二三態反相器414斷開。高輸出信號OUT由鎖存器502的第一三態反相器410反相，以在節點406處產生低OUTBX信號，所述低OUTBX信號經饋送通過反相器412且由所述反相器輸出作為高鎖存輸出OUT_LATCH。
返回參看圖4B，在第三時間段T3期間，啟用信號CKC2及鎖存時脈信號CKC變為低。鎖存補碼時脈信號CKT相應地變為高。如圖5C中所展示，鎖存時脈信號CKC、鎖存時脈信號CKT使第一三態反相器410斷開且使第二三態反相器接通，從而切斷鎖存器饋通路徑且經由第二三態反相器414激活反饋路徑。此在位準移位器輸出信號OUT、位準移位器輸出信號OUTB回應於低啟用信號CKC2而相等時鎖存高鎖存輸出信號OUT_LATCH。位準移位器104因此返回至如圖5A中所展示的類似狀態，其中輸出信號OUT及輸出信號OUTB相等以為下一循環做準備。
在圖4B中所展示的第四時間段T4中，鎖存時脈信號CKC及啟用信號CKC2已循環為低，而互補鎖存時脈信號CKT已循環為高。VDD域中的輸入信號IN在第四時間段T4中保持低的。圖5D說明在第四時間段T4期間的位準移位器系統500的操作，其中高啟用信號CKC2使電晶體316接通，且使電晶體304斷開。在鎖存器502中，時脈信號CKC及時脈信號CKT使電晶體506及電晶體508接通，且使電晶體304、電晶體514以及電晶體516斷開。輸入信號IN為低，因此經反相的輸入信號INB 322使感測電晶體314接通且將輸出端子218處的輸出信號OUT自其時間段T3的相等狀態拉至低狀態（接地）。由於輸入信號IN為低，因此感測電晶體312斷開，從而允許將輸出端子216處的輸出信號OUTB自其相等狀態上拉至高的（VDDM）。由於在第二三態反相器414處於高阻抗狀態時第一三態反相器410接通，因此鎖存器502的饋通路徑經激活。此允許第一三態反相器使位準移位器輸出信號OUT反相以在節點406處產生高OUTBX信號，所述高OUTBX信號隨後由反相器412反相且在鎖存器輸出端子408處輸出作為低輸出信號OUT_LATCH。
圖4B進一步說明第五時間段T5，其中鎖存輸出信號OUT_LATCH經鎖存且位準移位器輸出OUT及位準移位器輸出OUTB在為下一循環做準備時再次相同。圖5E展示第五時間段T5 418中的系統500的操作。在此時間段中，鎖存時脈信號CKC及啟用信號CKC2變為低，且鎖存互補時脈信號CKT變為高。這些信號使電晶體304、電晶體514以及電晶體516接通，且使電晶體316、電晶體506以及電晶體508斷開。位準移位器104因此處於與圖5A中所展示類似的狀態，其中輸出信號OUTB及輸出信號OUT相同以為下一循環做準備。在第一三態反相器410移至高阻抗狀態且第二三態反相器414移至激活狀態的情況下，饋通路徑經切斷而反饋路徑經激活。此鎖存鎖存器輸出端子408處的電流信號OUT_LATCH。
圖6為展示根據實例實施例的位準移位的方法600的實例的流程圖。方法600開始於操作602，其中位準移位器104在第一輸出端子216及第二輸出端子218處的位準移位器的輸出信號與預定初始電壓位準相等。在操作604處，位準移位器104在輸入端子上接收第一電壓域中的輸入信號IN 102。在操作606處，位準移位器104隨後接收啟用信號，諸如CKC2信號，所述啟用信號使得位準移位器104將輸入信號IN 102的位準自VDD域移位至VDDM域中。更具體言之，在操作608處，輸出端子基於輸入信號IN及啟用信號CKC2而自相等電壓位準（例如，VDDM的約一半）移位至高於第一電壓域的第二電壓域VDDM中互補的輸出信號OUT、輸出信號OUTB。
如圖4B以及圖5A至圖5E中所展示，在一些實施例中，在操作610處，來自位準移位器104的輸出信號經鎖存在VDDM域中。
已知位準移位器通常為VDDM電壓域與VDD電壓域的電壓範圍之間的差值所限制。一些所揭露的實施例可提供第一電壓域與第二電壓域之間的較大供應電壓分割範圍。舉例而言，在一些所揭露的實施例中，基於感測電晶體312、感測電晶體314的臨限值電壓Vt而判定VDD電壓範圍。對於0伏至1.0伏的VDDM電壓範圍，一些實施例採用0伏至小於0.4伏的VDD電壓範圍。因此，一些實施例可採用小於40% VDDM電壓的VDD電壓。
所揭露的實施例因此包含位準移位器，所述位準移位器經組態以接收第一電壓域中的輸入信號且輸出第二電壓域中的輸出信號。位準移位器包含輸入端子、第一輸出端子以及第二輸出端子，所述輸入端子經組態以接收第一電壓域中的輸入信號。第一感測電路經組態以使輸入信號自第一電壓域移位至第二電壓域，且第二感測電路經組態以使輸入信號自第一電壓域移位至第二電壓域。啟用電路經組態以回應於啟用信號而使各別第一輸出端子及第二輸出端子處的第一輸出信號及第二輸出信號的電壓位準相等。第一感測電路及第二感測電路經組態以回應於啟用信號及輸入信號而在第一輸出端子及第二輸出端子處輸出第二電壓域中互補的輸出信號。
在相關實施例中，所述啟用電路經組態以使所述第一輸出信號及所述第二輸出信號的電壓位準與預定電壓位準相等。
在相關實施例中，所述預定電壓位準為第二輸入電壓的值的一半。
在相關實施例中，所述的位準移位器更包括第一反相器，所述第一反相器在所述第一電壓域中操作且經組態以產生所述輸入信號的補碼。
在相關實施例中，所述第一感測電路包含耦接至第一感測電晶體的第二反相器，其中所述第一感測電晶體經組態以接收所述輸入信號。
在相關實施例中，所述第二感測電路包含耦接至第二感測電晶體的第三反相器，其中所述第二感測電晶體經組態以自所述第一反相器接收所述輸入信號的所述補碼。
在相關實施例中，所述第一感測電晶體及所述第二感測電晶體包含共用源極對。
在相關實施例中，所述啟用信號為時脈脈衝。
在相關實施例中，所述啟用信號處於所述第一電壓域中。
在相關實施例中，所述啟用電路包含：P型金氧半導體電晶體，耦接於所述第一輸出端子與所述第二輸出端子之間且具有經連接以接收所述啟用信號的閘極端子；以及N型金氧半導體電晶體，連接於所述第一感測電路的所述第一感測電晶體及所述第二感測電路的所述第二感測電晶體與接地之間且具有經連接以接收所述啟用信號的閘極端子。
在相關實施例中，所述第一電壓域的位準小於所述第二電壓域的位準的40%。
其他實施例包含位準移位方法，其中輸出信號在位準移位器的第一輸出端子及第二輸出端子處相等。在輸入端子上接收第一電壓域中的輸入信號，且接收啟用信號。基於輸入信號及啟用信號而在第一輸出端子及第二輸出端子處輸出高於第一電壓域的第二電壓域中互補的第一輸出信號及第二輸出信號。
在相關實施例中，所述的位準移位方法更包括：回應於時脈信號而鎖存所述第二電壓域中的所述第一輸出信號，其中所述啟用信號及所述時脈信號彼此同相。
在相關實施例中，所述啟用信號處於所述第一電壓域中，且其中所述時脈信號處於所述第二電壓域中。
根據另一實施例，位準移位系統包含輸入端子及時鐘端子，所述輸入端子經組態以接收第一電壓域中的輸入信號，所述時鐘端子經組態以接收具有第一時脈信號狀態及第二時脈信號狀態的時脈信號。位準移位器耦接至輸入端子，且經組態以回應於第一時脈信號狀態而使第一輸出信號與第二輸出信號相等且回應於輸入信號及第二時脈信號狀態而輸出高於第一電壓域的第二電壓域中的輸出信號。鎖存器經組態以回應於第一時脈信號狀態而將來自位準移位器的輸出信號鎖存在第二電壓域中。
在相關實施例中，所述位準移位器經組態以使所述第一輸出信號及所述第二輸出信號的電壓位準與預定電壓位準相等。
在相關實施例中，所述預定電壓位準為第二輸入電壓的值的一半。
在相關實施例中，所述位準移位器包含：第一感測電路，經組態以將所述輸入信號自所述第一電壓域移位至所述第二電壓域，所述第一感測電路包含耦接至第一感測電晶體的反相器，其中所述第一感測電晶體經組態以接收所述輸入信號；以及第二感測電路，經組態以將所述輸入信號自所述第一電壓域移位至所述第二電壓域，所述第二感測電路包含耦接至第二感測電晶體的反相器，其中所述第二感測電晶體經組態以接收所述輸入信號的補碼。
在相關實施例中，所述位準移位器包含：第一輸出端子及第二輸出端子，經組態以分別輸出所述第一輸出信號及所述第二輸出信號，以及啟用電路，經組態以使所述第一輸出信號與所述第二輸出信號相等，所述啟用電路包含耦接於所述第一輸出端子與所述第二輸出端子之間且具有連接至所述時鐘端子的閘極端子的P型金氧半導體電晶體，以及在所述第一感測電路的所述第一感測電晶體及所述第二感測電路的所述第二感測電晶體與接地之間且具有連接至所述時鐘端子的閘極端子的N型金氧半導體電晶體。
在相關實施例中，所述的位準移位系統更包括反相器，所述反相器耦接至所述輸入端子且經組態以產生所述輸入信號的補碼。
本發明概述各種實施例使得本領域的技術人員可更佳地理解本發明的態樣。本領域的技術人員應理解，其可易於使用本發明作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，這些等效構造並不脫離本發明的精神及範疇，且本領域的技術人員可在不脫離本發明的精神及範疇的情況下在本文中作出各種改變、替代及更改。
100:位準移位器系統 102:輸入端子 104:位準移位器 106:SRAM裝置 108、408:輸出端子 202:第一反相器 204:第一感測電路 206:第二感測電路 208:啟用電路 210:電壓源端子/VDDM電壓端子 212:電壓源端子 214:啟用端子/閘極端子 216:第一輸出端子/第一輸出端/輸出端子 218:第二輸出端子/第二輸出端/輸出端子 302、304、306、318、504、506、512、514、520、MP1、MP2、MP3、MP5、MP6、MP7、MP8、MP9、MP10:PMOS電晶體/電晶體 308、310、316、320、508、510、516、518、522、MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11:NMOS電晶體 312:第一NMOS感測電晶體/第一感測電晶體/共用源極感測電晶體/電晶體/感測電晶體 314:第二NMOS感測電晶體/第二感測電晶體/共用源極感測電晶體/電晶體/感測電晶體 322、INB:輸入條信號/互補輸入信號/第二輸入/經反相的輸入信號 330:第二反相器/反相器 332:第三反相器/反相器 400:時序圖 402、404:時鐘端子 406:輸出節點/節點 410:第一三態反相器/三態反相器 412:反相器 414:第二三態反相器 500:位準移位器系統/系統 502:輸出鎖存器/鎖存器 600:方法 602、604、606、608、610:操作 CKC、CKT:時脈信號/鎖存時脈信號 CKC2:時脈脈衝/啟用信號 EN:啟用信號 IN:輸入信號/輸入值 NCOM:共用節點 OUT:輸出信號 OUT_LATCH:鎖存輸出信號/輸出/信號 OUTB:輸出信號補碼/輸出信號/輸出 OUTBX:反相輸出信號/信號 T1:第一時間段 T2:第二時間段 T3:第三時間段/時間段 T4:第四時間段 T5:第五時間段 VDD、VDDM:輸入電壓
當結合附圖閱讀時，自以下詳細描述最佳地理解本發明的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，任意地增加或減小各種特徵的尺寸。 圖1為說明根據一些實施例的藉由SRAM裝置實施的位準移位器的態樣的方塊圖。 圖2為說明根據一些實施例的位準移位器的態樣的方塊圖。 圖3為根據一些實施例的位準移位器的電路圖。 圖4A為根據一些實施例的位準移位器系統的電路圖。 圖4B為說明根據一些實施例的位準移位器系統的實例信號的時序圖。 圖5A至圖5E說明根據圖4B的時序圖的圖4A中所展示的實例位準移位器系統的操作。 圖6為根據一些實施例的展示位準移位方法的流程圖。
102:輸入端子
104:位準移位器
202:第一反相器
204:第一感測電路
206:第二感測電路
208:啟用電路
210:電壓源端子/VDDM電壓端子
212:電壓源端子
214:啟用端子/閘極端子
216:第一輸出端子/第一輸出端/輸出端子
218:第二輸出端子/第二輸出端/輸出端子
EN:啟用信號
IN:輸入信號/輸入值
OUT:輸出信號
OUTB:輸出信號補碼/輸出信號/輸出
VDD、VDDM:輸入電壓

Claims (10)

  1. 一種位準移位器，包括：輸入端子，經組態以接收第一電壓域中的輸入信號；第一輸出端子；第二輸出端子；第一感測電路，經組態以將所述輸入信號自所述第一電壓域移位至第二電壓域中的第一輸出信號，所述第二電壓域高於所述第一電壓域；第二感測電路，經組態以將所述輸入信號的補碼自所述第一電壓域移位至所述第二電壓域中的第二輸出信號；以及啟用電路，包含耦接於所述第一輸出端子及所述第二輸出端子之間且具有經連接以接收所述第一電壓域中的啟用信號的閘極端子的P型金氧半導體電晶體，所述啟用電路經組態以回應於所述啟用信號而使所述第一輸出端子處的所述第一輸出信號的電壓位準與所述第二輸出端子處的所述第二輸出信號的電壓位準相等，其中所述第一感測電路及所述第二感測電路經組態以回應於所述啟用信號及所述輸入信號而分別在所述第一輸出端子及所述第二輸出端子處分別輸出所述第二電壓域中的所述第一輸出信號及所述第二輸出信號。
  2. 如請求項1所述的位準移位器，其中所述啟用電路經組態以使所述第一輸出信號及所述第二輸出信號的所述電壓位準與預定電壓位準相等。
  3. 如請求項1所述的位準移位器，更包括第一反相器， 所述第一反相器在所述第一電壓域中操作且經組態以產生所述輸入信號的所述補碼。
  4. 如請求項3所述的位準移位器，其中所述第一感測電路包含耦接至第一N型金氧半導體感測電晶體的第二反相器，其中所述第一N型金氧半導體感測電晶體經組態以接收所述輸入信號。
  5. 如請求項4所述的位準移位器，其中所述第二感測電路包含耦接至第二N型金氧半導體感測電晶體的第三反相器，其中所述第二N型金氧半導體感測電晶體經組態以自所述第一反相器接收所述輸入信號的所述補碼。
  6. 如請求項5所述的位準移位器，其中所述啟用電路包含：N型金氧半導體電晶體，連接於所述第一感測電路的所述第一N型金氧半導體感測電晶體及所述第二感測電路的所述第二N型金氧半導體感測電晶體與接地之間且具有經連接以接收所述啟用信號的閘極端子。
  7. 一種位準移位方法，包括：接收在第一電壓域中具有邏輯高狀態及邏輯低狀態的啟用信號；回應於所述邏輯低狀態的所述啟用信號而使第一輸出端子的第一輸出信號與第二輸出端子處的第二輸出信號相等，所述第一輸出信號及所述第二輸出信號位在高於所述第一電壓域的第二電壓域；在輸入端子上接收所述第一電壓域中的輸入信號； 回應於所述邏輯高狀態的所述啟用信號，分別基於所述輸入信號及所述輸入信號的補碼，在所述第一輸出端子處輸出所述第一輸出信號及在所述第二輸出端子處輸出所述第二輸出信號；以及回應於時脈信號，將所述第二輸出信號鎖存在所述第二電壓域中，其中所述啟用信號及所述時脈信號彼此同相。
  8. 一種位準移位系統，包括：輸入端子，經組態以接收第一電壓域中的輸入信號；第一時鐘端子，經組態以接收在所述第一電壓域中具有邏輯低狀態及邏輯高狀態的第一時脈信號；位準移位器，耦接至所述輸入端子，且經組態以回應於所述邏輯低狀態的所述第一時脈信號而使第一輸出信號與第二輸出信號相等且回應於所述輸入信號及所述邏輯高狀態的所述第一時脈信號而輸出高於所述第一電壓域的第二電壓域中的輸出信號；以及鎖存電路，具有經組態以接收第二時脈信號的第二時鐘端子，所述鎖存電路經組態以回應於所述第二時脈信號而將來自所述位準移位器的所述輸出信號鎖存在所述第二電壓域中，其中所述第二時脈信號及所述第一時脈信號彼此同相。
  9. 如請求項8所述的位準移位系統，其中所述位準移位器包含：第一感測電路，經組態以將所述輸入信號自所述第一電壓域移位至所述第二電壓域，所述第一感測電路包含耦接至第一N型金氧半導體感測電晶體的第一反相器，其中所述第一N型金氧半 導體感測電晶體經組態以接收所述輸入信號；以及第二感測電路，經組態以將所述輸入信號自所述第一電壓域移位至所述第二電壓域，所述第二感測電路包含耦接至第二N型金氧半導體感測電晶體的第二反相器，其中所述第二N型金氧半導體感測電晶體經組態以接收所述輸入信號的補碼。
  10. 如請求項9所述的位準移位系統，其中所述位準移位器包含：第一輸出端子及第二輸出端子，經組態以分別輸出所述第一輸出信號及所述第二輸出信號，以及啟用電路，經組態以使所述第一輸出信號與所述第二輸出信號相等，所述啟用電路包含耦接於所述第一輸出端子與所述第二輸出端子之間且具有連接至所述第一時鐘端子的閘極端子的P型金氧半導體電晶體，以及在所述第一感測電路的所述第一N型金氧半導體感測電晶體及所述第二感測電路的所述第二N型金氧半導體感測電晶體與接地之間且具有連接至所述第一時鐘端子的閘極端子的N型金氧半導體電晶體。
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