JP2001230665A - Ｃｍｏｓ多数決回路 - Google Patents
Ｃｍｏｓ多数決回路Info
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
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Abstract
(57)【要約】
【課題】 ＣＭＯＳ回路により形成された選択回路にお
いて、トランジスタ間のコンダクタンスの不一致に基づ
く誤動作を防止し、大きなファンインを実現する。 【解決手段】 複数の2値信号に対する入力部となるゲ
ートをそれぞれ有する複数の並列接続されたＣＭＯＳ回
路を有し、このＣＭＯＳ回路を構成する各第１ゲート導
電型および第２ゲート導電型のトランジスタ（5,8）が
それぞれ対応する同一導電型の電流制御トランジスタ
（6,7）と直列接続されている2値信号検出部（14）と、
2値信号検出部のノードの電位の変化応じて２値入力信
号の多数決出力である2値出力を生成する出力インバー
タ回路（15）と、上記各電流制御ＭＯＳトランジスタの
ゲートを制御するバイアス回路（13）とを有する多数決
回路。
いて、トランジスタ間のコンダクタンスの不一致に基づ
く誤動作を防止し、大きなファンインを実現する。 【解決手段】 複数の2値信号に対する入力部となるゲ
ートをそれぞれ有する複数の並列接続されたＣＭＯＳ回
路を有し、このＣＭＯＳ回路を構成する各第１ゲート導
電型および第２ゲート導電型のトランジスタ（5,8）が
それぞれ対応する同一導電型の電流制御トランジスタ
（6,7）と直列接続されている2値信号検出部（14）と、
2値信号検出部のノードの電位の変化応じて２値入力信
号の多数決出力である2値出力を生成する出力インバー
タ回路（15）と、上記各電流制御ＭＯＳトランジスタの
ゲートを制御するバイアス回路（13）とを有する多数決
回路。
Description
【０００１】
【発明の属する技術分野】本発明は、符号化システム、
ニューロチップ、論理回路、または故障許容システム
（fault tolerant system）などに好適に使用可能な多
数決回路に関するものであり、より詳しくはＣＭＯＳイ
ンバータを用いて構成される多数決回路に関するもので
ある。
ニューロチップ、論理回路、または故障許容システム
（fault tolerant system）などに好適に使用可能な多
数決回路に関するものであり、より詳しくはＣＭＯＳイ
ンバータを用いて構成される多数決回路に関するもので
ある。
【０００２】
【従来の技術】多数決論理は符号化技術や人工神経回路
で必要となる基本演算である。多数決論理は、その入力
を“１”または“０”の2値とすると「“１”の入力数
が“０”の入力数よりも大きいときに“１”を出力し、
その逆の場合には“０”を出力する論理」であると表現
できる。“１”は論理の「真」、“０”は「偽」に対応
し、電子回路では通常“１”はＶＤＤ（電源電圧）
［Ｖ］、“０”は０（接地電圧）［Ｖ］に対応させる。
で必要となる基本演算である。多数決論理は、その入力
を“１”または“０”の2値とすると「“１”の入力数
が“０”の入力数よりも大きいときに“１”を出力し、
その逆の場合には“０”を出力する論理」であると表現
できる。“１”は論理の「真」、“０”は「偽」に対応
し、電子回路では通常“１”はＶＤＤ（電源電圧）
［Ｖ］、“０”は０（接地電圧）［Ｖ］に対応させる。
【０００３】従来のディジタル回路による多数決回路
は、一般に排他的論理和を複数個組み合わせることによ
り構成するものであった（図示せず）。しかし、ディジ
タル回路においては多入力ゲートの実現が難しいため、
多入力の多数決論理を形成する場合は複数段による構成
とせざるを得ず、このため段数の増加と遅延の問題が生
ずる。
は、一般に排他的論理和を複数個組み合わせることによ
り構成するものであった（図示せず）。しかし、ディジ
タル回路においては多入力ゲートの実現が難しいため、
多入力の多数決論理を形成する場合は複数段による構成
とせざるを得ず、このため段数の増加と遅延の問題が生
ずる。
【０００４】この問題を解決する1つの方法として、図
４に示すようなＣＭＯＳインバータ回路を用いた選択回
路が提案されている（Charng Long Lee et al.“A nove
l design of binary majority gate and its applicati
on to median filtering”1990 IEEE International Sy
mposium on Circuits and Systems, 570-3 vol.1,4 vo
l.xxxix+3289 1990 pp570-573）。
４に示すようなＣＭＯＳインバータ回路を用いた選択回
路が提案されている（Charng Long Lee et al.“A nove
l design of binary majority gate and its applicati
on to median filtering”1990 IEEE International Sy
mposium on Circuits and Systems, 570-3 vol.1,4 vo
l.xxxix+3289 1990 pp570-573）。
【０００５】この回路は電圧分割器（初段）と出力バッ
ファ（最終段）とからなる。電源電圧Ｖｄｄと接地との
間にｐＭＯＳトランジスタ２１とｎＭＯＳトランジスタ
２２を直列に接続し、双方のゲート２３、２４を接続し
て入力端子とするＣＭＯＳインバータ２７を並列に複数
個（図２においてはＮ個）接続し、それぞれのＣＭＯＳ
インバータの各出力を結合してノードＭとしている。そ
して、ノードＭは、ｐＭＯＳトランジスタ２５およびｎ
ＭＯＳトランジスタ２６よりなる出力ＣＭＯＳインバー
タ２８の入力部２９と接続されている。この出力ＣＭＯ
Ｓインバータ２８の出力部から多数決の判定結果の出力
（Ｖｏｕｔ）３０を得るものである。
ファ（最終段）とからなる。電源電圧Ｖｄｄと接地との
間にｐＭＯＳトランジスタ２１とｎＭＯＳトランジスタ
２２を直列に接続し、双方のゲート２３、２４を接続し
て入力端子とするＣＭＯＳインバータ２７を並列に複数
個（図２においてはＮ個）接続し、それぞれのＣＭＯＳ
インバータの各出力を結合してノードＭとしている。そ
して、ノードＭは、ｐＭＯＳトランジスタ２５およびｎ
ＭＯＳトランジスタ２６よりなる出力ＣＭＯＳインバー
タ２８の入力部２９と接続されている。この出力ＣＭＯ
Ｓインバータ２８の出力部から多数決の判定結果の出力
（Ｖｏｕｔ）３０を得るものである。
【０００６】この回路においては、入力（ｘ１、ｘ２、
・・・・・・ｘＮ）に“１”が入力されたＣＭＯＳイン
バータのｎＭＯＳトランジスタのオン抵抗と、“０”が
入力されたＣＭＯＳインバータのｐＭＯＳトランジスタ
のオン抵抗に比によって分割された電位がノードMに生
ずる。
・・・・・・ｘＮ）に“１”が入力されたＣＭＯＳイン
バータのｎＭＯＳトランジスタのオン抵抗と、“０”が
入力されたＣＭＯＳインバータのｐＭＯＳトランジスタ
のオン抵抗に比によって分割された電位がノードMに生
ずる。
【０００７】ｐＭＯＳトランジスタのオン抵抗とｎＭＯ
Ｓトランジスタのオン抵抗が等しければ入力“１”の増
加にともないノードMの電位は順次Ｖｄｄ／ｎづつ降下
することになる筈であるが、実際にはｐＭＯＳトランジ
スタ及びｎＭＯＳトランジスタのの非線型特性に起因し
てノードMの電位が「大きく変化する部分」が存在す
る。
Ｓトランジスタのオン抵抗が等しければ入力“１”の増
加にともないノードMの電位は順次Ｖｄｄ／ｎづつ降下
することになる筈であるが、実際にはｐＭＯＳトランジ
スタ及びｎＭＯＳトランジスタのの非線型特性に起因し
てノードMの電位が「大きく変化する部分」が存在す
る。
【０００８】一方多数決の出力を得るため、出力ＣＭＯ
Ｓインバータ２８の反転閾値Ｖthは、“１”の入力数が
“０”の入力数に比べ、「１つだけ大きい場合」（この
場合のノードＭの電位ＶM1とする）と「1つだけ少ない
場合」（この場合のノードＭの電位をVM2とする）の間
に設定される。この多数決回路が正常に動作するために
は、（１） ＶM1＜Ｖth＜VM2であり、（２） ノードM
の電位が「大きく変化する部分」をＶM1とVM2の間に設
定する必要がある。
Ｓインバータ２８の反転閾値Ｖthは、“１”の入力数が
“０”の入力数に比べ、「１つだけ大きい場合」（この
場合のノードＭの電位ＶM1とする）と「1つだけ少ない
場合」（この場合のノードＭの電位をVM2とする）の間
に設定される。この多数決回路が正常に動作するために
は、（１） ＶM1＜Ｖth＜VM2であり、（２） ノードM
の電位が「大きく変化する部分」をＶM1とVM2の間に設
定する必要がある。
【０００９】上記（１）の条件に適合するためには、電
圧を分割する初段のｎＭＯＳトランジスタとｐＭＯＳト
ランジスタとの間の特性を調節する必要が生じ、（２）
の条件に適合するためには、電圧を分割する初段と出力
バッファの最終段のＭＯＳトランジスタ間の調整が必要
である。しかし、ＭＯＳトランジスタの特性は個々の製
造条件等により回路ごとにその特性が異なるため、設計
段階においてかかる調整を行うことは実質的に不可能で
ある。このためこの回路においては、入力数が増加する
ことによりマージンが小さくなった場合に、必要とされ
る精度の高い演算処理が困難になるという問題が生ず
る。
圧を分割する初段のｎＭＯＳトランジスタとｐＭＯＳト
ランジスタとの間の特性を調節する必要が生じ、（２）
の条件に適合するためには、電圧を分割する初段と出力
バッファの最終段のＭＯＳトランジスタ間の調整が必要
である。しかし、ＭＯＳトランジスタの特性は個々の製
造条件等により回路ごとにその特性が異なるため、設計
段階においてかかる調整を行うことは実質的に不可能で
ある。このためこの回路においては、入力数が増加する
ことによりマージンが小さくなった場合に、必要とされ
る精度の高い演算処理が困難になるという問題が生ず
る。
【００１０】
【発明が解決しようとする課題】上記のように、多数決
論理は符号化技術や神経回路で必要となる基本演算であ
る。多数決論理回路を形成する場合、従来技術による、
ディジタル回路を利用して排他的論理和素子を複数個組
み合わせる方法や、複数のＣＭＯＳインバータの並列接
続部と出力バッファとを含む回路構成を用いる方法によ
り、多数決論理回路を構成することが可能である。
論理は符号化技術や神経回路で必要となる基本演算であ
る。多数決論理回路を形成する場合、従来技術による、
ディジタル回路を利用して排他的論理和素子を複数個組
み合わせる方法や、複数のＣＭＯＳインバータの並列接
続部と出力バッファとを含む回路構成を用いる方法によ
り、多数決論理回路を構成することが可能である。
【００１１】しかし、論理回路素子を使用する場合では
多入力ゲートの実現が難しいため、多入力の多数決論理
を構成する必要がある場合は段数の増加と遅延の問題が
生じる。また、ＣＭＯＳインバータの組合わせによる選
択回路においては、入力数の増加とともに動作マージン
が小さくなり、構成要素であるｎＭＯＳトランジスタと
ｐＭＯＳトランジスタの特性上のばらつきとそれらの調
整の困難性から、精度の低下という問題が生じる したがって、本発明は、上記従来技術の問題点に鑑みて
なされたもので、アナログ回路を含むＣＭＯＳインバー
タ回路を用いて多数決論理回路を構成し、製造上必然的
に生ずるＭＯＳ特性のばらつきを自動的に調整する回路
構成とし、例えば通信用ＬＳＩ、ニューロチップ、フォ
ールトトレラントシステムなどに好適に利用可能な、高
速かつ小面積の集積化された大きなファンインを実現す
る多数決回路を提供することを目的とする。
多入力ゲートの実現が難しいため、多入力の多数決論理
を構成する必要がある場合は段数の増加と遅延の問題が
生じる。また、ＣＭＯＳインバータの組合わせによる選
択回路においては、入力数の増加とともに動作マージン
が小さくなり、構成要素であるｎＭＯＳトランジスタと
ｐＭＯＳトランジスタの特性上のばらつきとそれらの調
整の困難性から、精度の低下という問題が生じる したがって、本発明は、上記従来技術の問題点に鑑みて
なされたもので、アナログ回路を含むＣＭＯＳインバー
タ回路を用いて多数決論理回路を構成し、製造上必然的
に生ずるＭＯＳ特性のばらつきを自動的に調整する回路
構成とし、例えば通信用ＬＳＩ、ニューロチップ、フォ
ールトトレラントシステムなどに好適に利用可能な、高
速かつ小面積の集積化された大きなファンインを実現す
る多数決回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、電流制御つき
のＣＭＯＳインバータを用いた多数決回路であり、アナ
ログＣＭＯＳ回路を用いることで、小面積で、高速性を
有し、さらに大きなファンインを有する多数決回路を実
現するものである。即ち、ＣＭＯＳインバータに追加の
電流制御ＭＯＳトランジスタを組み込むことにより、入
力部のｐＭＯＳおよびｎＭＯＳトランジスタ間のコンダ
クタンスのバランスをとることで大きな動作マージンを
得るものである。
のＣＭＯＳインバータを用いた多数決回路であり、アナ
ログＣＭＯＳ回路を用いることで、小面積で、高速性を
有し、さらに大きなファンインを有する多数決回路を実
現するものである。即ち、ＣＭＯＳインバータに追加の
電流制御ＭＯＳトランジスタを組み込むことにより、入
力部のｐＭＯＳおよびｎＭＯＳトランジスタ間のコンダ
クタンスのバランスをとることで大きな動作マージンを
得るものである。
【００１３】本発明は、複数の2値信号に対する入力部
となるゲートをそれぞれ有する複数の並列接続された第
1のＣＭＯＳ回路を有し、第1のＣＭＯＳ回路を構成する
各第１ゲート導電型および第２ゲート導電型のトランジ
スタはそれぞれ対応する同一導電型の電流制御ＭＯＳト
ランジスタと直列接続されており、第1のＣＭＯＳ回路
の出力部がそれぞれ接続されたノードの電位が複数の2
値信号の“１”および“０”の組み合わせによって変化
する2値信号検出部と、２値信号検出部のノードの電位
の変化応じて、複数の2値信号の多数決出力である2値出
力を生成する出力インバータ回路と、各電流制御ＭＯＳ
トランジスタのゲートを制御するバイアス回路とを有す
る多数決回路である。
となるゲートをそれぞれ有する複数の並列接続された第
1のＣＭＯＳ回路を有し、第1のＣＭＯＳ回路を構成する
各第１ゲート導電型および第２ゲート導電型のトランジ
スタはそれぞれ対応する同一導電型の電流制御ＭＯＳト
ランジスタと直列接続されており、第1のＣＭＯＳ回路
の出力部がそれぞれ接続されたノードの電位が複数の2
値信号の“１”および“０”の組み合わせによって変化
する2値信号検出部と、２値信号検出部のノードの電位
の変化応じて、複数の2値信号の多数決出力である2値出
力を生成する出力インバータ回路と、各電流制御ＭＯＳ
トランジスタのゲートを制御するバイアス回路とを有す
る多数決回路である。
【００１４】そして、上記出力回路は第2のＣＭＯＳ回
路を含み、第2のＣＭＯＳ回路を構成する各第１ゲート
導電型および第２ゲート導電型のトランジスタはそれぞ
れ対応する同一導電型のＭＯＳトランジスタと直列接続
されている多数決回路である。
路を含み、第2のＣＭＯＳ回路を構成する各第１ゲート
導電型および第２ゲート導電型のトランジスタはそれぞ
れ対応する同一導電型のＭＯＳトランジスタと直列接続
されている多数決回路である。
【００１５】また、上記バイアス回路は第３のＣＭＯＳ
回路を含み、記第３のＣＭＯＳ回路を構成する第１ゲー
ト導電型および第２ゲート導電型のトランジスタはそれ
ぞれ対応する同一導電型のＭＯＳトランジスタと直列接
続されている多数決回路である。
回路を含み、記第３のＣＭＯＳ回路を構成する第１ゲー
ト導電型および第２ゲート導電型のトランジスタはそれ
ぞれ対応する同一導電型のＭＯＳトランジスタと直列接
続されている多数決回路である。
【００１６】さらに、第３のＣＭＯＳ回路およびその第
１ゲート導電型および第２ゲート導電型のトランジスタ
と直列接続されたそれぞれ対応する同一導電型のＭＯＳ
トランジスタとにより構成されるインバータ回路の反転
閾値電圧が上記出力回路の反転閾値電圧に等しい多数決
回路である。
１ゲート導電型および第２ゲート導電型のトランジスタ
と直列接続されたそれぞれ対応する同一導電型のＭＯＳ
トランジスタとにより構成されるインバータ回路の反転
閾値電圧が上記出力回路の反転閾値電圧に等しい多数決
回路である。
【００１７】また本発明は、第1および第2の第１ゲート
導電型ＭＯＳトランジスタと第1および第2の第２ゲート
導電型ＭＯＳトランジスタとが直列に接続されており、
第1の第１ゲート導電型ＭＯＳトランジスタのソースと
第2の第２ゲート導電型ＭＯＳトランジスタのゲートが
電源電圧に接続され、第１の第１ゲート導電型ＭＯＳト
ランジスタのゲートと第2の第２ゲート導電型ＭＯＳト
ランジスタのソースが接地されており、第２の第１ゲー
ト導電型ＭＯＳトランジスタのゲートおよびドレインと
第１の第２ゲート導電型ＭＯＳトランジスタのゲートお
よびドレインが所定のバイアス電圧に接続されているバ
イアス回路と、複数の並列回路を構成する、それぞれ第
３および第４の第１ゲート導電型ＭＯＳトランジスタと
第３および第４の第２ゲート導電型ＭＯＳトランジスタ
とが直列接続されており、第３の第１ゲート導電型ＭＯ
Ｓトランジスタのソースが電源電圧に接続され、第４の
第２ゲート導電型ＭＯＳトランジスタのソースが接地さ
れており、そして、第３の第１ゲート導電型ＭＯＳトラ
ンジスタのゲートおよび第４の第２ゲート導電型ＭＯＳ
トランジスタのゲートが接続された各入力部にはそれぞ
れ複数の２値入力信号が入力され、第４の第１ゲート導
電型ＭＯＳトランジスタのゲートおよび第３の第２ゲー
ト導電型ＭＯＳトランジスタのゲートはそれぞれ前記バ
イアス電圧と接続されており、第４の第１ゲート導電型
ＭＯＳトランジスタのドレインと第３の第２ゲート導電
型ＭＯＳトランジスタのドレインの結合点がノードに接
続されている複数の検出回路を有する2値信号検出部
と、第５および第６の第１ゲート導電型ＭＯＳトランジ
スタと第５および第６の第２ゲート導電型ＭＯＳトラン
ジスタとが直列接続されており、第５の第１ゲート導電
型ＭＯＳトランジスタのソースと第６の第２ゲート導電
型ＭＯＳトランジスタのゲートは電源電圧に接続され、
第５の第１ゲート導電型ＭＯＳトランジスタのゲートと
第６のＭＯＳトランジスタのソースは接地されており、
第６の第１ゲート導電型ＭＯＳトランジスタのゲートと
第５の第２ゲート導電型ＭＯＳトランジスタのゲートは
前記ノードに接続されており、そして、第６の第１ゲー
ト導電型ＭＯＳトランジスタのドレインと第５の第２ゲ
ート導電型ＭＯＳトランジスタのドレインの結合点が出
力部に接続され多数決の結果を２値信号により出力する
インバータ回路とを有する多数決回路である。
導電型ＭＯＳトランジスタと第1および第2の第２ゲート
導電型ＭＯＳトランジスタとが直列に接続されており、
第1の第１ゲート導電型ＭＯＳトランジスタのソースと
第2の第２ゲート導電型ＭＯＳトランジスタのゲートが
電源電圧に接続され、第１の第１ゲート導電型ＭＯＳト
ランジスタのゲートと第2の第２ゲート導電型ＭＯＳト
ランジスタのソースが接地されており、第２の第１ゲー
ト導電型ＭＯＳトランジスタのゲートおよびドレインと
第１の第２ゲート導電型ＭＯＳトランジスタのゲートお
よびドレインが所定のバイアス電圧に接続されているバ
イアス回路と、複数の並列回路を構成する、それぞれ第
３および第４の第１ゲート導電型ＭＯＳトランジスタと
第３および第４の第２ゲート導電型ＭＯＳトランジスタ
とが直列接続されており、第３の第１ゲート導電型ＭＯ
Ｓトランジスタのソースが電源電圧に接続され、第４の
第２ゲート導電型ＭＯＳトランジスタのソースが接地さ
れており、そして、第３の第１ゲート導電型ＭＯＳトラ
ンジスタのゲートおよび第４の第２ゲート導電型ＭＯＳ
トランジスタのゲートが接続された各入力部にはそれぞ
れ複数の２値入力信号が入力され、第４の第１ゲート導
電型ＭＯＳトランジスタのゲートおよび第３の第２ゲー
ト導電型ＭＯＳトランジスタのゲートはそれぞれ前記バ
イアス電圧と接続されており、第４の第１ゲート導電型
ＭＯＳトランジスタのドレインと第３の第２ゲート導電
型ＭＯＳトランジスタのドレインの結合点がノードに接
続されている複数の検出回路を有する2値信号検出部
と、第５および第６の第１ゲート導電型ＭＯＳトランジ
スタと第５および第６の第２ゲート導電型ＭＯＳトラン
ジスタとが直列接続されており、第５の第１ゲート導電
型ＭＯＳトランジスタのソースと第６の第２ゲート導電
型ＭＯＳトランジスタのゲートは電源電圧に接続され、
第５の第１ゲート導電型ＭＯＳトランジスタのゲートと
第６のＭＯＳトランジスタのソースは接地されており、
第６の第１ゲート導電型ＭＯＳトランジスタのゲートと
第５の第２ゲート導電型ＭＯＳトランジスタのゲートは
前記ノードに接続されており、そして、第６の第１ゲー
ト導電型ＭＯＳトランジスタのドレインと第５の第２ゲ
ート導電型ＭＯＳトランジスタのドレインの結合点が出
力部に接続され多数決の結果を２値信号により出力する
インバータ回路とを有する多数決回路である。
【００１８】さらに、バイアス電圧は上記インバータ回
路の反転閾値電圧である多数決回路である。
路の反転閾値電圧である多数決回路である。
【００１９】また本発明は、複数の2値信号が入力する
入力層と、この入力層からの所定の複数の出力信号が入
力する上記多数決回路を含む中間層と、この中間層から
の所定の複数の出力信号が入力する上記多数決回路を含
む出力層とを有する３層構成の論理演算回路である。
入力層と、この入力層からの所定の複数の出力信号が入
力する上記多数決回路を含む中間層と、この中間層から
の所定の複数の出力信号が入力する上記多数決回路を含
む出力層とを有する３層構成の論理演算回路である。
【００２０】
【発明の実施の形態】多数決処理は、故障許容システム
や人工ニューラルネットワーク（artificialneural net
works）などにおける基本原理である。さらに、多数決
回路を誤り訂正や中間値の算出（Median filtering）等
の様々な様々な情報処理に効率良く用いることで、情報
処理装置の諸性能の向上が期待できる。例えば３つのバ
イナリ入力、ａ，ｂ，ｃがあるとき、多数決の論理演算
はＵ＝ａｂ＋ｂｃ＋ｃａとなる。このような場合は簡単
だが、入力数が多くなると論理演算回路は非常に大きく
なり、従来のデジタル的手法では多数決回路を作るのに
大きな回路が必要となる。
や人工ニューラルネットワーク（artificialneural net
works）などにおける基本原理である。さらに、多数決
回路を誤り訂正や中間値の算出（Median filtering）等
の様々な様々な情報処理に効率良く用いることで、情報
処理装置の諸性能の向上が期待できる。例えば３つのバ
イナリ入力、ａ，ｂ，ｃがあるとき、多数決の論理演算
はＵ＝ａｂ＋ｂｃ＋ｃａとなる。このような場合は簡単
だが、入力数が多くなると論理演算回路は非常に大きく
なり、従来のデジタル的手法では多数決回路を作るのに
大きな回路が必要となる。
【００２１】本発明は、バイナリの電圧モードで簡単に
動作する多数決回路を提供するもので、非常に大きな入
力数に対しても高い精度と安定な動作を有するＣＭＯＳ
多数決回路を提供するものである。ＣＭＯＳ回路は、直
列に接続されたｐＭＯＳトランジスタとｎＭＯＳトラン
ジスタを含み、このｐＭＯＳトランジスタ及びｎＭＯＳ
トランジスタのゲートが互いに接続されて入力部をな
し、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの間
に出力部を有する。
動作する多数決回路を提供するもので、非常に大きな入
力数に対しても高い精度と安定な動作を有するＣＭＯＳ
多数決回路を提供するものである。ＣＭＯＳ回路は、直
列に接続されたｐＭＯＳトランジスタとｎＭＯＳトラン
ジスタを含み、このｐＭＯＳトランジスタ及びｎＭＯＳ
トランジスタのゲートが互いに接続されて入力部をな
し、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの間
に出力部を有する。
【００２２】本発明の回路においては、複数の並列接続
された2値入力ＣＭＯＳインバータ回路のｐおよびｎＭ
ＯＳにそれぞれ対応する電流制御ＭＯＳトランジスタを
直列に接続し、この電流制御ＭＯＳトランジスタのゲー
トをＣＭＯＳ出力バッファ回路の反転電位と同じ電位に
よりバイアスする。そして、上記各ＣＭＯＳインバータ
回路の出力を結合してノードＭとし、ノードＭをＣＭＯ
Ｓ出力バッファ回路のゲートと接続し、出力バッファ回
路の出力において多数決の判定を得るものである。
された2値入力ＣＭＯＳインバータ回路のｐおよびｎＭ
ＯＳにそれぞれ対応する電流制御ＭＯＳトランジスタを
直列に接続し、この電流制御ＭＯＳトランジスタのゲー
トをＣＭＯＳ出力バッファ回路の反転電位と同じ電位に
よりバイアスする。そして、上記各ＣＭＯＳインバータ
回路の出力を結合してノードＭとし、ノードＭをＣＭＯ
Ｓ出力バッファ回路のゲートと接続し、出力バッファ回
路の出力において多数決の判定を得るものである。
【００２３】本発明に係る多数決回路は、標準的な製造
方法を用いて形成されるＣＭＯＳ回路素子を用いて実現
でき、入力数が増加した場合でも論理の段数を増加する
必要がない。このため並列演算が行われている多数決回
路の各遅延時間は一定である。そして、使用されるｐ及
びｎＭＯＳトランジスタ間のパラメータのずれを自動調
整するため、ｎＭＯＳトランジスタとｐＭＯＳトランジ
スタのコンダクタンスの不一致から生ずるノードＭの電
位のオフセットはキャンセルされる。さらに、ＭＯＳト
ランジスタを飽和領域で動作させるため動作マージンを
大きく保つことができる。
方法を用いて形成されるＣＭＯＳ回路素子を用いて実現
でき、入力数が増加した場合でも論理の段数を増加する
必要がない。このため並列演算が行われている多数決回
路の各遅延時間は一定である。そして、使用されるｐ及
びｎＭＯＳトランジスタ間のパラメータのずれを自動調
整するため、ｎＭＯＳトランジスタとｐＭＯＳトランジ
スタのコンダクタンスの不一致から生ずるノードＭの電
位のオフセットはキャンセルされる。さらに、ＭＯＳト
ランジスタを飽和領域で動作させるため動作マージンを
大きく保つことができる。
【００２４】本発明の実施の形態を以下に図面を参照し
て説明する。以下の説明および図面の記載において、同
様の要素は同様の参照番号により表される。
て説明する。以下の説明および図面の記載において、同
様の要素は同様の参照番号により表される。
【００２５】図１に本発明の多数決回路の回路構成を示
す。回路素子はすべてＭＯＳトランジスタにより構成す
ることができる。
す。回路素子はすべてＭＯＳトランジスタにより構成す
ることができる。
【００２６】図１において、Ａ部１３はＣ部１５のＣＭ
ＯＳインバータの反転閾値電圧と同じ電圧を発生するバ
イアス回路である。第1および第2のｐＭＯＳトランジス
タ１、２と第1および第2のｎＭＯＳトランジスタ３、４
とが直列接続されている。第1のｐＭＯＳトランジスタ
１のソースと第2のｎＭＯＳトランジスタ４のゲートは
Ｖｄｄに接続され、第１のｐＭＯＳトランジスタ１のゲ
ートと第2のｎＭＯＳトランジスタ４のソースは接地さ
れている。第２のｐＭＯＳトランジスタ２のゲートおよ
びドレインと第１のｎＭＯＳトランジスタ３のゲートお
よびドレインはＶ ｒｅｆに接続されている。
ＯＳインバータの反転閾値電圧と同じ電圧を発生するバ
イアス回路である。第1および第2のｐＭＯＳトランジス
タ１、２と第1および第2のｎＭＯＳトランジスタ３、４
とが直列接続されている。第1のｐＭＯＳトランジスタ
１のソースと第2のｎＭＯＳトランジスタ４のゲートは
Ｖｄｄに接続され、第１のｐＭＯＳトランジスタ１のゲ
ートと第2のｎＭＯＳトランジスタ４のソースは接地さ
れている。第２のｐＭＯＳトランジスタ２のゲートおよ
びドレインと第１のｎＭＯＳトランジスタ３のゲートお
よびドレインはＶ ｒｅｆに接続されている。
【００２７】Ａ部１３を構成するトランジスタは対応す
るＣ部１５を構成する各トランジスタと実質的に同じ形
状および不純物濃度分布を有し、Ｖｒｅｆに発生する電
圧がＣ部インバータの反転閾値電圧と同じ電圧となるよ
うにする。
るＣ部１５を構成する各トランジスタと実質的に同じ形
状および不純物濃度分布を有し、Ｖｒｅｆに発生する電
圧がＣ部インバータの反転閾値電圧と同じ電圧となるよ
うにする。
【００２８】Ｂ部１４はＮ個の信号（“１”または
“０”）のＣＭＯＳ入力部である。Ｎ個の信号の組み合
わせによってノードＭの電位ＶＭが変化する。各入力部
は並列回路を構成し、それぞれ第３および第４のｐＭＯ
Ｓトランジスタ５、６と第３および第４のｎＭＯＳトラ
ンジスタ７、８とが直列接続されている。スイッチ用の
トランジスタである第３のｐＭＯＳトランジスタ５のソ
ースはＶｄｄに接続され、同じくスイッチ用のトランジ
スタである第４のｎＭＯＳトランジスタ８のソースは接
地されている。そして、第３のｐＭＯＳトランジスタ５
のゲートおよび第４のｎＭＯＳトランジスタ８のゲート
には各入力信号（ｘ１，ｘ２・・・ｘN）が入力され
る。ｘ１，ｘ２・・・ｘNは２値入力である。電流制御
トランジスタである第４のｐＭＯＳトランジスタ６のゲ
ートおよび同じく電流制御トランジスタである第３のｎ
ＭＯＳトランジスタ７のゲートはそれぞれＶｒｅｆと接
続されている。第４のｐＭＯＳトランジスタ６のドレイ
ンと第３のｎＭＯＳトランジスタ７のドレインの結合点
はノードＭに接続されている。
“０”）のＣＭＯＳ入力部である。Ｎ個の信号の組み合
わせによってノードＭの電位ＶＭが変化する。各入力部
は並列回路を構成し、それぞれ第３および第４のｐＭＯ
Ｓトランジスタ５、６と第３および第４のｎＭＯＳトラ
ンジスタ７、８とが直列接続されている。スイッチ用の
トランジスタである第３のｐＭＯＳトランジスタ５のソ
ースはＶｄｄに接続され、同じくスイッチ用のトランジ
スタである第４のｎＭＯＳトランジスタ８のソースは接
地されている。そして、第３のｐＭＯＳトランジスタ５
のゲートおよび第４のｎＭＯＳトランジスタ８のゲート
には各入力信号（ｘ１，ｘ２・・・ｘN）が入力され
る。ｘ１，ｘ２・・・ｘNは２値入力である。電流制御
トランジスタである第４のｐＭＯＳトランジスタ６のゲ
ートおよび同じく電流制御トランジスタである第３のｎ
ＭＯＳトランジスタ７のゲートはそれぞれＶｒｅｆと接
続されている。第４のｐＭＯＳトランジスタ６のドレイ
ンと第３のｎＭＯＳトランジスタ７のドレインの結合点
はノードＭに接続されている。
【００２９】Ｂ部１４において“１”の入力数をｍとし
た場合に、ｍ＝Ｎ／２（Ｎは入力の総数）の時のノード
Ｍの電位（ＶＭ）は、A部と組み合わされることによ
り、A部において生成された電圧Ｖｒｅｆに等しくな
る。
た場合に、ｍ＝Ｎ／２（Ｎは入力の総数）の時のノード
Ｍの電位（ＶＭ）は、A部と組み合わされることによ
り、A部において生成された電圧Ｖｒｅｆに等しくな
る。
【００３０】電流制御トランジスタである第４のｐＭＯ
Ｓトランジスタ６、同じく電流制御トランジスタである
第３のｎＭＯＳトランジスタ７はそれぞれ能動負荷とし
て働き、“１”（もしくは“０”）の入力数の変化に対
してＮ／２近傍における変化を急峻にするよう作用す
る。つまり、“１”と“０”の数があまり違わない場合
における｜ＶＭ−Ｖｒｅｆ｜を大きくする。
Ｓトランジスタ６、同じく電流制御トランジスタである
第３のｎＭＯＳトランジスタ７はそれぞれ能動負荷とし
て働き、“１”（もしくは“０”）の入力数の変化に対
してＮ／２近傍における変化を急峻にするよう作用す
る。つまり、“１”と“０”の数があまり違わない場合
における｜ＶＭ−Ｖｒｅｆ｜を大きくする。
【００３１】Ｃ部１５は電位ＶMに応じて多数決出力を
発生するインバータ回路である。第５および第６のｐＭ
ＯＳトランジスタ９、１０と第５および第６のｎＭＯＳ
トランジスタ１１、１２とが直列接続されている。第５
のｐＭＯＳトランジスタ１のソースと第６のｎＭＯＳト
ランジスタ１２のゲートはＶｄｄに接続され、第５のｐ
ＭＯＳトランジスタ１のゲートと第６のｎＭＯＳトラン
ジスタ４のソースは接地されている。第６のｐＭＯＳト
ランジスタ１０のゲートと第５のｎＭＯＳトランジスタ
１１のゲートはノードＭに接続されている。そして第６
のｐＭＯＳトランジスタ１０のドレインと第５のｎＭＯ
Ｓトランジスタ１１のドレインの結合点は出力Ｖｏｕｔ
に接続され多数決の結果を２値信号により出力する。
発生するインバータ回路である。第５および第６のｐＭ
ＯＳトランジスタ９、１０と第５および第６のｎＭＯＳ
トランジスタ１１、１２とが直列接続されている。第５
のｐＭＯＳトランジスタ１のソースと第６のｎＭＯＳト
ランジスタ１２のゲートはＶｄｄに接続され、第５のｐ
ＭＯＳトランジスタ１のゲートと第６のｎＭＯＳトラン
ジスタ４のソースは接地されている。第６のｐＭＯＳト
ランジスタ１０のゲートと第５のｎＭＯＳトランジスタ
１１のゲートはノードＭに接続されている。そして第６
のｐＭＯＳトランジスタ１０のドレインと第５のｎＭＯ
Ｓトランジスタ１１のドレインの結合点は出力Ｖｏｕｔ
に接続され多数決の結果を２値信号により出力する。
【００３２】入力信号をｘ１，ｘ２・・・ｘNとし、そ
れぞれに“１”＝Ｖｄｄまたは“０”＝接地（０）の信
号を入力する。“１”入力の数が“０”入力の数よりも
多い場合Ｃ部１５のインバータは“１”を出力する。逆
に“０”入力の数の方が多い場合には“０”を出力す
る。即ち、Ｎを総入力数、ｍを“１”の入力数をする
と、ｍ＞Ｎ／２（Ｎ：奇数）のときのみＶｏｕｔは
“１”を出力する。
れぞれに“１”＝Ｖｄｄまたは“０”＝接地（０）の信
号を入力する。“１”入力の数が“０”入力の数よりも
多い場合Ｃ部１５のインバータは“１”を出力する。逆
に“０”入力の数の方が多い場合には“０”を出力す
る。即ち、Ｎを総入力数、ｍを“１”の入力数をする
と、ｍ＞Ｎ／２（Ｎ：奇数）のときのみＶｏｕｔは
“１”を出力する。
【００３３】図１の実施の態様において、各ｐＭＯＳ
（１，２；５，６；９，１０）とｎＭＯＳ（４，３；
８，７；１２，１１）はノードＭに対して対称に配置さ
れており、それぞれ電流制御ＭＯＳトランジスタ（ノー
ドＭの側）とスイッチ用ＭＯＳトランジスタ（Ｖｄｄお
よび接地側）の縦列接続となっている。そして、Ｖ
ｒｅｆはノードＭの次段のバッファ（Ｃ部のインバー
タ）の反転閾値電圧と同じ電圧であり、“１”の入力数
ｍ＝Ｎ／２のときのＭの電位（ＶＭ）はＶｒｅｆに一致
する。このとき、Ｂ部１４の“１”が入力されたｐＭＯ
Ｓと、“０”が入力されたｎＭＯＳを流れる電流は等し
くなり、この回路の分解能が最大となる。
（１，２；５，６；９，１０）とｎＭＯＳ（４，３；
８，７；１２，１１）はノードＭに対して対称に配置さ
れており、それぞれ電流制御ＭＯＳトランジスタ（ノー
ドＭの側）とスイッチ用ＭＯＳトランジスタ（Ｖｄｄお
よび接地側）の縦列接続となっている。そして、Ｖ
ｒｅｆはノードＭの次段のバッファ（Ｃ部のインバー
タ）の反転閾値電圧と同じ電圧であり、“１”の入力数
ｍ＝Ｎ／２のときのＭの電位（ＶＭ）はＶｒｅｆに一致
する。このとき、Ｂ部１４の“１”が入力されたｐＭＯ
Ｓと、“０”が入力されたｎＭＯＳを流れる電流は等し
くなり、この回路の分解能が最大となる。
【００３４】総入力数をＮ、“１”の入力数をｍ、ｎＭ
ＯＳとｐＭＯＳの特性が一致しているとして、Ｎ＝２ｎ
−１とした場合の動作マージンを求める。
ＯＳとｐＭＯＳの特性が一致しているとして、Ｎ＝２ｎ
−１とした場合の動作マージンを求める。
【００３５】総入力数Ｎが比較的小さい場合、各ｃＭＯ
Ｓインバータの出力ＶＭは理想的なＭＯＳ特性を示すも
のとする。ｍ≧ｎのときの電流制御ＭＯＳトランジスタ
のＶ Ｍ−ＩＤ特性を図２に示す。ここで、ＩＤｐ、Ｉ
ＤｎをそれぞれｐＭＯＳ、ｎＭＯＳを流れる電流の総和
とし、ＶＴｐ、ＶＴｎをそれぞれ電流制御ｐＭＯＳトラ
ンジスタおよびｎＭＯＳトランジスタの閾値電圧とす
る。この場合、スイッチ用ｎおよびｐＭＯＳトランジス
タは、電流制御ｎ及びｐＭＯＳトランジスタとの比較に
おいて、オン時にはその抵抗は０でありオフ時には無限
大と仮定することができる。
Ｓインバータの出力ＶＭは理想的なＭＯＳ特性を示すも
のとする。ｍ≧ｎのときの電流制御ＭＯＳトランジスタ
のＶ Ｍ−ＩＤ特性を図２に示す。ここで、ＩＤｐ、Ｉ
ＤｎをそれぞれｐＭＯＳ、ｎＭＯＳを流れる電流の総和
とし、ＶＴｐ、ＶＴｎをそれぞれ電流制御ｐＭＯＳトラ
ンジスタおよびｎＭＯＳトランジスタの閾値電圧とす
る。この場合、スイッチ用ｎおよびｐＭＯＳトランジス
タは、電流制御ｎ及びｐＭＯＳトランジスタとの比較に
おいて、オン時にはその抵抗は０でありオフ時には無限
大と仮定することができる。
【００３６】図２から明らかなように、ｐＭＯＳは定電
流領域、ｎＭＯＳは抵抗性領域で動作する。この場合次
に式が成り立つ。
流領域、ｎＭＯＳは抵抗性領域で動作する。この場合次
に式が成り立つ。
【００３７】
【数１】
【００３８】（１）、（２）、（３）式からＶＭを求め
る。
る。
【００３９】
【数２】
【００４０】簡単化するために、Ｋｐ＝Ｋｎ、ＶＴｎ＝
ＶＴｐ＝ＶＴ、Ｖｒｅｆ＝ＶＤＤ／２とすると、
ＶＴｐ＝ＶＴ、Ｖｒｅｆ＝ＶＤＤ／２とすると、
【００４１】
【数３】
【００４２】となる。“１”の入力数と“０”の入力数
の差が１のとき、つまりｍ＝ｎのとき、
の差が１のとき、つまりｍ＝ｎのとき、
【００４３】
【数４】
【００４４】となる。一方総入力数Ｎが比較的大きい場
合は、チャンネル長変調効果、基板バイアス効果を考慮
して、ＶＭ−Ｖｒｅｆは次式で近似できる。
合は、チャンネル長変調効果、基板バイアス効果を考慮
して、ＶＭ−Ｖｒｅｆは次式で近似できる。
【００４５】
【数５】
【００４６】ここで、Ｉ０Δｎ、Ｉ０Δｐ、（Ｉ０は定
数）は、それぞれｎＭＯＳ及びｐＭＯＳを流れる電流の
ノード電圧ＶＭに対する変化量に対応する。またΔｎは
数）は、それぞれｎＭＯＳ及びｐＭＯＳを流れる電流の
ノード電圧ＶＭに対する変化量に対応する。またΔｎは
【００４７】
【数６】
【００４８】で示され、λｎとδｎはそれぞれ電流制御
ｎＭＯＳのチャンネル変調係数と基板バイアス効果によ
る閾値の増加量、Ｖｎは電流制御ｎＭＯＳとスイッチｎ
ＭＯＳ間のノードの電位である。なお、基板バイアス効
果が動作マージンを上げる方向に働く。Δｎ＝−Δｐ
（＝Δ）と仮定すると、マージンは次式で近似できる。
ｎＭＯＳのチャンネル変調係数と基板バイアス効果によ
る閾値の増加量、Ｖｎは電流制御ｎＭＯＳとスイッチｎ
ＭＯＳ間のノードの電位である。なお、基板バイアス効
果が動作マージンを上げる方向に働く。Δｎ＝−Δｐ
（＝Δ）と仮定すると、マージンは次式で近似できる。
【００４９】
【数７】
【００５０】ΔはＭＯＳのチャネル長変調効果や基板バ
イアス効果から決まる値で、ＶＤＤ＝５［Ｖ］、Ｖ
ｒｅｆ＝ＶＤＤ／２、ＶＴｎ＝０．９[Ｖ]、λｎ＝０．
０６［Ｖ −１］と仮定したとき、特定の制作条件におい
てΔは１０−３〜１０−２［Ｖ− １］程度である。この
ことから非常に大きいＮに対しても十分なマージンを保
つことがわかる。
イアス効果から決まる値で、ＶＤＤ＝５［Ｖ］、Ｖ
ｒｅｆ＝ＶＤＤ／２、ＶＴｎ＝０．９[Ｖ]、λｎ＝０．
０６［Ｖ −１］と仮定したとき、特定の制作条件におい
てΔは１０−３〜１０−２［Ｖ− １］程度である。この
ことから非常に大きいＮに対しても十分なマージンを保
つことがわかる。
【００５１】図1のＢ部を通常のＣＭＯＳで構成した場
合、通常ｎＭＯＳとｐＭＯＳのコンダクタンスは一致せ
ず、入力信号の“１”及び“０”の数の組み合わせによ
りコンダクタンスは大きく変化する。このことが図１に
示す従来例のＣＭＯＳ構成の選択回路の動作マージンを
低下させる原因の１つである。
合、通常ｎＭＯＳとｐＭＯＳのコンダクタンスは一致せ
ず、入力信号の“１”及び“０”の数の組み合わせによ
りコンダクタンスは大きく変化する。このことが図１に
示す従来例のＣＭＯＳ構成の選択回路の動作マージンを
低下させる原因の１つである。
【００５２】選択回路の動作マージンは“１”信号と
“０”信号の数の差が１の時に、ノードＭの電位
（ＶM ）がインバータ１５の反転閾値（Ｖref ）からど
の程度離れているかによって決まる。本発明の回路では
上記のような構成をとることにより、Ｂ部１４の各直列
接続されたｎＭＯＳとｐＭＯＳの全体のコンダクタンス
は等しくなり、動作マージンは最大となる。この構成に
よれば、熱雑音を考慮しても１０００程度の入力数が可
能であることがわかった。
“０”信号の数の差が１の時に、ノードＭの電位
（ＶM ）がインバータ１５の反転閾値（Ｖref ）からど
の程度離れているかによって決まる。本発明の回路では
上記のような構成をとることにより、Ｂ部１４の各直列
接続されたｎＭＯＳとｐＭＯＳの全体のコンダクタンス
は等しくなり、動作マージンは最大となる。この構成に
よれば、熱雑音を考慮しても１０００程度の入力数が可
能であることがわかった。
【００５３】また演算速度に関しては１０ｎｓ以下の動
作が可能であることがわかった。入出力は２値のディジ
タル信号であるが、回路内部の処理はむしろアナログ的
動作であるため、高速動作と大きなファンインが可能と
なる。
作が可能であることがわかった。入出力は２値のディジ
タル信号であるが、回路内部の処理はむしろアナログ的
動作であるため、高速動作と大きなファンインが可能と
なる。
【００５４】消費電力に関しては、本発明による多数決
回路は常に貫通電流を流しているため、ワーストケース
での消費電力は動作周波数に関係しない。このため速度
が速くなり高周波になればなるほど多数決回路の周波数
に対する消費電力は減少する。
回路は常に貫通電流を流しているため、ワーストケース
での消費電力は動作周波数に関係しない。このため速度
が速くなり高周波になればなるほど多数決回路の周波数
に対する消費電力は減少する。
【００５５】図３に本発明による多数決回路を用いた多
数決論理演算回路を示す。入力層１６と多数決回路を用
いた中間層１７、出力層１８からなる３層構成の回路よ
りなる。それぞれの多数決回路の入力数はＮ個（奇数）
である。入力信号は入力層１６を介してそれぞれ中間層
１６の多数決回路に入り、その中間層１６の多数決回路
の出力が出力層１８の多数決回路の入力に入る。出力層
１８からの出力が最終的な結果となる。このときそれぞ
れの多数決回路の結合荷重値を変更することによって、
様々な演算を行うことができる。ＥＸＯＲ回路を使用す
る多数決回路においては入力数ＮのときlogＮ段の計算
が必要となるようなパリティ演算でも、本発明に係る上
記多数決論理演算回路では入力数に関係なく3段で計算
を実行することができる。
数決論理演算回路を示す。入力層１６と多数決回路を用
いた中間層１７、出力層１８からなる３層構成の回路よ
りなる。それぞれの多数決回路の入力数はＮ個（奇数）
である。入力信号は入力層１６を介してそれぞれ中間層
１６の多数決回路に入り、その中間層１６の多数決回路
の出力が出力層１８の多数決回路の入力に入る。出力層
１８からの出力が最終的な結果となる。このときそれぞ
れの多数決回路の結合荷重値を変更することによって、
様々な演算を行うことができる。ＥＸＯＲ回路を使用す
る多数決回路においては入力数ＮのときlogＮ段の計算
が必要となるようなパリティ演算でも、本発明に係る上
記多数決論理演算回路では入力数に関係なく3段で計算
を実行することができる。
【００５６】以上本発明に係る実施の態様について説明
したが、ここに記載した多数決回路および多数決論理演
算回路の実施の形態は単なる一例であり、本回路の実施
の形態は本発明の技術的範囲を逸脱せずに多様に変形す
ることが可能である。
したが、ここに記載した多数決回路および多数決論理演
算回路の実施の形態は単なる一例であり、本回路の実施
の形態は本発明の技術的範囲を逸脱せずに多様に変形す
ることが可能である。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
従来の多数決回路と比較しアナログＣＭＯＳ回路を用い
ることで小面積、高速性及び大きなファンインを実現す
ることが可能となった。ＣＭＯＳ回路に電流制御ＭＯＳ
トランジスタを組み込んだ多数決回路を形成することに
より、自動的に入力部のコンダクタンスのバランスをと
ることが可能となり、大きな動作マージンが実現でき
る。理論的には電源電圧の３％程度のマージンが必要な
場合でも、１０００程度の入力数が可能である。
従来の多数決回路と比較しアナログＣＭＯＳ回路を用い
ることで小面積、高速性及び大きなファンインを実現す
ることが可能となった。ＣＭＯＳ回路に電流制御ＭＯＳ
トランジスタを組み込んだ多数決回路を形成することに
より、自動的に入力部のコンダクタンスのバランスをと
ることが可能となり、大きな動作マージンが実現でき
る。理論的には電源電圧の３％程度のマージンが必要な
場合でも、１０００程度の入力数が可能である。
【図１】本発明の多数決回路を示す図である。
【図２】本発明のインバータを用いた多数決回路のＶＭ
−ＩＤ特性を示す図である。
−ＩＤ特性を示す図である。
【図３】本発明の多数決論理演算回路を示す図である。
【図４】従来技術を示す図である。
１、２，５，６，９，１０…ｐＭＯＳトランジスタ ３、４，７，８，１１，１２…ｎＭＯＳトランジスタ １３…バイアス回路 １４…２値信号検出部 １５…出力回路 １６…入力層 １７…中間層 １８…出力層 ２１、２５…ｐＭＯＳトランジスタ ２２、２６…ｎＭＯＳトランジスタ ２３、２４…ゲート ２７、２８…ＣＭＯＳインバータ ２９…入力 ３０…出力
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J042 AA10 BA16 CA08 CA27 DA01 DA03 5J056 AA03 BB02 BB38 BB57 CC00 DD13 DD29 DD43 EE12 FF10 GG14
Claims (7)
- 【請求項１】 複数の2値信号に対する入力部となるゲ
ートをそれぞれ有する複数の並列接続された第1のＣＭ
ＯＳ回路を有し、前記第1のＣＭＯＳ回路を構成する各
第１ゲート導電型および第２ゲート導電型のトランジス
タはそれぞれ対応する同一導電型の電流制御ＭＯＳトラ
ンジスタと直列接続されており、前記第1のＣＭＯＳ回
路の出力部がそれぞれ接続されたノードの電位が前記複
数の2値信号の“１”および“０”の組み合わせによっ
て変化する2値信号検出部と、 前記2値信号検出部の前記ノードの電位の変化に応じ
て、前記複数の2値信号の多数決出力である2値出力を生
成する出力回路と、 前記各電流制御ＭＯＳトランジスタのゲートを制御する
バイアス回路とを有することを特徴とする多数決回路。 - 【請求項２】 前記出力回路は第2のＣＭＯＳ回路を含
み、前記第2のＣＭＯＳ回路を構成する各第１ゲート導
電型および第２ゲート導電型のトランジスタはそれぞれ
対応する同一導電型のＭＯＳトランジスタと直列接続さ
れていることを特徴とする請求項１記載の多数決回路。 - 【請求項３】 前記バイアス回路は第３のＣＭＯＳ回路
を含み、前記第３のＣＭＯＳ回路を構成する第１ゲート
導電型および第２ゲート導電型のトランジスタはそれぞ
れ対応する同一導電型のＭＯＳトランジスタと直列接続
されていることを特徴とする請求項１記載の多数決回
路。 - 【請求項４】 前記第３のＣＭＯＳ回路およびその第１
ゲート導電型および第２ゲート導電型のトランジスタと
直列接続されたそれぞれ対応する同一導電型のＭＯＳト
ランジスタとにより構成されるインバータ回路の反転閾
値電圧が前記出力回路の反転閾値電圧に等しいことを特
徴とする請求項３記載の多数決回路。 - 【請求項５】 第1および第2の第１ゲート導電型ＭＯＳ
トランジスタと第1および第2の第２ゲート導電型ＭＯＳ
トランジスタとが直列に接続されており、第1の第１ゲ
ート導電型ＭＯＳトランジスタのソースと第2の第２ゲ
ート導電型ＭＯＳトランジスタのゲートが電源電圧に接
続され、第１の第１ゲート導電型ＭＯＳトランジスタの
ゲートと第2の第２ゲート導電型ＭＯＳトランジスタの
ソースが接地されており、第２の第１ゲート導電型ＭＯ
Ｓトランジスタのゲートおよびドレインと第１の第２ゲ
ート導電型ＭＯＳトランジスタのゲートおよびドレイン
が所定のバイアス電圧に接続されているバイアス回路
と、 複数の並列回路を構成する、それぞれ第３および第４の
第１ゲート導電型ＭＯＳトランジスタと第３および第４
の第２ゲート導電型ＭＯＳトランジスタとが直列接続さ
れており、第３の第１ゲート導電型ＭＯＳトランジスタ
のソースが電源電圧に接続され、第４の第２ゲート導電
型ＭＯＳトランジスタのソースが接地されており、そし
て、第３の第１ゲート導電型ＭＯＳトランジスタのゲー
トおよび第４の第２ゲート導電型ＭＯＳトランジスタの
ゲートが接続された各入力部にはそれぞれ複数の２値入
力信号が入力され、第４の第１ゲート導電型ＭＯＳトラ
ンジスタのゲートおよび第３の第２ゲート導電型ＭＯＳ
トランジスタのゲートはそれぞれ前記バイアス電圧と接
続されており、第４の第１ゲート導電型ＭＯＳトランジ
スタのドレインと第３の第２ゲート導電型ＭＯＳトラン
ジスタのドレインの結合点がノードに接続されている複
数の検出回路を有する2値信号検出部と、 第５および第６の第１ゲート導電型ＭＯＳトランジスタ
と第５および第６の第２ゲート導電型ＭＯＳトランジス
タとが直列接続されており、第５の第１ゲート導電型Ｍ
ＯＳトランジスタのソースと第６の第２ゲート導電型Ｍ
ＯＳトランジスタのゲートは電源電圧に接続され、第５
の第１ゲート導電型ＭＯＳトランジスタのゲートと第６
のＭＯＳトランジスタのソースは接地されており、第６
の第１ゲート導電型ＭＯＳトランジスタのゲートと第５
の第２ゲート導電型ＭＯＳトランジスタのゲートは前記
ノードに接続されており、そして、第６の第１ゲート導
電型ＭＯＳトランジスタのドレインと第５の第２ゲート
導電型ＭＯＳトランジスタのドレインの結合点が出力部
に接続され多数決の結果を２値信号により出力するイン
バータ回路とを有することを特徴とする多数決回路。 - 【請求項６】 前記バイアス電圧は前記インバータ回路
の反転閾値電圧であることを特徴とする請求項５記載の
多数決回路。 - 【請求項７】 複数の2値信号が入力する入力層と、 前記入力層からの所定の複数の出力信号が入力する請求
項１または請求項５に記載の多数決回路を含む中間層
と、 前記中間層からの所定の複数の出力信号が入力する請求
項１または請求項５に記載の多数決回路を含む出力層と
を有する３層構成の論理演算回路。
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