JPS5911036A - 多数決論理回路 - Google Patents
多数決論理回路Info
- Publication number
- JPS5911036A JPS5911036A JP12090982A JP12090982A JPS5911036A JP S5911036 A JPS5911036 A JP S5911036A JP 12090982 A JP12090982 A JP 12090982A JP 12090982 A JP12090982 A JP 12090982A JP S5911036 A JPS5911036 A JP S5911036A
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- JP
- Japan
- Prior art keywords
- circuit
- inputs
- voltage
- inverter
- low level
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本宅明は半導体論理集積回路に係り、特に多数決論理回
路の新規な構造に関する。
路の新規な構造に関する。
多数決論理回路（以下多数決回路と称す）は奇数個のデ
ジタル入力に対して多数側の入力レベルを検出する組合
せ論理（回路である。例えば入力が５個でＯかｌの信号
の場合、５人力の内３個以上の入力が１の時出力は１と
なる。
ジタル入力に対して多数側の入力レベルを検出する組合
せ論理（回路である。例えば入力が５個でＯかｌの信号
の場合、５人力の内３個以上の入力が１の時出力は１と
なる。
多数決の論理式１ｄ ３人力の時入力をＡ、Ｂ、Ｃとす
ると、 Ｙ＝ＡＢ＋ＢＣ＋ＣＡ 山・山・ （１）５人
力の時入力をＡ、Ｂ、Ｃ，Ｄ、 Ｅとすると、Ｙ＝ＡＢ
Ｃ＋ＡＢＤ＋ＡＢＥ＋ＡＣＩ）＋ＡＣＢ＋ＡＤＥ＋ＢＣ
Ｄ＋ＢＣＥ＋ＢＤＥ＋ＣＤＥ ・・印・・・ （２）
である。
ると、 Ｙ＝ＡＢ＋ＢＣ＋ＣＡ 山・山・ （１）５人
力の時入力をＡ、Ｂ、Ｃ，Ｄ、 Ｅとすると、Ｙ＝ＡＢ
Ｃ＋ＡＢＤ＋ＡＢＥ＋ＡＣＩ）＋ＡＣＢ＋ＡＤＥ＋ＢＣ
Ｄ＋ＢＣＥ＋ＢＤＥ＋ＣＤＥ ・・印・・・ （２）
である。
ここでＹＦｉ多数決の値、ＡＢ、 ＡＢｃ等は論理積、
＋は論理料金表す。
＋は論理料金表す。
従来の多数決回路は式（１）、 （２）に示すような論
理式をトランジスタやＭＯＳＦＥＴ を使ったＡＮＤ回
路やＮＡＮＤＡＮＤ回路している。式（１）の３人力多
数決回路は第１図に示すようなＮＡＮＤＡＮＤ回路され
る。
理式をトランジスタやＭＯＳＦＥＴ を使ったＡＮＤ回
路やＮＡＮＤＡＮＤ回路している。式（１）の３人力多
数決回路は第１図に示すようなＮＡＮＤＡＮＤ回路され
る。
５人力の多数決回路では、式（２）から明らかなように
３人力のＮＡＮＤ回路１０個と１０人力ＮＡＮＤ回路１
個が必要である。このように従来の多数決回路は入力数
が増えると飛躍的に回路が復雑になり７人力、９人力等
の多数決回路は実現が困難であった。
３人力のＮＡＮＤ回路１０個と１０人力ＮＡＮＤ回路１
個が必要である。このように従来の多数決回路は入力数
が増えると飛躍的に回路が復雑になり７人力、９人力等
の多数決回路は実現が困難であった。
本発明の目的は新規な発想を基に多数の入力の多数決回
路でも容易に実現できる簡単な多数決回路を堤供する事
にある。
路でも容易に実現できる簡単な多数決回路を堤供する事
にある。
本発明の特徴はデジタル入力を一旦アナログ量に変換し
再びデジタル量に戻す事を特徴とする。
再びデジタル量に戻す事を特徴とする。
すなわちハイレベル入力の数′とロウレベル入力の数の
割り合いに応じた電圧を発生する回路と、前記電圧に応
じてハイレベルかロウレベルにｉｆｆる回路とにより成
る多数決回路にある。
割り合いに応じた電圧を発生する回路と、前記電圧に応
じてハイレベルかロウレベルにｉｆｆる回路とにより成
る多数決回路にある。
以下１党ｊ面を；徐開して本発明の詳細な説明する。
第２図は本発明の一実施例を示すもので、 ＣＭＯ８型
Ｏ８Ｔを使った５人力の多数決回路である。第２図に示
されるＣＭＯ８型Ｏ８決回路は電源と接地間ＶＣ並列に
接続されたＣｆｖｌＯ８型インバータ１〜５と仁れらの
−ｆンバータ１〜５の出力を入力に持つＣへ４０８型イ
ンバータ６により構成されている。インバータ段１〜５
はデジタルからアナログへノ変換回路を構成し、インバ
ータ６はアナログからデジタルへの変換回路全１汚成す
る。インバータ段ｌトランジスタはそれぞれ同じディメ
ンションであＬ ＰチャンネルトランジスタとＮチャン
ネルトランジスタはオン抵抗が同じｆ直になるようトラ
ンジスタのディメンション（チャンネル長とチャンネル
幅）が調整されている。インバータ６は論理スレッショ
ルド電圧が電源電圧のほぼ２分のＩＫなるようにＰチャ
ンネルトランジスタとＮチャンネルトランジスタのディ
メンションが調整されている。なお、このような調整が
困難な場合に、別Ｖこ抵抗を各トランジスタに直列に接
続することも可能である。この場合、ＩＣの面積は大き
くなるが％調整は容易にある。次にこの回路の動作を説
明する。０ＭＯ８型インバータは、入力がハイレベルの
時ＰチヤンネルトランジスタがＯＮ、Ｎチャンネルトラ
ンジスタがＯＦ Ｉ”にな−リ、入力がロウレベルの時
この逆となる。第２図の回路で入力Ａ。
Ｏ８Ｔを使った５人力の多数決回路である。第２図に示
されるＣＭＯ８型Ｏ８決回路は電源と接地間ＶＣ並列に
接続されたＣｆｖｌＯ８型インバータ１〜５と仁れらの
−ｆンバータ１〜５の出力を入力に持つＣへ４０８型イ
ンバータ６により構成されている。インバータ段１〜５
はデジタルからアナログへノ変換回路を構成し、インバ
ータ６はアナログからデジタルへの変換回路全１汚成す
る。インバータ段ｌトランジスタはそれぞれ同じディメ
ンションであＬ ＰチャンネルトランジスタとＮチャン
ネルトランジスタはオン抵抗が同じｆ直になるようトラ
ンジスタのディメンション（チャンネル長とチャンネル
幅）が調整されている。インバータ６は論理スレッショ
ルド電圧が電源電圧のほぼ２分のＩＫなるようにＰチャ
ンネルトランジスタとＮチャンネルトランジスタのディ
メンションが調整されている。なお、このような調整が
困難な場合に、別Ｖこ抵抗を各トランジスタに直列に接
続することも可能である。この場合、ＩＣの面積は大き
くなるが％調整は容易にある。次にこの回路の動作を説
明する。０ＭＯ８型インバータは、入力がハイレベルの
時ＰチヤンネルトランジスタがＯＮ、Ｎチャンネルトラ
ンジスタがＯＦ Ｉ”にな−リ、入力がロウレベルの時
この逆となる。第２図の回路で入力Ａ。
Ｂ、Ｃ，Ｄ、Ｅがハイレベルがロウレベルテアった時、
ハイレベル入力の数だけＮチャンネルトランジスタが（
ＪＮになシ、ロウレベル入方の数だけＰチャンネルトラ
ンジスタが（Ｊ Ｎになる。各インバータの出力は共通
に接続されているため出力電圧は電源と接地間［Ｐチャ
ンネルトランジスタ及びＮチャンネルトランジスタのＯ
Ｎ抵抗で分割された電圧が発生する。この開、圧Ｉ″ｉ
、ＯＮシているＰチャンネルトランジスタとＮチャンネ
ルトランジスタの比で一義的に決る。入力が奇数個の時
この電圧は市、原電１モの２分の１になる事はない。従
ってインバータ６のスレッショルド電圧ラミ原電圧の２
分の１に設定しでおけばインバータ６の出力はハイレベ
ルかロウレベルになる。第２図の回路では入力５個の内
３個以上ハイレベルであればインバータ６の出力はハイ
レベルになり、２１固以下であればロウレベルになる。
ハイレベル入力の数だけＮチャンネルトランジスタが（
ＪＮになシ、ロウレベル入方の数だけＰチャンネルトラ
ンジスタが（Ｊ Ｎになる。各インバータの出力は共通
に接続されているため出力電圧は電源と接地間［Ｐチャ
ンネルトランジスタ及びＮチャンネルトランジスタのＯ
Ｎ抵抗で分割された電圧が発生する。この開、圧Ｉ″ｉ
、ＯＮシているＰチャンネルトランジスタとＮチャンネ
ルトランジスタの比で一義的に決る。入力が奇数個の時
この電圧は市、原電１モの２分の１になる事はない。従
ってインバータ６のスレッショルド電圧ラミ原電圧の２
分の１に設定しでおけばインバータ６の出力はハイレベ
ルかロウレベルになる。第２図の回路では入力５個の内
３個以上ハイレベルであればインバータ６の出力はハイ
レベルになり、２１固以下であればロウレベルになる。
す々わち５人力の多数決回路の機能を持つ。
入力の数が多くなりハイレベル入力数とロウレベル入力
数の比が１に近くなるとインバータ段の出力電圧は電源
電圧の２分のＩＶｔＣ近くなり峡終段のインバータのス
）７・、ショルド電圧による判別が難しくなるが次ニ］
ホベる理由により最終段の論理スレ、ショルド電圧には
十分余裕がある。
数の比が１に近くなるとインバータ段の出力電圧は電源
電圧の２分のＩＶｔＣ近くなり峡終段のインバータのス
）７・、ショルド電圧による判別が難しくなるが次ニ］
ホベる理由により最終段の論理スレ、ショルド電圧には
十分余裕がある。
第３図はデジタルからアナログ変換するＣＭＯＳインバ
ータ段の動作点を示す動作曲線である。曲ｆｌＪ（１０
〜１５けインバータ段のＮチャンネルトランジスタの並
列接続の電流−電圧特性で１０は全ＮチャンネルＯＦＦ
、１１〜１５は順に１〜５個のＮチャンネルトランジス
タがＵＮした時の電流電圧特性である。曲線２０〜２５
は同様にＰチャンネルトランジスタの並列接続の特性を
示す。動作点すなわちインバータ段の出力電圧はＰチャ
ンネルトランジスタのＯＮの数とＮチャンネルトランジ
スタのＯＮの数の合剤が５個となる２曲線の交点で表さ
れる。図中ではＰｏ−１，５で示している。
ータ段の動作点を示す動作曲線である。曲ｆｌＪ（１０
〜１５けインバータ段のＮチャンネルトランジスタの並
列接続の電流−電圧特性で１０は全ＮチャンネルＯＦＦ
、１１〜１５は順に１〜５個のＮチャンネルトランジス
タがＵＮした時の電流電圧特性である。曲線２０〜２５
は同様にＰチャンネルトランジスタの並列接続の特性を
示す。動作点すなわちインバータ段の出力電圧はＰチャ
ンネルトランジスタのＯＮの数とＮチャンネルトランジ
スタのＯＮの数の合剤が５個となる２曲線の交点で表さ
れる。図中ではＰｏ−１，５で示している。
第３１図で明らかなようにＰ２とＰ３ の間隔が十分
にあり、アナログ・デジタル変換のインバータの論理ス
レッショルド電圧の設定に十分余裕がある事を示してい
る。点Ｐ２は５人力の内３人力がハイレベル、点Ｐ３は
２人力がハイレベルの時を示している。このようにＭＯ
Ｓトランジスタの非直線性のため入力の数が奇数個であ
る限Ｖ電源電圧の２分の１ＶＣ近くになりにくく多入力
の場合でも容易に多数決の論理機能を果すことができる
。
にあり、アナログ・デジタル変換のインバータの論理ス
レッショルド電圧の設定に十分余裕がある事を示してい
る。点Ｐ２は５人力の内３人力がハイレベル、点Ｐ３は
２人力がハイレベルの時を示している。このようにＭＯ
Ｓトランジスタの非直線性のため入力の数が奇数個であ
る限Ｖ電源電圧の２分の１ＶＣ近くになりにくく多入力
の場合でも容易に多数決の論理機能を果すことができる
。
暇、上の説明はＣＭＯ８型Ｏ８バータを使った多数決回
路で説明したが、中ヂャンネルＭＯ８ＦＥ’Ｉ’やバイ
ポーラのＴ ｉ’ Ｌでも本発明の考え方により容易に
実現可能である。このように本発明によれば多数決論理
回路を簡増に集積回路で作る事ができる。
路で説明したが、中ヂャンネルＭＯ８ＦＥ’Ｉ’やバイ
ポーラのＴ ｉ’ Ｌでも本発明の考え方により容易に
実現可能である。このように本発明によれば多数決論理
回路を簡増に集積回路で作る事ができる。
；聴１図は従来の多数決論理回路の論理回路図、第２図
は本発明の一実施例を示す等価回路園、第３ ！’２１
ｉｆ ＣＭ（ＪＳインバータ段の動作点全説明するト
ランジスタの電流−電圧特性である。
は本発明の一実施例を示す等価回路園、第３ ！’２１
ｉｆ ＣＭ（ＪＳインバータ段の動作点全説明するト
ランジスタの電流−電圧特性である。
Claims (1)
- ハイレベル入力の数とロウレベル入力の数の割合いに応
じた電圧全発生する回路と、前記電圧に応じてハイレベ
ルかロウレベルに変換する回路とにより成る多数決論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12090982A JPS5911036A (ja) | 1982-07-12 | 1982-07-12 | 多数決論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12090982A JPS5911036A (ja) | 1982-07-12 | 1982-07-12 | 多数決論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911036A true JPS5911036A (ja) | 1984-01-20 |
Family
ID=14797995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12090982A Pending JPS5911036A (ja) | 1982-07-12 | 1982-07-12 | 多数決論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911036A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186113A (ja) * | 1984-03-05 | 1985-09-21 | Toshiba Corp | 多数決回路 |
| JP2001230665A (ja) * | 2000-02-16 | 2001-08-24 | Univ Tohoku | Ｃｍｏｓ多数決回路 |
| WO2005057789A1 (en) * | 2003-12-11 | 2005-06-23 | Leiv Eiriksson Nyskaping As | Circuit element |
-
1982
- 1982-07-12 JP JP12090982A patent/JPS5911036A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186113A (ja) * | 1984-03-05 | 1985-09-21 | Toshiba Corp | 多数決回路 |
| JPH0622329B2 (ja) * | 1984-03-05 | 1994-03-23 | 株式会社東芝 | 多数決回路 |
| JP2001230665A (ja) * | 2000-02-16 | 2001-08-24 | Univ Tohoku | Ｃｍｏｓ多数決回路 |
| WO2005057789A1 (en) * | 2003-12-11 | 2005-06-23 | Leiv Eiriksson Nyskaping As | Circuit element |
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