JPS63299409A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPS63299409A JPS63299409A JP62131229A JP13122987A JPS63299409A JP S63299409 A JPS63299409 A JP S63299409A JP 62131229 A JP62131229 A JP 62131229A JP 13122987 A JP13122987 A JP 13122987A JP S63299409 A JPS63299409 A JP S63299409A
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- 230000000295 complement effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、小振幅信号をレベル変換して外部負荷容量を
高速に駆動する大振幅信号を出力するレベル変換回路に
係り、特にＭＯＳレベル（高レベル５Ｖ、低レベルＯＶ
）の信号を発生する相補形ＭＯＳインタフェイス回路に
関する。
高速に駆動する大振幅信号を出力するレベル変換回路に
係り、特にＭＯＳレベル（高レベル５Ｖ、低レベルＯＶ
）の信号を発生する相補形ＭＯＳインタフェイス回路に
関する。
ＭＯＳレベルの信号を高速に出力する従来の相補形ＭＯ
３（以下、ＣＭＯ８とよぶ）インタフェイス回路を第１
０図に示す、これは、バイポーラトランジスタとＭＯＳ
トランジスタとを組合せたインタフェイス回路であり、
ＭＯＳレベルの信号（高レベル５Ｖ、低レベルＯｖ）を
ＭＯＳインバータで検出して、外部負荷をバイポーラト
ランジスタによる外部負荷駆動回路３により高速に駆動
する回路である。外部負荷駆動回路３は、トーテム・ポ
ール形に接続されたバイポーラＱ、、 Ｑ、で構成され
、インバータ回路は、バイポーラトランジスタＱ２を即
動する、ＰＭＯＳトランジスタ１゛２とｎ Ｍ ＯＳ
トランジスタＴ１とで構成される、ＣＭＯＳインバータ
と、バイポーラトランジスタＱ、を駆動する、２つのｎ
Ｍ ＯＳ トランジスタＴ４゜Ｔ、で構成される、ｎ
Ｍ ＯＳインバータで構成される。ＣＭＯＳインバー
タの高電位電源は、外部電源Ｖｃｃ（５Ｖ）に接続され
、低電位電源は外部電源ＶＥＥ（ＯＶ）に接続されてい
る。また、ｎＭＯＳインバータの高電位電源は、外部負
荷駆動回路の出力端子に接続され、低電位電源はＶＥＨ
に接続されている。
３（以下、ＣＭＯ８とよぶ）インタフェイス回路を第１
０図に示す、これは、バイポーラトランジスタとＭＯＳ
トランジスタとを組合せたインタフェイス回路であり、
ＭＯＳレベルの信号（高レベル５Ｖ、低レベルＯｖ）を
ＭＯＳインバータで検出して、外部負荷をバイポーラト
ランジスタによる外部負荷駆動回路３により高速に駆動
する回路である。外部負荷駆動回路３は、トーテム・ポ
ール形に接続されたバイポーラＱ、、 Ｑ、で構成され
、インバータ回路は、バイポーラトランジスタＱ２を即
動する、ＰＭＯＳトランジスタ１゛２とｎ Ｍ ＯＳ
トランジスタＴ１とで構成される、ＣＭＯＳインバータ
と、バイポーラトランジスタＱ、を駆動する、２つのｎ
Ｍ ＯＳ トランジスタＴ４゜Ｔ、で構成される、ｎ
Ｍ ＯＳインバータで構成される。ＣＭＯＳインバー
タの高電位電源は、外部電源Ｖｃｃ（５Ｖ）に接続され
、低電位電源は外部電源ＶＥＥ（ＯＶ）に接続されてい
る。また、ｎＭＯＳインバータの高電位電源は、外部負
荷駆動回路の出力端子に接続され、低電位電源はＶＥＨ
に接続されている。
なお、この種の技術が記載されている文献として、ｒＢ
ｉ ＣＭＯＳドライバの性能検討；電子通信学会総合全
国大会講演論文集、昭和６１年、２−２２３頁」がある
。
ｉ ＣＭＯＳドライバの性能検討；電子通信学会総合全
国大会講演論文集、昭和６１年、２−２２３頁」がある
。
上記の回路を、電源電圧変換回路を内臓し内部ＭＯ８回
路を低電源（３ｖ）で動作させるＬＳＩに適用した場合
、第１０図に示すインタフェイス回路の入力振幅は内部
ＣＭＯＳレベル（高レベル３Ｖ、低レベルＯＶ）となる
ため。
路を低電源（３ｖ）で動作させるＬＳＩに適用した場合
、第１０図に示すインタフェイス回路の入力振幅は内部
ＣＭＯＳレベル（高レベル３Ｖ、低レベルＯＶ）となる
ため。
（ｉ）ＣＭＯＳインバータの入力電圧が高レベルの場合
、ｐＭＯｓＭＯＳトランジスタＴびｎＭ。
、ｐＭＯｓＭＯＳトランジスタＴびｎＭ。
ＳトランジスタＴｌが同時に導通する。このため、外部
型′ｇｖＥＥレベルの出力を得るためには、Ｍ○Ｓトラ
ンジスタＴ２のチャネル幅を大きくしなければならない
ため、ＣＭＯＳインバータに大電流が流れる。
型′ｇｖＥＥレベルの出力を得るためには、Ｍ○Ｓトラ
ンジスタＴ２のチャネル幅を大きくしなければならない
ため、ＣＭＯＳインバータに大電流が流れる。
（…）上記の回路は、ＭｏＳトランジスタのドレイン・
ゲート電圧およびドレイン・ソース電圧が外部電源レベ
ルの高電圧となるため、ゲート耐圧およびホットキャリ
ア等によるデバイス劣化により、高性能な微細ＭＯ８）
−ランジスタは使用できない、という問題があった。
ゲート電圧およびドレイン・ソース電圧が外部電源レベ
ルの高電圧となるため、ゲート耐圧およびホットキャリ
ア等によるデバイス劣化により、高性能な微細ＭＯ８）
−ランジスタは使用できない、という問題があった。
本発明の目的は、従来技術での上記した問題点を解決し
、ゲート耐圧の小さい微細ＭＯ５！−ランジスタの使用
を可能とし、高速かつ消費電力の小さいレベル変換回路
を提供することにある。
、ゲート耐圧の小さい微細ＭＯ５！−ランジスタの使用
を可能とし、高速かつ消費電力の小さいレベル変換回路
を提供することにある。
上記の目的は、入力小振幅信号を高レベル側にシフトす
るインバータ回路を具備して成る第１のレベル変換回路
と、入力小振幅信号を低レベル側にシフトするインバー
タ回路を具備して成る第２のレベル変換回路と、上記第
１．第２のレベル変換回路の出力がそれぞれゲートに入
力されるＣＭＯＳインバータ回路を具備して成る大振幅
発生回路とを設け、この大振幅発生回路の出力をレベル
変換回路の出力とする構成を採用することにより、達成
される。
るインバータ回路を具備して成る第１のレベル変換回路
と、入力小振幅信号を低レベル側にシフトするインバー
タ回路を具備して成る第２のレベル変換回路と、上記第
１．第２のレベル変換回路の出力がそれぞれゲートに入
力されるＣＭＯＳインバータ回路を具備して成る大振幅
発生回路とを設け、この大振幅発生回路の出力をレベル
変換回路の出力とする構成を採用することにより、達成
される。
すなわち、本発明は、出力レベルの異なる相補信号によ
りインバータ回路を駆動することにより、インバータ回
路のＭＯＳ）−ランジスタのゲート・ソース間に大振幅
の電圧がかからないようにしたものである。
りインバータ回路を駆動することにより、インバータ回
路のＭＯＳ）−ランジスタのゲート・ソース間に大振幅
の電圧がかからないようにしたものである。
大振幅発生回路のＣＭＯＳインバータを構成するｐＭＯ
５トランジスタとｎ Ｍ ＯＳ トランジスタとの直列
回路を外部高電位電源Ｖｃｃ（５Ｖ）と外部低電位電源
ＶＥＩ：（ＯＶ）との間に配置してｐＭＯＳトランジス
タのゲートに第１のレベル変換回路の出力Ｖｌ＋を印加
しｎ Ｍ ＯＳ トランジスタのゲートに第２のレベル
変換回路の出力■Ｌを印加する構成とし、入力信号■１
、が低レベル（ＯＶ）の場合は、第１のレベル変換回路
の出力Ｖｌ＋を外部高電位電源ＶＣＣレベルに、第２の
レベル変換回路の出力ＶＬを、外部高電位電源Ｖｃｃよ
りは低い電圧値に設定される内部定電源ＶＤＤ（例えば
３Ｖ）レベルにシフトし、これにより大振幅発生回路の
出力Ｖ ＯＵＴが外部低電源ＶＥＥレベルとなるように
すれば、ｐＭＯｓＭＯＳトランジスタ部低電圧ＶＥＥが
かかることはなく、また、入力信号Ｖｉｅが高レベル（
３ｖ）の場合は、ＶＨをｖＤＤレベルにＶＬをＶＥＥレ
ベルにシフトし大振幅発生回路の出力Ｖ ｏｕｒが外部
高電源ＶＣＣレベルとなるようにすれば、大振幅発生回
路のＣＭＯＳインバータを構成するすべてのＭＯＳトラ
ンジスタのゲート・ドレイン間及びゲート・ソース間に
高電圧がかかることはなくなり、耐圧の小さい微細ＭＯ
３）−ランジスタが使用できることになる。
５トランジスタとｎ Ｍ ＯＳ トランジスタとの直列
回路を外部高電位電源Ｖｃｃ（５Ｖ）と外部低電位電源
ＶＥＩ：（ＯＶ）との間に配置してｐＭＯＳトランジス
タのゲートに第１のレベル変換回路の出力Ｖｌ＋を印加
しｎ Ｍ ＯＳ トランジスタのゲートに第２のレベル
変換回路の出力■Ｌを印加する構成とし、入力信号■１
、が低レベル（ＯＶ）の場合は、第１のレベル変換回路
の出力Ｖｌ＋を外部高電位電源ＶＣＣレベルに、第２の
レベル変換回路の出力ＶＬを、外部高電位電源Ｖｃｃよ
りは低い電圧値に設定される内部定電源ＶＤＤ（例えば
３Ｖ）レベルにシフトし、これにより大振幅発生回路の
出力Ｖ ＯＵＴが外部低電源ＶＥＥレベルとなるように
すれば、ｐＭＯｓＭＯＳトランジスタ部低電圧ＶＥＥが
かかることはなく、また、入力信号Ｖｉｅが高レベル（
３ｖ）の場合は、ＶＨをｖＤＤレベルにＶＬをＶＥＥレ
ベルにシフトし大振幅発生回路の出力Ｖ ｏｕｒが外部
高電源ＶＣＣレベルとなるようにすれば、大振幅発生回
路のＣＭＯＳインバータを構成するすべてのＭＯＳトラ
ンジスタのゲート・ドレイン間及びゲート・ソース間に
高電圧がかかることはなくなり、耐圧の小さい微細ＭＯ
３）−ランジスタが使用できることになる。
第１図は本発明の一実施例であって、第１のレベル変換
回路４、第２のレベル変換回路５及び大振幅発生回路６
でレベル変換回路８が構成される。
回路４、第２のレベル変換回路５及び大振幅発生回路６
でレベル変換回路８が構成される。
第１のレベル変換回路４は、抵抗Ｒ，ｎＭＯｓトランジ
スタＴ、、Ｔ、の直列接続で構成される。
スタＴ、、Ｔ、の直列接続で構成される。
抵抗Ｒは外部高電位電源Ｖｃｃ （５Ｖ ）とＭＯＳト
ランジスタＴ、のドレイン間に接続され、ＭＯＳトラン
ジスタＴ、のゲートは内部定電源ＶＤＤ（３Ｖ）が接続
され、ソースはＭＯＳトランジスタＴ、のドレインに接
続されている。ＭＯＳトランジスタＴ、のソースは外部
低電位電源ＶＥＨに接続され、ゲートに内部ＭＯＳレベ
ルの信号ｖ、ｎが印加され、ＭＯＳトランジスタＴ、の
ドレインより出力ＶＨを発生している。
ランジスタＴ、のドレイン間に接続され、ＭＯＳトラン
ジスタＴ、のゲートは内部定電源ＶＤＤ（３Ｖ）が接続
され、ソースはＭＯＳトランジスタＴ、のドレインに接
続されている。ＭＯＳトランジスタＴ、のソースは外部
低電位電源ＶＥＨに接続され、ゲートに内部ＭＯＳレベ
ルの信号ｖ、ｎが印加され、ＭＯＳトランジスタＴ、の
ドレインより出力ＶＨを発生している。
第２のレベル変換回路５は、ＭｏＳトランジスタＴ、、
Ｔ、で構成されるＣＭＯＳインバータであり、ｐＭＯ
８トランジスタＴ、のソースは内部定電源ＶＤＤに接続
され、ｎＭＯｓＭＯＳトランジスタＴ７スは外部低電源
ＶＥＥ （ＯＶ ）に接続されている、ＭＯＳ）−ラン
ジスタＴ、、 Ｔ、のゲートには内部ＭＯＳレベル信号
Ｖａｎ（高レベルＶＤＤ、低レベルＶ ）：Ｅ）が入力
され、ＭＯＳトランジスタＴ、。
Ｔ、で構成されるＣＭＯＳインバータであり、ｐＭＯ
８トランジスタＴ、のソースは内部定電源ＶＤＤに接続
され、ｎＭＯｓＭＯＳトランジスタＴ７スは外部低電源
ＶＥＥ （ＯＶ ）に接続されている、ＭＯＳ）−ラン
ジスタＴ、、 Ｔ、のゲートには内部ＭＯＳレベル信号
Ｖａｎ（高レベルＶＤＤ、低レベルＶ ）：Ｅ）が入力
され、ＭＯＳトランジスタＴ、。
Ｔ、のドレインから出力ＶＬを発生している。
大振幅発生回路６は、ＭＯＳトランジスタＴ１２、ドレ
イン電圧リミッタ回路７．およびＭｏＳトランジスタＴ
、の直列接続で構成され、ｐＭＯＳト・ ラ
ンジスタＴ、２のソースは外部高電位電源Ｖ・・に接続
され、ゲートは第１のレベル変換回路４の出力ＶＨに接
続され、ドレインはドレイン電圧リミッタ回路７に接続
されている。ドレイン電圧リミッタ回路７は、ｐＭＯＳ
）−ランジスタＴ１１とｎＭＯＳトランジスタＴ、の直
列接続で構成され、各トランジスタのゲートには内部定
電源ＶＯＯが接続され、各ドレインより出力Ｖ ＯＵＴ
を発生している。
イン電圧リミッタ回路７．およびＭｏＳトランジスタＴ
、の直列接続で構成され、ｐＭＯＳト・ ラ
ンジスタＴ、２のソースは外部高電位電源Ｖ・・に接続
され、ゲートは第１のレベル変換回路４の出力ＶＨに接
続され、ドレインはドレイン電圧リミッタ回路７に接続
されている。ドレイン電圧リミッタ回路７は、ｐＭＯＳ
）−ランジスタＴ１１とｎＭＯＳトランジスタＴ、の直
列接続で構成され、各トランジスタのゲートには内部定
電源ＶＯＯが接続され、各ドレインより出力Ｖ ＯＵＴ
を発生している。
ＭＯＳトランジスタＴ１゜のソースは、ＭｏＳトランジ
スタＴ、のドレインに接続され、ＭＯＳトランジスタＴ
、のゲートは、第２のレベル変換回路５の出力ＶＬに接
続され、ソースは外部低電位電源ＶＥＥに接続されてい
る。
スタＴ、のドレインに接続され、ＭＯＳトランジスタＴ
、のゲートは、第２のレベル変換回路５の出力ＶＬに接
続され、ソースは外部低電位電源ＶＥＥに接続されてい
る。
第１図において本発明の動作説明を行う。
まず、内部ＭＯＳレベルの信号Ｖａｎが低レベル（Ｏｖ
）の場合を説明する。
）の場合を説明する。
第１のレベル変換回路４はｌＭＯＳトランジスタＴ、が
非導通となり抵抗Ｒに電流が流れないため、出力ＶＨは
外部高電位電源ＶＣＣレベルとなる。
非導通となり抵抗Ｒに電流が流れないため、出力ＶＨは
外部高電位電源ＶＣＣレベルとなる。
このとき、ＭＯＳトランジスタＴ、のドレインは、ＭＯ
Ｓ）−ランジスタＴ６のゲートに内部定電源ＶＤＤが印
加されているため、外部高電圧ＶＣＣががからない。
Ｓ）−ランジスタＴ６のゲートに内部定電源ＶＤＤが印
加されているため、外部高電圧ＶＣＣががからない。
第２のレベル変換回路５は、ＣＭＯＳインバータにより
出力ＶＬは、内部定電源ＶＤＤレベルとなる。
出力ＶＬは、内部定電源ＶＤＤレベルとなる。
第１．第２のレベル変換回路の出力は、大振幅信号発生
回路のｐＭＯ８トランジスタＴ１□およびｎＭＯＳトラ
ンジスタＴ、のゲートに入力されるため、ＭｏＳトラン
ジスタＴ１２は非導通となり、ＭＯＳ）−ランジスタＴ
、は導通ずる。このため、大振幅発生回路の出力ｖＯυ
Ｔは、リミッタ回路のＭＯＳトランジスタＴ１゜および
ＭＯＳ ｌ−ランジス夕Ｔ９を通して外部低電源ＶＥＥ
レベルとなる。このとき、Ｍ ＯＳ ｌ−ランジスタ′
ｒよ、のゲートは、内部定電源ＶＤＤが印加されるため
、ｐＭｏｓｔ−ランジスタＴ１２のドレインには、外部
低電圧ＶＥＥがかからない。
回路のｐＭＯ８トランジスタＴ１□およびｎＭＯＳトラ
ンジスタＴ、のゲートに入力されるため、ＭｏＳトラン
ジスタＴ１２は非導通となり、ＭＯＳ）−ランジスタＴ
、は導通ずる。このため、大振幅発生回路の出力ｖＯυ
Ｔは、リミッタ回路のＭＯＳトランジスタＴ１゜および
ＭＯＳ ｌ−ランジス夕Ｔ９を通して外部低電源ＶＥＥ
レベルとなる。このとき、Ｍ ＯＳ ｌ−ランジスタ′
ｒよ、のゲートは、内部定電源ＶＤＤが印加されるため
、ｐＭｏｓｔ−ランジスタＴ１２のドレインには、外部
低電圧ＶＥＥがかからない。
次に、内部ＭＯＳレベルの信号Ｖｉｎが高レベル（３■
）の場合を説明する。
）の場合を説明する。
第１のレベル変換回路４は、ＭＯＳトランジスタＴ５が
導通し、抵抗Ｒに電流が流れるため、出力ＶＬは低電位
側に下降する。このとき、抵抗Ｒの抵抗値をｇｉすれば
出力ＶＬはＶＤＤレベルに設定できる。
導通し、抵抗Ｒに電流が流れるため、出力ＶＬは低電位
側に下降する。このとき、抵抗Ｒの抵抗値をｇｉすれば
出力ＶＬはＶＤＤレベルに設定できる。
第２のレベル変換回路５では、ＣＭＯＳインバータによ
り出力■Ｌは、外部低電ｇＶＥｔレベルとなる。
り出力■Ｌは、外部低電ｇＶＥｔレベルとなる。
第１．第２のレベル変換回路の出力は、大振幅信号回路
６のｐＭＯＳトランジスタＴ１□およびｎＭＯＳｈＭＯ
ＳトランジスタＴトに入力されるため、ＭＯＳトランジ
スタＴ工２は導通し、ＭＯＳトランジスタＴ、は非導通
となる。このため、大振幅発生回路６の出力Ｖ ＯＵＴ
は、Ｍ ＯＳ ＋−ランジスタゴ、２およびリミッタ沖
ｊ路のＭＯＳトランジスタ１′１□を通して外部高ｉｔ
ｉ源ＶＣＣレベルになる。
６のｐＭＯＳトランジスタＴ１□およびｎＭＯＳｈＭＯ
ＳトランジスタＴトに入力されるため、ＭＯＳトランジ
スタＴ工２は導通し、ＭＯＳトランジスタＴ、は非導通
となる。このため、大振幅発生回路６の出力Ｖ ＯＵＴ
は、Ｍ ＯＳ ＋−ランジスタゴ、２およびリミッタ沖
ｊ路のＭＯＳトランジスタ１′１□を通して外部高ｉｔ
ｉ源ＶＣＣレベルになる。
本回路構成では、大振幅発生回路のＭＯＳトランジスタ
′ｒ９〜Ｔ、２のすべてのゲート・トレイン間およびゲ
ート・ソース間には、高電圧がかからないので耐圧の小
さい微細ＭＯＳトランジスタが使用でき、高速に外部負
荷を駆動できるという利点がある。なお、Ｍｏ３ トラ
ジスタの耐圧が外部ｉ’！ｉｇＬｆ圧以上の場合には、
リミッタ回路を削除することにより高速に大振幅信号に
変換できる。
′ｒ９〜Ｔ、２のすべてのゲート・トレイン間およびゲ
ート・ソース間には、高電圧がかからないので耐圧の小
さい微細ＭＯＳトランジスタが使用でき、高速に外部負
荷を駆動できるという利点がある。なお、Ｍｏ３ トラ
ジスタの耐圧が外部ｉ’！ｉｇＬｆ圧以上の場合には、
リミッタ回路を削除することにより高速に大振幅信号に
変換できる。
第２図は、第１図中の第１のレベル変換回路４の第２の
実施例であり、第１図のｎＭｏ５トランジスタＴ、の代
わりにバイポーラトランジスタＱ。
実施例であり、第１図のｎＭｏ５トランジスタＴ、の代
わりにバイポーラトランジスタＱ。
を用いた回路である１本回路構成では、バイポーラトラ
ンジスタの駆動力が大きいため、出力ＶＨの立ち上がり
、および立ち下がりを高速化できる。
ンジスタの駆動力が大きいため、出力ＶＨの立ち上がり
、および立ち下がりを高速化できる。
また、バイポーラトランジスタのベース・コレクタ間の
耐圧は、ＭＯＳトランジスタのドレイン・ゲート耐圧よ
りも大きいため、外部高電源ＶＣＣが大きくなっても使
用できるという利点がある。
耐圧は、ＭＯＳトランジスタのドレイン・ゲート耐圧よ
りも大きいため、外部高電源ＶＣＣが大きくなっても使
用できるという利点がある。
第３図は、第１図中の第１のレベル変換回路４の第３の
実施例であり、第１図のｎＭＯｓＭＯＳトランジスタＴ
わりに直列接続されたダイオードＤ、〜Ｄ、を用いた回
路である９本回路構成では。
実施例であり、第１図のｎＭＯｓＭＯＳトランジスタＴ
わりに直列接続されたダイオードＤ、〜Ｄ、を用いた回
路である９本回路構成では。
内部定電源ｖＤＤを用いなくてもＭＯＳトランジスタＴ
１４のドレインに高電圧がかからないようにできるとい
う利点がある。
１４のドレインに高電圧がかからないようにできるとい
う利点がある。
第４図は、第１図中の第１のレベル変換回路４の第４の
実施例であり、Ｖｔｒ＋の入力レベルが中間レベル（例
えば、高レベル４Ｖ、低レベルＩＶ）の場合の回路構成
を示したものである。第１図に示す第１のレベル変換回
路４の前段に、バイポーラトランジスタＱ４によるエミ
ッタフォロワ回路４１を設け、入力信号の低レベルをＶ
ＥＥレベルにレベルシフトする回路である。
実施例であり、Ｖｔｒ＋の入力レベルが中間レベル（例
えば、高レベル４Ｖ、低レベルＩＶ）の場合の回路構成
を示したものである。第１図に示す第１のレベル変換回
路４の前段に、バイポーラトランジスタＱ４によるエミ
ッタフォロワ回路４１を設け、入力信号の低レベルをＶ
ＥＥレベルにレベルシフトする回路である。
第５図は、第１図実施例に対応する他の実施例であり、
Ｖｌの入力レベルがＶＣＣ側にある場合（高レベル５Ｖ
、低レベル２Ｖ）の回路構成を示したものである。第１
のレベル変換回路４′は、第１図に示すレベル変換回路
を逆に接続した回路であり、９ＭＯ５）−ランジスタＴ
１ｓ＋ ＰｎＰ トランジスタＱ６．および抵抗Ｒ′の
直列接続で構成しｌＭＯＳトランジスタＴ１．のゲート
に内部ＭＯＳレベルの信号Ｖｉｎを入力し、バイポーラ
トランジスタＱ、のコレクタを出力端子Ｖ ＬＩ とし
、ベースに内部定電源ＶＤＤ’ （２Ｖ）を接続したも
のである。第２のレベル変換回路５′はｌＭＯＳトラン
ジスタＴ、、、Ｔｌ、からなるＣＭＯＳインバータを外
部高電源ＶＣＣと内部定電源ＶＤＤ’間に接続したもの
であり、内部ＭＯＳレベルの信号Ｖｌの反転信号ＶＨ’
を発生する回路である。
Ｖｌの入力レベルがＶＣＣ側にある場合（高レベル５Ｖ
、低レベル２Ｖ）の回路構成を示したものである。第１
のレベル変換回路４′は、第１図に示すレベル変換回路
を逆に接続した回路であり、９ＭＯ５）−ランジスタＴ
１ｓ＋ ＰｎＰ トランジスタＱ６．および抵抗Ｒ′の
直列接続で構成しｌＭＯＳトランジスタＴ１．のゲート
に内部ＭＯＳレベルの信号Ｖｉｎを入力し、バイポーラ
トランジスタＱ、のコレクタを出力端子Ｖ ＬＩ とし
、ベースに内部定電源ＶＤＤ’ （２Ｖ）を接続したも
のである。第２のレベル変換回路５′はｌＭＯＳトラン
ジスタＴ、、、Ｔｌ、からなるＣＭＯＳインバータを外
部高電源ＶＣＣと内部定電源ＶＤＤ’間に接続したもの
であり、内部ＭＯＳレベルの信号Ｖｌの反転信号ＶＨ’
を発生する回路である。
第６図は本発明の第２の実施例であり、レベル変換回路
８内の大振幅発生回路の後段にさらに外部負荷駆動回路
９を付加した回路である。大振幅発生回路の出力７００
丁をバイポーラトランジスタＱ６のベースに接続するこ
とにより、エミッタフォロワ回路で外部負荷を駆動する
回路である。バイポーラトランジスタＱ６のエミッタに
は、負荷抵抗として、２つのＭｏ５ ）−ランジスタＴ
２゜。
８内の大振幅発生回路の後段にさらに外部負荷駆動回路
９を付加した回路である。大振幅発生回路の出力７００
丁をバイポーラトランジスタＱ６のベースに接続するこ
とにより、エミッタフォロワ回路で外部負荷を駆動する
回路である。バイポーラトランジスタＱ６のエミッタに
は、負荷抵抗として、２つのＭｏ５ ）−ランジスタＴ
２゜。
Ｔｌｇが直列接続され、Ｍｏ３）−ランジスタ’Ｉ”
２０のゲートには内部定電源ＶＤＤが接続され、ＭＯＳ
トランジス９１１ｍのゲートには、内部ＭＯＳレベルの
反転信号Ｖｌ−が接続されている。本回路構成では、外
部負荷をバイポーラトランジスタで駆動するため、高速
化が図れる利点がある。また、内部ＭＯＳレベルの信号
ｖ１．．が低レベルの場合、ＭＯＳトランジス９１１ｍ
は非導通となるためエミッタフォロワ回路での消費電力
を削減できる利点がある。さらに、ＭＯＳトランジスタ
のドレイン・ゲートおよびソース・ゲート間には高電圧
がかからないため微細ＭＯ８）−ランジスタの使用が可
能となる。
２０のゲートには内部定電源ＶＤＤが接続され、ＭＯＳ
トランジス９１１ｍのゲートには、内部ＭＯＳレベルの
反転信号Ｖｌ−が接続されている。本回路構成では、外
部負荷をバイポーラトランジスタで駆動するため、高速
化が図れる利点がある。また、内部ＭＯＳレベルの信号
ｖ１．．が低レベルの場合、ＭＯＳトランジス９１１ｍ
は非導通となるためエミッタフォロワ回路での消費電力
を削減できる利点がある。さらに、ＭＯＳトランジスタ
のドレイン・ゲートおよびソース・ゲート間には高電圧
がかからないため微細ＭＯ８）−ランジスタの使用が可
能となる。
第７図は、第６図中の外部負荷駆動回路９の第２の実施
例であり、外部負荷をバイポーラトランジスタＱ、、
Ｑ、で駆動する回路である。バイポーラトランジスタＱ
７のコレクタは、バイポーラトランジスタＱ６のエミッ
タおよびＭＯＳトランジスタＴ、３のドレインに接続さ
れ、ベースはＭＯＳトランジス５１２ｍのソースおよび
ＭＯＳトランジスタＴ ２１のトレインに接続され、エ
ミッタは外部低電源に接続されている。ＭＯＳトランジ
スタＴ２．のゲートは内部定電源ＶＤＤに接続され、ソ
ースはＭＯＳトランジスタＴ２□のドレインに接続され
ている。 Ｍｏ５ ｌ−ランジスタＴ２□のゲートは、
内部ＭＯＳレベルの信号の反転信号ＶＬが接続され、Ｍ
ＯＳトランジスタＴ２．のゲートには、内部ＭＯＳレベ
ルの信号ｖ、ｒｌが接続され、ソースは外部低電源ＶＥ
Ｅに接続されている。
例であり、外部負荷をバイポーラトランジスタＱ、、
Ｑ、で駆動する回路である。バイポーラトランジスタＱ
７のコレクタは、バイポーラトランジスタＱ６のエミッ
タおよびＭＯＳトランジスタＴ、３のドレインに接続さ
れ、ベースはＭＯＳトランジス５１２ｍのソースおよび
ＭＯＳトランジスタＴ ２１のトレインに接続され、エ
ミッタは外部低電源に接続されている。ＭＯＳトランジ
スタＴ２．のゲートは内部定電源ＶＤＤに接続され、ソ
ースはＭＯＳトランジスタＴ２□のドレインに接続され
ている。 Ｍｏ５ ｌ−ランジスタＴ２□のゲートは、
内部ＭＯＳレベルの信号の反転信号ＶＬが接続され、Ｍ
ＯＳトランジスタＴ２．のゲートには、内部ＭＯＳレベ
ルの信号ｖ、ｒｌが接続され、ソースは外部低電源ＶＥ
Ｅに接続されている。
本回路構成では、バイポーラトランジスタＱ７で外部負
荷を引き抜くため出力ｖ０の立ち下がりが高速化される
。また、バイポーラトランジスタＱ、およびＭＯＳトラ
ンジスタＴ２□、Ｔ２□には、過渡的にしか電流が流れ
ないため消費電力を削減できる。さらに、ＭｏＳトラン
ジスタＴ２１〜Ｔ２゜のドレイン・ゲートおよびソース
・ゲート間には外部電源レベルの電圧がかからないので
、微細ＭｏＳトランジスタが使用でき高速化が図れると
いう利点がある。
荷を引き抜くため出力ｖ０の立ち下がりが高速化される
。また、バイポーラトランジスタＱ、およびＭＯＳトラ
ンジスタＴ２□、Ｔ２□には、過渡的にしか電流が流れ
ないため消費電力を削減できる。さらに、ＭｏＳトラン
ジスタＴ２１〜Ｔ２゜のドレイン・ゲートおよびソース
・ゲート間には外部電源レベルの電圧がかからないので
、微細ＭｏＳトランジスタが使用でき高速化が図れると
いう利点がある。
第８図は、第６図中の外部負荷駆動回路９の第３の実施
例であり、第７図の外部負荷駆動回路の第２の実施例に
おいて、ＭｏＳトランジスタＴ。
例であり、第７図の外部負荷駆動回路の第２の実施例に
おいて、ＭｏＳトランジスタＴ。
の代わりに、直列接続されたダイオードＤ４〜Ｄ６を接
続した回路である。ダイオードＤ、のアノードは、出力
ｖ、ｍ子に接続され、ダイオードＤ６のカソードは、Ｍ
ＯＳトランジスタＴ２□のドレインに接続されている。
続した回路である。ダイオードＤ、のアノードは、出力
ｖ、ｍ子に接続され、ダイオードＤ６のカソードは、Ｍ
ＯＳトランジスタＴ２□のドレインに接続されている。
また□、ＭＯＳトランジスタＴｏのドレインと内部定電
ｍＶｏｏの間にｐＭＯＳトランジスタＴ、４を接続し、
ゲートに内部ＭＯＳレベルの反転信号ＶＬを接続するこ
とにより、出力Ｖ、が外部高電圧よりも高レベルになっ
てもｐＭＯ５）−ランジスタＴ。を通して、ＭｏＳトラ
ンジスタのドレインを内部室ｔ！１ｇに固定できるとい
う利点がある。
ｍＶｏｏの間にｐＭＯＳトランジスタＴ、４を接続し、
ゲートに内部ＭＯＳレベルの反転信号ＶＬを接続するこ
とにより、出力Ｖ、が外部高電圧よりも高レベルになっ
てもｐＭＯ５）−ランジスタＴ。を通して、ＭｏＳトラ
ンジスタのドレインを内部室ｔ！１ｇに固定できるとい
う利点がある。
第９図は、第６図中の外部負荷駆動回路９の第４の実施
例であり、外部負荷駆動回路の第２．第３の実施例にお
いて、外部高電！Ｖｃｃと出力７００１問およびＭｏ３
）−ランジスタＴ２□のドレインと外部低ｆｆｉ源ＶＥ
Ｅ間にＭｏ３）−ランジスタを接続することにより、■
。の出力レベルを完全に外都電源レベルとする大振幅補
償回路９１に付加した回路である。ここでは、第２の実
施例について説明する。第３の実施例についても同様で
ある。
例であり、外部負荷駆動回路の第２．第３の実施例にお
いて、外部高電！Ｖｃｃと出力７００１問およびＭｏ３
）−ランジスタＴ２□のドレインと外部低ｆｆｉ源ＶＥ
Ｅ間にＭｏ３）−ランジスタを接続することにより、■
。の出力レベルを完全に外都電源レベルとする大振幅補
償回路９１に付加した回路である。ここでは、第２の実
施例について説明する。第３の実施例についても同様で
ある。
ｐＭＯｓＭＯＳトランジスタＴ−スは、Ｖｃｃに接続さ
れ、ゲートは第１のレベル変換回路の出力Ｖ）ｌが接続
され、ドレインはｐＭＯ５ｈＭＯＳトランジスタＴスに
接続されている。ｐＭＯＳＭＯＳトランジスタＴゲート
は、内部定電位電源ｖＤＤに接続され、ドレインは出力
端子ｖ−；接続されている。＊た、ｎＭＯＳＭＯＳトラ
ンジスタＴ２レインは、ｎＭＯＳトランジスタＴ。のド
レインに接続され、ゲートは内部ＭＯＳレベルの信号の
反転信号ＶＬが接続され、ソースはＶＥＥに接続されて
いる。
れ、ゲートは第１のレベル変換回路の出力Ｖ）ｌが接続
され、ドレインはｐＭＯ５ｈＭＯＳトランジスタＴスに
接続されている。ｐＭＯＳＭＯＳトランジスタＴゲート
は、内部定電位電源ｖＤＤに接続され、ドレインは出力
端子ｖ−；接続されている。＊た、ｎＭＯＳＭＯＳトラ
ンジスタＴ２レインは、ｎＭＯＳトランジスタＴ。のド
レインに接続され、ゲートは内部ＭＯＳレベルの信号の
反転信号ＶＬが接続され、ソースはＶＥＥに接続されて
いる。
本回路構成では、バイポーラトランジスタＱ６が導通状
態で、バイポーラトランジスタＱ、が非導通の場合、直
列接続されたＭＯＳトランジスタＴ２．およびＴ２．を
通して、バイポーラトランジスタＱ＆のエミッタは外部
高電位電源ＶＣＣまで上昇する。また、バイポーラトラ
ンジスタＱ７が導通状態で、バイポーラトランジスタＱ
、が非導通の場合、直列接続されたＭｏ５）−ランジス
タＴ２３およびＴ２４を通して、バイポーラトランジス
タＱ７のエミッタは外部低電位電源ＶＥＥまで下降する
。
態で、バイポーラトランジスタＱ、が非導通の場合、直
列接続されたＭＯＳトランジスタＴ２．およびＴ２．を
通して、バイポーラトランジスタＱ＆のエミッタは外部
高電位電源ＶＣＣまで上昇する。また、バイポーラトラ
ンジスタＱ７が導通状態で、バイポーラトランジスタＱ
、が非導通の場合、直列接続されたＭｏ５）−ランジス
タＴ２３およびＴ２４を通して、バイポーラトランジス
タＱ７のエミッタは外部低電位電源ＶＥＥまで下降する
。
このため、出力■。は外部電源レベルの振幅を発生でき
るという利点がある。また、ＭＯＳトランジスタＴ２３
〜Ｔ２６のドレイン・ゲートおよびソース・ゲート間に
高電圧がかからないため、耐圧の小さいＭＯＳトランジ
スタの使用が可能となる。
るという利点がある。また、ＭＯＳトランジスタＴ２３
〜Ｔ２６のドレイン・ゲートおよびソース・ゲート間に
高電圧がかからないため、耐圧の小さいＭＯＳトランジ
スタの使用が可能となる。
なお、第６．第７．第８．第９図に示す回路において、
ＭｏＳトランジスタの耐圧が外部電源電圧以上の場合に
は、ＭＯＳトランジスタＴ１．。
ＭｏＳトランジスタの耐圧が外部電源電圧以上の場合に
は、ＭＯＳトランジスタＴ１．。
Ｔ２２およびＴ２．のドレインを直接出力端子に接続す
ることにより高速化が図れる。
ることにより高速化が図れる。
以上説明したように１本発明のレベル変換回路は、大振
幅信号を発生するＭｏＳトランジスタのゲート・ソース
間およびゲート・ドレイン間に、外部高電圧がかからな
い構成となるため、ゲート耐圧の小さい高性能微細ＭＯ
８）−ランジスタの使用が可能となり、高速に外部電源
レベルの出力信号を発生できるという利点がある。
幅信号を発生するＭｏＳトランジスタのゲート・ソース
間およびゲート・ドレイン間に、外部高電圧がかからな
い構成となるため、ゲート耐圧の小さい高性能微細ＭＯ
８）−ランジスタの使用が可能となり、高速に外部電源
レベルの出力信号を発生できるという利点がある。
第１図は本発明の一実施例回路図、第２図、第３図、第
４図はそれぞれ第１図中の第１のレベル変換回路に対す
る他の実施例回路図、第５図は第１図に対する他の実施
例回路図、第６図は外部負荷駆動回路を備えた本発明の
実施例回路図、第７図、第８図、第９図はそれぞれ外部
負荷駆動回路の他の実施例回路図、第１Ｏ図は従来例を
示す回路図である。 符号の説明 ４・・・第１のレベル変換回路 ５・・・第２のレベル変換回路 ６・・・大振幅発生回路 ７・・・ドレイン電圧リミッタ回路 ８・・・レベル変換回路 ９・・・外部負荷駆動回路 ４１・・・エミッタフォロワ回路 ９１・・・大振幅補償回路 代理人弁理士 中 村 純之助 中４ 図 矛６ぶ６
４図はそれぞれ第１図中の第１のレベル変換回路に対す
る他の実施例回路図、第５図は第１図に対する他の実施
例回路図、第６図は外部負荷駆動回路を備えた本発明の
実施例回路図、第７図、第８図、第９図はそれぞれ外部
負荷駆動回路の他の実施例回路図、第１Ｏ図は従来例を
示す回路図である。 符号の説明 ４・・・第１のレベル変換回路 ５・・・第２のレベル変換回路 ６・・・大振幅発生回路 ７・・・ドレイン電圧リミッタ回路 ８・・・レベル変換回路 ９・・・外部負荷駆動回路 ４１・・・エミッタフォロワ回路 ９１・・・大振幅補償回路 代理人弁理士 中 村 純之助 中４ 図 矛６ぶ６
Claims (4)
- （１）小振幅信号を大振幅信号に変換するレベル変換回
路において、入力小振幅信号を高レベル側にシフトする
インバータ回路を具備して成る第１のレベル変換回路と
、入力小振幅信号を低レベル側にシフトするインバータ
回路を具備して成る第２のレベル変換回路と、上記第１
、第２のレベル変換回路の出力がそれぞれゲートに入力
される相補形ＭＯＳインバータ回路を具備して成る大振
幅発生回路とを設け、この大振幅発生回路の出力をレベ
ル変換回路の出力とすることを特徴とするレベル変換回
路。 - （２）前記第１のレベル変換回路を抵抗とバイポーラト
ランジスタとＭＯＳトランジスタとの直列接続で構成し
、上記ＭＯＳトランジスタのゲートに入力小振幅信号を
印加し上記バイポーラトランジスタのベースに外部高電
位電源より低い電圧値をもつ内部定電源を接続してその
コレクタ端を第１のレベル変換回路の出力端とすること
を特徴とする特許請求の範囲第１項記載のレベル変換回
路。 - （３）前記第２のレベル変換回路を相補形ＭＯＳインバ
ータ回路で構成し、このインバータ回路の高電位電源と
して外部高電位電源より低い電圧値をもつ内部定電源を
用いることを特徴とする特許請求の範囲第１項記載のレ
ベル変換回路。 - （４）小振幅信号を大振幅信号に変換するレベル変換回
路において、入力小振幅信号を高レベル側にシフトする
インバータ回路を具備して成る第１のレベル変換回路と
、入力小振幅信号を低レベル側にシフトするインバータ
回路を具備して成る第２のレベル変換回路と、上記第１
、第２のレベル変換回路の出力がそれぞれゲートに入力
される相補形ＭＯＳインバータ回路を具備して成る大振
幅発生回路とを設け、この大振幅発生回路の出力を、コ
レクタが外部高電源に接続されたバイポーラトランジス
タのベースに接続し、このバイポーラトランジスタのエ
ミッタ端をレベル変換回路の最終出力端とすることを特
徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131229A JP2593872B2 (ja) | 1987-05-29 | 1987-05-29 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62131229A JP2593872B2 (ja) | 1987-05-29 | 1987-05-29 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63299409A true JPS63299409A (ja) | 1988-12-06 |
| JP2593872B2 JP2593872B2 (ja) | 1997-03-26 |
Family
ID=15053043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62131229A Expired - Lifetime JP2593872B2 (ja) | 1987-05-29 | 1987-05-29 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2593872B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334508A (ja) * | 1993-05-21 | 1994-12-02 | Nec Corp | 半導体論理回路 |
| USRE37593E1 (en) | 1988-06-17 | 2002-03-19 | Hitachi, Ltd. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| US6933765B2 (en) | 2000-01-27 | 2005-08-23 | Renesas Technology Corporation | Semiconductor device |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5467363A (en) * | 1977-11-08 | 1979-05-30 | Sharp Corp | C-mos circuit of high voltage operation |
| JPS61198915A (ja) * | 1985-02-28 | 1986-09-03 | Canon Inc | 高電圧出力回路 |
-
1987
- 1987-05-29 JP JP62131229A patent/JP2593872B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5467363A (en) * | 1977-11-08 | 1979-05-30 | Sharp Corp | C-mos circuit of high voltage operation |
| JPS61198915A (ja) * | 1985-02-28 | 1986-09-03 | Canon Inc | 高電圧出力回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE37593E1 (en) | 1988-06-17 | 2002-03-19 | Hitachi, Ltd. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| JPH06334508A (ja) * | 1993-05-21 | 1994-12-02 | Nec Corp | 半導体論理回路 |
| US6933765B2 (en) | 2000-01-27 | 2005-08-23 | Renesas Technology Corporation | Semiconductor device |
| US7106123B2 (en) | 2000-01-27 | 2006-09-12 | Renesas Technology Corporation | Semiconductor device with level converter having signal-level shifting block and signal-level determination block |
| US7199639B2 (en) | 2000-01-27 | 2007-04-03 | Renesas Technology Corp. | Semiconductor device with level converter having signal-level shifting block and signal-level determination block |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2593872B2 (ja) | 1997-03-26 |
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Legal Events
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