JP2655912B2

JP2655912B2 - 半導体集積回路

Info

Publication number: JP2655912B2
Application number: JP1129476A
Authority: JP
Inventors: 井聡田野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-05-23
Filing date: 1989-05-23
Publication date: 1997-09-24
Anticipated expiration: 2012-09-24
Also published as: JPH02308622A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ガリウム砒素等の化合物半導体基板上に形
成されるFET（電界効果トランジスタ）等を用いた半導
体集積回路に関するものである。

（従来の技術）ガリウム砒素等の化合物半導体は、電子の移動度がシ
リコンを用いた半導体と比較して格段に高いので、高速
な論理回路への利用が期待されている。

従来、このような分野の技術としては、例えば、ショ
ッキ型FETあるいは接合型FET等で構成される直結型FET
ゲート回路（以下、DCFL回路という）とバッファ型FETT
ゲート回路（以下、BFL回路という）とがあった。しか
し、これらは次のような欠点を有している。

DCFL回路、駆動能力が低いので、負荷容量が大きいと
高速性能が劣化する。さらに、論理振幅が小さすぎるた
め、ノイズマージンが不十分である。一方、BFL回路
は、論理振幅が大きすぎ、出力段でレベルシフトするな
どのため、消費電力が大きく、しかも自己遅延も大き
い。これにより、いずれの論理回路においても、低消費
電力で、しかも高速な論理動作を行うことは困難であっ
た。

そこで、特開昭61−278210号公報、特開昭62−36
918号公報等において、DCFL回路とBFL回路との回路要素
を共に具備する半導体集積回路が提案されている。以
下、その構成を図を用いて説明する。

第２図は、前記文献に記載された従来の半導体集積
回路を示す回路図である。

この半導体集積回路は、入力電位V1用の入力端子１と
出力電位OUT用の出力端子２を有し、その入、出力端子
1,2間にはDCFL回路部10およびバッファ回路部20が縦続
接続されている。

DCFL回路部10は、入力端子１にゲートが接続されたノ
ーマリオフ型FET11およびノーマリオン型FET12を有して
いる。FET11はソースが接地電位GNDに、ドレインがノー
ドN1にそれぞれ接続されている。FET12はソースが正の
基準電位VDDに、ドレインおよびゲートがノードN1にそ
れぞれ接続され、そのノードN1がバッファ回路部20に接
続されている。

バッファ回路部20は、ゲートがノードN1に接続された
ノーマリオフ型FET21を有し、そのFET21のソースが設置
電位GNDに、ドレインがノードN2にそれぞれ接続されて
いる。そのノードN2には、ノーマリオン型FET22のドレ
インおよびゲートが共通接続され、そのソースが正の基
準電位VDDに接続されている。さらに、ノードN2がノー
マリオン型FET23のゲートに接続されている。FET23は、
ドレインが正の基準電位VDDに、ソースがショットキダ
イオード24のアノードにそれぞれ接続され、そのダイオ
ード24のカソードが、ノードN3においてノーマリオン型
FET25のドレインに接続されている。FET25は、ゲートお
よびソースが負の基準電位VSSに共通接続され、さらに
そのFET25のドレインに接続されたノードN3が出力端子
２に接続されている。

次に動作を説明する。

入力端子１より入力された入力電位VIは、DCFL回路部
10に入力し、FET11,12によりその論理が反転されてノー
ドN1から出力される。その出力電位はバッファ回路部20
に入力し、FET21,22により再び反転されてノードN2から
出力され、FET23に入力する。その後、ダイオード24とF
ET25によりレベル変換されて出力端子２より出力電位OU
Tの形で出力される。

このように構成することにより、DCFL回路とBFL回路
の混在が可能となり、大きい駆動能力を必要とする論理
回路のみBFL回路の要素を含むバッファ回路部20を用
い、その他の論理回路にはDCFL回路部10を用いることに
よって、DCFL回路およびBFL回路の上記欠点の解決を図
っている。

（発明が解決しようとする課題）しかしながら、上記構成の半導体集積回路では、次の
ような課題があった。

バッファ回路部20のプルダウン用のFETにソースとゲ
ートとを接続したノーマリオン型のFET25を用いるた
め、正の基準電位VDDと負の基準電位VSSとの間に定常電
流が流れ、その定常電流が、駆動能力を高めることで増
加するという問題があった。さらに、バッファ回路部20
において、レベル変換用のダイオード24を用いているの
で、その分、自己遅延が増大する。このように、上記構
成の半導体集積回路は、低消費電力および高速動作の点
において、いまだ十分に解決するに至らなかった。

本発明は前記従来技術が持っていた課題として、自己
遅延が大きい点、駆動能力が減殺される点、及び高消費
電力等の点について解決した半導体集積回路を提供する
ものである。

（課題を解決するための手段）第１の発明では、前記課題を解決するために、１つま
たは複数の入力電位の論理をとるDCFL回路部と、前記DC
FL回路部の出力を駆動するバッファ回路部とを備えた半
導体集積回路において、次のような手段を講じたもので
ある。前記１つまたは複数の入力電位を直流的に所定の
レベルにシフトするレベルシフト回路部を設け、前記バ
ッファ回路部を、第１の基準電位と出力ノードとの間に
接続され前記DCFL回路部の出力によりオン・オフ動作す
る第１のFETと、前記出力ノードと第２の基準電位との
間に接続され前記レベルシフト回路部の出力により前記
第１のFETに対して相補的にオン・オフ動作する第２のF
ETとで構成したものである。

第２の発明では、前記第１および第２のFETをノーマ
リオフ型FETで構成したものである。

（作用）第１の発明によれば、以上のように半導体集積回路を
構成したもので、第１のFETはDCFL回路部の出力によっ
てオン・オフ動作し、レベルシフト回路部は、１つまた
は複数の入力電位を直流的に所定のレベルにシフトして
第２のFETに出力する。第２のFETは、レベルシフト回路
部の出力により、第１のFETに対して相補的にオン・オ
フ動作し、第１および第２の基準電位間の貫通電流を遮
断するように働く。

第２の発明によれば、第１および第２のノーマリオフ
型FETはバッファ回路部の自己遅延を小さくするように
働く。したがって、前記課題を解決することができるの
である。

（実施例）第１の実施例第１図は、本発明の第１の実施例を示す半導体集積回
路の回路図であり、インバータとしての機能を有する回
路である。

この半導体集積回路は、入力電位VI用の入力端子50を
有し、その入力端子50がDCFL回路部60およびレベルシフ
ト回路部70にそれぞれ接続されている。DCFL回路部60
は、入力電位VIの論理を取り、その論理を反転させて出
力側ノードN10から出力させる回路であり、入力端子50
にゲートが接続されたノーマリオフ型FET61およびノー
マリオン型FET62を有している。FET61はソースが接地電
位GNDに、ドレインがノードN10にそれぞれ接続されてい
る。FET62はドレインが正極である第１の基準電位VDD
に、ソースおよびゲートが、ノードN10においてバッフ
ァ回路部80にそれぞれ接続されている。

一方、入力電位VIを引き下げるレベルシフト回路部70
は、ダイオード71およびノーマリオン型FET72を有し、
そのダイオード71のアノードが入力端子50に、カソード
がFET72のドレインにそれぞれ接続されている。そのFET
72のソースおよびゲートは負極である第２の基準電位VS
Sに共通接続され、そのドレインがノードN20に接続され
ている。

バッファ回路部80は、ノードN10の電位を取り込み、
その電位を駆動して出力端子90に出力する回路であり、
ノードN10がゲートに接続されたソースフォロア用のノ
ーマリオフ型FET81、およびプルダウン用のノーマリオ
フ型FET82を有している。そのFET81のドレインは第１の
基準電位VDDに、ソースが出力ノードN30においてFET82
のドレインにそれぞれ接続されている。さらに、FET82
のソースが第２の基準電位VSSに、ゲートが、ノードN20
においてレベルシフト回路部70にそれぞれ接続され、出
力ノードN30が出力電位OUT用の出力端子90に接続されて
いる。

ここで、基準電位VSSとダイオード71および各FET61,8
1,82のゲート・ソース間またはゲート・ドレイン間に存
在する寄生ダイオードのターンオン電圧VF（0.7V）は、 VSS≦−VF である。

第３図（ａ）〜（ｄ）は、第１図の動作波形図であ
り、この図を参照しつつ第１図の動作（Ａ），（Ｂ）を
説明する。

（Ａ）入力電位VIが“H"レベルの場合入力端子50に“H"レベルの入力電位VI（VI＞0V）が入
力されると、FET61はオンし、FET62を介し、電流Ｉが基
準電位VDDと接地電位GND間に流れる。この時、ノードN1
0の動作点は、第３図（ａ）に示すようにFET61の特性曲
線D61とFET62の負荷曲線L62との交点P1である。したが
って、ノードN10の電位VPは、VP≦0.2Vとなるので、
“L"レベルとなる。

一方、レベルシフト回路部70では、入力電位VIが“H"
レベルであるとき、VSS≦−VFであるので、ダイオード7
1はオンし、ノードN20の電位VQが上昇する。さらに、入
力電位VIが高くなると、FET82の寄生ダイオードがオン
するので、ノードN20の電位VQは、FET82がオンするレベ
ルとなる。

ところで、“L"レベルのノードN10の電位VPは、バッ
ファ回路部80のFET81のゲートに入力するので、FET81が
オフ状態となる。この時、FET81の負荷曲線は、第３図
（ｂ）に示すような負荷曲線L22aとなる。一方、“H"レ
ベルであるノードN20の電位VQが、FET82のゲートに入力
するため、FET82はオン状態となり、その特性曲線は第
３図（ｂ）に示すような特性曲線D82になる。したがっ
て、出力端子90の動作点は、負荷曲線L22aと特性曲線D8
2との交点P3であり、そのときの電位VOLである“L"レベ
ルが、出力電位OUTとして出力される。

（Ｂ）入力電位VIが“L"レベルの場合入力端子50に“L"レベルの入力電位VIが入力される
と、FET61はオフするため、FET62を介して基準電位VDD
からノードN10に電流Ｉが流れ込む。この時、ノードN10
の動作点は、第３図（ａ）に示すように、オフ時のFET6
1の特性曲線（つまり、横軸）とFET62の負荷曲線L62と
の交点P2である。したがって、ノードN10の電位VPは、V
P＝VDDとなるので、“H"レベルとなる。

一方、レベルシフト回路部70では、（VI＜VSS＋VF）
の関係が成り立ち、入力電位VIが“L"レベルであると
き、ダイオード71はオフ状態である。したがって、ノー
ドN20の電位VQは、VQ＝VSSであり、“L"レベルとなる。

ところで、“H"レベルのノードN10の電位VPは、FET81
のゲートに入力するので、FET81がオン状態となる。こ
の時、FET81の負荷曲線は、第３図（ｂ）に示すような
高電位側にシフトした負荷曲線L22bとなる。一方、“L"
レベルであるノードN20の電位VQが、FET82のゲートに入
力するため、FET82はオフ状態となり、その特性曲線は
第３図（ｂ）に示す横軸の出力電位OUTと重なる。した
がって、出力端子90の動作点は、負荷曲線L22bと横軸と
の交点P4である。ただし、VDD＞VFであるときは、図示
しない次段のFETのクランプが生じるので、寄生ダイオ
ードの特性曲線Ｆと負荷曲線L22bとの交点P5が動作点に
なって、そのときの電位VOHである“H"レベルが、出力
電位OUTとして出力される。

この第１の実施例では、次のような利点がある。

（１） VI＝VSS＋VF（但し、VFは各FET61,81,82のゲー
ト・ソース間またはゲート・ドレイン間に存在する寄生
ダイオードのターンオン電圧）となるときの入力電位VI
をVIL、さらにVQ−VSS＝VF（但し、VFはダイオード71の
ターンオン電圧）となるときの入力電位VIをVIHとする
と、第３図（ｃ）において、VIL＜VI＜VIHにおける直線
K1の傾きは、FET72と図示しない前段回路のFETとの利得
の比によって決定される。したがって、FET82をオンす
るための入力電位VIのセンスレベルをVIL＜VI＜VIHまで
の範囲内で自由に設定できる。

この時、FET72の利得を小さくすることで、第３図
（ｃ）に示すように、破線K2の傾きを急峻にして回路の
入力感度を高めることができ、さらに、FET72に流れる
レベルシフト電流が小さくなり消費電力を低減できる。

（２） “L"レベルの出力電位OUTにおいては、FET82が
オンすると共に、FET81による特性曲線が低電位側にシ
フトする。また、“H"レベルの出力電位OUTでは、FET82
がオフすると共に、FET81による特性曲線が高電位側に
シフトする。この結果、入力電位VIと出力電位OUTとの
関係は、第３図（ｄ）に示すような入出力伝達特性とな
り、OVを中心に振幅する出力が得られる。このように、
FET81,82が相補的に動作するので、低消費電力で、大き
い駆動能力が得られる。

第２の実施例第４図は、本発明の第２の実施例を示す半導体集積回
路の回路図であり、２入力NOR回路としての機能を有す
る回路である。

この半導体集積回路は、第１図中のDCFL回路部60をDC
FL回路部60Aに、レベルシフト回路部70をレベルシフト
回路部70Aに置き換え、入力端子50a,50bを設けた回路構
成であり、第１図中の要素と共通の要素には同一の符号
が付されている。

このFET半導体集積回路は、入力端子50a,50bを有し、
その入力端子50a,50bがDCFL回路部60Aおよびレベルシフ
ト回路部70Aにそれぞれ接続されている。DCFL回路部60A
は、入力端子50aにゲートが接続されたノーマリオフ型F
ET60a、入力端子50bにゲートが接続されたノーマリオフ
型FET60bおよびノーマリオン型FET60cを備えている。FE
T60a,60bは、ソースが接地電位GNDに、ドレインがノー
ドN10にそれぞれ接続されている。FET60cはソースが第
１の基準電位VDDに、ドレインおよびゲートがノードN10
においてバッファ回路部80にそれぞれ接続されている。
そのバッファ回路部80は、第１図と同様の構成をしてい
る。

一方、レベルシフト回路部70Aは、ダイオード70a,70b
およびノーマリオン型FET70cを有し、そのダイオード70
aのアノードが入力端子50aに、ダイオード70bのアノー
ドが入力端子50bにそれぞれ接続されている。ダイオー
ド70a,70bのカソードが、FET70cのドレインにそれぞれ
接続され、そのFET70cのソースおよびゲートは第２の基
準電位VSSに共通接続されている。さらに、FET70cのド
レインがノードN20に接続されている。

次に、この第２の実施例の動作を説明する。

入力端子50a,50bが共に“L"レベルであれば、ノードN
10は“H"レベル”となり、他の論理が入力されたとき
は、ノードN10は“L"レベルとなる。一方、ノードN20に
ついては、レベルシフト回路部70Aがダイオード・ロジ
ックとして機能するので、入力端子50a,50bが共に“L"
レベルの時のみ“L"レベルとなり、他の論理が入力され
たときは、“H"レベルとなる。この結果、入力端子50a,
50bが共に“L"レベル時、ソースフォロア用FET81の負荷
曲線が高電位側にシフトすると共にプルダウン用FET82
がオフし、出力電位OUTが“H"レベルとなる。

入力端子50a,50bの一方でも“H"レベルになれば、FET
81の負荷曲線が低電位側にシフトすると共にFET82がオ
ンし、出力電位OUTが“L"レベルとなる。

このように、この第２の実施例では、相補的動作が行
われるので、高い駆動能力が得られる。さらに、入力端
子50a,50bとプルダウン用FET82との結合手段として直流
的なレベルシフト回路部70Aを設けたので、容易にダイ
オードロジックを構成でき、動作の安定した多入力回路
が得られる。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例として、例えば次のような
ものである。

（Ｉ）第２の実施例において、２入力NOR回路として
構成したが、２入力以上の多入力NOR回路として構成す
ることも可能である。その場合、DCFL回路部60Aのノー
マリオフ型FETおよびレベルシフト回路部70Aのダイオー
ドを入力数に対応させて設ける必要がある。

（II）第２の実施例では、DCFL回路部60Aのノーマリ
オフ型FET60a,60bのソースは、すべて接地電位GNDに接
続されているが、例えば、ダイオード等のレベルシフト
手段を介して第２の基準電位VSSに接続することも可能
である。

（III）第１図及び第４図において、基準電位VDD,VSS
の極性を逆にし、それに対応して回路を構成する各FET
の極性を逆にすることも可能である。

（発明の効果）以上詳細に説明したように、第１の発明によれば、バ
ッファ回路部における第２のFETのゲートと入力電位側
とを直流的なレベルシフト回路部を介して接続したの
で、第１および第２のFETが相補的にオン・オフ動作
し、消費電力を少なく抑えることができ、しかも駆動能
力を高めることができる。

第２の発明によれば、バッファ回路部における第１お
よび第２のFETをいずれもノーマリオフ型FETで構成した
ので、バッファ回路部にレベル変換用のダイオードを用
いる必要がなく、その分、自己遅延を小さく抑えること
ができ、動作速度の高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体集積回路の
回路図、第２図は従来の半導体集積回路の回路図、第３
図（ａ）〜（ｄ）は第１図中の動作波形図、第４図は本
発明の第２の実施例を示す半導体集積回路の回路図であ
る。 50,50a,50b……入力端子、60,60A……DCFL回路部、60a,
60b,61,81,82……ノーマリオフ型FET、60c,62,70c,72…
…ノーマリオン型FET、70,70A……レベルシフト回路
部、70a,70b,71……ダイオード、80……バッファ回路
部、90……出力端子、N10,N20……ノード、N30……出力
ノード、VI……入力電位、OUT……出力電位、VDD……第
１の基準電位、VSS……第２の基準電位、GND……接地電
位。

Claims

(57)【特許請求の範囲】

【請求項１】１つまたは複数の入力電位の論理をとる直
結型FETゲート回路部と、前記直結型FETゲート回路部の出力を駆動するバッファ
回路部とを備えた半導体集積回路において、前記１つまたは複数の入力電位を直流的に所定のレベル
にシフトするレベルシフト回路部を設け、前記バッファ回路部を、第１の基準電位と出力ノードとの間に接続され前記直結
型FETゲート回路部の出力によりオン・オフ動作する第
１のFETと、前記出力ノードと第２の基準電位との間に接続され前記
レベルシフトの回路部の出力により前記第１のFETに対
して相補的にオン・オフ動作する第２のFETとで構成し
たことを特徴とする半導体集積回路。
【請求項２】請求項１記載の半導体集積回路において、前記第１および第２のFETをノーマリオフ型FETで構成し
たことを特徴とする半導体集積回路。