JP2004015434A - 多数決回路 - Google Patents
多数決回路 Download PDFInfo
- Publication number
- JP2004015434A JP2004015434A JP2002166210A JP2002166210A JP2004015434A JP 2004015434 A JP2004015434 A JP 2004015434A JP 2002166210 A JP2002166210 A JP 2002166210A JP 2002166210 A JP2002166210 A JP 2002166210A JP 2004015434 A JP2004015434 A JP 2004015434A
- Authority
- JP
- Japan
- Prior art keywords
- majority
- circuit
- transistors
- transistor
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
【課題】レイアウト面積を小さくできると共に、高速化及び低消費電力化が可能な多数決回路を提供する。
【解決手段】オンとオフとが切り替えられる複数のビットから成るデータを表すデジタル信号をアナログ信号ＳＵＭに変換するＤ／Ａ変換器Ｎ００〜Ｎ１７、Ｒ０と、Ｄ／Ａ変換器Ｎ００〜Ｎ０７、Ｒ０からのアナログ信号ＳＵＭに基づいてデータ中の切り替えられたビットの多数決を判断する回路Ｒ１、Ｎ０８、ＯＰ０、とを備えている。
【選択図】 図２
【解決手段】オンとオフとが切り替えられる複数のビットから成るデータを表すデジタル信号をアナログ信号ＳＵＭに変換するＤ／Ａ変換器Ｎ００〜Ｎ１７、Ｒ０と、Ｄ／Ａ変換器Ｎ００〜Ｎ０７、Ｒ０からのアナログ信号ＳＵＭに基づいてデータ中の切り替えられたビットの多数決を判断する回路Ｒ１、Ｎ０８、ＯＰ０、とを備えている。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、多数決回路に関し、特に、多数決回路をコンパクトに構成する技術に関する。
【０００２】
【従来の技術】
従来、画像用のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）としては、一般に、１６ビット、３２ビットといった多ビットのデータを出力できるものが使用されている。このようなＤＲＡＭが使用される場合、出力端子に現れるデータが、「０」から「１」又は「１」から「０」に切り替えられる時に発生する切替ノイズが問題になる。
【０００３】
この切替ノイズを低減するために、データインバージョン機能が考えられている。このデータインバージョン機能は、リード動作時に、前のサイクルのデータの半数以上のビットが当該サイクルで切り替わる場合は、当該サイクルのデータを反転して出力すると共に、データが反転されたことを示すフラグを出力する機能である。
【０００４】
このデータインバージョン機能を用いることにより、実際に切り替えられるビットは常に全ビットの半数以下になり、例えば３２ビットＤＲＡＭで発生される切替ノイズの大きさを１６ビットＤＲＡＭで発生される切替ノイズの大きさ相当にまで抑えることができる。このデータインバージョン機能を実現するためには、多数決回路、即ち半数以上のビットが切替っているか否かを判定する回路が必要である。
【０００５】
このような多数決回路に関連する技術として、特開２０００−１４８６０５は、データ転送においてＥＭＩ輻射を削減する工夫として、効率的に、データ変化量を削減し、データ全部あるいは一部を反転させて変化量を削減できる「データ変化量を削減するデータ転送方法および装置」を開示している。この技術では、ｎ本のデータ転送を行う場合に、ｎ本をより小さなｍ本単位のｓ個のブロックに分けて（ｎ＝ｍ×ｓ）、このブロック単位でもって多数決を判定し、その結果であるｓ個の情報に対してさらに多数決判定を行うように簡素化する。これによって、非常に小規模な高速な判定回路を実現でき、ひいては実現可能なコストをもって、データ変化量の削減による不要輻射の減少、データ変化量の削減による消費電力の削減、等の効果を得ることができる。
【０００６】
他の関連する技術として、特開２００２−９４３８０は、複数のＤＡ変換部の出力信号を検出処理して故障回線を検出し速やかな回避を可能にし正常な回線の出力を選択出力するＤＡ変換装置を開示している。また、特開平８−２０４５６２は、多入力端子に第１のスイッチ手段を介して容量が接続され、該各容量の一方の端子が共通接続されたセンスアンプに入力され、該容量の少なくとも一部が第２のスイッチ手段を介して共通接続されるようにした半導体装置を開示している。
【０００７】
また、特開平９−６４７４３は、多入力端子にスイッチ手段を介して容量手段が接続され、該各容量手段の一方の端子が共通接続されセンスアンプに入力される半導体装置において、スイッチ手段に供給する電源手段とセンスアンプに供給する第二の電源手段とを別個に設けた半導体装置を開示している。更に、特開平９−１３０２５０は、多入力端子にスイッチ手段を介して容量手段が接続され、該各容量手段の一方の端子が共通接続されセンスアンプに入力される半導体装置において、多入力端子に対応した容量手段のうち、最小の容量を容量値Ｃとしたとき、各入力端子に接続される容量手段のうち少なくとも一つ以上が、容量値Ｃである容量手段を複数個並列接続して形成された半導体装置を開示している。
【０００８】
【発明が解決しようとする課題】
図１２は、論理ゲートで構成した従来の８ビット多数決回路の回路図を示す。この多数決回路では、８ビット中の４ビットが「１」である全ての組み合わせ、即ち、８Ｃ４＝７０通りの組み合わせの全てを検出しなければならない。従って、７０個の４入力ＡＮＤ回路及び７０入力ＯＲ回路が必要になる。
【０００９】
この多数決回路では、データ信号Ｄ０〜Ｄ７の各々は３５個の４入力ＡＮＤ回路に入力されるのでゲート負荷が大きくなる。従って、駆動能力の大きいドライバでデータ信号Ｄ０〜Ｄ７を駆動する必要がある。このように、論理ゲートで多数決回路を構成すると回路規模が大きくなり、多数決回路が形成される集積回路のレイアウト面積が増大する。
【００１０】
また、近年の画像用のＤＲＡＭには、クロック周波数３００ＭＨｚ程度で動作することが要求されており、上記多数決回路は、半サイクル、即ち１．７ｎｓ程度で多数決の判定を完了する必要がある。更には、多数決回路は、例えばバッテリー駆動の電子機器等でも使用されるため、低消費電力が望まれている。
【００１１】
本発明は、上述した問題を解消し、且つ上述した要望に応えるためになされたものであり、その目的は、レイアウト面積を小さくできると共に、高速化及び低消費電力化が可能な多数決回路を提供することにある。
【００１２】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明に係る多数決回路は、上記目的を達成するために、オンとオフとが切り替えられる複数のビットから成るデータを表すデジタル信号をアナログ信号（ＳＵＭ）に変換するＤ／Ａ変換器（Ｎ００〜Ｎ１７、Ｒ０）と、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）からのアナログ信号（ＳＵＭ）に基づいてデータ中の切り替えられたビットの多数決を判断する回路（Ｒ１、Ｎ０８、ＯＰ０）、とを備えている。
【００１４】
この多数決回路によれば、多数決を判断するための回路を、Ｄ／Ａ変換器を用いて構成したので、比較的少数の素子で多数決回路を構成でき、多数決回路が形成される集積回路のレイアウト面積を小さくできる。
【００１５】
本発明に係る多数決回路において、多数決を判断する回路（Ｒ１、Ｎ０８、ＯＰ０）は、多数決の閾値を表すリファレンス信号を発生するリファレンス発生回路（Ｒ１、Ｎ０８）と、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）からのアナログ信号（ＳＵＭ）とリファレンス発生回路（Ｒ１、Ｎ０８）からのリファレンス信号とを比較して多数決の判定結果である判定信号を出力する差動アンプ（ＯＰ０）、とを備えて構成できる。
【００１６】
この場合、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）は、データを構成する複数のビットに対応する複数のトランジスタ（Ｎ００〜Ｎ０７）を備え、
外部から入力されたデータによりオンにされたトランジスタ（Ｎ００〜Ｎ０７）を流れる電流の総和を抵抗素子（Ｒ０）で電圧に変換してアナログ信号（ＳＵＭ）として出力し、リファレンス発生回路（Ｒ１、Ｎ０８）は、流れる電流の大きさが制御されるトランジスタ（Ｎ０８）を備え、該トランジスタ（Ｎ０８）を流れる電流を抵抗素子（Ｒ１）で電圧に変換してリファレンス信号（ＲＥＦ）として出力するように構成できる。
【００１７】
この多数決回路によれば、多数決を判断するための回路を、抵抗素子及びトランジスタから成るＤ／Ａ変換器を用いて構成したので、比較的少数の素子で多数決回路を構成できる。その結果、多数決回路が形成される集積回路のレイアウト面積を小さくできる。
【００１８】
また、本発明の多数決回路は、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）を構成する複数のトランジスタ（Ｎ００〜Ｎ０７）にそれぞれ直列に接続された複数のカレントミラー用トランジスタ（Ｎ１０〜Ｎ１７）、及びリファレンス発生回路（Ｒ１、Ｎ０８）を構成するトランジスタに直列に接続されたカレントミラー用トランジスタ（Ｎ１８）に流れる電流を制御するカレントミラー回路（Ｎ０、Ｎ１０〜Ｎ１８）を更に備えて構成できる。
【００１９】
この構成によれば、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）の電流制御をカレントミラー回路（Ｎ０、Ｎ１０〜Ｎ１８）で行うことにより、電源ＶＤＤへの依存性が少なくなり、安定した動作が得られると共に、ミラー比を適宜決定することにより消費電力を低減できる。
【００２０】
また、本発明の多数決回路は、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）を構成する複数のトランジスタ（Ｎ００〜Ｎ０７）と該複数のトランジスタに電力を供給する電源（ＶＤＤ）との間及びリファレンス発生回路（Ｒ１、Ｎ０８）を構成するトランジスタ（Ｎ０８）と該トランジスタ（Ｎ０８）に電力を供給する電源（ＶＤＤ）との間の少なくとも１つに電流経路を遮断するトランジスタ（Ｐ０、Ｐ１）を更に備えて構成できる。この構成によれば、多数決回路が未使用時には、電流パスがカットされるので、低消費電力を実現できる。
【００２１】
また、本発明の多数決回路は、カレントミラー用トランジスタ（Ｎ１０〜Ｎ１７）のミラー比を該カレントミラー用トランジスタ（Ｎ１０〜Ｎ１７）に流れる電流が１／ａ（ａ＞１）になるように設定し、抵抗素子（Ｒ１）の抵抗値をａ倍に設定して構成できる。この構成によれば、リファレンス信号（ＲＥＦ）のレベルはそのままで、リファレンス発生回路（Ｒ１、Ｎ０８）の消費電力を低減できる。
【００２２】
また、本発明の多数決回路は、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）から出力されるアナログ信号（ＳＵＭ）とリファレンス発生回路（Ｒ１、Ｎ０８）から出力されるリファレンス信号（ＲＥＦ）とを短絡するプリチャージトランジスタ（Ｐ２）を更に備え、プリチャージトランジスタ（Ｐ２）は、差動アンプ（ＯＰ０）による比較が開始される前の所定時間だけオンにされるように構成できる。この構成によれば、差動アンプＯＰ０による比較の開始時における初動を高速化できるので、多数決回路の動作を高速化できる。
【００２３】
また、本発明の多数決回路において、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）は、差動アンプ（ＯＰ０）による比較が開始されるまで、リファレンス発生回路（Ｒ１、Ｎ０８）と同じ電流又は電圧を発生させる制御回路（ＮＲ０〜ＮＲ３、ＮＲ９、ＣＸ５〜ＣＸ７、ＩＮＶ８）を更に備えて構成できる。この構成によれば、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）は、プリチャージ時にリファレンス信号ＲＥＦと同レベルの総和信号ＳＵＭを発生することにより、プリチャージ動作を高速化できる。
【００２４】
また、本発明の多数決回路において、リファレンス発生回路（Ｒ１、Ｎ０８）は、抵抗素子（Ｒ２、Ｒ３）による抵抗分割により発生された電圧をリファレンス信号（ＲＥＦ）として出力するように構成できる。この構成によれば、多数決回路の構成が簡単になる。
【００２５】
また、前記リファレンス発生回路（Ｒ１、Ｎ０８）は、前記Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）と対称な回路から成り、発生された電圧を前記リファレンス信号として出力するように構成できる。
【００２６】
また、本発明の多数決回路において、リファレンス発生回路（Ｒ１、Ｎ０８）は、当該多数決回路が形成されたチップ内部で発生された電源電圧をリファレンス信号（ＲＥＦ）として出力するように構成できる。この構成によれば、多数決回路を更に簡単に構成できる。
【００２７】
また、本発明の多数決回路において、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）は、データを構成する複数のビットに対応する複数のトランジスタ（Ｎ００〜Ｎ０７）と複数のトランジスタ（Ｎ００〜Ｎ０７）にそれぞれ直列に接続された複数のカレントミラー用トランジスタ（Ｎ１０〜Ｎ１７）とから成るプルダウン用トランジスタと、データを構成する複数のビットに対応する複数のトランジスタ（Ｐ００〜Ｐ０７）と複数のトランジスタにそれぞれ直列に接続された複数のカレントミラー用トランジスタ（Ｐ１０〜Ｐ１７）とから成るプルアップ用トランジスタ、とを備え、外部から入力されたデータによりオンにされたトランジスタ（Ｎ００〜Ｎ０７、Ｐ００〜Ｐ０７）を流れる電流の総和をアナログ信号（ＳＵＭ）として出力し、リファレンス発生回路（Ｒ１、Ｎ０８）は、流れる電流の大きさが制御されるトランジスタ（Ｎ０８）とトランジスタ（Ｎ０８）に直列に接続されたカレントミラー用トランジスタ（Ｎ１８）とから成るプルダウン用トランジスタと、流れる電流の大きさが制御されるトランジスタ（Ｐ０８）とトランジスタ（Ｐ０８）に直列に接続されたカレントミラー用トランジスタ（Ｐ１８）とから成るプルアップ用トランジスタ、とを備え、トランジスタ（Ｎ０８、Ｐ０８）を流れる電流をリファレンス信号（ＲＥＦ）として出力するように構成できる。この構成によれば、総和信号（ＳＵＭ）のレベルが積極的にプルアップ又はプルダウンされるため、高速化が可能である。
【００２８】
また、本発明の多数決回路において、リファレンス発生回路（Ｒ１、Ｎ０８）は、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）は、データを構成する複数のビットに対応する複数のトランジスタ（Ｎ００〜Ｎ０７）と複数のトランジスタ（Ｎ００〜Ｎ０７）にそれぞれ直列に接続された複数のカレントミラー用トランジスタ（Ｎ１０〜Ｎ１７）とから成るプルダウン用トランジスタと、データを構成する複数のビットに対応する複数のトランジスタ（Ｐ００〜Ｐ０７）と複数のトランジスタにそれぞれ直列に接続された複数のカレントミラー用トランジスタ（Ｐ１０〜Ｐ１７）とから成るプルアップ用トランジスタ、とを備え、外部から入力されたデータによりオンにされたトランジスタ（Ｎ００〜Ｎ０７、Ｐ００〜Ｐ０７）を流れる電流の総和をリファレンス信号（ＲＥＦ）として出力するように構成できる。この構成によれば、総和信号（ＳＵＭ）とリファレンス信号（ＲＥＦ）とを対称な回路で生成することで、総和信号（ＳＵＭ）とリファレンス信号（ＲＥＦ）の差は２ビット分となるので、差動アンプ（ＯＰ０）の動作マージンが拡大することができる。
【００２９】
また、本発明の多数決回路において、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）から出力される総和信号（ＳＵＭ）を一方の端子に入力しリファレンス回路から出力されるリファレンス信号（ＲＥＦ）を他方の端子に入力する抵抗素子（Ｒ）を更に備え、該抵抗素子（Ｒ）を流れる電流の方向に基づきデータ中の切り替えられたビットの多数決をとるように構成できる。この構成によれば、抵抗素子Ｒの両端に確実に電圧差が生じるので動作の安定度を増すことができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。以下では、本発明の実施の形態に係る多数決回路が、データインバージョン機能を有する４ビットプリフェッチＤＤＲ−ＳＤＲＡＭ（４−ｂｉｔ Ｐｒｅ−ｆｅｔｃｈ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）に適用された場合について説明する。
【００３１】
（実施の形態１）
図１は、４ビットプリフェッチＤＤＲ−ＳＤＲＡＭのリード回路及び８つのリード回路からのデータに基づき本発明の実施の形態に係る多数決回路を用いてデータインバージョン機能を実現するためのデータインバージョン回路の構成を示すブロック図である。
【００３２】
リード回路は、メインアンプ（ＭＡ０〜ＭＡ３）１０、パラレル−シリアル変換器（ＣＰＳ）１１、バスドライバ１２、レイテンシラッチ＆データ反転制御回路（ＣＬＣ）１３、パラレル−シリアル変換＆出力バッファ（Ｄｏｕｔ）１４及び出力端子（ＤＱ）１５から構成されている。
【００３３】
データインバージョン回路は、８個のリード回路に対して１個だけ設けられており、第１多数決回路（ＣＤＡＣ８）１６ａ、第２多数決回路（ＣＤＡＣ８）１６ｂ、データ反転フラグ生成回路（ＣＤＩＮＶ）１７、出力バッファ（Ｄｏｕｔ）１８及び出力端子（ＤＱＭ）１９から構成されている。
【００３４】
メインアンプ１０は、４個のメインアンプＭＡ０、ＭＡ１、ＭＡ２及びＭＡ３から構成されている。メインアンプＭＡ０〜ＭＡ３は、プリフェッチ動作によって図示しないメモリアレイから同時に読み出された４ビットのパラレルデータをそれぞれ増幅する。この増幅されたパラレルデータＭＡＱ０、ＭＡＱ１、ＭＡＱ２及びＭＡＱ３は、パラレル−シリアル変換器１１に送られる。
【００３５】
パラレル−シリアル変換器１１は、４ビットのパラレルデータＭＡＱ０、ＭＡＱ１、ＭＡＱ２及びＭＡＱ３を、クロックの立上がり側データＭＡＱＲと立下り側データＭＡＱＦとから成る２ビットのパラレルデータに変換してシリアルに送出する。このパラレル−シリアル変換器１１から出力されるデータＭＡＱＲ及びＭＡＱＦはバスドライバ１２に送られる。
【００３６】
バスドライバ１２は、パラレル−シリアル変換器１１からのデータＭＡＱＲ及びＭＡＱＦを、データバスＤＡＴＡＲ及びＤＡＴＡＦにそれぞれ送出する。データバスＤＡＴＡＲ及びＤＡＴＡＦは、レイテンシラッチ＆データ反転制御回路１３に接続されている。
【００３７】
レイテンシラッチ＆データ反転制御回路１３は、当該サイクルにおけるデータバスＤＡＴＡＲの内容と、前のサイクルにおけるデータバスＤＡＴＡＦの内容とを比較し、換言すれば排他的論理和（ＥＯＲ）演算を行って、立上り比較結果を表す信号ＩＮＶＲとして出力する。また、当該サイクルにおけるデータバスＤＡＴＡＲの内容と当該サイクルにおけるデータバスＤＡＴＡＦの内容とを比較し、立下り比較結果を表す信号ＩＮＶＦとして出力する。
【００３８】
信号ＩＮＶＲ及び信号ＩＮＶＦは、データ切替が発生したか否かを表す信号である。データ切替が発生した場合、信号ＩＮＶＲは高レベル（以下、「Ｈレベル」という）にされ、データ切替が発生しない場合は低レベル（以下、「Ｌレベル」という）にされる。信号ＩＮＶＦについても同じである。各リード回路のレイテンシラッチ＆データ反転制御回路１３で生成された信号ＩＮＶＲは第１多数決回路１６ａに、信号ＩＮＶＦは第２多数決回路１６ｂにそれぞれ送られる。
【００３９】
また、レイテンシラッチ＆データ反転制御回路１３は、データ反転フラグ生成回路１７からの反転信号ＤＩＮＶＲ及びＤＩＮＶＦに基づいて半数以上のビットが切り替わっていることを判断した場合は、データバスＤＡＴＡＲ及びＤＡＴＡＦから送られてくるデータを反転し、そうでない場合は反転せずに、２ビットのパラレルデータＤＯＲ及びＤＯＦとして出力バッファ１４に送る。
【００４０】
出力バッファ１４は、パラレルデータＤＯＲ及びＤＯＦをシリアルデータＤＱに変換する。この変換されたシリアルデータＤＱは、出力端子１５から外部に送出される。
【００４１】
第１多数決回路１６ａは、８個のリード回路の各々からの信号ＩＮＶＲに基づいて、半数以上のビットが切替ったか否かを判定し、判定結果を表す信号ＤＡＴＡＩＮＶＲ（図２、図４、図７〜図１１における判定信号ＪＵＤＧＥ）を生成し、データ反転フラグ生成回路１７に送る。半数以上のビットが切替った場合、信号ＤＡＴＡＩＮＶＲはＨレベルにされる。同様に、第２多数決回路１６ｂは、８個のリード回路の各々からの信号ＩＮＶＦに基づいて、半数以上のビットが切替ったか否かを判定し、判定結果を表す信号ＤＡＴＡＩＮＶＦ（図２、図４、図７〜図１１における多数決の判定結果である判定信号ＪＵＤＧＥ）を生成し、データ反転フラグ生成回路１７に送る。半数以上のビットが切替った場合、信号ＤＡＴＡＩＮＶＦはＨレベルにされる。これらの第１多数決回路１６ａ及び第２多数決回路１６ｂの詳細は後述する。
【００４２】
データ反転フラグ生成回路１７は、第１多数決回路１６ａからの信号ＤＡＴＡＩＮＶＲ及び第２多数決回路１６ｂからの信号ＤＡＴＡＩＮＶＦに基づいて、反転信号ＤＩＮＶＲ及びＤＩＮＶＦをそれぞれ生成し、各リード回路のレイテンシラッチ＆データ反転制御回路１３に送る。
【００４３】
また、データ反転フラグ生成回路１７は、反転信号ＤＩＮＶＲ及びＤＩＮＶＦを、出力バッファ１８に送る。出力バッファ１８は、反転信号ＤＩＮＶＲ及びＤＩＮＶＦに基づいてデータが反転されたことを示すフラグＤＱＭを生成し出力端子１９に送る。このフラグＤＱＭは、出力端子１９から外部に送出される。
【００４４】
次に、上述した第１多数決回路１６ａ及び第２多数決回路１６ｂの詳細を説明する。なお、第１多数決回路１６ａの構成及び動作は、第２多数決回路１６ｂのそれらと同じであるので、以下では、多数決回路１６と総称して説明する。
【００４５】
図２は、多数決回路１６の構成を示す回路図である。この多数決回路１６は、大きく分けると、８ビットのＤ／Ａ変換器（ＤＡＣ）、リファレンス発生回路及び差動アンプＯＰ０から構成されている。
【００４６】
Ｄ／Ａ変換器は、８個のトランジスタＮ００〜Ｎ０７と抵抗素子Ｒ０とから構成されている。トランジスタＮ００〜Ｎ０７としては、同じ大きさの電流を流す同一規格のｎＭＯＳトランジスタを使用することができる。トランジスタＮ００〜Ｎ０７のドレインは、抵抗素子Ｒ０の一方の端子及び差動アンプＯＰ０の非反転入力端子（＋）に接続されており、ソースは接地されている。また、トランジスタＮ００〜Ｎ０７のゲートにはビット信号Ｄ０＿Ｂ〜Ｄ７＿Ｂ（「１」のときＬレベル）がそれぞれ供給される。ビット信号Ｄ０＿Ｂ〜Ｄ７＿Ｂは、８個のリード回路から出力される信号ＩＮＶＲ又は信号ＩＮＶＦに対応する。抵抗素子Ｒ０の他方の端子は電源ＶＤＤに接続されている。
【００４７】
このＤ／Ａ変換器では、トランジスタＮ００〜Ｎ０７中のオフからオンに変化したトランジスタの数、即ちデータ中の切り替わったビット数に対応する大きさの電流が抵抗素子Ｒ０に流れる。この時のトランジスタＮ００〜Ｎ０７と抵抗素子Ｒ０との接続点の電位が総和信号ＳＵＭとして差動アンプＯＰ０の非反転入力端子に供給される。
【００４８】
また、リファレンス発生回路は、トランジスタＮ０８及び抵抗素子Ｒ１から構成されている。トランジスタＮ０８のドレインは抵抗素子Ｒ１の一方の端子及び差動アンプＯＰ０の反転入力端子（−）に接続されており、ソースは接地されている。トランジスタＮ０８のゲートには、バイアスとして定電圧ＤＡＣＢＩＡＳが供給されており、このトランジスタＮ０８に流す電流を制御する。このトランジスタＮ０８は、トランジスタＮ００〜Ｎ０７の何れかの３．５倍の電流を流す。抵抗素子Ｒ１の他端は電源ＶＤＤに接続されている。この抵抗素子Ｒ１の抵抗値は、上述した抵抗素子Ｒ０の抵抗値と同じである。
【００４９】
抵抗素子Ｒ１には、トランジスタＮ００〜Ｎ０７の３．５倍の電流が流れる。この時のトランジスタＮ０８と抵抗素子Ｒ１との接続点の電位がリファレンス信号ＲＥＦとして差動アンプＯＰ０の反転入力端子に供給される。差動アンプＯＰ０は、総和信号ＳＵＭとリファレンス信号ＲＥＦとを比較し、比較結果を判定信号ＪＵＤＧＥとして出力する。切り替わったビット数に対応する総和信号ＳＵＭ及びリファレンス信号ＲＥＦのレベルは下記の通りとなり、５ビット以上、４ビット以下を区別することができる。
０ビット：ＳＵＭ＝ＶＤＤ−８＊Ｒ＊Ｉ＜ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
１ビット：ＳＵＭ＝ＶＤＤ−７＊Ｒ＊Ｉ＜ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
２ビット：ＳＵＭ＝ＶＤＤ−６＊Ｒ＊Ｉ＜ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
３ビット：ＳＵＭ＝ＶＤＤ−５＊Ｒ＊Ｉ＜ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
４ビット：ＳＵＭ＝ＶＤＤ−４＊Ｒ＊Ｉ＜ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
５ビット：ＳＵＭ＝ＶＤＤ−３＊Ｒ＊Ｉ＞ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
６ビット：ＳＵＭ＝ＶＤＤ−２＊Ｒ＊Ｉ＞ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
７ビット：ＳＵＭ＝ＶＤＤ−１＊Ｒ＊Ｉ＞ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
８ビット：ＳＵＭ＝ＶＤＤ−０＊Ｒ＊Ｉ＞ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
【００５０】
切り替わったビット数が０〜４の範囲では「ＳＵＭ＜ＲＥＦ」であり、切り替わったビット数が５〜８の範囲では「ＳＵＭ＞ＲＥＦ」である。従って、総和信号ＳＵＭとリファレンス信号ＲＥＦを差動アンプＯＰ０で比較することにより、多数決の判定結果を表す判定信号ＪＵＤＧＥを得ることができる。なお、上述した多数決回路は、主にｎＭＯＳトランジスタを用いて構成されているが、ｐＭＯＳトランジスタを用いて構成することもできる。また、抵抗素子Ｒ０及びＲ１としては、ＭＯＳトランジスタのオン抵抗を利用することもできる。
【００５１】
次に、以上のように構成される本発明の実施の形態１に係る多数決回路が適用された４ビットプリフェッチＤＤＲ−ＳＤＲＡＭのリード回路の動作を、図３に示したタイミングチャートを参照しながら説明する。
【００５２】
図３（Ａ）に示すクロック（ＣＬＫ）Ｔ０の立ち上がりエッジにおいて、図３（Ｂ）に示すように、リード（ＲＥＡＤ）コマンドが認識されると、図示しないメモリアレイから４つのデータが読み出される。この読み出された４つのデータは、メインアンプ１０で増幅され、図３（Ｃ）〜図３（Ｆ）に示すように、パラレルデータＭＡＱ０、ＭＡＱ１、ＭＡＱ２及びＭＡＱ３としてパラレル−シリアル変換器１１に送られる。図３中の‘０’、‘１’、‘２’、‘３’は出力端子１５から出力されるデータの順番を表す。
【００５３】
パラレル−シリアル変換器１１は、図３（Ｇ）及び図３（Ｈ）に示すように、パラレルのデータ‘０’、‘１’、‘２’及び‘３’を、２個（ＤＡＴＡＲ及びＤＡＴＡＦ）のパラレルデータに変換し、クロックＴ２の立ち上がりのタイミングでデータ‘０’及び‘１’を、クロックＴ３の立ち上がりのタイミングでデータ‘２’及び‘３’をそれぞれシリアルに出力する。
【００５４】
クロックＴ２のサイクルでは、レイテンシラッチ＆データ反転制御回路１３は、図３（Ｉ）に示すように、データ‘０’を前サイクルのデータ‘−１’と比較して、つまり排他的論理和（ＥＯＲ）演算を行って、立上り比較結果を表す信号ＩＮＶＲを出力する。同様に、レイテンシラッチ＆データ反転制御回路１３は、図３（Ｊ）に示すように、当該サイクルのデータ‘１’を当該サイクルのデータ‘０’と比較して立下り比較結果を表す信号ＩＮＶＦを出力する。
【００５５】
次のサイクルでは、レイテンシラッチ＆データ反転制御回路１３は、図３（Ｉ）に示すように、データ‘２’をデータ‘１’と比較して立上り比較結果を表す信号ＩＮＶＲを出力する。また、レイテンシラッチ＆データ反転制御回路１３は、図３（Ｊ）に示すように、データ‘３’をデータ‘２’と比較して立下り比較結果を表す信号ＩＮＶＦを出力する。
【００５６】
信号ＩＮＶＲ及びＩＮＶＦは、上述したようにデータ中のビットが切り替えられたか否かを表す。ビットが切り替えられた場合、信号ＩＮＶＲ及びＩＮＶＦはＨレベルにされる。多数決回路１６は、図３（Ｋ）及び図３（Ｌ）に示すように、クロックＴ２の立下りエッジから多数決を判定する動作を開始し、判定結果を表す信号ＤＡＴＡＩＮＶＲ及びＤＡＴＡＩＮＶＦはクロックＴ３の立上りエッジで図示しないラッチにラッチされる。従って、多数決判定に使用できる時間は半サイクル程度である。多数決回路１６は信号ＤＡＴＡＩＮＶＲ及びＤＡＴＡＩＮＶＦをデータ反転フラグ生成回路１７に送る。
【００５７】
信号ＤＡＴＡＩＮＶＲ及びＤＡＴＡＩＮＶＦを受け取ったデータ反転フラグ生成回路１７は、図３（Ｍ）及び図３（Ｎ）に示すように、データ反転するか否かを表すデータ反転フラグＤＩＮＶＲ及びＤＩＮＶＦを、それぞれクロックＴ３の立下り及びクロックＴ４の立上りで出力する。２つのデータバスＤＡＴＡＲ及びＤＡＴＡＦの内容は、レイテンシラッチ＆データ反転制御回路１３において、データ反転フラグＤＩＮＶＲ及びＤＩＮＶＦと演算処理された後、図３（Ｏ）及び図３（Ｐ）に示すように、パラレルデータＤＯＲ及びＤＯＦとしてパラレル−シリアル変換器１４に送られる。
【００５８】
パラレル−シリアル変換器１４は、図３（Ｑ）に示すように、レイテンシラッチ＆データ反転制御回路１３からの２つのパラレルデータＤＯＲ及びＤＯＦを１つのシリアル信号に変換し、出力端子１５からデータ‘０’、‘１’、‘２’、‘３’の順番で出力する。データ反転フラグＤＩＮＶＲ及びＤＩＮＶＦも同様にシリアルデータＤＱに変換され、出力端子１８から出力される。
【００５９】
以上説明したように、本発明の実施の形態１に係る多数決回路によれば、多数決を判断するための回路を、抵抗素子及びトランジスタから成るＤ／Ａ変換器を用いて構成したので、比較的少数の素子で多数決回路を構成できる。その結果、多数決回路が形成される集積回路のレイアウト面積を小さくできる。
【００６０】
なお、上述した多数決回路のリファレンス発生回路は、Ｄ／Ａ変換器と同様の依存性を持たせるために、３．５ビット分の電流を抵抗素子Ｒ１に流しリファレンス信号ＲＥＦを発生させているが、図７に示すように、抵抗素子Ｒ２と抵抗素子Ｒ３との抵抗分割によってリファレンス信号ＲＥＦを発生させることも可能である。また図８に示すように、他の用途のためにチップ内部で形成される電源をリファレンス発生回路とみなすこともできる。具体的には、リファレンス信号ＲＥＦレベルを、メモリセルのハイ書込み電圧やプレート電圧等で代用することも可能である。
【００６１】
（実施の形態２）
次に、本発明の実施の形態２に係る多数決回路を、図４に示した回路図を参照しながら説明する。この実施の形態２に係る多数決回路は、低消費電力化及び高速化を実現するために、図２に示した実施の形態１に係る多数決回路を変形することにより構成されている。
【００６２】
この実施の形態２に係る多数決回路では、低消費電力化を実現するために、実施の形態１に係る多数決回路が以下のように変形されている。
【００６３】
第１の変形は、カレントミラー回路が付加されていることである。このカレントミラー回路により、多数決回路を流れる電流が制御される。即ち、トランジスタＮ００〜Ｎ０７にカレントミラー用トランジスタＮ１０〜Ｎ１７がそれぞれ直列に接続され、カレントミラー用トランジスタＮ１０〜Ｎ１７のゲートには定電圧ＤＡＣＢＩＡＳが供給される。定電圧ＤＡＣＢＩＡＳは、ドレインとゲートとが接続されたトランジスタＮ０に定電流Ｉ０を流すことにより得られる。この構成により、カレントミラー用トランジスタＮ１０〜Ｎ１７に流れる電流は、トランジスタＮ０に対するミラー比で制御される。
【００６４】
リファレンス発生回路も、上記と同様に、トランジスタＮ０８にカレントミラー用トランジスタＮ１８が直列に接続され、カレントミラー用トランジスタＮ１８のゲートには定電圧ＤＡＣＢＩＡＳが供給される。この構成により、カレントミラー用トランジスタＮ１８の電流は、トランジスタＮ０に対するミラー比で制御される。
【００６５】
第２の変形は、電流パスのカット機能が追加されていることである。即ち、電源ＶＤＤと抵抗素子Ｒ０との間及び電源ＶＤＤと抵抗素子Ｒ１との間にｐＭＯＳトランジスタＰ０及びＰ１がそれぞれ挿入され、ｐＭＯＳトランジスタＰ０及びＰ１のゲートにはイネーブル信号ＥＮ＿Ｂが供給される。多数決回路の未使用時には、イネーブル信号ＥＮ＿ＢをＨレベルにすることにより電流パスがカットされ、電力消費が行われない。なお、ｐＭＯＳトランジスタＰ０及びＰ１の２つが必ずしも挿入されている必要はなく、少なくとも１つが挿入されていれば消費電力を低減できる。
【００６６】
第３の変形は、上記カレントミラー回路が追加された多数決回路において、リファレンス発生回路の電流低減機能が追加されていることである。即ち、リファレンス発生回路の電流源であるトランジスタＮ１８のミラー比を変更することによりトランジスタＮ１８を流れる電流量が１／ａ（ａ＞１）にされ、抵抗素子Ｒ１の抵抗値がａ倍にされている。これにより、リファレンス信号ＲＥＦのレベルは「ＶＤＤ−３．５＊Ｒ＊Ｉ」のままで、リファレンス発生回路の消費電力を１／ａにできる。
【００６７】
次に、実施の形態２に係る多数決回路では、動作の高速化のために、差動アンプによる比較動作が開始される前に、総和信号ＳＵＭのレベルをリファレンス信号ＲＥＦのレベルまでプリチャージしておき、比較動作が開始されるのと同時にプリチャージを解除する機能が追加されている。この機能を実現するために、上記変形に加えて以下の変形が行われている。
【００６８】
第４の変形は、リファレンス信号ＲＥＦと総和信号ＳＵＭとの間にプリチャージトランジスタＰ２を設けたことである。このプリチャージトランジスタＰ２のゲートにはプリチャージ信号ＰＲＥ＿Ｂが供給される。プリチャージ時は、プリチャージ信号ＰＲＥ＿ＢはＬレベルになるように制御される。これにより、トランジスタＰ２はオンにされてリファレンス信号ＲＥＦと総和信号ＳＵＭとが短絡される。
【００６９】
第５の変形は、上記カレントミラー回路が追加された多数決回路において、プリチャージ時に３．５ビット分の電流がＤ／Ａ変換器に流れるように制御し、以てリファレンス信号ＲＥＦと同レベルの総和信号ＳＵＭを発生させる機能が追加されたことである。この機能を実現するため、本発明の制御回路が追加されている。
【００７０】
制御回路は、トランジスタＮ０９とこれに直列に接続されたカレントミラー用トランジスタＮ１９、２入力ＮＯＲ回路ＮＲ０〜ＮＲ４、コンプレックス回路ＣＸ５〜ＣＸ７、２入力ＮＯＲ回路ＮＲ９及びインバータＩＶ８を備えている。トランジスタＮ０９のドレイン側はトランジスタＮ００〜Ｎ０７と共に総和信号ＳＵＭに接続され、カレントミラー用トランジスタＮ１９のゲートには定電圧ＤＡＣＢＩＡＳが供給される。カレントミラー用トランジスタＮ１９のミラー比はカレントミラー用トランジスタＮ１０〜Ｎ１７の半分の電流が流れるように設定される。
【００７１】
また、トランジスタＮ００〜Ｎ０４のゲートには、それぞれ２入力ＮＯＲ回路ＮＲ０〜ＮＲ４の出力信号が供給され、２入力ＮＯＲ回路の一方の入力端子にはビット信号Ｄ０〜Ｄ４（「１」の時にＨレベル）がそれぞれ供給され、他方の入力端子にはプリチャージ時にＨレベルにされる信号ＰＲＥがそれぞれ供給される。トランジスタＮ０５〜Ｎ０７のゲートには、それぞれコンプレックス回路ＣＸ５〜ＣＸ７の出力信号が供給され、コンプレックスゲート回路のＮＯＲゲートの入力端子には動作時にＬレベルになるイネーブル信号ＥＮ＿Ｂが供給され、コンプレックス回路のＡＮＤゲートの一方の入力端子にはビット信号Ｄ５〜Ｄ７（「１」の時にＨレベル）が供給され、他方の入力端子にはプリチャージ信号ＰＲＥ＿Ｂが供給される。
【００７２】
トランジスタＮ０９のゲートには、２入力ＮＯＲ回路ＮＲ９の出力信号が供給され、２入力ＮＯＲ回路の一方の入力端子にはイネーブル信号ＥＮ＿Ｂが供給され、他方の入力端子にはプリチャージ信号ＰＲＥ＿Ｂが供給される。プリチャージ時は、２入力ＮＯＲ回路ＮＲ０〜ＮＲ４の出力はＬレベルになりトランジスタＮ００〜Ｎ０４はオフになる。また、コンプレックス回路ＣＸ５〜ＣＸ７及び２入力ＮＯＲ回路ＮＲ９の出力はＨレベルになり、トランジスタＮ０５〜Ｎ０７及びＮ０９はオンになる。従って、プリチャージ時には、抵抗素子Ｒ０には３．５ビット分の電流が流れ、総和信号ＳＵＭのレベルは「ＶＤＤ−３．５＊Ｒ＊Ｉ」になってリファレンス信号ＲＥＦと等しくなる。
【００７３】
以上は、実施の形態１に係る多数決回路に上述した５つの変形が適用された場合を説明したが、各変形は独立に、実施の形態１に係る多数決回路に適用できる。
【００７４】
次に、図４に示した実施の形態２に係る多数決回路の動作を、図５に示したタイミングチャートを参照しながら説明する。以下では、４ビットプリフェッチＤＤＲ−ＳＤＲＡＭから２バイトのデータがシリアルにリードされ、最初のデータは５ビット以上が切り替わり、次のデータは４ビット以下が切り替わる場合を例に挙げて説明する。
【００７５】
リード時に、この多数決回路に供給されるイネーブル信号ＥＮ＿Ｂは、図５（Ｂ）に示すように、Ｌレベルになるように制御される。また、この多数決回路は、動作を開始するまではプリチャージ状態にあり、信号ＰＲＥは、図５（Ｄ）に示すようにＨレベルになるように制御され、プリチャージ信号ＰＲＥ＿Ｂは、図５（Ｅ）に示すように、Ｌレベルになるように制御される。この状態では、総和信号ＳＵＭはリファレンス信号ＲＥＦと短絡状態にあり、かつトランジスタＮ０５〜Ｎ０９がオンにされて３．５ビット相当の電流が流れる。その結果、総和信号ＳＵＭはリファレンス信号ＲＥＦと同レベルにされている。
【００７６】
図５（Ａ）に示すクロックＴ２の立下りで、図５（Ｄ）に示すように、信号ＰＲＥがＬレベルに変化し、図５（Ｅ）に示すように、プリチャージ信号ＰＲＥ＿ＢがＨレベルに変化し、多数決判定が開始される。即ち、トランジスタＮ０９はオフにされ、図５（Ｃ）に示すデータ信号Ｄ０〜Ｄ７によりトランジスタＮ００〜Ｎ０７のオン又はオフにされる。ここでは５ビット以上が切り替わると仮定しているので、オンにされるトランジスタは３個以下である。
【００７７】
これにより、図５（Ｆ）に示すように、総和信号ＳＵＭのレベルはリファレンス信号ＲＥＦに対して除々に上昇する。総和信号ＳＵＭとリファレンス信号ＲＥＦのレベル差が十分に大きくなった段階で差動アンプＯＰ０がオンにされる。これにより、差動アンプＯＰ０は、図５（Ｇ）に示すように、判定結果ＪＵＤＧＥをＨレベルにする。この後プリチャージ状態に戻り、次サイクルの判定動作に備えられる。
【００７８】
次サイクルでは、クロックＴ３の立下りで多数決判定が開始される。この場合は、４ビット以下のデータが切り替わるので、トランジスタＮ００〜Ｎ０７のうち、オンされるのは４個以上である。これにより、図５（Ｆ）に示すように、総和信号ＳＵＭのレベルはリファレンス信号ＲＥＦに対して除々に下降し、差動アンプＯＰ０は、図５（Ｇ）に示すように、判定結果ＪＵＤＧＥをＬレベルにする。
【００７９】
以上説明したように、この実施の形態２に係る多数決回路によれば、Ｄ／Ａ変換器の電流制御をカレントミラー回路で行うことにより、電源ＶＤＤへの依存性が少なくなり、安定した動作が得られると共に、ミラー比を適宜決定することにより消費電力を低減できる。更に、未使用時に電流パスがカットされ、また、リファレンス発生回路の電流制御もカレントミラー回路で行うことにより、低消費電力化が実現されている。
【００８０】
図６は、上述した第４及び第５の変形が適用されることにより高速化がなされる前と高速化がなされた後の波形を比較して示す。この図６から、実施の形態２に係る多数決回路において、多数決判定の動作を開始する前に総和信号ＳＵＭとリファレンス信号ＲＥＦをプリチャージすることにより、差動アンプＯＰ０による比較の開始時における初動を高速化できることが理解できる。また、Ｄ／Ａ変換器は、プリチャージ時にリファレンス信号ＲＥＦと同レベルの総和信号ＳＵＭを発生することにより、プリチャージ動作を高速化できる。
【００８１】
実施の形態２に係る多数決回路のリファレンス発生回路は、Ｄ／Ａ変換器と同様の依存性を持たせるために、３．５ビット分の電流を抵抗素子Ｒ１に流しリファレンス信号ＲＥＦを発生させているが、図７に示すように、抵抗素子Ｒ２と抵抗素子Ｒ３との抵抗分割による分圧でリファレンス信号ＲＥＦを発生させることも可能である。また図８に示すように、他の用途の内部電源をリファレンス発生回路とみなすこともできる。具体的には、リファレンス信号ＲＥＦレベルを、メモリセルのハイ書込み電圧やプレート電圧等で代用することも可能である。
【００８２】
（実施の形態３）
上述した実施の形態２に係る多数決回路（図４）おけるＤ／Ａ変換器は、データ中の切り替わったビット数に応じた電流値を抵抗素子Ｒ０を用いて電圧値に変換する方式である。これに対し、実施の形態３に係る多数決回路では、Ｄ／Ａ変換器の入力は、プルアップ用トランジスタ及びプルダウン用トランジスタの両方に接続されており、オンにされるトランジスタの数により電流量又は電圧が決定される。
【００８３】
図９は、本発明の実施の形態３に係る多数決回路の構成を示す回路図である。この多数決回路において、プルダウン用トランジスタを構成するトランジスタＮ００〜Ｎ０７及びカレントミラー用トランジスタＮ１００〜Ｎ１７の接続は、図４に示した接続と同じである。この実施の形態３に係る回路では、プルアップ用トランジスタとしてトランジスタＰ００〜Ｐ０７が設けられ、ドレイン側が総和信号ＳＵＭに接続されている。
【００８４】
また、トランジスタＰ００〜Ｐ０７のそれぞれにトランジスタＰ１０〜Ｐ１７が直列に接続されると共に、トランジスタＮ１及びＰ０によりプルアップ用トランジスタの電流源が形成されることにより、カレントミラー回路が形成されて電流制御を行う。トランジスタＰ００〜Ｐ０７のゲートにはビット信号Ｄ０＿Ｂ〜Ｄ７＿Ｂが供給される。これらビット信号Ｄ０＿Ｂ〜Ｄ７＿Ｂにより、トータルのプルアップ及びプルダウン電流が決定される。そして、プルアップ及びプルダウン電流が相殺された後の電流が総和信号ＳＵＭとして確定される。
【００８５】
更に、データ中の切り替わったビット数が４ビットの時、プルアップ及びプルダウン電流が等しくなり総和信号ＳＵＭの確定が不安定になるため、トランジスタＮ０９及びＮ１９により、プルダウン電流を１ビット分増やしている。リファレンス発生回路はトランジスタＰ１８及びＰ０８を直列接続し、プルダウンが４．５ビット相当、プルアップが４．５ビット相当の電流とする。切り替わったビット数に対する総和信号ＳＵＭ及びリファレンス信号ＲＥＦは下記の通りとなり、５ビット以上、４ビット以下を切り分けることができる。
０ビット ＳＵＭ（プルダウン＋９）＜ＲＥＦ（±０）
１ビット ＳＵＭ（プルダウン＋７）＜ＲＥＦ（±０）
２ビット ＳＵＭ（プルダウン＋５）＜ＲＥＦ（±０）
３ビット ＳＵＭ（プルダウン＋３）＜ＲＥＦ（±０）
４ビット ＳＵＭ（プルダウン＋１）＜ＲＥＦ（±０）
５ビット ＳＵＭ（プルアップ＋１）＞ＲＥＦ（±０）
６ビット ＳＵＭ（プルアップ＋３）＞ＲＥＦ（±０）
７ビット ＳＵＭ（プルアップ＋５）＞ＲＥＦ（±０）
８ビット ＳＵＭ（プルアップ＋７）＞ＲＥＦ（±０）
【００８６】
この多数決回路はプルアップ、プルダウン両方のトランジスタを使用するため、レイアウト面積が増大するが、総和信号ＳＵＭのレベルが積極的にプルアップ又はプルダウンされるため、高速化が可能である。
【００８７】
（実施の形態４）
本発明の実施の形態４に係る多数決回路では、図１０に示すように、リファレンス発生回路の代わりに実施の形態３に係る多数決回路で使用されるＤ／Ａ変換器を使用し、このＤ／Ａ変換器にビット信号Ｄ０〜Ｄ７を供給するように構成されている。この場合、データ中の切り替わったビット数に対する総和信号ＳＵＭ、リファレンス信号ＲＥＦは下記の通りとなる。
０ビット ＳＵＭ（プルダウン＋９）＜ＲＥＦ（プルアップ＋９）
１ビット ＳＵＭ（プルダウン＋７）＜ＲＥＦ（プルアップ＋７）
２ビット ＳＵＭ（プルダウン＋５）＜ＲＥＦ（プルアップ＋５）
３ビット ＳＵＭ（プルダウン＋３）＜ＲＥＦ（プルアップ＋３）
４ビット ＳＵＭ（プルダウン＋１）＜ＲＥＦ（プルアップ＋１）
５ビット ＳＵＭ（プルアップ＋１）＞ＲＥＦ（プルダウン＋１）
６ビット ＳＵＭ（プルアップ＋３）＞ＲＥＦ（プルダウン＋３）
７ビット ＳＵＭ（プルアップ＋５）＞ＲＥＦ（プルダウン＋５）
８ビット ＳＵＭ（プルアップ＋７）＞ＲＥＦ（プルダウン＋７）
【００８８】
上述した実施の形態３に係る多数決回路においては、データ中の切り替わったビット数が４ビット及び５ビットである時、総和信号ＳＵＭとリファレンス信号ＲＥＦの差は１ビット分の電流差であるが、この実施の形態４に係る多数決回路のように総和信号ＳＵＭとリファレンス信号ＲＥＦとを対称な回路で生成することで、総和信号ＳＵＭとリファレンス信号ＲＥＦの差は２ビット分となる。これにより、差動アンプの動作マージンが拡大する。
【００８９】
なお、この実施の形態４に係る多数決回路と同様に、上述した実施の形態１及び２に係る多数決回路においても、Ｄ／Ａ変換器とリファレンス発生回路とを対称な回路で構成することができる。換言すれば、リファレンス発生回路としてＤ／Ａ変換器と同じ構成を用いることができ、この場合も上記と同様の効果を奏する。
【００９０】
（実施の形態５）
本発明の実施の形態５に係る多数決回路では、上述した実施の形態４に係る多数決回路の総和信号ＳＵＭとリファレンス信号ＲＥＦとが抵抗素子Ｒで接続されている。これにより、データ中の切り替わったビット数が０〜４ビットでは、電流はリファレンス信号ＲＥＦから総和信号ＳＵＭに流れ、５〜８ビットでは逆に総和信号ＳＵＭからリファレンス信号ＲＥＦに流れる。従って、抵抗素子Ｒの両端に確実に電圧差が生じ、動作の安定度が増す。
【００９１】
以上説明した多数決回路は、８ビットのＤ／Ａ変換器の例であるが、本発明は、任意のビットについて適用可能である。またデータ中の切り替わったビット数が８ビットのうちの０〜４ビット又は５〜８ビットを切り分ける、即ち閾値が４．５ビットの回路であるが、リファレンス信号ＲＥＦの設定を変えることにより、閾値を任意に変えることが可能である。
【００９２】
【発明の効果】
以上詳細に説明したように、本発明によれば、レイアウト面積を小さくできると共に、高速化及び低消費電力化が可能な多数決回路を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る多数決回路が適用される４ビットプリフェッチＤＤＲ−ＳＤＲＡＭのリード回路及び該多数決回路を用いたデータインバージョン回路の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る多数決回路の構成を示す回路図である。
【図３】本発明の実施の形態１に係る多数決回路の動作を示すタイミングチャートである。
【図４】本発明の実施の形態２に係る多数決回路の構成を示す回路図である。
【図５】本発明の実施の形態２に係る多数決回路の動作を示すタイミングチャートである。
【図６】本発明の実施の形態２に係る多数決回路において高速化する前後の動作を比較して説明するためのタイミングチャートである。
【図７】本発明の実施の形態１に係る多数決回路の変形例の構成を示す回路図である。
【図８】本発明の実施の形態１に係る多数決回路の他の変形例の構成を示す回路図である。
【図９】本発明の実施の形態３に係る多数決回路の構成を示す回路図である。
【図１０】本発明の実施の形態４に係る多数決回路の構成を示す回路図である。
【図１１】本発明の実施の形態５に係る多数決回路の構成を示す回路図である。
【図１２】従来の多数決回路の構成を説明するための図である。
【符号の説明】
Ｎ０、Ｎ１、Ｎ００〜Ｎ０９、Ｎ１０〜Ｎ１９ トランジスタ
Ｐ０、Ｐ００〜Ｐ０９、Ｐ１０〜Ｐ１９ トランジスタ
ＮＲ０〜ＮＲ３、ＮＲ９ ２入力ＮＯＲ回路
ＣＸ５〜ＣＸ７ コンプレックス回路
ＩＮＶ８ インバータ
Ｒ、Ｒ０〜Ｒ３ 抵抗素子
ＯＰ０ 差動アンプ
【発明の属する技術分野】
本発明は、多数決回路に関し、特に、多数決回路をコンパクトに構成する技術に関する。
【０００２】
【従来の技術】
従来、画像用のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）としては、一般に、１６ビット、３２ビットといった多ビットのデータを出力できるものが使用されている。このようなＤＲＡＭが使用される場合、出力端子に現れるデータが、「０」から「１」又は「１」から「０」に切り替えられる時に発生する切替ノイズが問題になる。
【０００３】
この切替ノイズを低減するために、データインバージョン機能が考えられている。このデータインバージョン機能は、リード動作時に、前のサイクルのデータの半数以上のビットが当該サイクルで切り替わる場合は、当該サイクルのデータを反転して出力すると共に、データが反転されたことを示すフラグを出力する機能である。
【０００４】
このデータインバージョン機能を用いることにより、実際に切り替えられるビットは常に全ビットの半数以下になり、例えば３２ビットＤＲＡＭで発生される切替ノイズの大きさを１６ビットＤＲＡＭで発生される切替ノイズの大きさ相当にまで抑えることができる。このデータインバージョン機能を実現するためには、多数決回路、即ち半数以上のビットが切替っているか否かを判定する回路が必要である。
【０００５】
このような多数決回路に関連する技術として、特開２０００−１４８６０５は、データ転送においてＥＭＩ輻射を削減する工夫として、効率的に、データ変化量を削減し、データ全部あるいは一部を反転させて変化量を削減できる「データ変化量を削減するデータ転送方法および装置」を開示している。この技術では、ｎ本のデータ転送を行う場合に、ｎ本をより小さなｍ本単位のｓ個のブロックに分けて（ｎ＝ｍ×ｓ）、このブロック単位でもって多数決を判定し、その結果であるｓ個の情報に対してさらに多数決判定を行うように簡素化する。これによって、非常に小規模な高速な判定回路を実現でき、ひいては実現可能なコストをもって、データ変化量の削減による不要輻射の減少、データ変化量の削減による消費電力の削減、等の効果を得ることができる。
【０００６】
他の関連する技術として、特開２００２−９４３８０は、複数のＤＡ変換部の出力信号を検出処理して故障回線を検出し速やかな回避を可能にし正常な回線の出力を選択出力するＤＡ変換装置を開示している。また、特開平８−２０４５６２は、多入力端子に第１のスイッチ手段を介して容量が接続され、該各容量の一方の端子が共通接続されたセンスアンプに入力され、該容量の少なくとも一部が第２のスイッチ手段を介して共通接続されるようにした半導体装置を開示している。
【０００７】
また、特開平９−６４７４３は、多入力端子にスイッチ手段を介して容量手段が接続され、該各容量手段の一方の端子が共通接続されセンスアンプに入力される半導体装置において、スイッチ手段に供給する電源手段とセンスアンプに供給する第二の電源手段とを別個に設けた半導体装置を開示している。更に、特開平９−１３０２５０は、多入力端子にスイッチ手段を介して容量手段が接続され、該各容量手段の一方の端子が共通接続されセンスアンプに入力される半導体装置において、多入力端子に対応した容量手段のうち、最小の容量を容量値Ｃとしたとき、各入力端子に接続される容量手段のうち少なくとも一つ以上が、容量値Ｃである容量手段を複数個並列接続して形成された半導体装置を開示している。
【０００８】
【発明が解決しようとする課題】
図１２は、論理ゲートで構成した従来の８ビット多数決回路の回路図を示す。この多数決回路では、８ビット中の４ビットが「１」である全ての組み合わせ、即ち、８Ｃ４＝７０通りの組み合わせの全てを検出しなければならない。従って、７０個の４入力ＡＮＤ回路及び７０入力ＯＲ回路が必要になる。
【０００９】
この多数決回路では、データ信号Ｄ０〜Ｄ７の各々は３５個の４入力ＡＮＤ回路に入力されるのでゲート負荷が大きくなる。従って、駆動能力の大きいドライバでデータ信号Ｄ０〜Ｄ７を駆動する必要がある。このように、論理ゲートで多数決回路を構成すると回路規模が大きくなり、多数決回路が形成される集積回路のレイアウト面積が増大する。
【００１０】
また、近年の画像用のＤＲＡＭには、クロック周波数３００ＭＨｚ程度で動作することが要求されており、上記多数決回路は、半サイクル、即ち１．７ｎｓ程度で多数決の判定を完了する必要がある。更には、多数決回路は、例えばバッテリー駆動の電子機器等でも使用されるため、低消費電力が望まれている。
【００１１】
本発明は、上述した問題を解消し、且つ上述した要望に応えるためになされたものであり、その目的は、レイアウト面積を小さくできると共に、高速化及び低消費電力化が可能な多数決回路を提供することにある。
【００１２】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明に係る多数決回路は、上記目的を達成するために、オンとオフとが切り替えられる複数のビットから成るデータを表すデジタル信号をアナログ信号（ＳＵＭ）に変換するＤ／Ａ変換器（Ｎ００〜Ｎ１７、Ｒ０）と、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）からのアナログ信号（ＳＵＭ）に基づいてデータ中の切り替えられたビットの多数決を判断する回路（Ｒ１、Ｎ０８、ＯＰ０）、とを備えている。
【００１４】
この多数決回路によれば、多数決を判断するための回路を、Ｄ／Ａ変換器を用いて構成したので、比較的少数の素子で多数決回路を構成でき、多数決回路が形成される集積回路のレイアウト面積を小さくできる。
【００１５】
本発明に係る多数決回路において、多数決を判断する回路（Ｒ１、Ｎ０８、ＯＰ０）は、多数決の閾値を表すリファレンス信号を発生するリファレンス発生回路（Ｒ１、Ｎ０８）と、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）からのアナログ信号（ＳＵＭ）とリファレンス発生回路（Ｒ１、Ｎ０８）からのリファレンス信号とを比較して多数決の判定結果である判定信号を出力する差動アンプ（ＯＰ０）、とを備えて構成できる。
【００１６】
この場合、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）は、データを構成する複数のビットに対応する複数のトランジスタ（Ｎ００〜Ｎ０７）を備え、
外部から入力されたデータによりオンにされたトランジスタ（Ｎ００〜Ｎ０７）を流れる電流の総和を抵抗素子（Ｒ０）で電圧に変換してアナログ信号（ＳＵＭ）として出力し、リファレンス発生回路（Ｒ１、Ｎ０８）は、流れる電流の大きさが制御されるトランジスタ（Ｎ０８）を備え、該トランジスタ（Ｎ０８）を流れる電流を抵抗素子（Ｒ１）で電圧に変換してリファレンス信号（ＲＥＦ）として出力するように構成できる。
【００１７】
この多数決回路によれば、多数決を判断するための回路を、抵抗素子及びトランジスタから成るＤ／Ａ変換器を用いて構成したので、比較的少数の素子で多数決回路を構成できる。その結果、多数決回路が形成される集積回路のレイアウト面積を小さくできる。
【００１８】
また、本発明の多数決回路は、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）を構成する複数のトランジスタ（Ｎ００〜Ｎ０７）にそれぞれ直列に接続された複数のカレントミラー用トランジスタ（Ｎ１０〜Ｎ１７）、及びリファレンス発生回路（Ｒ１、Ｎ０８）を構成するトランジスタに直列に接続されたカレントミラー用トランジスタ（Ｎ１８）に流れる電流を制御するカレントミラー回路（Ｎ０、Ｎ１０〜Ｎ１８）を更に備えて構成できる。
【００１９】
この構成によれば、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）の電流制御をカレントミラー回路（Ｎ０、Ｎ１０〜Ｎ１８）で行うことにより、電源ＶＤＤへの依存性が少なくなり、安定した動作が得られると共に、ミラー比を適宜決定することにより消費電力を低減できる。
【００２０】
また、本発明の多数決回路は、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）を構成する複数のトランジスタ（Ｎ００〜Ｎ０７）と該複数のトランジスタに電力を供給する電源（ＶＤＤ）との間及びリファレンス発生回路（Ｒ１、Ｎ０８）を構成するトランジスタ（Ｎ０８）と該トランジスタ（Ｎ０８）に電力を供給する電源（ＶＤＤ）との間の少なくとも１つに電流経路を遮断するトランジスタ（Ｐ０、Ｐ１）を更に備えて構成できる。この構成によれば、多数決回路が未使用時には、電流パスがカットされるので、低消費電力を実現できる。
【００２１】
また、本発明の多数決回路は、カレントミラー用トランジスタ（Ｎ１０〜Ｎ１７）のミラー比を該カレントミラー用トランジスタ（Ｎ１０〜Ｎ１７）に流れる電流が１／ａ（ａ＞１）になるように設定し、抵抗素子（Ｒ１）の抵抗値をａ倍に設定して構成できる。この構成によれば、リファレンス信号（ＲＥＦ）のレベルはそのままで、リファレンス発生回路（Ｒ１、Ｎ０８）の消費電力を低減できる。
【００２２】
また、本発明の多数決回路は、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）から出力されるアナログ信号（ＳＵＭ）とリファレンス発生回路（Ｒ１、Ｎ０８）から出力されるリファレンス信号（ＲＥＦ）とを短絡するプリチャージトランジスタ（Ｐ２）を更に備え、プリチャージトランジスタ（Ｐ２）は、差動アンプ（ＯＰ０）による比較が開始される前の所定時間だけオンにされるように構成できる。この構成によれば、差動アンプＯＰ０による比較の開始時における初動を高速化できるので、多数決回路の動作を高速化できる。
【００２３】
また、本発明の多数決回路において、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）は、差動アンプ（ＯＰ０）による比較が開始されるまで、リファレンス発生回路（Ｒ１、Ｎ０８）と同じ電流又は電圧を発生させる制御回路（ＮＲ０〜ＮＲ３、ＮＲ９、ＣＸ５〜ＣＸ７、ＩＮＶ８）を更に備えて構成できる。この構成によれば、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）は、プリチャージ時にリファレンス信号ＲＥＦと同レベルの総和信号ＳＵＭを発生することにより、プリチャージ動作を高速化できる。
【００２４】
また、本発明の多数決回路において、リファレンス発生回路（Ｒ１、Ｎ０８）は、抵抗素子（Ｒ２、Ｒ３）による抵抗分割により発生された電圧をリファレンス信号（ＲＥＦ）として出力するように構成できる。この構成によれば、多数決回路の構成が簡単になる。
【００２５】
また、前記リファレンス発生回路（Ｒ１、Ｎ０８）は、前記Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）と対称な回路から成り、発生された電圧を前記リファレンス信号として出力するように構成できる。
【００２６】
また、本発明の多数決回路において、リファレンス発生回路（Ｒ１、Ｎ０８）は、当該多数決回路が形成されたチップ内部で発生された電源電圧をリファレンス信号（ＲＥＦ）として出力するように構成できる。この構成によれば、多数決回路を更に簡単に構成できる。
【００２７】
また、本発明の多数決回路において、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）は、データを構成する複数のビットに対応する複数のトランジスタ（Ｎ００〜Ｎ０７）と複数のトランジスタ（Ｎ００〜Ｎ０７）にそれぞれ直列に接続された複数のカレントミラー用トランジスタ（Ｎ１０〜Ｎ１７）とから成るプルダウン用トランジスタと、データを構成する複数のビットに対応する複数のトランジスタ（Ｐ００〜Ｐ０７）と複数のトランジスタにそれぞれ直列に接続された複数のカレントミラー用トランジスタ（Ｐ１０〜Ｐ１７）とから成るプルアップ用トランジスタ、とを備え、外部から入力されたデータによりオンにされたトランジスタ（Ｎ００〜Ｎ０７、Ｐ００〜Ｐ０７）を流れる電流の総和をアナログ信号（ＳＵＭ）として出力し、リファレンス発生回路（Ｒ１、Ｎ０８）は、流れる電流の大きさが制御されるトランジスタ（Ｎ０８）とトランジスタ（Ｎ０８）に直列に接続されたカレントミラー用トランジスタ（Ｎ１８）とから成るプルダウン用トランジスタと、流れる電流の大きさが制御されるトランジスタ（Ｐ０８）とトランジスタ（Ｐ０８）に直列に接続されたカレントミラー用トランジスタ（Ｐ１８）とから成るプルアップ用トランジスタ、とを備え、トランジスタ（Ｎ０８、Ｐ０８）を流れる電流をリファレンス信号（ＲＥＦ）として出力するように構成できる。この構成によれば、総和信号（ＳＵＭ）のレベルが積極的にプルアップ又はプルダウンされるため、高速化が可能である。
【００２８】
また、本発明の多数決回路において、リファレンス発生回路（Ｒ１、Ｎ０８）は、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）は、データを構成する複数のビットに対応する複数のトランジスタ（Ｎ００〜Ｎ０７）と複数のトランジスタ（Ｎ００〜Ｎ０７）にそれぞれ直列に接続された複数のカレントミラー用トランジスタ（Ｎ１０〜Ｎ１７）とから成るプルダウン用トランジスタと、データを構成する複数のビットに対応する複数のトランジスタ（Ｐ００〜Ｐ０７）と複数のトランジスタにそれぞれ直列に接続された複数のカレントミラー用トランジスタ（Ｐ１０〜Ｐ１７）とから成るプルアップ用トランジスタ、とを備え、外部から入力されたデータによりオンにされたトランジスタ（Ｎ００〜Ｎ０７、Ｐ００〜Ｐ０７）を流れる電流の総和をリファレンス信号（ＲＥＦ）として出力するように構成できる。この構成によれば、総和信号（ＳＵＭ）とリファレンス信号（ＲＥＦ）とを対称な回路で生成することで、総和信号（ＳＵＭ）とリファレンス信号（ＲＥＦ）の差は２ビット分となるので、差動アンプ（ＯＰ０）の動作マージンが拡大することができる。
【００２９】
また、本発明の多数決回路において、Ｄ／Ａ変換器（Ｎ００〜Ｎ０７、Ｒ０）から出力される総和信号（ＳＵＭ）を一方の端子に入力しリファレンス回路から出力されるリファレンス信号（ＲＥＦ）を他方の端子に入力する抵抗素子（Ｒ）を更に備え、該抵抗素子（Ｒ）を流れる電流の方向に基づきデータ中の切り替えられたビットの多数決をとるように構成できる。この構成によれば、抵抗素子Ｒの両端に確実に電圧差が生じるので動作の安定度を増すことができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。以下では、本発明の実施の形態に係る多数決回路が、データインバージョン機能を有する４ビットプリフェッチＤＤＲ−ＳＤＲＡＭ（４−ｂｉｔ Ｐｒｅ−ｆｅｔｃｈ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）に適用された場合について説明する。
【００３１】
（実施の形態１）
図１は、４ビットプリフェッチＤＤＲ−ＳＤＲＡＭのリード回路及び８つのリード回路からのデータに基づき本発明の実施の形態に係る多数決回路を用いてデータインバージョン機能を実現するためのデータインバージョン回路の構成を示すブロック図である。
【００３２】
リード回路は、メインアンプ（ＭＡ０〜ＭＡ３）１０、パラレル−シリアル変換器（ＣＰＳ）１１、バスドライバ１２、レイテンシラッチ＆データ反転制御回路（ＣＬＣ）１３、パラレル−シリアル変換＆出力バッファ（Ｄｏｕｔ）１４及び出力端子（ＤＱ）１５から構成されている。
【００３３】
データインバージョン回路は、８個のリード回路に対して１個だけ設けられており、第１多数決回路（ＣＤＡＣ８）１６ａ、第２多数決回路（ＣＤＡＣ８）１６ｂ、データ反転フラグ生成回路（ＣＤＩＮＶ）１７、出力バッファ（Ｄｏｕｔ）１８及び出力端子（ＤＱＭ）１９から構成されている。
【００３４】
メインアンプ１０は、４個のメインアンプＭＡ０、ＭＡ１、ＭＡ２及びＭＡ３から構成されている。メインアンプＭＡ０〜ＭＡ３は、プリフェッチ動作によって図示しないメモリアレイから同時に読み出された４ビットのパラレルデータをそれぞれ増幅する。この増幅されたパラレルデータＭＡＱ０、ＭＡＱ１、ＭＡＱ２及びＭＡＱ３は、パラレル−シリアル変換器１１に送られる。
【００３５】
パラレル−シリアル変換器１１は、４ビットのパラレルデータＭＡＱ０、ＭＡＱ１、ＭＡＱ２及びＭＡＱ３を、クロックの立上がり側データＭＡＱＲと立下り側データＭＡＱＦとから成る２ビットのパラレルデータに変換してシリアルに送出する。このパラレル−シリアル変換器１１から出力されるデータＭＡＱＲ及びＭＡＱＦはバスドライバ１２に送られる。
【００３６】
バスドライバ１２は、パラレル−シリアル変換器１１からのデータＭＡＱＲ及びＭＡＱＦを、データバスＤＡＴＡＲ及びＤＡＴＡＦにそれぞれ送出する。データバスＤＡＴＡＲ及びＤＡＴＡＦは、レイテンシラッチ＆データ反転制御回路１３に接続されている。
【００３７】
レイテンシラッチ＆データ反転制御回路１３は、当該サイクルにおけるデータバスＤＡＴＡＲの内容と、前のサイクルにおけるデータバスＤＡＴＡＦの内容とを比較し、換言すれば排他的論理和（ＥＯＲ）演算を行って、立上り比較結果を表す信号ＩＮＶＲとして出力する。また、当該サイクルにおけるデータバスＤＡＴＡＲの内容と当該サイクルにおけるデータバスＤＡＴＡＦの内容とを比較し、立下り比較結果を表す信号ＩＮＶＦとして出力する。
【００３８】
信号ＩＮＶＲ及び信号ＩＮＶＦは、データ切替が発生したか否かを表す信号である。データ切替が発生した場合、信号ＩＮＶＲは高レベル（以下、「Ｈレベル」という）にされ、データ切替が発生しない場合は低レベル（以下、「Ｌレベル」という）にされる。信号ＩＮＶＦについても同じである。各リード回路のレイテンシラッチ＆データ反転制御回路１３で生成された信号ＩＮＶＲは第１多数決回路１６ａに、信号ＩＮＶＦは第２多数決回路１６ｂにそれぞれ送られる。
【００３９】
また、レイテンシラッチ＆データ反転制御回路１３は、データ反転フラグ生成回路１７からの反転信号ＤＩＮＶＲ及びＤＩＮＶＦに基づいて半数以上のビットが切り替わっていることを判断した場合は、データバスＤＡＴＡＲ及びＤＡＴＡＦから送られてくるデータを反転し、そうでない場合は反転せずに、２ビットのパラレルデータＤＯＲ及びＤＯＦとして出力バッファ１４に送る。
【００４０】
出力バッファ１４は、パラレルデータＤＯＲ及びＤＯＦをシリアルデータＤＱに変換する。この変換されたシリアルデータＤＱは、出力端子１５から外部に送出される。
【００４１】
第１多数決回路１６ａは、８個のリード回路の各々からの信号ＩＮＶＲに基づいて、半数以上のビットが切替ったか否かを判定し、判定結果を表す信号ＤＡＴＡＩＮＶＲ（図２、図４、図７〜図１１における判定信号ＪＵＤＧＥ）を生成し、データ反転フラグ生成回路１７に送る。半数以上のビットが切替った場合、信号ＤＡＴＡＩＮＶＲはＨレベルにされる。同様に、第２多数決回路１６ｂは、８個のリード回路の各々からの信号ＩＮＶＦに基づいて、半数以上のビットが切替ったか否かを判定し、判定結果を表す信号ＤＡＴＡＩＮＶＦ（図２、図４、図７〜図１１における多数決の判定結果である判定信号ＪＵＤＧＥ）を生成し、データ反転フラグ生成回路１７に送る。半数以上のビットが切替った場合、信号ＤＡＴＡＩＮＶＦはＨレベルにされる。これらの第１多数決回路１６ａ及び第２多数決回路１６ｂの詳細は後述する。
【００４２】
データ反転フラグ生成回路１７は、第１多数決回路１６ａからの信号ＤＡＴＡＩＮＶＲ及び第２多数決回路１６ｂからの信号ＤＡＴＡＩＮＶＦに基づいて、反転信号ＤＩＮＶＲ及びＤＩＮＶＦをそれぞれ生成し、各リード回路のレイテンシラッチ＆データ反転制御回路１３に送る。
【００４３】
また、データ反転フラグ生成回路１７は、反転信号ＤＩＮＶＲ及びＤＩＮＶＦを、出力バッファ１８に送る。出力バッファ１８は、反転信号ＤＩＮＶＲ及びＤＩＮＶＦに基づいてデータが反転されたことを示すフラグＤＱＭを生成し出力端子１９に送る。このフラグＤＱＭは、出力端子１９から外部に送出される。
【００４４】
次に、上述した第１多数決回路１６ａ及び第２多数決回路１６ｂの詳細を説明する。なお、第１多数決回路１６ａの構成及び動作は、第２多数決回路１６ｂのそれらと同じであるので、以下では、多数決回路１６と総称して説明する。
【００４５】
図２は、多数決回路１６の構成を示す回路図である。この多数決回路１６は、大きく分けると、８ビットのＤ／Ａ変換器（ＤＡＣ）、リファレンス発生回路及び差動アンプＯＰ０から構成されている。
【００４６】
Ｄ／Ａ変換器は、８個のトランジスタＮ００〜Ｎ０７と抵抗素子Ｒ０とから構成されている。トランジスタＮ００〜Ｎ０７としては、同じ大きさの電流を流す同一規格のｎＭＯＳトランジスタを使用することができる。トランジスタＮ００〜Ｎ０７のドレインは、抵抗素子Ｒ０の一方の端子及び差動アンプＯＰ０の非反転入力端子（＋）に接続されており、ソースは接地されている。また、トランジスタＮ００〜Ｎ０７のゲートにはビット信号Ｄ０＿Ｂ〜Ｄ７＿Ｂ（「１」のときＬレベル）がそれぞれ供給される。ビット信号Ｄ０＿Ｂ〜Ｄ７＿Ｂは、８個のリード回路から出力される信号ＩＮＶＲ又は信号ＩＮＶＦに対応する。抵抗素子Ｒ０の他方の端子は電源ＶＤＤに接続されている。
【００４７】
このＤ／Ａ変換器では、トランジスタＮ００〜Ｎ０７中のオフからオンに変化したトランジスタの数、即ちデータ中の切り替わったビット数に対応する大きさの電流が抵抗素子Ｒ０に流れる。この時のトランジスタＮ００〜Ｎ０７と抵抗素子Ｒ０との接続点の電位が総和信号ＳＵＭとして差動アンプＯＰ０の非反転入力端子に供給される。
【００４８】
また、リファレンス発生回路は、トランジスタＮ０８及び抵抗素子Ｒ１から構成されている。トランジスタＮ０８のドレインは抵抗素子Ｒ１の一方の端子及び差動アンプＯＰ０の反転入力端子（−）に接続されており、ソースは接地されている。トランジスタＮ０８のゲートには、バイアスとして定電圧ＤＡＣＢＩＡＳが供給されており、このトランジスタＮ０８に流す電流を制御する。このトランジスタＮ０８は、トランジスタＮ００〜Ｎ０７の何れかの３．５倍の電流を流す。抵抗素子Ｒ１の他端は電源ＶＤＤに接続されている。この抵抗素子Ｒ１の抵抗値は、上述した抵抗素子Ｒ０の抵抗値と同じである。
【００４９】
抵抗素子Ｒ１には、トランジスタＮ００〜Ｎ０７の３．５倍の電流が流れる。この時のトランジスタＮ０８と抵抗素子Ｒ１との接続点の電位がリファレンス信号ＲＥＦとして差動アンプＯＰ０の反転入力端子に供給される。差動アンプＯＰ０は、総和信号ＳＵＭとリファレンス信号ＲＥＦとを比較し、比較結果を判定信号ＪＵＤＧＥとして出力する。切り替わったビット数に対応する総和信号ＳＵＭ及びリファレンス信号ＲＥＦのレベルは下記の通りとなり、５ビット以上、４ビット以下を区別することができる。
０ビット：ＳＵＭ＝ＶＤＤ−８＊Ｒ＊Ｉ＜ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
１ビット：ＳＵＭ＝ＶＤＤ−７＊Ｒ＊Ｉ＜ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
２ビット：ＳＵＭ＝ＶＤＤ−６＊Ｒ＊Ｉ＜ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
３ビット：ＳＵＭ＝ＶＤＤ−５＊Ｒ＊Ｉ＜ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
４ビット：ＳＵＭ＝ＶＤＤ−４＊Ｒ＊Ｉ＜ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
５ビット：ＳＵＭ＝ＶＤＤ−３＊Ｒ＊Ｉ＞ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
６ビット：ＳＵＭ＝ＶＤＤ−２＊Ｒ＊Ｉ＞ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
７ビット：ＳＵＭ＝ＶＤＤ−１＊Ｒ＊Ｉ＞ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
８ビット：ＳＵＭ＝ＶＤＤ−０＊Ｒ＊Ｉ＞ＲＥＦ＝ＶＤＤ−３．５＊Ｒ＊Ｉ
【００５０】
切り替わったビット数が０〜４の範囲では「ＳＵＭ＜ＲＥＦ」であり、切り替わったビット数が５〜８の範囲では「ＳＵＭ＞ＲＥＦ」である。従って、総和信号ＳＵＭとリファレンス信号ＲＥＦを差動アンプＯＰ０で比較することにより、多数決の判定結果を表す判定信号ＪＵＤＧＥを得ることができる。なお、上述した多数決回路は、主にｎＭＯＳトランジスタを用いて構成されているが、ｐＭＯＳトランジスタを用いて構成することもできる。また、抵抗素子Ｒ０及びＲ１としては、ＭＯＳトランジスタのオン抵抗を利用することもできる。
【００５１】
次に、以上のように構成される本発明の実施の形態１に係る多数決回路が適用された４ビットプリフェッチＤＤＲ−ＳＤＲＡＭのリード回路の動作を、図３に示したタイミングチャートを参照しながら説明する。
【００５２】
図３（Ａ）に示すクロック（ＣＬＫ）Ｔ０の立ち上がりエッジにおいて、図３（Ｂ）に示すように、リード（ＲＥＡＤ）コマンドが認識されると、図示しないメモリアレイから４つのデータが読み出される。この読み出された４つのデータは、メインアンプ１０で増幅され、図３（Ｃ）〜図３（Ｆ）に示すように、パラレルデータＭＡＱ０、ＭＡＱ１、ＭＡＱ２及びＭＡＱ３としてパラレル−シリアル変換器１１に送られる。図３中の‘０’、‘１’、‘２’、‘３’は出力端子１５から出力されるデータの順番を表す。
【００５３】
パラレル−シリアル変換器１１は、図３（Ｇ）及び図３（Ｈ）に示すように、パラレルのデータ‘０’、‘１’、‘２’及び‘３’を、２個（ＤＡＴＡＲ及びＤＡＴＡＦ）のパラレルデータに変換し、クロックＴ２の立ち上がりのタイミングでデータ‘０’及び‘１’を、クロックＴ３の立ち上がりのタイミングでデータ‘２’及び‘３’をそれぞれシリアルに出力する。
【００５４】
クロックＴ２のサイクルでは、レイテンシラッチ＆データ反転制御回路１３は、図３（Ｉ）に示すように、データ‘０’を前サイクルのデータ‘−１’と比較して、つまり排他的論理和（ＥＯＲ）演算を行って、立上り比較結果を表す信号ＩＮＶＲを出力する。同様に、レイテンシラッチ＆データ反転制御回路１３は、図３（Ｊ）に示すように、当該サイクルのデータ‘１’を当該サイクルのデータ‘０’と比較して立下り比較結果を表す信号ＩＮＶＦを出力する。
【００５５】
次のサイクルでは、レイテンシラッチ＆データ反転制御回路１３は、図３（Ｉ）に示すように、データ‘２’をデータ‘１’と比較して立上り比較結果を表す信号ＩＮＶＲを出力する。また、レイテンシラッチ＆データ反転制御回路１３は、図３（Ｊ）に示すように、データ‘３’をデータ‘２’と比較して立下り比較結果を表す信号ＩＮＶＦを出力する。
【００５６】
信号ＩＮＶＲ及びＩＮＶＦは、上述したようにデータ中のビットが切り替えられたか否かを表す。ビットが切り替えられた場合、信号ＩＮＶＲ及びＩＮＶＦはＨレベルにされる。多数決回路１６は、図３（Ｋ）及び図３（Ｌ）に示すように、クロックＴ２の立下りエッジから多数決を判定する動作を開始し、判定結果を表す信号ＤＡＴＡＩＮＶＲ及びＤＡＴＡＩＮＶＦはクロックＴ３の立上りエッジで図示しないラッチにラッチされる。従って、多数決判定に使用できる時間は半サイクル程度である。多数決回路１６は信号ＤＡＴＡＩＮＶＲ及びＤＡＴＡＩＮＶＦをデータ反転フラグ生成回路１７に送る。
【００５７】
信号ＤＡＴＡＩＮＶＲ及びＤＡＴＡＩＮＶＦを受け取ったデータ反転フラグ生成回路１７は、図３（Ｍ）及び図３（Ｎ）に示すように、データ反転するか否かを表すデータ反転フラグＤＩＮＶＲ及びＤＩＮＶＦを、それぞれクロックＴ３の立下り及びクロックＴ４の立上りで出力する。２つのデータバスＤＡＴＡＲ及びＤＡＴＡＦの内容は、レイテンシラッチ＆データ反転制御回路１３において、データ反転フラグＤＩＮＶＲ及びＤＩＮＶＦと演算処理された後、図３（Ｏ）及び図３（Ｐ）に示すように、パラレルデータＤＯＲ及びＤＯＦとしてパラレル−シリアル変換器１４に送られる。
【００５８】
パラレル−シリアル変換器１４は、図３（Ｑ）に示すように、レイテンシラッチ＆データ反転制御回路１３からの２つのパラレルデータＤＯＲ及びＤＯＦを１つのシリアル信号に変換し、出力端子１５からデータ‘０’、‘１’、‘２’、‘３’の順番で出力する。データ反転フラグＤＩＮＶＲ及びＤＩＮＶＦも同様にシリアルデータＤＱに変換され、出力端子１８から出力される。
【００５９】
以上説明したように、本発明の実施の形態１に係る多数決回路によれば、多数決を判断するための回路を、抵抗素子及びトランジスタから成るＤ／Ａ変換器を用いて構成したので、比較的少数の素子で多数決回路を構成できる。その結果、多数決回路が形成される集積回路のレイアウト面積を小さくできる。
【００６０】
なお、上述した多数決回路のリファレンス発生回路は、Ｄ／Ａ変換器と同様の依存性を持たせるために、３．５ビット分の電流を抵抗素子Ｒ１に流しリファレンス信号ＲＥＦを発生させているが、図７に示すように、抵抗素子Ｒ２と抵抗素子Ｒ３との抵抗分割によってリファレンス信号ＲＥＦを発生させることも可能である。また図８に示すように、他の用途のためにチップ内部で形成される電源をリファレンス発生回路とみなすこともできる。具体的には、リファレンス信号ＲＥＦレベルを、メモリセルのハイ書込み電圧やプレート電圧等で代用することも可能である。
【００６１】
（実施の形態２）
次に、本発明の実施の形態２に係る多数決回路を、図４に示した回路図を参照しながら説明する。この実施の形態２に係る多数決回路は、低消費電力化及び高速化を実現するために、図２に示した実施の形態１に係る多数決回路を変形することにより構成されている。
【００６２】
この実施の形態２に係る多数決回路では、低消費電力化を実現するために、実施の形態１に係る多数決回路が以下のように変形されている。
【００６３】
第１の変形は、カレントミラー回路が付加されていることである。このカレントミラー回路により、多数決回路を流れる電流が制御される。即ち、トランジスタＮ００〜Ｎ０７にカレントミラー用トランジスタＮ１０〜Ｎ１７がそれぞれ直列に接続され、カレントミラー用トランジスタＮ１０〜Ｎ１７のゲートには定電圧ＤＡＣＢＩＡＳが供給される。定電圧ＤＡＣＢＩＡＳは、ドレインとゲートとが接続されたトランジスタＮ０に定電流Ｉ０を流すことにより得られる。この構成により、カレントミラー用トランジスタＮ１０〜Ｎ１７に流れる電流は、トランジスタＮ０に対するミラー比で制御される。
【００６４】
リファレンス発生回路も、上記と同様に、トランジスタＮ０８にカレントミラー用トランジスタＮ１８が直列に接続され、カレントミラー用トランジスタＮ１８のゲートには定電圧ＤＡＣＢＩＡＳが供給される。この構成により、カレントミラー用トランジスタＮ１８の電流は、トランジスタＮ０に対するミラー比で制御される。
【００６５】
第２の変形は、電流パスのカット機能が追加されていることである。即ち、電源ＶＤＤと抵抗素子Ｒ０との間及び電源ＶＤＤと抵抗素子Ｒ１との間にｐＭＯＳトランジスタＰ０及びＰ１がそれぞれ挿入され、ｐＭＯＳトランジスタＰ０及びＰ１のゲートにはイネーブル信号ＥＮ＿Ｂが供給される。多数決回路の未使用時には、イネーブル信号ＥＮ＿ＢをＨレベルにすることにより電流パスがカットされ、電力消費が行われない。なお、ｐＭＯＳトランジスタＰ０及びＰ１の２つが必ずしも挿入されている必要はなく、少なくとも１つが挿入されていれば消費電力を低減できる。
【００６６】
第３の変形は、上記カレントミラー回路が追加された多数決回路において、リファレンス発生回路の電流低減機能が追加されていることである。即ち、リファレンス発生回路の電流源であるトランジスタＮ１８のミラー比を変更することによりトランジスタＮ１８を流れる電流量が１／ａ（ａ＞１）にされ、抵抗素子Ｒ１の抵抗値がａ倍にされている。これにより、リファレンス信号ＲＥＦのレベルは「ＶＤＤ−３．５＊Ｒ＊Ｉ」のままで、リファレンス発生回路の消費電力を１／ａにできる。
【００６７】
次に、実施の形態２に係る多数決回路では、動作の高速化のために、差動アンプによる比較動作が開始される前に、総和信号ＳＵＭのレベルをリファレンス信号ＲＥＦのレベルまでプリチャージしておき、比較動作が開始されるのと同時にプリチャージを解除する機能が追加されている。この機能を実現するために、上記変形に加えて以下の変形が行われている。
【００６８】
第４の変形は、リファレンス信号ＲＥＦと総和信号ＳＵＭとの間にプリチャージトランジスタＰ２を設けたことである。このプリチャージトランジスタＰ２のゲートにはプリチャージ信号ＰＲＥ＿Ｂが供給される。プリチャージ時は、プリチャージ信号ＰＲＥ＿ＢはＬレベルになるように制御される。これにより、トランジスタＰ２はオンにされてリファレンス信号ＲＥＦと総和信号ＳＵＭとが短絡される。
【００６９】
第５の変形は、上記カレントミラー回路が追加された多数決回路において、プリチャージ時に３．５ビット分の電流がＤ／Ａ変換器に流れるように制御し、以てリファレンス信号ＲＥＦと同レベルの総和信号ＳＵＭを発生させる機能が追加されたことである。この機能を実現するため、本発明の制御回路が追加されている。
【００７０】
制御回路は、トランジスタＮ０９とこれに直列に接続されたカレントミラー用トランジスタＮ１９、２入力ＮＯＲ回路ＮＲ０〜ＮＲ４、コンプレックス回路ＣＸ５〜ＣＸ７、２入力ＮＯＲ回路ＮＲ９及びインバータＩＶ８を備えている。トランジスタＮ０９のドレイン側はトランジスタＮ００〜Ｎ０７と共に総和信号ＳＵＭに接続され、カレントミラー用トランジスタＮ１９のゲートには定電圧ＤＡＣＢＩＡＳが供給される。カレントミラー用トランジスタＮ１９のミラー比はカレントミラー用トランジスタＮ１０〜Ｎ１７の半分の電流が流れるように設定される。
【００７１】
また、トランジスタＮ００〜Ｎ０４のゲートには、それぞれ２入力ＮＯＲ回路ＮＲ０〜ＮＲ４の出力信号が供給され、２入力ＮＯＲ回路の一方の入力端子にはビット信号Ｄ０〜Ｄ４（「１」の時にＨレベル）がそれぞれ供給され、他方の入力端子にはプリチャージ時にＨレベルにされる信号ＰＲＥがそれぞれ供給される。トランジスタＮ０５〜Ｎ０７のゲートには、それぞれコンプレックス回路ＣＸ５〜ＣＸ７の出力信号が供給され、コンプレックスゲート回路のＮＯＲゲートの入力端子には動作時にＬレベルになるイネーブル信号ＥＮ＿Ｂが供給され、コンプレックス回路のＡＮＤゲートの一方の入力端子にはビット信号Ｄ５〜Ｄ７（「１」の時にＨレベル）が供給され、他方の入力端子にはプリチャージ信号ＰＲＥ＿Ｂが供給される。
【００７２】
トランジスタＮ０９のゲートには、２入力ＮＯＲ回路ＮＲ９の出力信号が供給され、２入力ＮＯＲ回路の一方の入力端子にはイネーブル信号ＥＮ＿Ｂが供給され、他方の入力端子にはプリチャージ信号ＰＲＥ＿Ｂが供給される。プリチャージ時は、２入力ＮＯＲ回路ＮＲ０〜ＮＲ４の出力はＬレベルになりトランジスタＮ００〜Ｎ０４はオフになる。また、コンプレックス回路ＣＸ５〜ＣＸ７及び２入力ＮＯＲ回路ＮＲ９の出力はＨレベルになり、トランジスタＮ０５〜Ｎ０７及びＮ０９はオンになる。従って、プリチャージ時には、抵抗素子Ｒ０には３．５ビット分の電流が流れ、総和信号ＳＵＭのレベルは「ＶＤＤ−３．５＊Ｒ＊Ｉ」になってリファレンス信号ＲＥＦと等しくなる。
【００７３】
以上は、実施の形態１に係る多数決回路に上述した５つの変形が適用された場合を説明したが、各変形は独立に、実施の形態１に係る多数決回路に適用できる。
【００７４】
次に、図４に示した実施の形態２に係る多数決回路の動作を、図５に示したタイミングチャートを参照しながら説明する。以下では、４ビットプリフェッチＤＤＲ−ＳＤＲＡＭから２バイトのデータがシリアルにリードされ、最初のデータは５ビット以上が切り替わり、次のデータは４ビット以下が切り替わる場合を例に挙げて説明する。
【００７５】
リード時に、この多数決回路に供給されるイネーブル信号ＥＮ＿Ｂは、図５（Ｂ）に示すように、Ｌレベルになるように制御される。また、この多数決回路は、動作を開始するまではプリチャージ状態にあり、信号ＰＲＥは、図５（Ｄ）に示すようにＨレベルになるように制御され、プリチャージ信号ＰＲＥ＿Ｂは、図５（Ｅ）に示すように、Ｌレベルになるように制御される。この状態では、総和信号ＳＵＭはリファレンス信号ＲＥＦと短絡状態にあり、かつトランジスタＮ０５〜Ｎ０９がオンにされて３．５ビット相当の電流が流れる。その結果、総和信号ＳＵＭはリファレンス信号ＲＥＦと同レベルにされている。
【００７６】
図５（Ａ）に示すクロックＴ２の立下りで、図５（Ｄ）に示すように、信号ＰＲＥがＬレベルに変化し、図５（Ｅ）に示すように、プリチャージ信号ＰＲＥ＿ＢがＨレベルに変化し、多数決判定が開始される。即ち、トランジスタＮ０９はオフにされ、図５（Ｃ）に示すデータ信号Ｄ０〜Ｄ７によりトランジスタＮ００〜Ｎ０７のオン又はオフにされる。ここでは５ビット以上が切り替わると仮定しているので、オンにされるトランジスタは３個以下である。
【００７７】
これにより、図５（Ｆ）に示すように、総和信号ＳＵＭのレベルはリファレンス信号ＲＥＦに対して除々に上昇する。総和信号ＳＵＭとリファレンス信号ＲＥＦのレベル差が十分に大きくなった段階で差動アンプＯＰ０がオンにされる。これにより、差動アンプＯＰ０は、図５（Ｇ）に示すように、判定結果ＪＵＤＧＥをＨレベルにする。この後プリチャージ状態に戻り、次サイクルの判定動作に備えられる。
【００７８】
次サイクルでは、クロックＴ３の立下りで多数決判定が開始される。この場合は、４ビット以下のデータが切り替わるので、トランジスタＮ００〜Ｎ０７のうち、オンされるのは４個以上である。これにより、図５（Ｆ）に示すように、総和信号ＳＵＭのレベルはリファレンス信号ＲＥＦに対して除々に下降し、差動アンプＯＰ０は、図５（Ｇ）に示すように、判定結果ＪＵＤＧＥをＬレベルにする。
【００７９】
以上説明したように、この実施の形態２に係る多数決回路によれば、Ｄ／Ａ変換器の電流制御をカレントミラー回路で行うことにより、電源ＶＤＤへの依存性が少なくなり、安定した動作が得られると共に、ミラー比を適宜決定することにより消費電力を低減できる。更に、未使用時に電流パスがカットされ、また、リファレンス発生回路の電流制御もカレントミラー回路で行うことにより、低消費電力化が実現されている。
【００８０】
図６は、上述した第４及び第５の変形が適用されることにより高速化がなされる前と高速化がなされた後の波形を比較して示す。この図６から、実施の形態２に係る多数決回路において、多数決判定の動作を開始する前に総和信号ＳＵＭとリファレンス信号ＲＥＦをプリチャージすることにより、差動アンプＯＰ０による比較の開始時における初動を高速化できることが理解できる。また、Ｄ／Ａ変換器は、プリチャージ時にリファレンス信号ＲＥＦと同レベルの総和信号ＳＵＭを発生することにより、プリチャージ動作を高速化できる。
【００８１】
実施の形態２に係る多数決回路のリファレンス発生回路は、Ｄ／Ａ変換器と同様の依存性を持たせるために、３．５ビット分の電流を抵抗素子Ｒ１に流しリファレンス信号ＲＥＦを発生させているが、図７に示すように、抵抗素子Ｒ２と抵抗素子Ｒ３との抵抗分割による分圧でリファレンス信号ＲＥＦを発生させることも可能である。また図８に示すように、他の用途の内部電源をリファレンス発生回路とみなすこともできる。具体的には、リファレンス信号ＲＥＦレベルを、メモリセルのハイ書込み電圧やプレート電圧等で代用することも可能である。
【００８２】
（実施の形態３）
上述した実施の形態２に係る多数決回路（図４）おけるＤ／Ａ変換器は、データ中の切り替わったビット数に応じた電流値を抵抗素子Ｒ０を用いて電圧値に変換する方式である。これに対し、実施の形態３に係る多数決回路では、Ｄ／Ａ変換器の入力は、プルアップ用トランジスタ及びプルダウン用トランジスタの両方に接続されており、オンにされるトランジスタの数により電流量又は電圧が決定される。
【００８３】
図９は、本発明の実施の形態３に係る多数決回路の構成を示す回路図である。この多数決回路において、プルダウン用トランジスタを構成するトランジスタＮ００〜Ｎ０７及びカレントミラー用トランジスタＮ１００〜Ｎ１７の接続は、図４に示した接続と同じである。この実施の形態３に係る回路では、プルアップ用トランジスタとしてトランジスタＰ００〜Ｐ０７が設けられ、ドレイン側が総和信号ＳＵＭに接続されている。
【００８４】
また、トランジスタＰ００〜Ｐ０７のそれぞれにトランジスタＰ１０〜Ｐ１７が直列に接続されると共に、トランジスタＮ１及びＰ０によりプルアップ用トランジスタの電流源が形成されることにより、カレントミラー回路が形成されて電流制御を行う。トランジスタＰ００〜Ｐ０７のゲートにはビット信号Ｄ０＿Ｂ〜Ｄ７＿Ｂが供給される。これらビット信号Ｄ０＿Ｂ〜Ｄ７＿Ｂにより、トータルのプルアップ及びプルダウン電流が決定される。そして、プルアップ及びプルダウン電流が相殺された後の電流が総和信号ＳＵＭとして確定される。
【００８５】
更に、データ中の切り替わったビット数が４ビットの時、プルアップ及びプルダウン電流が等しくなり総和信号ＳＵＭの確定が不安定になるため、トランジスタＮ０９及びＮ１９により、プルダウン電流を１ビット分増やしている。リファレンス発生回路はトランジスタＰ１８及びＰ０８を直列接続し、プルダウンが４．５ビット相当、プルアップが４．５ビット相当の電流とする。切り替わったビット数に対する総和信号ＳＵＭ及びリファレンス信号ＲＥＦは下記の通りとなり、５ビット以上、４ビット以下を切り分けることができる。
０ビット ＳＵＭ（プルダウン＋９）＜ＲＥＦ（±０）
１ビット ＳＵＭ（プルダウン＋７）＜ＲＥＦ（±０）
２ビット ＳＵＭ（プルダウン＋５）＜ＲＥＦ（±０）
３ビット ＳＵＭ（プルダウン＋３）＜ＲＥＦ（±０）
４ビット ＳＵＭ（プルダウン＋１）＜ＲＥＦ（±０）
５ビット ＳＵＭ（プルアップ＋１）＞ＲＥＦ（±０）
６ビット ＳＵＭ（プルアップ＋３）＞ＲＥＦ（±０）
７ビット ＳＵＭ（プルアップ＋５）＞ＲＥＦ（±０）
８ビット ＳＵＭ（プルアップ＋７）＞ＲＥＦ（±０）
【００８６】
この多数決回路はプルアップ、プルダウン両方のトランジスタを使用するため、レイアウト面積が増大するが、総和信号ＳＵＭのレベルが積極的にプルアップ又はプルダウンされるため、高速化が可能である。
【００８７】
（実施の形態４）
本発明の実施の形態４に係る多数決回路では、図１０に示すように、リファレンス発生回路の代わりに実施の形態３に係る多数決回路で使用されるＤ／Ａ変換器を使用し、このＤ／Ａ変換器にビット信号Ｄ０〜Ｄ７を供給するように構成されている。この場合、データ中の切り替わったビット数に対する総和信号ＳＵＭ、リファレンス信号ＲＥＦは下記の通りとなる。
０ビット ＳＵＭ（プルダウン＋９）＜ＲＥＦ（プルアップ＋９）
１ビット ＳＵＭ（プルダウン＋７）＜ＲＥＦ（プルアップ＋７）
２ビット ＳＵＭ（プルダウン＋５）＜ＲＥＦ（プルアップ＋５）
３ビット ＳＵＭ（プルダウン＋３）＜ＲＥＦ（プルアップ＋３）
４ビット ＳＵＭ（プルダウン＋１）＜ＲＥＦ（プルアップ＋１）
５ビット ＳＵＭ（プルアップ＋１）＞ＲＥＦ（プルダウン＋１）
６ビット ＳＵＭ（プルアップ＋３）＞ＲＥＦ（プルダウン＋３）
７ビット ＳＵＭ（プルアップ＋５）＞ＲＥＦ（プルダウン＋５）
８ビット ＳＵＭ（プルアップ＋７）＞ＲＥＦ（プルダウン＋７）
【００８８】
上述した実施の形態３に係る多数決回路においては、データ中の切り替わったビット数が４ビット及び５ビットである時、総和信号ＳＵＭとリファレンス信号ＲＥＦの差は１ビット分の電流差であるが、この実施の形態４に係る多数決回路のように総和信号ＳＵＭとリファレンス信号ＲＥＦとを対称な回路で生成することで、総和信号ＳＵＭとリファレンス信号ＲＥＦの差は２ビット分となる。これにより、差動アンプの動作マージンが拡大する。
【００８９】
なお、この実施の形態４に係る多数決回路と同様に、上述した実施の形態１及び２に係る多数決回路においても、Ｄ／Ａ変換器とリファレンス発生回路とを対称な回路で構成することができる。換言すれば、リファレンス発生回路としてＤ／Ａ変換器と同じ構成を用いることができ、この場合も上記と同様の効果を奏する。
【００９０】
（実施の形態５）
本発明の実施の形態５に係る多数決回路では、上述した実施の形態４に係る多数決回路の総和信号ＳＵＭとリファレンス信号ＲＥＦとが抵抗素子Ｒで接続されている。これにより、データ中の切り替わったビット数が０〜４ビットでは、電流はリファレンス信号ＲＥＦから総和信号ＳＵＭに流れ、５〜８ビットでは逆に総和信号ＳＵＭからリファレンス信号ＲＥＦに流れる。従って、抵抗素子Ｒの両端に確実に電圧差が生じ、動作の安定度が増す。
【００９１】
以上説明した多数決回路は、８ビットのＤ／Ａ変換器の例であるが、本発明は、任意のビットについて適用可能である。またデータ中の切り替わったビット数が８ビットのうちの０〜４ビット又は５〜８ビットを切り分ける、即ち閾値が４．５ビットの回路であるが、リファレンス信号ＲＥＦの設定を変えることにより、閾値を任意に変えることが可能である。
【００９２】
【発明の効果】
以上詳細に説明したように、本発明によれば、レイアウト面積を小さくできると共に、高速化及び低消費電力化が可能な多数決回路を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る多数決回路が適用される４ビットプリフェッチＤＤＲ−ＳＤＲＡＭのリード回路及び該多数決回路を用いたデータインバージョン回路の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る多数決回路の構成を示す回路図である。
【図３】本発明の実施の形態１に係る多数決回路の動作を示すタイミングチャートである。
【図４】本発明の実施の形態２に係る多数決回路の構成を示す回路図である。
【図５】本発明の実施の形態２に係る多数決回路の動作を示すタイミングチャートである。
【図６】本発明の実施の形態２に係る多数決回路において高速化する前後の動作を比較して説明するためのタイミングチャートである。
【図７】本発明の実施の形態１に係る多数決回路の変形例の構成を示す回路図である。
【図８】本発明の実施の形態１に係る多数決回路の他の変形例の構成を示す回路図である。
【図９】本発明の実施の形態３に係る多数決回路の構成を示す回路図である。
【図１０】本発明の実施の形態４に係る多数決回路の構成を示す回路図である。
【図１１】本発明の実施の形態５に係る多数決回路の構成を示す回路図である。
【図１２】従来の多数決回路の構成を説明するための図である。
【符号の説明】
Ｎ０、Ｎ１、Ｎ００〜Ｎ０９、Ｎ１０〜Ｎ１９ トランジスタ
Ｐ０、Ｐ００〜Ｐ０９、Ｐ１０〜Ｐ１９ トランジスタ
ＮＲ０〜ＮＲ３、ＮＲ９ ２入力ＮＯＲ回路
ＣＸ５〜ＣＸ７ コンプレックス回路
ＩＮＶ８ インバータ
Ｒ、Ｒ０〜Ｒ３ 抵抗素子
ＯＰ０ 差動アンプ
Claims (14)
- オンとオフとが切り替えられる複数のビットから成るデータを表すデジタル信号をアナログ信号に変換するＤ／Ａ変換器と、
前記Ｄ／Ａ変換器からのアナログ信号に基づいて前記データ中の切り替えられたビットの多数決を判断する回路、
とを備えた多数決回路。 - 前記多数決を判断する回路は、
多数決の閾値を表すリファレンス信号を発生するリファレンス発生回路と、
前記Ｄ／Ａ変換器からのアナログ信号と前記リファレンス発生回路からのリファレンス信号とを比較して多数決の判定結果である判定信号を出力する差動アンプ、
とを備えた請求項１に記載の多数決回路。 - 前記Ｄ／Ａ変換器は、前記データを構成する複数のビットに対応する複数のトランジスタを備え、
外部から入力された前記データによりオンにされたトランジスタを流れる電流の総和を抵抗素子で電圧に変換して前記アナログ信号として出力し、
前記リファレンス発生回路は、流れる電流の大きさが制御されるトランジスタを備え、該トランジスタを流れる電流を抵抗素子で電圧に変換して前記リファレンス信号として出力する、請求項２に記載の多数決回路。 - 前記Ｄ／Ａ変換器を構成する複数のトランジスタにそれぞれ直列に接続された複数のカレントミラー用トランジスタ、及び前記リファレンス発生回路を構成するトランジスタに直列に接続されたカレントミラー用トランジスタに流れる電流を制御するカレントミラー回路を更に備えた、請求項３に記載の多数決回路。
- 前記Ｄ／Ａ変換器を構成する複数のトランジスタと該複数のトランジスタに電力を供給する電源との間及び前記リファレンス発生回路を構成するトランジスタと該トランジスタに電力を供給する電源との間の少なくとも１つに電流経路を遮断するトランジスタを更に備えた請求項３又は４に記載の多数決回路。
- 前記カレントミラー用トランジスタのミラー比を該カレントミラー用トランジスタに流れる電流が１／ａ（ａ＞１）になるように設定し、前記抵抗素子の抵抗値をａ倍に設定した、請求項４又は５に記載の多数決回路。
- 前記Ｄ／Ａ変換器から出力されるアナログ信号と前記リファレンス発生回路から出力されるリファレンス信号とを短絡するプリチャージトランジスタを更に備え、
前記プリチャージトランジスタは、前記差動アンプによる比較が開始される前の所定時間だけオンにされる、請求項２乃至６の何れか１項に記載の多数決回路。 - 前記Ｄ／Ａ変換器は、前記差動アンプによる比較が開始されるまで、前記リファレンス発生回路と同じ電流又は電圧を発生させる制御回路を更に備えた、請求項２乃至６の何れか１項に記載の多数決回路。
- 前記リファレンス発生回路は、前記Ｄ／Ａ変換器と対称な回路から成り、発生された電圧を前記リファレンス信号として出力する、請求項３に記載の多数決回路。
- 前記リファレンス発生回路は、抵抗素子による抵抗分割により発生された電圧を前記リファレンス信号として出力する、請求項３に記載の多数決回路。
- 前記リファレンス発生回路は、当該多数決回路が形成されたチップ内部で発生された電源電圧を前記リファレンス信号として出力する、請求項３に記載の多数決回路。
- 前記Ｄ／Ａ変換器は、
前記データを構成する複数のビットに対応する複数のトランジスタと複数のトランジスタにそれぞれ直列に接続された複数のカレントミラー用トランジスタとから成るプルダウン用トランジスタと、
前記データを構成する複数のビットに対応する複数のトランジスタと複数のトランジスタにそれぞれ直列に接続された複数のカレントミラー用トランジスタとから成るプルアップ用トランジスタ、
とを備え、
外部から入力された前記データによりオンにされたトランジスタを流れる電流の総和を前記アナログ信号として出力し、
前記リファレンス発生回路は、
流れる電流の大きさが制御されるトランジスタとトランジスタに直列に接続されたカレントミラー用トランジスタとから成るプルダウン用トランジスタと、
流れる電流の大きさが制御されるトランジスタとトランジスタに直列に接続されたカレントミラー用トランジスタとから成るプルアップ用トランジスタ、
とを備え、
前記トランジスタを流れる電流をリファレンス信号として出力する、請求項２に記載の多数決回路。 - 前記リファレンス発生回路は、
前記データを構成する複数のビットに対応する複数のトランジスタと複数のトランジスタにそれぞれ直列に接続された複数のカレントミラー用トランジスタとから成るプルダウン用トランジスタと、
前記データを構成する複数のビットに対応する複数のトランジスタと複数のトランジスタにそれぞれ直列に接続された複数のカレントミラー用トランジスタとから成るプルアップ用トランジスタ、
とを備え、
外部から入力された前記データによりオンにされたトランジスタを流れる電流の総和をリファレンス信号として出力する、請求項１２に記載の多数決回路。 - 前記Ｄ／Ａ変換器から出力される総和信号を一方の端子に入力し前記リファレンス回路から出力されるリファレンス信号を他方の端子に入力する抵抗素子を更に備え、該抵抗素子を流れる電流の方向に基づき前記データ中の切り替えられたビットの多数決をとる請求項１３に記載の多数決回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002166210A JP2004015434A (ja) | 2002-06-06 | 2002-06-06 | 多数決回路 |
| US10/456,355 US6798367B2 (en) | 2002-06-06 | 2003-06-05 | Size-reduced majority circuit |
| KR10-2003-0036571A KR100509402B1 (ko) | 2002-06-06 | 2003-06-07 | 크기를 줄인 다수결 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002166210A JP2004015434A (ja) | 2002-06-06 | 2002-06-06 | 多数決回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004015434A true JP2004015434A (ja) | 2004-01-15 |
Family
ID=29706712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002166210A Pending JP2004015434A (ja) | 2002-06-06 | 2002-06-06 | 多数決回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6798367B2 (ja) |
| JP (1) | JP2004015434A (ja) |
| KR (1) | KR100509402B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012198586A (ja) * | 2011-03-18 | 2012-10-18 | Fujitsu Telecom Networks Ltd | 誤り訂正回路およびメモリ装置、並びに誤り訂正方法 |
| US20120269010A1 (en) * | 2011-04-21 | 2012-10-25 | Myung Cho | Memory device and method for operating the same |
| US10679692B2 (en) | 2018-05-25 | 2020-06-09 | Winbond Electronics Corp. | Memory apparatus and majority detector thereof |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7508722B2 (en) * | 2004-01-27 | 2009-03-24 | Micron Technology, Inc. | Memory device having strobe terminals with multiple functions |
| US7406608B2 (en) * | 2004-02-05 | 2008-07-29 | Micron Technology, Inc. | Fast and compact circuit for bus inversion |
| US7116600B2 (en) * | 2004-02-19 | 2006-10-03 | Micron Technology, Inc. | Memory device having terminals for transferring multiple types of data |
| KR100728954B1 (ko) * | 2005-06-03 | 2007-06-15 | 주식회사 하이닉스반도체 | 디지털 방식의 다수결 판정 회로 |
| US7579879B2 (en) * | 2005-10-27 | 2009-08-25 | Honeywell International Inc. | Voting scheme for analog signals |
| US7688102B2 (en) * | 2006-06-29 | 2010-03-30 | Samsung Electronics Co., Ltd. | Majority voter circuits and semiconductor devices including the same |
| US8064269B2 (en) * | 2008-05-02 | 2011-11-22 | Micron Technology, Inc. | Apparatus and methods having majority bit detection |
| TWI406252B (zh) * | 2009-10-05 | 2013-08-21 | Ili Technology Corp | 驅動電路 |
| US9455565B2 (en) * | 2015-02-11 | 2016-09-27 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Protection circuit that detects fault impedance during power up of a device |
| CN110827869B (zh) * | 2018-08-14 | 2023-02-28 | 华邦电子股份有限公司 | 存储器装置及其多数检测器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184819A (ja) * | 1982-04-22 | 1983-10-28 | Toshiba Corp | 並列形アナログ−デイジタル変換回路 |
| JPS61267846A (ja) * | 1984-11-12 | 1986-11-27 | Nec Corp | メモリを有する集積回路装置 |
| US4667337A (en) * | 1985-08-28 | 1987-05-19 | Westinghouse Electric Corp. | Integrated circuit having outputs configured for reduced state changes |
| US4897657A (en) * | 1988-06-13 | 1990-01-30 | Integrated Device Technology, Inc. | Analog-to-digital converter having error detection and correction |
| JPH08204562A (ja) | 1995-01-31 | 1996-08-09 | Canon Inc | 半導体装置、及びそれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器及び信号処理システム |
| JPH0964743A (ja) | 1995-08-23 | 1997-03-07 | Canon Inc | 半導体装置と相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、及び信号処理システム |
| JPH09130250A (ja) | 1995-10-30 | 1997-05-16 | Canon Inc | 半導体装置、及びそれを用いた半導体回路、相関演算装置、信号処理システム |
| JP3258283B2 (ja) * | 1998-11-05 | 2002-02-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | データ変化量を削減するデータ転送方法および装置 |
| JP2001166740A (ja) * | 1999-12-03 | 2001-06-22 | Nec Corp | 液晶表示装置の駆動回路 |
| JP3297738B2 (ja) * | 2000-02-16 | 2002-07-02 | 東北大学長 | Ｃｍｏｓ多数決回路 |
| JP2002094380A (ja) | 2000-09-20 | 2002-03-29 | Matsushita Electric Ind Co Ltd | Ｄａ変換装置 |
-
2002
- 2002-06-06 JP JP2002166210A patent/JP2004015434A/ja active Pending
-
2003
- 2003-06-05 US US10/456,355 patent/US6798367B2/en not_active Expired - Fee Related
- 2003-06-07 KR KR10-2003-0036571A patent/KR100509402B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012198586A (ja) * | 2011-03-18 | 2012-10-18 | Fujitsu Telecom Networks Ltd | 誤り訂正回路およびメモリ装置、並びに誤り訂正方法 |
| US20120269010A1 (en) * | 2011-04-21 | 2012-10-25 | Myung Cho | Memory device and method for operating the same |
| US8750048B2 (en) * | 2011-04-21 | 2014-06-10 | Hynix Semiconductor Inc. | Memory device and method for operating the same |
| US10679692B2 (en) | 2018-05-25 | 2020-06-09 | Winbond Electronics Corp. | Memory apparatus and majority detector thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030095315A (ko) | 2003-12-18 |
| US20030227403A1 (en) | 2003-12-11 |
| KR100509402B1 (ko) | 2005-08-22 |
| US6798367B2 (en) | 2004-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8108664B2 (en) | Fast and compact circuit for bus inversion | |
| JP4414763B2 (ja) | 電圧レベル検出のための入力バッファおよび方法 | |
| US7408482B2 (en) | Integrated circuit devices having data inversion circuits therein with multi-bit prefetch structures and methods of operating same | |
| KR20030015002A (ko) | 페리(ｐｅｒｉ)용 전압 발생 회로와 이를 구비하는 반도체메모리 장치 및 전압 발생 방법 | |
| KR100197204B1 (ko) | 직류증폭이득의 설계 자유도가 높은 상보차동증폭기 및 그것을 사용한 반도체메모리장치 | |
| JP2004015434A (ja) | 多数決回路 | |
| JP2002298582A (ja) | 半導体記憶装置 | |
| KR100518604B1 (ko) | 데이터의 독출 간격에 따라 반전 처리 동작을 수행하는반도체 장치의 데이터 반전회로 및 데이터 반전방법 | |
| US6674671B1 (en) | Circuit for lines with multiple drivers | |
| EP0842437A1 (en) | Vcc level detection circuit | |
| US6803792B2 (en) | Input buffer circuit with constant response speed of output inversion | |
| JPH03223918A (ja) | 出力回路 | |
| KR19980083817A (ko) | 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치 | |
| JPH06132747A (ja) | 半導体装置 | |
| JPH11234348A (ja) | データ伝送システム | |
| KR100412142B1 (ko) | 패킷 전송 방식의 반도체 메모리 장치에서 스페셜 모드를구현하는 회로 | |
| JP2004032284A (ja) | 半導体集積回路 | |
| KR20080051835A (ko) | 반도체 메모리 장치의 데이터 입출력 제어 신호 생성 회로 | |
| US7075834B2 (en) | Semiconductor integrated circuit device | |
| KR20050099782A (ko) | 2개 이상의 선택적인 입력 신호를 버퍼링하는 입력 신호버퍼링 방법 및 입력 버퍼 | |
| US7903496B2 (en) | Semiconductor memory device | |
| KR100365942B1 (ko) | 데이타출력버퍼 | |
| JPH0520875A (ja) | メモリ回路 | |
| KR20010059177A (ko) | 데이타 출력 제어장치 | |
| JPH09115288A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040420 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060217 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060615 |