JPS58184819A - 並列形アナログ−デイジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は誤動作検出機能を内戚すると共に楽噴化する
のに最適な並夕１ｊ形７ナログーデイジタルを侠回路に
関する。

〔発明のａ侑的背緘〕

ビデオ信号等、周波数が比較的高いアナログ酒場をディ
ジタル信号に変換する場合にはＡ速のアナログ−ディジ
タル変換回路（以下Ａ／Ｄ変侠回路と略称する）が用い
られる。

第１図は上記ビデオ信号等、周波数が高いアナログ信号
をＡ／Ｄ度僕するのに通した、従来の並ｔ７＋ｊ形Ａ７
Ｄｆ俟回路の構成図である。この回路では、ＩＥ他性の
基準電圧＋ＶＲＲＦ印加点と負億性の幕準電圧−ＶＲＫ
Ｐ印加点との間に複数の抵□″） 抗ｌ、１．・・・を１夕１ｊ接続することによって’Ｉ
Ｓ−−灯の抵抗１．１の直夕ＩＪ接続点から住いにレベ
ルの異なる基準レベルを発生させる。上記基準レベルは
アナログ入力信号ＩＮと共にａｍのレベル比較回路１０
１〜Ｊ４７１それぞれに供給され、ここでアナログ入力
信号レベルと％基準レベルの大小が並タリ的に比較され
る。

すなわち、上記１つのレベル比較回路１０宮を列にすれ
ば、まず最初に一対のクロックパルスφ８．φ□によっ
てアナログスイッチ１１がオン状態に設定され、これに
よりインバータ−２０入出力ｍ間が短絡されてこのイン
バーター２の動作点が決定される。またこれと同時に、
入力端に１つの基準レベルが供給されているアナログス
イッチ１３も上記と同じ一対のクロックパルスφ１．φ
重によってオン状ＩＮＫ設定され、これによって４５準
レベルが結合コンデンサー４の一端に供給される。この
とき、上記コンデンサー４の一端のレベルは上記基準レ
ベルに設定され、他端のレベルは前記インバーター２：
ｌ の動作点レベルたとえばインバーター２に供給されてい
る電源電圧の号のレベルに設定される。

次に一対のクロックパルスφｍ　、φ番によってもう１
つのアナログスイッチ１５がオン状態に設定され、これ
によってアナログ入力信号レベルが結合コンデンサｚ　
ｒ−ｃｉ一端に供給される。

このとき、コツプ／す１４の他端のレベルハ前記インバ
ータ１２の動作点レベルから基準しペ′ルとアナログ人
力信号レベルとの差のレベルだけ「れたものとなる。そ
してこのずれに相当するレベルが前６己インバータ１２
によって反転増幅ちれる。さらにこのインバータ１２の
出力はもう１つのインバータ１６によって波形整形され
、インバータ１６からは基準レベルとアナログ入力信号
レベルの比較結果がルベルｔたは０レベルのディジタル
値として出力される。次にもう一対のクロックパルスφ
１．φｅによってアナログスイッチ１７がオン状態に設
定されて、これによって上記比較結果がインバータ１８
０入力端に供給され、ここでそのレベルが反転される。

仄Ｖ（上記一対のクロックパルスφ６　、φ・の反転部
間に、上ｉｅインバータ１８に灯して逆並列的に接続さ
れているクロックドインバータ１９が＠布状態となって
、このクロックドインバータ１ｇによってインバータ１
１の出力が反転されて鍔び入力端に４還嘔れる。

し六がって、アナログスイッチ１１をブｒしてインバー
タＪＪＫ供給される比較結果は、インバータＩＩＩとク
ロックドインバータ１９からなる安定回路ｇｏによって
、クロックパルスφ、。

φ・の１ビット期間中安定に保持される。

ここでアナログ入力信号レベルよりも大きな４Ｉ単レベ
ルが供＃されているレベル比−回路１０では、アナログ
スイッチＩ５がオン状態となった債のインバータ１２０
人力レベルが動作点レベルよシも低いレベルとなるため
、インバータ１６の出力は０レベル、また安定回路Ｕの
出力はルベルとなる。一方、これとは逆にアナログ入力
信号レベルよりも小さな基準レベルか供給されているレ
ベル比較回路１ｏにおける′ｔＩ：定回路すの出力は０
レベルとなる。このように４１数のレベル比較回路１０
．〜１０１ではそ、れぞれレベルの異なる基準レベルと
アナログ入力１号レベルとが並クリ的に比較され、その
出力状態としてはアナログ入力信号レベルよりも大きな
４準レベルが供給されているものはすべてルベルとなり
、またアナログ入力信号レベルよりも小さな本革レベル
が供給されているものはすべて０レベルとなる。

上ｄ己合しベル比Ｉｌｌ！２回路１０．〜１，０１の出
力はディジタル信号発生回路３０に供給される。

この回路３０は谷レベル比較回路１０．〜Ｊ　０１の出
力に基づき前記アナログ入力信号レベルに対応した俵畝
ビットのディジタル信号を発生するもので、ここでｖ′
ｉ６ビツトのディジタル信号を発生する場合のものが示
されている。なお、６ビソトのディジタル信号を発生す
る場合、前記レベル比較回路１０は合計６４個設けられ
る（すなわち１＝６４である）。

このディンタル信号発生回＃ＴＪ　Ｏにおいて、前配合
レベル比較回路１０．〜１０１からの出ＩＩ　：ｌｌ 力はα数の合インバータ３１．〜３１１それぞれＶこよ
って反転される。そしてこれら舎インバータ３１１〜３
１ｉの出力は複数の台ＮｋＮＤゲート１２．〜３７１の
一方入力端に供給される。そして鍛も大きい基準レベル
が供給されているレベル比較回路１０．の出力を反転す
るインバータ３１．０出力を一方入力とするＮＡＮＤゲ
ート３２１の他方入力端には常に正極性の電源電圧が供
給される。また上記谷ＮＡＮＤゲート３２雪〜３２１の
他方入力端には、谷レベル比較回路１０１〜１０１に供
給されている基準レベルと隣接しこの基準レベルよりも
大きな基準レベルが供ｍされている谷レベル比較回路１
０１　％Ｚ　０１−１からの出力が直接供給される。

また最も小さい基準レベルが供給されているレベル比−
回路１０１の出力はもう１つのＮＡＮＤゲー）　Ｊ　Ｊ
　ｌ＋１の一方入力端に供給され、を九このＮ人ＮＤゲ
ー）　３　Ｊ　ｉｔｓの他方入力端には、常に接地電圧
が供給されているインバータ３目＋１の出力が供−、さ
れている。

上記合インバータ３１ｔ〜３１１および吾ＮＡＮＤゲー
ト３１．〜３２１それぞれからなる回路は、隣接してｉ
る２つの騙準レベルが供給される２つを１組とするレベ
ル比較回路ｌへと１０１．１０．と１０．・・・ＪＯｌ
−１と１０１それぞれの出力レベルが相異なっているか
台かを咲出するためのものであり、２つのレベル比較回
路の出力レベルが寺しい場合にはそのＮＡＮＤゲート３
２の出力はルベルとなシ、また相異なっている場合には
七０ＮＡＮＤゲート３２の出力はθレベルとなる。また
、上記ＮＡＮ、Ｄゲート３２．にはインバータＪＪ、を
介してレベル比較回路１０．の出力が供給されていると
共にルベル債号が供給されているので、このインバータ
３．１ｍとＮＡＮＤゲートｓｚｌとは、実際には存在し
ていないがアナログ入力１８号レベルよりも常に大きな
基準レベルが供給されるレベル比較回路とレベル比較回
路１０゜の出力が相異なっているか否かを検出する四路
ｔ−ｍ成している。ざらに上記ＮＡＮＤケート３２１、
ｓにはレベル比較回路１０ｉからの出力とインバータＪ
　１　ｉ＋＋からのルベル信号が供給されているので、
このインバータｊ　１１＋１とＮＡＮＤゲートＪ　Ｊ　
ｉ＋ｘとは、実際には存在していないがアナログ入力信
号レベルよｐも常に小さなＩｋ＄レベルが供給されるレ
ベル比較回路とレベル比較回路１０１の出方が相異なっ
ているか否かを検出する回路を構成している。上記６　
Ｎ　Ａ　Ｎ　Ｄゲー）　３２１〜３２１＋１の出力は一
定の方向に配ダ１ｊされている４Ｉ数の−６節１　両線
ＳＳ。

〜ＪＪｉに供給されると共に複数の着インバータ３４．
〜３４　ｉ＋鳳によって反転される。そして上に２合イ
ンバータ７４．〜３４１＋ｒの出力は上記側＠＠３３．
〜Ｊ　Ｊ　ｌ＋１の配列方向に沿ってｉｌ［ｉダリされ
ている複数の谷制餌＠３５．〜３５１＋１に供給される
。上記ｔｉｌｌ−線３３１〜ＪＪｉ　、Ｊ　５１〜３５
　ｉ＋ｔと交差するように６本の出力線３６〜４１が設
けられ、これら６本の出力＠３６〜４１と電源電圧印加
点または接地電位点との間には、上記制御線３３１〜３
３１゜Ｊ５１〜Ｊ　５　ｉ＋ｔの信号がゲートに選択的
に供給されるＮチャネルＭＯ８）ランジスタ４２゜４２
、・・・およびＰチャネルＭｏ８トラン、ジスタ４３．
４３．・・・が接続されている。上記ＭＯ８トランジス
タ４２，４２．・・・および４　ｊ　、　４　Ｊ。

・・・は所定のビットパターン状に配置されてプログラ
マブルロジックアレイ（ＰＬＡ）を構成し、これらのＭ
０８トランジスタが前記制御線３３１〜３３１および３
５１〜３５　ｌａｘの信号に応じて選択的にオン状態に
設定されることにより、上記６本の出力線３６〜４１か
ら前記アナログ入力信号ＩＮに対応した６ビツトのディ
ジタル信号が出力される。を九ｖＪ記インバータ３４゜
の出力端にはオーバーフロー４！！４４が接続され、前
記アナログ入力信号レベルが前記レベル比較回路１０ｍ
　に供給されている基準レベルよりも大きい場合にこの
オーバーフロー線４４がルベルに設定される。

すなわち、上記構成でな、条。ＶＤ　ｆ換回路では、・
・”； １回のに／ＤＫ換に際し、アナログ入力信号レベルより
も大きな基準レベルが供給されているレベル比ＩＩｉ回
路１０の出力はすべてルベルとなり、またアナログ入力
信号レベルよりも小さな基準レベルが供給されているレ
ベル比較回路１０の出力はすべてθレベルとなる。そし
てディジタル信号発生回路３ｏの谷インバータ３１烏〜
３１ｉ＋ｘおよび：ｆ！ＩＮＡＮＤゲート３２１〜Ｊ　
２　ｉ＋ｔによってレベル比較回路１０．〜１０１の出
力がルベルから０レベルに変化しているところが検出さ
れ、この検出結果に応じて上記Ｍ０８トランジスタ４２
．４３を選択動作させることＫよシディジタル信号を得
るようにし友ものである。

〔背景技術の問題点〕

上記構成でなる従来の並タリ形Ａ／Ｄ変換回路において
、壺レベル比較囲路１０．〜ＪＯ１ｔ−Ｍ御するクロッ
クパルスφ息〜φ・の周波数を上げていくとＡ／Ｄ変換
Ａ度を高めることができるが、レベル比較回−１０，〜
１ｏｉの動作速度がその限界速度にｉする管でクロック
パルスφ−〜φ・の周波数を上げると、不特定のレベル
比較回路１０が誤動作を起こす。そしてこのと１！優ら
れるディジタル信号は不正確なものとなる。またこの回
路を集積化する場合、製造プロセス上のばらつきによっ
て上記限界速度にもばらつきが生じる。このため、集積
化された谷回路の上限速度を測定して一定Ｏｆ換速度を
持つように選別する必要がある。ところが、従来の回路
では誤動作を起こしているレベル比較回路１０が存在し
ているか否かを直接判断することができる信号が出力さ
れていないために、上記６ビツトのディジタル信号によ
って判断する必快がある。

上記ディジタル１ｇ号を用いて判断する場合には高速の
アナログ処理装置が必要となるために、上記選別に景す
るコストが高１曲となり、これが製造コストに影憂して
製造コストの大幅な増加をもたらすことになる。

また上記高速のアナログ処理装置を用いて行なわれる選
別の際には高速の信号が使用されるので、わずかな容量
が存在すればこの容量によって信号に趣れが生じて正確
な判断ができない。

そして上記選別の際ウェハー上の電極に測定用のり一ド
を接触したり、またウェハーとアナログ処理装置との間
に相互配線を施こさなければならず、このために容量が
生じるので、従来の回路ではウェハー状態のままでは実
質的に舌上限速度を測定することは不可能である。

さらに製品化された場合に、台レベル比較回ｕ　１０　
ｔ〜１０４が誤動作を起こしているか否かを判断する必
要が生じたときでも、前記した理由によりこれを簡単に
判断することができないＯ 〔＠明の目的〕 この発明は上記のような事情を考慮してなされたもので
、その第１の目的は、集積化した場合に製造段階におい
て変換速度の上限が容易に判定でき、特にウェハー状態
での判定が可能であり、また製造コストが安価である並
ダ１］形アナログーディジタル質換回路を提供すること
にある。

この発明の第２０目的は、製品化されてＩ！際に使用さ
れている時に誤動作を起こしているか否かを藺単に判断
することができる並列形アナログーディジタル変換回路
を提供することにある。

〔発明のａ要〕

上記目的を達成するためにこの発明にあっては、レベル
がｌｉ４接している２つの基準レベルそれぞれとアナロ
グ人力信吋レベルとを比較する２つを１組とするレベル
比較回路の出力が相異なる状態の組がいくつあるかを検
出し、この数に対シロして非誤動作あるいは誤動作を承
ナデイジタルイ直を出力するようにしたものである。

〔発明の実施しＵ〕

以下回向を参照してこの発明の詳細な説明する。この発
明に係る並伺形アナログーディジタル変換回路では、前
記第１図に示す従来回路にさらに第２図に示すような構
成の回路を付加ｔ６　！　’）　Ｋ　Ｌ７’？、　４Ｏ
ｒ６，６゜′輸すなわち、第２図において複数の各イン
ノ（−タ５１．〜５１１には前記各レベル比較回路１０
、〜Ｊ０１からの出力がそれぞれ供給されている。上記
各インバータ６１１−ｊＪｉの出力は複数の％ＮＡＮＤ
ゲート５２．〜Ｉ２１の一万人力趨に供給されている。

上記ＮＡＮＤゲート５Ｂｔｏ他方入力端には常に電源電
圧が供給される。また上記各ＮＡＮＤゲート５２鵞〜ｊ
ｊｉの他方入力端には、前記谷レベル比較回路１０鵞〜
ＩＯ１に供給δれている基準レベルと−接しこの基準レ
ベルよｐも大きな基準レベルが供給されている前記各レ
ベル比較回路１０１〜１０１−１からの出力が直接供給
される。また最も小さい基準レベル瀘供給されている前
記レベル比較回路１０１からの出力はもう１つのＮＡＮ
Ｄゲート５　ｊ　ｉ＋１の一万人力端に供給され、この
Ｎ　ＡＮＤゲート５２　ｉｔｓの他方入力端には、常に
接地電圧が供給されているイン、！−タ５　Ｊ　ｉ＋１
の出力が供給されている。上記各、１・、。

ＮＡＮＤゲート５７１〜５２１＋１の出力は複数の各イ
ンバータ５３１〜５　Ｊ　１＋１を介して複数の各Ｎチ
ャネルＭＯ８）ランジスタ５４１〜５４　ｉｔｓのゲー
トに供給される。上記各ＭＯ８トランジスタ６４．〜５
４　ｌｅｔのソースはＩａ地電泣点に接続され、また各
ドレインは共通接続され、この共通従枕点であるＡ点と
１を線電圧印加点との間には負荷手段としての抵抗５５
が接続される。そして上ａｔｅ　Ａ点にｔまこの点のレ
ベルＶＡ　ｆ検出する九めのインバータ５６０入力端が
接続されていて、このインバータ５６の出力が前記谷レ
ベル比較回路１０１〜１０１の動作状態を検出するだめ
の信号として使用される。

第２図において、各インバータ５１．〜５１　ｉｔｓと
谷ＮＡＮＤゲート５２１〜５２　ｌｅｔそれぞれからな
る回路は、前記第１図に示す１略の各インバータ３１１
〜３１　ｉ＋＋とｑ！ｒＮＡＮＤゲート３２１〜３２１
伺それぞれからなる回路と同様に、−接している２つの
基準レベルが供給されている各２つを１組とするレベル
比較回路１０．と１０＊＊１０ＢとＩｏ４．・・・７０
１−＊と１０１それぞれの出力状態が相異なっているか
否かを検出するための回路であり、相異なっている伏動
か検出された組の数に対応した数だけのＮＡＮ　Ｄゲー
ト５２から０レベル信号が出力される。

またいいかえれば、各インバータ６１．〜５１１十重と
谷ＮＡＮＤゲート５２．〜５Ｚｌ＋１それぞれからなる
回路は、６組のレベル比較回路に供給括れている２つの
基準レベルの範囲内にアナログ入力信号レベルがある状
態、あるいはレベル比較回路の出力からみると入力側が
これに相当している場合を検出するものである。

また抵抗５５の値は、前記４１数ＩＤＭＯ８）ランジス
タ５４．〜５４　ｉ＋１のうち１つがオン状態のときに
前記Ａ点のレベルＶへがインバータ５６によってルベル
入力とみなされ、またＭＯＳ）ランジスタ５４１〜６４
１＋１のうちの２つ以−ヒがオン状態となったときにＡ
点のレベル７合がインバータ５６によって０レベル入力
とみなされるように予め設定されている。すなわち、イ
ンバータ５ｇ（Ｄ出力状態は、その出力がθレベルとな
る前Ａ己ＮＡＮＤゲート５２の数に応じて設定される。

次に上記のように構成された回路の作用を貌明する。い
ま第１図回路において、すべてのレベル比較回路１０．
〜１０１＋１が正常に動作している場合ｅこは、６１毛
２因回路においてインバータ５１Ｉ〜５１ｉの入力信号
はまずルベルがいくつか４　ｋｉｅし残シはすべてθレ
ベルとなる。

ここでたとえばインバータ５１．〜ｓ　Ｊ　１−ｖ　１
での入力信号がルベルであり、残りのインバータ５１１
−＋　、　５１　ｉの肉入力信号がθレベルであるとす
ると、ＮＡＮＤゲート５２ｉ−１の出力のみが０レベル
となり残りのＮ人ＮＤゲート５２１〜５２　ｉ　−！　
、　５２　ｉ　＋　５２　＠＋ｓの出力はすべてルベル
となる。これにより複数のインバータ５３．〜５３　ｉ
＋ｔのうち１つのインバータ５３１−、＋　（Ｄ出力が
＾レベルとなり、この結果、１つのｔ、＜Ｏ８）ランジ
スタ５４　ｉ−１がオン状態となる。するとＡ点のレペ
に＋Ａかに源電圧よシも低ドして、インバータ５６の出
力ＦｉＯレベルとなる。

一方、こりとき組１図回路では、第２図回路中０ＮＡＮ
Ｄゲート１２１−１に対応するＮＡＮＤゲー）３２１−
１の出方が０レベルになり、これＫｉｐ５１＜インバー
タ３４ｉ−１の出方がルベルとなる。このとき、上記Ｎ
ＡＮＤゲー）３２１−１に接続場れている制御籾３３１
−ｓにゲートが接続されているＰチャネル！、（Ｏ８）
ランジスタ４３およびインバータ３４ｉ−ｓに接続され
ている制ｍ耐３５１−＋にゲートが接？ｉされているＮ
チャイ・ルＭＯ８）ランジスタ４２がオン状態になるた
め、出力線４０はルベルに設定されまた出力線３６〜３
９．４１は０レベルに設定される。し、九がって、この
ときはアナログ入方慣号Ｉ　Ｎに対応して土酸ビットか
ら順にｒ　ｏ　、　ｏ。

０．０．１．ＯＪとなる６ビツトのディジタル信号が帰
られる。

一方、第１図回−において１つのレベル比較回路１０が
一動作一一こしている場合、たとえば上記正常動作時と
同ａｌ！にインバータ５１１〜５１１−１までの入力信
号がすべてルベルでありかつインバータ６１１−ｔ、５
１１の両人カ信号がθレベルとなっているべきところを
、レベル比較回路１０まが誤動作してインバータ５１１
０人力信号がθレベルとなっている場合には、インバー
タ５３１　、＋に加えてもう１つのインバータ５３□　
の出力もルベルになる。すると２つのＱＣｌ、８）ラン
ジスタ５４Ｂ　　、　５．４１−ｔが同時にオン状態と
なり、このときインバータ５６０出力はルベルになる。

こ２のとき、第１凶回路Ｖσおいて前記制御線３３．１
−１．３５１−１にそれぞれのゲートが接続されたＰチ
ャネルＶＯ８トランジスタ４ｇおよびＮチャネルＭＯ８
）ランジスタ４２の他に新たにｔ１５１ＪＩＫｌ＠３３
　＊にそれぞれのゲートが接続されているＰチャネル−
〇８トランジスタ４３もオン状態となるので、この場合
には前記した６ビツトのディジタル信号と、同じ信号が
出力線３６〜４１から帰られる保証はない。

筐た第１図回路において、１つ以上のレベル比較回路１
０が誤ＩＩＩＪＪ作を起こしている場合、ＵＯＳトラン
ジスタ５４鳳〜５４　ｉ＋ｒのうち少なくとも２つ以上
は同時にオン状態となるので、このときもインバータ５
６の出力はルベルとなる。

し九がって、レベル比較回路１０が誤動作を起こしてい
るか否かを判断するためにはインバータ５６の出力をみ
ればよい。この丸め、この回路を集積化して各回路の上
限速度を測定して一定の変換２！！ｉ度を持つように選
別する必要が生じた場合には、上記したように各インバ
ータ５６の出力がルベルになっているかあるいはθレベ
ルになっているかをみればよい丸め、従来のような高温
のアナログ処理装置は不要である。この結果、上記選別
に要するコストは極めて安価なものとなシ、したがって
製造コストも大１陽に低下せしめることができる。

また、上記選別を行なう場合、各回路において各インバ
ータ５Ｓから出力されるディジタル値を確認するのみで
よいので、ウェハー状態の萱まで各上限速度を測定する
ことができる。

さらにまた、製品化された場合であっても、各インバー
タ５６からの出力をみればその内部のレベル比較回路１
０が誤動作を起こしているか台かを量率に判断すること
ができる。

なお、第２図に２いて、インバータ６１．〜５１　ｉｔ
ｓ　、　ＮＡＮＤゲート５２．〜５２　ｉ＋１およびイ
ンバータ５３．〜５Ｊ　ｉ＋１からなる回路は、第１区
回路におけるインバータ３１１〜３１１＋ｒ、３２１〜
３３　ｉ＋１　ｊ？よびインバータ３４、〜３４　ｉｔ
ｓからなる回路と同僚の構成になっているために、第１
図回路における各インバータ３４．〜３４１十ｓの出力
を第２図回路の、４ｉＪＯ８）ランジスタロ４１〜５４
１＋＋　＋Ｚ）ゲートに供給するようにしてもよい。

・第３区はこの発明の他の実施Ｎｏ回路構成図であり、
上記第２図回路に対応している。

この実ｍ　ｐａｊａｔ路では前記Ａ点のレベル７人を検
出する手段として、抵抗６　ｉｔｓチャネルＶＯ８）ラ
ンジスタロ２からなり一定レベルＶ　Ｒ１４Ｆを発生す
る一定レベル発生回路りおよＵ　コノＬ／ベルＶＨＲＦ
とＡ点のレベル７人とを比較するコンパレータ６４を用
いるようにした本のである。そして上記一定レベル’／
ＲＩＩＦ　　は前記複数のＭＯＢ）ランジスタ５４．〜
１５４１＋１のうち１つがオン状態となったときのＡ点
のレベルＶへよ゛りも小さくかつ２つ以上がオン状態と
なったときのレベルよりも大きく設定されている。

なお、仁の実施列回路の場合にも複数の各Ｍ０８）ラン
ジスタ５４１〜５４１＋１のゲートに前記第１図回路に
おける複数の各インバータ３４１〜３４１＋１の出力を
供給するようにでき、この場合にはインバータ５１．〜
！１１１＋１１ＮＡＮＤゲート５２１〜５２１＋寡およ
びインバータ５３．　〜５３　ｉｔｓは省略することが
できる。

第４図はこの発明のさらに他の実ＩＩＩＡ岡の回路構成
図である。この回路ではＰチャネルＭＯ８トランジスタ
７１．’／２を負荷ＭＯ８としかつゲートに畷源電圧が
供給されていて常にオン状態に設定されているＮチャネ
ルＭＯ８）ランジスタ１３を一方の駆動ＭＯ８とする差
動増幅回路７４の他方の駆動ＶＯ８として、住いに並伺
接続され前記複数の各インバータ３４．〜Ｊ　４１＋１
または各インノ（−タ５３．〜５３１＋鳳の出力がゲー
トに供給されるａ数ＯＮチャネル！、（Ｏ８）ランジス
タフ５．〜７５　ｉｔｓを設け、かつＭＯＳ）ランジス
タフ２．７３の接続点レベルをバッファ回路７６で検出
するようにしたものである。そして、いま１つのＮチャ
ネルＭ○Ｓトランジスタ７５のｆｍイ直をｆｍＸ、Ｎチ
ャネルＭＯ８）ランジスタ１３０ｆｍ値を９ｍ８とする
とｆｍｘ　（ｆｍｓ　（２ｆｍｘの関係が成立するよう
に６１ｍ値が設定されている。

この回路では、複数の１Ｏ８）ランジスタフ５、〜７５
　ｉ＋１のうち１つがオン状態となるような場合、ＭＯ
Ｓ）ランジスタ１３に流れる電流が大きなものとなり、
ＭＯＳ）ランジスタフ２と７３の接続点レベルはより接
地レベルに近すき、このレベルを検出するバッファ回路
７６の出力θレベルになる。またＭＯＳ）ランジスタ１
５１〜７５　ｉ＋３のうち２つ以上がオン状態になると
、今度はｕ０８）ランジスタ１３に流れる電流が小さな
ものとなり、この結果、μ０８トランジスタ１２と１３
の接続点レベルが胤綜レベルに近ずいてバッファ回路７
６の出力はルベルに反転する。

このように上記谷実施例では第１図に示す従来の並夕１
ｊ形）ＪＤ変供回路に第２図ないし第４図に示すいずれ
かの誤動作検出用の回路を付加したことによって当初の
目的を達成しているものである。

なお、この発明は上ｓｃ！各実施例に限定されるもので
はなく個々の変形が可能である。たとえば各レベル比較
回路１０は供給される基準レベルの方がアナログ入力信
号レベルよりも大きい時にルベルの信号を出力する場合
について説明しだが、これはその逆のレベルを出力する
ような構成にしてもよい。そしてこの場合にはレベル比
較回路１０の出力が０レベルからルベルに変化し九とこ
ろを検出し、この検出状態の数に厄じて誤動作している
か否かを示すゲイジタル信号を優るようにすればよい。

さらに上ｄ己実施−〇では、各インバータ５１゜〜５１
　ｉ＋１と２人力の一？！ｒＮＡＮＤゲート５ｚ。

〜５２ｉ＋１それぞれからなる回路によって、隣接して
いる２つの基準レベルが供給式れている各２つを１組と
するレベル比較回路それぞれの出力状態が相異なってい
るか台かを検出し、この検出結束によって前記ＭＯ８）
ランジスタルかめるいくつかの数の４準レベルの範囲内
にさまれている場合、あるいはレベル比較回路ｌＯが誤
動作することによシアナログ入力信号レベルがこのいく
つかの数の基準レベルの範囲内に含まれている状態に相
当する場合のそれぞれの場合におけるいくつかのレベル
比較回路１０の特定の出力状態を検、・出：□し、この
検出数に応じた畝だけｕＯ８）ランジスタ５４をオン状
態にすれはよい。たとえば第５図に示すように、最も大
きな基準レベルが供給されているレベル比較回路１０と
この基準レベルに隣接し、との基準レベルよりも小さな
基準レベルが供給されているレベル比較回路１０の出力
が共にルベル（“１”　）であり、次に大きな基準レベ
ルが供給されているレベル比較回路１０の出力が０レベ
ル（”０”　）であることを検出する３人力のＮＡＮＤ
ゲート８１によって、３つのレベル比較回路１０の出力
の特定状１ｉ！Ｉ　（＠１”　、　＠１＠、　＠０”の
状Ｍ）を検出し、このＮＡＮＤゲート８１の出力でｒｍ
記Ｍ０８トランジスタ５４１−５４１４１のうちの１つ
を制御するようにしてもよい。

また、酌紀第１図に示すディジタル信号発生回路３０の
構成もこれに限定されるものではなく、たとえば２人力
のＮＡＮＤゲート３２１〜３２１＋１の代りに３人力の
ものを用いるような構成のものでもよいことはもちろん
である。

以上説明したよ″・１うにこの発明によれば、レベルが
近接しているいくつかの基準レベルそれぞれとアナログ
入力信号レベルとを比較するレベル比較手段の２つ以上
をそれぞれ１組にし、各組のレベル比較手段における特
定の出力状態を慣出し、特定の出力状態にあるレベル比
較手段の組のりに対応してディジタル値を出力するよう
にしたので、４横化した場合に製造段階においてに侠速
度の上限が各編に判定でき、特にウェハー状態での判定
が０Ｔ能でめシ、また製造コストが安価であり、かつ製
品化されて寮際に便用されている時に誤動作を起こして
いるか否かを藺薬に判断することができる並１ｉｌｌ形
アナログーディジタル度遺回路を提供することができる
。

【図面の簡単な説明】

第１図は従来の並ダ１ｊ形アナログーディジタルｆ挨回
路の構成図、第２図はこの発明の一実施５１Ｊの回路構
成図、絹３図はこの発明の他の実施レリの回路構成図、
第４図はこの発明のさらに他の実２１ＩＩｌ−ＪのＰｌ
回路構成図第５図はこの発明の異なる他の実施例の回路
構成図である。 １０・・・レベル比較回路、３０・・・ディジタル信号
発生回路、５１，５３．５６・・・インバータ、５２　
・・・　ＮＡ　　　ＮＤ　　ゲ　−　ト　、　　５４，
７Ｊ、Ｆ！。 １５・・・Ｍ０８トランジスタ、５５・・・抵抗、６Ｓ
・・・一定レベルｌ［ｕ、ｅ　４・・・コンパレータ、
７６・・・バッファ回路。

Claims (1)

1. 【特許請求の範囲】 １１ルベルの異なるｎ　１１Ｊの基準レベルそれぞれと
   アナログ入力信号レベルとを並列的に比較するｎ個のレ
   ベル比較手段およびこれらｎ−のレベル比較手段の比較
   幀来に応じて前記アナログ入力信号レベルに対応するデ
   ィジタル信号値を出力する手段を儂えた並タ１ｊ形アナ
   ログーディジタル！僕回路において、レベルが近接して
   いる上記ｍ１固（ｍ（ｎ　）の基準レベルそれぞれと上
   記アナログ入力信号レベルとを比較するｍ　ｌ１ｍを１
   組とする上記レベル比較手段の出力の特定の状態を検出
   する検出手段と、上記検出手段においてレベル比較手段
   の出力が上記特定の状態にあるレベル比較手段の組の数
   に対応したディジタル値を出力する出力手段とを具備し
   たことを特徴とする並夕１」形アナログーディジタル変
   換回路。 （■前記構出手段は、上記アナログ入力信号レベルが上
   記ｍ個の基準レベルの範囲内に含まれている場合および
   これに相当する場合の上記ｍ個を１組とするレベル比較
   手段の出力状態を前記検出すべき特定の状態とじ九特許
   請求の範囲第１墳に記載の並列形アナログーディジタル
   ｆ換回路。 （３）前記出力手段は、１回のアナログ−ディジタル置
   換に際して出力が特定状態にあるレベル比較手段の組の
   数が１つの場合には非誤動作を示すディジタル値を出力
   し、出力が特定状態にあるレベル比較手段の組の数が２
   つ以上の場合には誤動作を示すディジタル値を出力する
   ようにし九％軒請求の範囲第１項に記載の並列形アナロ
   グーディジタル変換回路。 ＋４１　ＩＩＩ＆横出手段は、前記２個の基準レベルそ
   れぞれと前記アナログ入力信号レベルとを比較する２１
   １を１組とする前記レベル比較手段の出力が丸いに相異
   なる状態を検出するようにした特許請求の範囲第１項に
   記載の並列形アナログーデイジタルｆ換回路。