JP2776935B2 - 可変遅延回路並びにその回路を用いたタイミング発生装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路、並びに、その装置に係り、特に、
遅延回路の故障診断が容易でLSI化に適した遅延回路並
びにその回路を用いたタイミング発生装置に関する。

〔従来の技術〕

従来の可変遅延回路は、エヌ・ティー・ティー，アー
ル・アンド・ディ．ヴォル.38,ナンバー5,（1989）第53
7頁から第546頁（NTTR ＆ D Vol.38 No.5（1989）PP537
−546）に記載のように、デジタル信号を入力する差動
対トランジスタと、そのトランジスタ対のコレクタ側に
設けた負荷抵抗と、この負荷抵抗での電圧変動を出力す
るエミッタフォロワと、エミッタフォロワのエミッタに
付加されるトランジスタ接合容量により構成される。遅
延要素となるトランジスタ接合容量を重みずけした遅延
回路を任意に選択することで希望の遅延時間を得るもの
である。この遅延回路では、遅延要素がトランジスタ接
合容量であるため、このトランジスタの故障による信号
遅延エラーの検出は遅延回路を実動作させ正確に遅延時
間の変化量を測定する必要が生じる。

〔発明が解決しようとする課題〕

上記従来技術は、遅延要素がトランジスタ接合容量で
あるため、遅延要素が正常に形成されているかどうかの
良否判定を行うことが難しい。そこで遅延回路の全ての
設定値において、遅延時間の変化量を測定しなければな
らない。一般に、遅延時間の変化量の測定は、タイム・
インターバル・カウンタで基準信号との時間差を測定す
るが、何回かの平均をとって測定値とするため測定に多
大の時間を要する。また、市販のテスタではタイミング
分解能が低いため、この遅延回路を内蔵したICの良品選
別を正確に行ない得ない欠点がある。

本発明の目的は、可変遅延回路の遅延要素を入力容量
制御差動ゲートによって構成し、この入力容量制御差動
ゲートの出力を観測する手段を設けることにより、遅延
要素の不良による遅延回路の故障を遅延時間を測定する
ことなく、容易に検出できる可変遅延回路、並びに、そ
の回路を用いたタイミング発生装置を提供することにあ
る。

〔課題を解決するための手段〕 上記目的を達成するために、本発明では入力信号を入
力差動ゲートに入力し、その正極、及び、負極出力の両
方に一個以上の入力容量制御差動ゲートと、出力差動ゲ
ートに入力し、遅延要素である入力容量制御差動ゲート
の電流源をオン・オフ制御して、入力差動ゲートの出力
端の寄生容量を変化させ、信号の伝搬時間を変えること
ができる遅延回路において、入力容量制御差動ゲートの
出力を選択回路に入力し、その出力を観測することによ
り、入力容量制御差動ゲートの故障を検出する手段を設
けたものである。

具体的には、入力信号を入力する入力差動ゲートと、
前記入力差動ゲートの出力に接続する出力差動ゲート
と、前記入力差動ゲートの出力に接続する入力容量が制
御可能な複数個の入力容量制御差動ゲートと、前記複数
個の入力容量制御差動ゲートのうちのいずれかの出力を
選択する選択回路とを備えたものである。

もしくは、入力信号を入力する入力差動ゲートと、前
記入力差動ゲートの出力に接続する出力差動ゲートと、
前記入力差動ゲートの出力に接続する入力容量が制御可
能な複数個の入力容量制御差動ゲートと、前記複数個の
入力容量制御差動ゲートのうち実質的に同一の制御信号
を入力する第一、第二の入力容量制御差動ゲートであっ
て前記入力差動ゲートの正極出力に接続する第一の入力
容量制御差動ゲートの出力と前記入力差動ゲートの負極
出力に接続する第二の入力容量制御差動ゲートの出力と
を論理和するORゲートとを備えたものである。

もしくは、基準信号発生器と、前記基準信号発生器の
出力を計数するカウンタと、前記カウンタの計数終了信
号を入力信号とする入力差動ゲートと、前記入力差動ゲ
ートの出力に接続する出力差動ゲートと、前記入力差動
ゲートの出力に接続する入力容量が制御可能な複数個の
入力容量制御差動ゲートと、前記複数個の入力容量制御
差動ゲートのうちのいずれかの出力を選択する選択回路
とを有する可変遅延回路とを備えたものである。

もしくは、基準信号発生器と、前記基準信号発生器の
出力を計数するカウンタと、前記カウンタの計数終了信
号を入力信号とする入力差動ゲートと、前記入力差動ゲ
ートの出力に接続する出力差動ゲートと、前記入力差動
ゲートの出力に接続する入力容量が制御可能な複数個の
入力容量制御差動ゲートと、前記複数個の入力容量制御
差動ゲートのうち実質的に同一の制御信号を入力する第
一、第二の入力容量制御差動ゲートであって前記入力差
動ゲートの正極出力に接続する第一の入力容量制御差動
ゲートの出力と前記入力差動ゲートの負極出力に接続す
る第二の入力容量制御差動ゲートの出力とを論理和する
ORゲートとを備えたものである。

また、これを用いて、基準信号発生器と、前記基準信
号発生器の出力を計数するカウンタと、前記カウンタの
計数終了信号を入力信号とする入力差動ゲートと、前記
入力差動ゲートの出力に接続する出力差動ゲートと、前
記入力差動ゲートに接続する入力容量が制御可能な入力
容量制御差動ゲートと、前記入力容量制御差動ゲートの
出力を選択する選択回路から成る可変遅延回路とを備え
たタイミング発生装置を提供する。

〔作用〕

上記可変遅延回路の入力容量制御差動ゲート出力は選
択回路に入力されており、選択回路の選択信号を切り替
えることにより、任意の入力容量制御差動ゲートの出力
を選ぶことができるので、それぞれの入力容量制御差動
ゲートの故障診断ができ、この可変遅延回路をタイミン
グ発生装置に用いることができる。

〔実施例〕

以下に、本発明の実施例を第１図ないし、第４図によ
り説明する。

第１図は本発明による診断機能を設けた可変遅延回路
の一実施例のブロック図である。第１図において、可変
遅延回路は入力信号1a,1bを入力する入力差動ゲート10a
と、入力差動ゲート10aと、入力差動ゲート10aの出力信
号2a,2bを入力して出力信号3a,3bを出力する出力差動ゲ
ート10bと、入力差動ゲート10aの出力信号2a,2bを入力
して制御信号4,5により制御される入力容量制御差動ゲ
ート11a〜11c、12a〜ｃと、入力容量制御差動ゲートの
出力信号6c、7c、8cを出力する選択回路13とから構成さ
れる。

第１図における遅延回路の動作を第２図を用いて説明
する。第２図のa,b,cは第１図の入力信号1a,1bと、入力
差動ゲート10aの出力信号2a,2bと、出力差動ゲート10b
の出力信号3a,3bの動作波形図である。

先ず、制御信号4,5が“L"レベルとした場合には、第
２図のａに示す波形の入力信号1a,1bが入力差動ゲート1
0aに入力されると、入力差動ゲート10aの出力信号2a,2b
は第２図のｂの実線で示す波形となる。この出力信号2
a,2bが出力差動ゲート10bに入力され、第２図のｃの実
線で示す波形の出力信号3a,3bが得られる。次に、制御
信号４が“H"レベルとした場合には、入力容量制御差動
ゲート11a,12aの入力端の容量が増加する。従って、入
力差動ゲート10aの出力信号2a,2bの波形は入力容量制御
差動ゲート11a,12aの入力容量が増加した分だけ余分に
充放電するため、第２図のｂの破線で示す波形となる。
この出力信号2a,2bが出力差動ゲート10bに入力され、第
２図のｃの破線で示す波形の出力信号3a,3bが得られ
る。このように入力差動ゲート10aの出力信号2a,2b及び
出力差動ゲート10bの出力信号3a,3bの波形は入力容量制
御差動ゲート11a,12aの入力容量が変化することによっ
てスルーレートが変わり、出力信号2a,2b、及び、3a,3b
の波形の交点が時間的にずれるため、入力信号1a,1bか
ら出力信号3a,3bまでの伝播時間が変わっても遅延時間
を制御することができる。

次に、遅延要素となる入力容量制御差動ゲートの故障
診断の方法について説明する。ここで、選択回路13は、
選択信号９により入力信号6aと6b,7aと7b,8aと8bをそれ
ぞれ診断出力信号6c,7c,8cに選択するものとする。先
ず、入力容量制御差動ゲート11a,11b,11cを診断する場
合は、選択信号９を制御することにより、入力容量制御
差動ゲート11a,11b,11cの出力信号6a,7a,8aを、それぞ
れ、診断出力信号6c,7c,8cに出力させる。入力差動ゲー
ト10aの出力信号2bが“L"レベルとなるように入力信号1
aを“H"レベルとし、制御信号4,5を“L"レベルに設定す
る。このとき、選択回路13の診断出力信号6c、7c、8cが
“L"レベルであることを確認する。もし、診断出力信号
6c、7c、8cが“H"レベルであったならば、入力容量制御
差動ゲート11a,11b,11cは出力“H"固定故障であること
が分かる。同様に、入力容量制御差動ゲート11a〜c,12a
〜ｃの入力である入力差動ゲート10aの出力信号2a,2b、
及び、制御信号4,5を変化させ故障診断を行う。

第３図は入力容量制御差動ゲートの診断の他の実施例
を示すブロック図である。第３図において、可変遅延回
路は入力信号1a,1bを入力する入力差動ゲート10aと、入
力差動ゲート10aの出力信号2a,2bを入力して出力信号3
a,3bを出力する出力差動ゲート10bと、入力差動ゲート1
0aの出力信号2a,2bを入力して制御信号4,5により制御さ
れる入力容量制御差動ゲート11a〜c,12a〜ｃと、入力容
量制御差動ゲート11a〜c,12a〜ｃの出力信号6aと6b,7a
と7b,8aと8bを入力し、診断出力信号6c,7c,8cを出力す
る論理和ゲート14a〜ｃより構成される。第３図の入力
容量制御差動ゲート11a,12aの診断方法について説明す
る。まず、制御信号４を“L"レベルとした場合には、入
力差動ゲート11aの出力信号2a,2bが“H"レベルまたは
“L"レベルのどちらであっても、入力容量制御差動ゲー
ト11a,12aの出力信号6a,6bは、共に“L"レベルとなり論
理和ゲート14aの診断出力信号6cは“L"レベルとなる。
ここで、かりに入力容量制御差動ゲート11aが出力“H"
レベル故障であったとすると、入力容量制御差動ゲート
11aの出力信号6aは“H"レベルとなり、診断出力信号6c
も“H"レベルとなる。即ち、入力容量制御差動ゲートの
入力に対す論理出力が誤りとなり、誤動作していること
が分かる。従って、診断出力信号6cを観測することによ
り、入力容量制御差動ゲート11a,12aのどちらか、ある
いは、両方の出力“H"レベル固定故障であることが確認
できる。

入力容量制御差動ゲート11a,12aの両方共が“H"レベ
ル固定故障であれば、制御信号４による遅延時間の制御
が行えない。また、どちらか一方の“H"レベル故障であ
れば、入力差動ゲート10aの出力信号2a,2bのどちらか一
方のみが遅延するため、正常な動作は行われない。次
に、制御信号４を“H"レベルとし、入力差動ゲート10a
の入力信号1aを“H"レベルとした場合には、入力差動ゲ
ート10aの出力信号2aは“H"レベルとなり、入力容量制
御差動ゲート12aの出力信号6bは“H"レベルとなる。ま
た、このとき、入力差動ゲート10aの入力差動ゲート10a
の出力信号2bは“L"レベルであるから、入力容量制御差
動ゲート11aの出力信号6aは“L"レベルとなる。ゆえ
に、論理和ゲート14aの診断出力信号6cは“H"レベルと
なる。ここで、かりに入力容量制御差動ゲート12aが出
力“L"レベル固定故障であるとすると、論理和ゲート14
aの診断出力6cは“L"レベルとなるため、入力容量制御
差動ゲート12aの出力“L"レベル固定故障が判別でき
る。同様に、制御信号４を“H"レベルとし、入力差動ゲ
ート10aの入力信号1aを“L"レベルとした場合には入力
容量制御差動ゲート11aの出力“L"レベル固定故障を判
別できる。

上記実施例では、入力容量制御差動ゲート11a〜ｃ、1
2a〜ｃの正極、負極それぞれ一対で説明したが、その固
有によって本発明は制限されるものではなく、複数の入
力容量制御差動ゲートを用いた可変遅延回路の故障診断
が可能である。

第４図は本発明による可変遅延回路を用いたタイミン
グ発生装置の一実施例を示すブロック図である。第４図
において、タイミング発生装置は、基準クロック15aを
作成するシンセサイザ15と、シンセサイザ15の基準クロ
ック15aを計数するカウンタ16,17とカウンタ16,17の計
数終了信号16a,17aを、それぞれ、基準クロックの一周
期内でアナログ的に遅延する遅延回路18,19と遅延回路
内の入力容量制御差動ゲート出力信号18c,19cを選択す
る選択回路20とから構成される。この構成で、シンセサ
イザ15により作成した基準クロック15aをカウンタ18,19
で計数して、計数終了信号16a,17aを出力する。可変遅
延回路18,19はカウンタ16,17の計数終了信号16a,17aを
基準クロック15aの一周期内でアナログ的に遅延した信
号設定信号18b,19bに従ってタイミング信号18a,19aとし
て出力する。本実施例によれば、入力容量制御差動ゲー
トを可変遅延回路の遅延要素とし、その出力を観測して
いるため、遅延要素の故障による遅延時間エラーを遅延
時間を正確に測定することなく検出することができる。

〔発明の効果〕

本発明によれば、遅延回路の遅延要素の故障を簡単な
論理試験のみで診断できるので、遅延回路の遅延要素の
不良による遅延回路の故障を容易に検出できる。

【図面の簡単な説明】

第１図は本発明による故障診断回路を設けた可変遅延回
路の一実施例のブロック図、第２図は第１図による遅延
時間の変化を示す動作波形図、第３図は他の実施例の故
障診断による可変遅延回路のブロック図、第４図は本発
明によるタイミング発生装置のブロック図である。 10a……入力差動ゲート、10b……出力差動ゲート、11a
〜c,12a〜ｃ……入力容量制御差動ゲート、13……選択
回路、14a〜ｃ……論理和ゲート、15……シンセサイ
ザ、16,17……カウンタ、18,19……可変遅延回路、20…
…選択回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】入力信号を入力する入力差動ゲートと、前
   記入力差動ゲートの出力に接続する出力差動ゲートと、
   前記入力差動ゲートの出力に接続する入力容量が制御可
   能な複数個の入力容量制御差動ゲートと、前記複数個の
   入力容量制御差動ゲートのうちのいずれかの出力を選択
   する選択回路とを備えたことを特徴とする可変遅延回
   路。
2. 【請求項２】入力信号を入力する入力差動ゲートと、前
   記入力差動ゲートの出力に接続する出力差動ゲートと、
   前記入力差動ゲートの出力に接続する入力容量が制御可
   能な複数個の入力容量制御差動ゲートと、前記複数個の
   入力容量制御差動ゲートのうち実質的に同一の制御信号
   を入力する第一、第二の入力容量制御差動ゲートであっ
   て前記入力差動ゲートの正極出力に接続する第一の入力
   容量制御差動ゲートの出力と前記入力差動ゲートの負極
   出力に接続する第二の入力容量制御差動ゲートの出力と
   を論理和するORゲートとを備えたことを特徴とする可変
   遅延回路。
3. 【請求項３】基準信号発生器と、 前記基準信号発生器の出力を計数するカウンタと、 前記カウンタの計数終了信号を入力信号とする入力差動
   ゲートと、前記入力差動ゲートの出力に接続する出力差
   動ゲートと、前記入力差動ゲートの出力に接続する入力
   容量が制御可能な複数個の入力容量制御差動ゲートと、
   前記複数個の入力容量制御差動ゲートのうちのいずれか
   の出力を選択する選択回路とを有する可変遅延回路とを
   備えたことを特徴とするタイミング発生装置。
4. 【請求項４】基準信号発生器と、 前記基準信号発生器の出力を計数するカウンタと、 前記カウンタの計数終了信号を入力信号とする入力差動
   ゲートと、前記入力差動ゲートの出力に接続する出力差
   動ゲートと、前記入力差動ゲートの出力に接続する入力
   容量が制御可能な複数個の入力容量制御差動ゲートと、
   前記複数個の入力容量制御差動ゲートのうち実質的に同
   一の制御信号を入力する第一、第二の入力容量制御差動
   ゲートであって前記入力差動ゲートの正極出力に接続す
   る第一の入力容量制御差動ゲートの出力と前記入力差動
   ゲートの負極出力に接続する第二の入力容量制御差動ゲ
   ートの出力とを論理和するORゲートとを備えたことを特
   徴とする可変遅延回路。