JPH0352692B2 - - Google Patents
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- JPH0352692B2 JPH0352692B2 JP58247652A JP24765283A JPH0352692B2 JP H0352692 B2 JPH0352692 B2 JP H0352692B2 JP 58247652 A JP58247652 A JP 58247652A JP 24765283 A JP24765283 A JP 24765283A JP H0352692 B2 JPH0352692 B2 JP H0352692B2
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- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 5
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- 230000005856 abnormality Effects 0.000 description 1
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- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/002—Switching arrangements with several input- or output terminals
- H03K17/005—Switching arrangements with several input- or output terminals with several inputs only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
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- Nonlinear Science (AREA)
- Power Engineering (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動形論理回路に係り、特に差動形ゲ
ート論理回路の各入力信号のうち、任意入力信号
のみをセレクトして出力するのに好適な差動形論
理回路に関する。
ート論理回路の各入力信号のうち、任意入力信号
のみをセレクトして出力するのに好適な差動形論
理回路に関する。
電子計算機等において、コモンモードノイズの
影響をなくすためしきい値のない差動形ゲート論
理回路が用いられている。第１図は固定しきい値
のある通常ゲート論理回路としきい値のない差動
形ゲート論理回路の動作を示す図で、同図ａはし
きい値のある通常ゲートの動作を示すものであ
り、図示するようなクロツクパルスＣ１が通常ゲ
ートを通ると、しきい値pdをこえた部分でゲー
トは作動し、パルスＣ２を出力する。ところが、
クロツクパルスＣ１の立上り近辺でコモンモード
ノイズCnが発生するとクロツクパルスＣ１の立
上りに影響を与え、点線Ｃ３のようなパルスとな
り、ゲートの出力パルスも点線Ｃ４で示すように
なる。その結果パルスＣ２よりもその立上りが速
くなる。ところが、差動形ゲート論理回路では第
１図ｂに示すように、クロツクパルスＣ１の立上
り近辺にコモンモードノイズCnが発生し、クロ
ツクパルスＣ１の立上りが点線Ｃ３に示すように
変形したとしても、クロツクパルスの相補パルス
Ｃ１も点線Ｃ５のように変形するため、点線Ｃ３
とＣ５の交差する時刻は影響されず、差動形ゲー
ト論理回路からは常に一定の出力パルスＣ６が出
力される。
影響をなくすためしきい値のない差動形ゲート論
理回路が用いられている。第１図は固定しきい値
のある通常ゲート論理回路としきい値のない差動
形ゲート論理回路の動作を示す図で、同図ａはし
きい値のある通常ゲートの動作を示すものであ
り、図示するようなクロツクパルスＣ１が通常ゲ
ートを通ると、しきい値pdをこえた部分でゲー
トは作動し、パルスＣ２を出力する。ところが、
クロツクパルスＣ１の立上り近辺でコモンモード
ノイズCnが発生するとクロツクパルスＣ１の立
上りに影響を与え、点線Ｃ３のようなパルスとな
り、ゲートの出力パルスも点線Ｃ４で示すように
なる。その結果パルスＣ２よりもその立上りが速
くなる。ところが、差動形ゲート論理回路では第
１図ｂに示すように、クロツクパルスＣ１の立上
り近辺にコモンモードノイズCnが発生し、クロ
ツクパルスＣ１の立上りが点線Ｃ３に示すように
変形したとしても、クロツクパルスの相補パルス
Ｃ１も点線Ｃ５のように変形するため、点線Ｃ３
とＣ５の交差する時刻は影響されず、差動形ゲー
ト論理回路からは常に一定の出力パルスＣ６が出
力される。
第２図は差動形ゲートによるオア回路の一例を
示す図である。図示するように、差動形ゲート
１，２の正負出力同士をワイヤードアンド４とワ
イヤードオア３の結線論理で差動形オア回路が構
成される。しかしながら、上記従来のこのような
差動形オア回路では、Ａ入力またはＢ入力のどち
らか一方を選択してＹ出力に出すには、非選択入
力側を停止しなければならないという欠点があつ
た。
示す図である。図示するように、差動形ゲート
１，２の正負出力同士をワイヤードアンド４とワ
イヤードオア３の結線論理で差動形オア回路が構
成される。しかしながら、上記従来のこのような
差動形オア回路では、Ａ入力またはＢ入力のどち
らか一方を選択してＹ出力に出すには、非選択入
力側を停止しなければならないという欠点があつ
た。
本発明は上述の点にかんがみてなされたもの
で、多入力信号を選択するのに、非選択側の入力
信号を停止しなくても可能な差動形オア回路等の
差動形論理回路を提供することを目的とする。
で、多入力信号を選択するのに、非選択側の入力
信号を停止しなくても可能な差動形オア回路等の
差動形論理回路を提供することを目的とする。
差動形ゲートは、正負１対の入力ピン間の電位
差により出力が決まるようになつており、非しき
い値差動形論理回路であるため、固定しきい値を
有する通常のゲートのように、多入力ピンを非選
択信号入力と選択信号入力に分けて使用すること
ができない。そこで、本発明は、非選択信号が入
る差動形ゲートとは別に、固定しきい値を持つ通
常ゲートを選択信号用ゲートとして用意し、この
選択信号用ゲートで差動形ゲートの任意の出力を
抑止するようにしたものである。
差により出力が決まるようになつており、非しき
い値差動形論理回路であるため、固定しきい値を
有する通常のゲートのように、多入力ピンを非選
択信号入力と選択信号入力に分けて使用すること
ができない。そこで、本発明は、非選択信号が入
る差動形ゲートとは別に、固定しきい値を持つ通
常ゲートを選択信号用ゲートとして用意し、この
選択信号用ゲートで差動形ゲートの任意の出力を
抑止するようにしたものである。
以下、本発明の一実施例を図面に基づいて説明
する。
する。
第３図は幅広入力パルスを決められたパルス幅
に微分して出力するパルス幅設定回路を示す図、
第５図はその作動を示すタイミングチヤート図で
ある。第３図において、１と２は差動形ゲート、
７と８は固定しきい値を持つ通常のゲート、９と
１０は遅延素子である。入力信号Ｘは、第１差動
ゲート１の非反転入力ピンＡと遅延素子９の入力
側に加えられる。遅延素子９の出力は、第２差動
ゲート２の反転入力ピンに接続する。入力信号
Ｘの相補信号である入力信号は、前記と同様
に、第１差動ゲート１の反転入力ピン、およ
び、遅延素子９と同じ遅延時間を持つた遅延素子
１０を経由して、第２差動ゲート２の非反転入力
ピンＢに接続する。
に微分して出力するパルス幅設定回路を示す図、
第５図はその作動を示すタイミングチヤート図で
ある。第３図において、１と２は差動形ゲート、
７と８は固定しきい値を持つ通常のゲート、９と
１０は遅延素子である。入力信号Ｘは、第１差動
ゲート１の非反転入力ピンＡと遅延素子９の入力
側に加えられる。遅延素子９の出力は、第２差動
ゲート２の反転入力ピンに接続する。入力信号
Ｘの相補信号である入力信号は、前記と同様
に、第１差動ゲート１の反転入力ピン、およ
び、遅延素子９と同じ遅延時間を持つた遅延素子
１０を経由して、第２差動ゲート２の非反転入力
ピンＢに接続する。
第１差動ゲート１と第２差動ゲート２の各反転
出力は、ワイヤードアンド４の結線論理をとつた
後、反転出力ピンへ接続する。
出力は、ワイヤードアンド４の結線論理をとつた
後、反転出力ピンへ接続する。
第１差動ゲート１の非反転出力は、相補出力を
確保するために、第１通常ゲート７のNOR側出
力とワイヤードアンド５の結線論理をとる。同様
に第２差動ゲート２の非反転出力は、第２通常ゲ
ート８のNOR側出力とワイヤードアンド６の結
線論理をとり、さらに前記第１差動ゲート１の結
線論理であるワイヤードアンド５と、ワイヤード
オア３の結線論理をとつた後、非反転出力ピンＹ
へ接続する。
確保するために、第１通常ゲート７のNOR側出
力とワイヤードアンド５の結線論理をとる。同様
に第２差動ゲート２の非反転出力は、第２通常ゲ
ート８のNOR側出力とワイヤードアンド６の結
線論理をとり、さらに前記第１差動ゲート１の結
線論理であるワイヤードアンド５と、ワイヤード
オア３の結線論理をとつた後、非反転出力ピンＹ
へ接続する。
第３図の詳細回路図を第４図に示す。第４図
中、破線で囲つた部分が第３図の同じく破線で囲
つた部分に対応する。通常ゲート７，８の固定し
きい値はVBBで示される。なお、第４図では、ワ
イヤードアンド４，５，６の出力側にはそれぞれ
エミツタホロワトランジスタが接続されるとして
いる。第１通常ゲート７のOR側出力１１は第１
差動ゲート１の非反転出力および反転出力の論理
レベルを共に“Ｈ”レベルにするためのもので、
第４図に示すように、第１差動ゲート１のカーレ
ントスイツチの共通エミツタ１２から定電流トラ
ンジスタ１３に流れる電流を、第１通常ゲート７
のOR側出力１１側にバイパスさせることで実現
できる。また、第２通常ゲート８のOR側出力
は、第２差動ゲート２の非反転出力および反転出
力の論理レベルを共に“Ｈ”レベルにするための
もので、前記説明と同様である。
中、破線で囲つた部分が第３図の同じく破線で囲
つた部分に対応する。通常ゲート７，８の固定し
きい値はVBBで示される。なお、第４図では、ワ
イヤードアンド４，５，６の出力側にはそれぞれ
エミツタホロワトランジスタが接続されるとして
いる。第１通常ゲート７のOR側出力１１は第１
差動ゲート１の非反転出力および反転出力の論理
レベルを共に“Ｈ”レベルにするためのもので、
第４図に示すように、第１差動ゲート１のカーレ
ントスイツチの共通エミツタ１２から定電流トラ
ンジスタ１３に流れる電流を、第１通常ゲート７
のOR側出力１１側にバイパスさせることで実現
できる。また、第２通常ゲート８のOR側出力
は、第２差動ゲート２の非反転出力および反転出
力の論理レベルを共に“Ｈ”レベルにするための
もので、前記説明と同様である。
次に本実施例の動作を第５図のタイミングチヤ
ートにより説明する。幅広の入力パルスをＸとす
ると、第１差動ゲート１の非反転出力ピンＡには
Ｘと同じパルス波形の入力信号Ａが入力される
（第１差動ゲート１の反転入力ピンにはＸ波形
の相補信号が入力される）。第２差動ゲート２
の非反転入力ピンＢには、入力パルスＸをインバ
ートして遅延素子１０のデイレー時間tdだけ遅延
した信号Ｂが入力される。
ートにより説明する。幅広の入力パルスをＸとす
ると、第１差動ゲート１の非反転出力ピンＡには
Ｘと同じパルス波形の入力信号Ａが入力される
（第１差動ゲート１の反転入力ピンにはＸ波形
の相補信号が入力される）。第２差動ゲート２
の非反転入力ピンＢには、入力パルスＸをインバ
ートして遅延素子１０のデイレー時間tdだけ遅延
した信号Ｂが入力される。
時刻ｔ０〜ｔ１の区間は、第１通常ゲート７、
第２通常ゲート８の入力Ｃ，Ｄは共に“Ｌ”レベ
ルであり、この場合の出力Ｙの波形は、立下り側
が入力パルスＸと同じ波形の信号Ａの立下り側で
決まり、立上り側は信号Ａの立下り側をtd（Tw
＝td＝td2−td1）だけ遅らせた時間で決まる。こ
の場合、当該回路はパルス幅設定回路として動作
する。次に時刻ｔ１〜ｔ２の区間は、第１通常ゲ
ート７の入力Ｃが“Ｈ”レベルとなつているた
め、第１差動ゲート１の出力は抑止され、第２差
動ゲート２の入力信号ＢがそのままＹ出力に取り
出させる。また、ｔ２時刻以降では、第２通常ゲ
ート８の入力Ｄが“Ｈ”レベルとなり、第１通常
ゲート７の入力Ｃが“Ｌ”レベルになるため、今
度は、第１差動ゲート２の出力が抑止され、第１
差動ゲート１の入力パルスＸと同じ信号ＡをＹ出
力に取り出せる。また、第１の通常ゲート７およ
び第２の通常ゲート８の入力を共に“Ｈ”レベル
にすることにより、第１および第２差動ゲート
１，２の出力とも抑止することができる。
第２通常ゲート８の入力Ｃ，Ｄは共に“Ｌ”レベ
ルであり、この場合の出力Ｙの波形は、立下り側
が入力パルスＸと同じ波形の信号Ａの立下り側で
決まり、立上り側は信号Ａの立下り側をtd（Tw
＝td＝td2−td1）だけ遅らせた時間で決まる。こ
の場合、当該回路はパルス幅設定回路として動作
する。次に時刻ｔ１〜ｔ２の区間は、第１通常ゲ
ート７の入力Ｃが“Ｈ”レベルとなつているた
め、第１差動ゲート１の出力は抑止され、第２差
動ゲート２の入力信号ＢがそのままＹ出力に取り
出させる。また、ｔ２時刻以降では、第２通常ゲ
ート８の入力Ｄが“Ｈ”レベルとなり、第１通常
ゲート７の入力Ｃが“Ｌ”レベルになるため、今
度は、第１差動ゲート２の出力が抑止され、第１
差動ゲート１の入力パルスＸと同じ信号ＡをＹ出
力に取り出せる。また、第１の通常ゲート７およ
び第２の通常ゲート８の入力を共に“Ｈ”レベル
にすることにより、第１および第２差動ゲート
１，２の出力とも抑止することができる。
なお、Ａ＝Ｈ、＝Ｌ、Ｂ＝Ｈ、＝Ｌの条件
で、なおかつ、Ｃ＝Ｌ、Ｄ＝Ｌのとき、２つの差
動ゲート１，２の定電流が、同時に１つの負荷抵
抗を流れる。この場合、の出力レベルはＬレベ
ルよりもさらに低下することなるが（第５図参
照）、動作上なんら問題はない。すなわち、本回
路は差動形論理回路であり、のレベルがいくら
低くなつても、後段の論理は、Ｙとにより差動
動作作るため、異常なく動作する。又、が入力
する後段が、固定しきい値（例えばVBB）の通常
ゲートである場合においても、がVBBより低い
限りはどんな値でも、論理的にはＬレベルであ
り、誤動作することはない。なお、第５図で、
ａ，ｂ，ｃのところでは、１つの差動ゲートしか
選択されないので、のレベルがＬレベルよりさ
らに低下することはない。
で、なおかつ、Ｃ＝Ｌ、Ｄ＝Ｌのとき、２つの差
動ゲート１，２の定電流が、同時に１つの負荷抵
抗を流れる。この場合、の出力レベルはＬレベ
ルよりもさらに低下することなるが（第５図参
照）、動作上なんら問題はない。すなわち、本回
路は差動形論理回路であり、のレベルがいくら
低くなつても、後段の論理は、Ｙとにより差動
動作作るため、異常なく動作する。又、が入力
する後段が、固定しきい値（例えばVBB）の通常
ゲートである場合においても、がVBBより低い
限りはどんな値でも、論理的にはＬレベルであ
り、誤動作することはない。なお、第５図で、
ａ，ｂ，ｃのところでは、１つの差動ゲートしか
選択されないので、のレベルがＬレベルよりさ
らに低下することはない。
上記差動形論理回路をパルス幅設定回路として
使用すると、出力パルス幅は、Ｘ入力からＹ出力
までのパスデイレーの差（Tw＝td2−td1）とな
る。この出力パルス幅が数ナノ秒と極めて狭い場
合はオシロスコープ以外の測定器では直接測れな
い。そこで第６図に示すように、差動形論理回路
２１のＹ出力をインターバルカウンタ２２のスト
ツプ端子SPに入力し、Ｘ入力をスタート端子st
に入力して、はじめ通常ゲート７の入力Ｃを
“Ｈ”レベルにし、信号Ｂを選択して時間td２を
測定し、次に通常ゲート８の入力Ｄを“Ｈ”レベ
ルとしてＡ入力（Ｘ入力）を選択して時間td１を
求めると、差動形論理回路２１のパルス幅をtw
＝td2−td1として容易に求めることができる。こ
の場合、入力Ｘのパルス幅はインターバルカウン
タ２２が作動できるパルス幅のパルスでなければ
ならないことは当然である。
使用すると、出力パルス幅は、Ｘ入力からＹ出力
までのパスデイレーの差（Tw＝td2−td1）とな
る。この出力パルス幅が数ナノ秒と極めて狭い場
合はオシロスコープ以外の測定器では直接測れな
い。そこで第６図に示すように、差動形論理回路
２１のＹ出力をインターバルカウンタ２２のスト
ツプ端子SPに入力し、Ｘ入力をスタート端子st
に入力して、はじめ通常ゲート７の入力Ｃを
“Ｈ”レベルにし、信号Ｂを選択して時間td２を
測定し、次に通常ゲート８の入力Ｄを“Ｈ”レベ
ルとしてＡ入力（Ｘ入力）を選択して時間td１を
求めると、差動形論理回路２１のパルス幅をtw
＝td2−td1として容易に求めることができる。こ
の場合、入力Ｘのパルス幅はインターバルカウン
タ２２が作動できるパルス幅のパルスでなければ
ならないことは当然である。
第７図は第３図の差動ゲート１および２の出力
端子の結線論理を入れ替えた場合である。このよ
うに、遅延素子９および１０の接続を入れ替え、
第１差動ゲート１の反転出力と第２差動ゲート２
の非反転出力をワイヤードアンド４′の結線論理
をとつて反転出力ピンへ接続し、また第１差動
ゲート１の非反転出力は第１通常ゲート７の
NOR側出力とワイヤードアンド５の結線論理と
するが、第２差動ゲート２の反転出力は第２通常
ゲート８のNOR側出力とワイヤードアンド６′の
結線論理とし、これらワイヤードアンド５，６′
の結線出力のワイヤードオア３′の結線論理をと
つて非反転出力ピンＹへ接続することで、第３図
と同様な動作が可能になる。
端子の結線論理を入れ替えた場合である。このよ
うに、遅延素子９および１０の接続を入れ替え、
第１差動ゲート１の反転出力と第２差動ゲート２
の非反転出力をワイヤードアンド４′の結線論理
をとつて反転出力ピンへ接続し、また第１差動
ゲート１の非反転出力は第１通常ゲート７の
NOR側出力とワイヤードアンド５の結線論理と
するが、第２差動ゲート２の反転出力は第２通常
ゲート８のNOR側出力とワイヤードアンド６′の
結線論理とし、これらワイヤードアンド５，６′
の結線出力のワイヤードオア３′の結線論理をと
つて非反転出力ピンＹへ接続することで、第３図
と同様な動作が可能になる。
なお、上記実施例では、パルス幅設定回路につ
いて説明したが、差動ゲート形セレクタ回路にも
応用できることは、前記動作説明からも当然であ
る。
いて説明したが、差動ゲート形セレクタ回路にも
応用できることは、前記動作説明からも当然であ
る。
以上説明したように、本発明によれば、相補入
力を１対とした差動ゲートの多入力OR回路で、
出力として取り出す信号を外部より選択できる機
能を持つため、制御用論理は、選択用ゲートを使
用することで可能となり、メインパスは全て差動
ゲート構成で伝送を行うことができ、制御用に通
常ゲートを仲介して伝送する場合に比べ、ノイズ
低減などの本来の差動ゲートの性能の向上が期待
できる。また、制御用に別な論理を組まなくても
よいことから、論理段数の削減、簡略化が計れる
という優れた効果が得られる。
力を１対とした差動ゲートの多入力OR回路で、
出力として取り出す信号を外部より選択できる機
能を持つため、制御用論理は、選択用ゲートを使
用することで可能となり、メインパスは全て差動
ゲート構成で伝送を行うことができ、制御用に通
常ゲートを仲介して伝送する場合に比べ、ノイズ
低減などの本来の差動ゲートの性能の向上が期待
できる。また、制御用に別な論理を組まなくても
よいことから、論理段数の削減、簡略化が計れる
という優れた効果が得られる。
第１図ａ，ｂは固定しきい値を有する通常ゲー
ト論理回路としきい値のない差動形ゲート論理回
路の動作を示すタイミングチヤート図、第２図は
従来の差動形オア回路を示すブロツク回路図、第
３図は本発明の一実施例をなす差動形論理回路を
示すブロツク回路図、第４図は第３図の詳細な回
路図、第５図は第３図の差動形論理回路の動作を
示すタイミングチヤート図、第６図はパルス幅測
定の一例を示すブロツク図、第７図は本発明の他
の実施例をなす差動形論理回路を示すブロツク回
路図である。 １，２……差動形ゲート、３……ワイヤードオ
ア、４，５，６……ワイヤードアンド、７，８…
…通常ゲート、９，１０……遅延素子。
ト論理回路としきい値のない差動形ゲート論理回
路の動作を示すタイミングチヤート図、第２図は
従来の差動形オア回路を示すブロツク回路図、第
３図は本発明の一実施例をなす差動形論理回路を
示すブロツク回路図、第４図は第３図の詳細な回
路図、第５図は第３図の差動形論理回路の動作を
示すタイミングチヤート図、第６図はパルス幅測
定の一例を示すブロツク図、第７図は本発明の他
の実施例をなす差動形論理回路を示すブロツク回
路図である。 １，２……差動形ゲート、３……ワイヤードオ
ア、４，５，６……ワイヤードアンド、７，８…
…通常ゲート、９，１０……遅延素子。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２の差動形ゲート１，２と、前記第
１、第２の差動形ゲートとそれぞれ対応し、固定
しきい値を持つと共に１組の相補出力を有する第
１、第２の通常ゲート７，８とより成り、 各通常ゲートの一方の出力を各差動形ゲートの
出力をハイレベルに抑止するのに用いると共に、
第１の差動形ゲート１の非反転出力を第１の通常
ゲート７の他方の出力とワイヤードアンド結線５
し、第２の差動ゲート２の非反転出力も第２の通
常ゲート８の他方の出力とワイヤードアンド結線
６し、これらワイヤードアンド結線の出力をワイ
ヤードオア結線３して第１の論理出力とし、第１
の差動ゲート１の反転出力と第２の差動ゲートの
反転出力をワイヤードアンド結線４して第２の論
理出力とすることを特徴とする差動形論理回路。 ２ 第１、第２の差動形ゲード１，２と、前記第
１、第２の差動形ゲートとそれぞれ対応し、固定
しきい値を持つと共に１組の相補出力を有する第
１、第２の通常ゲート７，８とより成り、 各通常ゲートの一方の出力を各差動形ゲートの
出力をハイレベルに抑止するのに用いると共に、
第１の差動形ゲート１の非反転出力を第１の通常
ゲート７の他方の出力とワイヤードアンド結線５
し、第２の差動ゲート２の反転出力を第２の通常
ゲート８の他方の出力とワイヤードアンド結線
６′とした後、これらワイヤードアンド結線の出
力をワイヤードオア結線３′して第１の論理出力
とし、第１の差動ゲート１の反転出力と第２の差
動ゲート２の非反転出力をワイヤードアンド結線
４′して第２の論理出力とすることを特徴とする
差動形論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247652A JPS60144022A (ja) | 1983-12-30 | 1983-12-30 | 差動形論理回路 |
| US06/687,765 US4719371A (en) | 1983-12-30 | 1984-12-31 | Differential type gate circuit having control signal input |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247652A JPS60144022A (ja) | 1983-12-30 | 1983-12-30 | 差動形論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60144022A JPS60144022A (ja) | 1985-07-30 |
| JPH0352692B2 true JPH0352692B2 (ja) | 1991-08-12 |
Family
ID=17166667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247652A Granted JPS60144022A (ja) | 1983-12-30 | 1983-12-30 | 差動形論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4719371A (ja) |
| JP (1) | JPS60144022A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821844B2 (ja) * | 1986-05-30 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路 |
| US4999519A (en) * | 1987-12-04 | 1991-03-12 | Hitachi Vlsi Engineering Corporation | Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier |
| US4928024A (en) * | 1988-05-13 | 1990-05-22 | Fujitsu Limited | Referenceless ECL logic circuit |
| US4870301A (en) * | 1988-09-06 | 1989-09-26 | Motorola, Inc. | Differential emitter-coupled-logic bus driver |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157638A (en) * | 1981-03-23 | 1982-09-29 | Mitsubishi Electric Corp | Phase inversion changeover circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3786357A (en) * | 1971-11-30 | 1974-01-15 | Gen Electric | Digital pulse train frequency multiplier |
| US4069429A (en) * | 1976-09-13 | 1978-01-17 | Harris Corporation | IGFET clock generator |
| US4071781A (en) * | 1976-11-15 | 1978-01-31 | Northern Telecom Limited | Pulse duration correction circuit |
| US4171526A (en) * | 1978-10-02 | 1979-10-16 | The United States Of America As Represented By The Secretary Of The Navy | Event mark decoder for use with time code generator |
| JPS58209226A (ja) * | 1982-05-31 | 1983-12-06 | Fujitsu Ltd | セツト回路 |
| JPS592435A (ja) * | 1982-06-29 | 1984-01-09 | Fujitsu Ltd | Ｅｃｌ回路 |
| JPS5925421A (ja) * | 1982-08-03 | 1984-02-09 | Toshiba Corp | 同期式論理回路 |
| US4572967A (en) * | 1982-09-07 | 1986-02-25 | Tektronix, Inc. | Bipolar analog switch |
| US4580066A (en) * | 1984-03-22 | 1986-04-01 | Sperry Corporation | Fast scan/set testable latch using two levels of series gating with two current sources |
| US4641048A (en) * | 1984-08-24 | 1987-02-03 | Tektronix, Inc. | Digital integrated circuit propagation delay time controller |
-
1983
- 1983-12-30 JP JP58247652A patent/JPS60144022A/ja active Granted
-
1984
- 1984-12-31 US US06/687,765 patent/US4719371A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157638A (en) * | 1981-03-23 | 1982-09-29 | Mitsubishi Electric Corp | Phase inversion changeover circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60144022A (ja) | 1985-07-30 |
| US4719371A (en) | 1988-01-12 |
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