JPS592435A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- JPS592435A JPS592435A JP57110619A JP11061982A JPS592435A JP S592435 A JPS592435 A JP S592435A JP 57110619 A JP57110619 A JP 57110619A JP 11061982 A JP11061982 A JP 11061982A JP S592435 A JPS592435 A JP S592435A
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- Japan
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- input signal
- logic
- level
- circuit
- ecl circuit
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（υ 発明の技術分野
本発明性ｆｌ Ｃｌ、 （ｅｍｉｔｔｅｒ ｃｒｍｐｌ
ｅｄ ｌｏｇｉｃ ）回路に関し、特に相補的な入力論
理信号を受けて且つセット入力信号により制御されるＥ
ｃＬ回路に関する０ （２λ 技術の背景 ＥＣＬ回路は差動増幅器を有してなり、高速動作が可能
なことから、近年論理ゲートとしての応用が進んでいる
。その応用の一例としてセント回路付きのＥＣＬ回路が
折案されている。今、ＥＣＬ回路が、ある論理入力信号
の通過又はしゃ所用のゲートとして動作している場合、
その通過又はし中断を択一的に制御するのがセット回路
である〇例えば、セット入力信号＜Ｃ）が論理”Ｌ”の
ときは、論理人力信号（，４）がＥＣＬ回路を通過し、
逆にセット入力信号（Ｃ）が論理“Ｈ″のときは論理入
力信号（Ａ）がＥＣＬ回路を通過することを阻止する。
ｅｄ ｌｏｇｉｃ ）回路に関し、特に相補的な入力論
理信号を受けて且つセット入力信号により制御されるＥ
ｃＬ回路に関する０ （２λ 技術の背景 ＥＣＬ回路は差動増幅器を有してなり、高速動作が可能
なことから、近年論理ゲートとしての応用が進んでいる
。その応用の一例としてセント回路付きのＥＣＬ回路が
折案されている。今、ＥＣＬ回路が、ある論理入力信号
の通過又はしゃ所用のゲートとして動作している場合、
その通過又はし中断を択一的に制御するのがセット回路
である〇例えば、セット入力信号＜Ｃ）が論理”Ｌ”の
ときは、論理人力信号（，４）がＥＣＬ回路を通過し、
逆にセット入力信号（Ｃ）が論理“Ｈ″のときは論理入
力信号（Ａ）がＥＣＬ回路を通過することを阻止する。
ところで一般にＥＣＬ回路における前記差動増幅器の一
方に加えられるのが前記論理入力信号（，４）であるの
に対し、その他方に加えられるのは基準電圧ＣＶｒ、、
）であった０ところが近年、この基準電圧（Ｖｒｅｆ
）に代えて相補入力であるＡをその差動増幅器の他方
に加えるということが行われている。相補的な論理入力
信号（Ａ 、 Ａ、 ）を用いることによシ前記差動増
幅器に加えられる制御入力の差が大（Ａ−Ａ）と大きく
なシ、ノイズマージンは大となシ又さらに高速軸作が図
れるという利益がもたらされる。例えば、このよつなＡ
、Ａを差動増幅器の制御入力とすれは、４００ｍＶの振
幅を有する制御入力をもってこれを駆動できる。
方に加えられるのが前記論理入力信号（，４）であるの
に対し、その他方に加えられるのは基準電圧ＣＶｒ、、
）であった０ところが近年、この基準電圧（Ｖｒｅｆ
）に代えて相補入力であるＡをその差動増幅器の他方
に加えるということが行われている。相補的な論理入力
信号（Ａ 、 Ａ、 ）を用いることによシ前記差動増
幅器に加えられる制御入力の差が大（Ａ−Ａ）と大きく
なシ、ノイズマージンは大となシ又さらに高速軸作が図
れるという利益がもたらされる。例えば、このよつなＡ
、Ａを差動増幅器の制御入力とすれは、４００ｍＶの振
幅を有する制御入力をもってこれを駆動できる。
本発明はこのような、セット入力信号ならびに相補的な
論理入力信号によって動作せしめられるＥＣＬ回路につ
いて言及するものである。
論理入力信号によって動作せしめられるＥＣＬ回路につ
いて言及するものである。
（３） 従来技術と問題点
第１図は本発明が適用されるＥＣＬ回路の一例を示す回
路図である。本図において、１１−／１゜１１−．４は
、エミッタカップルした差動トランジスタ対（差動増幅
器）であり、谷コレクタはそれぞれ抵抗を介して電源Ｖ
ｃｃに接続し、各エミッタは共通に定電流分ｒ＝通して
グランドＧＮＤに接続する。差動トランジスタ対１１−
．４．１１−．４の制御入力として、相補的な論理入力
信号ＡおよびＡが印加される。なお、一般のＥＣＬ回路
では、信号Ａとして基準電圧（ＶｒＪ ）を用いるのが
普通である。ここに信号Ａが論理″′Ｈ＃又は“Ｌｎで
あるのに応じてＥＣＬ回路の出力ＯＵＴには論理″′Ｌ
″又は“Ｈ＃を送出する。
路図である。本図において、１１−／１゜１１−．４は
、エミッタカップルした差動トランジスタ対（差動増幅
器）であり、谷コレクタはそれぞれ抵抗を介して電源Ｖ
ｃｃに接続し、各エミッタは共通に定電流分ｒ＝通して
グランドＧＮＤに接続する。差動トランジスタ対１１−
．４．１１−．４の制御入力として、相補的な論理入力
信号ＡおよびＡが印加される。なお、一般のＥＣＬ回路
では、信号Ａとして基準電圧（ＶｒＪ ）を用いるのが
普通である。ここに信号Ａが論理″′Ｈ＃又は“Ｌｎで
あるのに応じてＥＣＬ回路の出力ＯＵＴには論理″′Ｌ
″又は“Ｈ＃を送出する。
ところで、このようなＥＣＬ回路において、さらにセク
ト回路を付加するという使用形態がよくみられるように
なった。第１図においてセットトランジスタ１２がその
セット回路であシ、差動トランジスタ対１１−Ａ、Ａに
対してもエミッタカップルしている。セットトランジス
タ１２の制御入力はセット入力信号Ｃである。セット入
力信号Ｃが論理１Ｈ”に設定されればセットトランジス
タ１２のコレクタは強制的に“Ｌ＃にクランプされ出力
ＯＵＴを′Ｌ”に保持する０この場合、論理入力信号Ａ
の変化は出力ＯＵＴには全く現われず、結局ＥＣＬ回路
１０は閉成したゲートとして働く。一方、セット入力信
号Ｃが論理”Ｌ＃に設定されればセットトランジスタ１
２はカットオフした１１であシ、出力ＯＵＴには論理人
力信号Ａの変化が現われ、ＥＣＬ回路１０は開成したゲ
ートとして働く。
ト回路を付加するという使用形態がよくみられるように
なった。第１図においてセットトランジスタ１２がその
セット回路であシ、差動トランジスタ対１１−Ａ、Ａに
対してもエミッタカップルしている。セットトランジス
タ１２の制御入力はセット入力信号Ｃである。セット入
力信号Ｃが論理１Ｈ”に設定されればセットトランジス
タ１２のコレクタは強制的に“Ｌ＃にクランプされ出力
ＯＵＴを′Ｌ”に保持する０この場合、論理入力信号Ａ
の変化は出力ＯＵＴには全く現われず、結局ＥＣＬ回路
１０は閉成したゲートとして働く。一方、セット入力信
号Ｃが論理”Ｌ＃に設定されればセットトランジスタ１
２はカットオフした１１であシ、出力ＯＵＴには論理人
力信号Ａの変化が現われ、ＥＣＬ回路１０は開成したゲ
ートとして働く。
第２図は第１図のＥＣＬ回路を含む使用形態を簡略に図
解したブロック図であり、第１図のＥＣＬ回路１０はＯ
Ｒゲートとして描かれている。このＯＲゲートを介して
論理回路Ａおよび論理回路Ｂがつながれており、論理回
ＩｍＡからの論理入力信号を論理回路ＢＫ伝えるか否か
は、セット入力回路Ｃからのセット入力信号によって定
められる。
解したブロック図であり、第１図のＥＣＬ回路１０はＯ
Ｒゲートとして描かれている。このＯＲゲートを介して
論理回路Ａおよび論理回路Ｂがつながれており、論理回
ＩｍＡからの論理入力信号を論理回路ＢＫ伝えるか否か
は、セット入力回路Ｃからのセット入力信号によって定
められる。
セット入力信号が論理″Ｈ＃であれば、論理回路Ａから
の論理入力信号は論理回路Ｂへは伝わらず、逆に、その
セット入力信号が論理″Ｌ″であれば、論理回路Ａから
の論理入力信号は論理回ｕＢへ伝えられることになる。
の論理入力信号は論理回路Ｂへは伝わらず、逆に、その
セット入力信号が論理″Ｌ″であれば、論理回路Ａから
の論理入力信号は論理回ｕＢへ伝えられることになる。
一上記のようにセット入力信号Ｃによって、ＥＣＬ回路
１０をセットしく ＩＥＣＬ回路１０を閉成したゲート
にすること）、又はリセット（ＥＣＬ回路１０を開成し
たゲートにすること）する場合、従来のように、第１図
のトランジスタ１１−Ａの制御入力として基準電圧（Ｖ
ｒｅｆ ）を用いるときは不都合な問題はなかった（後
述）０ただし、この基準゛電圧（Ｖｒｅｆ ）を用いる
ときはＥＣＬ回路における既述したノイズマージンの増
大あるいは高速動作化という利益は期待できない。ここ
にい９小部合な問題とは、前述したセットが意図すると
おりに行われないことをい９゜つ’ｚＤ、Ｅ：ＣＬ回路
１０（第１図）をセットしたいのにナンドに失敗したり
、あるいは、セントし−Ｃはならないのに七ッ卜してし
葦ったりという問題である。この問題はセット入力信号
Ｃと論理入力信号（Ａ、Ａ）のレベルのバラツキに起因
するものであり、各々の信号レベルのバラツキによって
各信号が有すべき所期のレベルから外れるようなアンバ
ランスを生じるようなときに、そのような不都合な問題
が生じてし１９ことがある。前述したように、論理入力
信号Ａとして、従来のように基準車圧（Ｖｒｅｆ ）を
用いていたときは、この基準電圧（Ｖｒｅｆ ）自身は
ほぼ不動であるから他の信号との間の相対的なバラツキ
は比較的小さい範囲に止１す、前記不都合な問題を引き
起すことは殆どなかった０ところが、このような基準電
圧（Ｖｒｅｆ ）の導入を止め、ノイズマージンの増大
、高速動作化を狙おうとすると、かよりな不都合な問題
が顕著になってぐる。
１０をセットしく ＩＥＣＬ回路１０を閉成したゲート
にすること）、又はリセット（ＥＣＬ回路１０を開成し
たゲートにすること）する場合、従来のように、第１図
のトランジスタ１１−Ａの制御入力として基準電圧（Ｖ
ｒｅｆ ）を用いるときは不都合な問題はなかった（後
述）０ただし、この基準゛電圧（Ｖｒｅｆ ）を用いる
ときはＥＣＬ回路における既述したノイズマージンの増
大あるいは高速動作化という利益は期待できない。ここ
にい９小部合な問題とは、前述したセットが意図すると
おりに行われないことをい９゜つ’ｚＤ、Ｅ：ＣＬ回路
１０（第１図）をセットしたいのにナンドに失敗したり
、あるいは、セントし−Ｃはならないのに七ッ卜してし
葦ったりという問題である。この問題はセット入力信号
Ｃと論理入力信号（Ａ、Ａ）のレベルのバラツキに起因
するものであり、各々の信号レベルのバラツキによって
各信号が有すべき所期のレベルから外れるようなアンバ
ランスを生じるようなときに、そのような不都合な問題
が生じてし１９ことがある。前述したように、論理入力
信号Ａとして、従来のように基準車圧（Ｖｒｅｆ ）を
用いていたときは、この基準電圧（Ｖｒｅｆ ）自身は
ほぼ不動であるから他の信号との間の相対的なバラツキ
は比較的小さい範囲に止１す、前記不都合な問題を引き
起すことは殆どなかった０ところが、このような基準電
圧（Ｖｒｅｆ ）の導入を止め、ノイズマージンの増大
、高速動作化を狙おうとすると、かよりな不都合な問題
が顕著になってぐる。
従来、上記問題点の解決のために、セット入力信号Ｃを
外部からの供給信号とし、十分高いレベルの論理″Ｈ’
又は十分低いレベルの論理″′Ｌ″を確保するという策
が採られていたが、このようにわざわざ外部から供給す
るのは不便であるし、何とか内部的に処理できないかと
いう要望が強１っている。
外部からの供給信号とし、十分高いレベルの論理″Ｈ’
又は十分低いレベルの論理″′Ｌ″を確保するという策
が採られていたが、このようにわざわざ外部から供給す
るのは不便であるし、何とか内部的に処理できないかと
いう要望が強１っている。
＋４Ｊ 発明の目的
従って本発明の目的は、セント入力信号のレベルを外部
から定めることなしに前述した不都合な問題を解決でき
るＥＣＬ回路を提案することである０ （５）発明の構成 上記目的を達成するために本発明は、論理入力信号の論
理゛Ｈ”に相当するレベルを、セット人力信号の論理”
Ｈ″に相当するレベルより１５ｉＸレベルだけ低くシ、
又、該論理入力１ｇ号の１倫理パＬ”に相当するレベル
を、セント入力信号の論理”Ｌ’に相当するレベルより
所定レベルだけ畠＜シ、結局、論理入力信号の振幅をセ
ット入力信号の伽幅よりも小さく設定しでおくようにし
たことを特徴とするものである。
から定めることなしに前述した不都合な問題を解決でき
るＥＣＬ回路を提案することである０ （５）発明の構成 上記目的を達成するために本発明は、論理入力信号の論
理゛Ｈ”に相当するレベルを、セット人力信号の論理”
Ｈ″に相当するレベルより１５ｉＸレベルだけ低くシ、
又、該論理入力１ｇ号の１倫理パＬ”に相当するレベル
を、セント入力信号の論理”Ｌ’に相当するレベルより
所定レベルだけ畠＜シ、結局、論理入力信号の振幅をセ
ット入力信号の伽幅よりも小さく設定しでおくようにし
たことを特徴とするものである。
（６） 発明の実施例
第３図はＥＣＬ回路における従来の不都合な問題を説明
し本発明の詳細な説明するために用いるレベル図である
。本図中、一点鎖線は、論理入力信号Ａ、Ａおよびセッ
ト入力信号の各論理”Ｈ”および”Ｌ＃における設計値
（期待値）のレベルを示し、これに伴うハツチングはそ
のバラツキの範囲を示す。なお、バラツキの要因には、
抵抗値の製造上における設定誤差、温度変動等の他に外
部ノイズの重畳も含１れる。既述した不都合な問題のう
ち、第１の問題はＥＣＬ（ロ）路をセットしたい（Ｃ−
１Ｈ″′）のにセントがかからないことである。これは
、論理入力信号Ａの論理゛Ｈ＃のレベルが上方にバラつ
き且つセット入力信号Ｃの論理″′Ｈ＃のレベルが下方
にバラつｂで、これらの差ΔＶＩが所定レベルよシも大
になったときに生ずる。−例を挙げるならばΔＶＩが約
５０ｍＶになったときである。
し本発明の詳細な説明するために用いるレベル図である
。本図中、一点鎖線は、論理入力信号Ａ、Ａおよびセッ
ト入力信号の各論理”Ｈ”および”Ｌ＃における設計値
（期待値）のレベルを示し、これに伴うハツチングはそ
のバラツキの範囲を示す。なお、バラツキの要因には、
抵抗値の製造上における設定誤差、温度変動等の他に外
部ノイズの重畳も含１れる。既述した不都合な問題のう
ち、第１の問題はＥＣＬ（ロ）路をセットしたい（Ｃ−
１Ｈ″′）のにセントがかからないことである。これは
、論理入力信号Ａの論理゛Ｈ＃のレベルが上方にバラつ
き且つセット入力信号Ｃの論理″′Ｈ＃のレベルが下方
にバラつｂで、これらの差ΔＶＩが所定レベルよシも大
になったときに生ずる。−例を挙げるならばΔＶＩが約
５０ｍＶになったときである。
一万、その不都合な問題のうち第２の問題はＥＣＬ回路
を七ッ卜してはならない（Ｃ＝”Ｌ”）のに、セットが
かかってし１うことである。これは、論理入力信号Ａの
論理”Ｈ″のレベルが下方にバラつき且つセント入力信
号Ｃの論理″″Ｌ＃のレベルが上方にバラついて、これ
らの差ΔＶ、が所定レベルよシも小になったときに生ず
る。
を七ッ卜してはならない（Ｃ＝”Ｌ”）のに、セットが
かかってし１うことである。これは、論理入力信号Ａの
論理”Ｈ″のレベルが下方にバラつき且つセント入力信
号Ｃの論理″″Ｌ＃のレベルが上方にバラついて、これ
らの差ΔＶ、が所定レベルよシも小になったときに生ず
る。
そこで、上記のバラツキが生じてもなお且つ前記の不都
合な問題が生じないように、論理入力信号とセット入力
信号との間に一定のレベル関係を予め設定しておく。第
４図は本発明のＥＣＬＭ路における論理レベルの設定の
仕方を説明するためのレベル図であシ、論理入力信号Ａ
（Ａも同じ〕の論理ＩＩ ＨＲに相当するレベルおよび
論理″Ｌ″に相当するレベル間の振幅（ＶＡ）を、セッ
ト入力信号Ｃにおける当該振幅（ＶＣ）に対し予め小さ
く設定する。具体的には、論理式カイ＾号の論理”ＩＩ
″に相当するレベルの設計値（期待値） Ｖ４ Ｈｋ
、セット入力信号の論理″Ｈ”に相当するレベルの設計
値（期待値） ’ＣＨよりもΔυだけ低クシ、論理入力
信号の論理″″Ｌ″に相当するレベルの設計値（期待ｆ
りＶＡＬを、セット入力信号の論理“Ｌ”に相当するレ
ベルの設計１直（期待値丹りよすもΔυ′だけ高くして
おく。−具体例としては、振幅Ｖｏを４５０ ｍＶとし
たとき、Δυ＝Δｖ’＝２５ｍＶに設定し、振幅ＶＡを
４００ｍＶ とする。要するに論理入力信号のとシ得る
レベル範囲を、予めセット入力信号のとシ得るレベル範
囲よシも狭く制限しておくのである。そうすれば、セッ
ト入力信号Ｃのレベルを設定するのに、わざわざ外部か
ら所定レベルを導入する必要もない。
合な問題が生じないように、論理入力信号とセット入力
信号との間に一定のレベル関係を予め設定しておく。第
４図は本発明のＥＣＬＭ路における論理レベルの設定の
仕方を説明するためのレベル図であシ、論理入力信号Ａ
（Ａも同じ〕の論理ＩＩ ＨＲに相当するレベルおよび
論理″Ｌ″に相当するレベル間の振幅（ＶＡ）を、セッ
ト入力信号Ｃにおける当該振幅（ＶＣ）に対し予め小さ
く設定する。具体的には、論理式カイ＾号の論理”ＩＩ
″に相当するレベルの設計値（期待値） Ｖ４ Ｈｋ
、セット入力信号の論理″Ｈ”に相当するレベルの設計
値（期待値） ’ＣＨよりもΔυだけ低クシ、論理入力
信号の論理″″Ｌ″に相当するレベルの設計値（期待ｆ
りＶＡＬを、セット入力信号の論理“Ｌ”に相当するレ
ベルの設計１直（期待値丹りよすもΔυ′だけ高くして
おく。−具体例としては、振幅Ｖｏを４５０ ｍＶとし
たとき、Δυ＝Δｖ’＝２５ｍＶに設定し、振幅ＶＡを
４００ｍＶ とする。要するに論理入力信号のとシ得る
レベル範囲を、予めセット入力信号のとシ得るレベル範
囲よシも狭く制限しておくのである。そうすれば、セッ
ト入力信号Ｃのレベルを設定するのに、わざわざ外部か
ら所定レベルを導入する必要もない。
上述したレベル設定の仕方は回路上特別に複雑な構成を
採ることなしに実現される。第５図は本発明に基づ（Ｅ
ＣＬ回路の詳細な構成例を示す回路図である。本図にお
いて、１０．１１−／１゜１１−Ａ、１２，１．ＯＵＴ
については既に述べたとおシであシ、異なるのは、第１
図の論理入力信号ＡおよびＡは本発明に基づいてレベル
変換された論理入力信号αおよびαとなり、第１図のセ
ット入力信号Ｃ（反転論理のＣも導入）はレベル変換さ
れたセット入力信号Ｃとなったことである。
採ることなしに実現される。第５図は本発明に基づ（Ｅ
ＣＬ回路の詳細な構成例を示す回路図である。本図にお
いて、１０．１１−／１゜１１−Ａ、１２，１．ＯＵＴ
については既に述べたとおシであシ、異なるのは、第１
図の論理入力信号ＡおよびＡは本発明に基づいてレベル
変換された論理入力信号αおよびαとなり、第１図のセ
ット入力信号Ｃ（反転論理のＣも導入）はレベル変換さ
れたセット入力信号Ｃとなったことである。
これらのレベル変換を行うのは、セット入力信号に対し
て第１ ＥＣＬ回路４１であシ、論理入力信号に対して
第２ ＥＣＬ回路４２である。第１ ＥＣＬ回路４１は
一対の第１抵抗５１−１および５ｌ−２（共に所定の抵
抗値Ｒａｔ−有する）を含み、第２ＥＣＬ回路４２は一
対の第２抵抗５２−１および５２−２（共に抵抗値Ｒｔ
を有する）を含むと共に第３抵抗５３（抵抗値Ｒｓ′ｆ
ｔ有する）も備える。結局、第１ ＥＣＬ回路４１は＠
接電源Ｖｃｃに接続し、第２８ＣＬ回路４２は第３抵抗
５３を経由して電源Ｖｃｃに接続する０ 第５図の回路において先ず、第２ ＥＣＬ回路４２に接
続する定電流源Ｉ！の電流像ｉ１を適当に定める。
て第１ ＥＣＬ回路４１であシ、論理入力信号に対して
第２ ＥＣＬ回路４２である。第１ ＥＣＬ回路４１は
一対の第１抵抗５１−１および５ｌ−２（共に所定の抵
抗値Ｒａｔ−有する）を含み、第２ＥＣＬ回路４２は一
対の第２抵抗５２−１および５２−２（共に抵抗値Ｒｔ
を有する）を含むと共に第３抵抗５３（抵抗値Ｒｓ′ｆ
ｔ有する）も備える。結局、第１ ＥＣＬ回路４１は＠
接電源Ｖｃｃに接続し、第２８ＣＬ回路４２は第３抵抗
５３を経由して電源Ｖｃｃに接続する０ 第５図の回路において先ず、第２ ＥＣＬ回路４２に接
続する定電流源Ｉ！の電流像ｉ１を適当に定める。
ここに定めた電流値６をもとに、前記第３抵抗５３の抵
抗値Ｒ３を決定する０この決定は、第４図を参照して、 ＶＡＨＶにＨ＝ ＬＩ ＸＲ３”Δν ■Δ
υ より行う。つ１’）、Ｒａ＝ 、−である。Δυ は既
ｔ！ 述の例によればΔ１） ＝ ２５ ｙｎＶである。
抗値Ｒ３を決定する０この決定は、第４図を参照して、 ＶＡＨＶにＨ＝ ＬＩ ＸＲ３”Δν ■Δ
υ より行う。つ１’）、Ｒａ＝ 、−である。Δυ は既
ｔ！ 述の例によればΔ１） ＝ ２５ ｙｎＶである。
次に第２および第３抵抗の抵抗値Ｒｖ、Ｒｓは、第４図
を参照して、次式に基づきなされる。
を参照して、次式に基づきなされる。
ＶＡＬ−ＶｏＬ＝ （Ｒａ ｘ ｔ、−Ｒ，ｘ ｔ２）
−＜、ＸＲ，＝Δυ′■Δυ′は既述の例によれば、Δ
ν’＝２５ｍ、Ｖである。
−＜、ＸＲ，＝Δυ′■Δυ′は既述の例によれば、Δ
ν’＝２５ｍ、Ｖである。
■式中、（７ｉ！＋ Ｘ ６ｒ Ｒ２Ｘイ、）は、第
４図におけるＶ。−Ｆ、（既述の例によれば４５０ｒｎ
Ｖ−４００ｍＶ ＝ ５０ ｍＶ）に対応し、これから
Δυ（＝ｊ２ＸＲｓ）を差し引いたものがΔν′となる
。６．Ｒ８は既に定ｌっているから、定電流源ＩＩの電
流値ｉ、を適当に定めれば、■式に見合うＲ，およびＲ
３も適当に選択できる。
４図におけるＶ。−Ｆ、（既述の例によれば４５０ｒｎ
Ｖ−４００ｍＶ ＝ ５０ ｍＶ）に対応し、これから
Δυ（＝ｊ２ＸＲｓ）を差し引いたものがΔν′となる
。６．Ｒ８は既に定ｌっているから、定電流源ＩＩの電
流値ｉ、を適当に定めれば、■式に見合うＲ，およびＲ
３も適当に選択できる。
（７）発明の効果
以上詳細に説明したよりに本発明によれば、セット回路
付きのＥ：ＣＬ回路において、セット入力信号のレベル
を外部から強制的に設定することなしに既述した不都合
な問題を解決することができる０
付きのＥ：ＣＬ回路において、セット入力信号のレベル
を外部から強制的に設定することなしに既述した不都合
な問題を解決することができる０
第１図は本発明が適用されるＥＣＬ回路の一例を示す回
路図、第２図は第１図のＥＣＬ回路を含む使用形態を簡
略に図解したブロック図、第３図はＥＣＬ回路における
従来の不都合な問題を説明し本発明の詳細な説明するた
めに用いるレベル図、第４図は本発明のＥＣＬ回路にお
ける論理レベルの設定の仕方を説明するためのレベル図
、第５図は本発明に基づ（ＥＣＬ回路の詳細な構成例を
示す回路図である。 ｌＯ・・・ＥＣＬ回路、１１−．４．１１−．４−°・
差動トランジスタ対、１２・・・セットトランジスタ、
４１・・・第１１１ｃＬＮ路、４２゛・・・第２ ＥＣ
Ｌ回路、５１−１．５１−２・・・第１抵抗対、５２−
１゜５２−２・・・第２抵抗対、５３・・・第３抵抗、
Ａ 、 Ａ。 α、ｉ・・・論理入力信号、Ｃ，Ｃ，ｃ・・・セット入
力信号、Ｖｃｃ・・・１！曽。 特許出願人 富士通株式会社 特許出願代理人 弁理士 胃 木 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之 半１耐 榎 亭２ｙ１ 第３勿 ′１ｖ２ 第４国 第５母 ｃｃ （、＋ＮＬ） 手続補正書 昭和５８年 ７月１３日 特許庁長官 若 杉 和夫殿 １、事件の表示 昭和５７年 特許願 第１１０６１９号２、発明の名
称 ＥＣＬ回路 ３、補正をする者 事件との関係 特許出願人 ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）明細書の「特許請求の範囲」の欄を別紙のとおり
補正します０ （２）明細書の「発明の詳細な説明」の欄を次のとおｐ
補正します○ （７）第３頁第１３行目 「差が」とｒ（Ａ−Ａ）Ｊの間の「大」を削除します。 （イ）第８頁第６〜１４行目 ［上記目的を・・・・・・ことを特徴とするものである
ｏＪを削除し、下記の文章に置き換えます０「上記目的
は、一対の論理入力信号がそれぞれ相補的に制御入力と
して印加され且つ相互にエミッタカップルされた差動ト
ランジスタ対と、セット入力信号が制御入力として印加
され且つ前記差動トランジスタ対にエミッタカップルし
たセットトランジスタとを備え、前記セット入力信号の
高電位側の論理レベルを前記論理入力信号の高電位側論
理レベルよりも所定レベルだけ高くし、且つ前記セット
入力信号の低電位側論理レベルを前記論理入力信号の低
電位側論理レベルよりも所定レベルだけ低くシタことを
特徴とするＥ ＣＬ回路によって達成される。」 ７、添付書類の目録 補正特許請求の範囲 １通２、特許請求
の範囲 １、一対の論理入力信号がそれぞれ相補的に制御入力と
して印加され且つ相互にエミッタカップルさねた差動ト
ランジスタ対き、セ・ソト入力信号が制御入力として印
加され且つ前記差動トランジスタ対にエミッタカップル
したセットトランジスくしたことを特徴とするＥＣＬ回
路。 ２、セット入力信号の生成のために所定の抵抗値を有す
る第１抵抗対を備えた第１ＥＣＬ回路を設け、論理入力
信号の生成のために所定の抵抗値を有する第２抵抗対を
備えた第２ＥＣＬ回路を設け、＃第１ＥＣＬ回路は電源
にｒＩＫ接に接続し、該第２ＥＣＬ回路は所定の抵抗値
を有する第３抵抗を介して該電源に接続する特許請求の
範囲第１項に記載のＥＣＬ回路。
路図、第２図は第１図のＥＣＬ回路を含む使用形態を簡
略に図解したブロック図、第３図はＥＣＬ回路における
従来の不都合な問題を説明し本発明の詳細な説明するた
めに用いるレベル図、第４図は本発明のＥＣＬ回路にお
ける論理レベルの設定の仕方を説明するためのレベル図
、第５図は本発明に基づ（ＥＣＬ回路の詳細な構成例を
示す回路図である。 ｌＯ・・・ＥＣＬ回路、１１−．４．１１−．４−°・
差動トランジスタ対、１２・・・セットトランジスタ、
４１・・・第１１１ｃＬＮ路、４２゛・・・第２ ＥＣ
Ｌ回路、５１−１．５１−２・・・第１抵抗対、５２−
１゜５２−２・・・第２抵抗対、５３・・・第３抵抗、
Ａ 、 Ａ。 α、ｉ・・・論理入力信号、Ｃ，Ｃ，ｃ・・・セット入
力信号、Ｖｃｃ・・・１！曽。 特許出願人 富士通株式会社 特許出願代理人 弁理士 胃 木 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之 半１耐 榎 亭２ｙ１ 第３勿 ′１ｖ２ 第４国 第５母 ｃｃ （、＋ＮＬ） 手続補正書 昭和５８年 ７月１３日 特許庁長官 若 杉 和夫殿 １、事件の表示 昭和５７年 特許願 第１１０６１９号２、発明の名
称 ＥＣＬ回路 ３、補正をする者 事件との関係 特許出願人 ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）明細書の「特許請求の範囲」の欄を別紙のとおり
補正します０ （２）明細書の「発明の詳細な説明」の欄を次のとおｐ
補正します○ （７）第３頁第１３行目 「差が」とｒ（Ａ−Ａ）Ｊの間の「大」を削除します。 （イ）第８頁第６〜１４行目 ［上記目的を・・・・・・ことを特徴とするものである
ｏＪを削除し、下記の文章に置き換えます０「上記目的
は、一対の論理入力信号がそれぞれ相補的に制御入力と
して印加され且つ相互にエミッタカップルされた差動ト
ランジスタ対と、セット入力信号が制御入力として印加
され且つ前記差動トランジスタ対にエミッタカップルし
たセットトランジスタとを備え、前記セット入力信号の
高電位側の論理レベルを前記論理入力信号の高電位側論
理レベルよりも所定レベルだけ高くし、且つ前記セット
入力信号の低電位側論理レベルを前記論理入力信号の低
電位側論理レベルよりも所定レベルだけ低くシタことを
特徴とするＥ ＣＬ回路によって達成される。」 ７、添付書類の目録 補正特許請求の範囲 １通２、特許請求
の範囲 １、一対の論理入力信号がそれぞれ相補的に制御入力と
して印加され且つ相互にエミッタカップルさねた差動ト
ランジスタ対き、セ・ソト入力信号が制御入力として印
加され且つ前記差動トランジスタ対にエミッタカップル
したセットトランジスくしたことを特徴とするＥＣＬ回
路。 ２、セット入力信号の生成のために所定の抵抗値を有す
る第１抵抗対を備えた第１ＥＣＬ回路を設け、論理入力
信号の生成のために所定の抵抗値を有する第２抵抗対を
備えた第２ＥＣＬ回路を設け、＃第１ＥＣＬ回路は電源
にｒＩＫ接に接続し、該第２ＥＣＬ回路は所定の抵抗値
を有する第３抵抗を介して該電源に接続する特許請求の
範囲第１項に記載のＥＣＬ回路。
Claims (1)
- 【特許請求の範囲】 １、一対の論理入力信号がそれぞれ相補的に制御入力と
して印加され且つ相互にエミッタカップルされた差動ト
ランジスタ対と、セット入力信号が制御入力として印刀
【１され且つ前記差動トランジスタ対にエミッタカップ
ルしたセットトランジスタとを有してなるＥＣＬ回路に
おいて、前記一対の論理入力信号の論理１Ｈ”に相当す
るレベルを、前記セット入力信号の論理５Ｈ″に相当す
るレベルよシ所定レベルだけ低くシ、且つ該一対の論理
入力信号の論理″′Ｌ”に相当するレベルを、前記セッ
ト入力信号の論理″′Ｌ＃に相当するレベルよシ所定レ
ベルだけ高くすることを特徴とするＥＣＬ回路。 ２、セット入力信号の生成のために所定の抵抗値を有す
る第１抵抗対を媚えた第１ ＥＣＬ回路を設け、論理入
力信号の生成のために所定の抵抗値を有する第２抵抗対
を備えた第２Ｆ：ＣＬ回路を設け、該第１ＥＣＬ回路は
電源に直接に接続し、該第２ＥＣＬ回路は所定の抵抗値
を有する第３抵抗を介して該電源に接続する％：ｆＦ祠
求の範囲第１項に記載のＥＣＬ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110619A JPS592435A (ja) | 1982-06-29 | 1982-06-29 | Ｅｃｌ回路 |
| US06/502,560 US4551639A (en) | 1982-06-29 | 1983-06-09 | Emitter coupled logic circuit controlled by a set input signal |
| EP83303428A EP0098074B1 (en) | 1982-06-29 | 1983-06-14 | Emitter coupled logic circuit |
| DE8383303428T DE3366431D1 (en) | 1982-06-29 | 1983-06-14 | Emitter coupled logic circuit |
| IE1528/83A IE54541B1 (en) | 1982-06-29 | 1983-06-29 | Emitter coupled logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110619A JPS592435A (ja) | 1982-06-29 | 1982-06-29 | Ｅｃｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592435A true JPS592435A (ja) | 1984-01-09 |
Family
ID=14540387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110619A Pending JPS592435A (ja) | 1982-06-29 | 1982-06-29 | Ｅｃｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4551639A (ja) |
| EP (1) | EP0098074B1 (ja) |
| JP (1) | JPS592435A (ja) |
| DE (1) | DE3366431D1 (ja) |
| IE (1) | IE54541B1 (ja) |
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|---|---|---|---|---|
| JPS60144022A (ja) * | 1983-12-30 | 1985-07-30 | Hitachi Ltd | 差動形論理回路 |
| EP0270296A3 (en) * | 1986-12-01 | 1990-02-07 | Fujitsu Limited | Semiconductor logic circuit |
| US4871931A (en) * | 1987-10-30 | 1989-10-03 | Gazelle Microcircuits, Inc. | Logic circuit resistant to errors due to supply fluctuations |
| US5001361A (en) * | 1988-05-13 | 1991-03-19 | Fujitsu Limited | Master-slave flip-flop circuit |
| DE3883389T2 (de) * | 1988-10-28 | 1994-03-17 | Ibm | Zweistufige Adressendekodierschaltung für Halbleiterspeicher. |
| EP0417334B1 (de) * | 1989-09-11 | 1993-12-29 | Siemens Aktiengesellschaft | Kippschaltung mit Schalthysterese |
| US5079452A (en) * | 1990-06-29 | 1992-01-07 | Digital Equipment Corporation | High speed ECL latch with clock enable |
| DE69124176T2 (de) * | 1990-08-29 | 1997-07-10 | Motorola Inc | Logischer BICMOS Schaltkreis mit einem CML-Ausgang |
| US5258661A (en) * | 1992-04-20 | 1993-11-02 | International Business Machines Corporation | High noise tolerance receiver |
| US5751169A (en) * | 1996-05-02 | 1998-05-12 | Motorola, Inc. | Emitter coupled logic (ECL) gate which generates intermediate signals of four different voltages |
| US6847233B1 (en) | 2001-07-12 | 2005-01-25 | Mediatek Inc. | Emitter coupled logic circuit with a data reload function |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522161A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Logic circuit |
| JPS5339734A (en) * | 1976-09-23 | 1978-04-11 | Isaac Timothy Peter | Acoustic radiator |
| JPS54128656A (en) * | 1978-03-30 | 1979-10-05 | Nec Corp | Flip flop circuit of current selection type |
| JPS56107641A (en) * | 1980-01-31 | 1981-08-26 | Nec Corp | Semiconductor circuit equipment |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3321639A (en) * | 1962-12-03 | 1967-05-23 | Gen Electric | Direct coupled, current mode logic |
| DE1941264C3 (de) * | 1969-08-13 | 1975-07-17 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Asynchrone RS-Kippstufe in ECL-Technik |
| US3906212A (en) * | 1971-08-18 | 1975-09-16 | Siemens Ag | Series-coupled emitter coupled logic (ECL) circuit having a plurality of independently controllable current paths in a lower plane |
| US4347446A (en) * | 1979-12-10 | 1982-08-31 | Amdahl Corporation | Emitter coupled logic circuit with active pull-down |
-
1982
- 1982-06-29 JP JP57110619A patent/JPS592435A/ja active Pending
-
1983
- 1983-06-09 US US06/502,560 patent/US4551639A/en not_active Expired - Lifetime
- 1983-06-14 EP EP83303428A patent/EP0098074B1/en not_active Expired
- 1983-06-14 DE DE8383303428T patent/DE3366431D1/de not_active Expired
- 1983-06-29 IE IE1528/83A patent/IE54541B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522161A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Logic circuit |
| JPS5339734A (en) * | 1976-09-23 | 1978-04-11 | Isaac Timothy Peter | Acoustic radiator |
| JPS54128656A (en) * | 1978-03-30 | 1979-10-05 | Nec Corp | Flip flop circuit of current selection type |
| JPS56107641A (en) * | 1980-01-31 | 1981-08-26 | Nec Corp | Semiconductor circuit equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| US4551639A (en) | 1985-11-05 |
| EP0098074B1 (en) | 1986-09-24 |
| EP0098074A1 (en) | 1984-01-11 |
| IE831528L (en) | 1983-12-29 |
| IE54541B1 (en) | 1989-11-08 |
| DE3366431D1 (en) | 1986-10-30 |
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